DE4336883A1 - Verbesserte Ausgangstreiberschaltung zum Unterdrücken von Rauscherzeugung und verbesserte integrierte Halbleiterschaltungseinrichtung zum Einbrenntest - Google Patents
Verbesserte Ausgangstreiberschaltung zum Unterdrücken von Rauscherzeugung und verbesserte integrierte Halbleiterschaltungseinrichtung zum EinbrenntestInfo
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Description
Eine verwandte, gleichzeitig anhängige Anmeldung von besonderem
Interesse bezüglich der vorliegenden Anmeldung ist die U.S.
Anmeldung 08/043,697 mit dem Titel "Verbesserte
Ausgangstreiberschaltung zur Eindämmung von Rauscherzeugung und
Halbleiterspeichereinrichtung die solch eine Schaltung benutzt",
die am 8. April 1993 eingereicht wurde.
Die vorliegende Erfindung bezieht sich auf
Ausgangstreiberschaltungen für integrierte
Halbleiterschaltungseinrichtungen und im besonderen auf eine
Ausgangstreiberschaltung, die die Unterdrückung von
Rauscherzeugung erlaubt. Die vorliegende Erfindung bezieht sich
auch auf eine für das Einbrenntesten (auch als Burn-in Testen be
zeichnet) verbesserte integrierte Halbleiterschaltungseinrichtung.
Die vorliegende Erfindung findet besondere Anwendung in einer
Halbleiterspeichereinrichtung.
Im allgemeinen sind eine Mehrzahl von integrierten
Halbleiterschaltungseinrichtungen auf einer Leiterplatte ange
bracht. Die Eingangs- und Ausgangsanschlüsse davon sind miteinan
der durch eine Verdrahtung verbunden, die auf der Leiterplatte
vorgesehen ist. Wenn ein Ausgangssignal von einer integrierten
Halbleiterschaltungseinrichtung bereitgestellt wird, wird eine
Verdrahtung und eine andere integrierte
Halbleiterschaltungseinrichtung, d. h. eine Last, die an dem
Ausgangsanschluß (oder der Ausgangsleitung) angeschlossen ist,
durch das Ausgangssignal getrieben.
In der Ausgangsstufe einer integrierten
Halbleiterschaltungseinrichtung ist eine Ausgangstreiberschaltung
vorgesehen, um die Last, die an einem Ausgangsanschluß angeschlos
sen ist, zu treiben. Eine hohe kapazitive Last oder eine niedrige
kapazitive Last können, je nach Anwendung, an denselben
Ausgangstreiber angeschlossen sein. Der Transistor der Endstufe
einer Ausgangstreiberschaltung hat im allgemeinen eine große
Steilheit (oder Fähigkeit Strom zu treiben), um die hohe kapazi
tive Last schnell zu treiben.
Die vorliegende Erfindung ist allgemein anwendbar bei einer
Ausgangstreiberschaltung die an der Ausgangsstufe einer integrier
ten Halbleiterschaltungseinrichtung vorgesehen ist. Im folgenden
wird eine Anwendung bei einem dynamischen Direktzugriffsspeicher
(im nachfolgenden als DRAM bezeichnet) beschrieben.
Fig. 25 ist ein Schaltbild einer herkömmlichen
Ausgabepufferschaltung (oder einer Ausgangstreiberschaltung). Eine
Ausgabepufferschaltung 330, die in Fig. 25 gezeigt ist, ist in
der japanischen Patentoffenlegungschrift Nr. 3-214669 offenbart.
Gemäß Fig. 25, beinhaltet die Ausgabepufferschaltung 330 NMOS
Transistoren 1, 2, 3 und 4 um eine Last 331 über einen
Ausgangsanschluß DQ, NAND Gatter 5 und 6, NOR Gatter 7, 8, 9 und
10, Inverter 11 und 12 und Widerstände 13a, 13b, 14a, 14b zu trei
ben.
Die NAND Gatter 5 und 6 und die Inverter 11 und 12 haben eine in
terne Versorgungsspannung VCCI von 3.3 V die von einem
Spannungswandler, der nicht gezeigt ist, geliefert wird. Die NOR
Gatter 7, 8, 9 und 10 und die anderen Schaltungen werden mit einer
Versorgungsspannung VCCE von 5 V versorgt. Daher hat jedes der NOR
Gatter 7-10 eine Pegelkonvertierungsfunktion.
NAND Gatter 5 empfängt ein Aktivierungssignal ΦMA und ein
Datensignal Mo. NAND Gatter 6 empfängt ein Aktivierungssignal ΦMA
und ein invertiertes Datensignal /Mo.
Fig. 26 ist ein Zeitablaufdiagramm zu Beschreibung des Betriebs
der Ausgabepufferschaltung 330 von Fig. 25. Gemäß Fig. 25 und 26,
werden Datensignale Mo und /Mo zur Zeit t1 bereitgestellt
(Fig. 26(a)). Zur Zeit t2 steigt ein Aktivierungssignal ΦMA an
(Fig. 26(b)). Daher ist die Ausgabepufferschaltung 330 in Antwort
auf ein Signal ΦMA aktiviert.
Zur Zeit t3, nach dem Anstieg eines Signals ΦMA, steigt die
Gatespannung V1 des Transistors 1 an (Fig. 26(c)). Die
Gatespannung V2 des Transistors 2 bleibt auf niedrigem Pegel. Die
Gatespannung V3 des Transistors 3 antwortet auf das Ansteigen ei
nes Signals ΦMA mit dem Anstieg zur Zeit t4 (Fig. 26(d)). Die
Gatespannung V4 des Transistors 4 bleibt auf niedrigem Pegel.
Die Differenz in den Anstiegszeiten der Gatespannungen V1 und V3
ist durch die Differenz der Widerstandswerte der
Verzögerungswiderstände 14a und 13a bestimmt. Genauer gesagt, die
Widerstandswerte der Widerstände 14a und 13a sind so bestimmt, daß
die Gatespannung V3 um ungefähr 1 nsec bezüglich des Anstiegs der
Gatespannung V1 verzögert ist. Als Antwort auf den Anstieg der
Gatespannung V1, leitet daher Transistor 1 zur Zeit t3. Transistor
3 antwortet auf den Anstieg von Gatespannung V3 durch Leiten zu
Zeit t4.
Der Transistor 1 hat eine kleinere Kanalbreite als der Transistor
3. Daher ist die Steilheit gm1 des Transistors 1 kleiner als die
Steilheit gm3 des Transistors 3. Der Transistor 2 hat eine klei
nere Kanalbreite als der Transistor 4. Daher ist die Steilheit gm2
des Transistor 2 kleiner als die Steilheit gm4 des Transistor 4.
Im allgemeinen ist an den Ausgangsanschluß DQ eine Last 331 ange
schlossen, wie es ersatzweise in Fig. 25 gezeigt ist. Gemäß Fig.
25, sind eine induktive Komponente 104 und eine kapazitive
Komponente 105 als Ersatzlast 331 gezeigt. Die induktive
Komponente 104 und die kapazitive Komponente 105 werden durch
Eingangs/Ausgangsanschlüsse (oder Eingangs/Ausgangsleitungen),
einen Verbindungsdraht, eine Verdrahtung, die auf einer
Leiterplatte gebildet ist und durch andere integrierte
Halbleiterschaltungseinrichtungen, die direkt an den
Ausgangsanschluß DQ angeschlossen sind, induziert.
Integrierte Halbleiterschaltungseinrichtungen wie
Halbleiterspeicher werden für verschiedene Anwendungen in ver
schiedenen elektronischen Geräten verwendet. Das bedeutet, daß an
den Ausgangsanschluß DQ verschiedene integrierte
Halbleiterschaltungseinrichtungen angeschlossen sind. Daher hat
die in Fig. 25 gezeigte Ausgabepufferschaltung 330 Probleme, die
im folgenden entsprechend der Größe der kapazitiven Last, die an
den Ausgangsanschluß DQ angeschlossen ist, dargelegt sind.
Wenn die kapazitive Komponente 105 der Last klein ist, wie in Fig.
26(e) gezeigt ist, lädt der kleine Transistor 1 die kapazitive
Komponente 105 der Last vollständig auf, bevor der große
Transistor 3 zur Zeit t4 leitet. Daher kann eine gemäßigte
Anstiegszeit der Ausgangsspannung DQ, wie in Fig. 26(e) gezeigt
ist, erreicht werden.
Wenn die Widerstände 13a und 14a von Fig. 25 denselben
Widerstandswert haben, steigt die Gatespannung V3′ des Transistors
3 zur Zeit t3 an, wie in Fig. 26(d) gezeigt ist. Mit anderen
Worten, die Transistoren 1 und 3 leiten gleichzeitig. Das bedeu
tet, daß die kleine kapazitive Komponente 105 der Last durch die
zwei Transistoren 1 und 3 so schnell aufgeladen wird, daß ge
dämpfte Schwingungen, wie in Fig. 26(f) gezeigt ist, verursacht
werden. In der induktiven Komponente 104 wird eine elektromotori
sche Kraft L×di/dt erzeugt, wodurch in einem Schwingkreis, der aus
der induktiven Komponente 104 und der kapazitiven Komponente 105
gebildet ist, gedämpfte Schwingungen erzeugt werden. Da die
Amplitude dieser Schwingungen zunimmt, wenn die elektromotorische
Kraft L×di/dt größer wird, wird durch das gleichzeitige Leiten der
Transistoren 1 und 3 ein sehr hohes Rauschen erzeugt.
Wenn die kapazitive Komponente 105 der Last klein ist, ist es not
wendig, die Widerstände 13a und 14a so einzustellen, daß die
Transistoren 1 und 3 zu unterschiedlicher Zeit leiten. Wenn jedoch
die kapazitive Komponente 105 der Last groß ist, wird solch eine
Einstellung ein Problem, wie es in Fig. 26(g) gezeigt ist,
hervorrufen.
Wenn die kapazitive Komponente 105 der Last groß ist, wird das
Aufladen der kapazitiven Komponente 105 durch das Leiten des
Transistors 1 gestartet. Da der Transistor 1 eine kleine Steilheit
gm1 hat, kann jedoch die kapazitive Komponente 105 nicht genügend
durch das Leiten des Transistors 1 allein aufgeladen werden. Daher
wird die kapazitive Komponente 105 nach dem Leiten des Transistors
3 zur Zeit t4 vollständig geladen. Als Ergebnis ist das Ansteigen
der Ausgangsspannung DQ, wie in Fig. 26(g) gezeigt ist, verzögert.
Wenn die kapazitive Komponente 105 der Last groß ist, ist es not
wendig, die Widerstände 13a und 14a auf den gleichen
Widerstandswert einzustellen um ein gleichzeitiges Leiten der
Transistoren 1 und 3 zu erhalten. Dies erlaubt ein schnelles
Ansteigen der Ausgangsspannung DQ, wie in Fig. 26(e) gezeigt ist,
selbst wenn die kapazitive Komponente 105 der Last groß ist.
Aus dem bisher gesagten ist zu ersehen, daß die Widerstände 13a,
14a (und 13b, 14b), mit verschiedenen Widerstandswerten benutzt
werden müssen, je nach der Höhe der kapazitiven Komponente der Last
in einer integrierten Halbleiterschaltungsvorrichtung, um die
Erzeugung von Rauschen, wie gedämpfte Schwingungen, zu unterdrücken.
Um diese Anforderung zu erfüllen, muß der Halbleiter
Hersteller eine integrierte Halbleiterschaltungseinrichtung mit
einem Widerstandswert zur Verfügung stellen, der sich nur in der
Ausgangspufferschaltung derselben Schaltungskonfiguration unter
scheidet. Dies bedeutet, daß zwei Produktionslinien für die
Herstellung von ähnlichen Produkten erforderlich sind, was eine
Zunahme der Herstellungskosten zur Folge hat.
Als nächstes gehen wir zu einem Problem über, das die
Hochspannungserzeugungsschaltungen betrifft, die Ausgangstreiber
treiben. Eine herkömmliche integrierte
Halbleiterschaltungseinrichtung mit einer Mehrzahl von
Ausgabepufferschaltungen ist mit einer
Hochspannungserzeugungsschaltung versehen, um den
Ausgabepufferschaltungen Hochspannung bereitzustellen. Eine
Pegelklemmschaltung (Pegelbegrenzerschaltung) wird benutzt um den
Hochspannungspegel zu begrenzen. Ein Ausgabepuffer verbraucht
Hochspannung nur, wenn er "H" Daten ausgibt. Wenn die
Hochspannungserzeugungsschaltung so entworfen ist, daß all die
Ausgabepufferschaltungen gleichzeitig "H" Daten bereitstellen,
wird ein großer Betrag an Hochspannungskosten durch die
Hochspannungserzeugungsschaltung verschwendet, wenn all die
Ausgabepufferschaltungen "L" Daten ausgeben. Um Betriebsleistung
zu sparen differenzieren wir das Leistungsversorgungsvermögen der
Hochspannungsversorgungsschaltung in Anpassung an die Anzahl der
Ausgabedaten "H".
Zuletzt beschreiben wir ein Problem, das während des Einbrenntests
(Burn-in Tests) auftritt. Üblicherweise betreiben wir integrierte
Halbleiterschaltungen bei hoher Versorgungsspannung unter hoher
Temperatur, um aus den hergestellten Einrichtungen defekte
Einrichtungen vor der Versendung auszusortieren. Dieses Verfahren
wird Einbrenntest (Burn-in Test) genannt. Bei einer herkömmlichen
integrierten Halbleiterschaltungseinrichtung mit einer
Hochspannungserzeugungsschaltung wird jedoch die innere Schaltung
leicht durch übermäßige Hochspannungserzeugung beschädigt, wenn
der Einbrenntest (Burn-in Test) ausgeführt wird. Daher konnte eine
höhere Spannung mit einem gewünschten höheren Pegel nicht als
Versorgungsspannung VCC während des Einbrenntestens (Burn-in
Testen) angelegt werden. Daher konnte ein erwünschtes
Einbrenntesten (Burn-in Testen) nicht ausgeführt werden.
Es ist Aufgabe der Erfindung, Rauscherzeugung bei einer
Ausgangstreiberschaltung, einer integrierten
Halbleiterschaltungseinrichtung bzw. einem Halbleiterspeicher
durch das Hinzufügen eines einfachen Schrittes zu deren
Herstellungsprozeß zu verhindern.
Nach einer Weiterbildung soll der Leistungsverbrauch einer
Ausgangstreiberschaltung für die die Versorgung mit Hochspannung
erforderlich ist, optimiert werden.
Schließlich soll verhindert werden, daß eine innere Schaltung bei
der Ausführung eines Einbrenntests (Burn-in Tests) an einer
Halbleiterschaltungseinrichtung beschädigt wird.
Gemäß eines Aspekts der Erfindung enthält eine
Ausgangstreiberschaltung einen vorgegebenen Knoten, der in einem
Halbleitersubstrat gebildet ist, eine
Strombereitstellungsschaltung die auf ein geliefertes,
Ausgabedaten definierendes Datensignal anspricht, um Ausgangsstrom
über einen Datenausgangsanschluß zu liefern und eine
Stromanstiegsregelschaltung, die auf ein Potential an dem vorgege
benen Knoten anspricht, um die Anstiegsgeschwindigkeit eines
Ausgangsstromes der Strombereitstellungsschaltung zu regeln.
Im Betrieb antwortet die Stromanstiegsregelschaltung auf ein
Potential an einem vorgegebenen Knoten in einem Substrat, um die
Anstiegsgeschwindigkeit eines Ausgangsstromes der
Strombereitstellungsschaltung zu steuern. Daher kann die
Anstiegsgeschwindigkeit des Ausgangsstromes durch Bereitstellen
eines Potentials an einem vorgegebenen Knoten gesteuert werden.
Dadurch kann die Rauscherzeugung unterdrückt werden.
Gemäß einem anderen Aspekt der Erfindung enthält eine
Ausgangstreiberschaltung folgendes: eine Mehrzahl von
Feldeffekttransistoren, jeder angeschlossen zwischen einem ent
sprechenden aus einer Mehrzahl von Datenausgangsanschlüssen und
einer von außen angelegten Versorgungsspannung und eine Mehrzahl
von hochspannungsanlegenden Schaltungen, von denen jede ein
Versorgungspotential empfängt und auf ein Datensignal, das durch
ein entsprechendes aus einer Mehrzahl von von Ausgabedaten defi
niert ist, anspricht, um eine höhere, die Versorgungsspannung
übersteigende Spannung an eine entsprechende Gateelektrode aus der
Mehrzahl von Feldeffekttransistoren anzulegen.
Im Betrieb antwortet jede hochspannungsanlegende Schaltung auf ein
entsprechendes Datensignal um eine Hochspannung an die
Gateelektrode eines entsprechenden Feldeffekttransistors anzule
gen. Daher kann eine Ausgangstreiberschaltung mit niedrigem
Leistungsverbrauch ohne Vergrößerung der Verdrahtungsfläche erhal
ten werden.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung beinhaltet
eine integrierte Halbleiterschaltungseinrichtung eine hochspan
nungsanlegende Schaltung um eine von außen angelegte
Versorgungsspannung zu empfangen und eine die Versorgungsspannung
übersteigende Hochspannung an eine innere Schaltung anzulegen,
eine Einbrenntest-(Burn-in Test-)Modus Erkennungsschaltung, die
auf eine von außen angelegte Versorgungsspannung anspricht, um die
Spezifizierung eines Einbrenntest-(Burn-in Test-)Modus zu erken
nen und eine Pegelreduzierungsschaltung, die auf die Einbrenntest-(Burn-in-Test-)Modus
Erkennungsschaltung anspricht, um den
Hochspannungspegel, der von der hochspannungsanlegenden Schaltung
bereitgestellt wird zu reduzieren.
Im Betrieb erniedrigt die Pegelreduzierungsschaltung den
Hochspannungspegel, der von der hochspannungsanlegenden Schaltung
in einem Einbrenntest-(Burn-in Test-)Modus bereitgestellt wird.
Dies verhindert, daß die innere Schaltung durch die Hochspannung
beschädigt wird.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich
aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 ein Schaltbild eines DRAM, das eine Ausführungsform der
vorliegenden Erfindung zeigt;
Fig. 2 ein Schaltbild einer in Fig. 1 gezeigten
Ausgabepufferschaltung;
Fig. 3 ein Schaltbild einer in Fig. 1 gezeigten
Potentialerkennungsschaltung;
Fig. 4 ein Schaltbild einer Verzögerungsschaltung;
Fig. 5 ein Kontaktierungsverbindungsdiagramm in dem das DRAM von
Fig. 1 für eine hohe kapazitive Last benützt wird.
Fig. 6 ein Kontaktierungsverbindungsdiagramm in dem das DRAM von
Fig. 1 für eine niedrige kapazitive Last benützt wird.
Fig. 7 ein Zeitablaufdiagramm der Ausgabepufferschaltung von
Fig. 2;
Fig. 8 ein Schaltbild des in Fig. 8 gezeigten
Hochspannungsgenerators 208;
Fig. 9 ein Zeitablaufdiagramm im Normalbetriebsmodus des
Hochspannungsgenerators, der in Fig. 8 gezeigt ist;
Fig. 10 ein Schaltbild einer Einbrenntest-(Burn-in Test-)Modus
Erkennungsschaltung von Fig. 1;
Fig. 11 ein Zeitablaufdiagramm eines Einbrenntest-(Burn-in Test-)Modus
des Hochspannungsgenerators von Fig. 8;
Fig. 12 ein Schaltdiagramm des in Fig. 1 gezeigten Zeilendekoders;
Fig. 13 ein Schaltbild der Hochspannungsübertragungsschaltung zum
Übertragen der Hochspannung zu dem Zeilendekoder von Fig. 12;
Fig. 14 ein Zeitablaufdiagramm zur Beschreibung des Betriebs der
Schaltung, die in Fig. 12 und 13 gezeigt ist;
Fig. 15 ein Schaltbild der Ausgabepufferschaltung die eine andere
Ausführungsform der Erfindung zeigt;
Fig. 16 ein Zeitablaufdiagramm der Ausgabepufferschaltung von Fig.
15;
Fig. 17 ein Schaltbild einer Ausgabepufferschaltung das eine wei
ter Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 18 ein Zeitablaufdiagramm der Ausgabepufferschaltung von Fig. 17;
Fig. 19-21 jede ein Schaltbild einer Ausgabepufferschaltung gemäß
einer weiteren Ausführungsform der vorliegenden Erfindung;
Fig. 22 ein Zeitablaufdiagramm für den Fall daß eine leichte Last
an die Ausgabepufferschaltung von Fig. 21 angeschlossen ist;
Fig. 23 ein Anschlußanordnungsdiagramm eines DRAM mit 16
Dateneingabe/-ausgabeanschlüssen;
Fig. 24 eine schematische Darstellung einer Anordnung einer
Ausgabepufferschaltung und eines Hochspannungsgenerators in dem
DRAM von Fig. 23;
Fig. 25 ein Schaltbild einer herkömmlichen Ausgabepufferschaltung;
Fig. 26 ein Zeitablaufdiagramm zur Beschreibung des Betriebs der
in Fig. 25 gezeigten Schaltung.
Die vorliegende Erfindung wird nun angewendet auf ein DRAM be
schrieben.
Gemäß Fig. 1 enthält ein DRAM 200 ein Speicherzellenfeld 201 mit
einer Mehrzahl von nicht gezeigten Speicherzellen, einen
Zeilendekoder 202 der auf ein Zeilenadreßsignal zum Auswählen ei
ner Zeile in dem Speicherzellenfeld 201 anspricht, einen
Spaltendekoder 203, der auf ein Spaltenadreßsignal zum Auswählen
einer Spalte in dem Speicherzellenfeld 201 anspricht und einen
Adreßpuffer 204 um ein von außen angelegtes Adreßsignal A0-An zu
empfangen. Die Adreßsignale A0-An enthalten Zeilen- und
Spaltenadreßsignale in einer zeitgeteilten Weise. Der Adreßpuffer
204 stellt dem Zeilendekoder 202 ein Zeilenadreßsignal und dem
Spaltendekoder 203 ein Spaltenadreßsignal zur Verfügung.
Ein Taktsignalgenerator 206 empfängt ein Zeilenadreßpulssignal
/RAS, ein Spaltenadreßpulssignal /CAS, ein
Ausgabeaktivierungssignal /OE und ein Schreibaktivierungssignal
/WE um dem inneren Schaltkreis in dem DRAM 200 verschiedene
Taktsignale bereitzustellen.
Das DRAM 200 enthält weiter Dateneingabe/ausgabeschaltungen 211-21m.
Jede der Dateneingabe/ausgabeschaltungen 211-21m ist mit ei
nem entsprechenden Dateneingabe/ausgabe Anschluß DQ1-DQm verbun
den. Jede der Dateneingabe/ausgabeschaltungen 211-21m enthält eine
Eingabepufferschaltung und eine Ausgabepufferschaltung.
Generatoren für höhere Spannung (HVG) 221-22m zur Datenausgabe
sind für jedes Paar der Dateneingabe/ausgabeschaltungen 211-21m
vorgesehen. Jeder der Generatoren für höhere Spannung (HVG) 221-22m
antwortet auf ein angelegtes Ausgabedatensignal um der
Ausgabepufferschaltung in einer entsprechenden der
Dateneingabe/ausgabeschaltungen 211-21m eine höhere Spannung zu
liefern. Jeder der Generatoren für höhere Spannung (HVG) 221-22m
antwortet auf ein geliefertes Einbrenntest-(Burn-in-Test-)Modussignal
BRN zum Bereitstellen einer Hochspannung mit redu
ziertem Pegel.
Das DRAM 200 enthält weiter einen Hochspannungsgenerator 207 zum
Anlegen einer Hochspannung an den Zeilendekoder 202, einen
Hochspannungsgenerator 208 zum Anlegen einer Hochspannung an die
anderen Schaltungen in dem DRAM 200, eine Einbrenntest-(Burn-in-Test-)Modus
Erkennungsschaltung 209, die auf eine von außen ange
legte Versorgungsspannung VCC anspricht, um die Spezifikation ei
nes Einbrenntest-(Burn-in-Test-)Modus zu erkennen und eine
Potentialerkennungsschaltung 45 zum Erkennen eines angelegten
Potentials an einem vorgegebenen Kontaktierungsfleck 42t.
In Fig. 1 bezeichnet die Linie 200 auch ein Halbleitersubstrat.
Daher ist der Kontaktierungsfleck 42t in dem Halbleitersubstrat
200 gebildet. Ein Grund- oder Erdpotential VSS wird wahlweise an
den Kontaktierungsfleck 42t über eine Verdrahtung (oder einen
Golddraht) 235 angelegt. Die Potentialerkennungsschaltung 45 er
kennt, ob das Erdpotential VSS an den Kontaktierungsfleck 42t an
gelegt ist, um ein Erkennungssignal Φ1 bereitzustellen. Das
Erkennungssignal Φ1 wird den jeweiligen Ausgabepufferschaltungen
der Dateneingabe-/ausgabeschaltungen 211-21m als Regelsignal Φ1
geliefert.
Fig. 2 ist ein Schaltungsbild einer in Fig. 1 gezeigten
Ausgabepufferschaltung. Gemäß Fig. 2 enthält eine
Ausgabepufferschaltung 41 NMOS Transistoren 15-24, PMOS
Transistoren 25-30, Inverter 31-34, Verzögerungselemente 35 und
36, NAND Gatter 37-38 und OR-NAND Gatter 39 und 40.
Der Transistor 18 hat eine kleinere Kanalbreite als der Transistor
19. Daher ist die Steilheit des Transistors 18 kleiner als die des
Transistor 19. Der Transistor 23 hat eine kleinere Kanalbreite als
der Transistor 24. Daher ist die Steilheit des Transistors 23
kleiner als die des Transistors 24. In manchen Fällen wird die
Kanallänge des Transistors 18 länger als die des Transistors 19
und die Kanallänge des Transistors 23 länger als die des
Transistors 24 eingestellt.
An die Ausgabepufferschaltung 41 wird eine Hochspannung VCH von
einem in Fig. 1 gezeigten Hochspannungsgenerator 208 angelegt. Die
Ausgabepufferschaltung 41 ist auch mit einer von außen angelegten
Versorgungsspannung VCC versehen. Als ein Beispiel wird eine
Versorgungsspannung VCC von 3.3 V und eine Hochspannung VCH von 5 V
an die Ausgabepufferschaltung 41 angelegt.
Die Ausgabepufferschaltung 41 wird in Antwort auf ein
Aktivierungssignal ΦMA aktiviert um digitale Signale Mo und /Mo
abzurufen. Genauer gesagt, die NAND Gatter 37 und 38 antworten auf
das Aktivierungssignal ΦMA um die Datensignale Mo und /Mo durch
zulassen.
Jedes der OR-NAND Gatter 39 und 40 empfängt Regelsignale Φ1 und
/Φ1, die von der in Fig. 1 gezeigten Potentialerkennungsschaltung
45 bereitgestellt werden. Das OR-NAND Gatter 39 empfängt auch ein
Ausgangssignal des NAND Gatters 37. Das OR-NAND Gatter 40 empfängt
ein Ausgangssignal des NAND Gatters 38.
Die NAND Gatter 37 und 38, die OR-NAND Gatter 39 und 40 und die
Inverter 31 und 33 werden mit der Versorgungsspannung VCC ver
sorgt. Die Pegelkonvertierungsschaltungen 241 und 242 werden von
einem Hochspannungsgenerator 208, der in Fig. 1 gezeigt ist, mit
einer Hochspannung VCH versehen.
Fig. 3 ist ein Schaltbild der Potentialerkennungsschaltung 45 von
Fig. 1. Gemäß Fig. 3 beinhaltet die Potentialerkennungsschaltung
45 hintereinandergeschaltete Inverter 44 und 34, die an einen vor
gegebenen Kontaktierungsfleck 42t angeschlossen sind und einen
PMOS Transistor 43, der zwischen einem extern angelegten
Versorgungspotential VCC und dem Eingangsknoten des Inverters 44
angeschlossen ist. Die Gateelektrode des Transistors 43 ist an
Erdpotential VSS angeschlossen. Der Transistor 43 hat eine große
Kanallänge und dementsprechend eine geringe Steilheit. Der
Inverter 44 stellt ein Signal Φ1 und der Inverter 34 ein inver
tiertes Signal /Φ1 zur Verfügung.
Ein Grund- oder Erdeingangsanschluß (oder eine Erdeingangsleitung)
46t wird bereitgestellt, um das Erdpotential VSS zu liefern. Ein
Kontaktierungsfleck 42u ist mit dem Erdeingangsanschluß 46t über
einen Leitungsdraht 236 verbunden. Der Kontaktierungsfleck 42t ist
wahlweise durch einen Leitungsdraht 235 an den Erdeingangsanschluß
46t angeschlossen. Das Eingangssignal des Inverters 44 unterschei
det sich, je nachdem ob ein Leitungsdraht 235 vorgesehen ist oder
nicht. Die Kontaktierungsflecken 42t und 42u sind in einem
Halbleitersubstrat 200 vorgesehen. Der Transistor 43 hat eine ge
ringe Steilheit und erreicht stetig einen leitenden Zustand.
Wenn die Ausgangsanschlüsse DQ1-DQm des DRAM 200 an eine hohe ka
pazitive Last angeschlossen sind, ist der Leitungsdraht 235 nicht
vorgesehen. Daher empfängt der Inverter 44 durch die Wirkung des
Transistors 43 eine Eingangsspannung mit hohem Pegel. Als
Ergebnis, stellt die Potentialerkennungsschaltung 45 ein Signal
1 mit niedrigem Pegel und ein Signal /Φ1 mit hohem Pegel zur
Verfügung.
Wenn die Ausgangsanschlüsse DQ1-DQm des DRAM 200 an eine niedrige
kapazitive Last angeschlossen sind, ist ein Golddraht 235
vorgesehen. Daher ist an den Eingangsknoten des Inverters 44
Erdpotential angelegt. Als Ergebnis, stellt die
Potentialerkennungsschaltung 45 ein Signal Φ1 mit hohem Pegel
und ein Signal /Φ1 mit niedrigem Pegel zur Verfügung.
Fig. 4 ist ein Schaltbild der in Fig. 2 gezeigten
Verzögerungsschaltung 35 (und 36). Gemäß Fig. 4 enthält die
Verzögerungsschaltung 35 hintereinandergeschaltete Inverter 231
und 232 und zwei Kondensatoren 233 und 234. Die Verzögerungszeit
ist durch geeignetes Einstellen der Kapazität der Kondensatoren
233 und 234 und der Steilheit des, den Inverter 231 bildenden
Transistors (der nicht gezeigt ist), bestimmt.
Fig. 5 ist ein Kontaktierungsverbindungsdiagramm bei dem das DRAM
200 von Fig. 1 als eine schwere Last benutzt ist. In Fig. 5 ist
das DRAM 200, das vier Datenausgangsanschlüsse DQ1-DQ4 enthält,
gezeigt. Daher sind vier Ausgabepufferschaltungen 41a-41d vorgese
hen. Die Potentialerkennungsschaltung 45 erkennt das Potential am
Kontaktierungfleck 42t. Kontaktierungsflecken 42a-42u sind in dem
Halbleitersubtrat 200 gebildet. Jeder der Kontaktierungsflecken
42a-42u ist mit einem entsprechenden der
Eingangs/Ausgangsanschlüsse (oder Leitungen) 46a-46t über einen
entsprechenden Leitungsdraht verbunden. Da das DRAM 200 von Fig. 5
für eine große kapazitive Last verwendet wird, ist ein
Leitungsdraht zum Anschluß des Kontaktierungsflecks 42t an den
Eingangsanschluß 46t nicht vorgesehen.
Fig. 6 ist ein Kontaktierungsverbindungsdiagramm in dem das DRAM
von Fig. 5 für eine kleine kapazitive Last verwendet wird. Gemäß
Fig. 6 ist der Kontaktierungsfleck 42t an den Eingangsanschluß 46t
über einen Leitungsdraht 235 angeschlossen. Daher stellt die
Potentialerkennungsschaltung 45 ein Signal Φ1 mit hohem Pegel
und ein Signal /Φ1 mit niedrigem Pegel bereit. Allein durch das
Anschließen eines Leitungsdrahtes 235 ist das DRAM 200 für eine
leichte kapazitive Last geeignet gemacht.
Fig. 7 ist ein Zeitablaufdiagramm der Ausgabepufferschaltung 41
von Fig. 2. Gemäß Fig. 2 und 7 wird die Wirkungsweise der
Ausgabepufferschaltung 41 beschrieben.
Zur Zeit t1 steigt ein angelegtes Datensignal Mo auf einen hohen
Pegel an und das Datensignal /MO wird auf niedrigem Pegel gehal
ten. Zur Zeit t2 wird ein Aktivierungssignal ΦMA aktiviert.
Wenn das DRAM 200 für eine große kapazitive Last verwendet wird,
werden ein Signal Φ1 mit niedrigem Pegel und ein Signal /Φ1 mit
hohem Pegel bereitgestellt. Daher steigen nach der Zeit t2 die
Gatespannung V5 des Transistors 18 und die Gatespannung V7 des
Transistors 19 im wesentlichen zur selben Zeit an. Als Ergebnis
wird die an den Ausgangsanschluß DQ angeschlossene große kapazi
tive Last (die nicht gezeigt ist) gleichzeitig durch die zwei
Transistoren 18 und 19 aufgeladen. Daher steigt die
Ausgangsspannung DQ wie in Fig. 7(e) gezeigt ist, schnell an.
Wenn das DRAM 200 für eine kleine Lastkapazität verwendet wird,
werden ein Signal Φ1 mit hohem Pegel und ein Signal /Φ1 mit
niedrigem Pegel bereitgestellt. Daher steigen die Gatespannungen
V5 und V7 der Transistoren 18 und 19 zu verschiedenen Zeiten, wie
in Fig. 7(d) gezeigt ist, an. Genauer gesagt, die Spannung V7
steigt nach der Spannung V5 an. Die Zeitdifferenz zwischen den
Spannungen V5 und V7 ist durch die in Fig. 2 gezeigten
Verzögerungsschaltungen 35 und 36 festgelegt.
Daher leitet der Transistor 18 als Antwort auf den Anstieg der
Spannung V5 und der Transistor 19 leitet als Antwort auf den
Anstieg der Spannung V7. Genauer gesagt, im Falle einer leichten
Last, wird die leichte Last durch den Transistor 18, der eine
kleine Steilheit hat, gefolgt von dem Transistor 19 mit der großen
Steilheit hat, der eingeschaltet wird, aufgeladen. Als Ergebnis
kann ein schneller Anstieg der Ausgangsspannung DQ ohne gedämpfte
Schwingungen sogar im Falle einer leichten Last erhalten werden,
wie in Fig. 7(f) gezeigt ist. Es soll angemerkt werden, daß ein
Stomversorgungsvermögen mit identischer Höhe nach dem Leiten des
Transistors 19 vorhanden ist ob der Leitungsdraht 235 angeschlos
sen ist oder nicht.
Fig. 8 ist ein Schaltbild des in Fig. 1 gezeigten
Hochspannungsgenerators 208. Gemäß Fig. 8 enthält der
Hochspannungsgenerator 208 eine
Pumptreibersignalerzeugungsschaltung 50 und eine Pumpschaltung 51.
Die Pumptreibersignalerzeugungsschaltung 50 schließt einen
Inverter 75, NAND Gatter 76 und 77 und ein NOR Gatter 78 ein. Die
Pumpschaltung 51 schließt NMOS Transistoren 62-71, einen PMOS
Transistor 61 und Inverter 72-74 ein. Der Transistor 61 empfängt
über die Gateelektrode ein Einbrenntest-(Burn-in-Test-)Modussignal
BRN von der Einbrenntest-(Burn-in-Test-)Moduserkennungsschaltung
209 von Fig. 1.
Fig. 9 ist ein Zeitablaufdiagramm eines Normalbetriebsmodus des
Hochspannungsgenerators 208 von Fig. 8. Wenn der
Hochspannungsgenerator 208 in Betrieb ist, wird ein
Pumpaktivierungssignal ΦPPE mit hohem Pegel bereitgestellt.
Nachdem das Datensignal Mo mit hohem Pegel zur Zeit t1 bereitge
stellt ist, steigt ein Aktivierungssignal ΦMA für den
Ausgabepuffer an. Als Antwort auf den Anstieg des Signals ΦMA,
steigt ein Aktivierungssignal ΦPE für die Pumpschaltung 51 an
(vgl. Fig. 9(c)).
Zeitlich vor dem Anstieg des Signals ΦPE , d. h. während der
Niedrigpegelperiode des Signals ΦPE, erreichen die Spannungen
V10 und V11 den Pegel der Versorgungsspannung VCC über die
Transistoren 67, 69 und 70. Daher werden als Antwort auf den
Anstieg des Signals ΦPE die Spannungen V10 und V11 durch die
Funktion der Kondensatoren 111 und 112 angehoben. Genauer gesagt,
die Spannung V10 wird auf den Pegel 2VCC angehoben und die erhöhte
Spannung wird an das Gate des Transistors 71 angelegt.
Gleichermaßen wird die Spannung V11 angehoben um als Hochspannung
VCH über den Transistor 71 bereitgestellt zu werden.
Der Hochspannungsgenerator 208 von Fig. 8 wird in jedem der in
Fig. 1 gezeigten Hochspannungsgeneratoren 221 und 22m verwendet.
Daher wird eine entsprechende Hochspannung von einem der
Hochspannungsgeneratoren 221-22m für jede der
Ausgabepufferschaltungen zur Verfügung gestellt. Da eine
Hochspannung VCH für jede Ausgabepufferschaltung (zum Beispiel für
die in Fig. 2 gezeigte Schaltung 41) als Antwort auf ein
Datensignal Mo bereitgestellt wird, kann eine erforderliche
Hochspannung unter angemessenen Leistungsverbrauch geliefert wer
den.
Fig. 10 ist ein Schaltbild der Einbrenntest-(Burn-in-Test-)Moduserkennungsschaltung
209 von Fig. 1. Im allgemeinen wird ein
Einbrenntest (Burn-in Test) in den Halbleiterherstellungsfabriken
ausgeführt um Herstellungsfehler in den hergestellten
Halbleitereinrichtungen zu erkennen. Eine die normale
Versorgungsspannung übersteigende Spannung wird während eines
Einbrenntests (Burn-in Tests) einer Halbleitereinrichtung zuge
führt. Wenn nicht irgendeine Maßnahme ergriffen wird um der dem
DRAM 200 von Fig. 1 zugeführten Einbrenntest-(Burn-in-Test-)Hochspannung
gewachsen zu sein, kann aufgrund der von dem
Generator für höhere Spannung erzeugten Hochspannung eine
Beschädigung der inneren Schaltung des DRAM 200 auftreten. Daher
werden die folgenden Maßnahmen im DRAM 200 angewendet.
Gemäß Fig. 10 enthält eine Einbrenntest-(Burn-in-Test-)Moduserkennungsschaltung
49 NMOS Transistoren 52-56, PMOS
Transistoren 57 und 58 und Inverter 59 und 60. Wenn die normale
von außen zugeführte Versorgungsspannung VCC 3.3 V ist, wird eine
Hochspannung größer als 4 V als Versorgungsspannung VCC in einem
Einbrenntest-(Burn-in-Test-)Modus zugeführt. Daher, wenn eine
Versorgungsspannung VCC größer als 4 V zugeführt wird, werden die
Transistoren 52 und 55 angeschaltet und verursachen, die
Bereitstellung eines Einbrenntest-(Burn-in Test-)Modussignal BRN
mit hohem Pegel. Wenn eine niedrigere Versorgungsspannung VCC als
4 V zugeführt wird, wird ein Signal BRN mit niedrigem Pegel bereit
gestellt. Das Ausgangssignal BRN wird jedem der Generatoren für
höhere Spannung 221-22m zur Verfügung gestellt, d. h. dem
Hochspannungsgenerator 208, der in Fig. 8 gezeigt ist.
Fig. 11 ist ein Zeitablaufdiagramm eines Einbrenntest-(Burn-in-Test-)Modus
des Hochspannungsgeneratos 208 von Fig. 8. Gemäß Fig.
8 und 11 wird ein Einbrenntest-(Burn-in-test-)Modussignal BRN mit
hohem Pegel während eines Einbrenntest-(Burn-in-test-)Modus ange
legt. Transistor 61 wird als Antwort auf das Signal BRN ausge
schaltet. Als ein Ergebnis erreichen die Spannungen V10 und V11
ein niedrigeres Niveau als die Versorgungsspannung VCC vor der
Erhöhung. Genauer gesagt, die Spannung V9 erreicht einen Pegel
VCC-3VTH der durch die Transistoren 62, 63 und 66 vor der Erhöhung
reduziert wird. (Fig. 11(d)). Die Spannung V10 erreicht einen
Pegel VCC-2VTH der durch die Transistoren 62 und 63 vor der
Erhöhung reduziert wird.
Nach der Erhöhung erreicht die Spannung V9 2VCC-3VTH (= ungefähr
7 V) und die Spannung V10 erreicht 2VCC-2VTH (= ungefähr 8 V). Daher
übersteigen die Spannungen V10 und V11 die jeweiligen Pegel von
ungefähr 7 V und ungefähr 8 V in dem in Fig. 8 gezeigten
Pumpschaltkreis 51 nicht, so daß eine Beschädigung einer normalen
Schaltung verhindert werden kann.
Wenn die oben beschriebenen Maßnahmen nicht angewendet werden, er
reichen die Spannungen V9 und V10 jeweils ungefähr 9 V und ungefähr
10 V, wenn eine Versorgungsspannung VCC von 5 V während eines
Einbrenntest-(Burn-in-test-)Modus angelegt wird. Die Erzeugung
einer solch hohen Spannung könnte die Beschädigung der
Pumpschaltung 51 verursachen. Es wird angemerkt, daß der in Fig. 8
gezeigte Transistor 61, effektiv wie oben beschrieben funktioniert
um solch ein Problem zu verhindern.
Ein Schutz der inneren Schaltung von einer während des
Einbrenntest-(Burn-in-Test-)Modus erzeugten Hochspannung, wird
auch in der anderen inneren Schaltungsanordnung ausgeführt. Ein
Beispiel für eine Wortleitungstreiberschaltung wird anschließend
beschrieben.
Fig. 12 ist ein Schaltbild des Zeilendekoders 202 von Fig. 1.
Gemäß Fig. 12 enthält der Zeilendekoder 202 NMOS Transistoren 86-
92, PMOS Transistoren 100 und 101, Inverter 102 und 103 und ein
NAND Gatter 104′. Das NAND Gatter 104′ ist angeschlossen um ein
Zeilenadreßsignal zu empfangen. Eine Hochspannung VQ wird an die
Gateelektrode eines jeden Transistors 88-91 angelegt. Der
Zeilendekoder 202 antwortet auf ein Zeilenadreßsignal um wahlweise
eine der Wortleitungen WL0-WL3 zu aktivieren.
Fig. 13 ist ein Schaltbild einer
Hochspannungsübertragungsschaltung zum Übertragen einer
Hochspannung an den Zeilendekoder 202 von Fig. 12. Gemäß Fig. 13
enthält eine Hochspannungsübertragungsschaltung 310 NMOS
Transistoren 82, 83 und 84, PMOS Transistoren 79, 80 und 81 und
einen Inverter 85.
Fig. 14 ist ein Zeitablaufdiagramm zur Beschreibung der
Wirkungsweise der in Fig. 12 und 13 gezeigten Schaltungen. Zur
Zeit t11 wird das in Fig. 12 gezeigte NAND Gatter 104′ aktiviert,
wobei die Gatespannung V14 des Transistors 86 ansteigt. Als
Antwort auf den Anstieg der Spannung V14 steigt die Spannung V13
auf den Hochspannungspegel von VCH an. Wenn zum Beispiel die
Wortleitung WL0 aktiviert ist, wird eine Hochspannung VQ an die
Gateelektrode des Transistors 88 angelegt, wobei die Gatespannung
V12 des Transistors 92 VQ-VTH erreicht (hier ist VTH die
Schwellenspannung des Transistors 88).
Zur Zeit t12, wenn ein Signal ΦX0 auf den Hochspannungspegel von
VCH ansteigt, wird die Gatespannung V12 durch die Kopplung der
Gate-Source Kapazität des Transistors 92 angehoben. Angenommen,
daß dieser Verstärkungseffizienzfaktor K ist, erreicht die
Spannung V12 den Wert VQ-VTH+K×VCH. Wenn das Potential von V12 das
Potential VCH des Signals ΦX0 um mehr als VTH übersteigt, er
reicht das Potential der Wortleitung WL0 die Höhe VCH.
Im Normalbetriebsmodus, d. h. wenn eine Versorgungsspannung VCC von
3.3 V zugeführt wird, wird ein Einbrenntest-(Burn-in-Test-)Moduserkennungssignal
BRN mit niedrigem Pegel der
Hochspannungsübertragungsschaltung 310 von Fig. 13 bereitgestellt.
Als Ergebnis erreicht die Gatespannung V15 des Transistors 81
einen niedrigen Pegel, wobei eine Ausgangsspannung VQ von der Höhe
VCH über den Transistor 81 bereitgestellt wird. Daher erreicht die
Gatespannung V12 des in Fig. 12 gezeigten Transistors 92 nach ei
ner Zeit t12 die Höhe von (1+K)×VCH-VTH wie in Fig. 14(c) gezeigt
ist. Wenn zum Beispiel K=0.5, VCH=5 V und VTH =1 V, erreicht die
Spannung V12 nach der Zeit t12 den Pegel von 6.5 V.
In einem Einbrenntest-(Burn-in-Test-)Modus, d. h. wenn eine
Versorgungsspannung VCC von 5 V zugeführt wird, wird der
Hochspannungsübertragungsschaltung 310 von Fig. 13 ein Signal BRN
mit hohem Pegel bereitgestellt. Daher erreicht die Gatespannung
V15 des Transistors 81 den Pegel von VCH um den Transistor 81 ab
zuschalten. Als Ergebnis wird eine Ausgangsspannung VQ von VCH-VTH
bereitgestellt. Daher erreicht die Gatespannung V12 des in Fig. 12
gezeigten Transistors 92 nach der Zeit t2 den Pegel von (1+K)×2VCH2VTH
(=7 V). Daher wird verhindert, daß die Gatespannung V12 eine
übermäßige Hochspannung im Einbrenntest-(Burn-in-Test-)Modus er
reicht. Das verhindert, daß die innere Schaltung des
Zeilendekoders 202 während eines Einbrenntest-(Burn-in-Test-)Modusbetriebs
beschädigt wird.
Fig. 15 ist ein Schaltbild einer Ausgabepufferschaltung, die eine
andere Ausführungsform der vorliegenden Erfindung zeigt. Gemäß
Fig. 15 enthält eine Ausgabepufferschaltung 340 NMOS Transistoren
104′, 105′, 106, Inverter 107-110, 111′, 112′, NAND Gatter 113-115
und Kondensatoren 116 und 117. Die in Fig. 15 gezeigte
Ausgabepufferschaltung 340 wird in einer
Halbleiterschaltungseinrichtung wie z. B. einem DRAM verwendet.
Fig. 16 ist ein Zeitablaufdiagramm der Ausgabepufferschaltung 340
von Fig. 15. Im Anschluß an den Anstieg des Datensignals Mo zur
Zeit t1, steigt das Aktivierungssignal ΦMA zur Zeit t2 an. Als
Antwort auf den Anstieg des Signals ΦMA erreicht die
Ausgangsspannung V17 des Inverters 107 den
Versorgungsspannungspegel VCC, wobei die Gatespannung V16 des
Transistors 104′′ den Pegel VCC=VTH erreicht (hier ist VTH die
Schwellenspannung des Transistors 106). Wenn an den
Ausgangsanschluß DQ eine schwere Last angeschlossen ist, wird dem
NAND Gatter 114 ein Signal /Φ1 mit hohem Pegel bereitgestellt.
Daher erreichen die Ausgangsspannungen V18 und V19 der Inverter
101 und 110 jeweils zur Zeit t3 eine hohen Pegel. Als Ergebnis
wird die Gatespannung V16 des Transistors 104 auf ein weiteres hö
heres Niveau durch die Wirkung der zwei Kondensatoren 116 und 117
(durch eine gestrichelte Linie in Fig. 16(c)) angedeutet) angeho
ben.
Wenn eine leichte Last an den Ausgangsanschluß DQ angeschlossen
ist, wird ein Signal /Φ1 mit niedrigem Pegel bereitgestellt. In
diesem Fall erreicht nur die Ausgangsspannung V18 des Inverters
109 zur Zeit t3 einen hohen Pegel. Daher wird die Gatespannung V16
des Transistors 104′′ auf einen Pegel, der kleiner als der im
Falle einer schweren Last nach der Zeit t3 ist, angehoben.
Der Kanalwiderstand (oder EIN Widerstand) des Transistors 104′′
wird im Fall einer schweren Last weiter erniedrigt und wird im
Fall einer leichten Last weiter erhöht. Mit anderen Worten, die
Last wird im Fall einer schweren Last durch einen großen Strom
über den Transistor 104′′ aufgeladen und im Fall einer leichten
Last durch einen niedrigeren Strom. Da der Last ein Strom mit ei
ner für die Größe der Last geeigneten Geschwindigkeit bereitge
stellt werden kann, wird die Erzeugung von Rauschen wie gedämpfte
Schwingungen verhindert.
Die Ausgabepufferschaltung 340 von Fig. 15 hat für die Amplitude
eines Ausgangssignals den folgenden Vorteil. Wenn ein
Ersatzlastwiderstand 118 der an den Ausgabeanschluß DQ angeschlos
sen ist, klein ist, wird der Pegel der Ausgangsspannung DQ durch
die Widerstandsteilung des Kanalwiderstands (oder EIN Widerstands)
des Transistors 104′′ und des Ersatzwiderstands 118, bestimmt,
wenn ein Ausgabedatum "H" bereitgestellt wird. Daher kann eine
größere logische Amplitude in dem Fall zur Verfügung gestellt wer
den, wenn ein Signal /Φ1 mit hohem Pegel bereitgestellt ist,
verglichen mit dem Fall wo ein Signal /Φ1 mit niedrigem Pegel be
reitgestellt ist.
Wenn der Ersatzlastwiderstand 118 groß ist, erreicht der Pegel der
Ausgangsspannung DQ die Höhe VCC wenn die Spannung V16 auf einen
Pegel größer als VCC+VTH angehoben ist. Da jedoch der
Kanalwiderstand des Transistors 104′′ kleiner ist in dem Fall, wo
ein Signal Φ1 mit niedrigem Pegel bereitgestellt ist, wird ein
schneller Anstieg der Ausgangsspannung DQ erhalten. Daher kann die
Ausgabedatenamplitude durch Anlegen eines Signals Φ1 mit hohem
Pegel reduziert werden.
Fig. 17 ist ein Schaltbild einer Ausgabepufferschaltung die eine
weitere Ausführungsform der vorliegenden Erfindung zeigt. Gemäß
Fig. 17 enthält eine Ausgabepufferschaltung 350 NMOS Transistoren
119-121, Inverter 122-126 und 130, NAND Gatter 127 und 128 und ein
AND-NOR Gatter 129.
Fig. 18 ist ein Zeitablaufdiagramm der Ausgabepufferschaltung 350
von Fig. 17. Im Anschluß an die Bereitstellung des Datensignals Mo
mit hohem Pegel zur Zeit t1, steigt das Aktivierungssignal ΦMA
zur Zeit t2 an. Als Antwort erreicht die Ausgangsspannung V20 des
Inverters 122 den VCC Pegel der Versorgungsspannung. Daher er
reicht die Gatespannung V21 des Transistors 120 den Pegel VCC-VTH
(hier ist VTH die Schwellenspannung des Transistors 119).
Wenn eine schwere Last an den Ausgangsanschluß DQ angeschlossen
ist werden ein Signal Φ1 mit niedrigem Pegel und eine Signal /Φ1
mit hohem Pegel bereitgestellt. Da die beiden Spannungen V22 und
V23 gleichzeitig zur Zeit t3 auf einen hohen Pegel ansteigen, wird
die Gatespannung V21 des Transistors 120 auf einen höheren Pegel
VH1 angehoben.
Wenn der Ausgangsanschluß DQ an eine leichte Last angeschlossen
ist, werden ein Signal Φ1 mit hohem Pegel und ein Signal /Φ1 mit
niedrigem Pegel bereitgestellt. Im Anschluß an den Anstieg der
Spannung V22 auf einen hohen Pegel zur Zeit t3, steigt die
Spannung V23 zur Zeit t4 an.
Daher wird die Gatespannung V21 des Transistors 120 erst auf den
Pegel VH2 nach der Zeit t3 angehoben und dann weiter auf den Pegel
VH1 nach der Zeit t4. Im Falle einer leichten Last leitet der
Transistor 120 bei einem relativ hohen Kanalwiderstand (oder EIN
Widerstand) und leitet dann bei einem niedrigeren Kanalwiderstand.
Daher kann ein schneller Anstieg der Ausgangsspannung DQ in den
beiden Fällen einer schweren und einer leichten Last erhalten wer
den. Weiter wird die Erzeugung von Rauschen wie gedämpfte
Schwingungen verhindert.
Fig. 19 ist ein Schaltbild einer Ausgabepufferschaltung, die noch
eine weitere Ausführungsform der vorliegenden Erfindung zeigt.
Gemäß Fig. 19 enthält eine Ausgabepufferschaltung 250 NMOS
Transistoren 251-256, die an den Ausgangsanschluß DQ angeschlossen
sind. Die Strukturen der restlichen Schaltungen mit Ausnahme der
Transistoren 251-256 sind gleich denen der in Fig. 2 gezeigten
Schaltungen und ihre Beschreibung wird hier nicht wiederholt.
Angenommen die Transistoren 251-256 haben jeweils eine Steilheit
gm11, gm12, gm13, gm14, gm15 und gm16, dann ist die folgende
Beziehung zwischen diesen Steilheiten gegeben:
gm11 < gm13 (1)
gm12 < gm13 (2)
gm14 < gm16 (3)
gm15 < gm16 (4).
Im Betrieb, wenn eine schwere Last an den Ausgangsanschluß DQ an
geschlossen ist, werden ein Signal Φ1 mit niedrigem Pegel und ein
Signal /Φ1 mit hohem Pegel bereitgestellt. Daher leiten als
Antwort auf die Bereitstellung eines Datensignals Mo mit hohem
Pegel die Transistoren 251 und 252 gleichzeitig, und der
Transistor 253 leitet mit einer Verzögerung.
Wenn eine leichte Last an den Ausgangsanschluß DQ angeschlossen
ist, werden ein Signal Φ1 mit hohem Pegel und ein Signal /Φ1 mit
niedrigem Pegel bereitgestellt. Als Antwort auf das Anlegen eines
Datensignals Mo mit hohem Pegel leitet Transistor 251, mit
Verzögerung gefolgt von dem Leiten der Transistoren 252 und 253.
Da die Anstiegsgeschwindigkeit des an die Last angelegten Stromes
in beiden Fällen einer schweren und einer leichten Last geregelt
werden kann, kann ein schneller Anstieg der Ausgangsspannung er
halten werden. Auch die Rauscherzeugung kann verhindert werden.
Fig. 20 ist ein Schaltbild einer Ausgabepufferschaltung gemäß noch
einer weiteren Ausführungsform der vorliegenden Erfindung. Gemäß
Fig. 20 enthält eine Ausgabepufferschaltung 260 NMOS Transistoren
261 und 262, PMOS Transistoren 271-274,
Pegelkonvertierungsschaltungen 264 und 265 und ein NAND Gatter
266.
Wenn eine schwere Last an den Ausgangsanschluß DQ angeschlossen
ist, wird ein Signal Φ1 mit niedrigem Pegel bereitgestellt.
Daher leitet Transistor 275 als Antwort auf ein Signal Φ2 mit
niedrigem Pegel. Als Ergebnis wird die Gateelektrode des
Transistors 261 über die zwei Transistoren 273 und 274 als Antwort
auf ein Datensignal /Mo von niedrigem Pegel aufgeladen. Genauer
gesagt, die Gatespannung des Transistors 261 wird schnell aufge
baut, wobei der Kanalwiderstand (oder EIN Widerstand) des
Transistors 261 schnell verringert wird. Als Ergebnis kann einer
großen kapazitiven Last ein schnell ansteigender Strom bereitge
stellt werden.
Wenn eine leichte Last an den Ausgangsanschluß DQ angeschlossen
ist, wird ein Signal Φ1 mit hohem Pegel vorgesehen. Daher wird
Transitor 275 als Antwort auf ein Signal Φ2 mit niedrigem Pegel
ausgeschaltet. Als Ergebnis wird die Gateelektrode des Transistors
261 durch einen Transistor 273 aufgeladen. Daher wird der
Kanalwiderstand des Transistors 261 behutsamer verringert im
Vergleich zu dem Fall mit der großen Lastkapazität. Daher wird ei
ner kleinen Lastkapazität ein relativ behutsam ansteigender Strom
eingespeist.
Fig. 21 ist ein Schaltbild einer Ausgabepufferschaltung gemäß noch
einer weiteren Ausführungsform der vorliegenden Erfindung. Gemäß
Fig. 21 enthält eine Ausgabepufferschaltung 280 NMOS Transistoren
281, 282, 290, 294, 299 und 300, PMOS Transistoren 291, 292, 293,
295, 296, 297 und 298, Pegelkonvertierungsschaltungen 283 und 284,
NAND Gatter 285 und 301, NOR Gatter 286 und 288 und eine
Verzögerungsschaltung 287.
Im Anschluß an den Anstieg des Datensignals MO zur Zeit t1, steigt
ein Aktivierungssignal ΦMA zur Zeit t2 an. Wenn eine schwere
Last an den Ausgangsanschluß DQ angeschlossen ist, wird ein Signal
/Φ1 mit hohem Pegel bereitgestellt. Da die Gatespannungen V33 und
V34 mit niedrigem Pegel jeweils den Transistoren 293 und 296 be
reitgestellt werden, leiten die Transistoren 293 und 296. Daher
wird die Gatespannung V31 des Transistors 281 auf den Pegel der
Versorgungsspannung VCC aufgebaut. Die Gatespannung V32 des
Transistors 282 wird auf den Pegel der Hochspannung VCH aufgebaut.
Als Ergebnis wird der schweren Last ein mit hoher Geschwindigkeit
gestiegener Strom bereitgestellt.
Fig. 22 ist ein Zeitablaufdiagramm für den Fall, daß eine leichte
Last an die Ausgabepufferschaltung 280 von Fig. 21 angeschlossen
ist. In diesem Fall ist ein Signal/Φ1 mit niedrigem Pegel be
reitgestellt. Bis zur Zeit t4 sind die Spannungen V33 und V34 mit
hohem Pegel jeweils den Gateelektroden der Transistoren 293 und
296 bereitgestellt, um diese Transistoren auszuschalten. Daher
wird die Gatespannung V31 des Transistors 281 vor der Zeit t4 auf
den Pegel VCC-VTH aufgebaut. Die Gatespannung V32 des Transitors
282 wird vor der Zeit t4 auf den Pegel VCH-VTH aufgebaut. Nach der
Zeit t4 werden die Spannungen V31 und V32 jeweils auf die Pegel
VCC und VTH aufgebaut.
Da die Gatespannungen V31 und V32 der jeweiligen Transistoren 281
und 282 im Fall einer leichten Last mit Verzögerung angehoben wer
den, kann der Last ein Stromanstieg mit einer niedrigeren
Geschwindigkeit als der für eine schwere Last zur Verfügung ge
stellt werden. Als Ergebnis kann die Erzeugung von Rauschen wie
gedämpfte Schwingungen verhindert werden.
Fig. 23 ist ein Ausgangsanschlußanordnungsdiagramm eines DRAMs mit
16 Dateneingangs/ausgangsanschlüssen. Gemäß Fig. 23 enthält ein
DRAM 400 eine Gesamtzahl von sechzehn
Dateneingangs/ausgangsanschlüssen DQ1-DQ16.
Fig. 24 zeigt schematisch eine Ausgabepufferschaltung und die
Anordnung von Hochspannungsgeneratoren in dem DRAM 400 von Fig.
23. In Fig. 24 deutet die Linie 400 auch ein Halbleitersubstrat
an. Gemäß Fig. 24 sind Ausgabepufferschaltungen 41a-41b für jeden
der Dateneingangs/ausgangsanschlüsse DQ1 bis DQ16 vorgesehen.
Zusätzlich sind für jede Ausgabepufferschaltung
Hochspannungsgeneratoren 48a-48b vorgesehen. Das DRAM 400 enthält
weiter einen Hochspannungsgenerator 48q um einem Zeilendekoder
oder ähnlichem eine Hochspannung bereitzustellen und eine
Einbrenntest-(Burn-in-Test-)Moduserkennungsschaltung 49. In dem
in Fig. 24 gezeigten DRAM 400 kann die im vorhergehenden beschrie
bene Ausgabepufferschaltung verwendet werden.
Da ein DRAM, d. h. eine integrierte Halbleiterschaltungseinrichtung
sowohl für eine schwere als auch für eine leichte Last durch Wahl
der Kontaktierung verwendet werden kann, ist es nicht notwendig,
Produktionslinien für zwei Anwendungen vorzusehen. Mit ande
ren Worten kann ein Halbleiterchip sowohl für eine schwere als
auch für eine leichte Last gemeinsam verwendet werden. Da für jede
Ausgabepufferschaltung ein Hochspannungsgenerator zum Erzeugen ei
ner Hochspannung als Antwort auf ein angelegtes Datensignal vorge
sehen ist, kann ein Ausgangssignal "H" unter optimalem
Leitungsverbrauch bereitgestellt werden. Außerdem kann, da der
Verstärkungspegel in einem Hochspannungsgenerator während eines
Einbrenntest-(Burn-in-Test-)Modus reduziert werden kann, eine
Beschädigung der inneren Schaltung aufgrund übermäßig hoher
Spannung verhindert werden.
Claims (15)
1. Ausgangstreiberschaltung mit einem Datenausgangsanschluß (DQ)
um Ausgabedaten bereitzustellen mit
einem Halbleitersubstrat (200),
einem vorgegebenen Knoten (42t) der in dem Substrat gebildet ist,
einer Strombereitstellungseinrichtung (18, 19), die in dem Substrat gebildet ist und auf ein angelegtes, die Ausgabedaten de finierendes Signal anspricht, um über den Datenausgangsanschluß (18, 19) einen Ausgangsstrom bereitzustellen, und
einer Stromanstiegsregeleinrichtung (45, 39), die in dem Substrat (200) gebildet ist und auf ein Potential an dem vorgegebenen Knoten (42t) anspricht, um die Anstiegsgeschwindigkeit eines Ausgangsstroms der Strombereitstellungseinrichtung zu regeln.
einem Halbleitersubstrat (200),
einem vorgegebenen Knoten (42t) der in dem Substrat gebildet ist,
einer Strombereitstellungseinrichtung (18, 19), die in dem Substrat gebildet ist und auf ein angelegtes, die Ausgabedaten de finierendes Signal anspricht, um über den Datenausgangsanschluß (18, 19) einen Ausgangsstrom bereitzustellen, und
einer Stromanstiegsregeleinrichtung (45, 39), die in dem Substrat (200) gebildet ist und auf ein Potential an dem vorgegebenen Knoten (42t) anspricht, um die Anstiegsgeschwindigkeit eines Ausgangsstroms der Strombereitstellungseinrichtung zu regeln.
2. Ausgangstreiberschaltung nach Anspruch 1, dadurch gekennzeich
net, daß
die Strombereitstellungseinrichtung erste und zweite Schaltglieder
(18, 19) aufweist, die parallel zwischen einem ersten
Versorgungspotential (VCC) und dem Datenausgangsanschluß ange
schlossen sind und entsprechend dem angelegten Datensignal leiten.
3. Ausgangstreiberschaltung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß
die Stromanstiegsregeleinrichtung eine Verzögerungseinrichtung
(243) enthält, die auf ein Potential an dem vorgegebenen Knoten
anspricht, um das Leiten des zweiten Schaltgliedes zu verzögern.
4. Ausgangstreiberschaltung nach einem der Ansprüche 1 bis 3, da
durch gekennzeichnet, daß
das erste und zweite Schaltglied einen ersten und zweiten
Feldeffekttransistor (18, 19) enthalten.
5. Ausgangstreiberschaltung nach Anspruch 4, dadurch gekennzeich
net, daß
der erste Feldeffekttransistor eine kleinere Steilheit besitzt als
der zweite Feldeffekttransistor.
6. Ausgangstreiberschaltung nach Anspruch 1, dadurch gekennzeich
net, daß
der bestimmte Knoten einen Kontaktierungsfleck (42t) aufweist, der in dem Substrat gebildet ist,
die Ausgangstreiberschaltung weiter
eine Verdrahtung (235), zum wahlweisen Anlegen eines zweiten Versorgungspotentials (VSS) an den Kontaktierungsfleck und,
eine Potentialerkennungseinrichtung (45), die in dem Substrat gebildet ist, um ein Potential an dem Kontaktierungsfleck zu er kennen, aufweist, und
die Stromanstiegsregeleinrichtung auf die Potentialerkennungseinrichtung anspricht, um die Anstiegsgeschwindigkeit eines Ausgangsstroms der Strombereitstellungseinrichtung zu regeln.
der bestimmte Knoten einen Kontaktierungsfleck (42t) aufweist, der in dem Substrat gebildet ist,
die Ausgangstreiberschaltung weiter
eine Verdrahtung (235), zum wahlweisen Anlegen eines zweiten Versorgungspotentials (VSS) an den Kontaktierungsfleck und,
eine Potentialerkennungseinrichtung (45), die in dem Substrat gebildet ist, um ein Potential an dem Kontaktierungsfleck zu er kennen, aufweist, und
die Stromanstiegsregeleinrichtung auf die Potentialerkennungseinrichtung anspricht, um die Anstiegsgeschwindigkeit eines Ausgangsstroms der Strombereitstellungseinrichtung zu regeln.
7. Ausgangstreiberschaltung nach Anspruch 1 oder 4, dadurch
gekennzeichnet, daß
die Strombereitstellungseinrichtung einen dritten Feldeffekttransistor (104′′) aufweist, der zwischen dem ersten Versorgungspotential und dem Datenausgangsanschluß angeschlossen ist, und
die Stromanstiegsregelungseinrichtung eine Anstiegsregeleinrichtung für den Wirkleitwert (110, 114, 117) auf weist, die auf ein Potential an dem vorgegebenen Knoten anspricht, um die Anstiegsgeschwindigkeit des Wirkleitwerts des dritten Feldeffekttransistors zu regeln.
die Strombereitstellungseinrichtung einen dritten Feldeffekttransistor (104′′) aufweist, der zwischen dem ersten Versorgungspotential und dem Datenausgangsanschluß angeschlossen ist, und
die Stromanstiegsregelungseinrichtung eine Anstiegsregeleinrichtung für den Wirkleitwert (110, 114, 117) auf weist, die auf ein Potential an dem vorgegebenen Knoten anspricht, um die Anstiegsgeschwindigkeit des Wirkleitwerts des dritten Feldeffekttransistors zu regeln.
8. Ausgangstreiberschaltung nach Anspruch 7, dadurch gekennzeich
net, daß
die Anstiegsregeleinrichtung für den Wirkleitwert eine
Potentialanstiegsregeleinrichtung (110, 114, 117) enthält, die auf
ein Potential an dem vorgegebenen Knoten anspricht, um die
Anstiegsgeschwindigkeit des Potentials der Gateelektrode des drit
ten Feldeffekttransistors zu regeln.
9. Ausgangstreiberschaltung nach Anspruch 7, dadurch gekennzeich
net, daß
die Strombereitstellungseinrichtung eine erste Aufladeeinrichtung (113, 107, 106, 108, 109, 116) aufweist, die auf das angelegte Datensignal anspricht, um die Gateelektrode des dritten Feldeffekttransistors aufzuladen, und
die Anstiegsregeleinrichtung für den Wirkleitwert eine Aufladebeschleunigungseinrichtung (114, 110, 117) aufweist, die auf ein Potential an dem vorgegebenen Knoten anspricht, um das Aufladen der Gateelektrode des ersten Feldeffekttransistors zu beschleunigen.
die Strombereitstellungseinrichtung eine erste Aufladeeinrichtung (113, 107, 106, 108, 109, 116) aufweist, die auf das angelegte Datensignal anspricht, um die Gateelektrode des dritten Feldeffekttransistors aufzuladen, und
die Anstiegsregeleinrichtung für den Wirkleitwert eine Aufladebeschleunigungseinrichtung (114, 110, 117) aufweist, die auf ein Potential an dem vorgegebenen Knoten anspricht, um das Aufladen der Gateelektrode des ersten Feldeffekttransistors zu beschleunigen.
10. Ausgangstreiberschaltung nach Anspruch 9, dadurch gekenn
zeichnet, daß
die Aufladebeschleunigungseinrichtung eine zweite
Aufladeeinrichtung (295, 296, 299) aufweist, die auf ein Potential
an dem vorgegebenen Knoten und auf das angelegte Datensignal an
spricht, um die Gateelektrode des dritten Feldeffekttransistors
aufzuladen.
11. Ausgangstreiberschaltung nach Anspruch 1, dadurch gekenn
zeichnet, daß
die Strombereitstellungseinrichtung eine Mehrzahl von Schaltgliedern (251, 252, 253) aufweist, die parallel zwischen ei nem ersten Versorgungspotential und der
Datenbereitstellungseinrichtung angeschlossen sind und die ent sprechend dem angelegten Datensignal leiten, und
die Stromanstiegsregelungseinrichtung eine Leitverzögerungseinrichtung (35, 39) aufweist, die auf ein Potential an dem vorgegebenen Knoten anspricht, um mindestens ei nes der Schaltglieder mit Verzögerung durchzuschalten.
die Strombereitstellungseinrichtung eine Mehrzahl von Schaltgliedern (251, 252, 253) aufweist, die parallel zwischen ei nem ersten Versorgungspotential und der
Datenbereitstellungseinrichtung angeschlossen sind und die ent sprechend dem angelegten Datensignal leiten, und
die Stromanstiegsregelungseinrichtung eine Leitverzögerungseinrichtung (35, 39) aufweist, die auf ein Potential an dem vorgegebenen Knoten anspricht, um mindestens ei nes der Schaltglieder mit Verzögerung durchzuschalten.
12. Ausgangstreiberschaltung die eine Mehrzahl von
Datenausgangsanschlüssen (DQ1-DQm) aufweist um parallel eine
Mehrzahl von Ausgangsdaten über die Anschlüsse bereitzustellen mit
einer Mehrzahl von Feldeffekttransistoren (18, 19), wobei jeder
zwischen einem entsprechenden der Datenausgangsanschlüsse und
einem von außen angelegten Versorgungspotential angeschlossen ist,
und
eine Mehrzahl von Einrichtungen zum Anlegen einer höheren Spannung (221-22m), wobei jede das Versorgungspotential empfängt und auf ein, ein entsprechendes Datensignal definierendes, Ausgangssignal anspricht, zum Anlegen einer das Versorgungspotential übersteigen den Hochspannung an die Gateelektrode eines entsprechenden Feldeffekttransistors.
eine Mehrzahl von Einrichtungen zum Anlegen einer höheren Spannung (221-22m), wobei jede das Versorgungspotential empfängt und auf ein, ein entsprechendes Datensignal definierendes, Ausgangssignal anspricht, zum Anlegen einer das Versorgungspotential übersteigen den Hochspannung an die Gateelektrode eines entsprechenden Feldeffekttransistors.
13. Ausgangstreiberschaltung nach Anspruch 12, gekennzeichnet
durch
eine Einbrenntest-(Burn-in-Test-)Modus Erkennungseinrichtung (49), die auf den Pegel einer von außen angelegten Versorgungsspannung anspricht, um die Spezifikation eines Einbrenntest-(Burn-in-Test-)Modus zu erkennen, und
eine Pegelreduzierungseinrichtung (61), die auf die Einbrenntest-(Burn-in-Test-)Modus Erkennungseinrichtung anspricht, um den Pegel der von der Mehrzahl von Einrichtungen zum Anlegen einer höheren Spannung bereitgestellten Spannung zu verringern.
eine Einbrenntest-(Burn-in-Test-)Modus Erkennungseinrichtung (49), die auf den Pegel einer von außen angelegten Versorgungsspannung anspricht, um die Spezifikation eines Einbrenntest-(Burn-in-Test-)Modus zu erkennen, und
eine Pegelreduzierungseinrichtung (61), die auf die Einbrenntest-(Burn-in-Test-)Modus Erkennungseinrichtung anspricht, um den Pegel der von der Mehrzahl von Einrichtungen zum Anlegen einer höheren Spannung bereitgestellten Spannung zu verringern.
14. Integrierte Halbleiterschaltungseinrichtung mit
einer vorgegebenen inneren Schaltung (202),
einer Hochspannungsanlegenden Schaltung (207), die eine von außen angelegte Versorgungsspannung empfängt und die der inneren Schaltung eine die Versorgungsspannung übersteigende Spannung zur Verfügung stellt,
einer Einbrenntest-(Burn-in-Test-)Modus Erkennungseinrichtung (49), die auf die von außen angelegte Versorgungsspannung an spricht um die Spezifikation eines Einbrenntest-(Burn-in-Test-)Modus zu erkennen, und
einer Pegelreduzierungseinrichtung (81), die auf die Einbrenntest-(Burn-in Test-)Modus Erkennungseinrichtung anspricht, um den Pegel der von der Hochspannungsanlegenden Einrichtung bereitgestellten Hochspannung zu reduzieren.
einer vorgegebenen inneren Schaltung (202),
einer Hochspannungsanlegenden Schaltung (207), die eine von außen angelegte Versorgungsspannung empfängt und die der inneren Schaltung eine die Versorgungsspannung übersteigende Spannung zur Verfügung stellt,
einer Einbrenntest-(Burn-in-Test-)Modus Erkennungseinrichtung (49), die auf die von außen angelegte Versorgungsspannung an spricht um die Spezifikation eines Einbrenntest-(Burn-in-Test-)Modus zu erkennen, und
einer Pegelreduzierungseinrichtung (81), die auf die Einbrenntest-(Burn-in Test-)Modus Erkennungseinrichtung anspricht, um den Pegel der von der Hochspannungsanlegenden Einrichtung bereitgestellten Hochspannung zu reduzieren.
15. Integrierte Halbleiterschaltungseinrichtung nach Anspruch 14,
dadurch gekennzeichnet, daß
die integrierte Halbleiterschaltungseinrichtung eine
Halbleiterspeichereinrichtung enthält.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4345246A DE4345246C2 (de) | 1992-11-04 | 1993-10-28 | Integrierte Halbleiterschaltungseinrichtung |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29499392 | 1992-11-04 | ||
DE4345246A DE4345246C2 (de) | 1992-11-04 | 1993-10-28 | Integrierte Halbleiterschaltungseinrichtung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4336883A1 true DE4336883A1 (de) | 1994-05-05 |
DE4336883C2 DE4336883C2 (de) | 1998-01-29 |
Family
ID=25932684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4336883A Expired - Fee Related DE4336883C2 (de) | 1992-11-04 | 1993-10-28 | Ausgangstreiberschaltung |
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Publication number | Publication date |
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DE4336883C2 (de) | 1998-01-29 |
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D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |