DE19632830C2 - Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halb­ leiterspeichervorrichtung nach dem Oberbegriff des Anspruchs 1, und insbesondere bezieht sie sich auf eine Ar­ chitektur zur Verbesserung der Zuverlässigkeit des Testens ei­ ner Halbleiterspeichervorrichtung. Genauer gesagt bezieht sich die vorliegende Erfindung eine Architektur einer Halbleiter­ speichervorrichtung, die eine externe elektrische Detektion ei­ nes momentanen Betriebs eines Testmodus während eines Testbe­ triebs erlaubt.

Entsprechend des Anstiegs der Speicherkapazität und der Schal­ tungskomplexität einer Halbleiterspeichervorrichtung ist es schwieriger geworden, die Produktion von Chips zu vermeiden, die potentielle Defektfaktoren aufweisen, die während des Her­ stellungsverfahrens in einer Stufe vor der Auslieferung dersel­ ben erzeugt worden sind.

Genauer gesagt gibt es eine Möglichkeit des Existierens eines Fehlers einer Gateisolierschicht eines MOS-Transistors, der ei­ ne Komponente der Halbleiterspeichervorrichtung ist, eines Feh­ lers einer Zwischenschicht-Isolierschicht zwischen Verbindungs­ schichten, von Fehlern in Verbindungsschichten und von Defek­ ten, die durch Partikel verursacht werden, die während des Her­ stellungsverfahrens eingebracht werden. Ein solcher Chip mit diesen Defekten wird der Grund eines Fehlers bei dem sogenann­ ten "Initial Failure Mode" (= anfänglicher Fehlermodus) sein, falls er direkt als Produkt ausgeliefert wird.

Daher wird allgemein eine Überprüfung durch das sogenannte "Burn-In"-Testen ausgeführt. Bei dem Burn-In-Testen (= Ein­ brenn-Testen) wird eine Halbleiterspeichervorrichtung bei hoher Temperatur und mit einer hohen Spannung betrieben, um die oben erwähnten anfänglichen Fehler zur Eliminierung von fehlerhaften Produkten vor der Auslieferung deutlich sichtbar bzw. bemerkbar zu machen. Die Zeit, die für dieses Burn-In-Testen benötigt wird, erhöht sich selbst bei einem einfachen Schreib/Lese- Zyklus proportional zu der Speicherkapazität. Ein Anstieg der Testzeit resultiert direkt in höheren Chipkosten.

Ein Anstieg der Testzeit wird durch eine Architektur unter­ drückt, bei der eine Mehrzahl von Halbleiterspeichervorrichtun­ gen, die auf einem Testboard angeordnet sind, gleichzeitig ge­ testet werden.

Es ist zu bemerken, daß eine Halbleiterspeichervorrichtung im allgemeinen bei einer Standard-Stromversorgungsspannung von 5 V arbeitet, um für eine Kompatibilität mit der sogenannten TTL (Transistor-Transistor-Logik) zu sorgen. Es ist schwierig ge­ worden, die Durchbruchsspannung bzw. Spannungsfestigkeit zu re­ duzieren und die Zuverlässigkeit eines kleinen Transistors zu sichern. Eine typische Maßnahme ist es, eine Spannungsverminde­ rungsschaltung einzubauen, die die Stromversorgungsspannung auf eine interne Stromversorgungsspannung von zum Beispiel 3,3 V in einer Halbleiterspeichervorrichtung, die mit der externen Stromversorgungsspannung, die immer noch auf dem Niveau von 5 V ist, versorgt wird, reduziert.

Um einen Burn-In-Test für eine solche Halbleiterspeichervor­ richtung, die eine interne Spannungsverminderungsschaltung auf­ weist, auszuführen, muß der Betrieb der internen Spannungsver­ minderungsschaltung unterbrochen werden und die internen Schaltkreise der Halbleiterspeichervorrichtung müssen bei der externen Stromversorgungsspannung betrieben werden. Zu diesem Zweck ist eine spezifische Testmodusschaltung für ein Burn-In- Testen durch den Hersteller vorgesehen, die nicht durch die Be­ nutzerseite verwendet wird. Diese spezifische Testmodusschal­ tung dient zum Bringen des Betriebes der Halbleiterspeichervor­ richtung in einen Testmodus entsprechend eines externen Steuer­ signals. Genauer gesagt, auf das Erkennen der Bestimmung eines Burn-In-Testmodus durch ein externes Steuersignal hin, wird ein Signal zum Unterdrücken des Betriebs der internen Spannungsver­ minderungsschaltung erzeugt.

Dieses Verfahren des Bringens der Halbleiterspeichervorrichtung in einen vorbestimmten Testmodus durch ein externes Steuersi­ gnal ist nicht auf einen Burn-In-Test begrenzt, und es wird für andere verschiedene Testabläufe ausgeführt.

Wenn eine Mehrzahl von Halbleiterspeichervorrichtungen gleich­ zeitig in einem Burn-In-Test zu testen sind, muß jede Halblei­ terspeichervorrichtung durch ein externes Steuersignal in einen Burn-In-Testmodus gesetzt werden. Falls es dabei eine Halblei­ terspeichervorrichtung gibt, die aufgrund eines fehlerhaften Betriebes oder ähnlichem nicht einen Burn-In-Testmodus gesetzt ist, wird diese Halbleiterspeichervorrichtung bei der internen Stromversorgungsspannung arbeiten, die durch die interne Span­ nungsverminderungsschaltung erzeugt wird, selbst falls ein Ver­ such gemacht wird, sie mit der erhöhten externen Stromversor­ gungsspannung zu betreiben. In einem solchen Zustand kann das Ziel, das Bewirken eines beschleunigten Testens in dem Burn-In- Testmodus, nicht erreicht werden. Darum wird die Zuverlässig­ keit des Ergebnisses des Burn-In-Testens vermindert.

Herkömmlicherweise wird bei einem Burn-In-Test einer Halblei­ terspeichervorrichtung, die eine Spannungsverminderungsschal­ tung aufweist, die Differenz des Stromverbrauchs jeder Halblei­ terspeichervorrichtung in einem normalen Betrieb und in einem Burn-In-Betrieb gemessen, um zu bestimmen, ob die Halbleiter­ speichervorrichtung in den Burn-In-Modus gesetzt ist oder nicht.

Für eine herkömmliche Halbleiterspeichervorrichtung gibt es kein Verfahren des leichten Bestimmens während des Betriebes eines spezifischen Testmodus wie eines Burn-In-Tests, ob die Halbleiterspeichervorrichtung in den speziellen Testmodus ge­ setzt ist oder nicht.

Falls die Bestimmung entsprechend der Differenz des Stromver­ brauchs für jede Halbleiterspeichervorrichtung ausgeführt wird, wird die Testzeit erhöht. Des weiteren muß die Bestimmung, ob ein Burn-In-Testmodus eingestellt ist oder nicht, selbst wäh­ rend des Burn-In-Testens genau überwacht werden. Dieses Verfah­ ren wird weiterhin den Zeitraum des Testens erhöhen, was wie­ derum eine Erhöhung der Chipkosten verursacht.

Aus der DE 43 36 883 A1 ist eine Halbleiterspeichervor­ richtung nach dem Oberbegriff des Anspruchs 1 bekannt. Bei der aus der Entgegenhaltung 1) bekannten Halbleiterspeicher­ vorrichtung ist das Modusdetektionssignal nicht von außer­ halb der Halbleiterspeichervorrichtung erfaßbar.

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halb­ leiterspeichervorrichtung bereitzustellen, bei der leicht von außerhalb bestimmt werden kann, ob die Halbleiterspei­ chervorrichtung in einen spezifischen Testmodus wie einen Burn-In-Testmodus gesetzt ist.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervor­ richtung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung ermöglicht eine Halbleiterspeichervorrichtung, die eine externe Bestätigung des Einstellens eines spezifi­ schen Testmodus ohne eine Verminderung der Ausleserate einer normalen Halbleiterspeichervorrichtung ermöglicht.

Der Hauptvorteil der vorliegenden Erfindung liegt darin, daß die Ausgabepufferschaltung durch ein Ausgabesteuersignal und ein Betriebsmodusbestimmungssignal unabhängig zur Ausgabe von entweder einem entsprechenden gespeicherten Wert oder einem Modusdetektionssignal gesteuert wird. Genauer gesagt kann durch Überwachen der Ausgabe der Ausgabepufferschaltung als Reaktion auf ein externes Steuersignal eine Bestimmung gemacht werden, ob die Halbleiterspeichervorrichtung in einem Testmodusbetrieb ist oder nicht.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispie­ len anhand der Figuren. Die Figuren zeigen:

Fig. 1 eine Blockdarstellung, die schematisch eine Struktur einer Halbleiterspeicher­ vorrichtung entsprechend einer ersten Ausführungsform der vorliegenden Erfin­ dung zeigt;

Fig. 2 ein Zeitablaufdiagramm des Betriebs der ersten Ausführungsform;

Fig. 3 eine Blockdarstellung, die schematisch eine Struktur einer Spannungsverminde­ rungsschaltung der ersten Ausführungsform zeigt;

Fig. 4 eine Modifikation einer Spannungsvermin­ derungsschaltung der ersten Ausführungs­ form;

Fig. 5 ein Schaltbild, das eine Struktur der Spannungsverminderungsschaltung der er­ sten Ausführungsform zeigt;

Fig. 6A und 6B Diagramme zur Beschreibung des Betriebs einer Spannungsverminderungsschaltung in einem normalen Betrieb bzw. in einem Burn-In-Modus-Betrieb;

Fig. 7 ein Schaltbild, das eine Struktur einer Burn-In-Modus-Einstellschaltung entspre­ chend der ersten Ausführungsform zeigt;

Fig. 8 ein Zeitablaufdiagramm, das einen Betrieb der Burn-In-Modus-Einstellschaltung zeigt;

Fig. 9 ein Schaltbild, das eine Struktur einer ersten Ausgabepufferschaltung der ersten Ausführungsform zeigt;

Fig. 10 ein Schaltbild, das eine Struktur einer zweiten Ausgabepufferschaltung der ersten Ausführungsform zeigt;

Fig. 11 und 12 ein erstes bzw. ein zweites Zeitablauf­ diagramm des Betriebes der zweiten Ausga­ bepufferschaltung;

Fig. 13 Fig. 13 ein Schaltbild, das eine Struktur einer Burn-In-Modus- Statusausgabesteuerschaltung entsprechend der ersten Ausführungsform zeigt;

Fig. 14 ein Zeitablaufdiagramm, das einen Betrieb der Burn-In-Modus- Statusausgabesteuerschaltung zeigt; und

Fig. 15 ein Schaltbild, das eine Struktur einer Ausgabepufferschaltung entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.

Erste Ausführungsform

Unter, Bezugnahme auf Fig. 1, eine Halbleiterspeichervorrichtung 101 entsprechend der ersten Ausführungsform weist eine Steuer­ signalerzeugungsschaltung 41, die externe Steuersignale /W, /OE, /RAS und /CAS, die über externe Steuersignaleingabean­ schlüsse (Knoten) 2-5 angelegt werden, zur Erzeugung eines in­ ternen Steuersignals empfängt, ein Speicherzellenfeld 17, in dem Speicherzellen in einer Matrix angeordnet sind, eine Adreß­ pufferschaltung 42 zum Empfangen externer Adreßsignale A0-Ai, die über einen Adreßsignaleingabeanschluß (Knoten) 8 angelegt werden, zur Erzeugung eines internen Zeilenadreßsignals und ei­ nes internen Spaltenadreßsignals unter der Steuerung der Steu­ ersignalerzeugungsschaltung 41 und eine Zeilendekoderschaltung 43, die unter der Steuerung der Steuersignalerzeugungsschaltung 41 zum Dekodieren eines internen Zeilenadreßsignals, das von der Adreßpufferschaltung 42 angelegt wird, zum Auswählen einer Zeile (Wortleitung) in dem Speicherzellenfeld 17 aktiviert wird, auf.

Das Signal /W, das an den externen Steuersignaleingabeanschluß (Knoten) 2 angelegt ist, ist ein Schreibfreigabesignal, das ein Datenschreiben bestimmt. Das Signal /OE, das an den externen Steuersignaleingabeanschluß (Knoten) 3 angelegt ist, ist ein Ausgabefreigabesignal, das eine Datenausgabe bestimmt. Das Si­ gnal /RAS, das an den externen Steuersignaleingabeanschluß (Knoten) 4 angelegt ist, ist ein Zeilenadreßtaktsignal zum Ini­ tiieren eines internen Betriebs in der Halbleiterspeichervor­ richtung und zum Bestimmen der aktiven Periode des internen Be­ triebs. Während der Aktivierung des Signals /RAS wird eine Schalung, die mit dem Betrieb zum Auswählen einer Zeile in dem Speicherzellenfeld 17 in Beziehung steht, wie die Zeilendeko­ derschaltung 43, aktiv gemacht. Das Signal /CAS, das an den ex­ ternen Steuersignaleingabeanschluß (Knoten) 5 angelegt ist, ist ein Spaltenadreßtaktsignal zum Aktivieren der Schaltung, die eine Spalte in dem Speicherzellenfeld 17 auswählt.

Die Steuersignalerzeugungsschaltung 41 reagiert auf das externe Zeilentaktsignal /RAS damit, daß die Werte eines internen Zei­ lentaktsignals ZRASF und des externen Zeilentaktsignals /RAS in einer Verriegelungsschaltung (nicht gezeigt) gehalten werden, und daß dann ein internes Verriegelungs-Zeilentaktsignal ZRALF geliefert wird, das einen Übergang mit einer konstanten Verzö­ gerungszeit hinter dem internen Zeilentaktsignal ZRASF anzeigt. Die Steuersignalerzeugungsschaltung 41 reagiert auf das externe Spaltentaktsignal /CAS und das externe Schreibfreigabesignal /W mit dem Liefern eines internen Spaltentaktsignals ZCASF bzw. eines internen Schreibfreigabesignals ZWEF.

Die Halbleiterspeichervorrichtung 101 weist weiter eine Spal­ tendekoderschaltung 45, die unter der Steuerung durch die Steu­ ersignalerzeugungsschaltung 41 zum Dekodieren eines internen Spaltenadreßsignals von der Adreßpufferschaltung 42 zum Erzeu­ gen eines Spaltenauswahlsignals zum Auswählen einer Spalte in dem Speicherzellenfeld 17 aktiviert wird, einen Leseverstärker zum Erkennen und Verstärken des Wertes einer Speicherzelle, die mit einer ausgewählten Zeile in dem Speicherzellenfeld 17 ver­ bunden ist, ein IO-Gatter, das auf ein Spaltenauswahlsignal von der Spaltendekoderschaltung 45 mit dem Verbinden einer ausge­ wählten Spalte des Speicherzellenfeldes 17 mit einem internen Datenbus 48 reagiert, und Ausgabepufferschaltungen 49a bis 49d zum Erzeugen externer Auslesedaten DQ0-DQj aus einem internen Auslesewert, der auf den internen Datenbus 48 ausgelesen ist, während des Datenauslesens unter der Steuerung durch die Steu­ ersignalerzeugungsschaltung 41, auf. In Fig. 1 sind der Lese­ verstärker und das IO-Gatter als ein Block 18 dargestellt. Die Ausgabepufferschaltungen 49a-49d werden als Reaktion auf die Aktivierung (Übergang auf ein H-Niveau, d. h. ein logisch hohes Niveau) des internen Ausgabefreigabesignals OEM, das durch die Steuersignalerzeugungsschaltung 41 als Reaktion auf das Ausga­ befreigabesignal /OE erzeugt wird, aktiviert.

Die Halbleiterspeichervorrichtung 101 weist weiter eine Burn- In-Einstellschaltung 46, die die externen Steuersignale /W, /OE, /RAS, /CAS und spezielle externe Signale, wie A0 und A1, aus den externen Adreßsignalen A0-Ai zum Detektieren der Be­ stimmung eines Burn-In-Modus empfängt, um ein Burn-In-Detek­ tionssignal ϕ_BB aktiv (L-Niveau, d. h. logisch niedrig) zu ma­ chen, und eine Burn-In-Modus-Statusausgabesteuerschaltung 47, die die externen Steuersignale /W, /RAS, /CAS und /OE empfängt und auf den Übergang der Signale ZRASF, ZRALF, ZCASF und ZWEF, die von der Steuersignalerzeugungsschaltung 41 ausgegeben wer­ den, und das externe Steuersignal /OE (EXT./OE) mit dem Detek­ tieren der Anforderung einer Bestätigung eines Betriebsmodus reagiert, um das Betriebsmodusbestätigungssignal ϕ_WCBR aktiv (L- Niveau) zu machen.

Die Ausgabepufferschaltung 49d empfängt einen Auslesewert RD4 aus dem Speicherzellenfeld 17 und das Burn-In-Modus-Detek­ tionssignal ϕ_BB zum Ausführen des folgenden Betriebs unter der Steuerung des internen Ausgabefreigabesignals OEM und des Be­ triebsmodusbestätigungssignals ϕ_WCBR. Genauer gesagt, ein Einga­ be/Ausgabeanschluß 19d wird in einen Zustand hoher Impedanz ge­ setzt, wenn das interne Ausgabefreigabesignal OEM und das Be­ triebsmodusbestätigungssignal ϕ_WCBR beide inaktiv (Signal OEM: L- Niveau; Signal ϕ_WCBR: H-Niveau) sind. Wenn das interne Ausgabe­ freigabesignal OEM einen aktiven Zustand (H-Niveau) erreicht und das Betriebsmodusbestätigungssignal ϕ_WCBR einen inaktiven Zu­ stand (H-Niveau) erreicht, wird das Auslesesignal RD4 von dem Speicherzellenfeld 17 an einen Eingabe/Ausgabeanschluß 17d ge­ liefert. Wenn das interne Ausgabefreigabesignal OEM einen inak­ tiven Zustand (L-Niveau) erreicht und das Betriebsmodusbestäti­ gungssignal ϕ_WCBR einen aktiven Zustand (L-Niveau) erreicht, wird das Burn-In-Modus-Detektionssignal ϕ_BB dem Eingabe/Ausgabe­ anschluß 19d geliefert.

Die Halbleiterspeichervorrichtung 101 weist weiter eine Span­ nungsverminderungsschaltung 14, die ein externes Stromversor­ gungspotential EXT.V_CC empfängt und auf das Burn-In-Detektions­ signal ϕ_BB reagiert, auf, um eine heruntergewandelte Spannung V_DL oder die externe Stromversorgungsspannung EXT.V_CC als eine in­ terne Stromversorgungsspannung int.V_CC auszugeben. Die Span­ nungsverminderungsschaltung 14 liefert die heruntergewandelte Spannung V_DL bzw. die externe Stromversorgungsspannung EXT.V_CC, wenn das Burn-In-Modus-Detektionssignal ϕ_BB einen inaktiven Zu­ stand (H-Niveau) bzw. einen aktiven Zustand (L-Niveau) er­ reicht.

Der Betrieb der Halbleiterspeichervorrichtung 101 entsprechend der vorliegenden Erfindung wird unter Bezugnahme auf das Zeit­ ablaufdiagramm aus Fig. 2 beschrieben.

Die vorliegende Erfindung ist nicht auf ein Burn-In-Testen be­ grenzt und kann auf andere Betriebsmodi wie einen spezifischen Testmodus, der durch ein externes Steuersignal bestimmt wird, angewendet werden.

Ein Burn-In-Testbetriebsmodus weist drei Zeiträume auf. Ein Einstellbetriebszeitraum zum Einstellen eines Burn-In-Tests, einen Burn-In-Testmoduszeitraum, innerhalb dessen das Burn-In- Testen tatsächlich bewirkt wird, und einen Rücksetzbetriebs­ zeitraum zum Zurücksetzen dieses Burn-In-Tests.

In einem Testbetrieb werden die Signale /CAS und /W in einen aktiven Zustand auf einem L-Niveau getrieben, und ein externes Adreßsignal, zum Beispiel das Signal A0, wird auf ein Span­ nungsniveau eingestellt, das ausreichend höher als das hohe Ni­ veau (VIH) ist, das während eines normalen Betriebsmodus ange­ legt wird, vor dem Abfall des externen Steuersignals /RAS (EXT./RAS) eingestellt. Außerdem wird ein externes Adreßsignal, zum Beispiel das Signal A1, auf ein H-Niveau eingestellt. Ge­ nauer gesagt wird ein Burn-In-Testmodus eingestellt, indem zum selben Zeitpunkt die sogenannte "WCBR + Super V_CC"-Bedingung und die Bedingung, daß das externe Adreßsignal A1 ein H-Niveau er­ reicht, befriedigt werden. Wenn diese Bedingungen erfüllt sind, liefert die Burn-In-Einstellschaltung 46 ein aktives Burn-In- Modus-Detektionssignal ϕ_BB, das die Bestimmung eines Burn-In- Modus anzeigt, an die Ausgabepufferschaltung 49d und die Span­ nungsverminderungsschaltung 14.

Die Spannungsverminderungsschaltung 14 reagiert auf das Burn- In-Modus-Detektionssignal ϕ_BB mit dem Unterdrücken des Span­ nungsverminderungsbetriebes und liefert direkt die externe Stromversorgungsspannung EXT.V_CC. Die Halbleiterspeichervorrich­ tung 101 wird mit der externen Stromversorgungsspannung EXT.V_CC, die höher als die normale Betriebsstromversorgungsspannung ist, zum Ausführen des beschleunigten Testens arbeiten.

Bei einem Burn-In-Testmodus werden ein Schreib/Lese-Zyklus und ähnliches bei einer Halbleiterspeichervorrichtung 101 ausge­ führt, um zu testen, ob ein Betriebsfehler auftritt oder nicht.

Um während eines Burn-In-Testmodus extern zu detektieren, ob die Halbleiterspeichervorrichtung 101 in einen Burn-In-Modus gesetzt ist oder nicht, werden externe Steuersignale derart ge­ trieben, daß zum Beispiel die Signale /CAS und /W beide einen aktiven Zustand auf einem L-Niveau vor einem Abfall des exter­ nen Steuersignals /RAS erreichen, d. h. die "WCBR-Bedingung" er­ füllen. Wenn die Burn-In-Modus-Zustandsausgabesteuerschaltung 47 detektiert, daß diese Bedingung während eines Burn-In- Testmodus erfüllt ist, liefert die Burn-In-Modus-Zustands­ ausgabesteuerschaltung 47 ein aktives Betriebsmodusbestäti­ gungssignal ϕ_WCBR an die Ausgabepufferschaltung 49d. Als Reaktion liefert die Ausgabepufferschaltung 49d ein Signal entsprechend des Burn-In-Modus-Detektionssignals ϕ_BB an den Eingabe/Ausgabe­ anschluß 19d.

Derart kann von außerhalb eine Bestätigung erhalten werden, ob die Burn-In-Modus-Einstellschaltung 46 die Bestimmung des Ein­ stellens eines Burn-In-Modus mit einem aktiven Burn-In-Modus- Detektionssignal ϕ_BB (L-Niveau) korrekt bzw. sauber detektiert, oder ob die Detektion nicht sauber bzw. korrekt mit einem Burn- In-Modus-Detektionssignal ϕ_BB, das in einem inaktiven Zustand (H-Niveau) bleibt, gemacht wird, indem die Ausgabe des Einga­ be/Ausgabeanschlusses 19d überwacht wird.

An den Ende eines Burn-In-Testmodus wird die WCBR + Super V_CC- Bedingung erneut spezifiziert bzw. erfüllt, und das externe Adreßsignal A1 wird auf ein L-Niveau gesetzt. Wenn die Burn-In- Modus-Einstellschaltung 46 die Erfüllung dieser Bedingung de­ tektiert, liefert die Burn-In-Modus-Einstellschaltung 46 ein inaktives Burn-In-Modus-Detektionssignal ϕ_BB (H-Niveau) an die Ausgabepufferschaltung 49d und die Spannungsverminderungsschal­ tung 14.

Die Spannungsverminderungsschaltung 14 reagiert auf das Burn- In-Modus-Detektionssignal ϕ_BB mit dem erneuten Initiieren eines Spannungsverminderungsbetriebs, wobei eine Spannung V_DL, die ei­ ne heruntergewandelte Version der externen Stromversorgungs­ spannung EXT.V_CC ist, den Schaltungen in der Halbleiterspeicher­ vorrichtung 101 als interne Stromversorgungsspannung int.V_CC zu­ geführt wird.

Die vorliegende Erfindung ist nicht auf die oben beschriebene Struktur begrenzt, bei der die Bestätigung des Einstellens ei­ nes Burn-In-Modus durch Treiben externer Steuersignale ausge­ führt wird, um so die sogenannte "WCBR-Bedingung" zu erfüllten, und andere Kombinationen des Übergangs externer Steuersignale können verwendet werden.

Fig. 3 ist eine Blockdarstellung, die den Inhalt des Betriebs der Spannungsverminderungsschaltung 14 zeigt.

Unter Bezugnahme auf Fig. 3, eine Spannungswandlungsschaltung 12 wandelt die externe Stromversorgungsspannung EXT.V_CC in V_DL, die eine heruntergewandelte Stromversorgungsspannung ist, um. Eine Umschaltschaltung 13 reagiert auf das Burn-In-Modus- Detektionssignal ϕ_BB mit dem Umschalten der Ausgabe der Span­ nungsverminderungsschaltung 14 auf das Niveau von EXT.V_CC in ei­ nem Burn-In-Modus und auf V_DL in einem normalen Betriebsmodus. Die Ausgabe int.V_CC der Spannungsverminderungsschaltung 14 wird an eine Eingabe/Ausgabeschaltung 15, eine periphere Schaltung 16 und das Speicherzellenfeld 17 angelegt.

In Fig. 3 wird die Eingabe/Ausgabeschaltung 15 mit der herun­ tergewandelten Stromversorgungsspannung int.V_CC versorgt. Diese Erfindung ist nicht auf den obigen Fall begrenzt und kann, wie in Fig. 4 gezeigt ist, auf den Fall angewendet werden, bei dem eine Eingabeschaltung 15a bzw. eine Ausgabeschaltung 15b mit int.V_CC bzw. der externen Stromversorgungsspannung EXT.V_CC ver­ sorgt werden.

Fig. 5 zeigt schematisch ein Beispiel einer Struktur der Span­ nungsverminderungsschaltung 14.

Eine Konstantspannungserzeugungsschaltung 52 liefert eine Kon­ stantspannung V_REF, die der heruntergewandelten Stromversor­ gungsspannung V_DL entspricht. Die Sources von p-Kanal-MOS- Transistoren Q1 und Q2 sind beide mit der externen Stromversor­ gungsspannung EXT.V_CC verbunden, und ihre Drains sind beide mit einem Ende eines Widerstands 56 verbunden. Das andere Ende des Widerstands ist mit Masse V_SS verbunden. Das Potential an dem Knoten zwischen den Drains der p-Kanal-MOS-Transistoren Q1 und Q2 und dem Widerstand 56 wird als interne Stromversorgungsspan­ nung int.V_CC ausgegeben. Ein Differenzverstärker 53 empfängt das Referenzpotential V_REF und eine Spannung, die die durch den Wi­ derstand 56 geteilte heruntergewandelte Stromversorgungsspan­ nung V_DL ist, um das Gatepotential des p-Kanal-MOS-Transistors Q1 entsprechend dem Ausgabesignal desselben zu steuern. Darum wird der Strom, der durch den p-Kanal-MOS-Transistor Q1 fließt, durch die negative Rückkopplung von dem Differenzverstärker 53 gesteuert, wodurch die heruntergewandelte Spannung V_DL, welche das Potential des Knotens ist, auf einem konstanten Wert bleibt, wenn der Transistor Q2 abgeschnitten bzw. ausgeschaltet ist.

Das Gatepotential des p-Kanal-MOS-Transistors Q2 wird durch das Burn-In-Modus-Detektionssignal ϕ_BB so gesteuert, daß er nicht­ leitend gemacht wird, wenn das Burn-In-Modus-Detektionssignal ϕ_BB einen inaktiven Zustand (H-Niveau) erreicht, um die herun­ tergewandelte Spannung V_DL als Ausgabe int.V_CC der Spannungsver­ minderungsschaltung 14 zu liefern. Wenn das Burn-In-Modus- Detektionssignal ϕ_BB einen aktiven Zustand (L-Niveau) erreicht, wird der p-Kanal-MOS-Transistor Q2 leitend gemacht, wodurch die Spannungsverminderungsschaltung 14 die externe Stromversor­ gungsspannung EXT.V_CC als interne Stromversorgungsspannung int.V_CC liefert.

Die Fig. 6A und 6B sind Graphen, die eine Beziehung zwischen der externen Stromversorgungsspannung EXT.V_CC und der internen Stromversorgungsspannung int.V_CC entsprechend eines normalen Be­ triebsmodus bzw. eines Burn-In-Modus zeigen.

Unter Bezugnahme auf Fig. 6A, die interne Stromversorgungsspan­ nung int.V_CC, die an die Eingabe/Ausgabeschaltung 15 und ähnli­ che angelegt wird, ist auf einen konstanten Wert auf V_DL in ei­ nem Bereich, in dem die externe Stromversorgungsspannung EXT.V_CC einen konstanten Wert überschreitet, in einem normalen Be­ triebsmodus fixiert. Die Spannungswandlungsschaltung 12 ist so entworfen bzw. ausgelegt, daß die interne Stromversorgungsspan­ nung int.V_CC = 3,3 V (= V_DL) ist, wenn das externe Stromversor­ gungsspannung EXT.V_CC = 5 V.

In einem Burn-In-Modus, wie er in Fig. 6B gezeigt ist, ist die interne Stromversorgungsspannung int.V_CC gleich der externen Stromversorgungsspannung EXT.V_CC. Im allgemeinen wird ein Aus­ sieben von leistungsschwachen Elementen durch beschleunigtes Testen ausgeführt, indem eine Spannung von int.V_CC = 4,5 V oder mehr in einem Burn-In-Modus an das Speicherzellenfeld 17 ange­ legt wird.

Fig. 7 zeigt insbesondere die Burn-In-Modus-Einstellschaltung 46 aus Fig. 1. Unter Bezugnahme auf Fig. 7, die Burn-In- Einstellschaltung 46 weist p-Kanal-MOS-Transistoren 46a und 46b, die in Reihe zwischen einen Anschluß 8a, an den das Adreß­ signal A0 aus dem externen Adreßsignal, das dem Anschluß 8 ein­ gegeben wird, angelegt ist, und einen Knoten Na geschaltet sind, und ein Widerstandselement 46c hohen Widerstands, das zwischen den Knoten Na und einen Masseknoten V_SS geschaltet ist, auf. Die Source des MOS-Transistors 46a ist mit dem Adreßeinga­ beanschluß 8a verbunden, und sein Gate und sein Drain sind mit­ einander verbunden. Die Source des MOS-Transistors 46b ist mit dem Gate und dem Drain des MOS-Transistors 46a verbunden, und sein Drain ist mit dem Knoten Na verbunden. Das Gate des MOS- Transistors 46b empfängt die Betriebs-Stromversorgungsspannung V_CC. Es wird angenommen, daß die MOS-Transistoren 46a und 46b eine Stromtreiberfähigkeit auf einem ausreichenden Niveau auf­ weisen.

Die Burn-In-Modus-Einstellschaltung 46 weist weiter zwei Stufen von kaskadengeschalteten Invertern 46d und 46e zum Verstärken eines Signalpotentials auf dem Knoten Na, eine Gatterschaltung 46f zum Empfangen der Steuersignale /W und /CAS, eine Gatter­ schaltung 46g zum Empfangen eines Ausgabesignals des Inverters 46e und eines Ausgabesignals der Gatterschaltung 46f, ein Über­ tragungsgatter 46h, das auf das Steuersignal /RAS mit dem Über­ tragen eines Ausgabesignals der Gatterschaltung 46g an einen Knoten Nb reagiert, eine Verriegelungsschaltung 46i, die aus zwei Stufen von Invertern zur Verriegelung eines Signalpotenti­ als auf dem Knoten Nb ausgebildet ist, ein Übertragungsgatter 46j, das auf das Steuersignal /RAS mit dem Entladen eines Si­ gnals /ϕ_BS auf das Niveau des Massepotentials reagiert, und ein Übertragungsgatter 46k, das auf ein Signal RAS mit dem Liefern des Signals des Knotens Nb als Signal /ϕ_BS reagiert, auf. Die Gatterschaltung 46f liefert ein Signal auf einem H-Niveau, wenn die Signale /W und /CAS beide ein L-Niveau erreichen. Die Gat­ terschaltung 46g liefert ein Signal auf einem H-Niveau, wenn die Ausgabesignale der Inverterschaltung 46e und der Gatter­ schaltung 46f beide ein H-Niveau erreichen. Die Übertragungs­ gatter 46h und 46j sind aus n-Kanal-MOS-Transistoren ausgebil­ det, die leitend gemacht werden, wenn das Signal /RAS ein H- Niveau erreicht. Das Übertragungsgatter 46k ist zum Beispiel aus einem n-Kanal-MOS-Transistor ausgebildet, damit es leitend ist, wenn das Signal RAS ein H-Niveau erreicht. Die Steuersi­ gnale /W, /CAS und /RAS können Ausgabesignale einer nicht ge­ zeigten Pufferschaltung sein, oder sie können Signale sein, die einem externen Steuersignaleingabeanschluß zugeführt werden.

Die Burn-In-Modus-Einstellschaltung 46 weist weiter eine Gat­ terschaltung 46l zum Empfangen des externen Adreßsignals A1 und des Signals ϕ_BS, eine Gatterschaltung 46m zum Empfangen eines Signals /A1, welches eine invertierte Version des externen Adreßsignals A1 ist, und des Signals ϕ_BS, und eine SR-Flip-Flop- Schaltung 46n auf. Die Gatterschaltung 46l liefert ein Signal auf einem H-Niveau, wenn das externe Adreßsignal A1 und das Si­ gnals ϕ_BS beide ein H-Niveau erreichen. Die Gatterschaltung 46m liefert ein Signal auf einem H-Niveau, wenn die Signale /A1 und ϕ_BS beide ein H-Niveau erreichen. Darum sind die Ausgabesignale der Gatterschaltungen 46l und 46m entsprechend des externen Adreßsignals A1 komplementär zueinander, wenn das Signal ϕ_BS ein H-Niveau erreicht, und sie werden beide auf ein L-Niveau ge­ trieben, wenn das Signal ϕ_BS ein L-Niveau erreicht.

Die SR-Flip-Flop-Schaltung 46n empfängt eine Ausgabe der Gat­ terschaltung 46l als ein Einstellsignal (set) und ein Ausgabesi­ gnal der Gatterschaltung 46m als ein Rücksetzsignal R (reset). Ein Signal /Q, welches eine invertierte Version des Ausgabesi­ gnals der Flip-Flop-Schaltung 46n ist, wird als Burn-In-Modus- Detektionssignal ϕ_BB geliefert.

Der Betrieb der Burn-In-Modus-Einstellschaltung 46 aus Fig. 7 wird im folgenden unter Bezugnahme auf das Wellenformdiagramm (Signalformdiagramm) aus Fig. 8 beschrieben.

In einem Betriebsmodus (Burn-In-Test-Betrieb und Speicherzu­ griffsbetrieb), der ein anderer als der Betrieb ist, der mit dem Setzen/Zurücksetzen entsprechend des Einstellens eines Burn-In-Test-Modus verbunden ist, erreicht das externe Adreßsi­ gnal A1, das dem externen Adreßeingabeanschluß 8a zugeführt wird, ein L-Niveau oder ein hohes Niveau (VIH), das durch einen Wert der Spezifikation bestimmt ist. Der MOS-Transistor 46b leitet, wenn das Potential der Source desselben (der mit dem Transistor 46a verbundene Knoten) größer als V_CC + V_thp ist. Wenn er leitet, reduziert der MOS-Transistor 46a das Potential des an den externen Adreßeingabeanschluß 8a angelegten Signals um eine Schwellspannung V_thp und überträgt das reduzierte Potential an die Source des MOS-Transistors 46b.

Die MOS-Transistoren 46a und 46b leiten beide, wenn das Niveau der an den externen Adreßeingabeanschluß 8a angelegten Spannung V_CC + 2 . V_thp überschreitet. Wenn das Spannungsniveau des externen Adreßsignals A0 niedriger als VIH, welches das normale H-Niveau ist, ist, erreicht der MOS-Transistor 46b einen nicht-leitenden Zustand. Darum fließt kein Strom in dem Widerstand 46c und der Knoten Na wird auf dem Niveau des Massepotentials gehalten. Darum bleibt, unabhängig von dem logischen Niveau des Ausgabe­ signals der Gatterschaltung 46f, das Ausgabesignal der Gatter­ schaltung 46g auf einem L-Niveau, und das Burn-In-Modus- Einstellungbestimmungssignal ϕ_BS bleibt auf einem L-Niveau, selbst falls das Signal /RAS gekippt wird.

Wenn das Niveau des Signals A0, das an den externen Adreßsi­ gnaleingabeanschluß 8a angelegt wird, auf eine vorbestimmte Be­ dingung, d. h. größer als (V_CC + 2 . V_thp), eingestellt ist, leiten die Transistoren 46a und 46b, wodurch ein Strom zu dem Wider­ stand 46c fließt. Die Stromtreiberfähigkeit der Transistoren 46a und 46b ist groß genug, und der AN-Widerstand derselben ist ausreichend kleiner als der Widerstand des Widerstandselements 46c. Ein kleiner Strom fließt zu dem Widerstandselement 46c und das Potential des Knotens Na wird auf ein H-Niveau (V_CC-Niveau) hochgezogen, damit es durch die Inverterschaltungen 46d und 46e verstärkt und der Gatterschaltung 46g zugeführt wird.

Da die Signale /W und /CAS beide ein L-Niveau erreichen, wird das Ausgabesignal der Gatterschaltung 46f auf ein H-Niveau ge­ trieben und das Ausgabesignal der Gatterschaltung 46g wird auf H-Niveau getrieben. Wenn das Signal /RAS ein H-Niveau erreicht, leitet das Übertragungsgatter 46h, wodurch das Ausgabesignal der Gatterschaltung 46g an den Knoten Nb übertragen und durch die Verriegelungsschaltung 46i verriegelt wird.

Das Signal RAS ist komplementär zu dem Signal /RAS. In diesem Zustand erreicht das Übertragungsgatter 46k einen nicht­ leitenden Zustand. Das Signal ϕ_BS wird auf einem L-Niveau gehal­ ten, da das Übertragungsgatter 46j einen leitenden Zustand er­ reicht.

Wenn das Signal /RAS auf ein L-Niveau heruntergezogen wird, wird das Übertragungsgatter 46h nicht-leitend gemacht, und der Ausgabeabschnitt der Gatterschaltung 46g wird von dem Knoten Nb abgeschnitten. Das Übertragungsgatter 46j wird ebenfalls nicht- leitend gemacht. Hier wird das Signal RAS auf ein hohes Niveau heraufgezogen, um das Übertragungsgatter 46k leitend zu machen, wodurch das Signal ϕ_BS auf ein H-Niveau hochgezogen wird.

Wenn das interne Adreßsignal A1 ein H-Niveau erreicht, wird das Ausgabesignal der Gatterschaltung 46l auf ein H-Niveau getrie­ ben, und das Ausgabesignal der Gatterschaltung 46m wird auf ein L-Niveau getrieben. Darum wird das Ausgabesignal der SR-Flip- Flop-Schaltung 46n gesetzt, und das Signal /Q, welches eine in­ vertierte Version des Ausgabesignals ist, wird auf L-Niveau heruntergezogen. In anderen Worten, das Burn-In-Modus- Detektionssignal ϕ_BB wird auf ein L-Niveau heruntergezogen.

Wenn das Signal /RAS auf ein H-Niveau hochgezogen wird und ein Burn-In-Modus-Einstellbetrieb vervollständigt ist, wird das Übertragungsgatter 46h leitend und das Übertragungsgatter 46k nicht-leitend gemacht. Als ein Ergebnis wird die Übertragung des Potentials des Signals des Knotens Nb unterbunden. Das Übertragungsgatter 46j wird durch das Signal /RAS leitend ge­ macht, und das Burn-In-Modus-Einstellbestimmungssignal ϕ_BS wird auf ein L-Niveau heruntergezogen. Hier sind die Ausgaben der Gatterschaltung 46l und 46m unabhängig von dem Niveau des exter­ nen Adreßsignals A1 auf L-Niveau heruntergezogen. Darum bleibt das Burn-In-Modus-Detektionssignal ϕ_BB, das von der SR-Flip- Flop-Schaltung 46n geliefert wird, auf seinem L-Niveau.

Da die Bedingung WCBR + Super V_CC vergleichbar in einem Burn-In- Modus-Rücksetzbetrieb erfüllt wird, zeigt das Signal ϕ_BS einen Übergang entsprechend dem Steuersignal /RAS. Genauer gesagt, wenn das Burn-In-Modus-Einstellbestimmungssignal ϕ_BS auf ein H- Niveau hochgezogen ist, während das externe Adreßsignal A1 auf einem L-Niveau bleibt, wird das Ausgabesignal der Gatterschal­ tung 46m auf ein H-Niveau hochgezogen, und das Ausgabesignal der Gatterschaltung 46l wird auf ein L-Niveau heruntergezogen, da das Signal /A1 ein H-Niveau erreicht. Als ein Ergebnis wird die SR-Flip-Flop-Schaltung 46n zurückgesetzt. Das Burn-In- Modus-Detektionssignal ϕ_BB, welches eine invertierte Version des Ausgabesignals derselben ist, zeigt einen Übergang in einen in­ aktiven Zustand (H-Niveau).

Eine Mehrzahl von MOS-Transistoren 46a zur Detektion der Super- V_CC-Bedingung kann vorgesehen werden.

Fig. 9 ist ein Schaltbild, das die Struktur der Ausgabepuffer­ schaltung 49a in der Halbleiterspeichervorrichtung 101 aus Fig. 1 zeigt. Die Struktur der Ausgabepufferschaltungen 49b und 49c ist dieselbe.

Die Ausgabepufferschaltung 49a weist NAND-Gatterschaltungen 50a und 50b, Inverterschaltungen 50c, 50d und 50e und n-Kanal-MOS- Transistoren 50f und 50g auf.

Die n-Kanal-MOS-Transistoren 50f und 50g sind in Reihe zwischen das Stromversorgungspotential V_CC und das Massepotential V_SS ge­ schaltet. Ein Knoten N1 zwischen den Transistoren 50f und 50g ist mit dem externen Ausgabeanschluß 19a verbunden.

Das NAND-Gatter 50a empfängt das interne Ausgabefreigabesignal OEM und ein Signal RD1 von dem Datenbus 48 an seinen Eingangs­ anschlüssen. Die Inverterschaltung 50c ist zwischen den Ausga­ beanschluß des NAND-Gatters 50a und das Gate des Transistors 50f geschaltet.

Das NAND-Gatter 50b empfängt das Signal OEM und ein Signal, welches eine durch die Inverterschaltung 50e invertierte Versi­ on des Signals RD1 von dem Datenbus 41 ist. Die Inverterschal­ tung 50d ist zwischen den Ausgabeanschluß des NAND-Gatters 50b und das Gate des Transistors 50b geschaltet.

Darum arbeitet die Ausgabepufferschaltung 49a, wie es im fol­ genden beschrieben wird.

Wenn OEM ein L-Niveau erreicht, werden die Transistoren 50f und 50g beide, unabhängig von dem Wert des Signals RD1, ausgeschal­ tet. Darum erreicht der externe Ausgabeanschluß 19a einen Zu­ stand hoher Impedanz.

Wenn das Signal OEM ein H-Niveau erreicht, verursacht ein Aus­ lesewert RD1 auf einem H-Niveau, das die Ausgabe der NAND- Gatterschaltung 50a und der Inverterschaltung 50c auf ein L- Niveau bzw. ein H-Niveau getrieben werden. In anderen Worten, der n-Kanal-MOS-Transistor 50f wird leitend gemacht. Die Ausga­ be der NAND-Gatterschaltung 50b erreicht ein H-Niveau, und die Ausgabe der Inverterschaltung 50d erreicht ein L-Niveau. In an­ deren Worten, der n-Kanal-MOS-Transistor 50g wird abgeschnitten bzw. ausgeschaltet. Darum erreicht das Potential des Ausgabean­ schluß 19a ein H-Niveau.

Wenn der Auslesewert RD1 ein L-Niveau erreicht, werden die Ni­ veaus jedes Signals entgegengesetzt zu demjenigen des oben be­ schriebenen Signalniveaus. Der n-Kanal-MOS-Transistor 50f wird abgeschnitten bzw. ausgeschaltet und der n-Kanal-MOS-Transistor 50g wird leitend gemacht bzw. angeschaltet. Darum erreicht der Ausgabeanschluß 19a ein L-Niveau.

Fig. 10 ist ein Schaltbild, das eine Struktur der Ausgabepuf­ ferschaltung 49d zeigt.

Die Struktur der Ausgabepufferschaltung 49d unterscheidet sich von der Struktur der Ausgabepufferschaltungen 49a-49c dadurch, daß nicht nur ein Auslesewert RD4 von einer Speicherzelle 17, sondern außerdem ein Signal, das einem Burn-In-Modus-Detek­ tionssignal ϕ_BB entspricht, selektiv ausgegeben werden können.

Genauer gesagt, die Ausgabepufferschaltung 49d ist hauptsäch­ lich aus einer Ausgabetreiberschaltung 501, einer Auslesedaten­ ausgabesteuerschaltung 503 und einer Burn-In-Modus-Detektions­ signalausgabesteuerschaltung 504 ausgebildet. Die Burn-In- Modus-Detektionssignalausgabesteuerschaltung 504 weist eine NOR-Schaltung 51a zum Empfangen des Burn-In-Modus-Detektions­ signals ϕ_BB und des Betriebsmodusbestätigungssignals ϕ_WCBR, eine Inverterschaltung 51c zum Empfangen des Burn-In-Modus-Detek­ tionssignals ϕ_BB und eine NOR-Schaltung 51b, die eine Ausgabe der Inverterschaltung 51c und das Betriebsmodusbestätigungs­ signal ϕ_WCBR empfängt, auf.

Die Auslesewertausgabesteuerschaltung 503 weist eine zusammen­ gesetzte Gatterschaltung 51d zum Empfangen des logischen Pro­ duktes des internen Ausgabefreigabesignals OEM und des Auslese­ werts RD4 und der Ausgabe der NOR-Schaltung 51a zum Liefern ei­ nes NOR-Signals, eine Inverterschaltung 51f zum Empfangen des Auslesewertes RD4 und ein zusammengesetztes Gatter 51e zum Emp­ fangen eines logischen Produktes der Ausgabe der Inverterschal­ tung 51f und des Signals OEM und der Ausgabe der NOR-Schaltung 51b zum Ausgeben eines NOR-Signals auf. Darum wird in den zu­ sammengesetzten Gatterschaltungen 51d und 51e ein Signal ent­ sprechend des Burn-In-Modus-Detektionssignals ϕ_BB von der Burn- In-Modus-Detektionssignalausgabesteuerschaltung 504 den ersten Eingängen zugeführt, und der Auslesewert RD4 und das invertier­ te Signal desselben werden den zweiten Eingängen zugeführt. In den zusammengesetzten Gatterschaltungen 51d und 51e werden das logische Produkt des Auslesewertes RD4 und eines invertierten Signals desselben mit dem internen Ausgabefreigabesignal OEM gebildet. Das oben beschriebene logische Produkt erreicht ein L-Niveau, unbeachtlich des Wertes des Signals RD4 oder zueinan­ der entsprechend dem Wert des Signals RD4 komplementärer Signa­ le, als Reaktion auf den Wert des Signals OEM. Die Ausgabe der Burn-In-Modus-Detektionssignalausgabesteuerschaltung 504 er­ reicht ein L-Niveau, unabhängig von dem Wert des Burn-In-Modus- Detektionssignals ϕ_BB oder eines Paares von Signalen, die kom­ plementär zueinander entsprechend des Signals ϕ_BB sind, als Re­ aktion auf das Betriebsmodusbestätigungssignal ϕ_WCBR. Darum geben die zusammengesetzten Gatterschaltung 51d und 51e selektiv ein Paar von Signalen aus, die komplementär zueinander sind, wobei dieses entweder das Signalpaar entsprechend des Auslesewertes RD4, gesteuert durch das interne Ausgabefreigabesignal OEM, oder das Signalpaar entsprechend des Burn-In-Modus-Detektions­ signals ϕ_BB, gesteuert durch das Betriebsmodusbestätigungssignal ϕ_WCBR, ist.

Die Ausgabetreiberschaltung 501 weist die n-Kanal-MOS-Transi­ storen 50f und 50g, die in Reihe zwischen das Stromversorgungs­ potential V_CC und das Massepotential W_SS geschaltet sind, eine Inverterschaltung 50c, die zwischen die zusammengesetzte Logik- Gatterschaltung 51d und das Gate des n-Kanal-MOS-Transistors 50f geschaltet ist, und eine Inverterschaltung 50d, die zwi­ schen den Ausgang der zusammengesetzten Gatterschaltung 51e und das Gate des n-Kanal-MOS-Transistors 50g geschaltet ist, auf. Der Knoten der n-Kanal-MOS-Transistoren 50f und 50g ist mit dem Eingabe/Ausgabeanschluß 19d verbunden.

Der Betrieb der Ausgabepufferschaltung 49d wird im folgenden weiter im Detail beschrieben.

Zuerst wird der Betrieb der Ausgabepufferschaltung 49d in einem normalen Betriebsmodus beschrieben. In diesem Fall erreicht das Betriebsmodusbestätigungssignal ϕ_WCBR immer einen inaktiven Zu­ stand (H-Niveau). Darum erreichen die Ausgaben der NCR-Schal­ tungen 51a und 51b beide ein L-Niveau, unabhängig von dem Ni­ veau des Burn-In-Modus-Detektionssignals ϕ_BB. Darum ist die Aus­ gabe der zusammengesetzten Gatterschaltung 51d, die die Ausgabe der NCR-Schaltung 51a als eine Eingabe empfängt, der NOR-Wert des logischen Produktes der Signale OEM und RD4 und des Signals auf einem L-Niveau. Darum ist es ein invertiertes Signal des logischen Produktes des Signals OEM und des Auslesewertes RD4. Vergleichbar ist die Ausgabe der zusammengesetzten Gatterschal­ tung 51e ein invertiertes Signal des logischen Produktes des Signals OEM und eines invertierten Signals des Auslesewertes RD4.

Wenn das Signal OEM ein L-Niveau erreicht, erreichen die Ausga­ ben der zusammengesetzten Logik-Gatterschaltungen 51d und 51e beide ein H-Niveau, unabhängig von dem Niveau des Auslesewerts (Auslesesignal) RD4. Da die invertierten Signale der Ausgaben der zusammengesetzten Logik-Gatterschaltungen 51d und 51e an die Gates der n-Kanal-MOS-Transistoren 50f und 50g angelegt werden, werden die n-Kanal-MOS-Transistoren 50f und 50g beide nicht-leitend gemacht. Genauer gesagt, der Eingabe/Ausgabe­ anschluß 19d erreicht einen Zustand hoher Impedanz.

Wenn das Signal OEM und das Auslesesignal RD4 beide ein H- Niveau erreichen, erreicht das Ausgabesignal der zusammenge­ setzten Logik-Gatterschaltung 51d ein L-Niveau, wodurch der n- Kanal-MOS-Transistor 50f, der ein invertiertes Signal desselben an seinem Gate empfängt, leitend gemacht wird. Im Gegensatz da­ zu erreicht das Ausgabesignal der zusammengesetzten Gatter­ schaltung 51e ein H-Niveau, wodurch der n-Kanal-MOS-Transistor 50g, der ein invertiertes Signal desselben an seinem Gate emp­ fängt, abgeschnitten bzw. ausgeschaltet wird. Genauer gesagt, das Potential des Eingabe/Ausgabeanschlusses 19d erreicht ein H-Niveau.

Wenn das Signal OEM ein H-Niveau erreicht und das Auslesesignal RD4 ein L-Niveau erreicht, wird der n-Kanal-MOS-Transistor 50f abgeschnitten und der n-Kanal-MOS-Transistor 50g wird leitend gemacht, entgegengesetzt zu dem obigen Fall. Darum wird der Eingabe/Ausgabeanschluß 19d auf ein L-Niveau gesetzt.

In einem normalen Betriebsmodus erreicht der Eingabe/Ausgabe­ anschluß 19b einen Zustand hoher Impedanz bzw. das Potential des Eingabe/Ausgabeanschlusses 19d erreicht ein Niveau entspre­ chend des Auslesesignals RD4, wenn das Signal OEM ein L-Niveau bzw. ein H-Niveau erreicht.

Der Betrieb der Ausgabepufferschaltung 49d nach einem Übergang externen Steuersignale /RAS, /CAS und /W und des externen Adreßsignals A0 zur Erfüllung der zuvor erwähnten "WCBR + Super V_CC"-Bedingung wird im folgenden beschrieben. Hier erreicht das Signal OEM immer ein L-Niveau.

Wenn die Halbleiterspeichervorrichtung 101 sauber bzw. korrekt in einem Burn-In-Testmodus gesetzt ist, erreicht das Burn-In- Modus-Detektionssignal ϕ_BB einen aktiven Zustand (L-Niveau). Fig. 11 ist ein Zeitablaufdiagramm eines solchen Zustandes, das den Betrieb der Ausgabepufferschaltung 49d beim Bestätigen des Betriebsmodus der Halbleiterspeichervorrichtung 101 von außer­ halb zeigt.

Wenn die externen Steuersignale /RAS, /CAS und /W so getrieben werden, daß sie die WCBR-Bedingung erfüllen, um den Betriebsmo­ dus der Halbleiterspeichervorrichtung 101 extern zu bestätigen, detektiert die Burn-In-Modus-Zustandsausgabesteuerschaltung 47 eine Anforderung der Bestätigung des Betriebsmodus, um das Be­ triebsmodusbestätigungssignal ϕ_WCBR in einen aktiven Zustand (L- Niveau) zu bringen. Hier wird die Ausgabe der NOR-Schaltung 51a, die Eingangssignale ϕ_BB und ϕ_WCBR, die beide ein L-Niveau erreichen, aufweist, auf ein H-Niveau hochgezogen. Im Gegensatz dazu erreicht die Ausgabe der NOR-Schaltung 51b ein L-Niveau mit dem Signal ϕ_WCBR auf ein L-Niveau an einem Eingang und einem invertierten Signal des Signals ϕ_BB auf einem H-Niveau an dem anderen Eingang.

Darum erreicht das Ausgabesignal der zusammengesetzten Gatter­ schaltung 51d, die das Ausgabesignal der NOR-Schaltung 51a an einem Eingang empfängt, ein L-Niveau. Der n-Kanal-MOS- Transistor 50f, der ein invertiertes Signal der Ausgabe der zu­ sammengesetzten Gatterschaltung 51d an seinem Gate empfängt, wird leitend gemacht.

Im Gegensatz dazu wird das Ausgabesignal der zusammengesetzten Gatterschaltung 51e, die das Ausgabesignal der NOR-Schaltung 51b an einem Eingang empfängt, auf ein H-Niveau hochgezogen. Der n-Kanal-MOS-Transistor 50g, der ein invertiertes Signal dieses Signals an seinem Gate empfängt, wird nicht-leitend ge­ macht. Darum zeigt der Eingabe/Ausgabeanschluß 19d einen Über­ gang von einem Zustand hoher Impedanz auf H-Niveau.

Wenn die Bestätigung des Betriebsmodus der Halbleiterspeicher­ vorrichtung 101 entsprechend einer Kombination der externen Steuersignale in einem Burn-In-Testmodus angefordert wird, er­ reicht das Potential des Eingabe/Ausgabeanschlusses 19d ein H- Niveau, um die Bestätigung zu ermöglichen, daß die Halbleiter­ speichervorrichtung 101 einen Burn-In-Testmodus erreicht hat, wenn das Burn-In-Modus-Detektionssignal ϕ_BB, das einen Burn-In- Modus-Betrieb steuert, einen aktiven Zustand erreicht.

Fig. 12 ist ein Zeitablaufdiagramm, das einen Betrieb der Aus­ gabepufferschaltung 49d bezüglich einer externen Anforderung der Bestätigung des Betriebsmodus zeigt, wenn die Halbleiter­ speichervorrichtung 101 aufgrund eines fehlerhaften Betriebs oder ähnlichem in dem Fall, in dem die externen Steuersignale /RAS, /CAS und /W und das externe Adreßsignal A0 derart getrie­ ben werden, daß sie die WCBR + Super V_CC-Bedingung erfüllen, nicht sauber bzw. korrekt in einen Burn-In-Modus gesetzt ist.

In diesem Fall erreicht das Burn-In-Modus-Detektionssignal ϕ_BB immer noch einen inaktiven Zustand (H-Niveau). Wenn die exter­ nen Steuersignale /RAS, /CAS und /W derart getrieben sind, daß sie die WCBR-Bedingung als eine Anforderung zur Bestätigung des Betriebsmodus erfüllen, zeigt das Betriebsmodusbestätigungs­ signal ϕ_WCBR einen Übergang auf ein L-Niveau. Da das Burn-In- Modus-Detektionssignal ϕ_BB ein H-Niveau erreicht, wird die Aus­ gabe der NOR-Gatterschaltung 51a auf ein L-Niveau getrieben und die Ausgabe der NOR-Gatterschaltung 51b wird auf ein H-Niveau getrieben.

Darum wird das Ausgabesignal der zusammengesetzten Gatterschal­ tung 51d auf ein H-Niveau hochgezogen. Der n-Kanal-MOS- Transistor 50f, der ein invertiertes Signal desselben an seinem Gate empfängt, wird abgeschnitten. Im Gegensatz dazu wird das Ausgabesignal der zusammengesetzten Gatterschaltung 51e auf ein L-Niveau getrieben, und der n-Kanal-MOS-Transistor 50g, der ein invertiertes Signal desselben an seinem Gate empfängt, wird leitend gemacht. Genauer gesagt, der Eingabe/Ausgabeanschluß 19d zeigt einen Übergang von einem Zustand hoher Impedanz auf ein L-Niveau.

Durch Treiben der externen Steuersignale /RAS, /CAS und /W und des externen Adreßsignals A0 derart, daß sie die WCBR + Super V_CC-Bedingung erfüllen, verursacht die Anforderung einer Bestä­ tigung des Betriebsmodus durch eine Kombination der externen Steuersignale nach der Vervollständigung eines Burn-In-Modus- Einstellbetriebs für die Halbleiterspeichervorrichtung 101 ei­ nen Potentialübergang entsprechend des Zustands des Burn-In- Modus-Detektionssignals ϕ_BB an dem Eingabe/Ausgabeanschluß 19d.

Darum kann selbst in dem Fall leicht eine Bestätigung, ob die jeweilige Halbleiterspeichervorrichtung 101 einen Burn-In-Test- Betrieb ausführt oder nicht, ausgeführt werden, in dem eine Mehrzahl von Halbleiterspeichervorrichtungen 101 gleichzeitig einen Burn-In-Test ausführt. Genauer gesagt, die Zeit, die zur Bestätigung des Betriebsmodus der jeweiligen Halbleiterspei­ chervorrichtung 101 benötigt wird, kann reduziert werden. Der­ art kann die für das Testen benötigte Zeit reduziert werden und die Zuverlässigkeit des Burn-In-Testens wird verbessert.

Fig. 13 zeigt eine Struktur einer Burn-In-Modus-Zustandsaus­ gabesteuerschaltung 47.

Unter Bezugnahme auf Fig. 13, eine Burn-In-Modus-Zustandsaus­ gabesteuerschaltung 47 weist eine NAND-Schaltung 91, die das externe Zeilenadressentaktsignal /RAS empfängt, zum Liefern ei­ ner Ausgabe auf einem H-Niveau, wenn entweder ein ZRASF-Signal, das durch die Steuersignalerzeugungsschaltung 41 erzeugt wird, oder ein ZRALF-Signal, das einen für einen konstanten Zeitraum verzögerten Übergang dieses Signals zeigt, ein L-Niveau er­ reicht, eine Inverterschaltung 99 zum Empfangen einer Ausgabe der NAND-Schaltung 91, eine Inverterschaltung 9A zum Empfangen einer Ausgabe der Inverterschaltung 99, eine getaktete Inver­ terschaltung 95 zum Empfangen eines ZCASF-Signals, das durch die Steuersignalerzeugungsschaltung 41 als Reaktion auf das ex­ terne Spaltenadressentaktsignal /CAS erzeugt wird, die durch die Ausgabesignale der Inverterschaltungen 99 und 9A aktiv ge­ macht wird, wenn die Ausgaben der Inverterschaltungen 99 und 9A ein L-Niveau bzw. H-Niveau erreichen, eine Verriegelungsschal­ tung 9F, die aus einem getakteten Inverter 96 und einer Inver­ terschaltung 9B ausgebildet ist, die durch die Ausgabesignale der Inverterschaltungen 99 und 9A so gesteuert wird, daß sie aktiv gemacht wird, wenn die Ausgaben der Inverterschaltungen 99 und 9A ein H-Niveau bzw. ein L-Niveau erreichen, eine Inver­ terschaltung 9D zum Empfangen der Ausgabe der Verriegelungs­ schaltung 9F, eine NOR-Schaltung 93 zum Empfangen der Signale ZRASF und ZRALF, eine NAND-Schaltung 92 zum Empfangen der Aus­ gaben der NOR-Schaltung 93 und der Inverterschaltung 9D, eine getaktete Inverterschaltung 97, die das Signal ZWEF, das durch die Steuersignalerzeugungsschaltung 41 als Reaktion auf das ex­ terne Schreibfreigabesignal /W erzeugt wird, empfängt und durch die Ausgabesignale der Inverterschaltungen 99 und 9A so gesteu­ ert wird, daß sie aktiv gemacht wird, wenn die Ausgaben der In­ verterschaltungen 99 und 9A ein L-Niveau bzw. ein H-Niveau er­ reichen, eine Verriegelungsschaltung 9G, die aus einer getakte­ ten Inverterschaltung 98 und einer Inverterschaltung 9C ausge­ bildet ist, die durch die Ausgabesignale der Inverterschaltun­ gen 99 und 9A so gesteuert wird, daß sie aktiv gemacht wird, wenn die Ausgaben der Inverterschaltung 99 und 9A ein H-Niveau bzw. ein L-Niveau erreichen, eine NOR-Schaltung 94 zum Empfan­ gen einer Ausgabe der Verriegelungsschaltung 9G und einer Aus­ gabe der NAND-Schaltung 92, eine Inverterschaltung 9E zum Emp­ fangen einer Ausgabe der NOR-Schaltung 94, eine Pufferschaltung 9H zum Empfangen des externen Ausgabefreigabesignals EXT.OE, eine NOR-Schaltung 9J zum Empfangen einer Ausgabe der Puffer­ schaltung 9H und einer Ausgabe der Inverterschaltung 9E, und eine Inverterschaltung 9K zum Empfangen einer Ausgabe der NOR- Schaltung 9J zum Ausgeben des Betriebsmodusbestätigungssignals ϕ_WCBR auf.

Der Betrieb der Burn-In-Modus-Zustandsausgabesteuerschaltung 47 wird im folgenden unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 14 beschrieben.

Im folgenden wird angenommen, daß das externe Ausgabefreigabe­ signal EXT.OE einen aktiven Zustand (L-Niveau) erreicht. Als Reaktion auf den Übergang der externen Steuersignale /CAS und /W auf ein L-Niveau von einem aktiven Zustand auf einem H- Niveau zum Zeitpunkt t1 treibt die Steuersignalerzeugungsschal­ tung 41 das interne Spaltentaktsignal ZCASF und das interne Schreibfreigabesignal ZWEF zum Zeitpunkt t2 auf ein L-Niveau. Da die Signale ZRASF und ZRALF beide ein H-Niveau erreichen, erreicht die Ausgabe der NAND-Schaltung 91 ein L-Niveau, und die Ausgaben der Inverterschaltungen 99 und 9A erreichen ein H- Niveau bzw. ein L-Niveau. Darum werden die getakteten Inverter 95 und 97 aktiv gemacht, um invertierte Signale der Signale ZCASF und ZWEF zu liefern.

Als Reaktion darauf, daß das externe Zeilentaktsignal /RAS ei­ nen Übergang von einem H-Niveau auf ein L-Niveau zu einem Zeit­ punkt t3 zeigt, treibt die Steuersignalerzeugungsschaltung 41 das interne Zeilentaktsignal ZRASF zum Zeitpunkt t4 auf ein L- Niveau. Hier wird das Ausgabesignal der NAND-Schaltung 91 auf ein H-Niveau getrieben, und die Ausgaben der Inverterschaltun­ gen 99 und 9A werden auf ein L-Niveau bzw. H-Niveau getrieben. Als ein Ergebnis werden die Verriegelungsschaltungen 9F und 9G geöffnet, um entsprechend die Ausgabesignale der getakteten In­ verterschaltung 95 bzw. 97 zu halten. Die Verriegelungsschal­ tungen 9F und 9G geben beide ein Signal auf einem L-Niveau aus, bis der Zustand derselben zurückgesetzt wird.

Die Inverterschaltung 9D empfängt eine Ausgabe der Verriege­ lungsschaltung 9F zur Ausgabe eines Signals auf einem H-Niveau. In einem Zeitraum von dem Zeitpunkt t4 bis zu einem Zeitpunkt t5 erreicht das interne Zeilentaktsignal ZRASF ein L-Niveau, und das interne Verriegelungs-Zeilentaktsignal ZRALF erreicht ein H-Niveau. Darum erreicht die Ausgabe der NOR-Gatterschal­ tung 93 ein L-Niveau. Als Reaktion erreicht die Ausgabe der NAND-Schaltung 92, die die Ausgaben der NOR-Gatterschaltung und der Inverterschaltung 9D empfängt, ein L-Niveau. Die Ausgabe der NOR-Gatterschaltung 94, die die Ausgaben der NAND-Schaltung 92 und der Verriegelungsschaltung 9G empfängt, erreicht ein L- Niveau. Das Ausgabesignal der Inverterschaltung 9E, die die Ausgabe der NOR-Gatterschaltung 94 empfängt, erreicht ein H- Niveau. Darum erreicht die Ausgabe der NOR-Gatterschaltung 9J, die ein L-Niveau an einem Eingang und ein H-Niveau an dem ande­ ren Eingang empfängt, ein L-Niveau. Das Betriebsmodusbestäti­ gungssignal ϕ_WCBR, welches ein Ausgabesignal der Inverterschal­ tung 9K ist, erreicht ein H-Niveau.

Wenn das interne Verriegelungs-Zeilentaktsignal ZRALF einen Übergang von einem H-Niveau auf ein L-Niveau zu dem Zeitpunkt t5 zeigt, wird die Ausgabe der NOR-Schaltung 93 auf ein H- Niveau getrieben. Darum wird das Ausgabesignal der NAND- Schaltung 92 auf ein L-Niveau heruntergezogen. Als Reaktion wird die Ausgabe der NOR-Gatterschaltung 94 auf ein H-Niveau hochgezogen. Als Reaktion darauf, daß das Ausgabesignal der In­ verterschaltung 9E, die die Ausgaben der NOR-Schaltung 94 emp­ fängt, zum Zeitpunkt t6 ein L-Niveau erreicht, wird das Signal ϕ_WCBR auf ein L-Niveau heruntergezogen.

Durch einen Übergang der externen Steuersignale /RAS, /CAS und /W derart, daß sie die sogenannte WCBR-Bedingung erfüllen, wird das Betriebsmodusbestätigungssignal ϕ_WCBR von einem H-Niveau auf ein L-Niveau heruntergezogen.

Als Reaktion auf den Übergang des externen Zeilentaktsignals /RAS von einem L-Niveau auf ein H-Niveau zu einem Zeitpunkt t9 treibt die Steuersignalerzeugungsschaltung 41 das interne Zei­ lentaktsignal ZRASF zum Zeitpunkt t10 von einem L-Niveau auf H- Niveau. Hier wird die Ausgabe der NOR-Gatterschaltung 93, die die Signale ZRASF und ZRALF empfängt, auf ein L-Niveau getrie­ ben. Darum wird die Ausgabe der NAND-Schaltung 92, die die Aus­ gabe der NOR-Gatterschaltung 93 an einem Eingang empfängt, un­ abhängig von dem Niveau des Signals der Inverterschaltung 9D, welches die andere Eingabe ist, auf ein H-Niveau getrieben. Die Ausgabe der NOR-Gatterschaltung 94, die die Ausgabe der NAND- Gatterschaltung 92 an einem Eingang empfängt, erreicht unabhän­ gig von dem Niveau des Ausgabesignals der Verriegelungsschal­ tung 9G, das an dem anderen Eingang empfangen wird, ein L- Niveau. Darum zeigt das Betriebsmodusbestätigungssignal ϕ_WCBR, welches eine invertierte Version des Ausgabesignal der NOR- Gatterschaltung 9J, die ein invertiertes Signal und ein Signal auf einem L-Niveau empfängt, ist, zum Zeitpunkt t11 einen Über­ gang auf ein H-Niveau.

Wie oben beschrieben worden ist, verursacht in dem Fall, in dem das externe Ausgabefreigabesignal EXT.OE ein L-Niveau erreicht, die Burn-In-Modus-Zustandsausgabesteuerschaltung 47 einen Über­ gang des Ausgabesignals ϕ_WCBR in einen aktiven Zustand (L- Niveau), wenn die externen Steuersignale /RAS, /CAS und /W die sogenannte WCBR-Bedingung erfüllen.

Wenn das externe Ausgabefreigabesignal EXT.OE einen inaktiven Zustand (H-Niveau) erreicht, bleibt das Ausgabesignal ϕ_WCBR der Burn-In-Modus-Zustandsausgabesteuerschaltung 47 konstant in ei­ nem inaktiven Zustand (H-Niveau).

Derart wird beim gleichzeitigen Testen einer Mehrzahl von Halb­ leiterspeichervorrichtungen 101 die Halbleiterspeichervorrich­ tung, die durch ein externes Ausgabefreigabesignal EXT.OE spe­ zifiziert ist, ein Signal entsprechend des Burn-In-Modus-Detek­ tionssignal ϕ_BB an dem Eingabe/Ausgabeanschluß 19d liefern.

Die vorliegende Erfindung ist nicht auf die oben beschriebene Struktur begrenzt, bei der die externen Steuersignale derart getrieben werden, daß sie die WCBR-Bedingung erfüllen, um das Betriebsmodusbestätigungssignal ϕ_WCBR aktiv zu machen, und eine Kombination anderer externer Steuersignale kann verwendet wer­ den.

Entsprechend der obigen Struktur kann das Potentialniveau des Eingabe/Ausgabeanschluß 19d als Reaktion auf das Potentialni­ veau des Burn-In-Modus-Detektionssignals ϕ_BB getrieben werden, indem das Betriebsmodusbestätigungssignal ϕ_WCBR entsprechend ei­ ner Kombination von externen Steuersignalen in einem Burn-In- Modus aktiv gemacht wird. In anderen Worten, die Bestätigung, ob die Halbleiterspeichervorrichtung 101 in einen Burn-In-Modus gesetzt ist oder nicht, kann durch Überwachen des Potentialni­ veaus des Eingabe/Ausgabeanschluß 19d ausgeführt werden.

Zweite Ausführungsform

Fig. 15 ist ein Schaltbild, das eine Struktur einer Ausgabepuf­ ferschaltung 49f zum Liefern eines Signals an den Einga­ be/Ausgabeanschluß 19d in einer Halbleiterspeichervorrichtung 101 entsprechend einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Die verbleibenden Elemente sind vergleichbar zu denjenigen der Halbleiterspeichervorrichtung 101 der ersten Ausführungsform und ihre Beschreibung wird nicht wiederholt.

Die Ausgabepufferschaltung 49f der zweiten Ausführungsform un­ terscheidet sich von der Ausgabepufferschaltung 49d der ersten Ausführungsform in den folgenden beiden Punkten.

Erstens, in einer Auslesewertausgabesteuerschaltung 506 emp­ fängt eine NAND-Schaltung 52a das Signal OEM und den Auslese­ wert (Auslesesignal) RD4 und eine NAND-Schaltung 52b empfängt das Signal OEM und eine durch eine Inverterschaltung 52c inver­ tierte Version des Auslesesignals RD4.

Zweitens, in einer Ausgabetreiberschaltung 505 ist ein anderes Paar von n-Kanal-MOS-Transistoren 52h und 52i, das entsprechend eines Ausgabesignals von der Burn-In-Modus-Detektionssignal­ ausgabesteuerschaltung 504 gesteuert wird, parallel zu dem Paar von n-Kanal-MOS-Transistoren 52f und 52g, die entsprechend ei­ nes Ausgabesignals von der Auslesewertausgabesteuerschaltung 506 gesteuert werden, vorgesehen. Hier ist die Gatebreite des Paares von n-Kanal-MOS-Transistoren 52h und 52i kleiner als die Gatebreite des anderen Paares von n-Kanal-MOS-Transistoren 52f und 52g eingestellt.

Bei der Ausgabepufferschaltung 49d der ersten Ausführungsform wird die Ausgabetreiberschaltung 501 entsprechend eines Ausga­ besignals von der Auslesewertausgabesteuerschaltung 503 in ei­ nem normalen Betrieb und entsprechend eines Ausgabesignals von der Burn-In-Modus-Detektionssignalausgabesteuerschaltung 504 in einem Burn-In-Modus gesteuert. Es war daher notwendig, zusam­ mengesetzte Gatterschaltungen 51d und 51e zu verwenden, um eine Struktur bereitzustellen, bei der die Ausgabetreiberschaltung 501 bei der Ausgabe des Auslesewertes und bei der Ausgabe eines Burn-In-Modus-Detektionssignals verwendet wird. Eine solche Struktur hat einen Nachteil dahingehend, daß die Geschwindig­ keit des Auslesens eines gespeicherten Wertes aus einer Spei­ cherzelle 17 in einem normalen Betriebsmodus gestört wird, da die Betriebsrate bzw. Betriebsgeschwindigkeit einer CMOS- Gatterschaltung entsprechend des Anstiegs der Anzahl der Ein­ gangssignale vermindert wird.

Bei der zweiten Ausführungsform der vorliegenden Erfindung ist das Paar von n-Kanal-MOS-Transistoren 52f und 52g zur Steuerung des Potentials des Eingabe/Ausgabeanschluß 19d entsprechend des Auslesewertes in einem normalen Betriebsmodus zusätzlich zu dem Paar von n-Kanal-MOS-Transistoren 52h und 52i zur Steuerung des Potentials des Eingabe/Ausgabeanschluß 19d als Reaktion auf ein Burn-In-Modus-Detektionssignal in einem Burn-In-Modus zur Lö­ sung des oben beschriebenen Problems vorgesehen.

Genauer gesagt, die Ausgabepufferschaltung 49f wird hauptsäch­ lich von einer Burn-In-Modus-Detektionssignalgabesteuerschal­ tung 504, einer Ausgabetreiberschaltung 505 und einer Auslese­ wertausgabesteuerschaltung 506 gebildet.

Die Burn-In-Modus-Detektionssignalausgabesteuerschaltung 504 weist eine NOR-Gatterschaltung 51a zum Empfangen eines Burn-In- Modus-Detektionssignals ϕ_BB und eines Betriebsmodusbestätigungs­ signals ϕ_WCBR, eine Inverterschaltung 51c zum Empfangen des Si­ gnals ϕ_BB und eine NOR-Gatterschaltung 51b zum Empfangen eines Ausgabesignals der Inverterschaltung 51c und des Signals ϕ_WCBR auf.

Die Auslesewertausgabesteuerschaltung 506 weist eine NAND- Schaltung 52a zum Empfangen eines internen Schreibfreigabesi­ gnals OEM und des Auslesesignals RD4, eine Inverterschaltung 52c zum Empfangen des Auslesesignals RD4 und eine NAND-Schal­ tung 52b zum Empfangen einer Ausgabe der Inverterschaltung 52c und des Signals OEM auf.

Die Ausgabetreiberschaltung 505 weist ein Paar von n-Kanal-MOS- Transistoren 52f und 52g, die in Reihe zwischen das Stromver­ sorgungspotential V_CC und das Massepotential V_SS geschaltet sind, ein anderes Paar von n-Kanal-MOS-Transistor 52h und 52i, eine Inverterschaltung 52d, die zwischen die NAND-Schaltung 52a und das Gate des n-Kanal-MOS-Transistors 52f geschaltet ist, und eine Inverterschaltung 52e, die zwischen die NAND-Schaltung 52b und das Gate des n-Kanal-MOS-Transistors 52g geschaltet ist, auf. Das Gate des n-Kanal-MOS-Transistors 52h ist mit der Ausgabe der NOR-Gatterschaltung 51a verbunden. Das Gate des n- Kanal-MOS-Transistors 52i ist mit der Ausgabe der NOR- Gatterschaltung 51b verbunden.

Darum erreichen in einem normalen Betriebsmodus die Ausgabesi­ gnale der NAND-Schaltungen 52a und 52b beide ein H-Niveau, wenn das Signal OEM ein L-Niveau erreicht, wodurch die n-Kanal-MOS- Transistoren 52f und 52g, die durch ein invertiertes Signal derselben gesteuert werden, beide abgeschnitten bzw. ausge­ schaltet werden, und der Eingabe/Ausgabeanschluß 19d, der mit dem Knoten derselben verbunden ist, erreicht einen Zustand ho­ her Impedanz, vergleichbar zu der ersten Ausführungsform.

Wenn das Signal OEM ein H-Niveau erreicht und der Auslesewert RD4 ein H-Niveau erreicht, wird der n-Kanal-MOS-Transistor 52f leitend gemacht, und der n-Kanal-MOS-Transistor 52g wird abge­ schnitten, wodurch das Potential des Eingabe/Ausgabeanschluß 19d auf ein H-Niveau hochgezogen wird. Wenn das Signal OEM ein H-Niveau erreicht und der Auslesewert RD4 ein L-Niveau er­ reicht, wird der n-Kanal-MOS-Transistor 52f abgeschnitten und der n-Kanal-MOS-Transistor 52g wird leitend gemacht, wodurch das Potential des Eingabe/Ausgabeanschluß 19d auf ein L-Niveau heruntergezogen wird.

Derart erreicht, wenn das Signal OEM ein L-Niveau erreicht, der Eingabe/Ausgabeanschluß 19d einen Zustand hoher Impedanz. Wenn das Signal OEM ein H-Niveau erreicht, zeigt das Potential des Eingabe/Ausgabeanschluß 19d einen Übergang entsprechend des Auslesewerts RD4.

Da das Burn-In-Modus-Detektionssignal in einem Burn-In-Modus einen aktiven Zustand (L-Niveau) erreicht, verursacht der Über­ gang des Betriebsmodusbestätigungssignal ϕ_WCBR in einen aktiven Zustand (L-Niveau), daß das Ausgabesignal der NOR-Gatter­ schaltung 51a auf ein H-Niveau und der NOR-Gatterschaltung 51b auf ein L-Niveau getrieben wird. Darum wird der n-Kanal-MOS- Transistor 52h leitend gemacht und der n-Kanal-MOS-Transistor 52i abgeschaltet, wodurch das Potential des Eingabe/Ausgabe­ anschluß 19d auf ein H-Niveau hochgezogen wird.

Wenn das Betriebsmodusbestätigungssignal ϕ_WCBR ein L-Niveau er­ reicht und das Burn-In-Modus-Detektionssignal ϕ_BB einen inakti­ ven Zustand (H-Niveau) erreicht, wird der n-Kanal-MOS-Transi­ stor 52i leitend gemacht und der n-Kanal-MOS-Transistor 52h wird abgeschnitten, wodurch das Potential des Eingabe/Ausgabe­ anschluß 19d ein L-Niveau erreicht.

Entsprechend der oben beschriebenen Struktur kann die Bestäti­ gung, ob die Halbleiterspeichervorrichtung 101 in einen Burn- In-Modus gesetzt ist oder nicht, von außerhalb dadurch bewirkt werden, daß das Betriebsmodusbestätigungssignal ϕ_WCBR durch eine Kombination der externen Steuersignale aktiv gemacht wird, um das Potential des Eingabe/Ausgabeanschluß 19d während eines Burn-In-Modus zu überwachen, vergleichbar zu der ersten Ausfüh­ rungsform. Da in einem normalen Betrieb kein zusammengesetztes Gatter in dem Übertragungsweg des Signals zur Steuerung des Po­ tentials des Eingabe/Ausgabeanschluß 19d vorhanden ist, und da die Struktur im wesentlichen vergleichbar zu der Struktur aus Fig. 9 ist, wird die Auslesegeschwindigkeit nicht vermindert.

Bei dem Betrieb zur Bestätigung des Betriebsmodus muß das Po­ tential des Eingabe/Ausgabeanschluß 19d nicht so schnell wie in dem Fall des Auslesens von gespeicherten Daten in einem norma­ len Betriebsmodus getrieben werden. Darum kann die Stromtrei­ berfähigkeit des Paares von n-Kanal-MOS-Transistoren 52h und 52i kleiner als diejenige des Paares von n-Kanal-MOS-Transi­ storen 52f und 52g eingestellt werden. Zum Beispiel kann die Gatebreite des Paares von n-Kanal-MOS-Transistoren 52h und 52i kleiner als die Gatebreite des Paares von n-Kanal-MOS-Transi­ storen 52f und 52g eingestellt werden. Derart kann ein Anstieg der Layoutfläche selbst in dem Fall unterdrückt werden, in dem ein anderes Paar von n-Kanal-MOS-Transistoren 52h und 52i zu­ sätzlich zu dem Paar von n-Kanal-MOS-Transistoren 52f und 52g in der Ausgabesteuerschaltung 505 vorgesehen wird.

Obwohl die vorliegende Erfindung im Detail beschrieben und il­ lustriert worden ist, ist klar zu verstehen, daß dasselbe nur zum Zweck der Illustration und des Beispiels und nicht zum Zweck der Begrenzung dient. Der Umfang der vorliegenden Erfin­ dung wird nur durch die Begriffe der nachfolgenden Ansprüche begrenzt.

Claims (7)

1. Halbleiterspeichervorrichtung mit
einem Speicherzellenfeld (17), das eine Mehrzahl von Spei­ cherzellen, die in einer Matrix angeordnet sind, aufweist,
einem Speicherzellenauswahl- und -lesemittel (18, 43, 45) zum Lesen eines gespeicherten Wertes aus einer als Reaktion auf ein externes Adreßsignal ausgewählten Speicherzelle,
einem Modusdetektionsmittel (46) zum Detektieren der Bestim­ mung eines spezifischen Betriebsmodus durch Aktivieren eines Modusdetektionssignals (Φ_BB), und
einem Ausgabepuffermittel (49a-49d, 49f), das den gespei­ cherten Wert, der durch das Speicherzellenauswahl- und -lesemittel (18, 43, 45) ausgelesen worden ist, und das Modusdetektionssignal (Φ_BB) empfängt,
dadurch gekennzeichnet,
daß das Modusdetektionsmittel (46) das Modusdetektionssignal (Φ_BB) als Reaktion auf ein Betriebsmodusbestimmungssignal aktiviert,
daß die Halbleiterspeichervorrichtung weiter ein Betriebsbe­ stätigungsmittel (47) zum Bestätigen des Betriebs der Halb­ leiterspeichervorrichtung in dem spezifischen Betriebsmodus durch Aktivieren eines Betriebsmodusbestätigungssignals (Φ_WCBR) als Reaktion auf ein Steuersignal aufweist, und
daß das Ausgabepuffermittel (49a-49d, 49f) selektiv den ge­ speicherten Wert oder das Modusdetektionssignal (Φ_BB) ent­ sprechend eines Ausgabesteuersignals (OEM) und des Betriebs­ modusbestätigungssignals (Φ_WCBR) liefert.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Betriebsbestätigungsmittel (47) auf eine vorbe­ stimmte Kombination einer Mehrzahl der externen Steuer­ signale zum Bestätigen des spezifischen Betriebsmodus durch Aktivieren des Betriebsmodusbestätigungssignals (Φ_WCBR) reagiert.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, die weiter eine interne Stromversorgung (14) zum Empfangen einer externen Stromversorgungsspannung (EXT.V_CC) und zum Liefern einer vorbe­ stimmten internen heruntergewandelten Spannung (V_DL) aufweist, wobei die interne Stromversorgung (14) einen Spannungsverminde­ rungsbetrieb entsprechend der Aktivierung des Modusdetektions­ signals (ϕ_BB) stoppt.

4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, die weiter einen Ausgabeknoten (19d) aufweist, bei dem ein Potentialniveau entsprechend eines auszugebenden Signals gesteuert wird, wobei das Ausgabepuffermittel (49a-49d, 49f) den Ausgabeknoten (19d) in einen Zustand hoher Impedanz setzt, wenn das Ausgabe­ steuersignal und das Betriebsmodusbestätigungssignal (ϕ_WCBR) bei­ de inaktiv sind, den Ausgabeknoten (19d) auf ein Potential ent­ sprechend des gespeicherten Wertes (RD4) setzt, wenn das Ausga­ besteuersignal aktiv und Betriebsmodusbestätigungssignal (ϕ_WCBR) inaktiv ist, und den Ausgabeknoten (19d) auf ein Potential ent­ sprechend des Modusdetektionssignals (ϕ_BB) setzt, wenn das Aus­ gabesteuersignal inaktiv und das Betriebsmodusbestätigungs­ signal (ϕ_WCBR) aktiv ist.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch ge­ kennzeichnet, daß das Ausgabepuffermittel ein erstes Ausgabesteuermittel, das den gespeicherten Wert (RD4) zum Liefern eines ersten Paares von internen Ausgabesi­ gnalen entsprechend des Ausgabesteuersignals (OEM) empfängt, wobei das erste Ausgabesteuermittel als das erste Paar von in­ ternen Ausgabesignalen Signale, die entsprechend des gespei­ cherten Wertes (RD4) komplementär zueinander sind, wenn das Ausgabesteuersignal (OEM) aktiv ist, und inaktive Signale, wenn das Ausgabesteuersignal (OEM) inaktiv ist, liefert,
ein zweites Ausgabesteuermittel (504), das das Modusdetektions­ signal (ϕ_BB) zum Liefern eines zweiten Paares von internen Aus­ gabesignalen entsprechend des Betriebsmodusbestätigungssignals (ϕ_WCBR) empfängt, wobei das zweite Ausgabesteuermittel (504) als das zweite Paar von internen Ausgabesignalen Signale, die ent­ sprechend des Modusdetektionssignals (ϕ_BB) komplementär zueinan­ der sind, wenn das Betriebsmodusbestätigungssignal (ϕ_WCBR) aktiv ist, und inaktive Signale, wenn das Betriebsmodusbestätigungs­ signal (ϕ_WCBR) inaktiv ist, liefert,
ein Treibersignalauswahlmittel (51d, 51e), das das erste und das zweite Paar von internen Ausgabesignalen zum Liefern eines Paares von inaktiven Treibersignalen, wenn sowohl das erste als auch das zweite Paar von internen Ausgabesignalen inaktiv sind, und eines entsprechenden Paares von Treibersignalen, die kom­ plementär zueinander sind, wenn entweder das erste oder das zweite Paar von internen Ausgabesignalen aktiv ist, empfängt, und
ein erstes Paar von MOS-Transistoren (50f, 50g) eines ersten Leitungstyps, deren Gatepotentiale durch das Paar von Treiber­ signalen gesteuert werden, die in Reihe zwischen eine erste und eine zweite Stromversorgung (V_CC, V_SS) geschaltet sind und die einen mit dem Ausgabeknoten (19d) verbundenen Knoten aufweisen, aufweist.

6. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch ge­ kennzeichnet, daß das Ausgabepuffermittel
ein erstes Ausgabesteuermittel (506), das den gespeicherten Wert (RD4) empfängt und ein erstes Paar von internen Ausgabesi­ gnalen entsprechend des Ausgabesteuersignals (OEM) liefert, wo­ bei das erste Ausgabesteuermittel (506) als das erste Paar von internen Ausgabesignalen Signale, die entsprechend des gespei­ cherten Wertes (RD4) komplementär zueinander sind, wenn das Ausgabesteuersignal (OEM) aktiv ist, und inaktive Signale, wenn das Ausgabesteuersignal (OEM) inaktiv ist, liefert,
ein zweites Ausgabesteuermittel (504), das das Modusdetektions­ signal (ϕ_BB) zum Liefern eines zweiten Paares von internen Aus­ gabesignalen entsprechend des Betriebsmodusbestätigungssignals (ϕ_WCBR) empfängt, wobei das zweite Ausgabesteuermittel als das zweite Paar von internen Ausgabesignalen Signale, die entspre­ chend des Modusdetektionssignals (ϕ_BB) komplementär zueinander sind, wenn das Betriebsmodusbestätigungssignal (ϕ_WCBR) aktiv ist, und inaktive Signale, wenn das Betriebsmodusbestätigungssignal (ϕ_WCBR) inaktiv ist, liefert,
ein erstes Paar von MOS-Transistoren (52f, 52g) eines ersten Leitungstyps, deren Gatepotentiale durch das erste Paar von in­ ternen Ausgabesignalen gesteuert werden, die zwischen eine er­ ste und eine zweite Stromversorgung (V_CC, V_SS) geschaltet sind und die einen mit dem Ausgabeknoten (19d) verbundenen Knoten aufweisen, und
ein zweites Paar von MOS-Transistoren (52h, 52i) des ersten Leitungstyps, deren Gatepotentiale durch das zweite Paar von internen Ausgabesignalen gesteuert werden, die in Reihe zwi­ schen die erste und die zweite Stromversorgung (V_CC, V_SS) ge­ schaltet sind und die einen mit dem Ausgabeknoten (19d) verbun­ denen Knoten aufweisen,
aufweist.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch ge­ kennzeichnet, daß die jeweilige Gatebreite des zweiten Paares von MOS- Transistoren (52h, 52i) kleiner als die jeweilige Gatebreite des ersten Paares von MOS-Transistoren (52f, 52g) ist.