DE4017616A1 - Halbleiterspeichereinrichtung mit einem auf dem chip befindlichen testschaltkreis und betriebsverfahren hierfuer - Google Patents

Description

Die Erfindung bezieht sich allgemein auf das Testen von Halbleiter­ speichereinrichtungen und insbesondere auf eine Halbleiterspeicher­ einrichtung mit einem auf dem Chip befindlichen Testschaltkreis zum Prüfen von Speicherzellen.

Da die Halbleiterspeichereinrichtungen in den vergangenen Jahren hoch integriert worden sind, besteht auch eine Neigung dazu, daß die Probleme größer werden. Es ist daher ein Testschaltkreis für eine Halbleiterspeichereinrichtung erforderlich. Um die Testzeit zu vermindern, ist die Vorsehung eines Testschaltkreises in der Halbleiterspeichereinrichtung vorgeschlagen bzw. realisiert worden.

Fig. 1 zeigt ein Blockdiagramm, das eine herkömmliche Halbleiter­ speichereinrichtung mit einem eingebauten Testschaltkreis dar­ stellt, der in der JP (KOKAI) 62-1 70 100 beschrieben ist. In der Figur umfaßt die Halbleiterspeichereinrichtung 1 ein Speicher­ zellenfeld 2, einen Zeilenadressdekoder 3, einen Spaltenadress­ dekoder 4 und einen Leseverstärker 5. Dieser Halbleiterspeicher­ einrichtung werden Adressignale A 0- A 7, ein Schreib/Lesesignal W und einzuschreibende Daten D zugeführt. Ferner umfaßt die Halb­ leiterspeichereinrichtung 1 einen Testschaltkreis 6.

Wenn das Schreib/Lesesignal W logisch "0" ist, werden einzuschrei­ bende Daten D in die durch die Adressignale A 0- A 7 ausgewählten Zellen eingeschrieben. Falls das Schreib/Lesesignal W logisch "1" ist, wird der Inhalt der durch die Adressignal A 0- A 7 ausgewählten Zellen als RAM-Ausgabedaten O ausgelesen.

Der in der Halbleiterspeichereinrichtung der Fig. 1 eingebaute Testschaltkreis 6 umfaßt einen Komparator C und ein Register R zur Speicherung der Testergebnisse.

Die RAM-Ausgabedaten O werden an einen Eingang des Komparators C und ein extern angelegtes Signal eines Erwartungswertes E an dessen anderen Eingang angelegt. Falls diese beiden Eingangs­ signale nicht übereinstimmen bzw. koinzident sind, gibt der Komparator C eine logische "0" aus, die an das Register R angelegt wird. Vor dem Beginn eines Testes wird das Register R durch ein Setzsignal S auf eine logische "1" gesetzt. Das Register R akzep­ tiert die Eingangssignale, wenn ein extern anlegbares Aktivierungs­ signal T auf logisch "1" ist. Wenn das Register R einmal auf "0" gesetzt worden ist, hält es diesen Wert, bis ein Setzsignal S angelegt wird. Das Testergebnissignal F wird logisch "0" nur dann, wenn das RAM-Ausgangssignal O und das Signal des Erwartungswertes E beim Testen nicht übereinstimmen, so daß die Speicherzelle nach­ gewiesenermaßen defekt ist.

Nun wird der Testbetrieb der in Fig. 1 gezeigten Halbleiterspei­ chereinrichtung beschrieben.

Die Fig. 2 zeigt ein Diagramm einer Systemstruktur, die ein Beispiel eines Speichertestsystemes zum Prüfen der in Fig. 1 gezeigten Halbleiterspeichereinrichtung darstellt.

Beim in Fig. 2 gezeigten Speichertestsystem legt eine Speicher­ testeinrichtung TM an die entsprechenden zu prüfenden Halbleiter­ speichereinrichtungen M0-M3-Mn eine Eingangssignalgruppe D, ein Signal des Erwartungswertes E, ein Setzsignal S zum Setzen eines Registers und ein Aktivierungssignal T, das angibt, ob ein Register betrieben werden soll oder nicht, an. Die Testergebnisse werden durch Leuchtdioden L, die extern mit den entsprechenden Halbleiterspeichereinrichtungen verbunden sind, angezeigt. Falls ein Defekt auftritt, leuchtet als Testergebnis eine Leuchtdiode L auf, so daß die entsprechende der Halbleiterspeichereinrichtungen M0 - Mn entfernt werden kann.

In diesem können viele parallel geschaltete Halbleiterspeicherein­ richtungen gleichzeitig getestet werden, solange die Treiberfähig­ keit der Eingangssignaltreiber der Speichertesteinrichtung TM dies erlaubt.

Als eine derartige Speichertesteinrichtung ist z.B. die ANDO 8042 von Ando Electric Co., Ltd. bekannt.

Da eine herkömmliche Halbleiterspeichereinrichtung wie oben beschrieben aufgebaut ist, sind insgesamt vier Anschlüsse, d.h., einen Anschluß zum Eingeben des Signales für den Erwartungswert E, einen zum Eingeben des Setzsignales S, einen zum Eingeben des Aktivierungssignales T und einen zum Ausgeben des Testergebnisses F für einen Testschaltkreis erforderlich. Daher wird die Anzahl der Anschlußstifte (Pins) im Vergleich mit einer Standard-Halb­ leiterspeichereinrichtung ohne eingebauten Testschaltkreis größer. Damit ist dieser nicht mit den Standard-Halbleiterspeicherein­ richtungen kompatibel, so daß dieser nur einen geringen prak­ tischen Wert besitzt.

Da eine Einrichtung zum Erzeugen der oben genannten Signale E, S und T für einen Test erforderlich ist, wird dieses Testsystem ferner kompliziert, wodurch wiederum die Herstellung einer Spei­ chertesteinrichtung teuer wird.

Aufgabe der Erfindung ist es, die für das Testen von Halbleiter­ speichereinrichtungen erforderliche Zeit zu vermindern. Ferner sollen die Halbleiterspeichereinrichtungen ohne Verwendung zusätzlicher Anschlußstifte geprüft werden. Außerdem soll eine Testschaltung für Halbleiterspeichereinrichtungen auf dem Chip geschaffen werden, die einen einfachen Aufbau aufweist. Weiterhin ist es Aufgabe der Erfindung, Halbleiterspeichereinrichtungen zu schaffen, die zusammen mit einer Funktionstestschaltung auf einem gemeinsamen Halbleitersubstrat gebildet sind. Ferner soll eine Funktionstestschaltung in einer Halbleiterspeichereinrichtungen implementiert werden, die nur standardmäßig vorhandene Anschluß­ stifte benutzt.

Die erfindungsgemäße Halbleiterspeichereinrichtung umfaßt ein Speicherfeld, eine Mehrzahl von Funktionsanschlüssen, eine Dekodiereinrichtung, eine Vergleichseinrichtung und eine Defekt­ signal-Anlegeeinrichtung. Das Speicherzellenfeld weist eine Mehrzahl von Speicherzellen auf und ist in eine Mehrzahl von Teilfelder unterteilt. Die Mehrzahl von Funktionsanschlüssen übertragen Ein- und Ausgangssignale zur Steuerung der Funktionen der Halbleiterspeichereinrichtung. Die Dekodiereinrichtung bestimmt entsprechende Speicherzellen in den Teilfeldern zum Einschreiben von Daten und zum Auslesen von Daten aus den Teil­ feldern. Die Vergleichseinrichtung vergleicht die von den entsprechenden Speicherzellen in den Teilfeldern ausgelesenen Daten und erzeugt ein Defektsignal, falls das in einer der entsprechenden Speicherzellen eines Teilfeldes gespeicherte Datum nicht übereinstimmt. Die Defektsignal-Anlegeeinrichtung legt das Defektsignal an einen vorbestimmten der Funktionsanschlüsse der Speichereinrichtung an.

Bei der vorliegenden Erfindung wird ein Speicherzellenfeld darauf geprüft, ob es defekt ist oder nicht, indem dieselben Daten in die entsprechenden Speicherzellen in jedem Teilfeld des Speicherfeldes geschrieben und aus den Speicherzellen ausgelesen werden, um durch eine Vergleichseinrichtung zu bestimmen, ob alle Daten überein­ stimmen. Das Bestimmungsausgangssignal der Vergleichseinrichtung wird an einen der Funktionsanschlüsse, die in der Speichereinrich­ tung geschaffen sind, angelegt. Die Funktionsanschlüsse übertragen die Ein- und Ausgangssignale an die Steuerfunktionen der Speicher­ einrichtung und sind auch in einer Standard-Halbleiterspeicherein­ richtung ohne Testfunktion vorhanden. Entsprechend werden im Vergleich mit einer Standard-Halbleiterspeichereinrichtung ohne Testfunktion keine weiteren Anschlußstifte benötigt.

Da erfindungsgemäß eine Halbleiterspeichereinrichtung mit Test­ funktion mit derselben Anzahl von Anschlußstiften wie eine Standard-Halbleiterspeichereinrichtung ohne eingebaute Testfunktion geschaffen werden kann, ist diese genauer gesagt kompatibel mit einer Standard-Halbleiterspeichereinrichtung, so daß diese in hohem Maße verwendbar ist. Da ferner kein Signal zum Testen extern erzeugt und der Halbleiterspeichereinrichtung zugeführt werden muß, kann diese Halbleiterspeichereinrichtung mit einer einfachen Speichertesteinrichtung geprüft werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm, das eine herkömmliche Halbleiter­ speichereinrichtung darstellt;

Fig. 2 ein Diagramm einer Systemstruktur, das ein Beispiel eines Speichertestsystemes zum Prüfen der in Fig. 1 gezeigten Halbleiterspeichereinrichtung darstellt;

Fig. 3A ein Blockdiagramm, das eine Halbleiterspeicherein­ richtung nach einer ersten Ausführungsform der Erfindung darstellt;

Fig. 3B, 3 C, 3 D Schaltbilder, die detaillierte Strukturen des Vergleichs- und Bestimmungsschaltkreises, des Erfassungsschaltkreises für eine Adressänderung bzw. den Verzögerungsschaltkreis der Fig. 3A darstellen;

Fig. 4A bis 4G Zeitdiagramm zur Erläuterung des Betriebes der in Fig. 3A gezeigten Ausführungsform;

Fig. 5A bis 5E Flußdiagramme zur Erläuterung des Betriebes der in Fig. 3A gezeigten Ausführungsform; und

Fig. 6 ein Blockdiagramm, das die Struktur einer zweiten Ausführungsform der Erfindung darstellt.

In Fig. 3A ist eine Mehrzahl von Speicherzellen in einer Matrix in einem Speicherzellenfeld 10 angeordnet, wobei die Speicher­ zellen in acht Teilfelder aufgeteilt sind. Ein Spaltenadress­ dekoder 11 wählt eine entsprechende Spalte der entsprechenden Teilfelder auf der Basis eines extern angelegten Spaltenadress­ signales Adc aus. Ein Zeilenadressdekoder 12 wählt eine entspre­ chende Zeile der entsprechenden Teilfelder auf der Basis eines extern angelegten Zeilenadressignales Adr aus. Jedes Teilfeld ist über einen Multiplexer 13 mit dem jeweiligen von acht Leseverstärkern 14 verbunden. Jedes Ausgangssignal der Lesever­ stärker 14 wird über einen Datenausgabepuffer 15 an acht Datenein/ausgabepins 16 angelegt. Die an die Datenein/ausgabepins 16 angelegten Eingabedaten werden über einen Dateneingangspuffer 17 an den Multiplexer 13 angelegt. Jedes Ausgangssignal der Leseverstärker 14 wird einem Vergleichs/Bestimmungsschaltkreis 18 zugeführt. Der Vergleichs- und Bestimmungsschaltkreis 18 umfaßt, wie in Fig. 3B gezeigt ist, z.B. einen XOR-Schaltkreis und bestimmt, ob die Logikpegel der Ausgangssignale aller acht Lese­ verstärker 14 übereinstimmen oder nicht. Das Ausgangssignal des Vergleichs- und Bestimmungsschaltkreises 18 wird über einen Gattertransistor 19 an ein Register 20 angelegt. Das Schalten des Gattertransistors 19 wird gesteuert von einem Aktivierungs­ signal E der Testausgabe, das von einem Erzeugungsschaltkreis 21 für das Schaltsteuersignal erzeugt wird. Der Erzeugungsschaltkreis 21 umfaßt einen Adressänderungs-Erfassungsschaltkreises 211 zum Erfassen von Änderungen der eingegebenen Spaltenadressignale Adc und der Zeilenadressignale Adr, einen Verzögerungsschaltkreis 212 zum Verzögern eines ATD-Impulses, der das Ausgangssignal des Adressänderungs-Erfassungsschaltkreises 211 darstellt, und ein AND-Gatter 213 zum Empfangen des Ausgangssignales ATDD des Verzögerungsschaltkreises an einem Eingang, während ein Schreib/Lesebestimmungssignal WE an den anderen Eingang des AND-Gatters 213 angelegt wird. Der Adressänderungs-Erfassungs­ schaltkreises 211 umfaßt, wie in Fig. 3C gezeigt ist, z.B. einen Inversionsverzögerungsschaltkreis 211 a und ein AND-Gatter 211 b. Das AND-Gatter 211 b bewirkt nämlich, daß der ATD-Impuls den "H"-Pegel erreicht, während das Adressignal ansteigt und nach einer gewissen Zeitspanne ein verzögertes Inversionssignal von diesem abfällt. Ferner umfaßt der Verzögerungsschaltkreis 212, wie in Fig. 3D gezeigt ist, z.B. zwei Inverter 212 a und 212 b und einen Kondensator 212 c. Das Ausgangssignal eines Schalt­ kreises 22 zum Rückstellen beim Einschalten wird als Rückstell­ signal an das Register 20 angelegt. Der Schaltkreis 22 zum Rückstellen beim Einschalten erzeugt einen Impuls, um das Register 20 anfangs zurückzustellen, wenn die Spannungsversorgung der Halbleiterspeichereinrichtung der Fig. 3 eingeschaltet wird. Das Ausgangssignal des Registers 20 wird an das Gate des N-Kanal Transistors 23 angelegt. Die Source des Transistors 23 ist geerdet, während die Drain über eine Mehrzahl von N-Kanal Transi­ storen 24 mit einem Ausgabeaktivierungspin 25 verbunden ist. Jeder der Transistoren ist als Diode geschaltet, so daß jeder Spannungsabfall in Vorwärtsrichtung zur Änderung der Eingangs­ impedanz des Ausgabeaktivierungspins 25 benutzt wird. Die oben beschriebene Struktur der Fig. 3A ist auf einem einzelnen Halbleitersubstrat gebildet. Am Rand der Halbleiterspeicherein­ richtung sind Datenein/ausgabepins 16, Pins zum Eingeben des Spaltenadressignales Adc und des Zeilenadressignales Adr, ein Pin zum Eingeben des Schreib/Lesebestimmungssignales WE und ein Ausgabeaktivierungspin 25 geschaffen. Entsprechende Anschlußstifte werden auch in einer Standard-Halbleiterspeichereinrichtung ohne Testfunktion verwendet.

Nun wird der Betrieb der in Fig. 3A gezeigten Ausführungsform unter Bezugnahme auf die Zeitdiagramme der Fig. 4A bis 4G beschrieben.

1) Betrieb im Schreibmodus

Wenn das Spaltenadressignal Adc in den Spaltenadressdekoder 11 und das Zeilenadressignal Adr in den Zeilenadressdekoder 12 eingegeben werden, werden entsprechende Speicherzellen eines jeden Teilfeldes im Speicherzellenfeld 10 ausgewählt. Zu diesem Zeitpunkt erreicht das Lese/Schreibbestimmungssignal WE den "L"-Pegel, wie in Fig. 4C gezeigt ist, so daß die Eingabedaten DI (eingegeben vom Datenein/ ausgabepin 16) über den Dateneingangspuffer 17 in jede der ausge­ wählten Speicherzellen eingeschrieben werden, wie in Fig. 4D dargestellt ist. Bei diesem Schreibmodus erreicht das an den Ausgabeaktivierungspin 25 angelegte Ausgabeaktivierungssignal OE den "L"-Pegel, d.h., OV, wie dies in Fig. 4G gezeigt ist.

2) Betrieb im Lesemodus

Wenn das Schreib/Lesebestimmungssignal WE wie in Fig. 4C darge­ stellt den "H"-Pegel erreicht, werden die in den Speicherzellen gespeicherten Daten über die Leseverstärker 14 und den Datenaus­ gabepuffer 15 an die Datenein/ausgabepins 16 abgegeben. Bei diesem Lesemodus erreicht das Ausgabeaktivierungssignal OE den "H"-Pegel (etwa 4,5-5,5 V) , so daß Daten ausgegeben werden können, wie dies in Fig. 4G gezeigt ist.

Zu diesem Zeitpunkt werden acht Daten, die von den entsprechenden Speicherzellen in jedem Teilfeld ausgelesen worden sind, in den Leseverstärkern 14 verstärkt, um im Vergleichs- und Bestimmungs­ schaltkreis 18 verglichen zu werden, so daß das Speicherzellenfeld nachgewiesenermaßen defkt ist, falls ein Datum verschieden ist.

3) Betrieb im Ergebnisspeicherungsmodus

Ein kurzer Impuls des Testergebnisausgabe-Aktivierungssignales E (s. Fig. 4F), das ein logisches Produkt des verzögerten Signales ATDD des Adressänderungs-Erfassungssignales ATD und des Schreib/ Lesebestimmungssignales WE (s. Fig. 4C) ist, bewirkt ein Durch­ schalten des Gattertransistors 19, so daß das Ergebnis im Vergleichs- und Bestimmungsschaltkreis 18 vom Register 20 akzep­ tiert wird.

Falls beim oben beschriebenen Lesemodus der Transistor 19 durch­ geschaltet wird, bevor der Vergleichs- und Bestimmungsschaltkreis 18 ein logisches Produkt der über die Leseverstärker 14 ausge­ lesenen Daten von jedem Teilfeld ermittelt, werden die Daten des Pseudotestergebnisses vom Register 20 akzeptiert. Entsprechend wird die Zeitabstimmung zum Aufnehmen eines Ausgangssignales des Vergleichs- und Bestimmungsschaltkreises 18 in das Register 20 vom Steuersignal E gesteuert, das einen geweissen Rahmen für Adressignaländerungen aufweist.

4) Betrieb im Ergebnisausgabemodus

In diesem Modus wird ein Signal mit einem "HH"-Pegel, der höher ist als der "H"-Pegel, an den Ausgabeaktivierungspin 25 angelegt, in den auch ein Ausgabeaktivierungssignal OE zur Steuerung der Ausgabe von normalen Daten eingegeben wird (s. Fig. 4G). Der "HH"-Pegel wird auf eine Spannung innerhalb eines Bereiches gesetzt, in dem keiner der anderen mit dem Ausgabeaktivierungspin 25 verbundenen Schaltkreise beschädigt wird (z.B. 8-9 V). Zu diesem Zeitpunkt ist der Transistor 23 in Abhängigkeit von den im Register 20 gespeicherten Daten leitend oder gesperrt. Falls er leitend ist, sinkt die Eingangsimpedanz des Ausgabeaktivierungspins 25 ab, so daß ein großer Leckstrom fließt. Falls der Transistor 23 andererseits gesperrt ist, ist die Eingangsimpedanz des Ausgabe­ aktivierungspins 25 extrem hoch, so daß nahezu kein Leckstrom fließt. Entsprechend wird das Ergebnis von den externen Einrich­ tungen in Abhängigkeit davon, ob ein Leckstrom existiert oder nicht, ermittelt. Wenn eine Mehrzahl von Halbleiterspeicherein­ richtungen gleichzeitig getestet werden soll, wird eine Mehrzahl der in Fig. 3A gezeigten Halbleiterspeichereinrichtungen auf eine Testeinrichtung geladen, so daß eine hohe Spannung von einer in Fig. 2 gezeigten Speichertestmaschine TM nacheinander an den Ausgabeaktivierungspin 25 einer jeden Halbleiterspeichereinrichtung angelegt wird.

Es soll noch erwähnt werden, daß die Betriebsmodi der oben beschriebenen Ausführungsform in den Flußdiagrammen der Fig. 5A bis 5E, gezeigt sind, die die gesamte Operation, Details des Datenschreibmodus, Details des Datenlesemodus, Details des Bestimmungsergebnis-Speicherungsmodus bzw. Details des Bestigungs­ ergebnis-Ausgabemodus darstellen.

Für die Ausführungsform der Fig. 3A ergibt sich aus der obigen Beschriebung, daß die Halbleiterspeichereinrichtung mit derselben Anzahl von Anschlußstiften (Pins) geschaffen werden kann, wie bei einer Standard-Halbleiterspeichereinrichtung ohne Testfunktion, da alle für den Testschaltkreis benutzten Signale in der Halb­ leiterspeichereinrichtung erzeugt werden und das Testergebnis über einen bereits existiereneden Pin ausgegeben wird, wodurch eine enorm hohe Kompatibilität mit Standard-Halbleiterspeichereinrich­ tungen ohne Testfunktion und große praktische Vorteile erzielt werden können.

Da bei der Ausführungsform der Fig. 3A die Zeitabstimmung für die Akzeptierung eines Ergebnisses im Register 20 durch das verzögerte Signal ATDD des Adressänderungs-Erfassungssignales ATD bestimmt wird, ist die Taktung weniger eingeschränkt, so daß dieses sicher als Testschaltkreis betrieben werden kann.

Ferner wird bei der Halbleiterspeichereinrichtung der Fig. 3A nicht nur die Änderung des Stromes am Ausgabeaktivierungspin 25 geprüft, sondern es kann auch die Qualität der Halbleiterspeicher­ einrichtung bestimmt werden, so daß ein Test selbst mit einer einfachen Speichertesteinrichtung, die eine geringe Genauigkeit bei der Taktung etc. aufweist, möglich wird.

Obwohl bei der oben beschriebenen Ausführungsform die im Register 20 gespeicherten Ergebnisdaten über den Ausgabeaktivierungspin 25 ausgegeben werden, können diese auch über andere in einer Standard-Halbleiterspeichereinrichtung vorhandenen Pins ausgegeben werden. Z.B. können die Ergebnisdaten an einem Pin abgegeben werden, über den das Schreib/Lesebestimmungssignal WE eingegeben Bei der in Fig. 3A gezeigten Ausführungsform kann für den Fall, daß ein Defekt derselben Logik in jedem Teilfeld auftritt, eine Bestimmung, ob dieses defekt ist oder nicht, nicht einfach durch Vergleichen der Ausgangssignale der entsprechenden Leseverstärker 14 erfolgen. Es kann ein Signal des erwarteten Wertes über einen der Mehrzahl von Datenein/ausgabepins 16 eingegeben werden, wodurch eine ausschließende logische Summe des Signales des erwarteten Wertes und ein Ausgangssignal der Speicherzelle im Vergleichs- und Bestimmungsschaltkreis 18 ermittelt wird, so daß die Qualität der Halbleiterspeichereinrichtung ermittelt werden kann. In diesem Fall ist es vorteilhaft, wenn ein Defekt ermittelt werden kann, selbst wenn alle Ausgangssignale der Teilfelder auf dieselbe logische Weise defekt sind. Eine derartige Ausführungs­ form ist in Fig. 6 gezeigt.

In Fig. 6 wird ein über einen vorbestimmten Datenein/ausgabepin 16 eingegebenes Signal des erwarteten Wertes an ein AND-Gatter 29 angelegt. Ferner werden ein Ausgabeaktivierungssignal OE von einem Ausgabeaktivierungspin 25 und ein Chip-Auswahlsignal CS von einem Chip-Auswahlpin 26 an das AND-Gatter 29 angelegt. Da der aktive Pegel des Chip-Auswahlsignales CS auf hohem Potential von etwa 8-9V liegt, wird das Signal an das AND-Gatter 29 angelegt, nachdem es durch den Spannungsteiler aus einer Mehrzahl von in Reihe geschalteten N-Kanal Transistoren 27 in ein Signal mit normalem "H"-Pegel (etwa 4,5-5,5V) konvertiert worden ist. Das Ausgangssignal des AND-Gatters 29 wird an einen Vergleichs- und Bestimmungsschaltkreis 18 angelegt, der Gatter zur Ermittlung logischer ausschließender Summen umfaßt.

Nun wird der Betrieb der in Fig. 6 gezeigten zweiten Ausführungs­ form beschrieben. Der Betrieb im Schreibmodus stimmt mit dem­ jenigen der in Fig. 3A gezeigten Ausführungsform überein. Beim Lesemodus erreicht das Ausgabeaktivierungssignal OE den "H"-Pegel. Ferner wird bei dieser Gelegenheit eine hohe Spannung an den Chip-Auswahlpin 26 angelegt. Entsprechend wird das über den Datenein/ausgabepin 16 eingegebene Signal des erwarteten Wertes über das Gatter 29 an den Vergleichs- und Bestimmungsschaltkreis 18 angelegt, in dem das Signal mit dem Ausgangssignal eines jeden Leseverstärkers 14 verglichen wird. Der Betrieb im Bestimmungsergebnis-Speicherungsmodus und im Bestimmungsergebnis- Ausgabemodus stimmt mit demjenigen der Fig. 3A überein.

Claims (10)

1. Halbleiterspeichereinrichtung mit Testfunktion, umfassend ein Speicherzellenfeld (10) mit einer Mehrzahl von Speicherzellen, das in eine Mehrzahl von Teilfeldern unterteilt ist, eine Mehrzahl von in jedem Teilfeld gebildeten Datenein/ausgabepins (16) eine Dekodiereinrichtung (11, 12) zum Bestimmen entsprechender Speicher­ zellen in jedem Teilfeld, um über die Datenein/ausgabepins einge­ gebene Daten in jedes Teilfeld einzuschreiben, und um in jedem Teilfeld gespeicherte Daten auszulesen und über die Datenein/ ausgabepins auszugeben, eine Vergleichs- und Bestimmungseinrichtung (18) zum Bestimmen, ob die aus entsprechenden Speicherzellen ausgelesenen Daten übereinstimmen oder nicht, eine Registerein­ richtung (20) zum Speichern des Ergebnisses der Vergleichs- und Bestimmungseinrichtung, eine Akzeptanztaktsignal-Steuereinrichtung (19, 21) zum Steuern der Zeitabstimmung bzw. des Taktsignales, für das die Registereinrichtung das Ergebnis der Vergleichs- und Bestimmungseinrichtung akzeptiert, eine Rückstelleinrichtung (22) zum anfänglichen Rücksetzen der Registereinrichtung, und eine Eingangsimpedanz-Änderungseinrichtung (24, 23), die von dem in der Registereinrichtung gespeicherten Datum abhängig ist, zum Ändern der Eingangsimpedanz vorbestimmter Pins, wobei alle Ein­ richtungen auf einem einzelnen Halbleitersubstrat begildet sind.

2. Halbleiterspeichereinrichtung mit Testfunktion nach Anspruch 1, dadurch gekennzeichnet, daß die Akzeptanztaktsignal-Steuereinrich­ tung eine zwischen der Vergleichs- und Bestimmungseinrichtung (18) und der Registereinrichtung (20) gebildete Schalteinrichtung (19) und eine Schaltsteuereinrichtung (21) zum Steuern des Schaltens der Schalteinrichtung (19) umfaßt.

3. Halbleiterspeichereinrichtung mit Testfunktion nach Anspruch 2, dadurch gekennzeichnet, daß die Schaltsteuereinrichtung (21) ein Signal zum Steuern des Schaltens der Schalteinrichtung (19) auf der Basis eines Modusdefinitionssignales zum Definieren eines an die Dekodereinrichtung (11, 12) angelegten Adressignales und dem Lese- und Schreibmodus des Speicherzellenfeldes (10) erzeugt.

4. Halbleiterspeichereinrichtung mit Testfunktion nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Signal eines erwarteten Wertes, das dieselben Daten wie die für den Test in jede Speicherzelle eingeschriebenen Daten aufweist, an einen der Datenein/ausgabepins (16) eingegeben wird, und daß die Vergleichs­ und Bestimmungseinrichtung (18) bestimmt, ob das Signal des erwarteten Wertes und alle aus den entsprechenden Speicherzellen eines jeden Teilfeldes ausgelesenen Daten übereinstimmen oder nicht.

5. Halbleiterspeichereinrichtung mit Selbsttestfunktion, umfassend ein Speicherfeld (10) mit einer Mehrzahl von Speicherzellen, das in eine Mehrzahl von Teilfeldern unterteilt ist, eine Mehrzahl von Funktionsanschlüssen zum Übertragen von Ein- und Ausgangssignalen für die Steuerung der Funktionen der Speichereinrichtung, eine Dekodiereinrichtung (11, 12) zum Bestimmen entsprechender Speicher­ zellen in den Teilfeldern, um Daten in diese Teilfelder einzu­ schreiben oder Daten aus diesen Teilfeldern auszulesen, eine Einrichtung (18) zum Vergleichen der aus den entsprechenden Speicherzellen in den Teilfeldern ausgelesenen Daten und zum Erzeugen eines Defektsignales, falls die in einer der entspre­ chenden Speicherzellen eines Teilfeldes gespeicherten Daten nicht übereinstimmen, und eine Einrichtung (23, 24) zum Anlegen des Defektsignales an einen vorbestimmten (25) der Funktionsanschlüsse der Speichereinrichtung.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekenn­ zeichnet, daß die Defektsignal-Anlegungseinrichtung (23, 24) eine Einrichtung (23) zum Verändern der Eingangsimpedanz des vorbe­ stimmten Funktionsanschlusses (25) umfaßt.

7. Halbleiterspeichereinrichtung nach Anspruch 6, gekennzeichnet durch ein Register (20) zum Speichern des Defektsignales, wobei die Eingangsimpedanz-Änderungseinrichtung (23) vom Ausgangssignal des Registers (20) abhängig ist.

8. Halbleiterspeichereinrichtung nach Anspruch 5, gekennzeichnet durch eine Registereinrichtung (20) zum Speichern des Defekt­ signales, eine Einrichtung (23, 24) zum Anlegen des Registeraus­ gangssignales an den vorbestimmten Funktionsanschluß (25), und eine von einer Änderung eines von der Dekodereinrichtung (11, 12) erzeugten Adressignales abhängige Einrichtung (19) zum Speichern des Defektsignales im Register (20).

9. Halbleiterspeichereinrichtung nach Anspruch 8, gekennzeichnet durch eine Verzögerungseinrichtung (212) zum Verzögern des Ausgangssignales der Adressignal-Änderungseinrichtung (211), um ein verzögertes Adressänderungssignal zu bilden, und eine Logik­ einrichtung (213) zum Steuern der Speichereinrichtung (19) in Abhängigkeit vom verzögerten Adressänderungssignal und einem Schreibaktivierungssignal.

10. Verfahren zum Testen einer Halbleiterspeichereinrichtung mit einem Speicherfeld, das eine Mehrzahl von Speicherzellen umfaßt und in eine Mehrzahl von Teilfelder unterteilt ist, und mit einer Mehrzahl von Funktionsanschlüssen zum Übertragen von Ein- und Ausgangssignalen, um die Funktionen der Speichereinrichtung zu steuern, gekennzeichnet durch die Schritte: Bestimmen entsprechender Speicherzellen in den Teilfeldern zum Einschreiben von Daten in die Teilfelder und zum Auslesen von Daten aus den Teilfeldern, Vergleichen der aus den entsprechenden Zellen in den Teilfeldern ausgelesenen Daten, Erzeugen eines Defektsignales, falls die in einer der entsprechenden Speicher­ zellen eines Teilfeldes gespeicherten Daten nicht koinzident sind, und Anlegen eines Defektsignales an einen vorbestimmten der Funktionsanschlüsse der Speichereinrichtung.