JPS62170100A - Ram集積回路 - Google Patents
Ram集積回路Info
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- JPS62170100A JPS62170100A JP61011350A JP1135086A JPS62170100A JP S62170100 A JPS62170100 A JP S62170100A JP 61011350 A JP61011350 A JP 61011350A JP 1135086 A JP1135086 A JP 1135086A JP S62170100 A JPS62170100 A JP S62170100A
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- Japan
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- signal
- register
- integrated circuit
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Links
- 238000012360 testing method Methods 0.000 abstract description 32
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、l(、AM集積回路に関する。
従来のRAM集積回路の機能試験はメモリ試験機を用い
て以下のように実施される。
て以下のように実施される。
メモリ試験機によりアドレス信号、リードライト信号、
ライトデータを発生させ、被験R,AM集積回路に入力
する。RAM出力と同じくメモリ試験機によシ発生され
る期待値信号とをメモリ試験機が有するコンパレータに
より比較する。もし、一致しなければ機能不良と判定す
る。
ライトデータを発生させ、被験R,AM集積回路に入力
する。RAM出力と同じくメモリ試験機によシ発生され
る期待値信号とをメモリ試験機が有するコンパレータに
より比較する。もし、一致しなければ機能不良と判定す
る。
第3図は従来のRAM集積回路MO’〜M3’を4つの
コンパレータCQ−03を含むメモリ試験機TM’で試
験する場合について示したメモリ試験システムのシステ
ム構成図である。
コンパレータCQ−03を含むメモリ試験機TM’で試
験する場合について示したメモリ試験システムのシステ
ム構成図である。
第3図に示すメモリ試験システムは、試験すべきRAM
集積回路MO’〜M3’の各々にメモリ試験機TM’か
らの入力信号群Iが接続される。また各々の出力信号O
O〜03はメモリ試験機TM’が有するコンパレータC
O〜C3に接続され、期待値信号Eと比較され、その結
果をレジスタRO〜几3に保持する。
集積回路MO’〜M3’の各々にメモリ試験機TM’か
らの入力信号群Iが接続される。また各々の出力信号O
O〜03はメモリ試験機TM’が有するコンパレータC
O〜C3に接続され、期待値信号Eと比較され、その結
果をレジスタRO〜几3に保持する。
このように、同時に試験できる几A〜1集積回路の数は
メモリ試験機TM’が有するコンパレータの数に制限さ
れる。
メモリ試験機TM’が有するコンパレータの数に制限さ
れる。
しかしながら、このような上述した従来のRAM集積回
路の試験法の場合、メモリ試験機で同時に試験でさるR
A Mの数はメモリ試験機に内蔵゛されるコンパレー
タの数に制限されるため、書込み内容の保持試験、耐α
線試験など長い試験時間が必要であり、しかも試験個数
が多い場合は対処でさないという欠点がある。
路の試験法の場合、メモリ試験機で同時に試験でさるR
A Mの数はメモリ試験機に内蔵゛されるコンパレー
タの数に制限されるため、書込み内容の保持試験、耐α
線試験など長い試験時間が必要であり、しかも試験個数
が多い場合は対処でさないという欠点がある。
本発明のf(、A M集積回路はRAM出力と外部より
入力される期待値信号とを比較するコンパレータと比較
の結果を記憶するレジスタを内蔵して構成される。
入力される期待値信号とを比較するコンパレータと比較
の結果を記憶するレジスタを内蔵して構成される。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第1図は本発明の一実施例を示すブロック図である。
第1図に示す)tAM集積回路は、RAM集積回路本体
1と、試験用回路6とを含んで構成される。
1と、試験用回路6とを含んで構成される。
LL A hi集積回路1は、従来のRA M集積回路
と同一の+114成をなすもので、メモリセルアレイ2
2行アドレスデコーダドライバ32列アドレステコ−ラ
イトデータDが与えられる。
と同一の+114成をなすもので、メモリセルアレイ2
2行アドレスデコーダドライバ32列アドレステコ−ラ
イトデータDが与えられる。
リードライト信号Wが論理″′0#のときはアドレス信
号AO−A7で選択されたセルにライトデータDが書き
込筐れる。また、リードライト信号Wが論理゛′1”の
ときはアドレス信号AO−A7で選択されたセルの内容
がRAM出力Oとして読み出される。
号AO−A7で選択されたセルにライトデータDが書き
込筐れる。また、リードライト信号Wが論理゛′1”の
ときはアドレス信号AO−A7で選択されたセルの内容
がRAM出力Oとして読み出される。
従来の試験では、RAM出力0と期待値信号とをメモリ
試験機のコンパレータで比較している。
試験機のコンパレータで比較している。
本発明のRAM集積回路が内蔵している試験用回路6は
コンパレータCおよび試験結果を記憶するレジスタRと
で構成されている。
コンパレータCおよび試験結果を記憶するレジスタRと
で構成されている。
コンパレータCの入力の一万にはRAM出力0が供給さ
れ、他方には外部から与えられる期待値信号Eが供給さ
れる。コンパレータCはこれらの2つの入力が不一致の
場合に論理“0#全出力する。この出力はレジスタRに
供給される。レジスタ几は試験を開始する前にセット信
号Sによシ論理゛′1”をセットする。外部から入力さ
れるイネーブル信号Tは、論理パ1”で入力の内容がと
り込まれるが、レジスタ几は一度論理″′0″になった
らセット信号Sがない限りそれを保持するもので、試験
結果信号Fは試験中にRAM出力0と期待値信号Eの不
一致があった場合に限シ論理′0#となり機能不良であ
ることが判明する。
れ、他方には外部から与えられる期待値信号Eが供給さ
れる。コンパレータCはこれらの2つの入力が不一致の
場合に論理“0#全出力する。この出力はレジスタRに
供給される。レジスタ几は試験を開始する前にセット信
号Sによシ論理゛′1”をセットする。外部から入力さ
れるイネーブル信号Tは、論理パ1”で入力の内容がと
り込まれるが、レジスタ几は一度論理″′0″になった
らセット信号Sがない限りそれを保持するもので、試験
結果信号Fは試験中にRAM出力0と期待値信号Eの不
一致があった場合に限シ論理′0#となり機能不良であ
ることが判明する。
次に、本発明のRAM集積回路の試験動作について説明
する。
する。
第2図は第1図に示すRAM集積回路を試験するだめの
メモリ試験システムの一例を示すシステムN4成図であ
る。
メモリ試験システムの一例を示すシステムN4成図であ
る。
第1図に示すメモリ試験システムは試験すべきRAM集
稍回路M Q −M 3〜Mnの各々にメモリ試験機T
Mが入力信号群1および期待値信号E、レジスタ全セッ
トするだめのセット信号δ、レジスタの動作可Ak示す
イネーブル信号′1゛が供給される。
稍回路M Q −M 3〜Mnの各々にメモリ試験機T
Mが入力信号群1および期待値信号E、レジスタ全セッ
トするだめのセット信号δ、レジスタの動作可Ak示す
イネーブル信号′1゛が供給される。
試FA結果は各々のRAM集積回路の外に接続された発
光ダイオードLによシ検出する。試験の結果、不良の場
合は発光ダイオードLが点灯し、該当するRAM集積回
路MQ−Mnf除去できる。
光ダイオードLによシ検出する。試験の結果、不良の場
合は発光ダイオードLが点灯し、該当するRAM集積回
路MQ−Mnf除去できる。
この場合、メモリ試験機TMの入力信号ドライバの駆動
能力が許す限シ、多数のRAM集積回路を並列に接続し
て、同時に試験できる。
能力が許す限シ、多数のRAM集積回路を並列に接続し
て、同時に試験できる。
なお、検出方法は必すしも発光ダイオードLによらなく
てもよい。
てもよい。
本発明のRAM集積回路は、メモリ試験機にあったコン
パレータとレジスタを内蔵することにより、多数のRA
M集積回路を長時間試験する必要がある場合、メモリ試
験機からのアドレス信号。
パレータとレジスタを内蔵することにより、多数のRA
M集積回路を長時間試験する必要がある場合、メモリ試
験機からのアドレス信号。
リードライト信号、ライトデータル]待値信号、セント
色号、イネーブル信号のそれぞれを多数のRAM集積回
路に並列に供給できるので、スループットを向上できる
という効果がある。
色号、イネーブル信号のそれぞれを多数のRAM集積回
路に並列に供給できるので、スループットを向上できる
という効果がある。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図に示す実施例を試験するためのメモリ試験システ
ムの一例を示すシステム構成図、第3図は従来の1(、
AM集積回路を試験するためのメモリ試験システムの一
例を示すシステム構成図である。 1・ ・RAM集積回路本体、2 メモリセルアレイ
、3・・・・行アドレスデコーダドライバ、4・・・列
アドレステコーダドライバ、訃・・・・・書込み制御セ
ンスアンプ、AQ〜A7・・・・・アドレス信号、W
・・リードライト信号、D・・・ ライトデータ、0
、、、、− RA M出力、6・・・・・・試験用回路
、C・・・コンパレータ、E・ ・期待値信号、R・
レジスタ。 S・・・・・・セット信号、T・・・・・イネーブル信
号、F・・・・・・試験結果信号、 TM、’l’M’
・・・・メモリ試験機、MO〜M3〜Mn、MO’〜M
3’・・・・・・RAM集積回路、■・・・・・・入力
信号群、00〜03・・・・・・RA M出力、CQ−
C3・・ コンパレータ、RO〜C3・・ ・・レジス
タ、S・・セット信号、T ・イネーブル信号、E・=
期待値信号、FO〜F3・・・試験結果信号、L・・・
・・・発代理人 弁理士 内 原 音 第 1 図 茅 3 凹
第1図に示す実施例を試験するためのメモリ試験システ
ムの一例を示すシステム構成図、第3図は従来の1(、
AM集積回路を試験するためのメモリ試験システムの一
例を示すシステム構成図である。 1・ ・RAM集積回路本体、2 メモリセルアレイ
、3・・・・行アドレスデコーダドライバ、4・・・列
アドレステコーダドライバ、訃・・・・・書込み制御セ
ンスアンプ、AQ〜A7・・・・・アドレス信号、W
・・リードライト信号、D・・・ ライトデータ、0
、、、、− RA M出力、6・・・・・・試験用回路
、C・・・コンパレータ、E・ ・期待値信号、R・
レジスタ。 S・・・・・・セット信号、T・・・・・イネーブル信
号、F・・・・・・試験結果信号、 TM、’l’M’
・・・・メモリ試験機、MO〜M3〜Mn、MO’〜M
3’・・・・・・RAM集積回路、■・・・・・・入力
信号群、00〜03・・・・・・RA M出力、CQ−
C3・・ コンパレータ、RO〜C3・・ ・・レジス
タ、S・・セット信号、T ・イネーブル信号、E・=
期待値信号、FO〜F3・・・試験結果信号、L・・・
・・・発代理人 弁理士 内 原 音 第 1 図 茅 3 凹
Claims (1)
- RAM出力を発生するRAM集積回路本体と、前記R
AM出力と外部から与えられる期待値信号とを比較する
コンパレータと、比較の結果を記憶するレジスタとを含
むことを特徴とするRAM集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61011350A JPS62170100A (ja) | 1986-01-21 | 1986-01-21 | Ram集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61011350A JPS62170100A (ja) | 1986-01-21 | 1986-01-21 | Ram集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62170100A true JPS62170100A (ja) | 1987-07-27 |
Family
ID=11775587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61011350A Pending JPS62170100A (ja) | 1986-01-21 | 1986-01-21 | Ram集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62170100A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0283900A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
DE4017616A1 (de) * | 1989-06-01 | 1990-12-06 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit einem auf dem chip befindlichen testschaltkreis und betriebsverfahren hierfuer |
KR100541806B1 (ko) * | 1999-07-20 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법 |
JP2007151725A (ja) * | 2005-12-02 | 2007-06-21 | Molten Corp | 電子式スタータ |
KR100825776B1 (ko) * | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | 메모리 장치 및 그 테스트 방법 |
-
1986
- 1986-01-21 JP JP61011350A patent/JPS62170100A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0283900A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
DE4017616A1 (de) * | 1989-06-01 | 1990-12-06 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit einem auf dem chip befindlichen testschaltkreis und betriebsverfahren hierfuer |
US5132937A (en) * | 1989-06-01 | 1992-07-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having on-chip test circuit and operating method thereof |
KR100541806B1 (ko) * | 1999-07-20 | 2006-01-10 | 삼성전자주식회사 | 반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법 |
JP2007151725A (ja) * | 2005-12-02 | 2007-06-21 | Molten Corp | 電子式スタータ |
KR100825776B1 (ko) * | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | 메모리 장치 및 그 테스트 방법 |
US7765442B2 (en) | 2006-08-28 | 2010-07-27 | Samsung Electronics Co., Ltd. | Memory device testable without using data and dataless test method |
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