KR100541806B1 - 반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법 - Google Patents

반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법을 공개한다. 본 발명의 회로는 복수개의 센스 증폭수단들과; 복수개의 제 1 데이터쌍을 발생하는 복수개의 제 1 래치수단들과; 복수개의 제 2 래치수단들과; 상기 복수개의 제 1 래치수단들로부터의 제 1 데이터를 이전의 비교 결과 데이터와 다음 데이터를 비교하는 체인 형태로 비교하고, 최종 비교 결과 데이터를 상기 제 1 및 제 2 파이프라이닝 펄스 사이에 인에이블되는 제어 펄스와 병합 데이터 출력 신호에 응답하여 병합 데이터 출력 인에이블 제어신호로 발생하는 복수개의 비교수단들과; 상기 병합 데이터 출력 인에이블 제어신호와 노말 출력 인에이블 제어신호의 논리곱 연산 결과와 상기 복수개의 제 2 래치수단들 중 하나로부터의 제 2 데이터쌍에 응답하여 병합 데이터를 발생하여 대표 데이터 입출력 패드로 전달하거나, 상기 대표 데이터 입출력 패드를 하이-임피던스 상태로 만드는 병합 데이터 발생수단을 구비한다. 본 발명은 노말 출력 인에이블 제어신호와 병합 데이터 출력 인에이블 제어신호의 인에이블 시점이 비슷해지기 때문에 병합 데이터의 출력 지연이 제거되고, 복수개의 비교기들이 데이터 출력 버퍼들 사이에 분산 배치되기 때문에 비교기 로직과 데이터 출력 버퍼들 사이의 데이터 전송 라인들이 차지하는 레이아웃 면적이 크게 줄어드는 효과가 있다.

Description

반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법{Merged data output circuit of a semiconductor memory device and method thereof}
도 1은 종래 기술에 의한 반도체 메모리 장치의 병합 데이터 출력회로의 구성 블록도,
도 2는 n=5 일 때 도 1에 도시된 비교기의 세부 회로도,
도 3은 도 1 및 도 2에 도시된 각종 신호들의 타이밍도,
도 4는 종래 기술의 데이터 출력 버퍼들, 비교기 및 그 데이터 전송 라인들의 개략적인 레이아웃을 나타내는 도면,
도 5는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 병합 데이터 출력회로의 구성 블록도,
도 6은 n=5 일 때 도 5에 도시된 비교기들의 세부 회로도,
도 7은 본 발명의 데이터 출력 버퍼들, 비교기들 및 그 데이터 전송 라인들의 개략적인 레이아웃을 나타내는 도면,
도 8은 도 5 및 도 6에 도시된 각종 신호들의 타이밍도,
도 9a 및 도 9b는 도 5 및 도 6에 도시된 각종 신호들의 시뮬레이션도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 2사이클 파이프라인드(pipelined) 동작을 수행하는 반도체 메모리 장치의 병합 데이터(merged data) 출력회로 및 그 방법에 관한 것이다.
일반적으로 반도체 메모리 장치가 리드 어드레스에 응답하여 소정 메모리 셀에 저장된 리드 데이터를 비트 라인쌍 및 데이터 라인쌍을 통하여 센스 증폭기로 전송하는데 소요되는 시간은 거의 일정하며, 이 시간을 줄이는데는 한계가 있다. 따라서, 리드 데이터가 센스 증폭기로 전송되는 시간보다 클록 신호의 주파수가 짧아지면 리드 어드레스가 입력된 사이클에 리드 데이터가 반도체 메모리 장치 외부로 출력되지 못하게 된다.
이러한 문제점을 보완하기 위하여 모색된 방법이 1사이클 파이프라인드 방법이다. 상기 1사이클 파이프라인드 방법은 리드 어드레스가 입력된 사이클의 1사이클 후에 리드 데이터를 반도체 메모리 장치 외부로 출력하는 방법으로서, 1사이클 리드 레이턴시(latency)를 가진다. 하지만, 반도체 메모리 장치가 고속화되어감에 따라 상기한 1사이클 파이프라인드 방법에도 한계가 나타나게 되었다.
상기한 1사이클 파이프라인드 방법의 한계를 극복하기 위하여 제안된 방법이 2사이클 파이프라인드 방법이다. 상기 2사이클 파이프라인드 방법은 리드 어드레스가 입력된 사이클의 2사이클 후에 리드 데이터를 반도체 메모리 장치 외부로 출 력하는 방법으로서, 2사이클 리드 레이턴시를 가진다. 본 발명에는 2사이클 파이프라인드 방법이 적용된다.
한편, 반도체 메모리 장치의 집적도가 증대되면 테스트 시간과 테스트 비용이 증가되는데, 이를 줄이기 위하여 리드 데이터를 병렬로 테스트하는 방법이 제안되었다. 상기 리드 데이터의 병렬 테스트 방법은 먼저 반도체 메모리 장치의 복수개(보통 2∼5개 정도) I/O(Input/Output) 라인들이 병합되어 그 중 1개 I/O 라인이 대표 I/O 라인으로 설정된 상태에서 외부 테스트 장비가 상기 대표 I/O 라인을 통해 소정 데이터("0" 또는 "1")를 라이트하여 병합된 복수개의 I/O 라인들과 연결되는 메모리 셀들에 모두 동일한 데이터가 라이트되도록 한다. 그 후, 외부 테스트 장비가 반도체 메모리 장치에 리드 명령을 인가하면 반도체 메모리 장치가 동일한 데이터가 라이트된 메모리 셀들로부터 데이터를 리드하여 서로 비교하고, 상기 비교 결과 리드 데이터가 모두 동일하면 대표 I/O 라인을 통해 리드 데이터(병합 데이터)를 출력하고, 리드 데이터가 모두 동일하지 않으면 상기 대표 I/O 라인의 출력을 하이-임피던스(High-Z) 상태로 만든다. 결과적으로, 외부 테스트 장비는 반도체 메모리 장치의 대표 I/O 라인을 통해 소정 데이터가 출력되면 해당 메모리 셀들이 양호하다고 판단하고, 대표 I/O 라인의 출력이 하이-임피던스 상태가 되면 메모리 셀들이 불량이거나 메모리 셀들로의 라이트시 오류가 발생하였거나 리드 경로에 오류가 발생하였다고 판단할 수 있게 된다. 상기한 리드 데이터의 병렬 테스트 방법은 1개의 테스트 장비가 복수개의 반도체 메모리 장치들을 동시에 테스트할 수 있도록 하므로 테스트 시간 및 비용의 감소를 가능하게 한다.
상기와 같은 리드 데이터의 병렬 테스트를 가능하게 하기 위하여 종래에는 1사이클 파이프라인드 동작을 수행하는 반도체 메모리 장치의 데이터 출력회로에 비교기를 추가하여, 상기 비교기가 복수개 메모리 셀들로부터 리드되어 센스 증폭기들을 통해 데이터 출력 버퍼들에 래치된 데이터를 병렬 형태로 비교하도록 하고, 상기 비교기의 비교 결과에 따라 대표 I/O 라인을 통해 소정 데이터(병합 데이터)를 출력하거나 대표 I/O 라인의 출력을 하이-임피던스 상태로 만들었다.
그러나, 상기에서 설명된 바와 같이 메모리 셀들로부터의 리드 데이터는 충분한 시간 마진을 가지지 않은 상태로 센스 증폭기들에 도달하기 때문에 종래 기술과 같이 1사이클 파이프라인드 동작을 수행하는 상태에서 비교기의 비교 동작에 소요되는 시간 지연까지 고려되면 병합 데이터의 출력이 노말 데이터의 출력보다 늦어지는 문제점이 있었다. 이런 문제점은 반도체 메모리 장치가 고속화되어감에 따라 더욱 심각해지게 된다.
또한, 종래에는 비교기가 복수개의 리드 데이터를 병렬 형태로 처리하는 하나의 로직으로 구성되어 2개의 데이터 출력 버퍼들 사이에 배치되기 때문에 실제 레이아웃 구현시 복수개의 데이터 출력 버퍼들과 비교기 로직 사이의 데이터 전송 라인들이 많은 레이아웃 면적을 차지하게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 병합 데이터의 출력 지연이 제거되고, 비교기 로직과 데이터 출력 버퍼들 사이의 데이터 전송 라인들이 차지하는 레이아웃 면적이 감소되는 반도체 메모리 장치의 병합 데이터 출력회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 병합 데이터 출력방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치의 병합 데이터 출력회로는 메모리 셀 어레이와, 병합 데이터 출력 모드시 병합되는 복수개의 데이터 입출력 패드들을 구비한 반도체 메모리 장치에 있어서, 상기 메모리 셀 어레이로부터 리드되는 복수개의 데이터를 증폭하여 복수개의 센스 데이터쌍을 발생하는 복수개의 센스 증폭수단들과; 제 1 파이프라이닝 펄스에 응답하여 상기 복수개의 센스 데이터쌍을 반전하고 1차로 래치하여 복수개의 제 1 데이터쌍을 발생하는 복수개의 제 1 래치수단들과; 제 2 파이프라이닝 펄스에 응답하여 상기 복수개의 제 1 데이터쌍을 반전하고 2차로 래치하여 복수개의 제 2 데이터쌍을 발생하는 복수개의 제 2 래치수단들과; 상기 복수개의 제 1 및 제 2 래치수단들 사이에 일대일 대응으로 연결되고 상호 직렬로 연결되어 상기 복수개의 제 1 데이터를 이전의 비교 결과 데이터와 다음 데이터를 비교하는 체인 형태로 비교하고, 최종 비교 결과 데이터를 상기 제 1 및 제 2 파이프라이닝 펄스 사이에 인에이블되는 제어 펄스와 병합 데이터 출력 신호에 응답하여 병합 데이터 출력 인에이블 제어신호로 발생하는 복수개의 비교수단들과; 상기 병합 데이터 출력 인에이블 제어신호와 노말 출력 인에이블 제어신호의 논리곱 연산 결과와 상기 복수개의 제 2 래치수단들 중 하나로부터의 제 2 데이터쌍에 응답하여 병합 데이터를 발생하여 상기 복수개의 데이터 입출력 패드 중 대표 패드로 전달하거나, 상기 대표 패드를 하이-임피던스 상태로 만드는 병합 데이터 발생수단을 구비한 것을 특징으로 한다.
상기 복수개의 비교수단들은 상기 제 1 및 제 2 래치수단들 사이에 하나씩 분산 배치되는 것이 바람직하고, 상기 복수개의 비교수단들 중 첫 번째 비교수단은 상기 복수개의 제 1 데이터 중 해당 데이터에 응답하여 상기 해당 데이터와 동일한 레벨의 데이터쌍을 발생하는 비교기이고, 첫 번째 비교수단과 마지막 비교수단을 제외한 나머지 비교수단들은 상기 복수개의 제 1 데이터 중 해당 데이터와 이전 비교수단으로부터의 데이터쌍을 비교하여 3개 데이터의 레벨이 모두 동일하면 상기 해당 데이터와 동일한 레벨의 데이터쌍을 발생하고 하나라도 다르면 서로 다른 레벨의 데이터쌍을 발생하는 비교기들이고, 마지막 비교수단은 상기 복수개의 제 1 데이터 중 해당 데이터와 이전 비교수단으로부터의 데이터쌍을 비교하여 3개 데이터의 레벨이 모두 동일할 때만 상기 제어 펄스에 응답하여 상기 병합 데이터 출력 인에이블 제어신호를 인에이블시키는 비교기인 것이 바람직하며, 상기 마지막 비교수단은 상기 제 1 파이프라이닝 펄스를 소정 시간 지연시켜 상기 제어 펄스를 발생하는 지연부를 구비하는 것이 바람직하다.
또한, 상기 제어 펄스는 상기 제 1 파이프라이닝 펄스의 지연 펄스인 것이 바람직하다.
상기한 다른 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치의 병합 데이터 출력방법은 메모리 셀 어레이와, 병합 데이터 출력 모드시 병합되는 복수개의 데이터 입출력 패드들을 구비한 반도체 메모리 장치의 병합 데이터 출력 방법에 있어서, 상기 메모리 셀 어레이로부터 리드되는 복수개의 데이터를 증폭하여 복수개의 센스 데이터쌍을 발생하는 제 1 단계와; 상기 복수개의 센스 데이터쌍을 제 1 파이프라이닝 펄스에 응답하여 반전하고 1차 래치하여 복수개의 제 1 데이터쌍을 발생하는 제 2 단계와; 상기 복수개의 제 1 데이터를 이전의 비교 결과 데이터와 다음 데이터를 비교하는 체인 형태로 비교하여 최종 비교 결과 데이터를 발생하는 제 3 단계와; 상기 최종 비교 결과 데이터를 상기 제 1 파이프라이닝 펄스의 지연 펄스에 응답하여 병합 데이터 출력 인에이블 제어신호로 발생하는 제 4 단계와; 상기 복수개의 제 1 데이터쌍을 상기 지연 펄스보다 인에이블 시점이 늦은 제 2 파이프라이닝 펄스에 응답하여 반전하고 2차 래치하여 복수개의 제 2 데이터쌍을 발생하는 제 5 단계와; 상기 병합 데이터 출력 인에이블 제어신호와 노말 출력 인에이블 제어신호의 논리곱 연산 결과와 상기 복수개의 제 2 데이터쌍 중 하나에 응답하여 병합 데이터를 발생하여 상기 복수개의 데이터 입출력 패드 중 대표 패드로 전달하거나, 상기 대표 패드를 하이-임피던스 상태로 만드는 제 6 단계를 구비한 것을 특징으로 한다.
본 발명의 설명에 앞서 종래 기술의 일례에 대한 상세 구성 및 동작을 먼저 설명하기로 한다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 병합 데이터 출력회로의 구성 블록도로서, 상기 병합 데이터 출력회로는 1사이클 파이프라인드 동작을 수행한 다.
종래 기술에 따른 병합 데이터 출력회로는 도 1에 도시된 바와 같이 하는 n개의 센스 증폭기들(S/A, 10-1∼10-n)과, n개의 레벨 컨버터 및 래치들(21-1∼21-n)과, n개의 레지스터들(22-1∼22-n)과, n개의 출력 인에이블부들(23-1∼23-n)과, 비교기(30)와, n개의 오프칩 드라이버들(OCD, 40-1∼40-n)로 구성된다. 여기서, 동일한 I/O 라인 상에 위치한 레벨 컨버터 및 래치와, 레지스터와, 출력 인에이블부를 다음에서는 데이터 출력 버퍼라 칭한다.
상기 n개의 센스 증폭기들(10-1∼10-n)은 메모리 셀 어레이(도면상 도시되지 않음)로부터 리드되는 n개의 데이터(DCORE1∼DCOREn)를 증폭하여 n개의 센스 데이터쌍(SAS1, SAS1b∼SASn, SASnb)을 발생한다.
상기 n개의 레벨 컨버터 및 래치들(21-1∼21-n)은 n개의 센스 증폭기들(10-1∼10-n)과 일대일 대응으로 연결되며, n개의 센스 데이터쌍(SAS1, SAS1b∼SASn, SASnb)을 반전하고 래치하여 n개의 제 1 데이터쌍을 발생한다.
상기 n개의 레지스터들(22-1∼22-n)은 n개의 레벨 컨버터 및 래치들(21-1∼21-n)과 일대일 대응으로 연결되며, 파이프라이닝 펄스(pipelining pulse, KDATA)에 응답하여 n개의 제 1 데이터쌍을 반전하고 래치하여 n개의 제 2 데이터쌍을 발생한다.
상기 비교기(30)는 n개의 레벨 컨버터 및 래치들(21-1∼21-n)로부터 n개의 제 1 데이터쌍 중 비반전 데이터(DMDQ1∼DMDQn)만 병렬로 입력받아 동시에 비교하여 최종 비교 결과 데이터를 발생하고, 병합 데이터 출력 신호(MDQb)와 파이프라이닝 펄스(KDATA)에 응답하여 상기 최종 비교 결과 데이터를 반전하고 래치하여 병합 데이터 출력 인에이블 제어신호(MDQOE)를 발생한다. 상기 병합 데이터 출력 신호(MDQb)는 리드 데이터의 병렬 테스트 모드시 "로우" 레벨로 인에이블되는 신호이고, 파이프라이닝 펄스(KDATA)는 클록신호에 동기되어 인에이블되는 펄스이다.
상기 n개의 출력 인에이블부들(23-1∼23-n)은 n개의 레지스터들(22-1∼22-n)과 일대일 대응으로 연결된다. 그 중, 대표 I/O 라인 상에 위치한 출력 인에이블부(23-n)는 노말 출력 인에이블 제어신호(OE)와 병합 데이터 출력 인에이블 제어신호(MDQOE)의 논리곱 연산 결과에 응답하여 해당 제 2 데이터쌍을 해당 오프칩 드라이버(40-n)에 전달한다. 나머지 I/O 라인들에 위치한 출력 인에이블부들 각각은 노말 출력 인에이블 제어신호(OE)에 응답하여 해당 제 2 데이터쌍을 해당 오프칩 드라이버들에 전달한다.
상기 n개의 오프칩 드라이버들(40-1∼40-n)은 n개의 출력 인에이블부들(23-1∼23-n)과 일대일 대응으로 연결되며, 소정 출력 인에이블부(23-1∼23-n 중 하나)로부터 제 2 데이터쌍을 전달받으면 제 2 데이터쌍에 응답하여 해당 출력 데이터(DQ1∼DQn 중 하나)를 발생하여 해당 데이터 입출력 패드(도면상 도시되지 않음)에 전달하고, 제 2 데이터쌍을 전달받지 못하면 해당 데이터 입출력 패드를 하이-임피던스 상태로 만든다.
도 2는 도 1에 도시된 비교기의 세부 회로도로서, n=5 인 경우를 예로 들었다.
비교기는 5개의 레벨 컨버터 및 래치들로부터 병렬로 입력되는 5개의 제 1 데이터(DMDQ1∼DMDQ5)를 반전 논리곱 연산하는 2개의 NAND 게이트들(NAND31, NAND32)과, 상기 5개의 제 1 데이터(DMDQ1∼DMDQ5)를 반전 논리합 연산하는 2개의 NOR 게이트들(NOR31, NOR32)과, 상기 NAND 게이트들(NAND31, NAND32)의 출력 데이터를 반전 논리합 연산하는 NOR 게이트(NOR33)와, 상기 NOR 게이트들(NOR31, NOR32)의 출력 데이터를 반전 논리곱 연산하는 NAND 게이트(NAND33)와, 상기 NAND 게이트(NAND33)의 출력 데이터를 반전시키는 인버터(I31)와, 상기 NOR 게이트(NOR33)의 출력 데이터(①)와 인버터(I31)의 출력 데이터(②)와 병합 데이터 출력 신호(MDQb)를 반전 논리합 연산하는 NOR 게이트(NOR34)와, 파이프라이닝 펄스(KDATA)를 반전시키는 인버터(I32)와, 상기 인버터(I32)의 출력 펄스를 반전시키는 인버터(I33)와, 상기 2개 인버터들(I32, I33)의 출력 펄스에 응답하여 상기 NOR 게이트(NOR34)의 출력 데이터(COMP1)를 반전시키는 클록드(clocked) 인버터부(31)와, 상기 클록드 인버터부(31)의 출력 데이터를 래치하는 래치부(32)와, 상기 래치부(32)에 의해 래치된 데이터(③)를 소정 시간 지연시켜 병합 데이터 출력 인에이블 제어신호(MDQOE)를 발생하는 지연부(33)로 구성된다.
상기 클록드 인버터부(31)는 소스가 전원에 연결되고 NOR 게이트(NOR34)의 출력 데이터(COMP1)가 게이트에 인가되는 PMOS 트랜지스터(P31)와, 상기 PMOS 트랜 지스터(P31)와 직렬로 연결되고 인버터(I32)의 출력 펄스가 게이트에 인가되는 PMOS 트랜지스터(P32)와, 상기 PMOS 트랜지스터(P32)와 직렬로 연결되고 인버터(I33)의 출력 펄스가 게이트에 인가되는 NMOS 트랜지스터(N31)와, 상기 NMOS 트랜지스터(N131)와 직렬로 연결되고 소스가 접지에 연결되며 NOR 게이트(NOR34)의 출력 데이터(COMP1)가 게이트에 인가되는 NMOS 트랜지스터(N32)로 구성된다. 상기 래치부(32)는 2개의 인버터들(I34, I35)로 구성되고, 지연부(33)도 2개의 인버터들(I36, I37)로 구성된다.
도 2에 도시된 비교기의 동작을 다음 표 1을 참조하여 설명한다.
① ② COMP1 ③ MDQOE
DMDQ1∼DMDQ5가 모두 "H" H L L H H
DMDQ1∼DMDQ5가 모두 "L" L H L H H
DMDQ1∼DMDQ5에 "H"와 "L"이 혼합 L L H L L
상기 표 1은 리드 데이터의 병렬 테스트를 위하여 병합 데이터 출력 신호(MDQb)가 "로우" 레벨로 인에이블된 상태에서 i) 5개의 제 1 데이터(DMDQ1∼DMDQ5)가 모두 "하이(H)" 레벨인 경우 ii) 5개의 제 1 데이터(DMDQ1∼DMDQ5)가 모두 "로우(L)" 레벨인 경우 iii) 5개의 제 1 데이터(DMDQ 1∼DMDQ5)에 "하이" 레벨과 "로우" 레벨이 혼합되어 있는 경우 각각에 대해 NOR 게이트(NOR33)의 출력 데이터(①)와, 인버터(I31)의 출력 데이터(②)와, NOR 게이트(NOR34)의 출력 데이터(COMP1)와, 래치부(32)의 래치 데이터(③)와, 병합 데 이터 출력 인에이블 제어신호(MDQOE)의 논리 레벨이 각각 나타나 있다. 여기서, i)과 ii)는 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등이 양호한 경우에 해당되고, iii)은 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등에 오류가 발생한 경우에 해당된다.
i) 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등이 양호하여 5개의 제 1 데이터(DMDQ1∼DMDQ5)가 모두 "하이" 레벨인 경우,
2개의 NAND 게이트들(NAND31, NAND32)의 출력 데이터는 모두 "로우" 레벨이 되어 NOR 게이트(NOR33)의 출력 데이터(①)는 "하이" 레벨이 되고, 2개의 NOR 게이트들(NOR31, NOR32)의 출력 데이터는 모두 "로우" 레벨이 되어 NAND 게이트(NAND33)의 출력 데이터는 "하이" 레벨이 되며, 인버터(I31)의 출력 데이터(②)는 "로우" 레벨이 되고, NOR 게이트(NOR34)의 출력 데이터(COMP1)는 "로우" 레벨이 된다. 여기서, NOR 게이트(NOR34)의 출력 데이터(COMP1)는 최종 비교 결과 데이터에 해당된다. 그 후, 2개 인버터들(I32, I33)의 출력 펄스(파이프라이닝 펄스(KDATA)의 반전 펄스와 지연 펄스)에 동기되어 클록드 인버터부(31)의 출력 데이터는 "하이" 레벨이 되고, 그 "하이" 레벨 데이터는 래치부(32)에 의해 래치되고 지연부(33)에 의해 소정 시간 지연되어 결국 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "하이" 레벨이 된다.
ii) 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등이 양호하여 5개의 제 1 데이터(DMDQ1∼DMDQ5)가 모두 "로우" 레벨인 경우,
2개의 NAND 게이트들(NAND31, NAND32)의 출력 데이터는 모두 "하이" 레벨이 되어 NOR 게이트(NOR33)의 출력 데이터(①)는 "로우" 레벨이 되고, 2개의 NOR 게이트들(NOR31, NOR32)의 출력 데이터는 모두 "하이" 레벨이 되어 NAND 게이트(NAND33)의 출력 데이터는 "로우" 레벨이 되며, 인버터(I31)의 출력 데이터(②)는 "하이" 레벨이 되고, NOR 게이트(NOR34)의 출력 데이터(COMP1)는 "로우" 레벨이 된다. 그 후, 2개 인버터들(I32, I33)의 출력 펄스에 동기되어 클록드 인버터부(31)의 출력 데이터는 "하이" 레벨이 되고, 그 "하이" 레벨 데이터는 래치부(32)에 의해 래치되고 지연부(33)에 의해 소정 시간 지연되어 결국 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "하이" 레벨이 된다.
iii) 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등에 오류가 발생하여 5개의 제 1 데이터(DMDQ1∼DMDQ5)에 "하이" 레벨과 "로우" 레벨이 혼합되어 있는 경우,
2개의 NAND 게이트들(NAND31, NAND32)의 출력 데이터 중 적어도 하나 이상이 "하이" 레벨이 되어 NOR 게이트(NOR33)의 출력 데이터(①)는 "로우" 레벨이 되고, 2개의 NOR 게이트들(NOR31, NOR32)의 출력 데이터 중 적어도 하나 이상이 "로우" 레벨이 되어 NAND 게이트(NAND33)의 출력 데이터는 "하이" 레벨이 되며, 인버터(I31)의 출력 데이터(②)는 "로우" 레벨이 되고, NOR 게이트(NOR34)의 출력 데이터(COMP1)는 "하이" 레벨이 된다. 그 후, 2개 인버터들(I32, I33)의 출력 펄스에 동기되어 클록드 인버터부(31)의 출력 데이터는 "로우" 레벨이 되고, 그 "로우" 레벨 데이터는 래치부(32)에 의해 래치되고 지연부(33)에 의해 소정 시간 지연되어 결국 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "로우" 레벨이 된다.
상기와 같이 구성된 종래 기술에 따른 병합 데이터 출력회로가 병합 데이터를 출력하는 과정을 도 3에 도시된 타이밍도를 참조하여 상세하게 설명한다.
먼저, 노말 모드시에는 병합 데이터 출력 신호(MDQb)가 "하이" 레벨로 유지되어 병합 데이터 출력 인에이블 제어신호(MDQOE) 역시 "하이" 레벨로 유지되므로 n개의 출력 인에이블부들(23-1∼23-n)은 노말 출력 인에이블 제어신호(OE)에 응답하여 n개의 제 2 데이터쌍을 n개의 오프칩 드라이버들(40-1∼40-n)에 전달하고, 그 결과 n개의 오프칩 드라이버들(40-1∼40-n) 각각에서는 출력 데이터(DQ1∼DQn)가 발생된다.
반면, 병합 데이터 출력 모드(리드 데이터의 병렬 테스트 모드)시에는 병합 데이터 출력 신호(MDQb)가 "로우" 레벨로 인에이블되어 유지된다. 이 상태에서 첫 번째 사이클(I)에 클록신호에 동기되어 리드 어드레스(A1)가 입력되면 메모리 셀 어레이로부터 n개의 데이터(DCORE1∼DCOREn)가 리드되어 두 번째 사이클(II)의 중반에 n개의 센스 증폭기들(10-1∼10-n)에 인가되고, 상기 센스 증폭기들(10-1∼10-n) 각각은 입력 데이터(DCORE1∼DCOREn)를 증폭하여 n개의 센스 데이터쌍(SAS1, SAS1b∼SASn, SASnb)을 발생하고, n개의 레벨 컨버터 및 래치들(21-1∼21-n) 각각은 이 센스 데이터쌍(SAS1, SAS1b∼SASn, SASnb)을 반전하고 래치하여 n개의 제 1 데이 터쌍을 발생한다.
그 후, 두 번째 사이클(II)의 클록신호에 동기되어 두 번째 사이클(II)의 후반에 파이프라이닝 펄스(KDATA)가 인에이블되면 n개의 레지스터들(22-1∼22-n)은 파이프라이닝 펄스(KDATA)에 응답하여 n개의 제 1 데이터쌍을 반전하고 래치하여 n개의 제 2 데이터쌍을 발생한다.
아울러, 상기 레지스터들(22-1∼22-n)이 n개의 제 2 데이터쌍을 발생하는 동안 비교기(30)는 n개의 제 1 데이터쌍 중 비반전 데이터(DMDQ1∼DMDQn)를 병렬로 입력받아 동시에 비교하여 최종 비교 결과 데이터(COMP1)를 발생하고, 병합 데이터 출력 신호(MDQb)가 "로우" 레벨로 유지된 상태에서 파이프라이닝 펄스(KDATA)에 응답하여 상기 최종 비교 결과 데이터(COMP1)를 반전하고 래치하여 병합 데이터 출력 인에이블 제어신호(MDQOE)를 발생한다. 이 때, 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등이 양호하여 n개의 리드 데이터(DCORE1∼DCOREn)가 모두 "로우" 레벨이거나 "하이" 레벨인 경우에는 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "하이" 레벨로 인에이블되고, 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등에 오류가 발생하여 n개의 리드 데이터(DCORE1∼DCOREn)에 "로우" 레벨과 "하이" 레벨이 혼합되어 있는 경우에는 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "로우" 레벨로 디스에이블된다.
한편, 상기 비교기(30)가 레벨 컨버터 및 래치들(21-1∼21-n)로부터 제 1 데이터(DMDQ1∼DMDQn)를 입력받아 병합 데이터 출력 인에이블 제어신호(MDQOE)를 발생 하기까지는 소정 시간이 소요되어 병합 데이터 출력 인에이블 제어신호(MDQOE)의 인에이블 시점은 노말 출력 인에이블 신호(OE)의 인에이블 시점보다 늦어지게 된다. 그 결과, 대표 I/O 라인 상에 위치한 출력 인에이블부(23-n)는 병합 데이터 출력 인에이블 제어신호(MDQOE)에 응답하여 레지스터(22-n)에서 발생되는 제 2 데이터쌍을 오프칩 드라이버(40-n)에 선택적으로 전달한다.
상기에서 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등이 양호하여 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "하이" 레벨로 인에이블되는 경우 출력 인에이블부(23-n)는 레지스터(22-n)에서 발생되는 제 2 데이터쌍을 오프칩 드라이버(40-n)에 전달하여 상기 오프칩 드라이버(40-n)가 두 번째 사이클(II)의 후반에 "하이" 또는 "로우" 레벨의 병합 데이터(DQn)를 발생하도록 하고, 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등에 오류가 발생하여 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "로우" 레벨로 디스에이블되는 경우 출력 인에이블부(23-n)는 레지스터(22-n)에서 발생되는 제 2 데이터쌍을 오프칩 드라이버(40-n)에 전달하지 않아 상기 오프칩 드라이버(40-n)가 두 번째 사이클(II)의 후반에 해당 데이터 입출력 패드를 하이-임피던스 상태로 만들도록 한다.
그 후, 병합 데이터 출력 신호(MDQb)가 계속 "로우" 레벨로 유지되면 상기와 같은 동작이 반복 수행된다.
그러나, 상기와 같이 종래에는 병합 데이터 출력 모드시 비교기(30)의 비교 동작에 소요되는 시간 지연으로 인해 병합 데이터 출력 인에이블 제어신호(MDQOE) 의 인에이블 시점이 노말 출력 인에이블 제어신호(OE)보다 훨씬 늦어지게 되기 때문에 상기 병합 데이터 출력 인에이블 제어신호(MDQOE)와 노말 출력 인에이블 제어신호(OE)의 논리곱 연산 결과에 응답하여 발생되는 병합 데이터(DQn)의 출력이 노말 출력 인에이블 제어신호(OE)에만 응답하여 발생되는 노말 데이터의 출력보다 늦어지게 되는 문제점이 있었다.
또한, 종래 기술에 따른 병합 데이터 출력회로를 실제 레이아웃으로 구현하는 경우 도 4에 도시된 바와 같이 복수개의 데이터 출력 버퍼들 중 2개 데이터 출력 버퍼들 사이에 비교기를 배치하는데, 이 때 데이터 출력 버퍼들 각각의 레벨 컨버터 및 래치에서 발생된 제 1 데이터가 비교기에 병렬로 입력되어야 하므로 데이터 출력 버퍼들과 비교기 사이의 데이터 전송 라인들은 도 4에 도시된 바와 같이 배치된다. 그 결과, 병합된 I/O 라인들의 개수에 비례하여 데이터 출력 버퍼들의 개수가 증가될수록 도 4에 도시된 d1도 증가하여 데이터 출력 버퍼들과 비교기 사이의 데이터 전송 라인들이 차지하는 레이아웃 면적이 커지게 되는 문제점이 있었다.
도 5는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 병합 데이터 출력회로의 구성 블록도로서, 상기 병합 데이터 출력회로는 2 사이클 파이프라인드 동작을 수행한다.
본 발명의 일 실시예에 따른 병합 데이터 출력회로는 도 5에 도시된 바와 같이 n개의 센스 증폭기들(S/A, 110-1∼110-n)과, n개의 레벨 컨버터 및 래치들(121- 1∼121-n)과, n개의 레지스터들(122-1∼122-n)과, n개의 출력 인에이블부들(123-1∼123-n)과, n개의 비교기들(130-1∼130-n)과, n개의 오프칩 드라이버들(OCD, 140-1∼140-n)로 구성된다. 여기서, 동일한 I/O 라인 상에 위치한 레벨 컨버터 및 래치와, 레지스터와, 출력 인에이블부를 다음에서는 데이터 출력 버퍼라 칭한다.
상기 n개의 센스 증폭기들(110-1∼110-n)은 메모리 셀 어레이(도면상 도시되지 않음)로부터 리드되는 n개의 데이터(DCORE1∼DCOREn)를 증폭하여 n개의 센스 데이터쌍을 발생한다.
상기 n개의 레벨 컨버터 및 래치들(121-1∼121-n)은 n개의 센스 증폭기들(110-1∼110-n)과 일대일 대응으로 연결되며, 제 1 파이프라이닝 펄스(KPIPE)에 응답하여 n개의 센스 데이터쌍을 반전하고 1차로 래치하여 n개의 제 1 데이터쌍(DDOB1, DDOB1b∼DDOBn, DDOBnb)을 발생한다. 상기 레벨 컨버터 및 래치들(121-1∼121-n)이 종래 기술의 레벨 컨버터 및 래치들(21-1∼21-n)과 다른 점은 제 1 파이프라이닝 펄스(KPIPE)에 응답하여 n개의 제 1 데이터쌍(DDOB1, DDOB1b∼DDOBn, DDOBnb)을 발생한다는 것이다. 여기서, 제 1 파이프라이닝 펄스(KPIPE)는 클록신호에 동기되어 인에이블되는 펄스이다.
상기 n개의 레지스터들(122-1∼122-n)은 n개의 레벨 컨버터 및 래치들(121-1∼121-n)과 일대일 대응으로 연결되며, 제 2 파이프라이닝 펄스(KDATA)에 응답하여 n개의 제 1 데이터쌍(DDOB1, DDOB1b∼DDOBn, DDOBnb)을 반전하고 2차로 래치하여 n개 의 제 2 데이터쌍을 발생한다. 여기서, 제 2 파이프라이닝 펄스(KDATA)는 클록신호에 동기되어 인에이블되는 펄스이다.
상기 n개의 비교기들(130-1∼130-n)은 n개의 레벨 컨버터 및 래치들(121-1∼121-n)과 레지스터들(122-1∼122-n) 사이에 일대일 대응으로 연결되고 상호 직렬로 연결되며, n개의 제 1 데이터쌍(DDOB1, DDOB1b∼DDOBn, DDOBnb) 중 비반전 데이터(DDOB1∼DDOBn)를 이전의 비교 결과 데이터와 다음 데이터를 비교하는 체인 형태로 모두 비교하고, 최종 비교 결과 데이터를 제 1 파이프라이닝 펄스(KPIPE)의 지연 펄스와 병합 데이터 출력 신호(MDQb)에 응답하여 병합 데이터 출력 인에이블 제어신호(MDQOE)로 발생한다. 여기서, 병합 데이터 출력 신호(MDQb)는 리드 데이터의 병렬 테스트 모드시 "로우" 레벨로 인에이블되는 신호이고, 제 1 파이프라이닝 펄스(KPIPE)의 지연 펄스는 제 2 파이프라이닝 펄스(KDATA)보다 인에이블 시점이 빠른 펄스이다. 아울러, 비교기들(130-1∼130-n)은 n개의 비반전 데이터(DDOB1∼DDOBn) 대신 n개의 반전 데이터(DDOB1b∼DDOB nb)를 입력받아 체인 형태의 비교 동작을 수행할 수도 있다.
상기 n개의 출력 인에이블부들(123-1∼123-n)은 n개의 레지스터들(122-1∼122-n)과 일대일 대응으로 연결되어 있다. 그 중, 대표 I/O 라인 상에 위치한 출력 인에이블부(123-n)는 노말 출력 인에이블 제어신호(OE)와 병합 데이터 출력 인에이블 제어신호(MDQOE)의 논리곱 연산 결과에 응답하여 해당 제 2 데이터쌍을 해당 오프칩 드라이버(140-n)에 전달한다. 나머지 I/O 라인들에 위 치한 출력 인에이블부들 각각은 노말 출력 인에이블 제어신호(OE)에 응답하여 해당 제 2 데이터쌍을 해당 오프칩 드라이버들에 전달한다.
상기 n개의 오프칩 드라이버들(140-1∼140-n)은 n개의 출력 인에이블부들(123-1∼123-n)과 일대일 대응으로 연결되며, 소정 출력 인에이블부(123-1∼123-n 중 하나)로부터 제 2 데이터쌍을 전달받으면 제 2 데이터쌍에 응답하여 해당 출력 데이터(DQ1∼DQn 중 하나)를 발생하여 해당 데이터 입출력 패드(도면상 도시되지 않음)에 전달하고, 제 2 데이터쌍을 전달받지 못하면 해당 데이터 입출력 패드를 하이-임피던스 상태로 만든다.
도 6은 도 5에 도시된 비교기들의 세부 회로도로서, n=5인 경우를 예로 들었다.
제 1 비교기(130-1)는 해당 레벨 컨버터 및 래치에서 발생되는 제 1 데이터(DDOB1)를 전원 전압 및 접지 전압과 비교하여 상기 제 1 데이터(DDOB1)와 동일한 레벨의 데이터쌍을 발생한다. 상기 제 1 비교기(130-1)는 제 1 데이터(DDOB1)와 전원 전압을 반전 논리곱 연산하는 NAND 게이트(NAND131)와, 상기 NAND 게이트(NAND131)의 출력 데이터를 반전시키는 인버터(I131)와, 상기 제 1 데이터(DDOB1)와 접지 전압을 반전 논리합 연산하는 NOR 게이트(NOR131)와, 상기 NOR 게이트(NOR131)의 출력 데이터를 반전시키는 인버터(I132)로 구성된다. 여기서, 2개의 인버터들(I131, I132)은 제 1 데이터(DDOB1)가 "하이" 레벨인 경우 "하 이" 레벨의 데이터쌍을 발생하고, 제 1 데이터(DDOB1)가 "로우" 레벨인 경우 "로우" 레벨의 데이터쌍을 발생한다.
제 2 비교기(130-2)는 해당 레벨 컨버터 및 래치에서 발생되는 제 1 데이터(DDOB2)를 제 1 비교기(130-1)로부터의 데이터쌍과 비교하여 3개 데이터의 레벨이 모두 동일하면 상기 제 1 데이터(DDOB2)와 동일한 레벨의 데이터쌍을 발생하고, 하나라도 다르면 서로 다른 레벨의 데이터쌍을 발생한다. 상기 제 2 비교기(130-2)는 제 1 데이터(DDOB2)와 제 1 비교기(130-1)의 인버터(I131)의 출력 데이터를 반전 논리곱 연산하는 NAND 게이트(NAND132)와, 상기 NAND 게이트(NAND132)의 출력 데이터를 반전시키는 인버터(I133)와, 상기 제 1 데이터(DDOB2)와 제 1 비교기(130-1)의 인버터(I132)의 출력 데이터를 반전 논리합 연산하는 NOR 게이트(NOR132)와, 상기 NOR 게이트(NOR132)의 출력 데이터를 반전시키는 인버터(I134)로 구성된다. 여기서, 2개의 인버터들(I133, I134)은 제 1 비교기(130-1)로부터의 데이터쌍과 제 1 데이터(DDOB2)가 모두 "하이" 레벨인 경우 "하이" 레벨의 데이터쌍을 발생하고, 제 1 비교기(130-1)로부터의 데이터쌍과 제 1 데이터(DDOB2)가 모두 "로우" 레벨인 경우 "로우" 레벨의 데이터쌍을 발생한다. 반면, 제 1 비교기(130-1)로부터의 데이터쌍은 "하이" 레벨인데 제 1 데이터(DDOB2)가 "로우" 레벨이거나, 제 1 비교기(130-1)로부터의 데이터쌍은 "로우" 레벨인데 제 1 데이터(DDOB2)가 "하이" 레벨인 경우 인버터(I133)는 "로우" 레벨의 데이터를 발생하고, 인버터(I134)는 "하이" 레벨의 데이터를 발생한다.
상기 제 3 비교기(130-3)는 해당 레벨 컨버터 및 래치에서 발생되는 제 1 데이터(DDOB3)를 제 2 비교기(130-2)로부터의 데이터쌍과 비교하여 3개 데이터의 레벨이 모두 동일하면 상기 제 1 데이터(DDOB3)와 동일한 레벨의 데이터쌍을 발생하고, 하나라도 다르면 서로 다른 레벨의 데이터쌍을 발생한다. 상기 제 3 비교기(130-3)는 제 1 데이터(DDOB3)와 제 2 비교기(130-2)의 인버터(I133)의 출력 데이터를 반전 논리곱 연산하는 NAND 게이트(NAND133)와, 상기 NAND 게이트(NAND133)의 출력 데이터를 반전시키는 인버터(I135)와, 상기 제 1 데이터(DDOB3)와 제 2 비교기(130-2)의 인버터(I134)의 출력 데이터를 반전 논리합 연산하는 NOR 게이트(NOR133)와, 상기 NOR 게이트(NOR133)의 출력 데이터를 반전시키는 인버터(I136)로 구성된다. 여기서, 2개의 인버터들(I135, I136)은 제 2 비교기(130-2)로부터의 데이터쌍과 제 1 데이터(DDOB3)가 모두 "하이" 레벨인 경우 "하이" 레벨의 데이터쌍을 발생하고, 제 2 비교기(130-2)로부터의 데이터쌍과 제 1 데이터(DDOB3)가 모두 "로우" 레벨인 경우 "로우" 레벨의 데이터쌍을 발생한다. 반면, 제 2 비교기(130-2)로부터의 데이터쌍은 "하이" 레벨인데 제 1 데이터(DDOB3)가 "로우" 레벨이거나, 제 2 비교기(130-2)로부터의 데이터쌍은 "로우" 레벨인데 제 1 데이터(DDOB3)가 "하이" 레벨이거나, 제 2 비교기(130-2)로부터의 데이터쌍이 "로우" 및 "하이" 레벨인 경우 인버터(I135)는 "로우" 레벨의 데이터를 발생하고, 인버터(I136)는 "하이" 레벨의 데이터를 발생한다.
제 4 비교기(130-4)는 해당 레벨 컨버터 및 래치에서 발생되는 제 1 데이터(DDOB4)와 제 3 비교기(130-3)의 인버터(I135)의 출력 데이터를 반전 논리곱 연산하는 NAND 게이트(NAND134)와, 상기 NAND 게이트(NAND134)의 출력 데이터를 반전시키는 인버터(I137)와, 상기 제 1 데이터(DDOB4)와 제 3 비교기(130-3)의 인버터(I136)의 출력 데이터를 반전 논리합 연산하는 NOR 게이트(NOR134)와, 상기 NOR 게이트(NOR134)의 출력 데이터를 반전시키는 인버터(I138)로 구성된다. 상기 제 4 비교기(130-4)의 동작은 상기에서 설명된 제 3 비교기(130-3)의 동작에 준한다.
제 5 비교기(130-5)는 해당 레벨 컨버터 및 래치에서 발생되는 제 1 데이터(DDOB5)를 제 4 비교기(130-4)로부터의 데이터쌍과 비교하여 3개 데이터의 레벨이 모두 동일하면 제어 펄스(KDT, KDTb)와 병합 데이터 출력 신호(MDQb)에 응답하여 병합 데이터 출력 인에이블 제어신호(MDQOE)를 인에이블시킨다. 상기 제 5 비교기(130-5)는 제 1 데이터(DDOB5)와 제 4 비교기(130-4)의 인버터(I137)의 출력 데이터를 반전 논리곱 연산하는 NAND 게이트(NAND135)와, 상기 NAND 게이트(NAND135)의 출력 데이터를 반전시키는 인버터(I139)와, 상기 제 1 데이터(DDOB5)와 제 4 비교기(130-4)의 인버터(I138)의 출력 데이터를 반전 논리합 연산하는 NOR 게이트(NOR135)와, 상기 인버터(I139)의 출력 데이터(④)와 상기 NOR 게이트(NOR135)의 출력 데이터(⑤)를 반전 논리합 연산하는 NOR 게이트(NOR136)와, 상기 NOR 게이트(NOR136)의 출력 데이터(CHAINw)를 접지 전압과 반전 논리합 연산하는 NOR 게이트(NOR137)와, 제 1 파이프라이닝 펄스(KPIPE)를 반전시키는 인버터(I140)와, 상기 인버터(I140)의 출력 펄스를 소정 시간 지연시키는 지연부(131)와, 상기 지연부(131)의 출력 펄스(KDTb)를 반전시키는 인버터(I141)와, 상기 지연부(131)의 출력 펄스(KDTb)와 상기 인버터(I141)의 출력 펄스(KDT)에 응답하여 상기 NOR 게이트(NOR137)의 출력 데이터(COMP2)를 반전시키는 클록드(clocked) 인버터부(132)와, 상기 클록드 인버터부(132)의 출력 데이터를 래치하는 래치부(133)와, 병합 데이터 출력 신호(MDQb)를 반전시키는 인버터(I142)와, 상기 래치부(133)에 의해 래치된 데이터(⑥)와 상기 인버터(I142)의 출력 신호를 반전 논리곱 연산하는 NAND 게이트(NAND136)로 구성된다. 여기서, NOR 게이트(NOR137)의 출력 데이터(COMP2)가 최종 비교 결과 데이터에 해당된다.
상기 제 5 비교기(130-5)의 클록드 인버터부(132)는 소스가 전원에 연결되고 NOR 게이트(NOR137)의 출력 데이터(COMP2)가 게이트에 인가되는 PMOS 트랜지스터(P131)와, 상기 PMOS 트랜지스터(P131)와 직렬로 연결되고 지연부(131)의 출력 펄스(KDTb)가 게이트에 인가되는 PMOS 트랜지스터(P132)와, 상기 PMOS 트랜지스터(P132)와 직렬로 연결되고 인버터(I141)의 출력 펄스(KDT)가 게이트에 인 가되는 NMOS 트랜지스터(N131)와, 상기 NMOS 트랜지스터(N131)와 직렬로 연결되고 소스가 접지에 연결되며 NOR 게이트(NOR137)의 출력 데이터(COMP2)가 게이트에 인가되는 NMOS 트랜지스터(N132)로 구성된다. 상기 래치부(133)는 2개의 인버터들(I143, I144)로 구성된다.
도 6에 도시된 제 1 내지 제 5 비교기(130-1∼130-5)의 전체 동작을 다음 표 2를 참조하여 설명한다.
④ ⑤ COMP2 ⑥ MDQOE
DDOB1∼DDOB5가 모두 "H" H L H L H
DDOB1∼DDOB5가 모두 "L" L H H L H
DDOB1∼DDOB5에 "H"와 "L"이 혼합 L L L H L
상기 표 2는 리드 데이터의 병렬 테스트를 위하여 병합 데이터 출력 신호(MDQb)가 "로우" 레벨로 인에이블된 상태에서 i) 5개의 제 1 데이터(DDOB1∼DDOB5)가 모두 "하이(H)" 레벨인 경우 ii) 5개의 제 1 데이터(DDOB1∼DDOB5)가 모두 "로우(L)" 레벨인 경우 iii) 5개의 제 1 데이터(DDOB 1∼DDOB5)에 "하이" 레벨과 "로우" 레벨이 혼합되어 있는 경우 각각에 대해 인버터(I139)의 출력 데이터(④)와, NOR 게이트(NOR135)의 출력 데이터(⑤)와, NOR 게이트(NOR137)의 출력 데이터(COMP2)와, 래치부(133)의 래치 데이터(⑥)와, 병합 데이터 출력 인에이블 제어신호(MDQOE)의 논리 레벨이 각각 나타나 있다. 여기서, i)과 ii)는 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등이 양호한 경우에 해 당되고, iii)은 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등에 오류가 발생한 경우에 해당된다.
i) 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등이 양호하여 5개의 제 1 데이터(DDOB1∼DDOB5)가 모두 "하이(H)" 레벨인 경우,
제 1 내지 제 4 비교기(130-1∼130-4)는 모두 "하이" 레벨의 데이터쌍을 발생하고, 제 5 비교기(130-5)의 인버터(I139)는 "하이" 레벨의 데이터(④)를 발생하고, NOR 게이트(NOR135)는 "로우" 레벨의 데이터(⑤)를 발생하고, NOR 게이트(NOR137)는 "하이" 레벨의 최종 비교 결과 데이터(COMP2)를 발생한다. 그 후, 제어 펄스(KDT, KDTb)의 인에이블에 응답하여 클록드 인버터부(132)의 출력 데이터는 "로우" 레벨이 되고, 그 "로우" 레벨 데이터는 래치부(133)에 의해 래치되고 NAND 게이트(NAND136)에 의해 반전되어 결국 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "하이" 레벨이 된다.
ii) 메모리 셀들, 데이터 라이트, 데이터 리드 경로가 양호하여 5개의 제 1 데이터(DDOB1∼DDOB5)가 모두 "로우" 레벨(L)인 경우,
제 1 내지 제 4 비교기(130-1∼130-4)는 모두 "로우" 레벨의 데이터쌍을 발생하고, 제 5 비교기(130-5)의 인버터(I139)는 "로우" 레벨의 데이터(④)를 발생하고, NOR 게이트(NOR135)는 "하이" 레벨의 데이터(⑤)를 발생하고, NOR 게이트(NOR137)는 "하이" 레벨의 최종 비교 결과 데이터(COMP2)를 발생한다. 그 후, 제어 펄스(KDT, KDTb)의 인에이블에 응답하여 클록드 인버터부(132)의 출력 데 이터는 "로우" 레벨이 되고, 그 "로우" 레벨 데이터는 래치부(133)에 의해 래치되고 NAND 게이트(NAND136)에 의해 반전되어 결국 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "하이" 레벨이 된다.
iii) 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등에 오류가 발생하여 5개의 제 1 데이터(DDOB1∼DDOB5)에 "하이" 레벨과 "로우" 레벨이 혼합되어 있는 경우,
제 5 비교기(130-5)의 인버터(I139)는 "로우" 레벨의 데이터(④)를 발생하고, NOR 게이트(NOR135)는 "로우" 레벨의 데이터(⑤)를 발생하고, NOR 게이트(NOR137)는 "로우" 레벨의 최종 비교 결과 데이터(COMP2)를 발생한다. 그 후, 제어 펄스(KDT, KDTb)의 인에이블에 응답하여 클록드 인버터부(132)의 출력 데이터는 "하이" 레벨이 되고, 그 "하이" 레벨 데이터는 래치부(133)에 의해 래치되고 NAND 게이트(NAND136)에 의해 반전되어 결국 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "로우" 레벨이 된다.
도 7은 본 발명의 데이터 출력 버퍼들, 비교기들 및 그 데이터 전송 라인들의 개략적인 레이아웃을 나타내는 도면으로서, 비교기들은 구현시 데이터 출력 버퍼들의 레벨 컨버터 및 래치와 레지스터 사이에 각각 하나씩 배치된다. 그 결과, 도 7에 도시된 d2가 도 4에 도시된 d1보다 크게 줄어들어 데이터 출력 버퍼들과 비교기들 사이의 데이터 전송 라인들이 차지하는 레이아웃 면적이 종래 기술보다 크게 줄어들게 된다. 아울러, 병합되는 I/O 라인들의 개수가 증가되어도 데이터 출 력 버퍼들과 비교기들 사이의 데이터 전송 라인들이 차지하는 레이아웃 면적은 종래 기술과 같이 크게 늘어나지 않는다.
상기와 같이 구성된 본 발명의 일 실시예에 따른 병합 데이터 출력회로가 병합 데이터를 출력하는 과정을 도 8에 도시된 타이밍도를 참조하여 상세하게 설명한다.
먼저, 노말 모드시에는 병합 데이터 출력 신호(MDQb)가 "하이" 레벨로 유지되어 병합 데이터 출력 인에이블 제어신호(MDQOE) 역시 "하이" 레벨로 유지되므로 n개의 출력 인에이블부들(123-1∼123-n)은 노말 출력 인에이블 제어신호(OE)에 응답하여 n개의 제 2 데이터쌍을 n개의 오프칩 드라이버들(140-1∼140-n)에 전달하고, 그 결과 n개의 오프칩 드라이버들(140-1∼140-n) 각각에서는 출력 데이터(DQ1∼DQn)가 발생된다.
반면, 병합 데이터 출력 모드(리드 데이터의 병렬 테스트 모드)시에는 병합 데이터 출력 신호(MDQb)가 "로우" 레벨로 인에이블되어 유지된다. 이 상태에서 첫 번째 사이클(I)에 클록신호에 동기되어 리드 어드레스(A1)가 입력되면 메모리 셀 어레이로부터 n개의 데이터(DCORE1∼DCOREn)가 리드되어 두 번째 사이클(II)의 후반에 n개의 센스 증폭기들(110-1∼110-n)에 인가되고, 상기 센스 증폭기들(110-1∼110-n) 각각은 입력 데이터(DCORE1∼DCOREn)를 증폭하여 센스 데이터쌍을 발생한다.
그 후, 두 번째 사이클(II)의 클록신호에 동기되어 세 번째 사이클(III)의 초반에 제 1 파이프라이닝 펄스(KPIPE)가 인에이블되면 n개의 레벨 컨버터 및 래치들(121-1∼121-n) 각각이 제 1 파이프라이닝 펄스(KPIPE)에 응답하여 센스 데이터쌍을 반전하고 1차 래치하여 제 1 데이터쌍(DDOB1, DDOB1b∼DDOBn, DDOB nb)을 발생한다.
그 후, n개의 비교기들(130-1∼130-n)은 n개의 제 1 데이터쌍(DDOB1, DDOB1b∼DDOBn, DDOBnb) 중 비반전 제 1 데이터(DDOB1∼DDOBn)를 체인 형태로 비교하여 마지막 비교기(130-n)가 세 번째 사이클(III)의 중반에 최종 비교 결과 데이터(COMP2)를 발생한다. 그와 동시에 마지막 비교기(130-n)는 세 번째 사이클(III)의 초반에 인가된 제 1 파이프라이닝 펄스(KPIPE)를 소정 시간 지연시켜 세 번째 사이클(III)의 중반에 제 2 파이프라이닝 신호(KDATA)보다 인에이블 시점이 빠른 제어 펄스(KDT, KDTb)를 발생시키고, 상기 제어 펄스(KDT, KDTb)에 응답하여 최종 비교 결과 데이터(COMP2)를 병합 데이터 출력 인에이블 제어신호(MDQOE)로 발생한다. 그 결과, 병합 데이터 출력 인에이블 제어신호(MDQOE)는 노말 출력 인에이블 제어신호(OE)의 인에이블 시점과 비슷한 시점에 인에이블될 수 있다.
아울러, 상기에서 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등이 양호하여 n개의 리드 데이터(DCORE1∼DCOREn)가 모두 "로우" 레벨이거나 "하이" 레벨인 경우에는 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "하이" 레벨로 인에이블되고, 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등에 오류가 발생하여 n개의 리드 데이터(DCORE1∼DCOREn)에 "로우" 레벨과 "하이" 레벨이 혼합되어 있는 경우에는 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "로우" 레벨로 디스에이블된다.
그 후, 세 번째 사이클(III)의 클록신호에 동기되어 세 번째 사이클(III)의 후반에 제 2 파이프라이닝 펄스(KDATA)가 인에이블되면 n개의 레지스터들(122-1∼122-n)은 제 2 파이프라이닝 펄스(KDATA)에 응답하여 n개의 제 1 데이터쌍(DDOB1, DDOB1b∼DDOBn, DDOBnb)을 반전하고 2차 래치하여 n개의 제 2 데이터쌍을 발생한다. 이어서, 세 번째 사이클(III)의 후반에 노말 출력 인에이블 제어신호(OE)가 인에이블되면 대표 I/O 라인 상에 위치한 출력 인에이블부(123-n)가 상기 노말 출력 인에이블 제어신호(OE)의 인에이블 시점과 비슷한 시점에 인에이블 또는 디스에이블되는 병합 데이터 출력 인에이블 제어신호(MDQOE)에 응답하여 레지스터(122-n)에서 발생되는 제 2 데이터쌍을 오프칩 드라이버(140-n)에 선택적으로 전달한다.
즉, 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등이 양호하여 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "하이" 레벨로 인에이블되는 경우 출력 인에이블부(123-n)는 레지스터(122-n)에서 발생되는 제 2 데이터쌍을 오프칩 드라이버(140-n)에 전달하여 상기 오프칩 드라이버(140-n)가 세 번째 사이클(III)의 중반 즉, 노말 출력 인에이블 신호(OE)의 인에이블 시점에 "하이" 또는 "로우" 레벨의 병합 데이터(DQn)를 발생하도록 하고, 메모리 셀들, 데이터 라이트, 데이터 리드 경로 등에 오류가 발생하여 병합 데이터 출력 인에이블 제어신호(MDQOE)가 "로우" 레 벨로 디스에이블되는 경우 출력 인에이블부(123-n)는 레지스터(122-n)에서 발생되는 제 2 데이터쌍을 오프칩 드라이버(140-n)에 전달하지 않아 상기 오프칩 드라이버(140-n)가 역시 노말 출력 인에이블 신호(OE)의 인에이블 시점에 해당 데이터 입출력 패드를 하이-임피던스 상태로 만들도록 한다.
그 후, 병합 데이터 출력 신호(MDQb)가 계속 "로우" 레벨로 유지되면 상기와 같은 동작이 반복 수행된다.
도 9a 및 도 9b는 도 5 및 도 6에 도시된 각종 신호들의 시뮬레이션도로서, 클록신호의 사이클 타임(Tcyc)이 5ns이고, 전원 전압(Vcc)이 2.3V 인 경우 각종 신호들(DCORE, KPIPE, DDOB, KDATA, DQ, CHAINw, COMP2, KDT, MDQOE)의 타이밍도이다.
도 9a 및 도 9b에서 알 수 있듯이 제 2 파이프라이닝 펄스(KDATA)보다 인에이블 시점이 빠른 제 1 파이프라이닝 펄스의 지연 펄스(KDT)에 응답하여 병합 데이터 출력 인에이블 제어신호(MDQOE)가 인에이블되면 제 2 파이프라이닝 펄스(KDATA)와 인에이블 시점이 대략 비슷한 노말 출력 인에이블 제어신호에 응답하여 병합 데이터(DQ)가 출력되므로 종래 기술과 같은 병합 데이터(DQ)의 출력 지연이 제거된다.
이와 같이 본 발명은 2사이클 파이프라인드 동작을 수행하여 제 1 및 제 2 파이프라이닝 펄스의 인에이블 사이에 복수개의 리드 데이터에 대한 비교 동작이 이루어질 수 있는 충분한 시간 마진이 보장되도록 하는 동시에 제 2 파이프라이닝 펄스보다 인에이블 시점이 빠른 소정 제어 펄스에 응답하여 병합 데이터 출력 인에이블 제어신호를 발생시킴으로써 노말 출력 인에이블 제어신호와 병합 데이터 출력 인에이블 제어신호의 인에이블 시점이 비슷해지기 때문에 병합 데이터의 출력 지연이 제거되는 효과가 있다.
또한, 본 발명은 비교기 로직이 체인 형태의 비교 동작을 수행하도록 구성되어 데이터 출력 버퍼들 사이에 분산 배치되기 때문에 비교기 로직과 데이터 출력 버퍼들 사이의 데이터 전송 라인들이 차지하는 레이아웃 면적이 크게 줄어드는 효과가 있다.

Claims (6)

  1. 메모리 셀 어레이와, 병합 데이터 출력 모드시 병합되는 복수개의 데이터 입출력 패드들을 구비한 반도체 메모리 장치에 있어서,
    상기 메모리 셀 어레이로부터 리드되는 복수개의 데이터를 증폭하여 복수개의 센스 데이터쌍을 발생하는 복수개의 센스 증폭수단들과;
    제 1 파이프라이닝 펄스에 응답하여 상기 복수개의 센스 데이터쌍을 반전하고 1차로 래치하여 복수개의 제 1 데이터쌍을 발생하는 복수개의 제 1 래치수단들과;
    제 2 파이프라이닝 펄스에 응답하여 상기 복수개의 제 1 데이터쌍을 반전하고 2차로 래치하여 복수개의 제 2 데이터쌍을 발생하는 복수개의 제 2 래치수단들과;
    상기 복수개의 제 1 및 제 2 래치수단들 사이에 일대일 대응으로 연결되고 상호 직렬로 연결되어 상기 복수개의 제 1 데이터를 이전의 비교 결과 데이터와 다음 데이터를 비교하는 체인 형태로 비교하고, 최종 비교 결과 데이터를 상기 제 1 및 제 2 파이프라이닝 펄스 사이에 인에이블되는 제어 펄스와 병합 데이터 출력 신호에 응답하여 병합 데이터 출력 인에이블 제어신호로 발생하는 복수개의 비교수단들과;
    상기 병합 데이터 출력 인에이블 제어신호와 노말 출력 인에이블 제어신호의 논리곱 연산 결과와 상기 복수개의 제 2 래치수단들 중 하나로부터의 제 2 데이터 쌍에 응답하여 병합 데이터를 발생하여 상기 복수개의 데이터 입출력 패드 중 대표 패드로 전달하거나, 상기 대표 패드를 하이-임피던스 상태로 만드는 병합 데이터 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 병합 데이터 출력회로.
  2. 제 1 항에 있어서,
    상기 복수개의 비교수단들은 상기 제 1 및 제 2 래치수단들 사이에 하나씩 분산 배치된 것을 특징으로 하는 반도체 메모리 장치의 병합 데이터 출력회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 복수개의 비교수단들 중 첫 번째 비교수단은 상기 복수개의 제 1 데이터 중 해당 데이터에 응답하여 상기 해당 데이터와 동일한 레벨의 데이터쌍을 발생하는 비교기이고,
    첫 번째 비교수단과 마지막 비교수단을 제외한 나머지 비교수단들은 상기 복수개의 제 1 데이터 중 해당 데이터와 이전 비교수단으로부터의 데이터쌍을 비교하여 3개 데이터의 레벨이 모두 동일하면 상기 해당 데이터와 동일한 레벨의 데이터쌍을 발생하고 하나라도 다르면 서로 다른 레벨의 데이터쌍을 발생하는 비교기들이고,
    마지막 비교수단은 상기 복수개의 제 1 데이터 중 해당 데이터와 이전 비교수단으로부터의 데이터쌍을 비교하여 3개 데이터의 레벨이 모두 동일할 때만 상기 제어 펄스에 응답하여 상기 병합 데이터 출력 인에이블 제어신호를 인에이블시키는 비교기인 것을 특징으로 하는 반도체 메모리 장치의 병합 데이터 출력회로.
  4. 제 3 항에 있어서,
    상기 마지막 비교수단은 상기 제 1 파이프라이닝 펄스를 소정 시간 지연시켜 상기 제어 펄스를 발생하는 지연부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 병합 데이터 출력회로.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 제어 펄스는 상기 제 1 파이프라이닝 펄스의 지연 펄스인 것을 특징으로 하는 반도체 메모리 장치의 병합 데이터 출력회로.
  6. 메모리 셀 어레이와, 병합 데이터 출력 모드시 병합되는 복수개의 데이터 입출력 패드들을 구비한 반도체 메모리 장치의 병합 데이터 출력방법에 있어서,
    상기 메모리 셀 어레이로부터 리드되는 복수개의 데이터를 증폭하여 복수개 의 센스 데이터쌍을 발생하는 제 1 단계와;
    상기 복수개의 센스 데이터쌍을 제 1 파이프라이닝 펄스에 응답하여 반전하고 1차 래치하여 복수개의 제 1 데이터쌍을 발생하는 제 2 단계와;
    상기 복수개의 제 1 데이터를 이전의 비교 결과 데이터와 다음 데이터를 비교하는 체인 형태로 비교하여 최종 비교 결과 데이터를 발생하는 제 3 단계와;
    상기 최종 비교 결과 데이터를 상기 제 1 파이프라이닝 펄스의 지연 펄스에 응답하여 병합 데이터 출력 인에이블 제어신호로 발생하는 제 4 단계와;
    상기 복수개의 제 1 데이터쌍을 상기 지연 펄스보다 인에이블 시점이 늦은 제 2 파이프라이닝 펄스에 응답하여 반전하고 2차 래치하여 복수개의 제 2 데이터쌍을 발생하는 제 5 단계와;
    상기 병합 데이터 출력 인에이블 제어신호와 노말 출력 인에이블 제어신호의 논리곱 연산 결과와 상기 복수개의 제 2 데이터쌍 중 하나에 응답하여 병합 데이터를 발생하여 상기 복수개의 데이터 입출력 패드 중 대표 패드로 전달하거나, 상기 대표 패드를 하이-임피던스 상태로 만드는 제 6 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 병합 데이터 출력방법.
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