JP2001101895A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 入出力ピンを短絡した状態で半導体集積回路
装置をテストするテスト装置においても、多数個の一括
テストが可能な半導体集積回路装置を提供する。 【解決手段】 メモリセルアレイ２０中のサブアレイＳ
ＢＡ０〜ＳＢＡ１から一括して読み出されたデータは、
データバス駆動回路３００により比較され、この比較結
果に応じて、データバス駆動回路３００はデータバスＤ
Ｂ、／ＤＢの電位を小振幅で駆動する。データ保持回路
６００は、データバスＤＢ、／ＤＢ上のデータに応じ
て、フェイルビットが存在するかのフェイル情報を保持
する。外部からの指示に応じて、データ保持回路６００
は、フェイル情報を大振幅でパス／フェイル情報出力回
路４００に与え、さらに外部にフェイル情報が出力され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置の構成に関し、より特定的には、記憶回路を含む半
導体集積回路装置のテスト動作についての回路構成に関
する。

【０００２】

【従来の技術】近年の微細加工技術の進歩によって、半
導体メモリ、たとえばダイナミック型ランダムアクセス
メモリ（以下、ＤＲＡＭと呼ぶ）等の大容量化が進み、
１チップ当りのビット数の増加によって、テストにかか
る時間が長くなってきている。それによって、テストコ
ストが増加してきており、テスト時間短縮が半導体メモ
リの製造上大きな課題になっている。

【０００３】一度にテストできる半導体記憶装置チップ
の個数（以下、同時測定数と呼ぶ）を増やすことは、１
チップ当りのテスト時間を短縮することになり、テスト
コストの削減につながり得る。

【０００４】しかしながら、一般に同時測定数を増やす
ためには、テスタ装置への投資が必要となるため、同時
測定数の増加が一概にテストコスト削減につながるとは
言いきれない場合がある。

【０００５】

【発明が解決しようとする課題】そこで、従来の半導体
記憶装置を同時に複数個テストすることが可能なテスタ
の構成および動作について以下簡単に説明する。

【０００６】図１３は、従来のテスタ８０００と、これ
により同時にテストされるｍ個（ｍ個の自然数）の半導
体記憶装置８０１０．１〜８０１０．ｍとの接続関係を
説明するための概念図である。

【０００７】半導体記憶装置８０１０．ｉ（ｉ：自然
数，１≦ｉ≦ｍ）の外部ピンとしては、以下に挙げるよ
うなものがある。

【０００８】（１） 半導体記憶装置８０１０．ｉが動
作するために必要な電源を与えるための電源ピン。

【０００９】（２） 半導体記憶装置８０１０．ｉに記
憶領域の中での番地を指定するためのアドレスを入力す
るアドレスピン。

【００１０】（３） 半導体記憶装置８０１０．ｉの動
作モードを制御するための制御ピン。

【００１１】（４） 半導体記憶装置８０１０．ｉ内に
記憶されたデータを読み書きする際に、データを入出力
するためのデータ入出力ピン。

【００１２】多数個の半導体記憶装置８０１０．１〜８
０１０．ｍを複数個同時にテストする際には、動作条件
および読み書きするアドレスは同一でよいため、上記ピ
ンのうち（１）電源ピン、（２）アドレスピン、（３）
制御ピンについては、半導体記憶装置８０１０．１〜８
０１０．ｍの各々の対応するピンを短絡して共通とした
上で、テスタ８０００から信号を与える構成とすること
が可能である。

【００１３】これに対して、（４）データ入出力ピンだ
けは良品と不良品を判別するために、別々にモニタする
必要があり、一般にテスタ８０００では、半導体記憶装
置８０１０．１〜８０１０．ｍの各々からの出力を別々
に取込むことが可能な構成となっている。

【００１４】すなわち、半導体記憶装置８０１０．１〜
８０１０．ｍの各々の入出力バス幅が１６ビットの場
合、テスタ８０００は、１６×ｍ個の入出力ピンに対し
て、それぞれデータ入出力を可能とするように、１６×
ｍ個のデータ入出力端子を有し、かつ、半導体記憶装置
８０１０．１〜８０１０．ｍをそれぞれ独立に選択する
ことが可能なように、ｍ個のチップ選択信号を出力する
ことが可能な構成となっている必要がある。

【００１５】したがって、たとえば、入出力バス幅が１
６ビットの半導体記憶装置８０１０．１〜８０１０．ｍ
を同時に測定している場合において、同時測定数をさら
に１つ増やすとすると、テスタ８０００のピン数は１６
本増加し、かつチップ選択信号もさらに１個余分に出力
可能な構成とする必要がある。

【００１６】つまり、テスタ８０００において増加した
ピンを駆動するための駆動回路や、半導体記憶装置８０
１０．１〜８０１０．ｍから出力されたデータが正常で
あるか否かを判定するための比較回路が増加したピン数
と同数だけ増加していくことが必要となり、同時測定数
を増やすために必要となるコストが大きなものとなる。

【００１７】一方で、同時に複数個の半導体記憶装置８
０１０．１〜８０１０．ｍをテストするテスタとして
は、いわゆるバーインテストを行なうためのバーインテ
スタが存在する。

【００１８】図１４は、このようなバーインテスタ９０
００等により、ｍ個の半導体記憶装置８０１０．１〜８
０１０．ｍを同時に測定する場合の、接続関係を説明す
るための概念図である。

【００１９】ここで、バーインテスタ９０００は、一般
に、同時測定数が多く、なおかつ安価なテスト装置とし
て知られている。

【００２０】バーインテスタは半導体記憶装置８０１
０．１〜８０１０．ｍを通常動作時より高いストレス状
態下（より高い動作電源電圧や、より高い動作環境温
度）で長時間連続動作させて、不良品を検出するための
テスタである。

【００２１】このように、バーインテスタは、元々半導
体記憶装置８０１０．１〜８０１０．ｍを長時間連続動
作させて、初期不良を顕在化させることがその主な役割
であるため、各チップの対応する入出力ピンも短絡して
おり、必要なピン数が通常のテスタ８０００と比べると
非常に少ないものとなっている。

【００２２】すなわち、バーインテスタ９０００におい
ては、半導体記憶装置８０１０．１〜８０１０．ｍに対
するデータ入出力ピンは、それぞれ短絡された上で、テ
スタ９０００と接続される構成となっているため、同時
に測定される半導体記憶装置の個数が増加した場合で
も、半導体記憶装置のデータ入出力バス幅が１６ビット
である場合は、テスタ９０００に必要とされるデータ入
出力端子は１６個のままでよい。

【００２３】したがって、同時測定数が同じ場合で比較
すると、一般のテスタ８０００に比べて、バーインテス
タ９０００は安価なものとなる。

【００２４】もちろん、同時測定数を増やした場合で
も、チップ選択信号（／ＣＳの各チップについて１本）
だけは、半導体記憶装置８０１０．１〜８０１０．ｍの
それぞれに対して備える構成とする必要があるが、上述
のとおり、入出力データピンは短絡してもよい。このた
め、同時測定数の増加に対しても、チップ数の増分と等
しいピン数だけ増加させれば、同時測定数を増加させる
ことが可能で、通常のテスト装置８０００よりも同時測
定数を増加させることが容易である。

【００２５】ここで、入出力データピンを短絡している
ので、各々のチップの状態を知りたいときには、チップ
を１つずつ選択して、選択された半導体記憶装置８０１
０．ｉから選択的に、データを読出す必要がある。この
ため、チップ選択信号／ＣＳのピンだけは同時に測定さ
れる半導体記憶装置８０１０．１〜８０１０．ｍに対し
て、短絡することは許されない。

【００２６】上述したような、チップを１つずつ選択し
てデータを読出していく動作モードをスキャンモードと
呼ぶことにする。

【００２７】安価なバーインテスタ９０００で半導体記
憶装置８０１０．１〜８０１０．ｍのテストを行なうこ
とができれば、半導体記憶装置のテストコストを低減す
ることが可能である。しかしながら、従来の半導体記憶
装置８０１０．１〜８０１０．ｍでは、多数個の一括テ
ストは困難であった。

【００２８】それは以下に説明するような理由による。
上述したように、従来のバーインテスタ９０００と従来
の半導体記憶装置８０１０．１〜８０１０．ｍの組合せ
では、データを読出すごとに、メモリセルと出力バッフ
ァの間に入っている相補バスがイコライズされるため、
それ以前の読出データが失われてしまう。したがって、
バーインテスタ９０００で多数個のチップに対して一括
してテストプログラムを実行したとしても、パス／フェ
イルを判別するには、テストプログラムの実行に応じて
半導体記憶装置８０１０．１〜８０１０．ｍから読出さ
れるデータが期待値と一致するかどうかを逐一比較する
必要がある。

【００２９】加えて、複数の半導体記憶装置８０１０．
１〜８０１０．ｍの入出力ピンが短絡されているという
バーインテスタ９０００の接続の構成上、データの読出
しは、チップ選択信号を活性化して選択した１つの半導
体記憶装置８０１０．ｉに対してしか行なうことができ
ない。このため、テストプログラムの実行に伴って、半
導体記憶装置８０１０．１〜８０１０．ｉからデータを
読出すときには、アドレスが変わるごとに１つ１つ半導
体記憶装置８０１０．１〜８０１０．ｍの各々を選択し
てデータを読出さなければならないことになる。したが
って、バーインテスタでの多数個の同時測定は現実的で
はないという問題点があった。

【００３０】なお、以上の説明では、半導体記憶装置、
特にＤＲＡＭを例にとって説明したが、同様の問題は、
半導体記憶装置と論理回路とを搭載した半導体集積回路
装置のテストにおいても問題となる。

【００３１】本発明の目的は、上記のような従来の半導
体集積回路装置、特に半導体記憶装置のテストにおい
て、同時測定数を増加しつつ、かつ、テストコストを抑
制することが困難であるという問題点を解消するために
なされたものであって、その目的は、入出力ピンを短絡
した状態で複数の半導体集積回路装置をテストするテス
ト装置においても、多数個を一括してテストすることが
可能な半導体集積回路装置を提供することである。

【００３２】また、本発明の他の目的は、テスト容易化
のため、チップ内の信号の論理レベルを外部に出力する
ことが可能な半導体集積回路装置を提供することであ
る。

【００３３】

【課題を解決するための手段】以上のような目的を達成
するため、本発明に係る半導体集積回路装置は、半導体
集積回路装置内の内部回路からの出力データ、たとえ
ば、記憶回路におけるメモリセルからの読出データを転
送する相補バスに、データ保持回路を設け、複数のテス
トプログラムを実行したときのパス／フェイル情報を保
持しておくことにより、テストプログラムの実行終了後
にパス／フェイル情報を読出すことが可能な構成とし
て、対応する入出力ピンが短絡された状態でテストを行
なう場合でも、同時に多数個テストすることが可能な構
成となっている。

【００３４】したがって、この発明の半導体集積回路装
置においては、半導体集積回路装置内部のデータ伝送経
路である相補バスに付随してデータを取込んで保持する
データ保持回路が設けられ、複数のテストプログラムを
実行中に１項目でもフェイルした項目があれば、フェイ
ル情報を保持し続けるような回路が設けられ、かつ、上
記データ保持回路に保持されたデータをもとにデータバ
スを駆動する回路が設けられている構成となっているた
めに、各半導体集積回路装置からのデータ読出は、全テ
ストプログラムの実行後の一度だけ行なえばよく、多数
個の同時測定が可能となるように構成されている。

【００３５】また、好ましくは、本発明の半導体集積回
路装置は、上記データ保持回路にチップ内の制御信号の
論理レベルをセットして、その値をもとにデータバスを
駆動して、半導体集積回路装置外部に出力することによ
り、チップの内部状態を外部から知ることが可能なよう
に構成されている。

【００３６】すなわち、請求項１記載の半導体集積回路
装置は、半導体集積回路装置の動作を制御するための第
１および第２のデータ出力制御信号および複数の内部制
御信号を生成する制御回路と、複数の内部制御信号によ
り制御される内部回路とを備え、内部回路は、第１およ
び第２の出力ノードを有し、出力するデータに応じて、
第１および第２の出力ノード間の電位レベル差を第１の
電位差に駆動するための第１の駆動回路を含み、第１の
駆動回路の第１および第２の出力ノードから出力される
データを伝達するための第１のデータバス対と、第１の
データ出力制御信号の活性期間中は活性状態となりリセ
ット状態からセット状態へと遷移可能となって、第１の
データバス対の電位レベルが所定の値となるのに応じて
セットされて、セット状態およびリセット状態のいずれ
かに対応するデータを保持するためのデータ保持回路
と、第３および第４の出力ノードを有し、第２のデータ
出力制御信号の活性化に応答して、第３および第４の出
力ノード間の電位レベル差を、データ保持回路に保持さ
れたデータに応じて、第１の電位差よりも大きな第２の
電位差に駆動するための第２の駆動回路と、第２の駆動
回路の第３および第４の出力ノードから出力されるデー
タを伝達するための第２のデータバス対と、第２のデー
タバス対により伝達されたデータを半導体集積回路装置
の外部に出力するためのデータ出力回路とをさらに備え
る。

【００３７】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、デー
タ出力回路は、データ保持回路が活性期間中は、制御回
路に制御されて、半導体集積回路装置の外部からの指示
に応じて、非活性状態から活性状態となる。

【００３８】請求項３記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、デー
タ保持回路は、さらに、制御回路に制御されて、半導体
集積回路装置の外部からの指示に応答して、複数の内部
制御信号のうちの少なくとも１つのレベルを保持する。

【００３９】請求項４記載の半導体集積回路装置は、請
求項３記載の半導体集積回路装置の構成に加えて、デー
タ保持回路は、第１のデータ出力制御信号の活性期間中
は活性状態となりリセット状態からセット状態へと遷移
可能となって、セット信号に応じて保持するデータレベ
ルをセット状態とするフリップフロップ回路と、第１の
データバス対の電位レベルが所定の値となるのを検知す
るための検知回路と、検知回路の出力と、複数の内部制
御信号のうちの少なくとも１つを入力として受けて、制
御回路に制御されて、選択的にいずれか１つに対応する
レベルの出力をセット信号として、フリップフロップ回
路に与える、論理回路とを含む。

【００４０】請求項５記載の半導体集積回路装置は、半
導体集積回路装置の動作を制御するための第１および第
２のデータ出力制御信号および複数の内部制御信号を生
成する制御回路と、複数の内部制御信号により制御さ
れ、半導体集積回路装置の外部との間で記憶データの授
受を行なう記憶回路とを備え、記憶回路は、複数のメモ
リセルサブブロックを含み、各複数のメモリセルブロッ
クは、行列状に配置されて、記憶データを保持するため
の複数のメモリセルを有し、第１および第２の出力ノー
ドを有して、制御回路に制御されて、通常動作において
は、複数のメモリサブブロックのうちの選択されたメモ
リセルからの記憶データに応じて、テスト動作において
は、複数のメモリサブブロックからそれぞれ一括して読
み出された複数の記憶データの比較結果に応じて、第１
および第２の出力ノード間の電位レベル差を第１の電位
差に駆動するための第１の駆動回路を含み、第１の駆動
回路の第１および第２の出力ノードから出力されるデー
タを伝達するための第１のデータバス対と、第１のデー
タ出力制御信号の活性期間中は活性状態となりリセット
状態からセット状態へと遷移可能となって、第１のデー
タバス対の電位レベルが所定の値となるのに応じてセッ
トされて、セット状態およびリセット状態のいずれかに
対応するデータを保持するためのデータ保持回路と、第
３および第４の出力ノードを有し、第２のデータ出力制
御信号の活性化に応答して、第３および第４の出力ノー
ド間の電位レベル差を、データ保持回路に保持されたデ
ータに応じて、第１の電位差よりも大きな第２の電位差
に駆動するための第２の駆動回路と、第２の駆動回路の
第３および第４の出力ノードから出力されるデータを伝
達するための第２のデータバス対と、第２のデータバス
対により伝達されたデータを半導体集積回路装置の外部
に出力するためのデータ出力回路とをさらに備える。

【００４１】請求項６記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、デー
タ出力回路は、データ保持回路が活性期間中は、制御回
路に制御されて、半導体集積回路装置の外部からの指示
に応じて、非活性状態から活性状態となる。

【００４２】請求項７記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、デー
タ保持回路は、さらに、制御回路に制御されて、半導体
集積回路装置の外部からの指示に応答して、複数の内部
制御信号のうちの少なくとも１つのレベルを保持する。

【００４３】請求項８記載の半導体集積回路装置は、請
求項７記載の半導体集積回路装置の構成に加えて、デー
タ保持回路は、第１のデータ出力制御信号の活性期間中
は活性状態となりリセット状態からセット状態へと遷移
可能となって、セット信号に応じて保持するデータレベ
ルをセット状態とするフリップフロップ回路と、第１の
データバス対の電位レベルが所定の値となるのを検知す
るための検知回路と、検知回路の出力と、複数の内部制
御信号のうちの少なくとも１つを入力として受けて、制
御回路に制御されて、選択的にいずれか１つに対応する
レベルの出力をセット信号として、フリップフロップ回
路に与える論理回路とを含む。

【００４４】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１のＤＲＡＭ１０００の構成を示す概略ブ
ロック図である。

【００４５】なお、以下の説明で明らかとなるように、
本発明は、ＤＲＡＭ１０００に限定されず、より一般的
に、半導体記憶装置、さらには、半導体記憶装置を内蔵
する半導体集積回路装置に適用可能なものである。

【００４６】ＤＲＡＭ１０００は、外部からアドレス信
号入力端子２を介して与えられる行アドレス信号を受け
て、バッファ処理するための行アドレスバッファ１０
と、アドレス信号入力端子２を介して与えられる列アド
レス信号を受けてバッファ処理するための列アドレスバ
ッファ１２と、行アドレスバッファ１０からの出力およ
び列アドレスバッファ１２からの出力ならびに外部制御
信号入力端子群４から与えられるチップセレクト信号／
ＣＳ、行アドレスストローブ信号／ＲＡＳ、コラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥとを受けて、ＤＲＡＭ１０００の内部動作を制御す
るための内部制御信号を出力する制御回路１４とを含
む。

【００４７】なお、図１においては、簡単のためにアド
レス信号入力端子２は代表的に１つを示しているが、実
際には、アドレス信号のビット数に応じて、複数個のア
ドレス信号入力端子が設けられる構成となっている。

【００４８】ＤＲＡＭ１０００は、さらに、メモリセル
キャパシタＣおよびメモリセルトランジスタＭＴをそれ
ぞれが含む複数のメモリセルＭＣが行列状に配列されて
いるメモリセルアレイ２０と、行アドレスバッファ１０
からの出力に応じて、メモリセルアレイ２０中の行（ワ
ード線）を選択するための行デコーダ１６と、列アドレ
スバッファ１２からの出力に応じて、メモリセルアレイ
の列（ビット線対）を選択するための列デコーダ１８
と、列デコーダ１８により選択されたメモリセル列から
読出されたデータをメモリセルアレイ外部へ出力し、ま
たは外部から与えられたデータを、列デコーダ１８によ
り選択されたメモリセル列に与えるためのＩ／Ｏ回路２
２と、Ｉ／Ｏ回路２２との間で読出データまたは書込デ
ータの授受を行なうためのデータバス２４と、データバ
ス２４とデータ入出力端子６との間で、外部からの書込
データまたはメモリセルアレイからの読出データの授受
を行なうためのデータ入出力部２６とを含む。

【００４９】なお、図１においては、データ入出力端子
６についても代表的に１つを示す構成となっているが、
実際には、データ入出力のバス幅のビット数に応じた個
数だけデータ入出力端子が設けられている。

【００５０】図２は、図１に示した構成のうち、メモリ
セルアレイからデータ入出力端子６までの、データの読
出を行なうための読出回路の構成を説明する概略ブロッ
ク図である。

【００５１】図２を参照して、メモリセルアレイ２０
は、特に限定されないが、たとえば、４つのサブアレイ
ＳＢＡ０〜ＳＢＡ３に分割されている。図２において
は、サブアレイＳＢＡ０における１つのビット線対Ｂ
Ｌ，／ＢＬに関連する構成を代表的に示している。

【００５２】サブアレイＳＢＡ０において、ビット線対
ＢＬ，／ＢＬとワード線ＷＬとの交点にメモリセルＭＣ
が設けられる。メモリセルＭＣは、行デコーダ１６によ
り駆動されるワード線ＷＬによって、ゲートの電位レベ
ルが制御されるメモリセルトランジスタＭＴと、トラン
ジスタＭＴにより、ビット線対ＢＬと一方端との接続が
開閉され、他方端にセルプレート電位Ｖｃｐを受けるメ
モリセルキャパシタＣとを含む。

【００５３】メモリセルトランジスタＭＴを介して、ビ
ット線対ＢＬ，／ＢＬのうちのビット線ＢＬに読出され
たデータは、センスアンプＳＡにより増幅される。列デ
コーダ１８により選択的に活性化される列選択線ＣＳＬ
により、サブアレイＳＢＡ０から読出されたデータは、
Ｉ／Ｏ線対ＩＯ０，／ＩＯ０を介して、プリアンプ部１
００へ伝達される。

【００５４】他のサブアレイＳＢＡ１〜ＳＢＡ３に対し
ても、同様の構成が設けられており、サブアレイＳＢＡ
１から読出されるデータは、Ｉ／Ｏ線対ＩＯ１，／ＩＯ
１を介して、サブアレイＳＢＡ２から読出されたデータ
は、Ｉ／Ｏ線対ＩＯ２，／ＩＯ２を介して、サブアレイ
ＳＢＡ３から読出されたデータは、Ｉ／Ｏ線対ＩＯ３，
／ＩＯ３を介して、それぞれ対応するプリアンプ部ＰＡ
Ｍ１〜ＰＡＭ３に与えられる。

【００５５】サブアレイＳＢＡ０〜ＳＢＡ３にそれぞれ
対応するプリアンプ部ＰＡＭ０〜ＰＡＭ３から読出され
たデータは、データ線ＰＤ０，／ＰＤ０〜ＰＤ３，／Ｐ
Ｄ３を介して、データバス駆動回路３００へと伝達され
る。

【００５６】ここで、データ線ＰＤ０，／ＰＤ０〜ＰＤ
３，／ＰＤ３のデータは、直接データバス駆動回路３０
０に入力されるとともに、４：１セレクタ２００を介し
て、スイッチ回路２０２および２０４にそれぞれ与えら
れる。

【００５７】スイッチ回路２０２は、列デコーダ１８か
らの出力に応じて、４：１セレクタ２００により選択さ
れる、データ線ＰＤ０〜ＰＤ３から伝達されたデータの
うちのいずれかを、マルチビットテストモード信号ＭＢ
Ｔに応じて、選択的にデータバス駆動回路３００に与え
る。

【００５８】一方、スイッチ回路２０４は、列デコーダ
１８からの出力に応じて、４：１セレクタ２００により
選択される、データ線／ＰＤ０〜／ＰＤ３から伝達され
たデータのうちのいずれかを、マルチビットテストモー
ド信号ＭＢＴに応じて、選択的にデータバス駆動回路３
００に与える。

【００５９】すなわち、スイッチ回路２０２は、マルチ
ビットテストモード信号ＭＢＴが活性状態（“Ｈ”レベ
ル）であるときは、データ線ＰＤ０により伝達されたデ
ータを、データバス駆動回路３００に与え、マルチビッ
トテストモード信号ＭＢＴが不活性状態（“Ｌ”レベ
ル）であるときは、４：１セレクタ２００から出力され
るデータをデータバス駆動回路３００に与える。

【００６０】同様にして、スイッチ回路２０４は、マル
チビットテストモード信号ＭＢＴが活性状態であるとき
は、データ線／ＰＤ０により伝達されたデータを、デー
タバス駆動回路３００に与え、マルチビットテストモー
ド信号ＭＢＴが不活性状態では、４：１セレクタ２００
により選択されたデータを、データバス駆動回路３００
に与える。

【００６１】データバス駆動回路３００は、データバス
イコライズ信号ＤＢＥＱに応じて、データバスＤＢ，／
ＤＢをイコライズする。

【００６２】さらに、データバス駆動回路３００は、通
常動作モード（信号ＭＢＴは不活性状態）においては、
読出駆動信号ＲＤＲＶに応じて、４：１セレクタ２００
により選択され、スイッチ回路２０２および２０４を介
して与えられたデータに基づいて、データバスＤＢ，／
ＤＢの電位レベルを駆動する。

【００６３】一方、データバス駆動回路３００は、マル
チビットテストモード信号ＭＢＴが活性状態（”Ｈ”レ
ベル）であって、マルチビットテストモードとなってい
る場合は、データ線ＰＤ０，／ＰＤ０〜ＰＤ３，／ＰＤ
３により伝達される、サブアレイＳＢＡ０〜ＳＢＡ３か
ら読出されたデータの比較結果に応じて、データバスＤ
Ｂ，／ＤＢのレベルを駆動する。

【００６４】データ入出力部２６は、通常動作モードに
おいては、データバスＤＢ，／ＤＢにより伝達されたデ
ータに応じて、メインアンプ部５００により、データ入
出力端子６の電位レベルを駆動する。

【００６５】一方、データ入出力部２６は、マルチビッ
トテスト動作期間中のパス／フェイルに関するテスト結
果を保持するデータ保持回路６００を含み、マルチビッ
トテストモードにおいては、データ保持回路６００に保
持されたデータに応じてパス／フェイル情報出力回路４
００から出力されるデータに応じて、メインアンプ部５
００が、データ入出力端子６の電位レベルを駆動する。

【００６６】以下、さらに図２に示した構成をより詳し
く説明する。図３は、図２に示した構成のうち、メモリ
セルアレイ２０、プリアンプ部１００および４：１セレ
クタ２００、スイッチ回路２０２および２０４の構成を
より詳しく説明するための回路図である。

【００６７】メモリセルアレイ２０は、上述したとお
り、４つのサブアレイＳＢＡ０〜ＳＢＡ３を含む。図３
において、サブアレイＳＢＡ０中の代表的に示される１
つのビット線ＢＬ，／ＢＬのうち、ビット線ＢＬは、メ
モリセルトランジスタＭＴを介して、メモリセルキャパ
シタＣの一方端と接続している。

【００６８】メモリセルキャパシタＣの他方端は、特に
限定されないが、電源電位ＶＤＤの１／２の電位レベル
を有するセルプレート電位Ｖｃｐを受けている。ビット
線対ＢＬ，／ＢＬの間には、ＮチャネルＭＯＳトランジ
スタＮ１１およびＮ１２が直列に接続されている。Ｎチ
ャネルＭＯＳトランジスタＮ１１およびＮ１２のゲート
は、センスアンプ活性化信号ＳＡＥを受けて反転するイ
ンバータ３０の出力をそれぞれ受けている。トランジス
タＮ１１およびＮ１２の接続ノードには、ビット線プリ
チャージ電位Ｖ_PBが与えられている。

【００６９】ビット線プリチャージ電位Ｖ_PBも特に限定
されないが、たとえばＶＤＤ／２の電位レベルを有す
る。

【００７０】したがって、センスアンプ活性化信号ＳＡ
Ｅが不活性状態（“Ｌ”レベル）であるときは、トラン
ジスタＮ１１およびＮ１２は導通状態となって、ビット
線ＢＬ，／ＢＬは、電位Ｖ_PBにプリチャージされる。

【００７１】一方、センスアンプ活性化信号ＳＡＥが活
性状態（“Ｈ”レベル）となると、センスアンプＳＡ
は、ビット線対ＢＬ，／ＢＬの電位レベルを増幅する。
センスアンプＳＡの出力ノードは、それぞれＮチャネル
ＭＯＳトランジスタＮ２１およびＮ２２を介して、デー
タ入出力線ＩＯ０，／ＩＯ０に接続されている。トラン
ジスタＮ２１およびＮ２２のゲート電位レベルは、列デ
コーダ１８からの列選択信号ＣＳＬにより選択的に
“Ｈ”レベルとされる。

【００７２】ビット線対ＢＬ，／ＢＬと同様の構成が、
サブアレイＳＢＡ０においては複数個設けられ、さら
に、サブアレイＳＢＡ１〜ＳＢＡ３にも、サブアレイＳ
ＢＡ０と同様の構成が設けられている。

【００７３】Ｉ／Ｏ線対ＩＯ０，／ＩＯ０により伝達さ
れたデータは、プリアンプ部１００のうち、サブアレイ
ＳＢＡ０に対応するプリアンプ部ＰＡＭ０に伝達され
る。

【００７４】ＰＡＭ０は、プリアンプＰＡの入力ノード
とＩ／Ｏ線ＩＯ０，／ＩＯ０との間にそれぞれ設けられ
るＮチャネルＭＯＳトランジスタＮ２３およびＮ２４
と、プリアンプＰＡの２つの入力ノードの間に直列に接
続されるＮチャネルＭＯＳトランジスタＮ２５およびＮ
２６とを含む。

【００７５】トランジスタＮ２３およびＮ２４のゲート
は、プリアンプ活性化信号ＰＡＥにより制御され、信号
ＰＡＥが活性状態（“Ｈ”レベル）においてトランジス
タＮ２３およびＮ２４は導通状態となる。

【００７６】トランジスタＮ２５およびＮ２６の接続ノ
ードは、プリチャージ電位Ｖ_PAを受けており、トランジ
スタＮ２５およびＮ２６のゲートは、信号ＰＡＥを入力
として受けるインバータ１０２の出力により制御され
る。

【００７７】すなわち、トランジスタＮ２５およびＮ２
６は、信号ＰＡＥが不活性状態において導通状態とな
り、プリアンプＰＡの入力ノードはプリチャージ電位Ｖ
_PAとされる。

【００７８】プリアンプＰＡの相補出力のうちの一方
は、ＡＮＤ回路１０４の一方の入力ノードに与えられ、
ＡＮＤ回路１０４の他方の入力ノードには信号ＰＡＥが
与えられる。

【００７９】一方、プリアンプＰＡの相補出力のうちの
他方は、ＡＮＤ回路１０６の一方入力ノードに与えら
れ、ＡＮＤ回路１０６の他方の入力ノードには、信号Ｐ
ＡＥが与えられる。

【００８０】ＡＮＤ回路１０４の出力は、データ線ＰＤ
０に与えられ、ＡＮＤ回路１０６の出力は、データ線／
ＰＤ０に与えられる。

【００８１】同様の構成が、サブアレイＳＢＡ１に対応
して設けられるプリアンプ部ＰＡＭ１、サブアレイＳＢ
Ａ２に対応して設けられるプリアンプ部ＰＡＭ２、サブ
アレイＳＢＡ３に対応して設けられるプリアンプ部ＰＡ
Ｍ３にもそれぞれ設けられている。

【００８２】４：１セレクタ２００は、データ線ＰＤ
０，／ＰＤ０〜ＰＤ３，／ＰＤ３により伝達されるデー
タを受けて、列デコーダ１８からの信号に応じて、いず
れか１つのデータ線対により伝達されたデータを、選択
的にスイッチ回路２０２および２０４に与える。

【００８３】マルチビットテストモード信号ＭＢＴが活
性状態となっているマルチビットテストモードにおいて
は、スイッチ回路２０２および２０４を介して、データ
線対ＰＤ０，／ＰＤ０〜ＰＤ３，／ＰＤ３により伝達さ
れるサブアレイＳＢＡ０〜ＳＢＡ３からの読出データ
が、同時にデータバス駆動回路３００に与えられるのに
対し、通常動作モードにおいては、４：１セレクタ２０
０により選択されたいずれかのデータ線対からのデータ
が、スイッチ回路２０２および２０４を介して、データ
バス駆動回路３００に与えられる。

【００８４】図４は、図２に示した構成のうち、データ
バス駆動回路３００の構成を説明するための回路図であ
る。

【００８５】データバス駆動回路３００は、比較駆動回
路３１０と、イコライズ回路３２０とを含む。

【００８６】比較駆動回路３１０は、制御回路１４から
出力されるワンショットパルス信号の読出駆動信号ＲＤ
ＲＶおよび制御信号ＤＢＬＡＴ２とを受けて、信号ＲＤ
ＲＶの論理値と信号ＤＢＬＡＴ２の論理値の反転値との
論理積を出力する論理ゲート３０１と、内部ノードｎ１
１と電源電位ＶＤＤとの間に接続され、ゲートに論理ゲ
ート３０１の出力を受けるＰチャネルＭＯＳトランジス
タＰ３０と、ソースが接地電位ＧＮＤに結合され、ゲー
トに論理ゲート３０１の出力を受けるＮチャネルＭＯＳ
トランジスタＮ４０と、内部ノードｎ１１とトランジス
タＮ４０のドレインとの間に直列に接続されるＮチャネ
ルＭＯＳトランジスタＮ３２およびＮチャネルＭＯＳト
ランジスタＮ３６と、内部ノードｎ１１とトランジスタ
Ｎ４０のドレインとの間に直列に接続されるＮチャネル
ＭＯＳトランジスタＮ３３およびＮチャネルＭＯＳトラ
ンジスタＮ３７と、内部ノードｎ１１とトランジスタＮ
４０のドレインとの間に直列に接続されるＮチャネルＭ
ＯＳトランジスタＮ３４およびＮチャネルＭＯＳトラン
ジスタＮ３８と、内部ノードｎ１１とトランジスタＮ４
０のドレインとの間に直列に接続されるＮチャネルＭＯ
ＳトランジスタＮ３５およびＮチャネルＭＯＳトランジ
スタＮ３９とを含む。

【００８７】トランジスタＮ３６、Ｎ３７およびＮ３８
のゲートは、マルチビットテストモード信号ＭＢＴと受
け、トランジスタＮ３９のゲートは電源電位ＶＤＤを受
ける。

【００８８】トランジスタＮ３２のゲートは、データ線
ＰＤ３と結合し、トランジスタＮ３３のゲートはデータ
線ＰＤ２と結合し、トランジスタＮ３４のゲートは、デ
ータ線ＰＤ１と結合する。一方、トランジスタＮ３５の
ゲートは、スイッチ回路２０２の出力と結合している。

【００８９】比較駆動回路３１０は、さらに、内部ノー
ドｎ１２と電源電位ＶＤＤとの間に接続され、ゲートに
論理ゲート３０１の出力を受けるＰチャネルＭＯＳトラ
ンジスタＰ３１と、ソースが接地電位ＧＮＤに結合さ
れ、ゲートに論理ゲート３０１の出力を受けるＮチャネ
ルＭＯＳトランジスタＮ５０と、内部ノードｎ１２とト
ランジスタＮ５０のドレインとの間に直列に接続される
ＮチャネルＭＯＳトランジスタＮ４２およびＮチャネル
ＭＯＳトランジスタＮ４６と、内部ノードｎ１２とトラ
ンジスタＮ５０のドレインとの間に直列に接続されるＮ
チャネルＭＯＳトランジスタＮ４３およびＮチャネルＭ
ＯＳトランジスタＮ４７と、内部ノードｎ１２とトラン
ジスタＮ５０のドレインとの間に直列に接続されるＮチ
ャネルＭＯＳトランジスタＮ４４およびＮチャネルＭＯ
ＳトランジスタＮ４８と、内部ノードｎ１２とトランジ
スタＮ５０のドレインとの間に直列に接続されるＮチャ
ネルＭＯＳトランジスタＮ４５およびＮチャネルＭＯＳ
トランジスタＮ４９とを含む。

【００９０】トランジスタＮ４６、Ｎ４７およびＮ４８
のゲートは、マルチビットテストモード信号ＭＢＴと受
け、トランジスタＮ４９のゲートは電源電位ＶＤＤを受
ける。

【００９１】トランジスタＮ４２のゲートは、データ線
／ＰＤ３と結合し、トランジスタＮ４３のゲートはデー
タ線／ＰＤ２と結合し、トランジスタＮ４４のゲート
は、データ線／ＰＤ１と結合する。一方、トランジスタ
Ｎ４５のゲートは、スイッチ回路２０４の出力と結合し
ている。

【００９２】比較駆動回路３１０は、さらに、ノードｎ
１１のレベルを保持するためのラッチ回路ＬＴ１と、ノ
ードｎ１２の出力をラッチするためのラッチ回路ＬＴ２
とを含む。

【００９３】ラッチ回路ＬＴ１は、ノードｎ１１と入力
ノードが結合するインバータ３０２と、入力ノードにイ
ンバータ３０２の出力を受け、出力ノードがノードｎ１
１と接続するインバータ３０４とを含む。ラッチ回路Ｌ
Ｔ２は、ノードｎ１２と入力ノードが接続するインバー
タ３０６と、インバータ３０６の出力ノードを入力ノー
ドに受け、出力ノードがノードｎ１２と接続するインバ
ータ３０８とを含む。

【００９４】比較駆動回路３１０は、さらに、一方の入
力ノードにマルチビットテストモード信号ＭＢＴを受
け、他方の入力ノードがノードｎ１１と結合するＮＯＲ
回路３１２と、一方の入力ノードにマルチビットテスト
モード信号ＭＢＴを受け、他方の入力ノードがノードｎ
１２と結合するＮＯＲ回路３１０と、電源電位ＶＤＤと
接地電位ＧＮＤとの間に直列に接続されるＰチャネルＭ
ＯＳトランジスタＰ４１およびＮチャネルＭＯＳトラン
ジスタＮ２７と、電源電位ＶＤＤと接地電位ＧＮＤとの
間に直列に接続されるＰチャネルＭＯＳトランジスタＰ
４２およびＮチャネルＭＯＳトランジスタＮ２８とを含
む。

【００９５】トランジスタＰ４１のゲートはノードｎ１
１の電位レベルを受け、トランジスタＮ２７のゲート
は、ＮＯＲ回路３１０の出力を受ける。

【００９６】トランジスタＰ４２のゲートは、ノードｎ
１２の電位レベルを受け、トランジスタＮ２８のゲート
は、ＮＯＲ回路３１２の出力を受ける。

【００９７】トランジスタＰ４１とトランジスタＮ２７
との接続ノードは、データバスＤＢと接続し、トランジ
スタＰ４２とトランジスタＮ２８の接続ノードはデータ
バス／ＤＢと接続している。

【００９８】イコライズ回路３２０は、データバスＤＢ
と／ＤＢとの間に直列に接続されるＮチャネルＭＯＳト
ランジスタＮ１３およびＮ１４とを含む。

【００９９】トランジスタＮ１３およびＮ１４の接続ノ
ードは接地電位ＧＮＤを受け、トランジスタＮ１３およ
びＮ１４のゲートは、データバスイコライズ信号ＤＢＥ
Ｑとを受けている。

【０１００】図５は、図２に示したデータ保持回路６０
０の構成を説明するための回路図である。

【０１０１】図５を参照して、データ保持回路６００
は、相補バス信号線ＤＢ，／ＤＢからの出力の変化をマ
ルチビットテストモード期間中にわたって保持するため
の検知保持回路６１０と、検知保持回路６１０に保持さ
れたデータに応じて、パス／フェイル情報出力回路４０
０に相補データを与えるためにデータバスＤＢ，／ＤＢ
の電位レベルを駆動するためのテストデータ駆動回路６
２０と、テストデータ駆動回路６２０がパス／フェイル
情報出力回路４００の入力レベルを駆動するタイミング
信号を発生するためのタイミング制御回路６３０とを備
える。

【０１０２】検知保持回路６１０は、データバスＤＢ，
／ＤＢにより伝達された小振幅信号を、基準電位Ｖｒｅ
ｆと比較することにより、大振幅信号に変換するための
差動増幅回路６５２および６５４と、差動増幅回路６５
２および６５４の出力ならびに制御回路１４からの信号
ＤＢＬＡＴ１を受けるＮＡＮＤ回路６５６と、信号ＤＢ
ＬＡＴ１によりリセットされ、ＮＡＮＤ回路６５６の出
力によりセットされるＲＳフリップフロップ回路６５８
とを含む。ＮＡＮＤ回路６５６の出力ノードを、以下、
ノードＮ２と呼ぶ。

【０１０３】フリップフロップ回路６５８は、一方入力
ノードにＮＡＮＤ回路６５６の出力を受けるＮＡＮＤ回
路６６０と、一方入力ノードに信号ＤＢＬＡＴ１を受
け、他方入力ノードにＮＡＮＤ回路６６０の出力を受け
て、出力ノードがＮＡＮＤ回路の他方入力ノードに結合
するＮＡＮＤ回路６６２とを含む。ＮＡＮＤ回路６６０
の出力ノードを、以下、ノードＮ１と呼ぶ。

【０１０４】タイミング制御回路６３０は、信号ＲＤＲ
Ｖと信号ＤＢＬＡＴ２とを受けるＡＮＤ回路６７０と、
ＡＮＤ回路６７０の出力を反転するインバータ６７２と
を含む。

【０１０５】テストデータ駆動回路６２０は、ノードＮ
１と入力ノードが結合し、ＡＮＤ回路６７０およびイン
バータ６７２の出力により制御されて、ＡＮＤ回路６７
０の出力が“Ｈ”レベルとなるのに応じて、ノードＮ１
のレベルに対応する電位にデータバスＤＢの電位レベル
を駆動するための駆動回路６８０と、ノードＮ１と入力
ノードが結合し、ＡＮＤ回路６７０およびインバータ６
７２の出力により制御されて、ＡＮＤ回路６７０の出力
が“Ｈ”レベルとなるのに応じて、ノードＮ１のレベル
に対応する電位にデータバス／ＤＢの電位レベルを駆動
するための駆動回路６８２とを含む。

【０１０６】次に、データ保持回路６００の動作につい
て簡単に説明する。図１に示した制御回路１４から、ア
ドレス信号および制御信号の組合せに応じて出力される
信号ＤＢＬＡＴ１が“Ｌ”レベルである期間中は、ＲＳ
フリップフロップ６５８のリセット信号である信号ＤＢ
ＬＡＴ１が“Ｌ”レベルであるために、ＲＳフリップフ
ロップ回路６５８はリセット状態となり、ＲＳフリップ
フロップ６５８の出力ノードＮ１には“Ｌ”レベルが保
持される。

【０１０７】次に、信号ＤＢＬＡＴ１が“Ｈ”レベルに
なると、ＲＳフリップフロップ６５８のリセットが解除
されるため相補バス信号ＤＢ，／ＤＢの状態に応じて、
ＲＳフリップフロップ６５８に保持されるレベルが変化
し得る状態となる。

【０１０８】ＲＳフリップフロップ６５８はリセット解
除直後には、初期状態としてリセット状態を保持してい
るが、相補データバスＤＢ，／ＤＢのレベルがともに
“Ｈ”レベルという状態になると、差動増幅回路６５２
および６５４の出力がともに“Ｈ”レベルとなり、ＮＡ
ＮＤ回路６５６の出力レベル、すなわち、ＲＳフリップ
フロップ６５８のセット信号であるノードＮ１のレベル
が“Ｌ”レベルになるため、ＲＳフリップフロップ６５
８はセット状態となる。このため、ノードＮ１には
“Ｈ”レベル状態が保持される。

【０１０９】そして、信号ＤＢＬＡＴ１が“Ｌ”レベル
となって、ＲＳフリップフロップ６がリセットされない
限り、このセット状態が保持され続ける。

【０１１０】すなわち、データ保持回路６００を設ける
構成とすることで、信号ＤＢＬＡＴ１を“Ｈ”レベルに
保ったまま、連続して複数のテストプログラムを実行し
た後、１度でもフェイルが生じて、相補データバスＤ
Ｂ，／ＤＢの電位レベルがともに“Ｈ”レベルとなる状
態が発生すると、その状態は信号ＤＢＬＡＴ１が“Ｌ”
レベルとなって、ＲＳフリップフロップ６５８がリセッ
トされない限り保持されることになる。

【０１１１】続いて、図１に示した制御回路１４から出
力される信号ＤＢＬＡＴ２を、アドレス信号および制御
信号の組合せに応じて “Ｈ”レベルとした上で、ＤＲ
ＡＭ１０００に対してリードコマンドを与えると、制御
回路１４からはさらに、信号ＲＤＲＶとして“Ｈ”レベ
ルのパルスが出力され、ＲＳフリップフロップ６５８に
保持されていたデータは、テストデータ駆動回路６２０
によって相補バス信号配線ＤＢ，／ＤＢに出力される。

【０１１２】したがって、複数のテストプログラムのす
べてにわたってＤＲＡＭ１０００がパスしたときには、
データ保持回路６００中のフリップフロップ回路６５８
はリセット状態のままであるので、ノードＮ１には
“Ｌ”レベルが保持されている。このため、相補データ
バスＤＢ，／ＤＢに対して、ともに“Ｌ”レベルが出力
され、チップ外部にはデータ入出力端子６から“Ｌ”レ
ベルが出力される。

【０１１３】複数のテストプログラムを実行するうち１
回でもフェイルした場合には、データ保持回路６００中
のＲＳフリップフロップ６５８はセット状態にあり、ノ
ードＮ１には“Ｈ”レベルが保持されている。このため
に、相補データバスＤＢ，／ＤＢがともに“Ｈ”レベル
となり、チップ外部にはデータ入出力端子６から“Ｈ”
レベルが出力される。

【０１１４】したがって、入出力ピンが短絡された多数
個の半導体記憶装置を同時に測定することが可能なバー
ンインテスタ９０００において、複数のテストプログラ
ムを実行する場合でも、全半導体記憶装置の信号ＤＢＬ
ＡＴ１を“Ｈ”レベルに保持したまま、全テストプログ
ラムを実行した後に、信号ＤＢＬＡＴ２＝“Ｈ”レベル
に設定して、各半導体記憶装置を１つ１つ選択してデー
タを読出すことで、そのチップが、良品か不良品かを判
別することが可能である。

【０１１５】また、データの読出時には、データを高速
に読出すために相補バスＤＢ，／ＤＢの論理振幅を小さ
く抑えている。ところが、パス／フェイル判定結果を出
力するときには、読出の高速性よりも判定結果の読み誤
りの危険性を減少することを重視したいので、テストデ
ータ駆動回路６２０は大きな論理振幅で良品／不良品判
定情報を出力するように回路が構成されている。

【０１１６】すなわち、データの読出時には、データバ
スイコライズ回路３２０でデータバスＤＢ，／ＤＢを接
地電位にイコライズしておいて、その後に読出駆動信号
ＲＤＲＶとして、短いワンショットパルスが印加され、
比較駆動回路３１０により、相補バスＤＢ，／ＤＢが駆
動される。

【０１１７】このとき、信号ＲＤＲＶに印加するワンシ
ョットパルスの時間幅は、読出高速化のため、データバ
スＤＢおよび／ＤＢの論理振幅が小さくなるように短時
間に設定されている。したがって、相補データバスＤ
Ｂ，／ＤＢの論理振幅は接地電位−電源電位間の電位差
よりも小さくなる。

【０１１８】一方、テストプログラムの実行が終了し
て、パス／フェイル判定結果をデータ保持回路６００か
ら読出すときにデータの読出を誤ると、それはそのまま
誤判定になってしまうので、テストデータ駆動回路６２
０の出力レベルは、接地電位−電源電位間をフルスイン
グするように構成され、パス／フェイル判定結果の読み
誤りの危険性を低減する構成となっている。

【０１１９】図６は、図２に示した構成のうち、パスフ
ェイル情報出力回路４００およびメインアンプ部５００
の構成を説明するための回路図である。

【０１２０】パス／フェイル情報出力回路４００は、デ
ータバスＤＢおよびデータバス／ＤＢと入力ノードが接
続するＮＡＮＤ回路４０２と、ＮＡＮＤ回路４０２の出
力を受けるインバータ回路４０４とを含む。

【０１２１】スイッチ回路４０６は、マルチビットテス
トモード信号に制御されて、インバータ４０４の出力ま
たはデータバスＤＢにより伝達された電位レベルのいず
れかを、読出データＲＤとして出力する。

【０１２２】スイッチ回路４０８は、ＮＡＮＤ回路４０
２の出力およびデータバス／ＤＢにより伝達された電位
レベルを、マルチビットテストモード信号ＭＢＴに応じ
て選択的に読出データ／ＲＤとして出力する。

【０１２３】読出データＲＤおよび／ＲＤは互いに相補
な信号である。ここで、マルチビットテストモード信号
ＭＢＴが不活性状態である場合は、スイッチ回路４０６
および４０８により、データバスＤＢ，／ＤＢにより伝
達されたデータが、そのまま読出データＲＤ，／ＲＤと
して相補データバス２８に出力される。

【０１２４】一方、マルチビットテストモード信号ＭＢ
Ｔが活性状態においては、インバータ４０４の出力およ
びＮＡＮＤ回路４０２の出力が、それぞれ読出データＲ
Ｄ，／ＲＤとして相補データバス２８に出力される。

【０１２５】メインアンプ部５００は、リードアンプＲ
ＡＭと、リードアンプＲＡＭの一方入力ノードとスイッ
チ回路４０６の出力との間に接続されるＮチャネルＭＯ
ＳトランジスタＮ５１と、リードアンプＲＡＭの他方入
力ノードとスイッチ回路４０８の出力ノードとの間に設
けられるＮチャネルＭＯＳトランジスタＮ５２とを含
む。ＮチャネルＭＯＳトランジスタＮ５１およびＮ５２
のゲートは、メインアンプ活性化信号ＭＡＥにより制御
される。

【０１２６】すなわち、信号ＭＡＥが活性状態（“Ｈ”
レベル）において、トランジスタＮ５１およびＮ５２は
導通状態とされる。

【０１２７】メインアンプ部５００は、さらに、リード
アンプＲＡＭの一方および他方入力ノードとの間に直列
に接続されるＮチャネルＭＯＳトランジスタＮ５３およ
びＮ５４を含む。

【０１２８】トランジスタＮ５３およびＮ５４の接続ノ
ードは接地電位ＧＮＤと結合し、トランジスタＮ５３お
よびＮ５４のゲートは、信号ＭＡＥを入力として受ける
インバータ５０２の出力を受ける。

【０１２９】したがって、信号ＭＡＥが不活性状態
（“Ｌ”レベル）において、トランジスタＮ５３および
Ｎ５４は導通状態となって、リードアンプＲＡＭの入力
ノードは接地電位ＧＮＤとされる。

【０１３０】メインアンプ部５００は、さらに、一方入
力ノードに信号ＭＡＥを受け他方入力ノードにリードア
ンプＲＡＭの一方出力を受けるＡＮＤ回路５０４と、一
方入力ノードに信号ＭＡＥを受け他方入力ノードにリー
ドアンプＲＡＭの他方出力を受けるＮＡＮＤ回路５０６
と、ＡＮＤ回路５０４の出力をラッチするラッチ回路Ｌ
Ｔ３と、ＮＡＮＤ回路５０６の出力をラッチするラッチ
回路ＬＴ４とを含む。

【０１３１】ラッチ回路ＬＴ３は、ＡＮＤ回路５０４の
出力を入力に受けるインバータ５０８と、インバータ５
０８の出力を入力として受け、出力ノードがインバータ
５０８の入力ノードと接続するインバータ５１０を含
み、ラッチ回路ＬＴ４は、ＮＡＮＤ回路５０６の出力を
受けるインバータ５１４と、インバータ５１４の出力を
入力として受け、出力がインバータ５１４と接続するイ
ンバータ５１２とを含む。

【０１３２】メインアンプ部５００は、さらに、電源電
位ＶＤＤと接地電位ＧＮＤとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタＰ５５およびＮチャネルＭ
ＯＳトランジスタＮ５６を含む。

【０１３３】トランジスタＰ５５およびＮ５６の接続ノ
ードは、データ入力端子６と接続し、トランジスタＰ５
５のゲートは、インバータ５０８の出力を、トランジス
タＮ５６の出力はインバータ５１４の出力をそれぞれ受
ける。

【０１３４】［データ読出動作］図７は、ＤＲＡＭ１０
００において、メモリセルＭＣからデータ入出力端子６
までデータを読出す動作を説明するためのタイミングチ
ャートである。

【０１３５】通常の読出動作（マルチビットテストモー
ド信号ＭＢＴが“Ｌ”レベルであるとき）は、以下に説
明するような順序で行なわれる。

【０１３６】まず、時刻ｔ１において、入力された行ア
ドレスに応じてワード線ＷＬが選択され活性状態とされ
る。これに応じて、選択されたワード線に接続された全
メモリセルについて、メモリセル内のキャパシタに蓄積
された電荷に応じて、ビット線対ＢＬ，／ＢＬ間に微小
電圧差を生じる。

【０１３７】さらに、時刻ｔ２において、センスアンプ
活性化信号ＳＡＥが“Ｈ”レベルとなることに応じて、
センスアンプが活性化され、ビット線対ＢＬ，／ＢＬ間
の微小電圧差が増幅される。

【０１３８】時刻ｔ３において、カラム選択線ＣＳＬに
より、入力された列アドレスで指定されたＩ／Ｏ線対が
選択される。

【０１３９】続いて、時刻ｔ４において、プリアンプ活
性化信号ＰＡＥが“Ｈ”レベルとなって、選択されたＩ
／Ｏ線対の間の電位差をプリアンプＰＡＭ０〜ＰＡＭ３
により増幅され、データ線対ＰＤ０，／ＰＤ０〜ＰＤ
３，／ＰＤ３に出力される。

【０１４０】列デコーダ１８からの信号に応じて、４：
１セレクタ２００により選択されたデータが、スイッチ
回路２０２および２０４を介して、データバス駆動回路
３００に与えられる。

【０１４１】時刻ｔ５まで、データバスＤＢ，／ＤＢ
は、データバスイコライズ回路３２０により、接地電位
にイコライズされており、時刻ｔ５においてデータバス
のイコライズが解除された後、選択されたデータ線対Ｐ
Ｄ０，／ＰＤ０〜ＰＤ３，／ＰＤ３のうちのいずれかに
より伝達されたデータがデータバス駆動回路３００によ
りバッファリングされ、信号ＲＤＲＶの活性化に応じて
データバスＤＢ，／ＤＢが対応する電位レベルに駆動さ
れる。

【０１４２】時刻ｔ６において、信号ＭＡＥが活性化す
ることにより、データバスＤＢ，／ＤＢ間の電位差が、
メインアンプ部５００により増幅され、データ入力端子
６から論理値として外部へ出力される。

【０１４３】すなわち、メインアンプ活性化信号ＭＡＥ
が“Ｈ”レベルとなることで、リードアンプＲＡＭが活
性化され、データバスＤＢ，／ＤＢ間のデータが増幅さ
れて、“Ｈ”レベルおよび“Ｌ”レベルの２値論理値が
得られる。このリードアンプＲＡＭの出力に応じてトラ
ンジスタＰ５５およびＮ５６が駆動されることにより、
データ入出力端子６を介して読出データが外部へ出力さ
れる。

【０１４４】このような構成のデータ読出回路において
は、データの読出時において、相補バス（ＤＢ，／ＤＢ
など）がイコライズされた後に読出データに応じて、そ
の電位レベルが駆動されるため、データの読出が行なわ
れるごとに、それ以前における読出サイクルのデータは
失われてしまう。

【０１４５】したがって、図１４に示したようなバーイ
ンテスタ９０００により、ＤＲＡＭ１０００を通常動作
モードにおいて、複数個同時に測定することは困難であ
る。

【０１４６】なぜならならば、上述したとおり、通常動
作においては、データ読出において相補バスがイコライ
ズされた後に読出データに応じて駆動されるため、デー
タの読出が行なわれるごとにそれ以前の読出データサイ
クルが失われてしまうからである。

【０１４７】同様の理由により、データ保持回路６００
が設けられていない構成では、マルチビットテストモー
ド動作においても、バーインテスタ９０００により、Ｄ
ＲＡＭ１０００を複数個同時に測定することは困難とい
うことになる。

【０１４８】次に、図２に示した回路において、マルチ
ビットテスト動作を行なう場合の動作について簡単に説
明する。

【０１４９】図２に示したように、メモリセルアレイ２
０は、サブアレイＳＢＡ０〜ＳＢＡ３の４つに分割され
ている。

【０１５０】マルチビットテストにおいては、各サブア
レイ内の対応するアドレスのメモリセルに対して、同一
のデータを書込んでおき、読出時にサブアレイ間のデー
タの一致／不一致を検知して、一致していればパス、不
一致であればフェイルと判定する。

【０１５１】すなわち、図２に示した回路構成におい
て、マルチビットテスト信号ＭＢＴが活性（“Ｈ”レベ
ル）であるときには、データバス駆動回路の出力ＤＢ，
／ＤＢは以下の表１のようになる。

【０１５２】

【表１】

【０１５３】表１により、サブアレイ間でデータが不一
致な場合のみ読出データＲＤ＝“Ｈ”レベル，／ＲＤ＝
“Ｌ”レベルとなって、データ入出力端子６には“Ｈ”
レベルが出力される。

【０１５４】その他の場合は、データ入出力端子６から
出力されるデータレベルは“Ｌ”レベルになる。

【０１５５】したがって、マルチビットテスト動作時に
は、データ入出力端子のデータレベルが“Ｌ”レベルな
らばすべてのサブアレイからの読出結果が一致したため
パスと判定され、データ入出力端子６からので出力レベ
ルが“Ｈ”レベルならばサブアレイ間でデータが一致し
ていないためフェイルであると判定することができる。

【０１５６】図２に示した回路では、マルチビットテス
トによって、４個のサブアレイから同時にデータを読出
してパス／フェイルの判定を行なうことにより、これら
サブアレイに対応したアドレスを順次与えつつデータの
書込および読出を行なう場合に比べて、１／４の時間で
テストを行なうことができる。

【０１５７】図８は、図２に示した回路において、マル
チビットテスト動作を説明するためのタイミングチャー
トである。

【０１５８】まず、時刻ｔ０において、制御回路１４か
らの制御信号ＤＢＬＡＴ１が活性状態（“Ｈ”レベル）
へと遷移する。

【０１５９】つづいて、図７と同様にして、時刻ｔ１に
おいて、入力された行アドレスに応じてワード線ＷＬが
選択され活性状態とされ、時刻ｔ２において、センスア
ンプ活性化信号ＳＡＥが“Ｈ”レベルとなることに応じ
て、センスアンプが活性化され、ビット線対ＢＬ，／Ｂ
Ｌ間の微小電圧差が増幅される。

【０１６０】時刻ｔ３において、カラム選択線ＣＳＬに
より、入力された列アドレスで指定されたＩ／Ｏ線対が
選択される。

【０１６１】続いて、時刻ｔ４において、プリアンプ活
性化信号ＰＡＥが“Ｈ”レベルとなって、選択されたＩ
／Ｏ線対の間の電位差をプリアンプＰＡＭ０〜ＰＡＭ３
により増幅され、データ線対ＰＤ０，／ＰＤ０〜ＰＤ
３，／ＰＤ３に出力される。

【０１６２】データ線対ＰＤ０，／ＰＤ０〜ＰＤ３，／
ＰＤ３からのデータが全てデータバス駆動回路３００に
与えられる。

【０１６３】時刻ｔ５まで、データバスＤＢ，／ＤＢ
は、データバスイコライズ回路３２０により、接地電位
にイコライズされており、時刻ｔ５においてデータバス
のイコライズが解除された後、データ線対ＰＤ０，／Ｐ
Ｄ０〜ＰＤ３，／ＰＤ３により伝達されたデータがデー
タバス駆動回路３００により比較され、この比較結果に
応じて、信号ＲＤＲＶの活性化に応答してデータバスＤ
Ｂ，／ＤＢが対応する電位レベルに駆動される。これに
応じて、データ保持回路６００中のＲＳフリップフロッ
プ６５８に比較結果に応じたデータが保持される。

【０１６４】時刻ｔ６において、データバスに小振幅な
電位差が生じていることに応じて、信号ＭＡＥが活性化
すると、出力信号ＤＯＵＴとしてデータが出力される。
しかしながら、テストモードにおいては、後述するよう
に、さらに、データ保持回路６００からのデータの読出
が行なわれる。

【０１６５】時刻ｔ７において、再び、信号ＤＢＥＱが
活性状態となることにより、データバスのレベルがイコ
ライズされる。

【０１６６】図８においては、便宜上、マルチビットテ
ストモードにおけるデータ読出と比較動作が１回だけ行
なわれるものとして、図示されているが、実際には、こ
の時刻ｔ５から時刻ｔ７までの期間において、複数回に
わたり、アドレスを変更しつつ、データ読出と比較動
作、データバスのイコライズ動作が繰り返される。

【０１６７】時刻ｔ８において、信号ＤＢＬＡＴ２が活
性状態とされ、時刻ｔ９において信号ＤＢＥＱが不活性
状態となって、データバスのイコライズが解除される。
さらに、信号ＲＤＲＶが活性状態となることで、データ
バスＤＢ，／ＤＢの電位レベルが電源電位と接地電位と
にフルスイングされる。

【０１６８】時刻ｔ１０において、信号ＭＡＥが活性化
することにより、データバスＤＢ，／ＤＢ間の電位差
が、メインアンプ部５００により増幅され、データ入力
端子６から論理値として外部へ出力される。この論理値
データは、フルスイングしたデータバスＤＢ，／ＤＢの
電位差に基づくため、テスタにより読出を行なう場合で
も、確実に論理値レベルの判定を行なうことができる。

【０１６９】以上説明したようなデータ読出回路の構成
によって、マルチビットテスト動作モードにおいては、
サブアレイから読出された一致不一致のデータを読出す
ことにより、テスト時間の短縮が可能である。しかも、
このようなテストを入出力ピンを短絡した状態で複数の
半導体集積回路装置をテストするバーンインテスタにお
いて、多数個を一括して行なうことが可能であるため、
テストコストを低減することが可能である。

【０１７０】［実施の形態２］図９は、本発明の実施の
形態２の読出回路の構成を説明するための概略ブロック
図である。

【０１７１】実施の形態２の読出回路は、図２に示した
実施の形態１の読出回路に加えて、メインアンプ制御回
路７００が付加される構成となっている。

【０１７２】メインアンプ制御回路７００は、信号ＤＢ
ＬＡＴ１のレベルおよび信号ＤＢＬＡＴ２のレベルの反
転レベルを受けて否定論理積を出力する論理ゲート回路
７０２と、論理ゲート回路７０２の出力と信号ＭＡＥと
を受けて、リードアンプＲＡＭへの活性化を指示する信
号を生成するＡＮＤ回路７０４とを含む。

【０１７３】メインアンプ制御回路７００を設けること
で、以下に説明するように、複数チップの入出力ピンが
短絡された下で、テストプログラムを実行した際に、複
数チップから出力されるデータの衝突を防止することが
可能である。

【０１７４】すなわち、複数チップの対応する入出力ピ
ンを短絡してテストを行なった場合、短絡された入出力
ピンに、あるチップが“Ｈ”レベルを出力し、別のチッ
プが“Ｌ”レベルを出力した場合、テスト装置の電源と
接地電位間に大電流が流れる。多数チップがデータの衝
突を起こしたときには、テスタからチップへの電源供給
回路が焼損するほどの大電流が流れる危険がある。

【０１７５】そのような危険を回避するために、実施の
形態２の読出回路においては、メインアンプ制御回路７
００を付加して、信号ＤＢＬＡＴ１が“Ｈ”レベルとな
って、データ保持回路６００のリセットが解除されてい
る期間中は、信号ＤＢＬＡＴ２が“Ｈ”レベルとならな
い限り、出力バッファの活性化が許可されない構成とな
っている。

【０１７６】したがって、対応する入出力ピンが短絡さ
れたチップを多数個同時測定する場合は、信号ＤＢＬＡ
Ｔ１が“Ｈ”レベルであって、信号ＤＢＬＡＴ２が
“Ｌ”レベルの状態で複数のテストプログラムを実行し
て、データ保持回路３にパス／フェイル情報を蓄積し、
しかる後に信号ＤＢＬＡＴ２＝“Ｈ”レベルに設定した
下で、各チップを１つずつ選択して、パス／フェイル情
報を読出すことによって、テストプログラム実行中の各
チップからの出力データの衝突を防止することができ
る。

【０１７７】図１０は、図９に示した読出回路のマルチ
ビットテストモード動作を説明するためのタイミングチ
ャートであり、実施の形態１の図８と対比される図であ
る。

【０１７８】時刻ｔ０〜ｔ３までの動作は図８と同様で
あり、図示省略している。時刻ｔ４において、プリアン
プ活性化信号ＰＡＥが“Ｈ”レベルとなって、選択され
たＩ／Ｏ線対の間の電位差をプリアンプＰＡＭ０〜ＰＡ
Ｍ３により増幅され、データ線対ＰＤ０，／ＰＤ０〜Ｐ
Ｄ３，／ＰＤ３に出力される。データ線対ＰＤ０，／Ｐ
Ｄ０〜ＰＤ３，／ＰＤ３からのデータが全てデータバス
駆動回路３００に与えられる。一方、信号ＤＢＬＡＴ１
は、活性状態とされる。

【０１７９】時刻ｔ５まで、データバスＤＢ，／ＤＢ
は、データバスイコライズ回路３２０により、接地電位
にイコライズされており、時刻ｔ５においてデータバス
のイコライズが解除された後、データ線対ＰＤ０，／Ｐ
Ｄ０〜ＰＤ３，／ＰＤ３により伝達されたデータがデー
タバス駆動回路３００により比較され、この比較結果に
応じて、信号ＲＤＲＶの活性化に応答してデータバスＤ
Ｂ，／ＤＢが対応する電位レベルに駆動される。これに
応じて、データ保持回路６００中のＲＳフリップフロッ
プ６５８に比較結果に応じたデータが保持される。

【０１８０】ここで、実施の形態１とは異なり、時刻ｔ
６において、信号ＭＡＥが活性状態となったとしても、
信号信号ＤＢＬＡＴ２が“Ｌ”レベルであるために、メ
インアンプ部５００は活性状態とされない。

【０１８１】時刻ｔ７以降の動作についても、図８と同
様である。このような構成とすることで、以上説明した
ように、複数チップの入出力ピンが短絡された下で、テ
ストプログラムを実行した際に、複数チップから出力さ
れるデータの衝突を防止することができ、テスト装置に
過重な負荷がかかるのを避けることが可能である。

【０１８２】［実施の形態３］図１１は、本発明の実施
の形態３の読出回路の構成を説明するための概略ブロッ
ク図である。

【０１８３】実施の形態３の読出回路は、図５に示した
実施の形態１の読出回路の構成または、図９に示した実
施の形態２の読出回路の構成において、ＲＳフリップフ
ロップ６６０に対して、セット信号を与えるＮＡＮＤ回
路６５６の代わりに、セット信号発生回路８００が設け
られる構成となっている点である。

【０１８４】その他の点は、実施の形態１の読出回路の
構成または実施の形態２の読出回路の構成と同様である
ので、同一部分には同一符号を付してその説明は繰返さ
ない。

【０１８５】セット信号発生回路８００は、ＤＲＡＭ１
０００において制御回路１４から出力される内部信号Ｍ
ＯＤＥおよび内部信号モニタイネーブル信号ＭＯＮＩＴ
ＯＲを受けて、信号ＭＯＮＩＴＯＲが“Ｈ”レベルとな
ったときに、内部信号ＭＯＤＥの論理値を検知保持回路
６１０中のＲＳフリップフロップ６５８にセットするよ
うに構成されている。

【０１８６】すなわち、セット信号発生回路８００は、
差動増幅回路６５２および６５４の出力と信号ＤＢＬＡ
Ｔ１の論理積と、信号ＭＯＤＥと信号ＭＯＮＩＴＯＲの
論理積との否定論理和を、ノードＮ２に出力する複合論
理ゲート８０２を含んでいる。

【０１８７】ここで、信号ＭＯＤＥとしては、テストモ
ードが指定されることに応じて、制御回路１４から出力
されるテストモード信号であっても良いし、制御回路１
４から出力される他の内部制御信号であってもよい。

【０１８８】また、信号ＭＯＮＩＴＯＲも、外部からの
制御信号およびアドレス信号の組合せに応じて、制御回
路１４から出力されるものとする。

【０１８９】以上のような構成とすることで、データ保
持回路３中に保持されたデータを読出すことによって、
ＤＲＡＭ１０００の外部に信号ＭＯＤＥの論理値を出力
することが可能となる。

【０１９０】信号ＭＯＤＥとして、たとえば、ＤＲＡＭ
１０００の内部状態遷移を反映するような信号を選ぶ
と、ＤＲＡＭ１０００の状態遷移を、ＤＲＡＭ１０００
の外部から確認しながら動作の検証を行なうことが可能
となる。

【０１９１】たとえば、上述したように、信号ＭＯＤＥ
として、テストモード信号を用いることとすると、ＤＲ
ＡＭ１０００のテストをあるテストモードに遷移させた
状態で実行したい場合に、テストモードに遷移して実際
にチップの内部信号の論理値が所望の値になったことを
確認してからテストプログラムを実行することが可能と
なる。

【０１９２】図１２は、図１１に示した読出回路の動作
を説明するためのタイミングチャートである。図１１お
よび図１２を参照して、内部信号ＭＯＤＥは、通常動作
時において“Ｌ”レベルとなり、所定のテストモード時
において、“Ｈ”レベルとなる信号とする。

【０１９３】時刻ｔ１において、ＤＲＡＭ１０００をテ
ストモードに遷移させるため、外部からコマンドおよび
アドレス信号を入力する。

【０１９４】その後、時刻ｔ２において内部信号モニタ
イネーブル信号ＭＯＮＩＴＯＲを“Ｈ”レベルにし、引
き続いて、時刻ｔ３において信号ＤＢＬＡＴ１を“Ｈ”
レベルにすることで、時刻ｔ４においてＲＳフリップフ
ロップ６５８のレベルがセット状態とされる。

【０１９５】さらに、時刻ｔ５において信号ＤＢＬＡＴ
２を“Ｈ”レベルとした後、時刻ｔ６において、信号Ｒ
ＤＲＶが活性状態となることで、ＤＲＡＭ１０００から
データを読出す。

【０１９６】このようにして、信号ＭＯＤＥの論理値を
出力バッファからＤＲＡＭ１０００の外部へ取出すこと
ができる。

【０１９７】したがって、ＤＲＡＭ１０００の内部動作
の状態を外部からモニターした上で、実施の形態１また
は実施の形態２と同様にして、テスト動作を行なうこと
が可能になる。

【０１９８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１９９】

【発明の効果】請求項１および５記載の半導体集積回路
装置は、第１の相補データバスのレベル変化を検知し、
レベル変化の情報を保持しているので、入出力ピンを短
絡した状態で複数の半導体集積回路装置をテストするテ
スト装置において、多数個を一括して行なうことが可能
であり、テストコストを低減することが可能である。し
かも、第２の相補データバスの電圧振幅が大きいので、
レベル変化の情報を確実に読み出すことができる。

【０２００】請求項２および６記載の半導体集積回路装
置は、データ保持回路が活性期間中は、制御回路に制御
されて、半導体集積回路装置の外部からの指示に応じ
て、データ出力回路が非活性状態から活性状態となるの
で、複数チップの入出力ピンが短絡された下で、テスト
プログラムを実行した際に、複数チップから出力される
データの衝突を防止することができ、テスト装置に過重
な負荷がかかるのを避けることが可能である。

【０２０１】請求項３および４記載の半導体集積回路装
置は、請求項１記載の半導体集積回路装置の奏する効果
に加えて、半導体集積回路装置内部の動作状態を外部か
らモニタすることが可能である。

【０２０２】請求項７および８記載の半導体集積回路装
置は、請求項５記載の半導体集積回路装置の奏する効果
に加えて、半導体集積回路装置内部の動作状態を外部か
らモニタすることが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のＤＲＡＭ１０００の
構成を示す概略ブロック図である。

【図２】 メモリセルアレイからデータ入出力端子６ま
での、データの読出を行なうための読出回路の構成を説
明する概略ブロック図である。

【図３】 メモリセルアレイ２０、プリアンプ部１０
０、４：１セレクタ２００、スイッチ回路２０２および
２０４の構成を説明するための回路図である。

【図４】 データバス駆動回路３００の構成を説明する
ための回路図である。

【図５】 データ保持回路６００の構成を説明するため
の回路図である。

【図６】 パスフェイル情報出力回路４００およびメイ
ンアンプ部５００の構成を説明するための回路図であ
る。

【図７】 ＤＲＡＭ１０００において、メモリセルＭＣ
からデータ入出力端子６までデータを読出す動作を説明
するためのタイミングチャートである。

【図８】 図２に示した回路において、マルチビットテ
スト動作を説明するためのタイミングチャートである。

【図９】 本発明の実施の形態２の読出回路の構成を説
明するための概略ブロック図である。

【図１０】 図９に示した読出回路のマルチビットテス
トモード動作を説明するためのタイミングチャートであ
る。

【図１１】 本発明の実施の形態３の読出回路の構成を
説明するための概略ブロック図である。

【図１２】 図１１に示した読出回路の動作を説明する
ためのタイミングチャートである。

【図１３】 従来のテスタ８０００と被測定対象の半導
体記憶装置８０１０．１〜８０１０．ｍとの接続関係を
説明するための概念図である。

【図１４】 バーインテスタ９０００により、ｍ個の半
導体記憶装置８０１０．１〜８０１０．ｍを同時に測定
する場合の接続関係を説明するための概念図である。

【符号の説明】

２ アドレス信号入力端子、４ 制御信号入力端子、６
データ入出力端子、１０ 行アドレスバッファ、１２
列アドレスバッファ、１４ 制御回路、１６行デコー
ダ、１８ 列デコーダ、２０ メモリセルアレイ、２２
Ｉ／Ｏ回路、２４，２８ データバス、２６ データ
入出力部、１００ プリアンプ部、２００ ４：１セレ
クタ、２０２，２０４ スイッチ回路、３００ データ
バス駆動回路、３１０ 比較駆動回路、３２０ データ
バスイコライズ回路、４００パス／フェイル情報出力回
路、５００ メインアンプ部、６００ データ保持回
路、６１０ 検知保持回路、６２０ テストデータ駆動
回路、６３０ タイミング制御回路、８００ セット信
号発生回路、８０２ 復号論理ゲート、１０００ＤＲＡ
Ｍ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 哲夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AE11 5L106 AA01 DD02 DD24

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路装置であって、 前記半導体集積回路装置の動作を制御するための第１お
   よび第２のデータ出力制御信号および複数の内部制御信
   号を生成する制御回路と、 前記複数の内部制御信号により制御される内部回路とを
   備え、 前記内部回路は、 第１および第２の出力ノードを有し、出力するデータに
   応じて、前記第１および第２の出力ノード間の電位レベ
   ル差を第１の電位差に駆動するための第１の駆動回路を
   含み、 前記第１の駆動回路の前記第１および第２の出力ノード
   から出力されるデータを伝達するための第１のデータバ
   ス対と、 前記第１のデータ出力制御信号の活性期間中は活性状態
   となりリセット状態からセット状態へと遷移可能となっ
   て、前記第１のデータバス対の電位レベルが所定の値と
   なるのに応じてセットされて、セット状態およびリセッ
   ト状態のいずれかに対応するデータを保持するためのデ
   ータ保持回路と、 第３および第４の出力ノードを有し、前記第２のデータ
   出力制御信号の活性化に応答して、前記第３および第４
   の出力ノード間の電位レベル差を、前記データ保持回路
   に保持された前記データに応じて、前記第１の電位差よ
   りも大きな第２の電位差に駆動するための第２の駆動回
   路と、 前記第２の駆動回路の前記第３および第４の出力ノード
   から出力されるデータを伝達するための第２のデータバ
   ス対と、 前記第２のデータバス対により伝達されたデータを前記
   半導体集積回路装置の外部に出力するためのデータ出力
   回路とをさらに備える、半導体集積回路装置。
2. 【請求項２】 前記データ出力回路は、 前記データ保持回路が活性期間中は、前記制御回路に制
   御されて、前記半導体集積回路装置の外部からの指示に
   応じて、非活性状態から活性状態となる、請求項１記載
   の半導体集積回路装置。
3. 【請求項３】 前記データ保持回路は、 さらに、前記制御回路に制御されて、前記半導体集積回
   路装置の外部からの指示に応答して、前記複数の内部制
   御信号のうちの少なくとも１つのレベルを保持する、請
   求項１記載の半導体集積回路装置。
4. 【請求項４】 前記データ保持回路は、 前記第１のデータ出力制御信号の活性期間中は活性状態
   となりリセット状態からセット状態へと遷移可能となっ
   て、セット信号に応じて保持するデータレベルをセット
   状態とするフリップフロップ回路と、 前記第１のデータバス対の電位レベルが所定の値となる
   のを検知するための検知回路と、 前記検知回路の出力と、前記複数の内部制御信号のうち
   の少なくとも１つを入力として受けて、前記制御回路に
   制御されて、選択的にいずれか１つに対応するレベルの
   出力を前記セット信号として、前記フリップフロップ回
   路に与える論理回路とを含む、請求項３記載の半導体集
   積回路装置。
5. 【請求項５】 半導体集積回路装置であって、 前記半導体集積回路装置の動作を制御するための第１お
   よび第２のデータ出力制御信号および複数の内部制御信
   号を生成する制御回路と、 前記複数の内部制御信号により制御され、前記半導体集
   積回路装置の外部との間で記憶データの授受を行なう記
   憶回路とを備え、 前記記憶回路は、 複数のメモリセルサブブロックを含み、 各前記複数のメモリセルブロックは、 行列状に配置されて、前記記憶データを保持するための
   複数のメモリセルを有し、 第１および第２の出力ノードを有し、前記制御回路に制
   御されて、通常動作においては、前記複数のメモリサブ
   ブロックのうちの選択されたメモリセルからの記憶デー
   タに応じて、テスト動作においては、前記複数のメモリ
   サブブロックからそれぞれ一括して読み出された複数の
   記憶データの比較結果に応じて、前記第１および第２の
   出力ノード間の電位レベル差を第１の電位差に駆動する
   ための第１の駆動回路を含み、 前記第１の駆動回路の前記第１および第２の出力ノード
   から出力されるデータを伝達するための第１のデータバ
   ス対と、 前記第１のデータ出力制御信号の活性期間中は活性状態
   となりリセット状態からセット状態へと遷移可能となっ
   て、前記第１のデータバス対の電位レベルが所定の値と
   なるのに応じてセットされて、セット状態およびリセッ
   ト状態のいずれかに対応するデータを保持するためのデ
   ータ保持回路と、 第３および第４の出力ノードを有し、前記第２のデータ
   出力制御信号の活性化に応答して、前記第３および第４
   の出力ノード間の電位レベル差を、前記データ保持回路
   に保持された前記データに応じて、前記第１の電位差よ
   りも大きな第２の電位差に駆動するための第２の駆動回
   路と、 前記第２の駆動回路の前記第３および第４の出力ノード
   から出力されるデータを伝達するための第２のデータバ
   ス対と、 前記第２のデータバス対により伝達されたデータを前記
   半導体集積回路装置の外部に出力するためのデータ出力
   回路とをさらに備える、半導体集積回路装置。
6. 【請求項６】 前記データ出力回路は、 前記データ保持回路が活性期間中は、前記制御回路に制
   御されて、前記半導体集積回路装置の外部からの指示に
   応じて、非活性状態から活性状態となる、請求項５記載
   の半導体集積回路装置。
7. 【請求項７】 前記データ保持回路は、 さらに、前記制御回路に制御されて、前記半導体集積回
   路装置の外部からの指示に応答して、前記複数の内部制
   御信号のうちの少なくとも１つのレベルを保持する、請
   求項５記載の半導体集積回路装置。
8. 【請求項８】 前記データ保持回路は、 前記第１のデータ出力制御信号の活性期間中は活性状態
   となりリセット状態からセット状態へと遷移可能となっ
   て、セット信号に応じて保持するデータレベルをセット
   状態とするフリップフロップ回路と、 前記第１のデータバス対の電位レベルが所定の値となる
   のを検知するための検知回路と、 前記検知回路の出力と、前記複数の内部制御信号のうち
   の少なくとも１つを入力として受けて、前記制御回路に
   制御されて、選択的にいずれか１つに対応するレベルの
   出力を前記セット信号として、前記フリップフロップ回
   路に与える論理回路とを含む、請求項７記載の半導体集
   積回路装置。