JP4370527B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4370527B2 JP4370527B2 JP2005148302A JP2005148302A JP4370527B2 JP 4370527 B2 JP4370527 B2 JP 4370527B2 JP 2005148302 A JP2005148302 A JP 2005148302A JP 2005148302 A JP2005148302 A JP 2005148302A JP 4370527 B2 JP4370527 B2 JP 4370527B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- latch
- comparison result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
2、33 オンチップコンペアラッチ回路
3、34 制御信号発生回路
4、35 クロック制御回路
5、36 アドレスバッファ
6、37 メモリセルアレイ
7、38 データコントロール回路
8、39 データアウトバッファ
9、40 データインバッファ
10、41 テストモードエントリ回路
11 EXOR回路
12 EXOR回路
13 NOR回路
14、23、30 NAND回路
15、16、20A、20B、24、29、31 インバータ
17、19、26、28 NチャネルMOSトランジスタ
18、25、27 PチャネルMOSトランジスタ
21、22 NOR回路
42、57、59、64、73、77、83、89 NAND回路
43、46、47、48、52、59、60、63、69、74、78、79、80、84、87、88 インバータ
44、49、54、56、62、66、68、71、76、81、86 NチャネルMOSトランジスタ
45、53、55、61、65、67、72、75、82、85 PチャネルMOSトランジスタ
101、141 ADDRESS
102、142 CSB
103、143 RASB
104、144 CASB
105、145 WEB
106、146 CK
107、147 CKB
108、148 CKE
109、149 DQS
110、150 DM
111、151 PTEST
112、152 TCMP1
153 TCMP2
113、154 DB0
114、155 DB1
115、156 DB2
116、157 DB3
117、158 TFF0B
118、159 TTRN
119、160 I/O
120 コントロール信号
121 セレクト信号
122 内部クロック信号
123 リードライトバス
124 I/O3(コンペアライトデータ)
125、126 信号線
127、165 PDEBL
128、166 OCCRST
129、167 OCOUTB
130〜140 信号線
168〜199 信号線
200 ラッチ回路
201、202、203 カウンタ回路部
Claims (6)
- セルアレイからの複数の読み出しデータ信号と、前記読み出しデータ信号に対応して外部から入力された入力データ信号とを受けてこれらが互いに一致するか比較し比較結果信号を出力する比較回路と、
前記比較回路から出力される比較結果信号を受け、1番目のフェイル情報以降の所定番目のフェイル情報をラッチした結果を出力するラッチ回路と、
を備え、
フェイル情報のラッチ出力を制御する第1の制御信号を受け、前記第1の制御信号が非活性状態のとき、前記ラッチ回路は、前記比較回路から出力される比較結果信号をそのまま出力する、ことを特徴とする半導体記憶装置。 - 前記ラッチ回路は、第2の制御信号を受け、前記第1の制御信号が活性状態のとき、前記第2の制御信号の値に基づき、1ビット目のフェイル情報をラッチするか、Nビット目(ただし、Nは2以上の所定の整数)のフェイルからラッチするかを選択する回路を備えている、ことを特徴とする請求項1記載の半導体記憶装置。
- 前記ラッチ回路が、前記比較回路から出力される比較結果信号を受け、前記比較結果信号のフェイルへの遷移を受けて出力を活性化させ、前記比較結果信号の次のフェイルへの遷移を受けて出力を非活性化させる第1のラッチと、該第1のラッチの出力の活性状態から非活性状態への遷移を受けて出力を活性化させる第2のラッチと、を備えたカウンタ回路を1つ又は複数段備え、
前記第1の制御信号が活性状態のとき、最終段のカウンタ回路の出力信号を出力する、ことを特徴とする請求項1記載の半導体記憶装置。 - 前記ラッチ回路が、前記比較回路から出力される比較結果信号を受け、前記比較結果信号のフェイルへの遷移を受けて出力を活性化させ保持する第1のラッチを備え、
前記比較回路から出力される比較結果信号を受け、前記比較結果信号のフェイルへの遷移を受けて出力を活性化させ、前記比較結果信号の次のフェイルへの遷移を受けて出力を非活性化させる第2のラッチと、該第1のラッチの出力の活性状態から非活性状態への遷移を受けて出力を活性化させる第3のラッチとを備えたカウンタ回路を1つ又は複数段備え、
前記第1の制御信号が活性状態であり、前記第2の制御信号が非活性状態のとき前記第1のラッチを出力し、前記第1の制御信号が活性状態であり、前記第2の制御信号が活性状態のとき最終段のカウンタ回路の出力信号を出力し、前記第1の制御信号が非活性状態のとき、前記比較回路から出力される比較結果信号をそのまま出力する選択回路を備えている、ことを特徴とする請求項1記載の半導体記憶装置。 - セルアレイからの複数のデータバス信号に読み出されたデータ信号と外部からの入力データ信号を受けてこれらが互いに一致するか比較し比較結果信号を出力するオンラインコンペア比較回路からの比較結果信号を受け、1ビット目のフェイル情報をラッチするオンラインコンペアラッチ回路に、1ビット目以降の所定番目のフェイルからラッチをかける回路と、前記比較結果信号をそのまま出力するか、1ビット目のフェイル情報、又は、1ビット目以降の所定番目のフェイル情報の出力のラッチ結果を出力するか、パスの切り替えを行う手段を備えている、ことを特徴とする半導体記憶装置。
- 冗長セルと、欠陥アドレス情報を書き込むアンチヒューズを備え、不良セルの置き換えを行う請求項1乃至5のいずれか一記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005148302A JP4370527B2 (ja) | 2005-05-20 | 2005-05-20 | 半導体記憶装置 |
US11/419,261 US7274610B2 (en) | 2005-05-20 | 2006-05-19 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005148302A JP4370527B2 (ja) | 2005-05-20 | 2005-05-20 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006323964A JP2006323964A (ja) | 2006-11-30 |
JP4370527B2 true JP4370527B2 (ja) | 2009-11-25 |
Family
ID=37543513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005148302A Active JP4370527B2 (ja) | 2005-05-20 | 2005-05-20 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7274610B2 (ja) |
JP (1) | JP4370527B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110083859A (ko) * | 2010-01-15 | 2011-07-21 | 삼성전자주식회사 | 메모리 버퍼를 갖는 메모리 모듈 및 이를 포함하는 메모리 시스템 |
US8612812B2 (en) * | 2010-12-30 | 2013-12-17 | Hynix Semiconductor Inc. | Semiconductor memory device, test circuit, and test operation method thereof |
US8713383B2 (en) * | 2010-12-30 | 2014-04-29 | Hynix Semiconductor Inc. | Semiconductor memory device, test circuit, and test operation method thereof |
US8595575B2 (en) * | 2010-12-30 | 2013-11-26 | Hynix Semiconductor Inc. | Semiconductor memory device, test circuit, and test operation method thereof |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0933615A (ja) * | 1995-07-19 | 1997-02-07 | Advantest Corp | 半導体メモリ試験装置のメモリ不良解析装置 |
US5925142A (en) * | 1995-10-06 | 1999-07-20 | Micron Technology, Inc. | Self-test RAM using external synchronous clock |
JPH09128998A (ja) | 1995-10-31 | 1997-05-16 | Nec Corp | テスト回路 |
US5966388A (en) * | 1997-01-06 | 1999-10-12 | Micron Technology, Inc. | High-speed test system for a memory device |
JP2001101895A (ja) * | 1999-09-30 | 2001-04-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP3866588B2 (ja) | 2002-03-01 | 2007-01-10 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
JP2004039123A (ja) | 2002-07-04 | 2004-02-05 | Hitachi Ltd | 半導体集積回路装置 |
JP4108519B2 (ja) | 2003-03-31 | 2008-06-25 | エルピーダメモリ株式会社 | 制御回路、半導体記憶装置、及び制御方法 |
-
2005
- 2005-05-20 JP JP2005148302A patent/JP4370527B2/ja active Active
-
2006
- 2006-05-19 US US11/419,261 patent/US7274610B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20060291299A1 (en) | 2006-12-28 |
JP2006323964A (ja) | 2006-11-30 |
US7274610B2 (en) | 2007-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6281739B1 (en) | Fuse circuit and redundant decoder | |
KR100559022B1 (ko) | 테스트 및 리페어를 위한 방법 및 회로 | |
US6816422B2 (en) | Semiconductor memory device having multi-bit testing function | |
US6392938B1 (en) | Semiconductor memory device and method of identifying programmed defective address thereof | |
US7436729B2 (en) | Fuse circuit and semiconductor device using fuse circuit thereof | |
JP2781370B2 (ja) | 半導体メモリ装置のテスト制御方法及びその回路 | |
KR20070023876A (ko) | 반도체 메모리 장치 및 그 셀프 테스트 방법 | |
US20090059682A1 (en) | Semiconductor memory device having antifuse circuitry | |
US8339868B2 (en) | Semiconductor device and write control method for semiconductor device | |
US6262924B1 (en) | Programmable semiconductor memory device | |
US6809975B2 (en) | Semiconductor memory device having test mode and memory system using the same | |
JP4370527B2 (ja) | 半導体記憶装置 | |
US6868021B2 (en) | Rapidly testable semiconductor memory device | |
US6731561B2 (en) | Semiconductor memory and method of testing semiconductor memory | |
US6731550B2 (en) | Redundancy circuit and method for semiconductor memory devices | |
KR20100064158A (ko) | 반도체 메모리 장치와 그의 구동 방법 | |
US7391660B2 (en) | Address path circuit with row redundant scheme | |
KR100518394B1 (ko) | 퓨즈의 절단 인식 오류를 일으키기 어려운 반도체 장치 | |
JP3728356B2 (ja) | 半導体装置 | |
KR20100001161A (ko) | 반도체 메모리 장치 | |
JP5587141B2 (ja) | 半導体装置 | |
US7679983B2 (en) | Address path circuit with row redundant scheme | |
KR0161734B1 (ko) | 반도체 기억장치의 컬럼 리던던시 회로 | |
KR100374520B1 (ko) | 테스트 기능을 갖는 반도체 집적 회로 | |
JP2019220239A (ja) | メモリデバイス |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090428 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090629 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090804 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090819 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4370527 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |