KR20100064158A - 반도체 메모리 장치와 그의 구동 방법 - Google Patents

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Abstract

본 발명은 다수의 메모리 셀에 대응하는 어드레스 정보를 가지며, 임의의 퓨즈에 발생하는 비정상적인 저항 상태를 검출하기 위한 목표 시점까지 활성화되는 다수의 펄스신호를 생성하기 위한 다수의 펄스신호 생성수단과, 상기 다수의 펄스신호에 따라 다수의 퓨즈 - 상기 다수의 메모리 셀 중 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍 됨 - 중 어느 하나를 포함하는 전류 경로를 형성하여 리페어 어드레스를 출력하기 위한 다수의 퓨즈세트, 및 상기 리페어 어드레스와 인가되는 입력 어드레스를 비교하여 리페어 정보신호를 생성하기 위한 어드레스 비교수단을 구비하는 반도체 메모리 장치를 제공한다.
리던던시 회로, 크랙, 리페어 동작, 퓨즈

Description

반도체 메모리 장치와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다수의 퓨즈(fuse)로 구성되는 리던던시 회로(redundancy circuit)를 구비하는 반도체 메모리 장치와 그의 구동 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치의 집적도가 급속도로 증가함에 따라, 하나의 반도체 메모리 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)이 구비되고 있다. 이러한 메모리 셀들 중 1 개라도 불량(fail)이 발생하면 해당 반도체 메모리 장치는 원하는 동작을 수행하지 못하게 된다. 하지만, 반도체 메모리 장치의 공정 기술이 발전함에 따라 확률적으로 소량의 메모리 셀에만 불량이 발생하며, 이와 같이 몇 개의 메모리 셀에 발생한 불량으로 인하여 반도체 메모리 장치를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 이를 보완하기 위하여 반 도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell) 뿐만 아니라 리던던시 메모리 셀(redundancy memory cell)을 더 구비하고 있으며, 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던시 메모리 셀로 대체하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대체되어야 하는 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다.
여기서, 리페어 대상 메모리 셀이 리던던시 메모리 셀로 대체되었음을 알리는 정보는 리던던시 회로에서 제공하며, 리던던시 회로는 리페어 대상 메모리 셀의 어드레스 정보가 프로그래밍되는 다수의 퓨즈를 구비한다. 그리고, 리던던시 회로는 다수의 퓨즈에 프로그래밍된 정보와 인가되는 어드레스 정보를 비교하여 리페어 정보신호를 생성한다. 그래서, 반도체 메모리 장치는 읽기(read) 및 쓰기(write) 동작 중 리페어 대상 메모리 셀이 액세스(access)되는 경우, 리던던시 회로에서 생성된 리페어 정보신호를 이용하여 리페어 대상 메모리 셀 대신 리던던시 메모리 셀이 액세스 되도록 동작을 수행한다.
한편, 리던던시 회로에 구비되는 다수의 퓨즈를 프로그래밍하는 데에는 전기 컷팅 방식 또는 레이저 컷팅 방식 등이 있다. 여기서, 전기 컷팅 방식은 컷팅 대상 퓨즈에 과전류를 인가하여 이를 녹임으로써 단선하는 방식이고, 레이저 컷팅 방식은 레이저 빔을 이용하여 컷팅 대상 퓨즈를 블로잉(blowing)함으로써 단선하는 방식이다. 일반적으로, 레이저 컷팅 방식은 전기 컷팅 방식보다 간단하기 때문에 전기 컷팅 방식보다 널리 사용되고 있다.
도 1 은 일반적인 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도 이다.
도 1 을 참조하면, 반도체 메모리 장치는 메모리 뱅크(110)와, 컬럼 디코더(130), 및 리던던시 회로(150)를 구비한다.
메모리 뱅크(110)는 무수히 많은 메모리 셀을 그룹 지은 제1 내지 제N(여기서, N 은 자연수) 메모리 셀 어레이를 구비한다. 그리고, 제1 내지 제N 메모리 셀 어레이(111, 112, 113) 각각은 노말 메모리 셀 어레이와 리던던시 메모리 셀 어레이를 구비하고 있다. 컬럼 디코더(130)는 외부에서 인가되는 컬럼 어드레스(column address) 정보를 디코딩(decoding)하여 해당하는 메모리 셀을 선택한다. 리던던시 회로(150)는 리페어 대상 메모리 셀에 대응하는 컬럼 어드레스 정보가 프로그래밍된다.
이하, 반도체 메모리 장치가 리페어 대상 메모리 셀을 액세스하는 경우를 살펴보기로 한다.
반도체 메모리 장치는 로우 어드레스 정보를 디코딩하여 해당하는 워드 라인(word line)을 인에이블(enable)한다. 이후, 리던던시 회로(150)는 제1 내지 제N 메모리 셀 어레이(111, 112, 113) 중 워드 라인이 인에이블된 메모리 셀 어레이 정보에 응답하여 퓨즈에 프로그래밍된 리페어 대상 메모리 셀의 어드레스 정보를 출력하고, 이 출력 정보와 컬럼 어드레스 정보를 비교하여 그 결과를 컬럼 디코더(130)에 전달한다. 컬럼 디코더(130)는 이를 바탕으로 리던던시 메모리 셀에 대응하는 선택신호를 출력한다. 이와 같은 일련의 동작을 통해 반도체 메모리 장치는 인가되는 컬럼 어드레스 정보에 대응하여 리던던시 메모리 셀를 액세스하게 함으로 써, 읽기 및 쓰기 동작시 정상적으로 동작하는 메모리 셀에 대한 액세스 동작을 보장받을 수 있다.
도 2 는 도 1 의 리던던시 회로(150)의 일부 구성을 설명하기 위한 회로도이다.
도 1 과 도 2 를 참조하면, 리던던시 회로(150)는 다수의 퓨즈 세트(210)와, 컬럼 어드레스 비교부(230)를 구비한다.
다수의 퓨즈 세트(210)는 프리차징 신호(WLPCB)에 응답하여 프리차징 되며, 셀어레이 활성화신호(XMATF<1:N>)에 응답하여 리페어 어드레스(R_ADD<0:M>, 여기서, M 은 자연수)를 출력한다. 여기서, 셀어레이 활성화신호(XMATF<1:N>)는 제1 내지 제N 메모리 셀 어드레이(111, 112, 113) 중 워드 라인이 인에이블된 메모리 셀 어레이에 대응하여 활성화되는 신호이고, 리페어 어드레스(R_ADD<0:M>)는 리페어 대상 메모리 셀의 어드레스 정보를 갖는 신호이다.
컬럼 어드레스 비교부(230)는 리페어 어드레스(R_ADD<0:M>)와 인가되는 컬럼 어드레스(ADD<0:M>)를 비교하여 두 어드레스가 동일한 경우 활성화되는 출력신호(OUT)를 생성한다. 도 1 에서 설명하였듯이, 컬럼 디코더(130)는 출력신호(OUT)를 전달받아 리페어 대상 메모리 셀 대신 리더던시 메모리 셀을 선택하기 위한 동작을 수행한다.
도 3 은 도 2 의 다수의 퓨즈 세트(210)를 설명하기 위한 회로도이다. 참고로 다수의 퓨즈 세트(210)는 인가되는 컬럼 어드레스의 개수에 대응하여 설계되는 것이 일반적이며, 설명의 편의를 위하여 컬럼 어드레스에 대한 최하위 비트에 대응 하는 퓨즈 세트만 도시하였다.
도 3 을 참조하면, 퓨즈 세트는 다수의 퓨즈(310)와, 다수의 NMOS 트랜지스터(330)와, 래칭부(350), 및 프리차징부(370)를 구비한다.
다수의 퓨즈(310)는 리페어 대상 메모리 셀의 컬럼 어드레스 정보를 프로그래밍하기 위한 것으로, 제1 내지 제N 퓨즈(F1, F2, FN)을 구비한다. 예컨대, 제1 내지 제N 퓨즈(F1, F2, FN) 각각은 해당하는 리페어 대상 메모리 셀에 대한 컬럼 어드레스 중 최하위 비트가 프로그래밍 된다.
다수의 NMOS 트랜지스터(330)는 제1 내지 제N 퓨즈(F1, F2, FN) 각각과 접지 전원전압(VSS)단 사이에 소오스-드레인 경로가 형성되고, 셀어레이 활성화신호(XMATF<1:N>)를 각각 게이트로 입력받는 제1 내지 제N NMOS 트랜지스터(NM1, NM2, NMN)를 구비한다.
래칭부(350)는 다수의 퓨즈(310)에 프로그래밍된 리페어 대상 메모리 셀의 어드레스 정보와 셀어레이 활성화정보신호(XMATF<1:N>)에 응답하여 해당하는 논리 레벨 값을 래칭하고, 최하위 비트에 대응하는 리페어 어드레스(R_ADD<0>)를 출력한다.
프리차징부(370)는 래칭부(350)에 초기 논리 레벨 값을 설정해 주기 위한 것으로, 외부 전원전압(VDD)단과 래칭부(350)의 입력단(A) 사이에 소오스-드레인 경로가 형성되고, 액티브(active) 동작시 논리'로우'에서 논리'하이'로 천이하는 프리차징 신호(WLPCB)를 게이트로 입력받는 PMOS 트랜지스터(PM)를 구비한다.
다시 도 2 를 참조하여 설명하면, 다수의 퓨즈 세트(210)는 리페어 대상 메 모리 셀의 어드레스 정보에 대응하는 리페어 어드레스(R_ADD<0:M>)를 각각 출력하고, 컬럼 어드레스 비교부(230)는 리페어 어드레스(R_ADD<0:M>)와 인가되는 컬럼 어드레스(ADD<0:M>)를 비교하여 출력신호(OUT)를 생성한다.
도 4 는 도 3 의 퓨즈 세트의 회로 동작을 설명하기 위한 각 신호들의 파형도이다. 설명에 앞서, 도 3 의 제2 퓨즈(F2)를 컷팅 하였으며, 제1 셀어레이 활성화신호(XMATF<1>)가 활성화된 경우를 일례로 설명하기로 한다. 참고로, 퓨즈 세트의 인에이블을 제어하기 위한 인에이블 퓨즈를 고려하지 않은 상태에서 제1 퓨즈(F1)가 컷팅되지 않았다는 것은 제1 메모리 셀 어레이(111, 도 1 참조)에 존재하는 리페어 대상 메모리 셀에 대한 컬럼 어드레스의 최하위 비트가 '0' 임을 의미한다. 그리고, 제2 퓨즈(F2)가 컷팅되었다는 것은 제2 메모리 셀 어레이(112, 도 1 참조)에 존재하는 리페어 대상 메모리 셀에 대한 컬럼 어드레스의 최하위 비트가 '1' 임을 의미한다. 기존에 문제가 되는 부분은 제2 퓨즈(F2) 컷팅시 크랙(crack)이 발생하는 인접한 퓨즈이다. 예컨대, 제1 퓨즈(F1)가 이에 해당한다. 이하, 퓨즈에 발생하는 크랙에 대하여 간단하게 살펴보기로 한다.
반도체 메모리 장치는 공정 기술의 발달로 집적도가 증가함에 따라 소형화, 대용량화되고 있다. 그러나, 이러한 집적도 증가로 인하여 반도체 메모리 장치 내의 각 회로들 간의 간격이나 각 라인들 간의 간격이 매우 가깝게 설계되고 있으며, 이에 따른 여러 가지 문제점이 발생하고 있다. 그 중 하나가 퓨즈 컷팅 동작으로 인하여 퓨즈에 크랙이 발생하는 것이다. 컷팅 대상 퓨즈는 블로잉 공정을 통해 컷팅 된다. 이때, 컷팅 대상 퓨즈와 인접한 퓨즈에는 블로잉 공정시 발생하는 충격 및 도전성 부산물에 의하여 손상 예컨대, 크랙이 발생한다. 물론, 크랙은 블로잉 공정 시에만 발생하는 것이 아니라 퓨즈와 퓨즈를 덮는 절연막 간의 응력(stress)이나 공정상의 오류로 발생하기도 한다. 일반적으로 크랙이 발생한 퓨즈는 비정상적인 저항 상태를 갖는다.
퓨즈에 크랙이 발생하는 경우 가장 심각한 문제점은, 컷팅되지 않아야 하는 퓨즈가 컷팅 된 것 같은 상황에 놓일 수 있다는 것이다. 때문에, 반도체 메모리 장치는 컷팅 대상 퓨즈가 아닌 퓨즈를 컷팅 된 것처럼 인식하고 이에 대응하여 동작을 수행한다. 즉, 오동작을 수행한다. 일반적으로 퓨즈에 발생하는 크랙은 세 가지로 분류된다. 첫 번째는 크랙 자체가 퓨즈의 불량을 야기시키는 불량 크랙이고, 두 번째는 크랙이 발생한 퓨즈가 환경과 시간에 따라 불량을 야기시키는 진행성 크랙이며, 세 번째는 퓨즈에 발생한 크랙의 정도가 약해서 반도체 메모리 장치의 수명 내에 불량을 야기하지 않는 프리 크랙(free crack)이다. 첫 번째 경우는 반도체 메모리 장치가 제품으로 출하되기 전 오동작을 유발하기 때문에 프로브 테스트(probe test)나 패키지 테스트(package test)에서 스크린되며, 이를 보완 처리하거나 불량 처리하는 것이 가능하다. 하지만, 두 번째 경우는 제품이 출하되기 전 수행되는 테스트에서 스크린되지 않을 수 있으며, 출하된 이후에 오동작을 유발하기 때문에 이 제품을 사용하는 소비자로부터 문제점이 제기될 수 있다.
이하, 도 4 를 참조하여, 도 3 의 퓨즈 세트의 각 신호들의 파형을 살펴보기로한다.
우선, 프리차징 신호(WLPCB)가 논리'로우'로 활성화되면 A 노드는 논리'하 이'로 프리차징 된다. 이후, 액티브 명령(ACT)에 따라 워드 라인(WL)이 인에이블되고, 프리차징 신호(WLPCB)는 논리'하이'로 비활성화된다. 여기서, 워드 라인(WL)은 위에서 가정하였듯이 제1 메모리 셀 어레이(111, 도 1 참조)에 포함된다. 때문에, 제1 메모리 셀 어레이(111)에 대응하는 제1 셀어레이 활성화신호(XMATF<1>)가 논리'하이'로 활성화된다.
한편, 제1 셀어레이 활성화신호(XMATF<1>)에 응답하여 제1 NMOS 트랜지스터(NM1)가 턴 온(turn on)되고, 제1 퓨즈(F1)에 크랙이 발생하지 않은 경우 제1 퓨즈(F1)를 포함하는 전류 경로가 형성되어 A 노드는 접지 전원전압(VSS)의 레벨로 빠르게 떨어지게 된다. 하지만, 제1 셀어레이 활성화신호(XMATF<1>)에 응답하여 제1 NMOS 트랜지스터(NM1)가 턴 온 되더라도, 제1 퓨즈(F1)에 크랙이 발생한 경우 제1 퓨즈(F1)가 비정상적인 저항 상태가 되기 때문에 A 노드는 크랙이 발생하지 않은 경우보다 느리게 레벨이 낮아진다.
이렇게 A 노드의 레벨이 크랙이 발생한 제1 퓨즈(F1)에 의하여 느리게 낮아지는 것은, 제1 리페어 어드레스(R_ADD<0>)의 천이 시점을 지연시킨다. 하지만, 제1 리페어 어드레스(R_ADD<0>)는 읽기 명령(RD)에 의하여 컬럼 어드레스(도시되지 않음)가 인가되기 전에 논리'로우'로 천이 되기 때문에 논리'로우'의 유효 데이터로 인지하는데 문제가 되지 않는다. 즉, 제1 퓨즈(F1)에 크랙이 발생하거나 발생하지 않거나 제1 리페어 어드레스(R_ADD<0>)는 논리'로우'로 출력된다. 이후, 제1 셀어레이 활성화신호(XMATF<1>)는 프리차지 명령(PCG)에 대응하는 시점에 논리'로우'로 비활성화된다. 이 같은 상황은 테스트 모드에서나 노말 모드에서 동일하게 발생 한다. 즉, 테스트 모드에서 정상 동작을 수행하기 때문에 이를 스크린 할 수 없으며, 크랙이 발생한 퓨즈에 대한 보완 처리가 불가능하다.
한편, 제1 퓨즈(F1)가 위에서 설명한 진행성 크랙일 경우 제1 퓨즈(F1)의 저항 값이 점점 커지는 상황이 발생한다. 즉, A 노드의 레벨이 낮아지는 속도가 점점 더 느려지게 된다. 이는 제1 리페어 어드레스(R_ADD<0>)의 천이 시점을 점점 느리게 한다는 것을 의미하며, 이는 곧 논리'로우'의 유효 데이터로 인지되어야 하는 제1 리페어 어드레스(R_ADD<0>)가 논리'하이'의 유효 데이터로 인지되는 문제를 야기한다. 이러한 문제는 반도체 메모리 장치로 하여금 불량이 발생하지 않은 메모리 셀에 대하여 불량으로 오판하고, 이를 리던던시 메모리 셀로 액세스하는 오동작을 야기한다. 이어서, 이러한 상황은 반도체 메모리 장치의 제품 양산 이후에 발생하며, 사용자로 하여금 반도체 메모리 장치의 신뢰성을 크게 떨어뜨리게 한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 퓨즈에 발생하는 비정상적인 저항 상태에 따라 셀어레이 활성화신호의 펄스 폭을 조절하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 테스트시 비정상적인 저항 상태의 퓨즈를 스크린할 수 있는 반도체 메모리 장치의 구동 방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 다수의 메모리 셀에 대응하는 어드레스 정보를 가지며, 임의의 퓨즈에 발생하는 비정상적인 저항 상태를 검출하기 위한 목표 시점까지 활성화되는 다수의 펄스신호를 생성하기 위한 다수의 펄스신호 생성수단; 상기 다수의 펄스신호에 따라 다수의 퓨즈 - 상기 다수의 메모리 셀 중 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍 됨 - 중 어느 하나를 포함하는 전류 경로를 형성하여 리페어 어드레스를 출력하기 위한 다수의 퓨즈세트; 및 상기 리페어 어드레스와 인가되는 입력 어드레스를 비교하여 리페어 정보신호를 생성하기 위한 어드레스 비교수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 노말모드에서 제1 활성화 구간을 가지는 다수의 펄스신호를 출력하고, 테 스트모드에서 상기 제1 활성화 구간보다 작은 제2 활성화 구간을 가지는 다수의 펄스신호를 출력하기 위한 다수의 다중화수단; 상기 다수의 다중화수단의 출력신호에 따라 다수의 퓨즈 - 상기 다수의 메모리 셀 중 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍 됨 - 중 어느 하나를 포함하는 전류 경로를 형성하여 리페어 어드레스를 출력하기 위한 다수의 퓨즈세트; 및 상기 리페어 어드레스와 인가되는 입력 어드레스를 비교하여 리페어 정보신호를 생성하기 위한 어드레스 비교수단하되, 상기 다수의 펄스신호는 다수의 메모리 셀에 대응하는 어드레스 정보를 가지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 다수의 퓨즈 중 임의의 퓨즈에 발생하는 비정상적인 저항 상태를 검출하기 위하여 액티브 명령에 대응하는 시점에 활성화되고, 프리차지 명령에 대응하는 시점 이전에 비활성화되는 펄스신호를 생성하는 단계; 상기 펄스신호에 따라 상기 임의의 퓨즈를 포함하는 전류 경로를 형성하여 리페어 대상 메모리 셀에 대응하는 리페어 어드레스를 출력하는 단계; 및 상기 다수의 퓨즈에 프로그래밍된 정보와 상기 리페어 어드레스를 비교하여 상기 임의의 퓨즈의 비정상적인 저항 상태를 검출하는 단계를 포함한다.
본 발명에서는 퓨즈에 발생하는 비정상적인 저항 상태에 따라 셀어레이 활성화신호의 펄스 폭을 조절함으로써, 기존에 스크린할 수 없었던 비정상적인 저항 상태의 퓨즈를 스크린하는 것이 가능하다.
본 발명은 비정상적인 저항 상태의 퓨즈를 검출하고 이를 보완함으로써, 제품화되는 반도체 메모리 장치의 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 5 는 본 발명에 따른 리던던시 회로의 일부 구성을 설명하기 위한 블록도이다.
도 5 를 참조하면, 리던던시 회로는 다수의 펄스신호 생성부(510)와, 다수의 퓨즈 세트(530)와, 컬럼 어드레스 비교부(550)를 구비한다.
다수의 펄스신호 생성부(510)는 셀어레이 활성화신호(XMATF<1:N>)의 펄스 폭을 조절하여 펄스신호(PUL)를 생성한다. 여기서, 펄스신호(PUL<1:N>)는 다수의 퓨즈 세트(530)에 구비되는 임의의 퓨즈에 발생하는 비정상적인 저항 상태를 검출하기 위한 목표 시점까지에 대응하는 펄스 폭을 가지는 것이 바람직하다. 여기서, 셀어레이 활성화신호(XMATF<1:N>)는 제1 내지 제N 메모리 셀 어드레이(111, 112, 113, 도 1 참조) 중 워드 라인이 인에이블된 메모리 셀 어레이에 대응하여 활성화되는 신호이다.
도 6 은 도 5 의 다수의 펄스신호 생성부(510)를 설명하기 위한 도면으로서, 설명의 편의를 위하여 제1 셀어레이 활성화신호(XMATF<1>)에 대응하는 펄스신호 생성부를 일예로 들었다.
도 6 을 참조하면, 펄스신호 생성부(510)는 반전 지연부(610)와, 출력부(630)를 구비할 수 있다.
반전 지연부(610)는 제1 셀어레이 활성화신호(XMATF<1>)를 반전 지연시켜 출력할 수 있다. 여기서, 반전 지연부(610)에서 반영되는 지연시간은 제1 펄스신호(PUL<1>)의 펄스 폭으로 정의될 수 있다. 이어서, 지연시간은 설계에 따라 달라질 수 있으며, 위에서 설명한 목표 시점에 대응하는 지연시간을 가지는 것이 바람직하다.
출력부(630)는 제1 셀어레이 활성화신호(XMATF<1>)와 반전 지연부(610)의 출력신호에 응답하여 제1 펄스신호(PUL<1>)를 출력할 수 있다. 여기서, 제1 펄스신호(PUL<1>)는 제1 셀어레이 활성화신호(XMATF<1>)에 응답하여 활성화되고, 반전 지연부(610)의 출력신호에 응답하여 비활성화된다.
다시 도 5 를 참조하면, 다수의 퓨즈 세트(530)는 프리차징 신호(WLPCB)에 응답하여 프리차징 되며, 펄스신호(PUL<1:N>)에 응답하여 리페어 어드레스(R_ADD<0:M>)를 출력한다. 여기서, 리페어 어드레스(R_ADD<0:M>)는 리페어 대상 메모리 셀의 어드레스 정보를 갖는 신호이다.
도 7 은 도 5 의 다수의 퓨즈 세트(530)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 컬럼 어드레스에 대한 최하위 비트에 대응하는 퓨즈 세트만 도시하였다.
도 7 을 참조하면, 퓨즈 세트는 다수의 퓨즈(710)와, 다수의 NMOS 트랜지스터(730)와, 래칭부(750), 및 프리차징부(770)를 구비할 수 있다.
다수의 퓨즈(710)는 리페어 대상 메모리 셀의 컬럼 어드레스 정보를 프로그래밍하기 위한 것으로, 제1 내지 제N 퓨즈(F1, F2, FN)을 구비할 수 있다. 예컨대, 제1 내지 제N 퓨즈(F1, F2, FN) 각각은 해당하는 리페어 대상 메모리 셀에 대한 컬럼 어드레스 중 최하위 비트가 프로그래밍 될 수 있다.
다수의 NMOS 트랜지스터(730)는 제1 내지 제N 퓨즈(F1, F2, FN) 각각과 접지 전원전압(VSS)단 사이에 소오스-드레인 경로가 형성되고, 펄스신호(PUL<1:N>)를 각각 게이트로 입력받는 제1 내지 제N NMOS 트랜지스터(NM1, NM2, NMN)를 구비할 수 있다.
래칭부(750)는 다수의 퓨즈(710)에 프로그래밍된 리페어 대상 메모리 셀의 어드레스 정보와 펄스신호(PUL<1:N>)에 응답하여 해당하는 논리 레벨 값을 래칭하고 최하위 비트에 대응하는 리페어 어드레스(R_ADD<0>)를 출력할 수 있다.
프리차징부(770)는 래칭부(750)에 초기 논리 레벨 값을 설정해 주기 위한 것으로, 외부 전원전압(VDD)단과 래칭부(750)의 입력단(A) 사이에 소오스-드레인 경로가 형성되고, 액티브(active) 동작시 논리'로우'에서 논리'하이'로 천이하는 프리차징 신호(WLPCB)를 게이트로 입력받는 PMOS 트랜지스터(PM)를 구비한다.
다시 도 5 를 참조하면, 다수의 퓨즈 세트(530)는 리페어 대상 메모리 셀의 어드레스 정보에 대응하는 리페어 어드레스(R_ADD<0:M>)를 각각 출력하고, 컬럼 어드레스 비교부(550)는 리페어 어드레스(R_ADD<0:M>)와 인가되는 컬럼 어드레 스(ADD<0:M>)를 비교하여 출력신호(OUT)를 생성한다. 반도체 메모리 장치는 이 출력신호(OUT)를 기반으로 현재 액세스 되는 메모리 셀이 리페어 대상 메모리 셀인지 아닌지를 판단하고, 만약 리페어 대상 메모리 셀인 경우 리던던시 메모리 셀을 액세스할 수 있도록 동작을 수행한다.
도 8 은 도 7 의 퓨즈 세트의 회로 동작을 설명하기 위한 각 신호들의 파형도이다. 설명의 편의를 위하여 기존 도 4 와 같은 상황을 일례로 들었다. 즉, 도 7 의 제2 퓨즈(F2)를 컷팅 하였으며, 제1 펄스신호(PUL<1>)가 활성화된 경우를 일례로 설명하기로 한다. 참고로, 퓨즈 세트의 인에이블을 제어하기 위한 인에이블 퓨즈를 고려하지 않은 상태에서 제1 퓨즈(F1)가 컷팅되지 않았다는 것은 제1 메모리 셀 어레이(111, 도 1 참조)에 존재하는 리페어 대상 메모리 셀에 대한 컬럼 어드레스의 최하위 비트가 '0' 임을 의미한다. 그리고, 제2 퓨즈(F2)가 컷팅되었다는 것은 제2 메모리 셀 어레이(112, 도 1 참조)에 존재하는 리페어 대상 메모리 셀에 대한 컬럼 어드레스의 최하위 비트가 '1' 임을 의미한다. 기존에 문제가 되는 부분은 제2 퓨즈(F2) 컷팅시 크랙이 발생하는 인접한 퓨즈이다. 예컨대, 제1 퓨즈(F1)가 이에 해당하며, 제1 퓨즈(F1)는 비정상 적인 저항 상태를 갖는다.
도 7 과 도 8 을 참조하면, 프리차징 신호(WLPCB)가 논리'로우'로 활성화되어 A 노드는 논리'하이'로 프리차징 된다. 이후, 액티브 명령(ACT)에 따라 워드 라인(WL)이 인에이블되고, 프리차징 신호(WLPCB)는 논리'하이'로 비활성화된다. 여기서, 워드 라인(WL)은 위에서 가정하였듯이 제1 메모리 셀 어레이(111, 도 1 참조)에 포함된다. 때문에, 제1 메모리 셀 어레이(111)에 대응하는 제1 펄스신 호(PUL<1>)가 논리'하이'로 활성화된다. 본 발명에 따른 제1 펄스신호(PUL<1>)는 제1 셀어레이 활성화신호(XMATF<1>, 도시되지 않음)를 비정상적인 저항 상태 검출을 위한 펄스 폭으로 조절한 신호이다.
한편, 제1 펄스신호(PUL<1>)에 응답하여 제1 NMOS 트랜지스터(NM1)가 턴 온되고, 제1 퓨즈(F1)에 크랙이 발생하지 않은 경우 제1 퓨즈(F1)를 포함하는 전류 경로가 형성되어 A 노드는 접지 전원전압(VSS)의 레벨로 빠르게 떨어지게 된다. 하지만, 제1 펄스신호(PUL<1>)에 응답하여 제1 NMOS 트랜지스터(NM1)가 턴 온 되더라도, 제1 퓨즈(F1)에 크랙이 발생한 경우 제1 퓨즈(F1)가 비정상적인 저항 상태가 되기 때문에 A 노드는 크랙이 발생하지 않은 경우보다 느리게 레벨이 낮아진다.
다시 말하지만, 본 발명에 따른 제1 펄스신호(PUL<1>)는 비정상적인 저항 상태를 검출하기 위한 목표 시점에 대응하는 활성화 폭을 가질 수 있다. 즉, A 노드가 완전히 논리'로우'가 되기 이전에 제1 펄스신호(PUL<1>)는 비활성화된다. 때문에, A 노드는 래칭부(750)에 의하여 전압 레벨이 높아지게 된다. 결국, 제1 리페어 어드레스(R_ADD<0>)는 천이되지 않으며 논리'하이'를 유지하게 된다. 이러한 제1 리페어 어드레스(R_ADD<0>)는 반도체 메모리 장치의 설계자로 하여금 퓨즈에 크랙이 발생하여 비정상적인 저항 상태가 반영됐음을 인지할 수 있는 정보가 될 수 있다.
도 9 는 본 발명에 따른 리던던시 회로의 다른 실시 예를 설명하기 위한 블록도이다.
도 9 를 참조하면, 리던던시 회로는 다수의 펄스신호 생성부(910)와, 다수의 다중화부(930)와, 다수의 퓨즈 세트(950), 및 컬럼 어드레스 비교부(970)를 구비할 수 있다. 도 9 에서는 도 5 와 비교하여 다수의 다중화부(930)가 추가된 것을 볼 수 있으며, 여기서는 다중화부(930)에 대한 설명만 하기로 한다.
다중화부(930)는 테스트 모드시 활성화되는 테스트신호(TM)에 응답하여 셀어레이 활성화신호(XMATF<1:N>) 또는 펄스신호(PUL<1:N>)를 선택출력신호(S_OUT<1:N>)로 출력할 수 있다. 다시 말하면, 본 발명에 따른 펄스신호(PUL<1:N>)이 활성화 구간은 셀어레이 활성화신호(XMATF<1:N>)의 활성화 구간보다 작으며, 다중화부(930)에 의하여 노말 모드시 선택출력신호(S_OUT<1:N>)로 셀어레이 활성화신호(XMATF<1:N>)를 출력하고, 테스트 모드시 선택출력신호(S_OUT<1:N>)로 펄스신호(PUL<1:N>)를 출력할 수 있다.
도 10 은 도 9 의 다수의 다중화부(930)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 제1 셀어레이 활성화신호(XMATF<1>)에 대응하는 다중화부를 도시하였다.
도 10 을 참조하면, 다중화부는 선택신호인 테스트신호(TM)에 응답하여 제1 셀어레이 활성화신호(XMATF<1>)를 출력하는 제1 출력부(1010)와, 테스트신호(TM)에 응답하여 제1 펄스신호(PUL<1>)를 출력하는 제2 출력부(1030)를 구비할 수 있다. 그래서, 예컨대 테스트신호(TM)가 논리'하이'인 테스트 모드시에는 제1 펄스신호(PUL<1>)가 제1 선택출력신호(S_OUT<1>)로 출력되고, 테스트신호(TM)가 논리'로우'인 노말 모드시에는 제1 셀어레이 활성화신호(XMATF<1>)가 제1 선택출력신호(S_OUT<1>)로 출력된다.
도 9 와 도 10 의 신호들의 타이밍도는 따로 도시되지 않았지만, 노말 모드시 출력되는 제1 셀어레이 활성화신호(XMATF<1>)는 도 4 와 같이 액티브 명령(ACT)에 대응하는 시점에 활성화되고 프리차지 명령(PCG)에 대응하는 시점에 비활성화될 수 있다. 그리고, 테스트 모드시 출력되는 제1 펄스신호(PUL<1>)는 액티브 명령(ACT)에 대응하는 시점에 활성화되고 프리차지 명령(PCG)에 대응하는 시점 이전에 비활성화될 수 있다. 도 8 에서는 읽기 명령(RD) 이전에 비활성화되는 일례를 들었다. 여기서, 제1 펄스신호(PUL<1>)의 펄스 폭은 크랙의 정도에 따라 다르게 설계하는 것이 가능할 것이다.
한편, 반도체 메모리 장치의 테스트 수행자는 다수의 퓨즈에 프로그래밍된 정보와 위와 같은 동작을 통해 검출되는 리페어 어드레스를 비교하여 다수의 퓨즈 중 임의의 퓨즈에 크랙 발생 여부를 판단할 수 있으며, 만약, 임의의 퓨즈에 크랙이 발생한 경우 이를 보완하는 것이 가능하다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 셀어레이 활성화신호(XMATF<1:N>)의 펄스 폭을 조절함으로써, 비정상적인 저항 상태의 퓨즈를 스크린하는 것이 가능하다. 즉, 기존에 스크린 하지 못하던 비정상적인 저항 상태의 퓨즈를 스크린할 수 있다. 이어서, 이렇게 스크린된 퓨즈는 이후 보완이 가능하기 때문에 제품화된 반도체 메모리 장치의 신뢰성을 높여주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 컬럼 리던던시 동작에서 가능한 경우를 일례로 들어 설명하였으나, 본 발명은 로우 리던던시 동작에서도 적용할 수 있다. 또한, 전술한 실시 예에서는 크랙에 의한 비정상적인 저항 상태를 스크린하는 경우를 일례로 설명하였으나, 본 발명에서는 크랙 이외에 공정이나 기타 환경에 의한 비정상적인 저항 상태를 스크린하는 경우에도 적용할 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 일반적인 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 리던던시 회로(150)의 일부 구성을 설명하기 위한 회로도.
도 3 은 도 2 의 다수의 퓨즈 세트(210)를 설명하기 위한 회로도.
도 4 는 도 3 의 퓨즈 세트의 회로 동작을 설명하기 위한 각 신호들의 파형도.
도 5 는 본 발명에 따른 리던던시 회로의 일부 구성을 설명하기 위한 블록도.
도 6 은 도 5 의 다수의 펄스신호 생성부(510)를 설명하기 위한 도면.
도 7 은 도 5 의 다수의 퓨즈 세트(530)를 설명하기 위한 회로도.
도 8 은 도 7 의 퓨즈 세트의 회로 동작을 설명하기 위한 각 신호들의 파형도.
도 9 는 본 발명에 따른 리던던시 회로의 다른 실시 예를 설명하기 위한 블록도.
도 10 은 도 9 의 다수의 다중화부(930)를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
510 : 다수의 펄스신호 생성부 530 : 다수의 퓨즈 세트
550 : 컬럼 어드레스 비교부

Claims (17)

  1. 다수의 메모리 셀에 대응하는 어드레스 정보를 가지며, 임의의 퓨즈에 발생하는 비정상적인 저항 상태를 검출하기 위한 목표 시점까지 활성화되는 다수의 펄스신호를 생성하기 위한 다수의 펄스신호 생성수단;
    상기 다수의 펄스신호에 따라 다수의 퓨즈 - 상기 다수의 메모리 셀 중 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍 됨 - 중 어느 하나를 포함하는 전류 경로를 형성하여 리페어 어드레스를 출력하기 위한 다수의 퓨즈세트; 및
    상기 리페어 어드레스와 인가되는 입력 어드레스를 비교하여 리페어 정보신호를 생성하기 위한 어드레스 비교수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 입력 어드레스를 입력받아 디코딩하며, 상기 리페어 정보신호에 응답하여 상기 입력 어드레스에 대한 리던던시 메모리 셀을 선택하기 위한 디코딩수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 다수의 펄스신호 생성수단 각각은,
    상기 다수의 메모리 셀 중 액세스되는 메모리 셀에 대응하여 활성화되는 셀어레이 활성화신호를 상기 목표 시점까지 지연시키기 위한 지연부; 및
    상기 셀어레이 활성화신호와 상기 지연부의 출력신호에 응답하여 해당 펄스신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 해당 펄스신호는 상기 셀어레이 활성화신호에 응답하여 활성화되고, 상기 지연부의 출력신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 다수의 퓨즈세트는 상기 입력 어드레스에 대응하는 개수를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 노말모드에서 제1 활성화 구간을 가지는 다수의 펄스신호를 출력하고, 테스 트모드에서 상기 제1 활성화 구간보다 작은 제2 활성화 구간을 가지는 다수의 펄스신호를 출력하기 위한 다수의 다중화수단;
    상기 다수의 다중화수단의 출력신호에 따라 다수의 퓨즈 - 상기 다수의 메모리 셀 중 리페어 대상 메모리 셀에 대응하는 어드레스 정보가 프로그래밍 됨 - 중 어느 하나를 포함하는 전류 경로를 형성하여 리페어 어드레스를 출력하기 위한 다수의 퓨즈세트; 및
    상기 리페어 어드레스와 인가되는 입력 어드레스를 비교하여 리페어 정보신호를 생성하기 위한 어드레스 비교수단하되,
    상기 다수의 펄스신호는 다수의 메모리 셀에 대응하는 어드레스 정보를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 활성화 구간을 가지는 다수의 펄스신호를 입력받아 상기 제2 활성화 구간을 가지는 다수의 펄스신호를 생성하기 위한 다수의 펄스신호 생성수단을 더 구비하는 반도체 메모리 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 입력 어드레스를 입력받아 디코딩하며, 상기 리페어 정보신호에 응답하 여 상기 입력 어드레스에 대한 리던던시 메모리 셀을 선택하기 위한 디코딩수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항 또는 제7항에 있어서,
    상기 다수의 다중화수단 각각은,
    해당 모드에 따른 선택신호에 응답하여 상기 제1 활성화 구간을 가지는 펄스신호를 출력하는 제1 출력부; 및
    상기 선택신호에 응답하여 상기 제2 활성화 구간을 가지는 펄스신호를 출력하는 제2 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 다수의 펄스신호 생성수단 각각은,
    상기 다수의 메모리 셀 중 액세스되는 메모리 셀에 대응하여 활성화되는 셀어레이 활성화신호를 상기 제2 활성화 구간에 대응하는 시간만큼 지연시키기 위한 지연부; 및
    상기 셀어레이 활성화신호와 상기 지연부의 출력신호에 응답하여 해당 펄스신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 해당 펄스신호는 상기 셀어레이 활성화신호에 응답하여 활성화되고, 상기 지연부의 출력신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제6항 또는 제7항에 있어서,
    상기 다수의 퓨즈세트는 상기 입력 어드레스에 대응하는 개수를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제6항 또는 제7항에 있어서,
    상기 제2 활성화 구간은 상기 다수의 퓨즈 중 임의의 퓨즈에 발생하는 비정상적인 저항 상태를 검출하기 위한 목표 시점에 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 다수의 퓨즈 중 임의의 퓨즈에 발생하는 비정상적인 저항 상태를 검출하기 위하여 액티브 명령에 대응하는 시점에 활성화되고, 프리차지 명령에 대응하는 시 점 이전에 비활성화되는 펄스신호를 생성하는 단계;
    상기 펄스신호에 따라 상기 임의의 퓨즈를 포함하는 전류 경로를 형성하여 리페어 대상 메모리 셀에 대응하는 리페어 어드레스를 출력하는 단계; 및
    상기 다수의 퓨즈에 프로그래밍된 정보와 상기 리페어 어드레스를 비교하여 상기 임의의 퓨즈의 비정상적인 저항 상태를 검출하는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  15. 제14항에 있어서,
    상기 펄스신호를 생성하는 단계는,
    상기 액티브 명령에 대응하여 활성화되는 제1 신호를 상기 비정상적인 저항 상태를 검출하기 위한 목표 시점에 대응하여 지연시켜 제2 신호를 생성하는 단계; 및
    상기 제1 신호와 상기 제2 신호에 응답하여 상기 펄스신호를 생성하는 단계를 포함하는 반도체 메모리 장치의 구동 방법.
  16. 제15항에 있어서,
    상기 펄스신호는 상기 제1 신호에 응답하여 활성화되고, 상기 제2 신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  17. 제14항에 있어서,
    상기 펄스신호는 상기 임의의 퓨즈에 발생하는 비정상적인 저항 상태를 검출하기 위한 목표 시점에 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
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