KR20070098042A - 리던던시 제어 회로 - Google Patents

Abstract

본 발명은 리던던시 회로에 관한 것으로 다수의 퓨즈셋을 구비하여 리던던시를 수행하는 리던던시 회로에 있어서, 퓨즈셋 중 리던던시를 위하여 사용되지 않는 최소한 하나 이상의 기준 퓨즈셋 출력과 최소한 하나 이상의 다른 퓨즈셋의 출력을 논리 조합하여 기준 퓨즈셋의 출력을 기준으로 트리거 파형을 출력하는 트리거 신호 생성 수단과 트리거 생성 수단의 출력을 각 퓨즈셋 별 출력 타이밍을 고려한 마진을 포함하는 시간동안 지연하여 트리거 신호를 출력하는 트리거 신호 출력 수단을 포함하여, 트리거 신호와 워드라인 선택 신호의 발생 시점을 앞당김으로써 로우 액티브 타임을 개선하여 고속으로 동작하는 반도체 메모리를 구현하는 리던던시 제어 회로를 제공하는 효과가 있다.

Description

리던던시 제어 회로{A control circuit for redundancy}

도 1은 종래의 트리거 신호를 발생하는 타이밍도.

도 2는 본 발명의 실시예에 따른 트리거 신호를 발생하는 리던던시 제어 회로도.

도 3은 도 2에 따른 트리거 신호를 발생하는 타이밍도.

도 4는 워드라인 선택 신호를 제어하기 위한 제어 회로도.

도 5는 본 발명의 다른 실시예에 따른 트리거 신호를 발생하는 리던던시 제어 회로도.

본 발명은 리던던시 회로에 관한 것으로, 더욱 상세하게는, 리던던시 퓨즈셋의 커팅을 조절함으로써 로우 액티브 타임을 줄여 고속의 반도체 메모리 장치를 구현하는 리던던시 제어 회로에 관한 것이다.

일반적으로 메모리 소자에서 일부 메모리 셀에 결함(defect)이 발생하는 경우 메모리 소자가 정상적으로 동작하지 않는 문제가 발생한다. 이를 해결하기 위해 메모리 소자의 제조 공정시 여유분의 메모리 셀을 만들어 두었다가, 웨이퍼 상태에 서 테스트하여 결함이 발생한 셀을 여분의 셀로 치환한다. 이때의 여유분으로 둔 셀을 리던던시(redundancy) 셀이라 하고, 이런 치환 동작에 개입하는 회로를 리던던시 회로라고 한다.

상기 웨이퍼 상태에서 테스트를 통해서 불량 메모리 셀을 골라내어 그 불량 메모리 셀에 해당하는 어드레스를 리던던시 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행함으로써, 실제 사용시에 불량 메모리 셀에 해당하는 어드레스가 입력되면 이를 대신하여 리던던시 셀이 선택되게 한다.

이러한 프로그램 방식으로는 과전류로 퓨즈를 녹여 끊어 버리는 방식, 레이저 빔으로 퓨즈를 태워 끊어 버리는 방식, 레이저 빔으로 정션을 단락시키는 방식이 있으며 주로 레이저빔으로 퓨즈를 태워 끊어 버리는 방식이 사용된다.

이와 같은 리던던시 회로를 구비한 메모리 소자는 특정 어드레스로 접근하기 위해 퓨즈부를 통해 해당 어드레스가 정상인지 혹은 결함이 있어서 리던던시 어드레스로 교체된 것이지 판별하여야 한다. 그 판별 결과가 정상으로 나타나면 노말 셀로 접근하고, 판별 결과가 리던던시로 밝혀지면 리던던시 셀로 접근하게 된다.

여기서, 퓨즈부는 여유로 구비된 리던던시 셀의 수만큼 퓨즈셋을 구비하고 각각의 퓨즈셋은 워드라인 수에 해당하는 퓨즈를 구비한다. 그리고, 웨이퍼 테스트에서 골라낸 각기 다른 불량 메모리 셀에 대응되는 각기 다른 퓨즈 커팅 정보 및 리페어 되는 리던던시 어드레스 정보를 가지고 있다. 그 결과, 특정 어드레스가 입력되어 각각의 퓨즈셋과 비교되고 그 판별 결과로 출력되는 히트 비교 신호의 출력 시점이 각각의 퓨즈셋 마다 다르다.

상기 각각의 퓨즈셋에서 출력되는 히트 비교 신호들은 특정 어드레스가 입력되기 전 초기 상태에서는 로우 상태를 유지한다.

특정 어드레스가 입력되는 경우, 하나의 퓨즈셋에서 출력되는 히트 비교 신호는, 상기 퓨즈셋으로 노말 어드레스 신호가 입력되는 경우 하이 상태로 천이되어 출력되고, 상기 퓨즈셋으로 리던던시 어드레스 신호가 입력되는 경우 초기의 로우 상태를 유지한다. 따라서, 전체 퓨즈셋으로 노말 어드레스 신호가 입력되는 경우 모든 퓨즈셋은 하이 상태로 천이된 히트 비교 신호를 출력하고, 리건던시 어드레스신호가 입력되는 경우 전체 퓨즈셋 중 단 하나의 퓨즈셋에서만 로우 상태로 유지되는 히트 비교 신호를 출력하고, 그 외의 모든 퓨즈셋들은 하이 상태로 천이된 히트 비교 신호를 출력한다.

이후 모든 퓨즈셋에서 출력되는 히트 비교 신호들이 유효한(valid) 상태인지를 판별한 다음, 그 결과에 따라 워드라인 선택 신호를 활성화시켜 노말 셀 또는 리던던시 셀을 선택한다.

이와 같이 모든 퓨즈셋에서 출력되는 히트 비교 신호들의 유효성을 판별하기 위해서 내부적으로 생성되는 트리거 신호가 필요하다.

도 1은 종래의 트리거 신호를 발생하는 타이밍도이다.

도 1은 퓨즈셋에서 출력되는 히트 비교 신호들의 유효성을 빠르게 판단하기 위해 2개씩 히트 비교 신호 쌍(hitb<0>, hitb<1>)을 이루어 비교한다. 상기 히트 비교 신호 쌍 내에는 적어도 하나 이상의 하이 상태로 천이하는 히트 비교 신호가 포함되며, 트리거 신호(hit_en)는 맨 처음 상태로 천이하는 히트 비교 신호를 기준 으로 일정한 지연 시간(D1) 후 발생한다.

여기서, 상기 일정한 지연 시간(D1)은 글리치(glitch)를 방지하기 위한 시간으로 히트 비교 신호 쌍에서 먼저 출력되는 히트 비교 신호와 다음 히트 비교 신호가 출력될 때까지 걸리는 지연 시간 즉, 퓨즈셋의 커팅 및 특성에 따른 비교 신호 출력의 시점의 차이로 발생되는 퓨즈셋 간의 지연 시간(χ)과, 히트 비교 쌍에서 나중에 출력되는 히트 비교 신호 이후 트리거 신호(hit_en)가 발생 될 때까지 걸리는 제 1 마진(margin1) 시간을 고려하여 설정된 시간이다.

워드라인 선택 신호(WL_SEL)는 모든 히트 비교 신호들이 유효한 상태인지를 판별된 이후, 즉, 모든 트리거 신호가 출력된 이후 활성화된다. 따라서, 맨 처음 출력되는 트리거 신호(hit_en)와 마지막으로 출력되는 트리거 신호(hit_en)의 시간차를 고려한 제 2 마진(margin2) 시간 이후 활성화된다.

도 1의 A 경우, T1 시점에서 맨 처음 로우 상태에서 하이 상태로 천이하는 히트 비교 신호(hitb<0>)가 발생되고 일정한 지연 시간(D1) 이후 T3 시점에서 트리거 신호(hit_en)가 출력된다. 워드라인 선택 신호(WL_SEL)는 모든 히트 비교 신호가 유효한 상태가 된 이후 T4 시점에서 활성화된다.

반면, 도 1의 B경우, T2 시점에서 맨 처음 로우 상태에서 하이로 천이하는 히트 비교 신호(hitb<1>)가 발생되고 히트 비교 신호(hitb<0>)는 리던던시 어드레스와 일치하여 로우 상태를 유지한다. 따라서 T2 시점에서 발생한 히트 비교 신호(hitb<1>)을 기준으로 일정한 지연시간(D1) 이후 T4 시점에서 트리거 신호(hit_en)를 출력된다. 워드라인 선택 신호(WL_SEL)는 T5 시점에서 활성화된다.

이와 같이, 히트 비교 신호 쌍에서, 맨 처음 로우 상태에서 하이 상태로 천이하는 히트 비교 신호의 발생 시점이 각각 다름으로 트리거 신호(hit_en)의 출력 시점에 차이가 생긴다. 따라서, 일정한 지연 시간(D1)에 더하여 퓨즈셋 간의 지연시간(α)만큼 더 지연되어 트리거 신호(hit_en)가 출력된다.

그 결과, 워드라인 선택 신호(WL_SEL)는 퓨즈셋 간의 지연 시간(χ)과 일정한 지연 시간(D1) 및 제 2 마진(margin2) 시간을 합한 시간만큼 지연된 후 활성화 된다.

이와 같은, 워드라인 선택 신호의 활성화 시점의 지연은 tRCD(RAS to CAS Delay Time)와 tRP(RAS Precharge Time)이 증가시키므로 고속의 반도체 메모리 장치를 구현하는 데 걸림돌이 된다.

따라서, 본 발명의 목적은, 리던던시 퓨즈셋의 커팅을 조절함으로써 로우 액티브 타임을 줄여 고속의 반도체 메모리 장치를 구현하는 리던던시 제어 회로를 제공하는 데 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여, 다수의 퓨즈셋을 구비하여 리던던시를 수행하는 리던던시 회로에 있어서, 상기 퓨즈셋 중 리던던시를 위하여 사용되지 않는 최소한 하나 이상의 기준 퓨즈셋 출력과 최소한 하나 이상의 다른 퓨즈셋의 출력을 논리 조합하여 상기 기준 퓨즈셋의 출력을 기준으로 트리거 파형을 출력하는 트리거 신호 생성 수단, 및 상기 트리거 생성 수단의 출력을 각 퓨즈 셋 별 출력 타이밍을 고려한 마진을 포함하는 시간동안 지연하여 트리거 신호를 출력하는 트리거 신호 출력 수단을 포함하는 것을 특징으로 한다.

상기 기준 퓨즈셋의 출력은 상기 다른 퓨즈셋의 출력보다 적어도 앞선 시점에서 출력되는 것을 특징으로 한다.

상기 트리거 신호는 모든 트리거 생성 수단에서 동일한 시점에 출력되는 것을 특징으로 한다.

상기 리던던시 제어 회로는 트리거 신호의 생성에 상응하여 워드라인 선택 신호가 활성화되도록 제어하는 옵션 퓨즈를 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상술하기로 한다.

도 2는 본 발명의 실시예에 따른 트리거 신호를 발생하는 리던던시 제어 회로이다.

도 2의 리던던시 제어 회로는, 쌍을 이룬 하나의 히트 비교 신호(hitb<0>)를 반전시키는 인버터(INV1)와, 다른 하나의 히트 비교 신호(hitb<1>)를 반전시키는 인버터(INV2)와, 인버터(INV1, INV2)를 통해 출력되는 신호를 논리조합하는 낸드게이트(NAND1)와, 낸드게이트(NAND1)의 출력을 반전시키는 인버터(INV3)를 포함하는 트리거 신호 생성부(10)와, 트리거 신호 생성부(10)의 출력을 일정 시간 지연시키는 지연부(D1)와, 지연부(D1)의 출력을 반전시키는 인버터(INV4)를 포함하는 트리거 신호 출력부(20)를 구비한다.

여기서, 쌍을 이룬 히트 비교 신호(hitb<0>, hitb<1>)는 적어도 하나 이상의 리던던시 회로로 사용되지 않은 퓨즈셋에서 출력된 히트 비교 신호(이하, "기준 신호" 라고 함)를 포함한다.

상기 리던던시 회로로 사용되지 않은 퓨즈셋은 커팅되지 않음으로써 특정 어드레스가 입력될 때 다른 퓨즈셋 보다 앞선 시점에서 로우 상태에서 하이 상태로 천이되는 기준 신호를 출력한다. 따라서, 모든 히트 비교 신호 쌍에서 맨 처음 로우 상태에서 하이 상태로 천이되는 기준 신호의 출력 시점이 동일해진다.

그리고, 지연부(D1)의 지연 시간(D1)은 도 1의 지연 시간(D1)과 동일하다. 즉, 퓨즈 지연 시간(χ)과, 제 1 마진(margin1) 시간을 고려하여 설정된 시간이다.

도 3은 도 2에 따른 트리거 신호를 발생하는 타이밍도이다.

도 3의 C는, 쌍을 이룬 히트 비교 신호(hitb<0>, hitb<1>)가 모두 하이 상태로 출력되며, 히트 비교 신호(hitb<0>)가 기준 신호이고, 다른 히트 비교 신호(hitb<1>)가 기준 신호보다 뒤에 출력되는 경우이다.

이 경우, 트리거 신호(hit_en)는 기준 신호(hit<0>)가 발생한 T1 시점에서 일정한 지연 시간(D1) 이후 T3 시점에서 출력된다. 그리고, 모든 히트 비교 신호 쌍의 트리거 신호(hit_en)의 출력 시점이 동일하므로 워드라인 선택 신호(WL_SEL)는 트리거 신호(hit_en)가 출력되는 T3 시점에서 바로 활성화된다.

도 3의 D는, 히트 비교 신호(hitb<1>)가 기준 신호이고, 다른 히트 비교 신호(hit<0>)는 리던던시 어드레스와 일치하여 로우 상태를 유지하는 경우이다.

이 경우도 도 3C와 동일하게 기준 신호(hitb<1>)가 T1에서 발생하며, 트리거 신호(hit_en)는 일정한 지연 시간(D1) 이후 T3 시점에서 출력되고 워드라인 선택 신호(WL_SEL)도 T3 시점에서 바로 활성화된다.

즉, 워드라인 선택 신호(WL_SEL)의 활성화를 위해 일정한 지연 시간(D1) 소요된다. 이는, 종래의 워드라인 선택 신호(WL_SEL)의 활성화를 위해 소요되는 시간(퓨즈셋 지연 시간(χ)과 일정한 지연 시간(D1) 및 제 2 마진(margin2))을 크게 단축시키며, 그 결과 로우 액티브 타임이 줄어들어 고속의 메모리 동작을 가능하게 하는 효과가 있다.

이와 같이, 모든 트리거 신호(hit_en)가 일정한 시점에서 빠르게 생성되는 경우, 트리거 신호(hie_en)에 의해 워드라인 선택 신호(WL_SEL)가 빠르게 활성화되도록 하여야 한다.

도 4의 워드라인 선택 신호를 제어하는 제어 회로이다.

도 4의 워드라인 선택 신호를 제어하는 제어 회로는, 트리거 신호(hit_en)와 옵션 퓨즈(option_fuse)신호를 논리조합하는 낸드게이트(NAND2)와 이를 반전시키는 인버터(INV3)의 출력과, 액티브 신호(ACT)가 지연부(D2)에서 소정시간 지연된(D2) 출력을 논리조합하는 노아게이트(NOR1)와, 그 출력을 반전시켜 워드라인 선택 신호를 출력하는 인버터(INV6)를 포함한다.

여기서, 옵션 퓨즈(option_fuse)는 도 3과 같이 트리거 신호(hit_en)가 일정한 시점에서 빠르게 생성되는 경우, 커팅하여 하이 상태를 유지하게 한다. 따라서, 워드라인 선택 신호(WL_SEL)는 액티브 신호(ACT)에 관계없이 트리거 신호(hit_en)에 의해 활성 시점이 빨라진다.

반면, 옵션 퓨즈(option_fuse)는, 종래와 같이 트리거 신호(hit_en)의 생성 시점이 일정하지 않은 경우, 커팅하지 않음으로써 로우 상태를 유지하게 한다. 따라서, 워드라인 선택 신호(WL_SEL)는 액티브 신호(ACT)에 의해 소정 시간 지연된 후 느리게 활성화된다.

또한, 옵션 퓨즈(option_fuse)는 미도시 되었지만, 워드라인 선택 신호(WL_SEL)의 활성화 시점에 따라 후속 동작들, 예를 들면, 비트라인 인에이블, 비트라인 이퀄라이즈 등이 수행되도록 제어하는 제어 신호로 사용된다.

도 5는 본 발명의 다른 실시예에 따른 트리거 신호를 발생하는 리던던시 제어 회로이다.

도 5의 리던던시 제어회로는 도 2와 유사하며, 낸드게이트로 입력되는 히트 비교 신호의 수에서 차이가 있다.

도 2의 실시예는 기존에 사용되던 트리거 신호 발생 회로를 물리적으로 변경하지 않는다. 즉, 전체 구비된 퓨즈셋 대비 리던던시 회로로 사용되지 않은 퓨즈셋이 절반 이상인 메모리 소자의 경우, 각 히트 비교 신호를 쌍에 적어도 하나 이상의 리던던시 회로로 사용되지 않은 퓨즈셋에서 출력되는 기준 신호를 배치하여 이를 기준으로 일정한 시점에서 트리거 신호를 발생시킨다.

반면, 도 5의 실시예는, 전체 구비된 퓨즈셋 대비 리던던시 회로로 사용되지 않은 퓨즈셋이 N개 이상인 메모리 소자의 경우, 최소한 하나 이상의 리던던시 회로로 사용되는 않은 퓨즈셋에서 출력되는 기준 신호를 포함하여 N개씩 히트 비교 신호를 비교한다. 트리거 신호는 기준 트리거 신호를 기준으로 일정한 시점에서 발생하게 된다. 그리고, 워드라인 선택 신호는 트리거 신호가 활성화되는 시점에서 빠 르게 활성화되므로 로우 액티브 타임이 줄어들어 고속의 메모리 동작을 가능하게 하는 효과가 있다.

이때, 일정한 지연시간(D3)은 N개의 히트 비교 신호를 비교할 때 그리치(glitch)가 발생하지 않도록 조절된 시간으로 도 2의 지연시간(D1)과는 다를 수 있다.

따라서, 본 발명에 의하면, 최소한 하나 이상의 리던던시 회로로 사용되지 않은 퓨즈셋에서 출력되는 기준 신호를 포함하여 다수의 히트 비교 신호들을 비교하고, 트리거 신호와 워드라인 선택 신호의 발생 시점을 앞당김으로써 로우 액티브 타임을 개선하여 고속으로 동작하는 반도체 메모리를 구현하는 리던던시 제어 회로를 제공하는 효과가 있다.

Claims (4)

1. 다수의 퓨즈셋을 구비하여 리던던시를 수행하는 리던던시 회로에 있어서,

   상기 퓨즈셋 중 리던던시를 위하여 사용되지 않는 최소한 하나 이상의 기준 퓨즈셋 출력과 최소한 하나 이상의 다른 퓨즈셋의 출력을 논리 조합하여 상기 기준 퓨즈셋의 출력을 기준으로 트리거 파형을 출력하는 트리거 신호 생성 수단; 및

   상기 트리거 생성 수단의 출력을 각 퓨즈셋 별 출력 타이밍을 고려한 마진을 포함하는 시간동안 지연하여 트리거 신호를 출력하는 트리거 신호 출력 수단;

   을 포함하는 것을 특징으로 하는 리던던시 제어 회로.
2. 제 1 항에 있어서,

   상기 기준 퓨즈셋의 출력은 상기 다른 퓨즈셋의 출력보다 적어도 앞선 시점에서 출력되는 것을 특징으로 하는 리던던시 제어 회로.
3. 제 1 항에 있어서,

   상기 트리거 신호는 모든 트리거 생성 수단에서 동일한 시점에 출력되는 것을 특징으로 하는 리던던시 제어 회로.
4. 제 1 항에 있어서,

   상기 리던던시 제어 회로는 트리거 신호의 생성에 상응하여 워드라인 선택 신호가 활성화되도록 제어하는 옵션 퓨즈를 포함하여 구성되는 것을 특징으로 하는 리던던시 제어 회로.

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