JP2011238329A - 半導体メモリ装置のリペア回路及びリペア方法 - Google Patents

Abstract

【課題】効率的にリペアアドレスをプログラミングすることができる半導体メモリ装置のリペア回路及びリペア方法を提供すること。
【解決手段】メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断されたメモリブロックに該当するアドレスを格納するリペアアドレス検出部と、リペアアドレス検出部に格納されたリペアアドレスを電気的にプログラミングするアンチヒューズ部とを備えることを特徴とする。
【選択図】図２

Description

本発明は、半導体メモリ装置に関し、不良を修繕するリペア技術に関する。

半導体装置及び半導体メモリ装置は、内部の設定を変更するか、またはリペアアドレス等をプログラムするヒューズ回路を備えている。ヒューズ回路に含まれたヒューズは、ヒューズプログラミング（ｆｕｓｅ ｐｒｏｇｒａｍｍｉｎｇ）作業によってアドレス及び特定設定情報などを格納するようになる。ヒューズは、レーザービームまたは電気的なストレスの印加を受ける場合にヒューズの電気的接続特性が変化し、電気抵抗値が変わるようになる。このようなヒューズの電気的接続状態の変化（短絡（ｓｈｏｒｔ）または開放（ｏｐｅｎ））を利用して特定情報をプログラミングする。

参考として、レーザービームを用いてヒューズの接続状態を切ってしまうレーザーブロータイプ（ｌａｓｅｒ ｂｌｏｗｉｎｇ−ｔｙｐｅ）のヒューズを一般的に物理的ヒューズタイプ（ｐｈｙｓｉｃａｌ ｆｕｓｅ ｔｙｐｅ）と称し、主に、半導体装置がパッケージに製作される前の段階であるウエハ状態でレーザーブローを行う。パッケージ状態では、レーザーを用いた物理的な方式の代りに、電気的な方式を利用する。パッケージ状態でプログラミングが可能なヒューズを電気的ヒューズ（ｅｌｅｃｔｒｉｃａｌ ｆｕｓｅ）と称するが、これは、電気的なストレスを印加し、ヒューズの電気的な接続状態を変化させてプログラミングをすることができるということを意味する。このような電気的ヒューズは、開放状態を短絡状態に変化させるアンチタイプヒューズ（ａｎｔｉ−ｔｙｐｅ ｆｕｓｅ、「以下、アンチヒューズという。」）と短絡状態を開放状態に変化させるブロータイプヒューズ（ｂｌｏｗｉｎｇ−ｔｙｐｅ ｆｕｓｅ）の形態にさらに分類することができる。このような種々の方式のヒューズは、半導体装置及び半導体メモリ装置の特性または面積などを考慮して選択的に用いられている。一般的に、ヒューズ回路は複数のヒューズセットを含んでいるが、各ヒューズセットごとに特定アドレスをプログラミングすることができる。

図１は、一般的な半導体メモリ装置のリペア回路に関する構成図である。

同図に示すように、半導体メモリ装置のリペア回路は、複数のヒューズセット１０＿０〜１０＿Ｎと、リペア処理部２０とで構成される。

各々のヒューズセット１０＿０〜１０＿Ｎには、特定リペアアドレスがプログラミングされていると仮定する。入力アドレスＢＸＡＲ＜２：１１＞が複数のヒューズセット１０＿０〜１０＿Ｎに印加されると、各々のヒューズセットは、該当ヒューズセットイネーブル信号ＦＳＥ０〜ＦＳＥＮに応じて、入力アドレスＢＸＡＲ＜２：１１＞とそのヒューズセット自体にプログラミングされたリペアアドレスとを比較して複数のヒット信号ＨＩＴ＜０：９＞を出力する。

リペア処理部２０は、複数のヒューズセット１０＿０〜１０＿Ｎから出力される複数のヒット信号ＨＩＴ＜０：９＞によってリペアアドレスに該当するメモリブロックをリダンダンシメモリブロックに置き換える動作を行う。リペア処理部２０は、複数の比較部２１＿０〜２１＿Ｎと、リペア判断部２２とで構成される。

複数の比較部２１＿０〜２１＿Ｎの動作は全て同様なので、代表として第１の比較部２１＿０の動作を説明する。第１の比較部２１＿０は、第１のヒューズセット１０＿０から出力される複数のヒット信号ＨＩＴ＜０：９＞を組み合わせて第１のリペアブロック選択信号ＨＩＴＢ＜０＞として出力する。一般に、第１の比較部２１＿０は、複数のヒット信号ＨＩＴ＜０：９＞を否定論理積して第１のリペアブロック選択信号ＨＩＴＢ＜０＞を出力するロジック部で構成される。したがって、複数のヒット信号ＨＩＴ＜０：９＞が全てハイレベルに出力されるならば、第１のリペアブロック選択信号ＨＩＴＢ＜０＞はローレベルに活性化される。すなわち、これは、第１のヒューズセット１０＿０に格納されたリペアアドレスと入力アドレスＢＸＡＲ＜２：１１＞とが同一であるということを意味する。

リペア判断部２２は、複数の比較部２１＿０〜２１＿Ｎから出力されるリペアブロック選択信号ＨＩＴＢ＜０：Ｎ＞によってリペア必要可否を表すリペア判断信号ＨＩＴＳＵＭ＜０：Ｎ＞を出力するようになる。このとき、ワードライン単位でリペア作業が行われると仮定すれば、リペア判断部２２から出力されるノーマルワードラインディセーブル信号ＮＷＤによってノーマルワードラインに対するアクセスが禁止され、特定リペア判断信号ＨＩＴＳＵＭ＜ｉ＞によってリダンダンシワードラインが駆動されてノーマルワードラインに代替するようになる。

一方、前述したようなリペア動作を行うためには、リペアアドレスをヒューズセットにプログラミングする作業を予め行わなければならない。一般的には、外部から直接リペアアドレスをヒューズセットに入力してプログラミングする方式を利用している。このように、外部から直接リペアアドレスをヒューズセットに入力する方式は、プログラミング動作の効率性を低下させる。

米国特許第７５０９５４３号明細書

本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、効率的にリペアアドレスをプログラミングすることができる半導体メモリ装置のリペア回路及びリペア方法を提供することにある。

そこで、上記の目的を達成するための本発明に係る半導体メモリ装置のリペア回路は、メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断された前記メモリブロックに該当するアドレスを格納するリペアアドレス検出部と、該リペアアドレス検出部に格納されたリペアアドレスを電気的にプログラミングするアンチヒューズ部とを備えることを特徴とする。

また、上記の目的を達成するための本発明に係る半導体メモリ装置のリペア回路は、メモリブロックから出力される複数のテストデータ信号をセルフアドレスラプチャ信号の制御によって組み合わせて不良検出信号として出力するテストデータ処理部と、前記不良検出信号と、前記セルフアドレスラプチャ信号と、外部アドレスラプチャ信号に応じて選択的に活性化されるストアパルス信号とを生成するストアパルス信号生成部と、前記ストアパルス信号に応じて、前記メモリブロックに該当するアドレスを格納するリペアアドレスラッチ部と、ラプチャイネーブル信号の活性化期間の間、前記外部アドレスラプチャ信号に応じて、前記リペアアドレスラッチ部に格納されたリペアアドレス及び外部から入力されるアドレスのうち、いずれか１つを選択的にプログラミングするアンチヒューズ部とを備えることを特徴とする。

また、上記の目的を達成するための本発明に係る半導体メモリ装置のリペア方法は、メモリブロックから出力される複数のテストデータ信号を組み合わせて前記メモリブロックの不良の可否を検出するステップと、不良と判定された前記メモリブロックに該当するアドレスを格納するステップと、不良と判定された前記メモリブロックに該当するアドレスを格納するステップで格納されたアドレスをアンチヒューズセットに電気的にプログラミングするステップと、前記アンチヒューズセットにプログラミングされたアドレスと入力アドレスとを比較し、その比較結果に基づいて前記メモリブロックをリダンダンシメモリブロックに置き換える動作を行うステップとを含むことを特徴とする。

さらに、上記の目的を達成するための本発明に係る半導体メモリ装置のリペア回路は、メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断された前記メモリブロックに該当するアドレスをリペアアドレスとしてラッチするリペアアドレス検出部と、該リペアアドレス検出部から出力される前記リペアアドレスを電気的な状態変化によって格納するリペアアドレス格納部とを備えることを特徴とする。

本発明によれば、メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断されたメモリブロックに該当するアドレスを格納し、格納されたアドレスをアンチヒューズ部にプログラミングする方式は、不良メモリブロックに該当するアドレスを圧縮テストによって効率的に把握することができるので、リペアアドレスプログラミング作業を効率的に行うことができる。

一般的な半導体メモリ装置のリペア回路に関する構成図である。 本発明の一実施形態に係る半導体メモリ装置のリペア回路の構成図である。 図２の半導体メモリ装置のリペア回路のより具体的な実施形態を示す図である。 図３のテストデータ処理部の実施形態に係る回路図である。 図３のストアパルス信号生成部の実施形態に係る回路図である。 ストアパルス信号生成部の内部動作を示したタイミング図である。 図３のリペアアドレスラッチ部の実施形態に係る回路図である。

以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を図面を参照して説明する。

参考として、図面及び詳細な説明において、素子、ブロックなどを示すときに使用する用語、記号、符号などは、必要に応じて細部単位別に表記することもできるので、同じ用語、記号、符号が全体回路で同じ素子などを示さないこともある。一般的に、回路の論理信号及び２進データ値は、電圧レベルに対応してハイレベル（ＨＩＧＨ ＬＥＶＥＬ、Ｈ）またはローレベル（ＬＯＷ ＬＥＶＥＬ、Ｌ）に区分し、各々「１」と「０」などに表現することもある。また、必要に応じて追加的にハイインピーダンス（ｈｉｇｈ ｉｍｐｅｄａｎｃｅ、Ｈｉ−Ｚ）状態などを有することができると定義し記述する。

図２は、本発明の一実施形態に係る半導体メモリ装置のリペア回路の構成図である。

本実施形態に係る半導体メモリ装置のリペア回路は、提案しようとする技術的な思想を明確に説明するための簡略な構成のみを含んでいる。

同図に示すように、半導体メモリ装置のリペア回路は、リペアアドレス検出部１００と、アンチヒューズ部２００とを備える。

リペアアドレス検出部１００は、メモリブロックから出力される複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞によって不良の可否を判断し、不良と判断されたメモリブロックに該当するアドレスを格納する。ここで、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞は、圧縮テストモードから出力される信号である。参考として、圧縮テストは、テスト時間を減少させるために利用している。圧縮テストは、複数のメモリセルに同じデータの書き込み動作を行い、読み出し動作時、複数のメモリセルのデータを圧縮して出力する過程を介して行われる。

ここで、リペアアドレス検出部１００は、テストデータ処理部１１０と、リペアアドレスラッチブロック１２０とで構成される。テストデータ処理部１１０は、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰが活性化されたとき、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞を組み合わせて不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬとして出力する。一般的に、テストデータ処理部１１０は、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞を論理積または否定論理積して不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬを出力するロジック部で構成される。したがって、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞が全て同じデータ値を有していなければ、該当メモリブロックを不良と判定して不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬが活性化される。参考として、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰは、モードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、ＭＲＳ）から出力される信号と定義することができ、内部コマンドブロックから出力される信号と定義することができる。また、実施形態によってセルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰは、外部から直接入力される信号と定義することもできる。

リペアアドレスラッチブロック１２０は、不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬに応じて不良と判定されたメモリブロックに該当するアドレスを格納する。一般的に、リペアアドレスラッチブロック１２０は、不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬの制御によって入力されるアドレスＡＤＤＲ＜０：Ｋ＞を選択的に出力するスイッチング部と、スイッチング部から出力される信号を格納するラッチ部とで構成され得る。複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞が出力されるとき、リペアアドレスラッチブロック１２０に入力されるアドレスＡＤＤＲ＜０：Ｋ＞は、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞が格納されたメモリブロックのアドレスに該当する。したがって、不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬが活性化されてメモリブロックが不良と判定されたとき、該当するメモリブロックのアドレスがリペアアドレスラッチブロック１２０に格納される。

アンチヒューズ部２００は、ラプチャイネーブル信号ＲＵＰ＿ＥＮが活性化されているとき、リペアアドレス検出部１００のリペアアドレスラッチブロック１２０に格納されたリペアアドレスＡＤＤＲ＿ＬＡＴ＜０：Ｋ＞を電気的にプログラミングする。すなわち、アンチヒューズ部２００に含まれたアンチヒューズセットに過電流または高電圧を印加して、各々のアンチヒューズの電気的な接続状態を変化させるプログラミング作業を行うようになる。

上述したように、メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断されたメモリブロックに該当するアドレスを格納し、格納されたアドレスをアンチヒューズ部にプログラミングする方式は、不良メモリブロックに該当するアドレスを圧縮テストによって効率的に把握することができるので、リペアアドレスプログラミング作業を効率的に行うことができる。

参考として、図２の実施形態では、本発明の技術的な思想を明確に説明するために、１つのメモリブロックから出力される複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞を処理する例を挙げたが、本発明の技術的な思想を適用して、複数のメモリブロックから出力されるテストデータ信号を同時に処理して複数のリペアアドレスを格納する他の実施形態も実施可能である。

図３は、図２の半導体メモリ装置のリペア回路のより具体的な実施形態を示す図である。

本実施形態に係る半導体メモリ装置のリペア回路は、提案しようとする技術的な思想を明確に説明するための簡略な構成のみを含んでいる。

同図に示すように、半導体メモリ装置のリペア回路は、テストデータ処理部１１０と、リペアアドレスラッチブロック１２０と、アンチヒューズ部２００とを備える。本実施形態においてリペアアドレスラッチブロック１２０は、ストアパルス信号生成部１２１と、リペアアドレスラッチ部１２２とで構成される。また、参考として、本実施形態のように、半導体メモリ装置のリペア回路は、リペア処理部１３０をさらに備えて構成され得る。

上記のように構成される半導体メモリ装置のリペア回路の細部構成と主な動作を説明すれば、次のとおりである。

テストデータ処理部１１０は、メモリブロックから出力される複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞をセルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰの制御によって組み合わせて不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬとして出力する。ここで、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞は、圧縮テストモードから出力される信号である。参考として、圧縮テストは、テスト時間を減少させるために利用している。圧縮テストは、複数のメモリセルに同じデータの書き込み動作を行い、読み出し動作時、複数のメモリセルのデータを圧縮して出力する過程を介して行われる。ここで、テストデータ処理部１１０は、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰが活性化されたとき、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞を組み合わせて不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬとして出力する。

図４は、図３のテストデータ処理部の実施形態に係る回路図である。

同図に示すように、テストデータ処理部１１０は、スイッチング部１１１と、ロジック部１１２とで構成される。

スイッチング部１１１は、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰの制御によって複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞を選択的に出力する。本実施形態においてスイッチング部１１１は、複数のトランスミッションゲートＴＧ＜０：Ｎ＞で構成されている。

ロジック部１１２は、スイッチング部１１１から出力される複数の出力信号を論理積して不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬを出力する。本実施形態においてロジック部１１２は、ＮＡＮＤゲートＮＡＮＤ１と、インバータＩＮＶ２とで構成されている。したがって、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞が全て同じデータ値を有していなければ、該当メモリブロックを不良と判定して不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬが活性化される。例えば、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞が全てハイレベルであれば、不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬはハイレベルに出力される。不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬがハイレベルに出力されるということは、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞を出力する該当メモリブロックが正常に動作するということを表す。それに対し、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞のうち、いずれか１つが異なるデータ値を有すると、不良検出信号はローレベルに出力される。不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬがローレベルに出力されるということは、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞を出力する該当メモリブロックが不良ということを表す。

ストアパルス信号生成部１２１は、不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬと、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰと、外部アドレスラプチャ信号ＥＸＴ＿ＲＵＰとに応じて選択的に活性化されるストアパルス信号ＳＴＯＲＥＰを出力する。ストアパルス信号ＳＴＯＲＥＰは、不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬとセルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰとが同時に活性化されたときに活性化され、外部アドレスラプチャ信号ＥＸＴ＿ＲＵＰが活性化されたときに非活性化される信号である。参考として、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰ及び外部アドレスラプチャ信号ＥＸＴ＿ＲＵＰは、モードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、ＭＲＳ）から出力される信号と定義することができ、内部コマンドブロックから出力される信号と定義することができる。また、実施形態によってセルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰ及び外部アドレスラプチャ信号ＥＸＴ＿ＲＵＰは、外部から直接入力される信号と定義することもできる。

図５は、図３のストアパルス信号生成部の実施形態に係る回路図である。

同図に示すように、ストアパルス信号生成部１２１は、内部制御信号生成部１２１＿１と、パルス信号出力部１２１＿２とで構成される。

内部制御信号生成部１２１＿１は、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰに応じてテストデータ読み出し信号ＲＤ＿ＣＭＤ＿ＩＮの活性化時点以後に活性化される内部制御信号Ｒ＿ＤＥＬＡＹを生成する。内部制御信号生成部１２１＿１は、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰの制御によってテストデータ読み出し信号ＲＤ＿ＣＭＤ＿ＩＮを遅延させる遅延部で構成されることができる。

パルス信号出力部１２１＿２は、不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬと、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰと、外部アドレスラプチャ信号ＥＸＴ＿ＲＵＰとに応じて、内部制御信号Ｒ＿ＤＥＬＡＹの活性化期間に対応して活性化されるストアパルス信号ＳＴＯＲＥＰを出力する。参考として、ヒューズ信号ＵＳＥ＿ＦＵＳＥは、特定設定ヒューズがカットされたときに活性化される信号であり、特定内部ブロックの使用有無を表す一般的な信号である。

図６は、ストアパルス信号生成部の内部動作を示したタイミング図である。

図６のタイミング図及び図５を参照して、上記のように構成されるストアパルス信号生成部１２１の動作を説明すれば、次のとおりである。

複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞の出力を指示する内部コマンドであるテストデータ読み出し信号ＲＤ＿ＣＭＤ＿ＩＮと、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰとが活性化されると、内部制御信号Ｒ＿ＤＥＬＡＹがハイレベルにパルシングする。

このとき、不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬがローレベルに活性化されていると、第１の内部信号ＳＴがハイレベルにパルシングすることになり、第２の内部信号ＯＦＦＢはローレベルに遷移し、第３の内部信号ＥＮ＿ＳＴＯＲＥはハイレベルに遷移するようになる。したがって、最終的に出力されるストアパルス信号ＳＴＯＲＥＰはハイレベルに活性化される。

結論として、ストアパルス信号ＳＴＯＲＥＰは、セルフアドレスラプチャ信号ＳＥＬＦ＿ＲＵＰ及び不良検出信号ＧＩＯ＿ＳＵＭ＿ＦＡＩＬが活性化されたとき、ハイレベルに活性化される。

参考として、タイミング図において点線で表示した部分は、メモリブロックが不良と判定されたときの内部動作を示したものであり、実線で表示した部分は、メモリブロックが正常と判定されたときの内部動作を示したものである。

リペアアドレスラッチ部１２２は、ストアパルス信号ＳＴＯＲＥＰに応じてメモリブロックに該当するアドレスを格納する。

図７は、図３のリペアアドレスラッチ部の実施形態に係る回路図である。

同図に示すように、リペアアドレスラッチ部１２２は、スイッチング部１２２＿１と、ラッチ部１２２＿２とで構成される。

スイッチング部１２２＿１は、ストアパルス信号ＳＴＯＲＥＰの制御によって入力されるアドレスＡＤＤＲ＜０：Ｋ＞を選択的に出力し、ラッチ部１２２＿２は、スイッチング部１２２＿１から出力される信号を格納する。

リペアアドレスラッチ部１２２は、不良と判定されたメモリブロックに該当するアドレスを格納する。複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞が出力されるとき、リペアアドレスラッチ部１２２に入力されるアドレスＡＤＤＲ＜０：Ｋ＞は、複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞が格納されたメモリブロックのアドレスに該当する。したがって、ストアパルス信号ＳＴＯＲＥＰが活性化されたということは、メモリブロックが不良と判定されたということを意味し、リペアアドレスラッチ部１２２のラッチ部１２２＿２に該当メモリブロックのアドレスが格納される。

アンチヒューズ部２００は、ラプチャイネーブル信号ＲＵＰ＿ＥＮの活性化期間の間、外部アドレスラプチャ信号ＥＸＴ＿ＲＵＰに応じてリペアアドレスラッチ部１２２に格納されたリペアアドレスＡＤＤＲ＿ＬＡＴ＜０：Ｋ＞または外部から入力されるアドレスＡＤＤＲ＜０：Ｋ＞を選択的にプログラミングする。すなわち、アンチヒューズ部２００に含まれたアンチヒューズセットに過電流または高電圧を印加して、各々のアンチヒューズの電気的な接続状態を変化させるプログラミング作業を行うようになる。参考として、ラプチャイネーブル信号ＲＵＰ＿ＥＮは、ヒューズセットのプログラミング動作を指示する信号であり、モードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、ＭＲＳ）またはリペア関連制御回路から出力される信号と定義することができる。

ラプチャイネーブル信号ＲＵＰ＿ＥＮが活性化されているとするとき、外部アドレスラプチャ信号ＥＸＴ＿ＲＵＰが活性化されると、アンチヒューズ部２００は、外部から入力されるアドレスＡＤＤＲ＜０：Ｋ＞を電気的にプログラミングする。また、外部アドレスラプチャ信号ＥＸＴ＿ＲＵＰが非活性化されていると、アンチヒューズ部２００は、リペアアドレスラッチ部１２２に格納されたリペアアドレスＡＤＤＲ＿ＬＡＴ＜０：Ｋ＞を電気的にプログラミングする。

前述したように、メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断されたメモリブロックに該当するアドレスを格納し、格納されたアドレスをアンチヒューズ部にプログラミングする方式は、不良メモリブロックに該当するアドレスを圧縮テストによって効率的に把握することができるので、リペアアドレスプログラミング作業を効率的に行うことができる。また、必要に応じて外部から直接リペアアドレスをヒューズセットに入力する方式を利用することもできる。

参考として、図３の実施形態では、本発明の技術的な思想を明確に説明するために、１つのメモリブロックから出力される複数のテストデータ信号ＧＩＯ＿ＤＡＴＡ＜０：Ｎ＞を処理する例を挙げたが、本発明の技術的な思想を適用して、複数のメモリブロックから出力されるテストデータ信号を同時に処理して複数のリペアアドレスを格納する他の実施形態も実施できる。

一方、アンチヒューズ部２００に含まれたアンチヒューズセットに特定リペアアドレスがプログラミングされていると仮定すれば、すなわち、アンチヒューズ部２００にリペアアドレスをプログラミングする動作が行われた後の動作は、次のようになされる。

アンチヒューズ部２００は、プログラミングされたアドレスと入力アドレスＡＤＤＲ＜０：Ｋ＞とを比較して複数のヒット信号ＨＩＴ＜０：９＞を出力する。

リペア処理部３００は、アンチヒューズ部２００から出力される複数のヒット信号ＨＩＴ＜０：９＞に基づいてリダンダンシメモリブロックをイネーブルさせる。このとき、不良と判定されたメモリブロックに対するアクセスは禁止される。

上述したように、半導体メモリ装置は、メモリブロックから出力される複数のテストデータ信号を組み合わせてメモリブロックの不良の可否を検出するステップと、不良と判定されたメモリブロックに該当するアドレスを格納するステップと、不良と判定されたメモリブロックに該当するアドレスを格納するステップで格納されたアドレスをアンチヒューズセットに電気的にプログラミングするステップと、アンチヒューズセットにプログラミングされたアドレスと入力アドレスとを比較し、その比較結果に基づいてメモリブロックをリダンダンシメモリブロックに置き換える動作を行うステップとによってリペアされる。

すなわち、半導体メモリ装置のリペア回路及びリペア方法によって効率的にリペアアドレスをプログラミングすることができる。

以上、本発明の実施形態によって具体的な説明をした。参考として、本発明の技術的思想とは直接関連がない部分であるが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示することができる。また、信号及び回路の活性化状態を表すためのアクティブハイ（ａｃｔｉｖｅ ｈｉｇｈ）またはアクティブロー（ａｃｔｉｖｅ ｌｏｗ）の構成は実施形態によって変えることができる。このような実施の変更による具体的な説明はあまりにも場合の数が多く、これに対する変更は、通常の専門家であれば、誰でも容易に類推できるので、それに対する列挙は省略する。

このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須の特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表され、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。

Claims (25)

1. メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断された前記メモリブロックに該当するアドレスを格納するリペアアドレス検出部と、
   該リペアアドレス検出部に格納されたリペアアドレスを電気的にプログラミングするアンチヒューズ部と、
   を備えることを特徴とする半導体メモリ装置のリペア回路。
2. 前記アンチヒューズ部が、プログラミングされたアドレスと入力アドレスとを比較し、その比較結果を出力することを特徴とする請求項１に記載の半導体メモリ装置のリペア回路。
3. 前記複数のテストデータ信号が、圧縮テストモードから出力されることを特徴とする請求項１に記載の半導体メモリ装置のリペア回路。
4. 前記リペアアドレス検出部が、
   前記複数のテストデータ信号を組み合わせて不良検出信号として出力するテストデータ処理部と、
   前記不良検出信号に応じて、前記メモリブロックに該当するアドレスを格納するリペアアドレスラッチブロックと、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置のリペア回路。
5. 前記テストデータ処理部が、前記複数のテストデータ信号を論理積して前記不良検出信号を出力するロジック部を備えることを特徴とする請求項４に記載の半導体メモリ装置のリペア回路。
6. 前記リペアアドレスラッチブロックが、
   前記不良検出信号の制御によって入力されるアドレスを選択的に出力するスイッチング部と、
   該スイッチング部から出力される信号を格納するラッチ部と、
   を備えることを特徴とする請求項４に記載の半導体メモリ装置のリペア回路。
7. メモリブロックから出力される複数のテストデータ信号をセルフアドレスラプチャ信号の制御によって組み合わせて不良検出信号として出力するテストデータ処理部と、
   前記不良検出信号と、前記セルフアドレスラプチャ信号と、外部アドレスラプチャ信号に応じて選択的に活性化されるストアパルス信号とを生成するストアパルス信号生成部と、
   前記ストアパルス信号に応じて、前記メモリブロックに該当するアドレスを格納するリペアアドレスラッチ部と、
   ラプチャイネーブル信号の活性化期間の間、前記外部アドレスラプチャ信号に応じて、前記リペアアドレスラッチ部に格納されたリペアアドレス及び外部から入力されるアドレスのうち、いずれか１つを選択的にプログラミングするアンチヒューズ部と、
   を備えることを特徴とする半導体メモリ装置のリペア回路。
8. 前記アンチヒューズ部が、プログラミングされたアドレスと入力アドレスとを比較し、その比較結果を出力することを特徴とする請求項７に記載の半導体メモリ装置のリペア回路。
9. 前記アンチヒューズ部から出力される複数のヒット信号に基づいてリダンダンシメモリブロックをイネーブルさせるリペア処理部をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置のリペア回路。
10. 前記アンチヒューズ部が、電気的な方式によってアドレスをプログラミングすることを特徴とする請求項７に記載の半導体メモリ装置のリペア回路。
11. 前記複数のテストデータ信号が、圧縮テストモードから出力されることを特徴とする請求項７に記載の半導体メモリ装置のリペア回路。
12. 前記テストデータ処理部が、
    前記セルフアドレスラプチャ信号の制御によって前記複数のテストデータ信号を選択的に出力するスイッチング部と、
    該スイッチング部から出力される複数の出力信号を論理積して前記不良検出信号を出力するロジック部と、
    を備えることを特徴とする請求項７に記載の半導体メモリ装置のリペア回路。
13. 前記ストアパルス信号が、前記不良検出信号及び前記セルフアドレスラプチャ信号が活性化されたときに活性化され、前記外部アドレスラプチャ信号が活性化されたときに非活性化されることを特徴とする請求項７に記載の半導体メモリ装置のリペア回路。
14. 前記ストアパルス信号生成部が、
    前記セルフアドレスラプチャ信号に応じてテストデータ読み出し信号の活性化時点以後に活性化される内部制御信号を生成する内部制御信号生成部と、
    前記不良検出信号と、前記セルフアドレスラプチャ信号と、前記外部アドレスラプチャ信号とに応じて、前記内部制御信号の活性化期間に対応して活性化される前記ストアパルス信号を出力するパルス信号出力部と、
    を備えることを特徴とする請求項７に記載の半導体メモリ装置のリペア回路。
15. 前記内部制御信号生成部が、前記セルフアドレスラプチャ信号の制御によって前記テストデータ読み出し信号を遅延させる遅延部を備えることを特徴とする請求項１４に記載の半導体メモリ装置のリペア回路。
16. 前記リペアアドレスラッチ部が、
    前記ストアパルス信号の制御によって入力されるアドレスを選択的に出力するスイッチング部と、
    該スイッチング部から出力される信号を格納するラッチ部と、
    を備えることを特徴とする請求項７に記載の半導体メモリ装置のリペア回路。
17. メモリブロックから出力される複数のテストデータ信号を組み合わせて前記メモリブロックの不良の可否を検出するステップと、
    不良と判定された前記メモリブロックに該当するアドレスを格納するステップと、
    不良と判定された前記メモリブロックに該当するアドレスを格納するステップで格納されたアドレスをアンチヒューズセットに電気的にプログラミングするステップと、
    前記アンチヒューズセットにプログラミングされたアドレスと入力アドレスとを比較し、その比較結果に基づいて、前記メモリブロックをリダンダンシメモリブロックに置き換える動作を行うステップと、
    を含むことを特徴とする半導体メモリ装置のリペア方法。
18. 前記複数のテストデータ信号が、圧縮テストモードから出力される信号であることを特徴とする請求項１７に記載の半導体メモリ装置のリペア方法。
19. 前記メモリブロックの不良の可否を検出するステップが、前記複数のテストデータ信号が全て同じデータ値であるか否かを判断するステップを含むことを特徴とする請求項１７に記載の半導体メモリ装置のリペア方法。
20. メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断された前記メモリブロックに該当するアドレスをリペアアドレスとしてラッチするリペアアドレス検出部と、
    該リペアアドレス検出部から出力される前記リペアアドレスを電気的な状態変化によって格納するリペアアドレス格納部と、
    を備えることを特徴とする半導体メモリ装置のリペア回路。
21. 前記リペアアドレス格納部が、プログラミングされたアドレスと入力アドレスとを比較し、その比較結果を出力することを特徴とする請求項２０に記載の半導体メモリ装置のリペア回路。
22. 前記複数のテストデータ信号が、圧縮テストモードから出力されることを特徴とする請求項２０に記載の半導体メモリ装置のリペア回路。
23. 前記リペアアドレス検出部が、
    前記複数のテストデータ信号を論理積して不良検出信号として出力するテストデータ処理部と、
    前記不良検出信号に応じて、前記メモリブロックに該当する前記リペアアドレスを格納するリペアアドレスラッチブロックと、
    を備えることを特徴とする請求項２０に記載の半導体メモリ装置のリペア回路。
24. 前記リペアアドレス格納ブロックが、複数のアンチヒューズで構成されることを特徴とする請求項２０に記載の半導体メモリ装置のリペア回路。
25. 前記リペアアドレス格納ブロックが、複数のヒューズで構成されることを特徴とする請求項２０に記載の半導体メモリ装置のリペア回路。
    

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