KR20170008553A - 반도체 장치 및 그 리페어 방법 - Google Patents

반도체 장치 및 그 리페어 방법 Download PDF

Info

Publication number
KR20170008553A
KR20170008553A KR1020150099871A KR20150099871A KR20170008553A KR 20170008553 A KR20170008553 A KR 20170008553A KR 1020150099871 A KR1020150099871 A KR 1020150099871A KR 20150099871 A KR20150099871 A KR 20150099871A KR 20170008553 A KR20170008553 A KR 20170008553A
Authority
KR
South Korea
Prior art keywords
fuse
groups
residual
fail address
semiconductor device
Prior art date
Application number
KR1020150099871A
Other languages
English (en)
Inventor
김종삼
조진희
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150099871A priority Critical patent/KR20170008553A/ko
Priority to US14/918,816 priority patent/US9589675B2/en
Priority to CN201510830668.3A priority patent/CN106356099B/zh
Priority to US15/412,268 priority patent/US9978463B2/en
Publication of KR20170008553A publication Critical patent/KR20170008553A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/143—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using laser-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 기술은 메모리 영역; 복수의 퓨즈 그룹을 포함하며, 상기 메모리 영역의 페일 어드레스를 저장하도록 구성된 퓨즈 어레이; 상기 복수의 퓨즈 그룹 중에서 상기 페일 어드레스에 대응되는 어느 하나의 잔여 퓨즈정보를 저장하도록 구성된 잔여 퓨즈정보 저장부; 및 상기 페일 어드레스가 검출되면 상기 복수의 퓨즈 그룹 중에서 상기 페일 어드레스에 대응되는 어느 하나에 대해서 상기 잔여 퓨즈정보의 업데이트 및 상기 페일 어드레스의 저장을 위한 제어 동작을 수행하도록 구성되는 제어부를 포함할 수 있다.

Description

반도체 장치 및 그 리페어 방법{SEMICONDUCTOR APPARATUS AND REPAIR METHOD OF THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 장치 및 그 리페어 방법에 관한 것이다.
반도체 장치는 메모리 셀에서 불량이 발생한 셀의 정보를 저장하기 위해 퓨즈를 사용할 수 있다.
최근에는 패키징 이후에도 럽쳐(Rupture) 동작에 의해 퓨즈 정보 갱신이 가능한 전자 퓨즈(e-fuse)를 사용하여 리페어 동작이 수행되도록 할 수 있다.
본 발명의 실시예는 안정적인 리페어 동작이 가능하고, 래치의 수를 줄일 수 있는 반도체 장치 및 그 리페어 방법을 제공한다.
본 발명의 실시예는 메모리 영역; 복수의 퓨즈 그룹을 포함하며, 상기 메모리 영역의 페일 어드레스를 저장하도록 구성된 퓨즈 어레이; 상기 복수의 퓨즈 그룹 중에서 상기 페일 어드레스에 대응되는 어느 하나의 잔여 퓨즈정보를 저장하도록 구성된 잔여 퓨즈정보 저장부; 및 상기 페일 어드레스가 검출되면 상기 복수의 퓨즈 그룹 중에서 상기 페일 어드레스에 대응되는 어느 하나에 대해서 상기 잔여 퓨즈정보의 업데이트 및 상기 페일 어드레스의 저장을 위한 제어 동작을 수행하도록 구성되는 제어부를 포함할 수 있다.
본 발명의 실시예는 복수의 퓨즈 그룹으로 구분된 퓨즈 어레이 및 메모리 영역을 포함하는 반도체 장치의 리페어 방법으로서, 제 1 테스트 모드에서 페일 어드레스가 검출되면 반도체 장치를 붓업 시키는 단계; 상기 복수의 퓨즈 그룹 중에서 상기 페일 어드레스에 대응되는 어느 하나의 퓨즈 그룹을 스캔하여 해당 잔여 퓨즈정보를 저장하는 단계; 및 제 2 테스트 모드에서 상기 어느 하나의 퓨즈 그룹의 복수의 퓨즈 셋 중에서 상기 잔여 퓨즈정보에 대응되는 퓨즈 셋에 상기 페일 어드레스를 저장하는 단계를 포함할 수 있다.
본 발명의 실시예는 복수의 퓨즈 그룹으로 구분된 퓨즈 어레이 및 메모리 영역을 포함하는 반도체 장치의 리페어 방법으로서, 상기 반도체 장치를 붓업 시키는 단계; 상기 반도체 장치를 제 1 테스트 모드로 진입시키고 상기 메모리 영역을 테스트하여 페일 어드레스를 검출하는 단계; 상기 페일 어드레스가 검출되면 상기 반도체 장치를 리-붓업 시키는 단계; 상기 복수의 퓨즈 그룹 중에서 상기 페일 어드레스에 대응되는 어느 하나의 퓨즈 그룹을 스캔하여 해당 잔여 퓨즈정보를 저장하는 단계; 상기 반도체 장치를 제 2 테스트 모드로 진입시키고, 상기 어느 하나의 퓨즈 그룹의 복수의 퓨즈 셋 중에서 상기 잔여 퓨즈정보에 대응되는 퓨즈 셋을 상기 페일 어드레스에 맞도록 럽쳐하는 단계를 포함할 수 있다.
본 기술은 안정적인 리페어 동작이 가능하고 회로 면적을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 블록도,
도 2는 도 1에 따른 반도체 장치(100)의 리페어 방법을 설명하기 위한 순서도,
도 3은 본 발명의 다른 실시예에 따른 반도체 장치(101)의 블록도이고,
도 4는 도 3에 따른 반도체 장치(101)의 리페어 방법을 설명하기 위한 순서도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 메모리 영역(200), 퓨즈 어레이(300), 잔여 퓨즈정보 저장부(400) 및 제어부(500)를 포함할 수 있다.
메모리 영역(200)은 메모리 셀 어레이, 복수의 워드 라인(Word Line), 복수의 리던던트 워드 라인(Redundant Word Line) 및 복수의 래치(Latch)를 포함할 수 있다.
메모리 셀 어레이는 복수의 단위 메모리 블록 예를 들어, 뱅크(Bank)로 구분될 수 있다.
뱅크는 다시 소 단위의 단위 메모리 블록 예를 들어, 매트(Mat) 등으로 구분될 수 있다.
복수의 워드 라인은 행(Row) 방향 메모리 셀들의 억세스(Access)가 가능하도록 메모리 셀 어레이와 연결될 수 있다.
복수의 워드 라인은 복수의 워드 라인 그룹(WL GRP_0 ~ WL GRP_N)으로 구분될 수 있다.
복수의 워드 라인 그룹(WL GRP_0 ~ WL GRP_N)은 전체 워드 라인들은 예를 들어, 상술한 소 단위의 단위 메모리 블록인 매트(Mat) 단위로 구분한 것일 수 있다.
복수의 리던던트 워드 라인은 페일 어드레스(Fail address)에 대응되는 즉, 복수의 워드 라인 중에서 페일(Fail) 판정된 메모리 셀과 연결된 워드 라인을 대체할 수 있도록 구성될 수 있다.
복수의 리던던트 워드 라인은 복수의 리던던트 워드 라인 그룹(RWL GRP_0 ~ RWL GRP_N)으로 구분될 수 있다.
복수의 리던던트 워드 라인 그룹(RWL GRP_0 ~ RWL GRP_N)이 복수의 워드 라인 그룹(WL GRP_0 ~ WL GRP_N)에 1대1 대응되도록 할당될 수 있다.
복수의 래치(Latch)는 복수의 래치 그룹(LATCH GRP_0 ~ LATCH GRP_N)으로 구분될 수 있다.
복수의 래치 그룹(LATCH GRP_0 ~ LATCH GRP_N)이 복수의 리던던트 워드 라인 그룹(RWL GRP_0 ~ RWL GRP_N)에 1대1 대응될 수 있다.
복수의 래치 그룹(LATCH GRP_0 ~ LATCH GRP_N) 각각은 복수의 래치 셋(LSETA_0 ~ LSETA_M)을 포함할 수 있다.
복수의 래치 셋(LSETA_0 ~ LSETA_M)은 각각 페일 어드레스(예를 들어, 13 비트)를 저장할 수 있다.
퓨즈 어레이(300)는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N)으로 구분될 수 있다.
복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N)은 복수의 래치 그룹(LATCH GRP_0 ~ LATCH GRP_N)에 1대1 대응될 수 있다.
복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N)은 각각 복수의 퓨즈 셋(FSET_0 ~ FSET_M)을 포함할 수 있다.
복수의 퓨즈 셋(FSET_0 ~ FSET_M)은 각각 페일 어드레스(Fail Address)(예를 들어, 13 비트)를 저장할 수 있다.
복수의 퓨즈 셋(FSET_0 ~ FSET_M)은 각각 페일 어드레스의 비트 수에 해당하는 복수의 퓨즈를 포함할 수 있다.
복수의 퓨즈 셋(FSET_0 ~ FSET_M)은 전자 퓨즈(e-fuse)를 포함할 수 있다.
럽쳐(Rupture) 동작을 이용하여 복수의 퓨즈 셋(FSET_0 ~ FSET_M)에 페일 어드레스를 저장할 수 있다.
복수의 퓨즈 셋(FSET_0 ~ FSET_M)은 각 퓨즈 셋의 사용 여부를 정의할 수 있는 인에이블 퓨즈(enable fuse)를 포함할 수 있다.
인에이블 퓨즈의 럽쳐 여부에 따라 해당 퓨즈 셋이 사용되었는지 아니면 사용되지 않았는지를 판단할 수 있다.
잔여 퓨즈정보 저장부(400)는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 각각의 잔여 퓨즈정보를 저장 및 업데이트 시키도록 구성될 수 있다.
이때 잔여 퓨즈정보는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 각각의 복수의 퓨즈 셋(FSET_0 ~ FSET_M) 중에서 사용 가능한 즉, 현재까지 사용되지 않은 퓨즈 셋의 수를 정의할 수 있다.
잔여 퓨즈정보 저장부(400)는 카운터(CNT) 및 복수의 래치 셋(LSETB_0 ~ LSETB_N)을 포함할 수 있다.
복수의 래치 셋(LSETB_0 ~ LSETB_N)은 퓨즈 어레이(300)의 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N)에 1대1 대응될 수 있다.
카운터(CNT)는 제어부(500)의 제어에 따라 잔여 퓨즈정보에 맞도록 복수의 래치 셋(LSETB_0 ~ LSETB_N)의 저장 값을 가변시킬 수 있다.
제어부(500)는 리페어 과정에 필요한 각종 제어 동작을 수행하도록 구성될 수 있다.
제어부(500)는 반도체 장치를 붓업(Boot-up) 모드로 진입시킬 수 있다.
제어부(500)는 퓨즈 어레이(300) 스캔을 통해 획득한 잔여 퓨즈정보를 잔여 퓨즈정보 저장부(400)에 저장하고, 테스트 모드에 의해 검출된 페일 어드레스를 잔여 퓨즈정보에 따라 퓨즈 어레이(300)에 저장하기 위한 제어 동작을 수행하도록 구성될 수 있다.
제어부(500)는 테스트 모드에 의해 검출된 페일 어드레스를 저장하기 위한 래치 셋(LSETC)을 포함할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치(100)의 리페어 동작을 도 1 및 도 2를 참조하여 설명하기로 한다.
먼저, 반도체 장치를 붓업 모드로 진입시킨다(S11).
이때 단계(S11)는 제어부(500)에 의해 이루어질 수 있다.
제어부(500)는 붓업 모드 구간 동안 퓨즈 어레이(300)를 스캔한다(S12).
이때 단계(S12)는 퓨즈 어레이(300)의 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N)의 복수의 퓨즈 셋(FSET_0 ~ FSET_M)이 사용되었는지 여부를 판단하는 동작이 될 수 있다.
상술한 바와 같이, 복수의 퓨즈 셋(FSET_0 ~ FSET_M)은 각 퓨즈 셋의 사용 여부를 정의할 수 있는 인에이블 퓨즈를 포함할 수 있다.
따라서 단계(S12)는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N)의 복수의 퓨즈 셋(FSET_0 ~ FSET_M) 각각의 인에이블 퓨즈의 럽쳐 여부를 판단하여 이루어질 수 있다.
단계(S12)를 수행함에 따라 검출된 잔여 퓨즈정보를 잔여 퓨즈정보 저장부(400)에 저장한다(S13).
이때 단계(S13)는 퓨즈 어레이(300)의 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 각각의 잔여 퓨즈정보를 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N)에 1대1 대응되는 잔여 퓨즈정보 저장부(400)의 복수의 래치 셋(LSETB_0 ~ LSETB_N)에 저장하는 단계일 수 있다.
단계(S13)는 제어부(500)가 잔여 퓨즈정보 저장부(400)를 제어하여 이루어질 수 있다. 제어부(500)의 제어에 따라 잔여 퓨즈정보 저장부(400)의 카운터(CNT)가 복수의 래치 셋(LSETB_0 ~ LSETB_N)의 저장 값을 조정할 수 있다.
복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 각각이 32개의 퓨즈 셋을 포함한다고 가정할 경우, '32'는 5 비트의 2 진수로 나타낼 수 있다.
'11111'은 잔여 퓨즈 셋이 32개임을 나타낼 수 있고, '11110'은 잔여 퓨즈가 31개임을 나타낼 수 있다. 퓨즈 셋의 사용 개수가 변할 경우, 상술한 방식으로 퓨즈정보 저장부(400)의 카운터(CNT)가 복수의 래치 셋(LSETB_0 ~ LSETB_N)의 저장 값을 조정함으로써 잔여 퓨즈정보 저장이 가능하다.
따라서 복수의 래치 셋(LSETB_0 ~ LSETB_N) 각각은 잔여 퓨즈정보로서 5비트의 신호를 저장할 수 있다.
단계(S13) 이후, 반도체 장치(100)를 테스트 모드로 진입시킨다(S14).
테스트 모드에서 메모리 영역(200)의 메모리 셀 어레이에 대한 테스트를 수행하며, 불량 판정된 메모리 셀에 해당하는 어드레스 즉, 페일 어드레스를 검출한다(S15).
단계(S15)에 이어서, 잔여 퓨즈 정보에 대응되는 퓨즈 어레이(300)의 퓨즈 셋을 페일 어드레스에 맞도록 럽쳐한다(S16).
이때 단계(S16)에서 제어부(500)는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 중에서 페일 어드레스에 대응되는 퓨즈 그룹 예를 들어, FUSE GRP_O을 선택할 수 있다.
또한 제어부(500)는 잔여 퓨즈정보에 따라 FUSE GRP_O의 복수의 퓨즈 셋(FSET_0 ~ FSET_M) 중에서 사용되지 않은 퓨즈 셋이 럽쳐되도록 퓨즈 어레이(300)를 제어할 수 있다.
이때 페일 어드레스가 검출될 때 마다 복수의 퓨즈 셋(FSET_0 ~ FSET_M)을 FSET_0, FSET_1, … FSET_M과 같이 순차적으로 럽쳐하도록 정해져 있을 수 있다.
예를 들어, 복수의 퓨즈 셋(FSET_0 ~ FSET_M) 중에서 FSET_0이 럽쳐된 상태라면, 잔여 퓨즈정보는 FSET_0이 사용되었음을 정의하는 값을 가질 수 있다.
따라서 제어부(500)는 잔여 퓨즈정보에 따라 FUSE GRP_O의 복수의 퓨즈 셋(FSET_0 ~ FSET_M) 중에서 사용되지 않은 퓨즈 셋 FSET_1이 럽쳐되도록 퓨즈 어레이(300)를 제어할 수 있다.
단계(S16) 이후, 제어부(500)는 반도체 장치를 리-붓업(Re-Boot-up)시키고, 퓨즈 어레이(300) 스캔을 통해 잔여 퓨즈정보를 업데이트시킨다(S17).
리-붓업 상태에서 제어부(500)는 퓨즈 데이터(FDATA) 즉, 퓨즈 어레이(300)에 저장된 페일 어드레스들을 읽어들여 메모리 영역(200)의 복수의 래치 그룹(LATCH GRP_0 ~ LATCH GRP_N)에 저장할 수 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 장치(101) 및 그 리페어 방법을 설명하기로 한다.
본 발명의 다른 실시예는 잔여 퓨즈정보 저장부(401)를 하나의 래치 셋(LSETD) 만을 갖도록 구성한다. 그리고 퓨즈 어레이(300) 스캔을 통해 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 모두의 잔여 퓨즈정보를 저장하는 동작을 수행하지 않고, 페일 어드레스가 검출될 때 마다 페일 어드레스에 대응되는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 중에서 어느 하나에 대해서만 잔여 퓨즈정보 업데이트 및 해당 퓨즈 셋 럽쳐 동작을 수행하도록 한 것이다.
본 발명의 다른 실시예에 따른 반도체 장치(101)는 메모리 영역(200), 퓨즈 어레이(300), 잔여 퓨즈정보 저장부(401) 및 제어부(501)를 포함할 수 있다.
메모리 영역(200)은 메모리 셀 어레이, 복수의 워드 라인(Word Line), 복수의 리던던트 워드 라인(Redundant Word Line) 및 복수의 래치(Latch)를 포함할 수 있다.
메모리 셀 어레이는 복수의 단위 메모리 블록 예를 들어, 뱅크(Bank)로 구분될 수 있다.
뱅크는 다시 소 단위의 단위 메모리 블록 예를 들어, 매트(Mat) 등으로 구분될 수 있다.
복수의 워드 라인은 행(Row) 방향 메모리 셀들의 억세스(Access)가 가능하도록 메모리 셀 어레이와 연결될 수 있다.
복수의 워드 라인은 복수의 워드 라인 그룹(WL GRP_0 ~ WL GRP_N)으로 구분될 수 있다.
복수의 워드 라인 그룹(WL GRP_0 ~ WL GRP_N)은 전체 워드 라인들은 예를 들어, 상술한 소 단위의 단위 메모리 블록인 매트(Mat) 단위로 구분한 것일 수 있다.
복수의 리던던트 워드 라인은 복수의 워드 라인 중에서 페일(Fail) 판정된 메모리 셀과 연결된 워드 라인을 대체할 수 있도록 구성될 수 있다.
복수의 리던던트 워드 라인은 복수의 리던던트 워드 라인 그룹(RWL GRP_0 ~ RWL GRP_N)으로 구분될 수 있다.
복수의 리던던트 워드 라인 그룹(RWL GRP_0 ~ RWL GRP_N)이 복수의 워드 라인 그룹(WL GRP_0 ~ WL GRP_N)에 1대1 대응되도록 할당될 수 있다.
복수의 래치(Latch)는 복수의 래치 그룹(LATCH GRP_0 ~ LATCH GRP_N)으로 구분될 수 있다.
복수의 래치 그룹(LATCH GRP_0 ~ LATCH GRP_N)이 복수의 리던던트 워드 라인 그룹(RWL GRP_0 ~ RWL GRP_N)에 1대1 대응될 수 있다.
복수의 래치 그룹(LATCH GRP_0 ~ LATCH GRP_N) 각각은 복수의 래치 셋(LSETA_0 ~ LSETA_M)을 포함할 수 있다.
복수의 래치 셋(LSETA_0 ~ LSETA_M)은 각각 페일 어드레스(Fail Address)(예를 들어, 13 비트)를 저장할 수 있다.
퓨즈 어레이(300)는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N)으로 구분될 수 있다.
복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N)은 복수의 래치 그룹(LATCH GRP_0 ~ LATCH GRP_N)에 1대1 대응될 수 있다.
복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N)은 각각 복수의 퓨즈 셋(FSET_0 ~ FSET_M)을 포함할 수 있다.
복수의 퓨즈 셋(FSET_0 ~ FSET_M)은 각각 페일 어드레스(Fail Address)(예를 들어, 13 비트)를 저장할 수 있다.
복수의 퓨즈 셋(FSET_0 ~ FSET_M)은 각각 페일 어드레스의 비트 수에 해당하는 복수의 퓨즈를 포함할 수 있다.
복수의 퓨즈 셋(FSET_0 ~ FSET_M)은 전자 퓨즈(e-fuse)를 포함할 수 있다.
럽쳐(Rupture) 동작을 이용하여 복수의 퓨즈 셋(FSET_0 ~ FSET_M)에 페일 어드레스를 저장할 수 있다.
복수의 퓨즈 셋(FSET_0 ~ FSET_M)은 각 퓨즈 셋의 사용 여부를 정의할 수 있는 인에이블 퓨즈(enable fuse)를 포함할 수 있다.
인에이블 퓨즈의 럽쳐 여부에 따라 해당 퓨즈 셋이 사용되었는지 아니면 사용되지 않았는지를 판단할 수 있다.
잔여 퓨즈정보 저장부(401)는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 중에서 현재 검출된 페일 어드레스에 대응되는 어느 하나의 퓨즈 그룹의 잔여 퓨즈정보를 저장 및 업데이트 시키도록 구성될 수 있다.
이때 잔여 퓨즈정보는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 중에서 어느 하나의 복수의 퓨즈 셋(FSET_0 ~ FSET_M) 중에서 사용 가능한 즉, 현재까지 사용되지 않은 퓨즈 셋의 수를 정의할 수 있다.
잔여 퓨즈정보 저장부(401)는 카운터(CNT) 및 래치 셋(LSETD)을 포함할 수 있다.
래치 셋(LSETD)은 퓨즈 어레이(300)의 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 모두에 각각 대응될 수 있다.
카운터(CNT)는 제어부(501)의 제어에 따라 잔여 퓨즈정보에 맞도록 래치 셋(LSETD)의 저장 값을 가변시킬 수 있다.
제어부(501)는 리페어 과정에 필요한 각종 제어 동작을 수행하도록 구성될 수 있다.
제어부(501)는 반도체 장치를 붓업(Boot-up) 모드로 진입시킬 수 있다.
제어부(501)는 페일 어드레스가 검출될 때 마다 퓨즈 어레이(300)의 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 중에서 페일 어드레스에 대응되는 어느 하나에 대해서 잔여 퓨즈정보를 업데이트하고 페일 어드레스를 저장하기 위한 제어 동작을 수행하도록 구성될 수 있다.
제어부(501)는 테스트 모드에 의해 검출된 페일 어드레스를 저장하기 위한 래치 셋(LSETE)을 포함할 수 있다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 장치(101)의 리페어 동작을 도 3 및 도 4를 참조하여 설명하기로 한다.
먼저, 반도체 장치를 붓업 모드로 진입시킨다(S31).
이때 단계(S31)는 제어부(501)에 의해 이루어질 수 있다.
단계(S31)의 붓업 모드 이후, 반도체 장치(101)를 제 1 테스트 모드로 진입시킨다(S32).
제 1 테스트 모드에서 메모리 영역(200)의 메모리 셀 어레이에 대한 테스트를 수행하며, 불량 판정된 메모리 셀에 해당하는 어드레스 즉, 페일 어드레스를 검출한다(S33).
단계(S33) 이후, 반도체 장치를 리-붓업 시킨다(S34).
제어부(501)는 붓업 모드 구간 동안 퓨즈 어레이(300)의 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 중에서 페일 어드레스에 해당하는 퓨즈 그룹을 스캔한다(S35).
상술한 바와 같이, 복수의 퓨즈 셋(FSET_0 ~ FSET_M)은 각 퓨즈 셋의 사용 여부를 정의할 수 있는 인에이블 퓨즈를 포함할 수 있다.
따라서 단계(S35)는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 중에서 페일 어드레스에 해당하는 어느 하나의 퓨즈 그룹의 복수의 퓨즈 셋(FSET_0 ~ FSET_M) 각각의 인에이블 퓨즈의 럽쳐 여부를 판단하여 이루어질 수 있다.
단계(S35)를 수행함에 따라 검출된 잔여 퓨즈정보를 잔여 퓨즈정보 저장부(401)에 저장한다(S36).
단계(S36)는 제어부(501)가 잔여 퓨즈정보 저장부(401)를 제어하여 이루어질 수 있다. 제어부(501)의 제어에 따라 잔여 퓨즈정보 저장부(401)의 카운터(CNT)가 래치 셋(LSETE)의 저장 값을 조정할 수 있다.
단계(S36) 이후, 반도체 장치(101)를 제 2 테스트 모드로 진입시킨다(S37).
제 2 테스트 모드에서 잔여 퓨즈 정보에 대응되는 퓨즈 어레이(300)의 퓨즈 셋을 페일 어드레스에 맞도록 럽쳐한다(S38).
이때 단계(S38)에서 제어부(501)는 복수의 퓨즈 그룹(FUSE GRP_O ~ FUSE GRP_N) 중에서 페일 어드레스에 대응되는 퓨즈 그룹 예를 들어, FUSE GRP_O을 선택할 수 있다.
또한 제어부(501)는 잔여 퓨즈정보에 따라 FUSE GRP_O의 복수의 퓨즈 셋(FSET_0 ~ FSET_M) 중에서 사용되지 않은 퓨즈 셋이 럽쳐되도록 퓨즈 어레이(300)를 제어할 수 있다.
이때 페일 어드레스가 검출될 때 마다 복수의 퓨즈 셋(FSET_0 ~ FSET_M)을 FSET_0, FSET_1, … FSET_M과 같이 순차적으로 럽쳐하도록 정해져 있을 수 있다.
예를 들어, 복수의 퓨즈 셋(FSET_0 ~ FSET_M) 중에서 FSET_0이 럽쳐된 상태라면, 잔여 퓨즈정보는 FSET_0이 사용되었음을 정의하는 값을 가질 수 있다.
따라서 제어부(501)는 잔여 퓨즈정보에 따라 FUSE GRP_O의 복수의 퓨즈 셋(FSET_0 ~ FSET_M) 중에서 사용되지 않은 퓨즈 셋 FSET_1이 럽쳐되도록 퓨즈 어레이(300)를 제어할 수 있다.
단계(S38) 이후, 제어부(501)는 반도체 장치를 리-붓업 시키고, 퓨즈 어레이(300) 스캔을 통해 잔여 퓨즈정보를 업데이트시킨다(S39).
리-붓업 상태에서 제어부(501)는 퓨즈 데이터(FDATA) 즉, 퓨즈 어레이(300)에 저장된 페일 어드레스들을 읽어들여 메모리 영역(200)의 복수의 래치 그룹(LATCH GRP_0 ~ LATCH GRP_N)에 저장할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (12)

  1. 메모리 영역;
    복수의 퓨즈 그룹을 포함하며, 상기 메모리 영역의 페일 어드레스를 저장하도록 구성된 퓨즈 어레이;
    상기 복수의 퓨즈 그룹 중에서 상기 페일 어드레스에 대응되는 어느 하나의 잔여 퓨즈정보를 저장하도록 구성된 잔여 퓨즈정보 저장부; 및
    상기 페일 어드레스가 검출되면 상기 복수의 퓨즈 그룹 중에서 상기 페일 어드레스에 대응되는 어느 하나에 대해서 상기 잔여 퓨즈정보의 업데이트 및 상기 페일 어드레스의 저장을 위한 제어 동작을 수행하도록 구성되는 제어부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 메모리 영역은
    메모리 셀 어레이,
    상기 메모리 셀 어레이와 연결된 복수의 워드 라인 그룹,
    상기 복수의 워드 라인 그룹을 대체하기 위한 복수의 리던던트 워드 라인 그룹, 및
    상기 복수의 퓨즈 그룹에 대응되는 복수의 래치 그룹을 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 잔여 퓨즈정보는
    상기 복수의 퓨즈 그룹 중에서 어느 하나의 퓨즈 그룹에 포함된 복수의 퓨즈 셋 중에서 사용 가능한 퓨즈 셋의 수를 정의하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 잔여 퓨즈정보 저장부는
    상기 잔여 퓨즈정보를 저장하도록 구성된 래치 셋, 및
    상기 잔여 퓨즈정보에 맞도록 상기 래치 셋의 저장 값을 가변시키도록 구성된 카운터를 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제어부는
    상기 페일 어드레스를 저장하기 위한 래치 셋을 포함하는 반도체 장치.
  6. 복수의 퓨즈 그룹으로 구분된 퓨즈 어레이 및 메모리 영역을 포함하는 반도체 장치의 리페어 방법으로서,
    제 1 테스트 모드에서 페일 어드레스가 검출되면 반도체 장치를 붓업 시키는 단계;
    상기 복수의 퓨즈 그룹 중에서 상기 페일 어드레스에 대응되는 어느 하나의 퓨즈 그룹을 스캔하여 해당 잔여 퓨즈정보를 저장하는 단계; 및
    제 2 테스트 모드에서 상기 어느 하나의 퓨즈 그룹의 복수의 퓨즈 셋 중에서 상기 잔여 퓨즈정보에 대응되는 퓨즈 셋에 상기 페일 어드레스를 저장하는 단계를 포함하는 반도체 장치의 리페어 방법.
  7. 제 6 항에 있어서,
    상기 제 1 테스트 모드에서 상기 메모리 영역에 대한 테스트를 수행하고, 그에 따라 불량이 발생한 메모리 셀의 어드레스를 상기 페일 어드레스로 검출하는 단계를 더 포함하는 반도체 장치의 리페어 방법.
  8. 제 6 항에 있어서,
    상기 페일 어드레스를 저장하는 단계 이후에,
    상기 반도체 장치를 리-붓업 시키고, 상기 어느 하나의 퓨즈 그룹을 스캔하여 해당 잔여 퓨즈정보를 업데이트시키는 단계를 더 포함하는 반도체 장치의 리페어 방법.
  9. 제 6 항에 있어서,
    상기 페일 어드레스를 저장하는 단계 이후에,
    상기 반도체 장치를 리-붓업 시키고, 상기 어느 하나의 퓨즈 그룹을 스캔하여 해당 잔여 퓨즈정보를 업데이트시키는 단계, 및
    상기 퓨즈 어레이에 저장된 퓨즈 데이터를 상기 메모리 영역에 저장하는 단계를 더 포함하는 반도체 장치의 리페어 방법.
  10. 복수의 퓨즈 그룹으로 구분된 퓨즈 어레이 및 메모리 영역을 포함하는 반도체 장치의 리페어 방법으로서,
    상기 반도체 장치를 붓업 시키는 단계;
    상기 반도체 장치를 제 1 테스트 모드로 진입시키고 상기 메모리 영역을 테스트하여 페일 어드레스를 검출하는 단계;
    상기 페일 어드레스가 검출되면 상기 반도체 장치를 리-붓업 시키는 단계;
    상기 복수의 퓨즈 그룹 중에서 상기 페일 어드레스에 대응되는 어느 하나의 퓨즈 그룹을 스캔하여 해당 잔여 퓨즈정보를 저장하는 단계;
    상기 반도체 장치를 제 2 테스트 모드로 진입시키고, 상기 어느 하나의 퓨즈 그룹의 복수의 퓨즈 셋 중에서 상기 잔여 퓨즈정보에 대응되는 퓨즈 셋을 상기 페일 어드레스에 맞도록 럽쳐하는 단계를 포함하는 반도체 장치의 리페어 방법.
  11. 제 10 항에 있어서,
    상기 렵쳐하는 단계 이후에,
    상기 반도체 장치를 리-붓업 시키고, 상기 어느 하나의 퓨즈 그룹을 스캔하여 해당 잔여 퓨즈정보를 업데이트시키는 단계를 더 포함하는 반도체 장치의 리페어 방법.
  12. 제 10 항에 있어서,
    상기 렵쳐하는 단계 이후에,
    상기 반도체 장치를 리-붓업 시키고, 상기 어느 하나의 퓨즈 그룹을 스캔하여 해당 잔여 퓨즈정보를 업데이트시키는 단계, 및
    상기 퓨즈 어레이에 저장된 퓨즈 데이터를 상기 메모리 영역에 저장하는 단계를 더 포함하는 반도체 장치의 리페어 방법.
KR1020150099871A 2015-07-14 2015-07-14 반도체 장치 및 그 리페어 방법 KR20170008553A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150099871A KR20170008553A (ko) 2015-07-14 2015-07-14 반도체 장치 및 그 리페어 방법
US14/918,816 US9589675B2 (en) 2015-07-14 2015-10-21 Semiconductor apparatus and repair method thereof
CN201510830668.3A CN106356099B (zh) 2015-07-14 2015-11-25 半导体装置及其修复方法
US15/412,268 US9978463B2 (en) 2015-07-14 2017-01-23 Semiconductor apparatus and repair method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150099871A KR20170008553A (ko) 2015-07-14 2015-07-14 반도체 장치 및 그 리페어 방법

Publications (1)

Publication Number Publication Date
KR20170008553A true KR20170008553A (ko) 2017-01-24

Family

ID=57775192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150099871A KR20170008553A (ko) 2015-07-14 2015-07-14 반도체 장치 및 그 리페어 방법

Country Status (3)

Country Link
US (2) US9589675B2 (ko)
KR (1) KR20170008553A (ko)
CN (1) CN106356099B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170008553A (ko) * 2015-07-14 2017-01-24 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
KR102408843B1 (ko) * 2017-08-09 2022-06-15 에스케이하이닉스 주식회사 반도체 장치
KR102556939B1 (ko) 2019-04-15 2023-07-20 에스케이하이닉스 주식회사 오티피 메모리 회로 및 이를 포함하는 반도체 장치
US11244741B1 (en) 2020-11-04 2022-02-08 Micron Technology, Inc. Selectable fuse sets, and related methods, devices, and systems
CN114999555B (zh) * 2021-03-01 2024-05-03 长鑫存储技术有限公司 熔丝故障修复电路
US11587641B2 (en) 2021-03-01 2023-02-21 Changxin Memory Technologies, Inc. Fuse fault repair circuit

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940007241B1 (ko) * 1992-03-09 1994-08-10 삼성전자 주식회사 반도체 메모리 장치의 로우 리던던시장치
JPH0935493A (ja) * 1995-07-15 1997-02-07 Toshiba Corp 半導体メモリ装置、マイクロコントローラ及び半導体メモリ装置の製造方法
US5835425A (en) * 1997-09-04 1998-11-10 Siemens Aktiengesellschaft Dimension programmable fusebanks and methods for making the same
US20040123181A1 (en) * 2002-12-20 2004-06-24 Moon Nathan I. Self-repair of memory arrays using preallocated redundancy (PAR) architecture
JP2004288286A (ja) * 2003-03-20 2004-10-14 Toshiba Lsi System Support Kk リダンダンシイフューズ回路
US6940773B2 (en) * 2003-04-02 2005-09-06 Infineon Technologies Ag Method and system for manufacturing DRAMs with reduced self-refresh current requirements
US7289363B2 (en) * 2005-05-19 2007-10-30 Micron Technology, Inc. Memory cell repair using fuse programming method in a flash memory device
US7373573B2 (en) * 2005-06-06 2008-05-13 International Business Machines Corporation Apparatus and method for using a single bank of eFuses to successively store testing data from multiple stages of testing
KR100712596B1 (ko) * 2005-07-25 2007-04-30 삼성전자주식회사 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치
KR20070101910A (ko) * 2006-04-12 2007-10-18 주식회사 하이닉스반도체 반도체 메모리 장치
US8775880B2 (en) * 2009-06-11 2014-07-08 STMicroelectronics Intenational N.V. Shared fuse wrapper architecture for memory repair
KR101131557B1 (ko) * 2010-04-30 2012-04-04 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 회로 및 리페어 방법
KR101190687B1 (ko) * 2010-11-17 2012-10-12 에스케이하이닉스 주식회사 반도체 장치의 테스트 모드 제어 회로 및 그 제어 방법
KR20120067504A (ko) * 2010-12-16 2012-06-26 에스케이하이닉스 주식회사 페일 어드레스 저장회로 및 이를 포함하는 리던던시 제어회로
KR101944936B1 (ko) * 2012-01-12 2019-02-07 에스케이하이닉스 주식회사 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법
KR20150001133A (ko) * 2013-06-26 2015-01-06 삼성전자주식회사 반도체 메모리 장치 및 그것의 리페어 방법
KR102117633B1 (ko) * 2013-09-12 2020-06-02 에스케이하이닉스 주식회사 셀프 리페어 장치
KR20150130608A (ko) * 2014-05-13 2015-11-24 에스케이하이닉스 주식회사 메모리 장치
KR102160598B1 (ko) * 2014-08-05 2020-09-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
KR20170008553A (ko) * 2015-07-14 2017-01-24 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법

Also Published As

Publication number Publication date
US20170133109A1 (en) 2017-05-11
US9978463B2 (en) 2018-05-22
US20170018316A1 (en) 2017-01-19
US9589675B2 (en) 2017-03-07
CN106356099A (zh) 2017-01-25
CN106356099B (zh) 2021-06-25

Similar Documents

Publication Publication Date Title
KR20170008553A (ko) 반도체 장치 및 그 리페어 방법
US9805828B1 (en) Memory apparatus with post package repair
US7839707B2 (en) Fuses for memory repair
KR102117633B1 (ko) 셀프 리페어 장치
US6940765B2 (en) Repair apparatus and method for semiconductor memory device to be selectively programmed for wafer-level test or post package test
US5867505A (en) Method and apparatus for testing an integrated circuit including the step/means for storing an associated test identifier in association with integrated circuit identifier for each test to be performed on the integrated circuit
US10541045B2 (en) Semiconductor apparatus related to the repairing of a redundancy region
KR101936354B1 (ko) 메모리 장치 및 이의 테스트 방법
US9870837B1 (en) Semiconductor memory device for performing a post package repair operation and operating method thereof
JPH0222478B2 (ko)
KR20090073094A (ko) 비휘발성 메모리 시스템에서 결함 블록 분리
KR101967270B1 (ko) 메모리 장치 및 이의 테스트 방법
US20080282107A1 (en) Method and Apparatus for Repairing Memory
US6397349B2 (en) Built-in self-test and self-repair methods and devices for computer memories comprising a reconfiguration memory device
US9076555B2 (en) Failure diagnosis circuit
US20170040066A1 (en) Semiconductor apparatus and repair method thereof
US7174477B2 (en) ROM redundancy in ROM embedded DRAM
US7403417B2 (en) Non-volatile semiconductor memory device and method for operating a non-volatile memory device
US10535418B2 (en) Memory device including repair circuit and operation method thereof
US6317846B1 (en) System and method for detecting faults in computer memories using a look up table
KR20140124545A (ko) 비휘발성 메모리 및 이의 부트업 동작 방법
US7454676B2 (en) Method for testing semiconductor chips using register sets
JP2007280546A (ja) 半導体試験装置および半導体装置の試験方法
CN112908401A (zh) 内存修复电路、内存模块及内存修复方法
KR100526876B1 (ko) 반도체 메모리장치의 메모리 셀 테스트 방법