KR100393972B1 - 로우 리던던시 회로 - Google Patents

로우 리던던시 회로 Download PDF

Info

Publication number
KR100393972B1
KR100393972B1 KR10-2001-0015140A KR20010015140A KR100393972B1 KR 100393972 B1 KR100393972 B1 KR 100393972B1 KR 20010015140 A KR20010015140 A KR 20010015140A KR 100393972 B1 KR100393972 B1 KR 100393972B1
Authority
KR
South Korea
Prior art keywords
signal
word line
output
fuse
repair
Prior art date
Application number
KR10-2001-0015140A
Other languages
English (en)
Other versions
KR20020074990A (ko
Inventor
이상권
김준호
남영준
조광래
이병재
변희진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0015140A priority Critical patent/KR100393972B1/ko
Publication of KR20020074990A publication Critical patent/KR20020074990A/ko
Application granted granted Critical
Publication of KR100393972B1 publication Critical patent/KR100393972B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 오동작을 예방하도록 한 로우 리던던시 회로에 관한 것으로서, 어드레스 입력 버퍼를 통해 로우 어드레스를 입력받아 래치된 상보 어드레스 신호를 발생하는 로우 어드레스 래치부와, 상기 로우 어드레스 래치부에서 발생된 상보 어드레스 신호와 워드라인 리셋 신호를 입력으로 받아 노멀 어드레스 신호 여부를 판단하는 신호를 출력하는 복수개의 퓨즈 박스와, 상기 퓨즈 박스의 출력신호들과 리페어 워드라인 인에이블 제어신호를 받아 퓨즈 출력 인코우딩 신호와 리페어 서브 워드라인 선택신호를 출력하는 리페어 서브 워드라인 제어부와, 상기 리페어 서브 워드라인 제어부에서 발생된 퓨즈 출력 인코우딩 신호와 외부의 워드라인 리셋 신호 및 외부의 인에이블 신호를 각각 입력으로 받아 리페어 워드라인 인에이블 제어 신호와 노멀 워드라인 인에이블 제어신호를 출력하는 워드라인 인에이블 제어신호 발생부와, 상기 복수개의 퓨즈 박스의 출력 중 가장 늦게 로우로 떨어지는 출력신호를 받아 인코딩하여 워스트 신호를 출력하는 인코더부와, 상기 인코더부의 워스트 신호를 받고 상기 리페어 서브 워드라인 제어부에서 가장 먼 위치에 구성되어 워드라인 인에이블 제어신호 발생부에 인에이블 신호를 출력하는 퓨즈부를 포함하여 구성됨을 특징으로 한다.

Description

로우 리던던시 회로{low redundancy circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 퓨즈(fuse) 출력 신호의 비틀림(skew)을 보상하도록 한 로우 리던던시(redundancy) 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 로우(row)와 칼럼(column)으로 즉, 매트릭스(matrix) 형태로 배열되는 다수개의 메모리 셀을 가지고 있으며, 이는 메모리 용량이 증가됨에 따라 더욱 많은 메모리 셀들이 내장되는 초고집적 반도체 메모리 장치로 된다.
한편, 반도체 메모리 장치에서 어느 하나의 메모리 셀에 결함이 발생하게 되면 그 반도체 메모리 장치는 사용할 수 없게 된다.
그래서 반도체 메모리 장치에 결함이 발생된 메모리 셀이 존재하더라도 이를 사용할 수 있도록 하여 수율(yield)을 향상시키는 방법으로서, 노멀 메모리 셀 어레이의 로우와 칼럼에 리던던시 셀을 구비하여 결함이 발생된 노멀 메모리 셀을 리던던시 셀로 대치하는 방법이 제시되었다.
이러한 리던던시 셀이 제시될 당시에는 반도체 메모리 장치의 각 비트 라인이나 워드 라인마다 퓨즈를 접속하고, 예를 들어 노멀 메모리 셀에 결함이 발생할 때 노멀 메모리 셀에 연결된 비트 라인 또는 워드 라인에 접속된 퓨즈를 레이저 투사와 같은 방법으로 컷팅(cutting)함으로서 리던던시 셀을 이용하였다.
그러나 반도체 메모리 장치의 집적도가 큰 폭으로 증대됨에 따라 하나의 칩내에 존재하는 수많은 메모리 셀의 비트 라인 및 워드 라인마다 퓨즈를 접속할 수없게 됨으로서, 내부 어드레스에 의하여 노멀 메모리 셀에 결함이 발생하였을 경우에 리던던시 메모리 셀을 디코딩하는 방식이 제시되었으며, 로우 리던던시의 경우 이러한 방식을 사용하는 것이 통상적이다.
이하, 첨부된 도면을 참고하여 종래의 로우 리던던시 회로를 설명하면 다음과 같다.
도 1은 종래의 로우 리던던시 회로를 나타낸 블록도이다.
도 1에서와 같이, 어드레스 입력 버퍼(도시되지 않음)를 통해 로우 어드레스(low address)를 입력받아 로우 어드레스의 인버팅(inverting) 신호(mxa) 및 난인버팅(noninverting) 신호(mxaz)로 래치시키는 로우 어드레스 래치부(11)와, 상기 로우 어드레스 래치부(11)에서 발생된 상보(complementary) 어드레스 신호와 외부의 워드라인 리셋 신호(wlcx)를 입력으로 받아 리페어 어드레스 신호와 노멀 어드레스 신호를 구분하는 신호(nxax)를 출력하는 복수개의 퓨즈 박스(12)와, 상기 퓨즈 박스(12)로부터 리던던시 어드레스 신호(nxax)들과 리페어 워드라인 인에이블 제어신호(rwex)를 받아 퓨즈 출력의 인코우딩 신호(nxadetx<0:3>)와 리페어 서브 워드라인 선택신호(rpxaz<0:3>)를 출력하는 리페어 서브 워드라인 제어부(13)와, 상기 리페어 서브 워드라인 제어부(13)에서 발생된 퓨즈 출력의 인코우딩 신호(nxadetx<0:3>)와 워드라인 리셋 신호(wlcx)를 각각 입력으로 받아 리페어 워드라인 인에이블 제어 신호(rwex)와 노멀 워드라인 인에이블 제어신호(nwex)를 출력하는 워드라인 인에이블 제어신호 발생부(14)를 포함하여 구성된다.
도 2a 및 도 2b는 종래의 로우 리던던시 회로에 대한 정상적인 동작시의 타이밍도이고, 도 3a 및 도 3b는 종래의 로우 리던던시 회로에 대한 오동작시의 타이밍도이다.
여기서 상기 로우 어드레스 래치부(11)에서 래치된 상보 어드레스 신호는 액티브 구간동안 "High" 또는 "Low"값을 유지하게 된다.
한편, 상기 로우 어드레스 래치부(11)에서 래치된 어드레스 중 리페어 어드레스를 프로그램 한 해당 퓨즈 박스(12)를 제외한 나머지 퓨즈 박스(12)의 출력 신호(nxax)는 모두 "Low"로 떨어지게 된다.
그리고 상기 리페어 서브 워드라인 제어부(13)에서는 퓨즈 박스(12)의 출력신호인 nxax<0:31>를 인코딩하여 nxadetx<0:3>라는 신호를 생성한다.
이때 노멀 어드레스 신호가 입력될 경우에는 nxadetx가 모두 Low로 떨어지게 되고, 리페어 어드레스 신호가 입력될 경우에는 하나의 nxadetx를 제외한 나머지 모두가 "Low"로 떨어지게 된다.
상기 워드라인 인에이블 제어신호 발생부(14)에서는 상기 리페어 워드라인 제어부(13)의 출력신호인 nxadetx<0:3>과 액티브 구간에서 High 값을 갖는 워드라인 리셋신호(wclx)를 조합하여, 노멀 어드레스 입력시에는 노멀 워드라인 인에이블 제어신호(nwex)가 Low로 떨어져 노멀 서브 워드 라인 드라이버를 인에이블 시키고, 리페어 어드레스 입력시에는 리페어 워드라인 제어신호(rwex)가 Low로 떨어져 리페어 서브 워드 라인 드라이버를 인에이블시키게 된다.
이때 리페어 워드라인 제어신호(rwex)가 Low로 떨어지면 리페어 서브 워드 라인에 해당하는 rpxaz<0:3>중 하나가 뜨게 된다.
한편, 워드라인 인에이블 제어신호 발생부(14)는 외부의 워드라인 리셋신호(wlcx)를 반전시키어 출력하는 인버터(14a)와, 상기 인버터(14a)의 출력신호를 소정 시간만큼 지연시키어 출력하는 지연부(14b)와, 상기 인버터(14a)의 출력신호와 지연부(14b)의 출력신호를 입력으로 하여 논리 연산하여 출력(wlcxd)하는 제 1 NOR 게이트(14c)와, 상기 리페어 서브 워드라인 제어부(13)의 퓨즈 출력 인코우딩 신호(nxadetx<0:3>)들을 받아 논리 연산하여 출력하는 제 2 NOR 게이트(14d)와, 상기 제 2 NOR 게이트(14d)의 출력신호를 반전시키어 노멀 워드라인 인에이블 제어신호(nwex)를 출력하는 제 2 인버터(14e)와, 상기 제 2 인버터(14e)의 출력신호와 제 1 NOR 게이트(14c)의 출력신호를 논리 연산하여 리페어 워드라인 인에이블 제어신호(rwex)를 출력하는 NAND 게이트(14f)로 구성된다.
도 2a 및 도 2b에서와 같이, 노멀 어드레스 입력시와 리페어 어드레스 입력시 두 가지 경우로 나눌 수 있다.
먼저, 노멀 어드레스일 경우를 살펴보면, 실제 래치된 어드레스 mxaz와 mxax가 퓨즈 박스에 도달하는 시간은 모두 퓨즈 박스에 있어 동일하지 않다. 모든 어드레스가 모든 퓨즈 박스에 입력되어야 하므로 퓨즈 박스에 따라 어드레스의 라인 로딩에 차이가 있게 되어 결국 퓨즈 박스 출력인 nxax가 Low로 떨어지는 시간에 편차가 있게 된다.
도 1에서 보이는 바와 같이 wlcxd가 High가 되었는데도 불구하고, nxax_sum이 그 시점까지 여전히 High라면, 도 3a와 같이 rwex에 불량이 발생하게 된다.
한편, 리페어 어드레스가 입력된 경우에도 마찬가지다. wlcxd가 High가 되면, rwex는 Low로 떨어지게 된다.
그러나 Low로 떨어져야 할 퓨즈 박스 출력인 nxax가 아직 떨어지지 않게 되면, rpxaz이 두 개 이상 인에이블되는 경우가 발생하게 된다. 상기 상황을 도 3b에 나타냈다.
그러나 상기와 같은 종래의 로우 리던던시 회로에 있어서 다음과 같은 문제점이 있었다.
즉, 리페어 또는 노멀 워드 라인 어드레스 입력시 퓨즈 박스(fuse box)에 입력되는 어드레스의 라인 로딩(line loading) 등의 영향으로 퓨즈 출력 신호간에 비틀림이 발생하게 되면 리페어 서브 워드 라인 구동부를 인에이블하는 신호에 글리치(glitch)가 발생하여 오동작을 하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 퓨즈 출력의 왜곡을 보상하기 위해 가장 늦게 로우로 떨어지는 퓨즈 박스의 출력보다 느린 신호를 생성하여 이를 기준으로 리페어 서브 워드라인 제어부를 인에이블시킴으로서 비틀림(skew)에 의한 글리치(glitch)의 발생을 방지하여 오동작을 예방하도록 한 로우 리던던시 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 로우 리던던시 회로를 나타낸 블록도
도 2a 및 도 2b는 종래의 로우 리던던시 회로에 대한 정상적인 동작시의 타이밍도
도 3a 및 도 3b는 종래의 로우 리던던시 회로에 대한 오동작시의 타이밍도
도 4는 본 발명에 의한 로우 리던던시 회로를 나타낸 블록도
도 5a는 본 발명의 로우 리던던시 회로에서 노멀 어드레스가 입력된 경우를 나타낸 타이밍도
도 5b는 본 발명의 로우 리던던시 회로에서 리페어 어드레스가 입력된 경우를 나타낸 타이밍도
도 6은 도 4의 워드라인 인에이블 제어신호 발생부를 나타낸 회로도
도 7은 도 4의 인코더부를 나타낸 회로도
도면의 주요 부분에 대한 부호의 설명
21 : 로우 어드레스 래치부 22 : 퓨즈 박스
23 : 리페어 서브 워드라인 제어부 24 : 인코더부
25 : 워드라인 인에이블 제어신호 발생부 26 : 퓨즈부
상기와 같은 목적을 달성하기 위한 본 발명에 의한 로우 리던던시 회로는 어드레스 입력 버퍼를 통해 로우 어드레스를 입력받아 래치된 상보 어드레스 신호를 발생하는 로우 어드레스 래치부와, 상기 로우 어드레스 래치부에서 발생된 상보 어드레스 신호와 워드라인 리셋 신호를 입력으로 받아 노멀 어드레스 신호 여부를 판단하는 신호를 출력하는 복수개의 퓨즈 박스와, 상기 퓨즈 박스의 출력신호들과 리페어 워드라인 인에이블 제어신호를 받아 퓨즈 출력 인코우딩 신호와 리페어 서브 워드라인 선택신호를 출력하는 리페어 서브 워드라인 제어부와, 상기 리페어 서브 워드라인 제어부에서 발생된 퓨즈 출력 인코우딩 신호와 외부의 워드라인 리셋 신호 및 외부의 인에이블 신호를 각각 입력으로 받아 리페어 워드라인 인에이블 제어 신호와 노멀 워드라인 인에이블 제어신호를 출력하는 워드라인 인에이블 제어신호 발생부와, 상기 복수개의 퓨즈 박스의 출력 중 가장 늦게 로우로 떨어지는 출력신호를 받아 인코딩하여 워스트 신호를 출력하는 인코더부와, 상기 인코더부의 워스트 신호를 받고 상기 리페어 서브 워드라인 제어부에서 가장 먼 위치에 구성되어 워드라인 인에이블 제어신호 발생부에 인에이블 신호를 출력하는 퓨즈부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 로우 리던던시 회로를 상세히 설명하면 다음과 같다.
도 4는 본 발명에 의한 로우 리던던시 회로를 나타낸 블록도이다.
도 4에서와 같이, 어드레스 입력 버퍼(도시되지 않음)를 통해 로우 어드레스(low address)를 입력받아 어드레스의 인버팅 래치신호(mxax)와 난인버팅 래치신호(mxaz)를 발생하는 로우 어드레스 래치부(21)와, 상기 로우 어드레스 래치부(21)에서 발생된 상보 어드레스 신호와 워드라인 리셋 신호(wlcx)를 입력으로 받아 노멀 어드레스 신호 여부를 구분하는 신호(nxax)를 출력하는 복수개의 퓨즈 박스(22)와, 상기 퓨즈 박스(22)의 출력신호(nxax)들과 리페어 워드라인 인에이블 제어신호(rwex)를 받아 퓨즈 출력 인코우딩 신호(nxadetx<0:3>)와 리페어 서브 워드라인 선택신호(rpxaz<0:3>)를 출력하는 리페어 서브 워드라인 제어부(23)와, 상기 복수개의 퓨즈 박스(22)의 출력 중 가장 늦게 로우(low)로 떨어지는 출력신호를 받아 인코딩하여 워스트 신호(mxa_worst)를 출력하는 인코더부(24)와, 상기 인코더부(24)의 워스트 신호를 받고 상기 리페어 서브 워드라인 제어부(23)에서 가장 먼 위치에 구성되어 워드라인 인에이블 제어신호 발생부(25)를 인에이블하는 출력신호(nxax_worst)를 출력하는 퓨즈부(26), 상기 리페어 서브 워드라인 제어부(23)에서 발생된 퓨즈 출력 인코우딩 신호(nxadetx<0:3>)와 외부의 워드라인 리셋 신호(wlcx) 그리고 상기 퓨즈부(26)의 출력신호(nxax_worst)를 각각 입력으로 받아 리페어 워드라인 인에이블 제어 신호(rwex)와 노멀 워드라인 인에이블 제어신호(nwex)를 출력하는 워드라인 인에이블 제어신호 발생부(25)를 포함하여 구성된다.
일반적으로 로우 리던던시 회로에서 퓨즈 박스의 출력의 비틀림(skew) 발생은 어드레스의 라인 로딩에 의한 것이므로 근본적인 해결방법은 없다.
그러나 종래의 로우 리던던시 회로는 도 3a 및 도 3b에 나타난 바와 같이 오동작의 원인은 퓨즈 출력으로 생성된 nxax_sum이 wlcxd보다 늦게 도달하기 때문임을 알 수 있다.
이를 해결하기 위한 방안으로 wlcxd를 더욱 늦추는 방법이 있을 수 있으나, 공정 변화로 인해 지연의 양을 가늠하기가 쉽지 않고, 무작정 지연의 양을 증가시키게 되면 액티브 시점이 늦어져 tRCD 특성이 나쁘게 될 뿐만 아니라 리페어 워드 라인과 노멀 워드 라인간의 액티브 시점에 있어 그 차이가 커지게 된다.
먼저, 퓨즈 박스의 출력이 가장 늦어지는 워스트(worst)한 경우를 가정하면 다음과 같다.
첫째는 로우 어드레스 래치부(21)에서 출발한 mxaz<1:12>와 mxax<1:12>의 라인 로딩이 가장 크게 되는 경우로 로우 어드레스 래치부(21)에서 가장 먼 곳에 위치한 퓨즈 박스(22)를 들 수 있다.
두 번째는 mxaz<1:12>와 mxax<1:12>신호 중 액티브시에 가장 늦게 High값을 갖는 취약한 어드레스를 입력으로 받아 그 퓨즈만으로 퓨즈 박스 출력이 디스차지(discharge)되는 경우를 들 수 있다.
상기와 같이 두 가지 경우를 모두 고려하여 본 발명에 의한 로우 리던던시 회로를 상세히 설명하면 다음과 같다.
본 발명에 의한 로우 리던던시 회로는 mxaz<1:12>와 mxax<1:12>를 인코딩한 후 로우 어드레스 래치부(21)에서 가장 먼 위치에 퓨즈부(26)를 구성하여 상기 인코더부(24)의 출력신호(mxa_worst)를 입력으로 nxax_worst 신호를 이용하는 로우 리던던시 회로 동작을 설명하면 다음과 같다.
먼저, 노멀 어드레스(Normal Address)가 입력되는 경우의 타이밍도를 도 5a에 도시했다.
도 5a에서와 같이, nxadetx<0:3>이 모두 Low로 떨어진 뒤에도 nxax_worst가 High를 유지하므로 rwex는 글리치(Glitch)없이 그대로 High를 유지하며, nwex는nxax_worst가 Low값을 갖는 순간 Low로 Enable되는 것을 알 수 있다.
액티브(Active)가 끝난후, 프리차지(Precharge)일 때는 wlcx가 Low값을 갖게 되므로 rwex의 글리치(Glitch)를 막고, nwex를 다시 High로 디져블(Disable)시키게 된다.
도 5b는 리페어 어드레스가 입력되는 경우의 타이밍도를 나타낸 것이다.
이때 nxadetx<0:3>중 하나는 High를 유지하게 되는데, 이 경우도 마찬가지로 nxax_worst 신호가 Low로 떨어지는 시점에서 rwex가 Low로 Enable된다.
rwex가 Low로 떨어진 뒤에는 리페어 어드레스(Repair Address)를 프로그램 하는 해당 퓨즈 박스(22)의 출력을 제외한 나머지 출력이 모두 Low로 디스차지(Discharge)된 후이므로, rpxaz<0:3>중 반드시 하나만 High로 인에이블(Enable)되게 된다.
프리차지(Precharge)일 때는 노멀 어드레스 동작과 마찬가지로 wlcx가 Low로 떨어지면, rwex는 다시 High로 Disable되고, nwex는 계속 High를 유지하게 된다.
다시 한번, 본 발명의 원리를 간단히 설명하면 다음과 같다.
즉, 퓨즈 출력이 가장 워스트(worst)한 조건에서 발생되는 nxax_worst라는 신호를 만들어 항상 모든 퓨즈 출력이 디스차지된 후에 이 신호가 Low로 Enable되게 한다. 이 신호를 기준으로 rwex와 nwex를 인에이블하게 되면, 종래 퓨즈 박스 출력의 비틀림(Skew)으로 인해 발생되는 rwex와 rpxaz의 글리치(Glitch)를 막음으로서 로우 리던던시 회로의 오동작을 예방할 수 있다.
한편, 도 6은 도 4의 워드라인 인에이블 제어신호 발생부를 나타낸 회로도이이다.
도 6에서와 같이, 상기 퓨즈부(26)의 출력신호(nxax_worst)를 반전시키어 출력하는 제 1 인버터(25a)와, 상기 리페어 서브 워드라인 제어부(23)에서 출력된 퓨즈 출력 인코우딩 신호(nxadetx<0:3>)를 입력으로 받아 논리 연산하여 출력하는 NOR 게이트(25b)와, 상기 NOR 게이트(25b)의 출력신호를 반전시키어 출력하는 제 2 인버터(25c)와, 상기 제 1 인버터(25a) 및 제 2 인버터(25c)의 출력신호 및 외부의 워드라인 리셋 신호(wlcx)를 입력으로 받아 논리 연산하여 리페어 워드라인 인에이블 제어신호(rwex)를 출력하는 제 1 NAND 게이트(25d)와, 상기 제 1 인버터(25a)와 NOR 게이트(25b) 및 워드라인 리셋 신호(wlcx)를 입력으로 받아 논리 연산하여 노멀 워드라인 인에이블 제어신호(nwex)를 출력하는 제 2 NAND 게이트(25e)로 구성된다.
도 7은 도 4의 인코더부를 나타낸 회로도이다.
도 7에서와 같이, 로우 어드레스 래치부(21)에서 출력되는 mxax<1:12>와 mxaz<1:12>를 각각 입력받아 논리 연산하여 출력하는 12개의 NOR 게이트와, 상기 12개의 NOR 게이트의 신호를 3개씩 받아 논리 연산하여 출력하는 4개의 NOR 게이트와, 상기 4개의 NOR 게이트의 출력신호를 입력으로 받아 논리 연산하여 출력하는 NAND 게이트와, 상기 NAND 게이트의 출력신호를 반전시키어 워스트 신호(mxa_worst)를 출력하는 인버터로 구성된다.
이상에서 설명한 바와 같이 본 발명에 의한 로우 리던던시 회로는 다음과 같은 효과가 있다.
즉, 퓨즈 출력이 가장 워스트한 조건에서 발생되는 출력신호(nxax_worst)를 만들어 항상 모든 퓨즈 출력이 디스차지된 후에 이 신호가 Low로 인에이블되게 함으로서 공정에 변화(Variation)가 발생하여 퓨즈 박스의 출력이 더 느려지도록 하여도 nxax_worst도 같이 느려지므로 종래와 같은 불량(Fail)을 방지할 수 있다.
또한, 노멀 워드라인 인에이블 제어신호(nwex)와 리페어 워드라인 인에이블 제어신호(rwex)도 nxax_worst와 동시에 인에이블 되므로 리페어, 노멀 어드레스와 상관없이 동일한 tRCD를 갖게 할 수 있다.

Claims (3)

  1. 어드레스 입력 버퍼를 통해 로우 어드레스를 입력받아 래치된 상보 어드레스 신호를 발생하는 로우 어드레스 래치부와,
    상기 로우 어드레스 래치부에서 발생된 상보 어드레스 신호와 워드라인 리셋 신호를 입력으로 받아 노멀 어드레스 신호 여부를 판단하는 신호를 출력하는 복수개의 퓨즈 박스와,
    상기 퓨즈 박스의 출력신호들과 리페어 워드라인 인에이블 제어신호를 받아 퓨즈 출력 인코우딩 신호와 리페어 서브 워드라인 선택신호를 출력하는 리페어 서브 워드라인 제어부와,
    상기 리페어 서브 워드라인 제어부에서 발생된 퓨즈 출력 인코우딩 신호와 외부의 워드라인 리셋 신호 및 외부의 인에이블 신호를 각각 입력으로 받아 리페어 워드라인 인에이블 제어 신호와 노멀 워드라인 인에이블 제어신호를 출력하는 워드라인 인에이블 제어신호 발생부와,
    상기 복수개의 퓨즈 박스의 출력 중 가장 늦게 로우로 떨어지는 출력신호를 받아 인코딩하여 워스트 신호를 출력하는 인코더부와,
    상기 인코더부의 워스트 신호를 받고 상기 리페어 서브 워드라인 제어부에서 가장 먼 위치에 구성되어 워드라인 인에이블 제어신호 발생부에 인에이블 신호를 출력하는 퓨즈부를 포함하여 구성됨을 특징으로 하는 로우 리던던시 회로.
  2. 제 1 항에 있어서, 상기 워드라인 인에이블 제어신호 발생부는
    상기 퓨즈 박스의 출력신호를 반전시키어 출력하는 제 1 인버터와,
    상기 리페어 서브 워드라인 제어부에서 출력된 퓨즈 출력 인코우딩 신호를 입력으로 받아 논리 연산하여 출력하는 NOR 게이트와,
    상기 NOR 게이트의 출력신호를 반전시키어 출력하는 제 2 인버터와,
    상기 제 1 인버터 및 제 2 인버터의 출력신호 및 외부의 워드라인 리셋 신호를 입력으로 받아 논리 연산하여 리페어 워드라인 인에이블 제어신호를 출력하는 제 1 NAND 게이트와,
    상기 제 1 인버터와 NOR 게이트 및 워드라인 리셋 신호를 입력으로 받아 논리 연산하여 노멀 워드라인 인에이블 제어신호를 출력하는 제 2 NAND 게이트로 구성됨을 특징으로 하는 로우 리던던시 회로.
  3. 제 1 항에 있어서, 상기 인코더부는
    상기 로우 어드레스 래치부에서 출력되는 리페어 어드레스 신호와 노멀 어드레스 신호를 각각 입력받아 논리 연산하여 출력하는 12개의 NOR 게이트와,
    상기 12개의 NOR 게이트의 신호를 3개씩 입력으로 받아 논리 연산하여 출력하는 4개의 NOR 게이트와,
    상기 4개의 NOR 게이트의 출력신호를 입력으로 받아 논리 연산하여 출력하는 NAND 게이트와,
    상기 NAND 게이트의 출력신호를 반전시키어 워스트 신호를 출력하는 인버터로 구성됨을 특징으로 하는 로우 리던던시 회로.
KR10-2001-0015140A 2001-03-23 2001-03-23 로우 리던던시 회로 KR100393972B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0015140A KR100393972B1 (ko) 2001-03-23 2001-03-23 로우 리던던시 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0015140A KR100393972B1 (ko) 2001-03-23 2001-03-23 로우 리던던시 회로

Publications (2)

Publication Number Publication Date
KR20020074990A KR20020074990A (ko) 2002-10-04
KR100393972B1 true KR100393972B1 (ko) 2003-08-06

Family

ID=27698430

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0015140A KR100393972B1 (ko) 2001-03-23 2001-03-23 로우 리던던시 회로

Country Status (1)

Country Link
KR (1) KR100393972B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100921826B1 (ko) * 2007-12-28 2009-10-16 주식회사 하이닉스반도체 로오 리던던시 제어장치 및 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003277A (ko) * 1995-06-30 1997-01-28 김광호 반도체 메모리장치의 로우 리던던시
KR970023410A (ko) * 1995-10-12 1997-05-30 김광호 저전력 소비용 반도체 메모리장치
KR19980027930A (ko) * 1996-10-18 1998-07-15 김광호 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로
JPH1139895A (ja) * 1997-07-17 1999-02-12 Hitachi Ltd 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003277A (ko) * 1995-06-30 1997-01-28 김광호 반도체 메모리장치의 로우 리던던시
KR970023410A (ko) * 1995-10-12 1997-05-30 김광호 저전력 소비용 반도체 메모리장치
KR19980027930A (ko) * 1996-10-18 1998-07-15 김광호 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로
JPH1139895A (ja) * 1997-07-17 1999-02-12 Hitachi Ltd 半導体記憶装置

Also Published As

Publication number Publication date
KR20020074990A (ko) 2002-10-04

Similar Documents

Publication Publication Date Title
US7257037B2 (en) Redundancy circuit in semiconductor memory device
US6668345B1 (en) Synchronous semiconductor allowing replacement with redundant memory cell while maintaining access time
JPS6150293A (ja) 半導体記憶装置
US10867692B2 (en) Apparatuses and methods for latching redundancy repair addresses at a memory
US7733734B2 (en) Semiconductor memory device with control block sharing row decoders
US4748597A (en) Semiconductor memory device with redundancy circuits
US8194494B2 (en) Word line block/select circuit with repair address decision unit
JP4578226B2 (ja) 半導体メモリ
US5959906A (en) Semiconductor memory device with a fully accessible redundant memory cell array
KR100642394B1 (ko) 어드레스 래치신호 생성회로 및 어드레스 디코딩회로
KR100633595B1 (ko) 반도체 메모리 장치 및 그 구동 방법
KR100345679B1 (ko) 메인 워드라인 대치방식의 로우 리페어를 갖는 반도체메모리 장치
US20030028710A1 (en) Semiconductor memory
KR20100064158A (ko) 반도체 메모리 장치와 그의 구동 방법
US6424593B1 (en) Semiconductor memory device capable of adjusting internal parameter
US6657907B2 (en) Column repair circuit of semiconductor memory
KR100393972B1 (ko) 로우 리던던시 회로
US6020763A (en) High speed decoder without race condition
US6888775B2 (en) Semiconductor memory device for improvement of defective data line relief rate
US6320814B1 (en) Semiconductor device
JP4786682B2 (ja) 半導体集積回路装置
US6249466B1 (en) Row redundancy scheme
KR20080034308A (ko) 병렬 비트 테스트 방법 및 그 방법을 사용하는 반도체메모리 장치
KR100534206B1 (ko) 반도체 메모리 장치의 리던던시 디코더
EP0803876B1 (en) High speed decoder without race condition

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee