JP2531780B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、アクセス時間の損失なしにワード線冗長構
成を実現するメモリ装置に関する。

B.従来技術 ワード線の冗長構成を利用してメモリ・アレイの歩留
りを高めることは、半導体業界全体で広く行なわれてい
る。ワード線冗長構成が魅力あるものとなるには、アク
セス時間などのチップ性能、必要電力またはサイズに大
きな影響を与えないものでなければならない。

1982年12月21日発行のタケマエの米国特許第4365319
号は、２種類のデコーダとドライバ、すなわち、入って
くるアドレスが欠陥アドレスであるかどうかを判定する
PROMデコーダ、冗長アレイをドライブする冗長ドライ
バ、行アドレス・デコーダ、及び主メモリ・セル・マト
リックスをドライブするドライバを利用することによっ
て冗長構成を実現している。タケマエの米国特許の第１
の実施例（第１図）は、スイッチ７が高電流を処理する
ために大きくなければならないので、アクセス時間と半
導体空間の損失をもたらす点で不都合である。第２の実
施例では（第２図と第４図）、大型スイッチ７（第１
図）の代りに複数のANDゲートD0−D63が使用されてい
る。しかし、メモリ装置が依然としてアクセス時間（す
なわち、ANDゲート）の損失とANDゲートD0−D63の合計
面積が依然として大きいことによる半導体空間の損失を
被っているので、これは大した改良ではない。第３の実
施例（第５図ないし第10図）は、それぞれデコーダ９と
ドライバ10の活動化を制御するANDゲートD91−D94（第
６図）及びANDゲートD0−D3（第8A図）が組み込まれて
いるためにANDゲート遅延が導入されるので、アクセス
時間の損失を被る。

1973年８月14日発行のスミラス（Sumilas）等の米国
特許第3753244号は、メモリ・チップ上にメモリ・セル
の追加線を、欠陥のあるアドレス記憶域、及びセルの欠
陥線を動作不能にしそれをメモリ・セルの追加線と交換
するための比較回路と一緒に配置することによって冗長
構成を実現している。

インテル2164A 64K DRAMは、使用中のワード線が正
規ワード線でも冗長ワード線でも、アクセス時間が同じ
メモリ装置の代表である。しかし、この製品は、チップ
のタイミングが冗長修復が可能となるようにセット・ア
ップされているため、ワード線冗長構成で修復されても
そうでなくても、常にアクセス時間の損失による影響を
受ける。具体的には、冗長ワード・デコーダが入りアド
レスとの一致を検出した後、障害のあるワード線のワー
ド・デコーダを選択解除しなければならないので、チッ
プ性能が遅くなる。一致が検出されると、選択解除生成
機構が始動して正規ワード・デコーダの行全体を選択解
除する。障害のあるワード線ワード・デコーダが選択解
除された後、ワード線ドライブが動作可能になる。2164
Aに関するさらに詳しい説明は、「インテル適用例の説
明（Intel Application Description）」AP−131、pp.1
4−16、及び「i2164Aの分析（Analysis of the i2164
A）」Mosaid社、p.5、pp.41−52、1982年４月に出てい
る。さらに、IBMには同様な方法を利用する72k DRAMが
あることに注意されたい。

ベル研究所の64K DRAM（R.T.スミス（Smith）、J.D.
クリパーラ（Chlipala）、J.F.M.ビンデルス（Bindel
s）、R.G.ネルソン（Nelson）、F.H.フィッシャー（Fis
cher）、T.F.マンツ（Mantz）、「64K DRAMのレーザ・
プログラマブル冗長構成及び歩留りの改善（Laser Prog
rammable Redundancy and Yield Improvement in a 64K
DRAM）」、IEEE Journal of Solid−State Circuits、
Vol.SC−16、No.5、pp.506−514、1981年10月に記
載）、及び256K DRAM（C.A.ベネヴィット（Benevi
t）、J.M.カサード（Cassard）、K.J.ディムラー（Dimm
ler）、A.C.ダンブリ（Dumbri）、M.G.マウンド（Moun
d）、F.J.プロシク（Procyk）、W.R.ローゼンツヴァイ
ク（Rosenzweig）、A.W.ヤノフ（Yanof）、「256k動的
ランダム・アクセス・メモリ（A256k Dynamic Random A
ccess Memory）」、IEEE Journal of Solid−State Cir
cuits、Vol.SC−17、No.5、pp.857−861、1982年10月に
記載）は、ワード線ピッチ上にレーザ溶融冗長構成を用
いることにより、アクセス時間に対する影響のないワー
ド線冗長構成を実現している。欠陥ワード線は、ワード
線のプログラマブル結合を壊せば永久に断線されるた
め、アクセス時間の損失は発生しない。この冗長構成の
方法は、現在及び将来の高密度メモリ製品に関するより
厳しい設計規則によりワード線ピッチが縮小しているの
で、不都合である。その結果、今日のレーザ・プログラ
ミング・システムで得られる以上のレーザ・スポット・
サイズ及びレーザ光線位置の精度が要求される。すなわ
ち、レーザ溶融冗長構成は、レーザ技術の現在のレベル
では、オフ・ワード線ピッチ法、すなわちワード線ピッ
チを増加させなければならないためにメモリ・チップ・
サイズの増大が必要となる点で不都合である。

IBM 32K DRAM（B.F.フィッツジェラルド（Fitzgera
ld）及びE.P.トーマ（Thoma）、「生産性向上のためのR
AM上での溶融冗長アドレスの回路による実施（Circuit
Implementation of Fusible Redundant Addresses on R
AMs for Productivity Enhancement）」、IBM Journal
of Research and Development、Vol.24、No.3、pp.291
−295、1980年５月に記載）は、冗長ワード線用に別々
のセンス増幅器列を追加することにより、アクセス時間
の損失なしにワード線冗長構成を実現している。冗長ワ
ード線と欠陥ワード線が並列に動作し、かつ正規センス
増幅器に対する冗長センス増幅器の選択が検出動作中に
行なわれるので、アクセス時間の損失は生じない。この
方法は、冗長ワード線に沿った各ビット線ごとに追加ラ
ッチが必要なため、チップのサイズがかなり増加する点
で不都合である。

同様に、R.P.センカー（Cenker）、D.G.クレモンス
（Clemons）、W.R.フーバー（Huber）、J.B.ペトリッツ
ィ（Petrizzi）、F.J.プロシク、G.M.トラウト（Trou
t）、「障害耐性64K動的ランダム・アクセス・メモリ
（A Fault−Tolerant 64K Dynamic Random Access Memo
ry）、IEEE Transactions on Electron Devices、Vol.E
D−26、No.6、1979年６月には、アクセス時間の損失は
ないが、各冗長デコーダ及び非冗長デコーダ内に動作不
能化用ヒューズを設けることが必要なため、必要なチッ
プ面積がかなり増加する、ワード冗長技術が教示されて
いる。

B.F.フィッツジェラルド及びD.W.クメラー（Kemere
r）、「高性能ワード冗長構成をもつメモリ・システム
（Memory System With High−Performance Word Redund
ancy）」、IBM Technical Disclosure Bulletin、Vol.1
9、No.5、1976年10月には、独立アレイ中の正規行及び
冗長行にアクセスすることにより、アクセス時間の損失
がないワード冗長構成を実施することが記載されてい
る。良好なデータの選択はデータ・アウト・バッファで
行なわれる。

上記の各方法は半導体製造技術の重要な進歩である
が、上記の欠点なしに、すなわち、アクセス時間の損失
やチップ・サイズ及び必要電力に対する大きな影響なし
に、ワード線冗長構成をもたらすことができるメモリ装
置と方法が依然として求められている。

C.開示の概要 本発明は、上記の必要性を満足させるユニークな方法
を具体化したメモリ装置と方法を提供する。

具体的には、本発明は、アクセス時間の損失のないワ
ード線冗長構成を実施するための半導体メモリ装置及び
方法を提供する。冗長ワード・デコーダは、入ってくる
アドレス信号をプログラミングされた欠陥アドレスと比
較し、比較の結果に応じて、少なくとも１つの比較信号
を生成し、少なくとも１本の冗長ワード線に沿った冗長
ドライブ信号の伝播（伝達）を制御する。主トリガ手段
は、比較信号を受け取り、それに応じて、主ワード線ド
ライバの起動をトリガする。主ワード線ドライバと冗長
ワード・デコーダは、比較信号の相反する状態に応答
し、特定の比較信号に対して、主ドライバ信号と冗長ド
ライバ信号のうちの一方だけがメモリ・アレイに印加さ
れるようにする。

したがって、本発明の重要な一目的は、アクセス時間
の損失のないワード線冗長構成をもたらすメモリ装置を
提供することにある。

本発明の第２の目的は、メモリ・チップのサイズに余
り影響を及ぼさずにワード線冗長構成をもたらすメモリ
装置を提供することにある。

本発明の第３の目的は、メモリ・チップの必要電力に
余り影響を及ぼさずにワード線冗長構成をもたらすメモ
リ装置を提供することにある。

本発明の他の目的は、単純だが新規なタイミング回路
構成によってワード線冗長構成をもたらすメモリ装置を
提供することにある。

本発明の他の目的は、タイミング信号遷移が最小数の
ワード線冗長動作をもたらすメモリ装置を提供すること
にある。

本発明による半導体メモリ装置は、 （ａ）主メモリ・アレイ内の主ワード線に供給されるべ
き主ドライバ信号を発生する主ワード線ドライバ（14
0）と、 （ｂ）冗長メモリ・アレイ内の冗長ワード線に供給され
るべき冗長ドライバ信号を発生する冗長ワード線ドライ
バ（142）と、 （ｃ）入力アドレス信号を主メモリワード線アドレスと
比較し、比較一致の場合前記主ドライバ信号を前記主メ
モリ・アレイ内の主ワード線に沿って伝搬させ、比較不
一致の場合前記主ドライバ信号を前記主ワード線に沿っ
て伝搬させない主ワード・デコーダ（220）と、 （ｄ）前記冗長ワード線の各々に設けられ入力アドレス
信号を欠陥主メモリ・ワード線アドレスと比較し、比較
一致の場合冗長ドライバ信号を前記冗長ワード線に沿っ
て伝搬させ、比較不一致の場合前記冗長ドライバ信号を
前記冗長ワード線に沿って伝搬させない冗長ワード・デ
コーダ（222A、222B）と、 （ｅ）前記主ワード・デコーダの整定時間の完了を示す
整定信号を発生する整定信号発生回路（170）と （ｆ）前記整定信号の発生に応答して前記主ワード線ド
ライバをイネーブルするため前記主ワード線ドライバに
接続された第１主ゲート回路（260内のT19を含む回路）
と、 （ｇ）前記冗長ワード・デコーダ毎に前記第１主ゲート
回路に並列に設けられ、対応する前記冗長ワード・デコ
ーダが比較一致を示す場合はこれに応答して前記主ワー
ド線ドライバをディスエーブルする第２主ゲート回路
（260内のT20、T21を含む回路）と、 （ｈ）前記整定信号の発生の応答して前記冗長ワード線
ドライバをイネーブルするため前記冗長ワード線ドライ
バに接続された冗長ゲート回路（162）と、 を具備する。

D.実施例 第１に、図面に関して重要な点な１つ指摘しておく。
本発明の重要な利点を示すためにいくつかのタイミング
図を使用するが、それらのタイミング図には、回路構成
要素に入力される信号とそれに応答して生成される出力
信号がしばしば示してある。ある装置からの出力信号
は、その装置への信号の入力と同時に生成されるものと
して示してある場合が多い。これらの装置に固有の時間
遅延は、図面を簡単にして本発明の重要な時間節約特性
を強調するために、無視し、図面から省略してある。ま
た、本発明の利点を理解し易くするために、第2A図及び
第3A図の構成の従来構造について説明し、その後に、第
1A図の本発明の実施例について説明する。

第2A図及び第2B図ないし第2G図の各々は、メモリ装置
の単純化した回路図及びタイミング図であり、不利な冗
長方式を示すために使用する。このメモリ装置は、主メ
モリ・アレイ100と冗長メモリ・アレイ102から成るメモ
リ構造99を含む。図示してないが、メモリ構造99のメモ
リ・ワード線（以下で説明する）は、さらに、メモリ構
造99の個々のメモリ・セル（図示せず）に記憶されたメ
モリ値を検出し、増幅し、出力するサポート回路に接続
されている。

個々のメモリ・セルは通常、対称な行及び列に配列さ
れ、各メモリ・セルは関連するワード線によってアクセ
ス可能である。第2A図のワード線は、広い矢印でまとめ
て表わされ、主メモリ・ワード線110と冗長メモリ・ワ
ード線112の２つのグループに分割されている。主メモ
リ・ワード線110は、主ワード・デコーダ120から発し、
冗長メモリ・ワード線112は冗長ワード・デコーダ122か
ら発する。主ワード・デコーダ120と冗長ワード・デコ
ーダ122は、アドレス線150に沿ってアドレス入力を受け
取り、それぞれ線131と133に沿ってワード線ドライブ信
号を受け取る。

ワード・デコーダは鉄道の線路切替え操作に似てい
る。すなわち、ワード・デコーダは、入ってくるアドレ
ス信号を処理し利用して、入ってくるワード線ドライブ
信号をそのアドレスに関連する特定のワード線に適切に
送る。主ワード・デコーダ120と冗長ワード・デコーダ1
22に対するワード線ドライブ信号は、元来それぞれ、主
ワード線ドライバ140と冗長ワード線ドライバ142から発
する。

第2A図のメモリ装置の動作では、アドレス信号がまず
線150に沿って供給される。主ワード・デコーダ120と冗
長ワード・デコーダ122はこれらのアドレス信号を受け
取って処理し、切替え動作を実行する。生成されたワー
ド線ドライブ信号は、ワード・デコーダの切替え動作に
よって、（アクセスすべき）メモリ・セルに関連する適
切なワード線を選択する。

実際には、ワード線ドライブ信号に関してメモリ装置
の動作にタイミング上の制約が課される。このタイミン
グ上の制約が発生するのは、ワード・デコーダがすべ
て、その切替え動作が、アドレス信号を受け取った後に
「整定（あるいは、特定、決定、または設定）」または
実行されたものとして保証できるまでに、固有の回避で
きない遅延時間を有するためである。この切替え動作の
最悪の場合の整定時間は、第2B図では「DST」（デコー
ダ整定時間）として概略的に表わされている。すなわ
ち、アドレス信号が時間ｔ＝０でワード・デコーダに達
する場合、DSTは、ワード・デコーダの切替え動作が完
了したものとして保証できる時間を示す。

主ワード・デコーダの実際の整定時間に正確に対応す
る信号を同期させ生成させるため、この冗長方法では、
さらに基本的主ワード・デコーダ回路の特性と厳密に一
致する回路特性をもつ整定回路170を含む。

整定回路は、STLD（整定）信号を出力するために次の
ように構成される。メモリ動作の前に、FETトランジス
タT3と信号φ_Ｒを用いてノードN1がVddに事前充電され
る。以下で説明するインバータ／バッファ回路の動作を
トリガするのに必要な高−低STLD信号の生成を保証する
ために、アドレッシング・グループAx、R₁、C₁または
ｘ、R₂、C₂は、そのノードを接地するためあらゆるメモ
リ・サイクルでFETトランジスタT1またはT2のどちらか
一方を活動化させるように配列されている。その結果、
整定回路はその信号生成機能専用となり、あらゆるメモ
リ・サイクルで、この回路は第2C図に示される時間DST
に正確に対応する時間に高−低信号STLD（整定）を出力
する。

信号STLDは、線171に沿ってバッファ／インバータ回
路160と162の当該入力端に供給される。その入力端への
STLD信号の到着に応答して、当該の各バッファ／インバ
ータ回路160、162は、以下に示すようにENABLE信号を生
成し出力する。線171に沿って受け取ったSTLD信号の高
論理レベル部分の印加中に、FETトランジスタT13はオン
になり、ノードN2を低論理接地レベルに有効に接続しロ
ックする。STLD信号の高−低遷移は信号φ_Ｐの印加に続
く時間に発生することが好ましいが、その発生時に、ト
ランジスタT13はオフになる。FETトランジスタT10ない
しT12とコンデンサC10の配列は、ノードN2が迅速にVdd
まで充電されるようになっている。その結果、バッファ
／インバータは低−高遷移するENABLE信号（第2D図）を
出力する。

バッファ／インバータ160からのENABLE信号は、線161
を介して主ワード線ドライバ140のトリガ入力端に印加
され、バッファ／インバータ162からのENABLE信号は、
線163を介して冗長ワード線ドライバ142のトリガ入力端
に印加される。ENABLE信号に応答して、主ワード線ドラ
イバ140と冗長ワード線ドライバ142はワード線ドライブ
信号WDS（第2E図）を生成し、それぞれ線141と143に沿
って出力する。

第2C図及び第2D図で、STLD信号の遷移の少し後までEN
ABLE信号は生成されないことに留意されたい。この「バ
ッファ／インバータ遅延」時間T_BDは、バッファ／イン
バータ・ゲートがその動作の結果を実行し出力できる以
前に発生する固有の回避できない遅延である。

メモリ構成要素の製造中のある時点で、主メモリ・ア
レイ100の欠陥の有無を検査する。主メモリ・アレイの
（当該の主メモリ・ワード線に沿って定義される）各欠
陥部分が、冗長アレイ102の（当該の冗長メモリ・ワー
ド線に沿って定義される）良好な部分と交換される。こ
れを実現するため、欠陥のある各主メモリ・ワード線の
アドレスが冗長ワード・デコーダに（レーザ溶断ヒュー
ズ、電気溶断ヒューズなどによって）プログラミングさ
れ、冗長アレイ中の独自の代替ワード線に関連付けられ
る。冗長ワード・デコーダは、入ってくるアドレス信号
をプログラミングされた欠陥アドレスと比較し、一致が
判明した場合、冗長ワード・デコーダはその切替え動作
を実行して、適切な冗長ワード線を代わりに選択する。

冗長構成を使用し、欠陥のある主メモリ・ワード線の
アドレスで冗長ワード・デコーダ122をプログラミング
することにより、主メモリ装置に第２の制約が課され
る。入ってくるアドレスが欠陥アドレスである場合、主
ワード・デコーダ120と冗長ワード・デコーダ122は同時
に動作して、同じアドレスを使って主メモリ・ワード線
110と冗長メモリ・ワード線112を選択する。上記のよう
に、メモリ構造99のメモリ・ワード線は、個々のメモリ
・セル（図示せず）に記憶されたメモリ値を検出し、増
幅し、出力する追加のサポート回路（図示せず）に接続
される。具体的には、主メモリ・アレイ100と冗長メモ
リ・アレイ102はこうした追加サポート回路に接続さ
れ、それを共用する。したがって、特定の時点で主メモ
リ・アレイ100と冗長メモリ・アレイ102の一方だけが活
動状態になるように特別の手段を講じなければならな
い。すなわち、主メモリ・アレイ100と冗長メモリ・ア
レイ102からのワード線が同時に活動化された場合、追
加サポート回路が２つの異なるメモリ位置からの出力を
受け取るので、曖昧な結果や短絡などが発生する。第2A
図のメモリ装置は、追加の回路構成を利用することによ
ってワード線の衝突を回避している。

冗長ワード・デコーダ122は、入ってくるアドレスを
冗長ワード・デコーダにプログラミングされた欠陥アド
レスと比較し、入ってくるアドレスが欠陥のある主ワー
ド線アドレスを表わすかどうかを示す信号RA（冗長アド
レス）を出力するように構成されている。この冗長信号
（第2F図）は、通常、冗長ワード・デコーダ122が良好
なアドレスを受け取ったとき低論理レベル電圧として、
また冗長ワード・デコーダ122が欠陥アドレスを受け取
ったときは高論理レベル電圧として出力される。さら
に、半導体技術の現状では、冗長ワード・デコーダ122
が、主ワード・デコーダから信号STLDが出力されるより
早い時間に、または同時に信号RAを出力するように構成
できることに留意されたい。すなわち、信号RAは、信号
STLDの出力と同時のｔ＝ｓ（第2F図参照）に、または信
号STLDの出力より早いｔ＝ｑ及びｔ＝ｒに出力できる。

信号RAを利用してメモリ・ワード線の衝突を回避する
ため、第１の論理ゲート130が主ワード・デコーダ120と
主ワード線ドライバ140の間に配置され、第２の論理ゲ
ート132が冗長ワード・デコーダ122と冗長ワード線ドラ
イバ142の間に配置されている。

第１の論理ゲート130は、主ワード線ドライバ140の出
力線141に対応する第１の入力と、冗長ワード・デコー
ダ122からの出力線123に対応するゲート入力をもつ。第
２の論理ゲート132は、冗長ワード線ドライバ142の出力
線143に対応する第１の入力と、冗長ワード・デコーダ1
22からの出力線123に対応するゲート入力をもつ。第１
の論理ゲート130の出力線131と第２の論理ゲート132の
出力線133は、それぞれ主ワード・デコーダ120と冗長ワ
ード・デコーダ122に接続されている。メモリ装置のこ
の部分の動作は、以下の通りである。

入ってくるアドレスをプログラミングされた欠陥ワー
ド線アドレスと比較した後、冗長ワード・デコーダ122
は、入ってくるアドレスが欠陥ワード線アドレスを表わ
すかどうかを示す信号RAを出力する。この信号は、線12
3に沿って第１及び第２の論理ゲート130と132の入力端
に伝播される。第１の論理ゲート130は低論理レベル信
号に対応するように構成され、第２の論理ゲート132は
高論理レベル信号に対応するように構成されているの
で、第１及び第２の論理ゲート130と132の一方だけが所
定の信号RAに対して「オン」に選択される。

トリガ入力にENABLE信号が到来すると、主ワード線ド
ライバ140と冗長ワード線ドライバ142の両方がドライブ
信号を生成する。しかし、第１及び第２の論理ゲート13
0と132の一方だけが所定の時間に「オン」に選択される
ので、ドライブ信号の一方だけが、主ワード・デコーダ
120または冗長ワード・デコーダ122を介してそれぞれ主
メモリ・アレイ100または冗長メモリ・アレイ102に達す
ることができる。すなわち、１つのワード線だけがメモ
リ構造99中で選択され、したがって、第2A図のメモリ装
置はワード線の争奪を回避することがわかる。

次に、第2A図に関して論理ゲート130と132の構成につ
いて説明する。トランジスタT32とT33はインバータ構成
に接続されている。線123に沿った信号RAが、トランジ
スタT33のゲートに入力され、インバータ構成の結果と
して、信号RAの補信号がノードN30に現われる。ノードN
30は、トランジスタT31を介してトランジスタT30のゲー
トに接続されている。トランジスタT31のゲートはVddに
接続されている。このように接続されたトランジスタT3
0は、信号RAとは逆の関係で入力線141から出力線131へ
のドライブ信号の伝播を阻止したり可能にするゲーティ
ング・トランジスタとして動作する。具体的には、メモ
リ装置は、線123に沿った信号RAが低論理レベルの値で
あるとき、トランジスタT30が通常、ドライブ信号を通
過させるように構成されている。

第１の論理ゲート130とは対照的に、第２の論理ゲー
ト132は、トランジスタT40を介してゲーティング・トラ
ンジスタT41に信号RAを直接印加させる。トランジスタT
40は、ゲート端子がVddに接続されている。そのように
接続されたトランジスタT41は、信号RAと同じ関係で入
力線143から出力線133へのドライブ信号の伝播を阻止し
たり可能にしたりするゲーティング・トランジスタとし
て動作する。具体的には、メモリ装置は、線123に沿っ
た信号RAが低論理レベルの値にあるとき、トランジスタ
T41が通常、冗長ドライブ信号の伝播を、すなわちドラ
イブ時間を阻止するように構成されている。

上記の結果として、第１と第２の論理ゲート130と132
は、信号RAの相反する論理値に対応することがわかる。

第2A図の従来構造のメモリ装置は、アクセス時間の損
失がある点で不都合である。冗長ワード・デコーダ122
が信号RA（第2F図）を出力し、主ワード線ドライバ140
または冗長ワード線ドライバ142がドライブ信号WDS（第
2D図）を出力する時点で、第１または第２の論理ゲート
130、132の一方に対する両方の入力が論理ゲートの一方
を活動化させる論理値にある。すなわち、この時間（ｔ
＝ｕ）に、第１及び第２のゲート130または132の一方が
オンになり、ドライブ信号をワード・デコーダを介して
伝播させる。しかし、あらゆる半導体論理ゲートは、論
理ゲートがその論理動作を実行し出力端子がその動作結
果を反映するまでに不回避的に発生する固有の遅延時間
をもつ。すなわち、第2G図では、遅延ワード・ドライブ
信号DWDSが時間TGDだけ遅延されて、時間ｔ＝ｘに論理
ゲートから出る。このゲート遅延TGDがどんなに小さく
とも、メモリ装置のアクセス時間を増加させる効果をも
つ。この進んだ超高速半導体メモリの時代には、メモリ
・アクセス時間は決定的に重要である。したがって、不
必要なアクセス時間の損失をすべて除去することが望ま
しい。

第3A図は、第2A図のメモリ装置の別のやはり不利な変
形である。この場合論理ゲート230、232はそれぞれ、整
定回路170からワード線ドライバ140、142へのSTLD信号
の伝達を制御するように構成されている。

具体的には、両方の論理ゲート230と232は、第１の入
力端が線171から信号STLDを受け取るように接続され、
ゲート入力端が線123から信号RAを受け取るように接続
されている。論理ゲート230と232の構成及び動作はそれ
ぞれ論理ゲート130と132と同じなので、その詳細な記載
は省略する。論理ゲート230と232の出力は、それぞれバ
ッファ／インバータ回路160、162に接続されている。次
に第3A図のメモリ装置の動作について説明する。

時間ｔ＝０（第3B図）で入ってくるアドレス信号を受
け取ると、主ワード・デコーダ120の切替え動作は時間D
ST（デコーダ整定時間）で確定し、整定回路170は信号S
TLD（第3C図）を出力する。冗長ワード・デコーダ122は
入ってくるアドレス信号を受け取り、整定して、プログ
ラミングされた欠陥アドレスと比較した後で、信号RA
（冗長アドレス）を出力する（第3F図）。

第3C図と第3F図を見るとわかるように、時間ｔ＝ｓ
で、信号STLDとRAの両方が論理ゲート230と232の入力端
で得られる。第１の論理ゲート130は低論理レベル信号
に応答するように構成され、第２の論理ゲート132は高
論理レベル信号に応答するように構成されているので、
論理ゲート130と132の一方だけが所定の信号RAに対して
「オン」に選択される。その結果、特定の時間にワード
線ドライバ140と142のどちらか一方だけがワード線ドラ
イブ信号を生成するので、第3A図のメモリ装置はワード
線の争奪を回避する。

第3A図のメモリ装置は、第2A図のメモリ装置と同じ欠
点をもつ。半導体論理ゲート230と232の固有のゲート遅
延TGDのため、Ｄ−STLD（遅延整定）信号（第3D図）
は、時間ｔ＝ｗまで、活動化された論理ゲート230また
は232から出力されない。Ｄ−STLD信号がバッファ／イ
ンバータ160または162の入力に達すると、追加のバッフ
ァ遅延TBD（前述）も生じる。その結果、遅延ENABLE信
号Ｄ−ENABLE（第3E図）は時間ｔ＝ｘまでバッファ／イ
ンバータから出力されず、したがって遅延ワード線ドラ
イブ信号DWDS（第3G図）は、時間ｔ＝ｘまで主ワード線
ドライバ140または冗長ワード線ドライバ142から生成さ
れない。この場合も、ゲート遅延TGDはどんなに小さく
ても、メモリ装置のアクセス時間を増加させる効果があ
る。この進んだ超高速半導体メモリの時代には、メモリ
・アクセス時間は決定的に重要である。したがって、半
導体メモリ製品のアクセス時間を最適化するために、不
必要なアクセス時間の損失をすべて除去することが望ま
しい。

第1A図は、前述の論理ゲート遅延TGDなしに効果的に
冗長構成をもたらす独自の冗長構成をもつ好ましいメモ
リ装置を示す。

第1A図で、前述の回路構成要素と等しい構成の回路構
成要素には同じ参照番号をつけ、説明を省略する。ここ
では、主ワード・デコーダ220と冗長ワード・デコーダ2
22の回路をより詳しく示す。しかし、これらの回路の動
作は当業者なら容易に理解できるものなので、詳しい説
明は行なわない。さらに、説明を明瞭かつ容易にするた
めに、主ワード・デコーダ220と冗長ワード・デコーダ2
22には、２本のワード線WL1とWL2及び２本の冗長ワード
線RWL1とRWL2のみを示す。しかし、本発明は多数の正規
ワード線及び冗長ワード線に容易に拡張できることを理
解されたい。

回路の冗長部分のインバータ／バッファ162は、前述
のインバータ／バッファと同じである。しかし、回路の
主メモリ部分のバッファ回路は、以下に示すように構成
され動作するNOR/バッファ260に修正されている。

FETトランジスタT20とT21が追加されノードN3に接続
されている。ノードN3の論理電圧は前述のノードN2と同
様に制御される。しかし、この場合は追加のトランジス
タN20とN21も活動化されてノードN3を論理接地にロック
することができる。トランジスタT20の活動化は、第１
の冗長デコーダ・グループ222Aからの信号NOR Ａによ
って制御され、トランジスタT21の活動化は、第２の冗
長デコーダ・グループ222Bからの信号NOR Ｂによって
制御される。

上記の構成の結果として、この冗長構成の主メモリ部
分の動作は以下のようになる。主ワード・デコーダ220
が整定し（第3B図）、整定回路170が時間DSTでSTLD信号
（第3C図）を出力する。同時に、第１及び第２の冗長デ
コーダ・グループ222Aと222Bは、入ってくるアドレス信
号を受け取り、それが欠陥アドレスを表わすかどうかに
ついて判定を行なう。具体的には、第１の冗長デコーダ
・グループ222Aは、入ってくるアドレス信号を溶融リン
ク300にプログラミングされた欠陥アドレスと比較した
後、この比較結果を示す信号NOR ＡをトランジスタT20
に出力するように構成されている。入ってくるアドレス
が第１の冗長デコーダ・グループにプログラミングされ
た欠陥アドレスと一致する場合、主ワード線ドライバ14
0の信号生成が阻止される。というのは、NOR Ａ信号
（第1D図）は、時間DSTの後も高論理レベルに留まり、N
OR/バッファ260は低論理レベル電圧を出力するようにロ
ックされるからである。第２の冗長デコーダ・グループ
222B及びトランジスタT21の動作についても同様の説明
が行なえる。

上記のNOR/バッファ260の構成は、欠陥アドレスがあ
る場合、ワード線の付勢を阻止してワード線の衝突を回
避するが、良好なアドレスが存在する場合、ワード線の
衝突を回避する措置は何も取らない。この機能はこの冗
長方式の他の部分によってもたらされる。

第１の冗長デコーダ・グループのNOR Ａ信号は、ト
ランジスタT20に接続される上に、トランジスタT30にも
接続され、トランジスタT30は冗長ワード線RWL1に沿っ
た冗長ワード線ドライブ信号の伝播を制御する。同様
に、第２の冗長デコーダ・グループのNOR Ｂ信号は、
トランジスタT21に接続される上に、トランジスタT31に
も接続され、トランジスタ31は冗長ワード線RWL2に沿っ
た冗長ワード線ドライブ信号の伝播を制御する。この構
成は、以下に示すように良好なアドレスがあるときワー
ド線の争奪を防止する効果がある。

整定回路は各メモリ・サイクルごとに高−低遷移STLD
信号（第1C図）を出力し、したがって直接接続されたバ
ッファ／インバータ162も冗長ワード線ドライバ142に各
メモリ・サイクルごとに信号を生成させる。生成された
冗長ワード線ドライブ信号は線143上に出力され、冗長
ワード線RWL1とRWL2に沿って伝播しようとする。入って
くるアドレス信号が、第１及び第２の冗長デコーダ・グ
ループのどちらかにプログラミングされた当該の欠陥ア
ドレスと一致しない場合、時間DSTでNOR ＡとNOR Ｂ
信号が、低レベルになり、トランジスタT30とT31を効果
的にオフにして、冗長ワード線ドライブ信号の伝播を阻
止する。すなわち、良好な入ってくるアドレス信号に対
して、第1A図の冗長方式はワード線の衝突を回避する。
一方、入りアドレス信号が第１または第２の冗長デコー
ダ・グループ222Aと222Bのどちらかにプログラミングさ
れた当該の欠陥アドレスと一致する場合、時間DSTの後
にNOR ＡまたはNOR Ｂ信号が高レベルになり、冗長ワ
ード線ドライブ信号の伝播を可能にし、主ワード線ドラ
イバの信号生成を阻止する。

第2A図と第3A図のメモリ装置に対する第1A図のメモリ
装置の利点は、第1A図のメモリ装置のタイミング図を分
析すると理解できる。信号STLD（第1C図）は時間DSTで
出力され、第１及び第２の冗長デコーダ・グループは、
時間DSTに信号NOR ＡとNOR Ｂを出力するように構成
されている。NOR/バッファ260のトランジスタT20とT21
のNOR機能はトランジスタT19と同時にかつ並列して動作
するので、追加の論理ゲート遅延TGDが回避される。そ
の結果、ワード線ドライブ信号WDS（第1G図）は、不回
避的なバッファの遅延TBD分しか遅延されず、時間ｔ＝
ｕで出力される。

E.発明の効果 以上、正規ワード線選択回路を選択解除するのに必要
なタイミング信号遷移の数と時間を最小にし、それによ
って、冗長構成選択時間を減少させて最悪の場合のワー
ド線選択に通常必要な時間内に収まるようにする新規な
ワード線冗長方式について説明した。この技術は、入っ
てくるアドレスが欠陥アドレスであるかどうかを示す冗
長ワード・デコーダからのNOR信号を用いて主ワード線
ドライバまたは冗長ワード線ドライバからのドライブ信
号の印加を制御することにより実施される。したがっ
て、冗長構成を実施し、単純化されたタイミング構成を
有し、アクセス時間の損失がない、有利なメモリ装置が
構成できる。

【図面の簡単な説明】

第1A図及び第1B図ないし第1G図の各々は、有利な冗長方
式をもつメモリ装置の形の本発明の好ましい実施例を示
す単純化した回路図及びタイミング図である。 第2A図及び第2B図ないし第2G図の各々は、不利な冗長方
式を具体化した第１のメモリ装置を示す単純化した回路
図及びタイミング図である。 第3A図及び第3B図ないし第3G図の各々は、不利な冗長方
式をもつ第２のメモリ装置を示す単純化した回路図及び
タイミング図である。 99……メモリ構造、100……主メモリ・アレイ、102……
冗長メモリ・アレイ、110……主メモリ・ワード線、112
……冗長メモリ・ワード線、120……主ワード・デコー
ダ、122……冗長ワード・デコーダ、130、132……論理
ゲート、140……主ワード線ドライバ、142……冗長ワー
ド線ドライバ、160、162……バッファ／インバータ回
路、170……整定回路。20……主ワード・デコーダ、22
2、222A、222B……冗長ワード・デコーダ、260……NOR/
バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チヤールズ・スローン・パトーン アメリカ合衆国ヴアーモント州シエルバ ーン、オルデ・オーチアード・レーン９ 番地 (56)参考文献 特開 昭62−134899（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】主メモリ・アレイ内の主ワード線に供給さ
   れるべき主ドライバ信号を発生する主ワード線ドライバ
   と、 冗長メモリ・アレイ内の冗長ワード線に供給されるべき
   冗長ドライバ信号を発生する冗長ワード線ドライバと、 入力アドレス信号を主メモリワード線アドレスと比較
   し、比較一致の場合前記主ドライバ信号を前記主メモリ
   ・アレイ内の主ワード線に沿って伝搬させ、比較不一致
   の場合前記主ドライバ信号を前記主ワード線に沿って伝
   搬させない主ワード・デコーダと、 前記冗長ワード線の各々に設けられ入力アドレス信号を
   欠陥主メモリ・ワード線アドレスと比較し、比較一致の
   場合冗長ドライバ信号を前記冗長ワード線に沿って伝搬
   させ、比較不一致の場合前記冗長ドライバ信号を前記冗
   長ワード線に沿って伝搬させない冗長ワード・デコーダ
   と、 前記主ワード・デコーダの整定時間の完了を示す整定信
   号を発生する整定信号発生回路と 前記整定信号の発生に応答して前記主ワード線ドライバ
   をイネーブルするため前記主ワード線ドライバに接続さ
   れた第１主ゲート回路と、 前記冗長ワード・デコーダ毎に前記第１主ゲート回路に
   並列に設けられ、対応する前記冗長ワード・デコーダが
   比較一致を示す場合はこれに応答して前記主ワード線ド
   ライバをディスエーブルする第２主ゲート回路と、 前記整定信号の発生の応答して前記冗長ワード線ドライ
   バをイネーブルするため前記冗長ワード線ドライバに接
   続された冗長ゲート回路と、 を具備する半導体メモリ装置。