JP3773961B2 - メモリを有する集積回路及びその動作方法 - Google Patents
メモリを有する集積回路及びその動作方法 Download PDFInfo
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Description
【０００１】
【産業上の利用分野】
本発明は、メモリアレイを有する集積回路の技術分野に関するものであって、更に詳細には、この様な回路における冗長技術に関するものである。
【０００２】
【従来の技術】
最近のメモリ集積回路、特に、例えばスタチックランダムアクセスメモリ（ＳＲＡＭ）及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの読取り／書込み回路は、物理的寸法及びその中でのメモリ位置の密度が極めて大きなものとなっている。例えば、２20個のアドレス可能な位置を有するＳＲＡＭ及び２22個のアドレス可能な位置を有するＤＲＡＭを現在容易に入手することが可能である。サブミクロンの特徴寸法の場合であっても、この様なメモリを有する集積回路チップの物理的寸法は、１８０平方ｋｍｉｌの程度の大きさのものとなる場合がある。更に、現在の多くの複雑なマイクロプロセサは、かなりの量のオンチップメモリを有しており、例えば６４キロバイト以上のリードオンリーメモリ及び６４キロバイト以上のランダムアクセスメモリなどのメモリを有している。この様な最近のマイクロプロセサの幾つかの物理的なチップの寸法は、２５０平方ｋｍｉｌの程度の大きさとなる場合がある。
【０００３】
公知の如く、集積回路チップにおける最小特徴寸法がより小さくなると、故障を発生することの可能な欠陥寸法（即ち、「壊滅的」欠陥の寸法）も縮小する。その結果、特に、大きなチップ寸法の場合には、壊滅的欠陥の寸法が減少する場合に適切な製造歩留りを達成することはより困難である。比較的大型の集積回路チップの単一の小さな欠陥に対する影響を減少させるために、最近の集積回路では、回路のメモリ部分における欠陥性の行及び列をそれぞれ置換させるために使用することの可能な予備の行及び列を使用している。予備の行又は列のうちの一つを置換することは、従来、デコーダ回路におけるヒューズを開放することにより（又は、場合により、アンチヒューズを閉成することにより）なされており、従って主メモリアレイ内の欠陥性の行又は列に対するアドレスを受取った場合に予備の行又は列へのアクセスがなされる。従来のヒューズは、レーザビームにより開放状態とさせることの可能なポリシリコンヒューズや、アバランシェ型のヒューズ及びアンチヒューズなどがある。
【０００４】
従来の冗長技術を組込んだメモリ装置の例としては、Ｈａｒｄｅｅ ｅｔ ａｌ．著「欠陥寛容性３０ｎｓ／３７５ｍＷ１６Ｋ×１ＮＭＯＳスタチックＲＡＭ（Ａ Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ ３０ ｎｓ／３７５ ｍＷ １６Ｋ ×１ ＮＭＯＳ Ｓｔａｔｉｃ ＲＡＭ）」、ジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．ＳＣ−１６、Ｎｏ．５（ＩＥＥＥ、１９８１）、４３５−４３頁及びＣｈｉｌｄｓ ｅｔ ａｌ．著「１８ｎｓ４Ｋ×４ＣＭＯＳＳＲＡＭ（Ａｎ １８ ｎｓ ４Ｋ × ４ ＣＭＯＳ ＳＲＡＭ）」、ジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．ＳＣ−１９、Ｎｏ．５（ＩＥＥＥ、１９８４）５４５−５１頁の文献に記載されている。従来の冗長デコーダの一例は、本願出願人に譲渡されている１９８６年２月２５日付で発行された米国特許第４，５７３，１４６号に記載されている。
【０００５】
しかしながら、冗長要素を包含するほとんどのメモリにおいて、冗長メモリセルへアクセスするために必要とされる時間は、主アレイ内のメモリセルへアクセスするのに必要とされる時間よりも一層長い。従って、メモリに対する最悪のアクセス時間は、通常、冗長要素をイネーブルさせることにより劣化される。アクセス時間劣化のかなりの部分が、受取ったアドレス値を冗長要素が応答すべきプログラムされたアドレス値（即ち、置換された主アレイ要素のアドレス）と比較する冗長要素に関連したデコーダにおける付加的な遅延に起因するものであることが観察されている。
【０００６】
特に、メモリのチップ寸法が充分に大きなものである場合には、単にアドレス信号が冗長デコーダへ伝搬する場合にもかなりの遅延が存在する。
【０００７】
更に、複数個の冗長列を割当てる従来のメモリは単一の冗長センスアンプ（及び書込回路）と関連しており、通常、冗長デコーダの出力端において論理演算を行って、複数個の冗長列のうちのいずれか一つが選択されているか否かを決定し、且つ、そうである場合には、このような選択に応答してセンスアンプ（又は、場合により、書込回路）をイネーブル即ち動作可能状態とさせる。この論理演算は、例えば、ＮＡＮＤによる加算の場合があり、又、冗長メモリセルをアクセスするためのクリチカルタイミング経路において伝搬を与える。
【０００８】
その結果、多くのメモリにおいて、冗長メモリセルに対するアクセス時間は、通常、主メモリセルに対するものよりも一層遅いものである。勿論、アクセス時間仕様は、最悪の場合のアクセス条件によって充足されるものでなければならず、このような冗長メモリセルをイネーブルさせたメモリを修復されていないメモリよりも一層遅いものとしている。この性能上のロスは、製造上経済的な効果を有する場合がある。何故ならば、一層速度の速いメモリは市場においてより高い値段で販売されるからである。
【０００９】
【発明が解決しようとする課題】
本発明の目的とするところは、冗長メモリセルのアクセスと関連するアクセス時間の延長が減少されているか又は除去されているメモリを提供することである。
【００１０】
本発明の別の目的とするところは、著しい電力散逸のペナルティを伴うことなしにこのような改良した冗長メモリセルのアクセス能力を有するメモリを提供することである。
【００１１】
【課題を解決するための手段】
本発明は、受取ったアドレス値が選択されるべき冗長メモリセルのものと一致するか否かにかかわらず、サイクルの開始に応答して冗長メモリセルと関連するセンスアンプへイネーブル信号を発生する回路の形態で、冗長メモリセルを具備する集積回路メモリに組込むことが可能である。該イネーブル信号は、受取ったアドレス値がプログラムされている冗長アドレスと一致しない場合には、比較的迅速にターンオフされ、不必要な電力散逸を最小としている。前もってセンスアンプをイネーブル即ち動作可能状態とさせることにより、冗長デコーダ回路を介してのアドレス信号のデコード動作及び加算動作のために必要な付加的遅延によって読取アクセス時間が長くされることはない。
【００１２】
【実施例】
次に、図１を参照して、本発明の好適実施例に基づいて構成された集積回路の一例について説明する。この例においては、メモリ１はスタチックランダムアクセスメモリ（ＳＲＡＭ）であり、複数個のブロック１０内にそのメモリセルを有しており、それらのブロックは、図１においては、この様なメモリにおけるそれらの物理的な位置の一例に従って示されている。尚、冗長列を有するメモリアレイを具備するその他のタイプの集積回路に対しても本発明を適用することが可能であり、その様な集積回路は、例えばリードオンリーメモリ、ＦＩＦＯ、ＤＲＡＭなどのその他のタイプのメモリや、マイクロプロセサ及びその他のメモリを組込んだ論理装置を包含するものである。
【００１３】
従来における如く、メモリ１におけるメモリセルは行及び列の形態で配列されている。この例においては、メモリ１は１２８Ｋ×８の行列からなる１ＭｂｉｔのＳＲＡＭであり、メモリ１は１０２４個の行の各々に対して１０２４個の列を有している。勿論、本発明は、メモリの集積度及び機能性に従ってその他の行列の構成に対しても適用可能なものである。注意すべきことであるが、メモリ１における行及び列の指定、特に以下に説明すべき冗長列アーキテクチャの指定は、複数個のメモリセルがワード線により選択されるアレイ方向のことを意味するために行という用語を使用する。従来のメモリにおいては、選択された行内のメモリセルの各々が、通常、１本又は相補対のビット線へ結合されている。本明細書においては、列という用語は、選択された行における一つ又はそれ以上のメモリセルが読取り又は書込みのアクセスのために選択されるアレイ方向のことを意味するために使用される。従来のメモリにおいては、このことは、通常、ビット線のうちの一つをセンスアンプ／書込み回路へ又は内部データバスへ結合することにより達成される。この様な行及び列の用語の使用は、当該技術分野における一般的な理解と一貫性を有するものである。
【００１４】
アドレス端子Ａ0 乃至Ａn は、アクセスされるべきメモリセルの指定に従ってアドレス信号を受取る。従来の態様においては、アドレス端子Ａ0 乃至Ａn はアドレスバッファ２８へ接続されており、それは受取ったアドレス信号をバッファし且つ該アドレス信号のうちの一部をバスＲＯＷを介して行デコーダ２４ａ，２４ｂへ送給し且つ残りの部分をバスＣＯＬを介して列デコーダ２６ａ，２６ｂへ送給する。行デコーダ２４ａ，２４ｂは、従来の態様で選択したワード線をイネーブル即ち動作可能状態とさせることにより一行のメモリセルを選択し、且つ、この例においては、メモリアレイブロック１０の一側部に沿って位置されている。この例における列デコーダ２６ａ，２６ｂは、該アドレスの列部分に従ってセンスアンプ１３により検知されるべき選択された行内の８個のメモリセルを選択する。
【００１５】
この例に基づくメモリ１においては、メモリセルは１６個の主アレイブロック１０0 乃至１０15にグループ化されている。勿論、アレイブロック１０の数は、メモリ１の所望の機能性に従ってそれぞれの具体的な実現例により異なることが可能である。このメモリの１６個の主アレイブロック１０への区画化は、例えばポータブルコンピュータにおいて使用されるような低電力メモリにおいて特に有益的なものである。なぜならば、選択されたメモリセルが位置されているブロック１０のみがサイクル期間中にイネーブル即ち動作可能状態とされることが必要であるに過ぎないからである。この例においては、各主アレイブロック１０は６４個の列を有している。ブロックの選択は、行アドレスビットのうちの一つ（上側半分か又は下側半分かを表わす）及び列アドレスビットのうちの４個（選択されるべき１６個の主アレイブロック１０のうちの一つを表わす）に基づいて行なうことが可能である。尚、本願出願人に譲渡されている１９９０年９月２６日付で出願した米国特許出願第５８８，６０９号に記載される如く、主アレイブロック１０の間にラッチ型行線リピータを設けることにより活性電力を更に減少させることが可能である。
【００１６】
一方、前記主アレイブロック１０のうちの一つにおける一つの行の選択は、それに対して動作可能な主アレイブロック１０を横断して延在する行デコーダ２４ａ，２４ｂにより発生されるグローバルワード線により行なうことが可能である。主アレイブロック１０の各々におけるメモリセルがそれらのビット線へ接続されるパスゲートは、この変形配列においては、各行部分に対しての各主アレイブロック１０内にのみ延在するローカルワード線により制御される。この配列においては、各グローバルワード線とローカルワード線との間に接続されているパストランジスタは、列アドレスのブロック部分に基づいてイネーブルされ、従って列アドレスにより選択された主アレイブロック１０と関連するローカルワード線のみがイネーブルされ、従って各メモリサイクルの活性電力散逸を減少させている。この様な配列の一例は、Ｓａｋｕｒａｉ ｅｔ ａｌ．「ダイナミック二重ワード線を有する低電力４６ナノ秒２５６キロビットＣＭＯＳスタチックＲＡＭ（Ａ Ｌｏｗ Ｐｏｗｅｒ ４６ ｎｓ ２５６ ｋｂｉｔ ＣＭＯＳ Ｓｔａｔｉｃ ＲＡＭ ｗｉｔｈ Ｄｙｎａｍｉｃ Ｄｏｕｂｌｅ Ｗｏｒｄ Ｌｉｎｅ）」、ＩＥＥＥ・ジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．ＳＣ−１９、Ｎｏ．５（ＩＥＥＥ、１９８４年１０月）、５７８−５８５頁の文献に記載されている。
【００１７】
最も最近のＳＲＡＭ及びＤＲＡＭの場合における如く、メモリ１は、メモリサイクルにおける特定の点において例えばあるノード（例えば、ビット線）のプレチャージ及び平衡化などのある程度の動的動作を包含している。ＳＲＡＭ１におけるサイクルの開始は、アドレス遷移検知（ＡＴＤ）回路２５により行なわれるアドレス遷移の検知により発生する。ＡＴＤ回路２５は、好適にはアドレスバッファ２８の前において（図示した如く）、アドレス入力端Ａ0 乃至Ａn の各々へ接続しており、且つアドレス入力端Ａ0 乃至Ａn のうちの何れか一つ又はそれ以上においての遷移の検知に応答してラインＡＴＤ上にパルスを発生する。この様なパルスは、従来の態様でメモリ１の内部動作を制御する上で有用なものである。ＡＴＤ回路２５及びアドレスバッファ２８の好適な例は、本願出願人に譲渡されている１９９０年１０月２２日付で出願された米国特許出願第６０１，２８７号に記載されている。
【００１８】
その他の内部的動作機能は、タイミング・制御回路２９により制御され、該回路は、ラインＡＴＤを介してＡＴＤ回路２５から信号を受取り、且つ、更に、例えば端子ＣＥにおけるチップイネーブル信号や端子Ｒ／Ｗにおける読取り／書込み選択信号などの幾つかの外部的制御信号を受取る。タイミング・制御回路２９は、従来の態様でメモリ１内の種々の機能を制御するために、これらの入力に基づいて種々の制御信号を発生する。図１に示した如く、制御バスＣＢＵＳがセンスアンプ１３及びデータドライバ１５へ接続しており、その他の機能は、従来の態様でタイミング・制御回路２９により同様に制御される。尚、図面の簡単化のために、それらの接続は図１においては図示していない。
【００１９】
この例におけるメモリ１はバイト幅タイプのものであり、そうであるから、それは、８個の入力／出力端子ＤＱ0 乃至ＤＱ7 を有しており、該端子において、読取り動作期間中に出力データが供給され、且つ書込み動作期間中に入力データが受取られる。入力／出力回路２０はデータバス２２と端子ＤＱとの間に接続されており、且つそれらに接続されている従来の入力バッファ及び出力バッファを有している。好適なタイプの出力バッファは、本願出願人に譲渡されている１９９１年１２月１７日付で出願された米国特許出願（代理人ドケット番号９１−Ｃ−１１０）に記載されている。
【００２０】
主アレイブロック１０0 乃至１０15の各々は、図１に示した如く、対応するグループのセンスアンプ１３0 乃至１３15と関連している。この例においては、８個の個別的なセンスアンプ１３が各グループのセンスアンプ１３0 乃至１３15の中に設けられており、主アレイブロック１０0 乃至１０15の選択された一つから内部データバス２２を介して送給されるべき８ビットの各々に対し１個のセンスアンプ１３が設けられている。データドライバ１５0 乃至１５15のグループは、各々、データ信号を受取るため且つ内部データバス２２を駆動するために、対応するグループのセンスアンプ１３0 乃至１３15と関連しており、個別的なデータドライバ１５が、各グループ内の個別的なセンスアンプ１３と関連しており、データバス２２における各ライン（線）を駆動するために１個のデータドライバ１５が設けられている。
【００２１】
この例においては、メモリアレイは、更に、半分ずつに分割されており、即ち主アレイブロック１０0 乃至１０7 がアレイの半分を構成しており且つ主アレイブロック１０8 乃至１０15が他の半分を構成している。内部データバス２２がこれらのアレイの半分ずつの長さ方向に沿って走行しており、且つ図１に示した如く、それらの半分ずつの間に位置されている。この例においては、データバス２２は８個のデータ導体を有しており、各導体は、入力／出力端子ＤＱ0 乃至ＤＱ7 と関連しており且つ入力／出力回路２０を介してそれへ結合されている。各個別的なデータ導体は、１６個の主アレイブロック１０0 乃至１０15の１６個のデータドライバグループ１５0 乃至１５15の各々における対応するデータドライバ１５へ接続している。例えばメモリ１などの読取り／書込みメモリの場合、従来の態様で、選択したメモリセルへ書込むべき入力データを送給するために別個の入力データバスを使用することが可能である。一方、あるメモリ構成の場合に従来使用されている如く、データバス２２に沿って入力データを送給させることも可能である。
【００２２】
この例においては、データバス２２は、更に、好適には、８個のダミーデータ導体を有しており、その各々は、更に、本願出願人に譲渡されている１９９１年１２月１７日付で出願した米国特許出願（代理人ドケット番号９１−Ｃ−１１１）に記載される如く、電荷分割によりデータバス２２をプレチャージするために、１６個の主アレイブロック１０0 乃至１０15の１６個のデータドライバグループ１５0 乃至１５15の各々における対応するデータドライバ１５へ接続されている。本明細書において説明する如く、これらのダミーデータ導体の各々は、好適には、真データ導体の一つと物理的に類似しており、好適には、実質的に同一の長さ及び断面積を有しており、且つ同一の物質から形成されており、且つ、常に、その真データ導体と相対的に相補的な状態に維持される。
【００２３】
図１と図２とを共に参照して説明すると、メモリ１は、更に、一対の冗長アレイブロック３０ａ，３０ｂを有しており、その各々は主アレイブロック１０のアレイ半分の一方と関連している。図２は、図１に示したレイアウトと関係なしに、ブロック機能形態でメモリ１の冗長性アーキテクチャを示している。この実施例においては、冗長アレイブロック３０ａは、その中に、８個の冗長列２５0 乃至２５7 を有しており、その各々は主アレイブロック１０0 乃至１０7 においてメモリセルが選択されるのと同一の行アドレスに対応する行デコーダ２４ａから発生される行線に従って選択することの可能なメモリセルを有している。同様に、冗長アレイブロック３０ｂは８個の冗長列２５8 乃至２５15をその内部に有しており、該列の各々は、主アレイブロック１０8 乃至１０15においてメモリセルが選択されるのと同一の行アドレスに基づいて行デコーダ２４ｂから発生される行線に基づいて選択可能なメモリセルを有している。以下に更に詳細に説明する如く、冗長アレイブロック３０ａ，３０ｂの各々における８個の冗長列２５の各々は、そのアレイ半分における主アレイブロック１０のうちの何れか一つにおける一つの列を置換させることが可能であり（即ち、同一の行デコーダ２４ａ，２４ｂからの行線により選択可能）、且つ入力／出力端子ＤＱのうちの何れか一つと関連することが可能である。
【００２４】
冗長アレイブロック３０ａ，３０ｂと関連してそれぞれ冗長列選択ブロック３４ａ，３４ｂが設けられている。冗長列選択ブロック３４ａ，３４ｂの各々は、それと関連する冗長アレイブロック３０ａ，３０ｂにおける冗長列２５の各々に対し冗長列デコーダ３６を有している。各冗長列デコーダ３６は、関連する冗長列２５が対応する列アドレスを選択することの可能なヒューズを有しており、バスＣＯＬを介して列アドレスを受取り、且つそれと関連する冗長列２５へラインＲＣＯＬを介して選択信号を送給する。冗長列デコーダ３６ａ，３６ｂの各々は、更に、行デコーダ２４ａ，２４ｂからそれぞれ行選択線ＩＳＥＬ，ＲＳＥＬを受取り、ラインＬＳＥＬ，ＲＳＥＬの各々は、選択された行が行デコーダ２４ａ，２４ｂと関連するアレイ半分内に存在するか否かを表わし、従って最大桁行アドレスビットの状態に対応している。各冗長列デコーダ３６は、バスＣＯＬ上の列アドレスがそのヒューズの状態により表わされるアドレスと一致し且つそれと関連する行選択線ＩＳＥＬ，ＲＳＥＬ上の選択信号がそのアレイ半分内の一つの行が選択されることを表わす場合に、冗長性がイネーブルされると、その出力線ＲＣＯＬ上に選択信号を発生すべく動作することが可能である。冗長列デコーダ３６の動作については、以下に更に詳細に説明する。本発明のこの実施例においては二つの冗長検知／書込み回路２３0 ，２３1 が設けられており、その各々は、読取り動作又は書込み動作の何れが行なわれるべきかに依存して、冗長列２５内の選択されたメモリセル内に格納されているデータ状態を検知するかそれにデータを書込むことが可能である。本発明のこの実施例においては、冗長検知／書込み回路２３0 ，２３1 は、各々、各冗長アレイブロック３０ａ，３０ｂ内の４個の冗長列３５と関連しており、且つ相補的冗長データバス２１によりそれに接続されている。例えば、冗長検知／書込み回路２３0 は、冗長アレイブロック３０ａの冗長列３５4 乃至３５7 及び冗長アレイブロック３０ｂの冗長列３５8 乃至３５11と関連しており、且つ冗長検知／書込み回路２３1 は冗長アレイブロック３０ａの冗長列３５0 乃至３５3 及び冗長アレイブロック３０ｂの冗長列３５12乃至３５15と関連している。各冗長検知／書込み回路２３は、一対の相補的データ線ＲＳＮを介して検知した（即ち、読取った）データを入力／出力回路２０へ供給し、且つ冗長マルチプレクサブロック３８ａ，３８ｂからそれぞれ一対の相補線ＲＤ0 ，ＲＤ1 上の入力（即ち、書込み）データを受取る。
【００２５】
冗長マルチプレクサブロック３８ａ，３８ｂは、各々、各入力／出力端子ＤＱと一つずつ関連した８個の冗長マルチプレクサ３９を有しており、冗長マルチプレクサブロック３８ａは冗長検知／書込み回路２３1 と関連しており、且つ冗長マルチプレクサブロック３８ｂは冗長検知／書込み回路２３0 と関連している。各冗長マルチプレクサ３９は、それと関連する冗長検知／書込み回路２３と関連する冗長列デコーダ３６により発生される全ての８個の冗長列選択信号ＲＣＯＬを受取る。この例においては、冗長マルチプレクサブロック３８ａは冗長列選択信号ＲＣＯＬ0 乃至ＲＣＯＬ3 及びＲＣＯＬ12乃至ＲＣＯＬ15を受取り、一方冗長マルチプレクサブロック３８ｂは冗長列選択信号ＲＣＯＬ4 乃至ＲＣＯＬ11を受取る。冗長マルチプレクサ３９の各々は、その受取った冗長列選択信号ＲＣＯＬのうちのどの一つ（又はそれ以上のもの）がそれと関連する入力／出力端子ＤＱに対応するかを決定するヒューズを有しており、且つその関連する冗長検知／書込み回路２３の出力をその出力線ＲＳＥＬ上の信号によりそれと関連する入力／出力端子ＤＱ用のドライバへ供給し、更に、各冗長マルチプレクサ３９は、更に、その中において開放状態とされたヒューズに従って、差動入力データ線ＤＴ，ＤＣをそれと関連する冗長検知／書込み回路２３へ結合させる。
【００２６】
一例として、冗長マルチプレクサ３９ａ0 は冗長検知／書込み回路２３1 及び入力／出力端子ＤＱ0 と関連している。冗長マルチプレクサは冗長列選択ブロック３４ａにおける冗長列デコーダ３６0 乃至３６3 から冗長列選択信号ＲＣＯＬ0 乃至ＲＣＯＬ3 を受取り、且つ冗長列選択ブロック３４ｂ内の冗長列デコーダ３６12乃至３６15から冗長列選択信号ＲＣＯＬ12乃至ＲＣＯＬ15を受取る。更に詳細に後述する如く、冗長マルチプレクサ３９ａ0 内のヒューズは、冗長マルチプレクサ３９ａ0 内のヒューズパターンと一致する冗長列選択信号ＲＣＯＬn のうちの一つを受取ると、ラインＲＳＥＬ１0 上に活性信号を発生する冗長列選択信号ＲＣＯＬ0 乃至ＲＣＯＬ3 及びＲＣＯＬ12乃至ＲＣＯＬ15のうちの一つ（又はそれ以上のもの）を選択する。このことは、入力／出力回路２０をして入力／出力端子ＤＱ0 を冗長検知／書込み回路２３1 へ結合させ、従って、適宜の冗長列デコーダ３６n により選択される一致する冗長列３５n へ結合させるものであって、データバス２２へ結合させ従って主アレイブロック１０内の選択されたメモリセルへ結合させるものではない。
【００２７】
本発明のこの実施例においては、冗長マルチプレクサ３９は、更に、その内部のヒューズの状態及びラインＲＣＯＬ上の冗長列選択信号に応答して、適宜の入力／出力端子ＤＱからの入力データを相補線ＲＤ0 ，ＲＤ1 のそれぞれの上の検知／書込み回路２３0 ，２３1 へ供給する。
【００２８】
次に、図３を参照して、本発明の好適実施例として構成した冗長列３５の構成及び動作の一例について説明する。図３に示した冗長列３５0 ，３５1 は、本願出願人に譲渡されている１９９０年１２月１４日付で出願した米国特許出願第６２７，４０３号に記載されているものと同様の構成である。図３に示した如く、冗長列３５0 ，３５1 はＳＲＡＭに対する従来の態様で構成されており、主アレイブロック１０（及び、勿論、冗長列３５の他のもの）における列は同様に構成されている。冗長列３５0 は、この実施例においては、２５６個のメモリセル４０を有しており、その各々は、パスゲート３１により差動ビット線ＲＢＬＴ0 及びＲＢＬＣ0 （それぞれ、真及び補元）へ接続可能であり、２５６個のメモリセル４０の各々に対するパスゲート３１は関連する局所的なローカル行線ＲＬにより制御され、従って２５６個のローカルな行線ＲＬのうちの一つをイネーブルさせること即ち動作可能状態とさせることは、冗長列３５0 内の一つのみのメモリセル４０に対するパスゲート３１をビット線ＲＢＬＴ0 及びＲＢＬＣ0 へ接続させる。ローカルな行線ＲＬは図３に示した冗長列３５0 ，３５1 に対して共通であり、且つ冗長列アレイブロック３０ａ内の全ての冗長列３５に対して共通的なものである。
【００２９】
冗長列３５0 内のビット線ＲＢＬＴ0 及びＲＢＬＣ0 は、各々、Ｐチャンネルトランジスタ４９のドレインへ接続しており、トランジスタ４９のソースはプレチャージ電圧へ接続されており、尚この場合にはプレチャージ電圧はＶccであり、且つトランジスタ４９のゲートはラインＲＣＯＬＣ0 により制御され、それは、以下に説明する如く、冗長列３５0 と関連する冗長列デコーダ３６0 により発生される。トランジスタ４９は、冗長列３５0 が選択されない場合に発生するラインＲＣＯＬＣ0 が低論理レベルにある場合に、ビット線ＲＢＬＴ0 及びＲＢＬＣ0 をプレチャージする。Ｐチャンネル平衡化トランジスタ４４は、そのソース−ドレイン経路をビット線ＲＢＬＴ0 とＲＢＬＣ0 との間に接続しており、そのゲートをラインＲＣＯＬＣ0 へ接続しており、従って、ラインＲＣＯＬＣ0 が低状態にある間（即ち、トランジスタ４９を介してのプレチャージ期間中）、ビット線ＲＢＬＴ0 及びＲＢＬＣ0 は同一の電圧（この場合にはＶcc）へ平衡化される。逆に、冗長列３５0 が選択されるべき場合には、ラインＲＣＯＬＣ0 が低状態へ移行することにより表わされ、プレチャージトランジスタ４９及び平衡化トランジスタ４４はターンオフし、選択されたメモリセル４０がパスゲート３１を介して差動信号をビット線ＲＢＬＴ0 ，ＲＢＬＣ0 上へ供給することを可能とする。
【００３０】
ビット線ＲＢＬＴ0 及びＲＢＬＣ0 は、それぞれ、パスゲート４６Ｔ，４６Ｃへ接続しており、それは、ビット線ＲＢＬＴ0 及びＲＢＬＣ0 の冗長データバス２１への結合を制御し、従ってそれと関連する冗長検知／書込み回路２３1 への結合を制御する。パスゲート４６Ｔ，４６Ｃの各々は、並列接続されたＮチャンネル及びＰチャンネルトランジスタを有しており、ＮチャンネルトランジスタのゲートはラインＲＣＯＬＴ0 により制御され且つＰチャンネルトランジスタのゲートはラインＲＣＯＬＣ0 により制御される。冗長列３５0 が選択されるべき場合には、それと関連する冗長列デコーダ３６0 がラインＲＣＯＬＴ0 を高状態へ駆動し且つラインＲＣＯＬＣ0 を低状態へ駆動する。従って、パスゲート４６Ｔ，４６Ｃは、ビット線ＲＢＬＴ0 ，ＲＢＬＣ0 をそれぞれ冗長データバス線２１Ｔ，２１Ｃへ接続させ、選択したメモリセル４０を、この場合には、それらの間でデータを通信するために、冗長検知／書込み回路２３1 と通信状態とさせる。この実施例においては、メモリ１へ供給される列アドレスが冗長列３５0 により置換されるべき列のアドレスと一致しない場合には、それと関連する冗長列デコーダ３６0 がラインＲＣＯＬＣ0 を高状態へ駆動し且つラインＲＣＯＬＴ0 を低状態へ駆動する。ラインＲＣＯＬＣ0 が高状態となることに応答して、ビット線ＲＢＬＴ0 は冗長データバス２１へ接続されることはなく、且つプレチャージトランジスタ４９及び平衡化トランジスタ４４はターンオンされる。
【００３１】
次に、図４を参照して、読取り経路と書込み経路の両方を具備する冗長検知／書込み回路２３の一例の構成について説明する。冗長検知／書込み回路２３のこの実施例の構成及び動作に関してのさらなる詳細は上述した米国特許出願第６２７，４０３号に記載されている。勿論、図４に示したものの代わりにその他の従来のセンスアンプ及び書込みドライバ構成のものを使用することが可能であり、冗長検知／書込み回路２３のこの実施例はここにおいては単に例示的なものとして示すものに過ぎないことを理解すべきである。
【００３２】
差動冗長データバス線２１Ｔ，２１Ｃは、各々、Ｐチャンネルプレチャージトランジスタ４２のドレインへ接続しており、トランジスタ４２のソースは、両方とも、この場合にはＶccである冗長データバス線２１Ｔ，２１Ｃ用のプレチャージ電圧へ接続されている。冗長データバス線２１Ｔ，２１Ｃは、更に、Ｐチャンネル平衡化トランジスタ４１により互いに接続されている。トランジスタ４１及び４２のゲートはラインＩＯＥＱ_へ接続しており、それはＡＴＤ回路２５により検知されるアドレス遷移に応答して、又はそれに応答して平衡化が所望されるサイクル期間中のその他のイベントに応答して、タイミング・制御回路２９により発生される。
【００３３】
冗長検知／書込み回路２３1 の読取り側に関しては、冗長データバス線２１Ｔ，２１Ｃは、各々、Ｐチャンネルパストランジスタ４３へ接続しており、該トランジスタのゲートはラインＩＳＯ上の分離信号により制御される。従って、冗長データバス線２１Ｔ，２１Ｃは、ラインＩＳＯが高論理レベルにあることにより読取り回路から分離され、且つラインＩＳＯが低論理レベルにあることによりそれへ接続させることが可能である。冗長データバス線２１Ｔ，２１Ｃからのパストランジスタ４３の両側における相補線は、図４においては、それぞれ、検知ノードＲＳＮＴ及びＲＳＮＣとして示されている。図１及び２に示した如く、検知ノードＲＳＮＴ，ＲＳＮＣは冗長センスアンプ２３0 ，２３1 の各々から入力／出力回路２０へ通信される。
【００３４】
検知ノードＲＳＮＴ及びＲＳＮＣは、更に、好適には、サイクルの適宜の部分においてプレチャージされ且つ平衡化される。なぜならば、冗長検知／書込み回路２３1 内のセンスアンプ４８は、以下に説明する如く、動的態様で動作するからである。Ｐチャンネルプレチャージトランジスタ４６の各々は、それらのソース−ドレイン経路をＶccと検知ノードＲＳＮＴ及びＲＳＮＣのそれぞれの間に接続している。平衡化トランジスタ４５はＰチャンネルトランジスタであり、そのソース−ドレイン経路を検知ノードＲＳＮＴとＲＳＮＣとの間に接続している。トランジスタ４５及び４６のゲートはラインＲＳＡＥＱ_により制御され、それは、低論理レベルにある場合に、ビット線ＲＢＬＴ，ＲＢＬＣ及び冗長データバス線２１Ｔ，２１Ｃに関して上述したのと同様の態様で、検知ノードＲＳＮＴ及びＲＳＮＣをプレチャージし且つ平衡化させる。
【００３５】
センスアンプ４８は従来のＣＭＯＳラッチであり、それはその中に設けられた交差結合されたインバータから構成されており、該交差結合されたラッチの入力端及び出力端は従来の態様で検知ノードＲＳＮＴ及びＲＳＮＣへ接続されている。Ｎチャンネルプルダウントランジスタ４７は、そのソース−ドレイン経路をセンスアンプ４８内のＮチャンネルトランジスタのソースと接地との間に接続しており、且つそのゲートはラインＲＳＣＬＫ1 により制御される。
【００３６】
プルダウントランジスタ４７は、センスアンプ４８の動的制御を与え、従ってセンスノードＲＳＮＴ及びＲＳＮＣの検知動作は動的態様で実施される。ダイナミックＲＡＭにおいて公知の如く、この構成においての動的検知動作は、パストランジスタ４３が検知ノードＲＳＮＴ及びＲＳＮＣをそれぞれ入力／出力線２１Ｔ及び２１Ｃへ接続する時にトランジスタ４７が初期的にオフの状態で制御され、このサイクルの部分の期間中に、センスアンプ４８は検知ノードＲＳＮＴとＲＳＮＣとの間に小さな差電圧が提供される。この小さな差電圧を発生した後に、ラインＲＳＣＬＫ1 が高状態へ駆動され、従ってセンスアンプ４８内のプルダウントランジスタのソースは接地へプルされる。このことは、センスアンプ４８をしてセンスノードＲＳＮＴ及びＲＳＮＣ上に大きな差信号を発生させ、且つ検知ノードＲＳＮＴ及びＲＳＮＣの検知された状態をラッチする。
【００３７】
以下に更に詳細に説明する如く、本発明のこの実施例において、制御信号ＲＳＣＬＫ1 が制御され、従って両方の冗長検知／書込み回路２３がイネーブルされてアドレス値に関係なく各サイクルの開始時に検知を行なうことが望ましい。メモリ１により受取られ且つデコードされたアドレスがそれと関連する冗長列３５の一つにより置換されるべき列の何れとも対応しない場合には、制御信号ＩＳＯ，ＲＳＡＥＱ_，ＲＳＣＬＫ1 は、好適には、冗長検知／書込み回路２３をディスエーブルさせるべく制御される。この様に、冗長検知／書込み回路２３のイネーブル動作はアドレスに依存するものではないので、冗長列３５内のメモリセル４０に対するアクセス時間は、冗長列デコーダ３６の付加的なデコード動作により主アレイブロック１０内のメモリセルへのアクセスと比較して遅滞化されることはない。ディスエーブル即ち動作不能状態とされると（即ち、ラインＩＳＯを高状態に維持し且つラインＲＳＡＥＱ_及びＲＳＣＬＫ1 を低状態へ維持することにより）、検知／書込み回路２３内の検知ノードＲＳＮＴ及びＲＳＮＣは平衡化され且つＶccへプレチャージされたままとなる。
【００３８】
冗長検知／書込み回路２３1 内の書込み回路５４は、図１及び２に関して上述した如く、冗長マルチプレクサ３０ａ，３０ｂからラインＲＤＴ，ＲＤＣ上の入力データを受取り、且つ、更に、タイミング・制御回路２９からの書込み制御信号ＷＲＳＥＬを受取る。上述した如く、書込み動作期間中、ラインＩＳＯは高状態へ駆動され、従ってトランジスタ４３はオフであり、従って冗長データバス線２１上に供給される入力データはセンスアンプ４８により検知されることはない。書込み回路５４は、ラインＷＲＳＥＬによりイネーブルされる場合に、ラインＲＤＴ，ＲＤＣ上の差動データに対応して冗長データバス線２１Ｔ，２１Ｃ上の差動信号を提供するために従来の書込みドライバを有している。上述した米国特許出願第６２７，４０３号はこの様な書込み回路の好適な実施例について記載している。
【００３９】
次に、図５を参照して、冗長列デコーダ３６のうちの一つの構成について詳細に説明する。冗長列デコーダ３６0 が図５に示されており且つ一例として以下に説明するが、冗長列デコーダ３６1 乃至３６15は、勿論、同様に構成されているものである。上述した如く、冗長列デコーダ３６の各々は、ヒューズを有しており、それにより、冗長がそれと関連する冗長列３５に対してイネーブルされ、且つそれにより、その際に置換されるべき主列の列アドレスが特定される。本発明のこの実施例においては、該ヒューズは、好適には、例えばポリシリコンヒューズなどの従来のヒューズであり、且つ、好適には、レーザ、電気的なオーバーストレス又はその他の従来の技術により開放状態とさせるものであることが望ましい。勿論、その他のタイプのヒューズ、及びアンチヒューズ及びその他の永久的にプログラム即ち書込み可能な選択技術をこの様なヒューズに対する別の実施形態として使用することが可能である。
【００４０】
本発明の好適実施例によれば、冗長列デコーダ３６0 はブロック選択部５０0 及び列選択部５２0 を有している。列選択部５２0 は、ラインＣＡＴ，ＣＡＣを介して、真及び補元信号を受取り、それらは、この実施例においては、アドレスバッファ２８により受取られるアドレスの４個の最小桁列アドレスビットに対応している。そのうちの３個の最大桁列アドレスビットＣＡ4 乃至ＣＡ6 は、バッファした後に、８個の主アレイブロック１０0 乃至１０7 のうちの一つを選択するために使用されるのと同様の態様で、列プレデコーダ５６（例えば、列デコーダ２６ａ，２６ｂ内に位置されている）によりデコードされる。この特定の冗長列デコーダ３６0 の例は３個の最大桁列アドレスビットに対しプレデコードされた信号を使用して列アドレスをデコードするものであるが、勿論、本発明の技術的範囲を逸脱することなしにその他の変形例を使用することも可能である。しかしながら、最良の効率を得るためには、冗長列デコード動作が主アレイブロック１０内の列をデコードする場合に使用されるものと一致するものであることが望ましい。この実施例においては、各主アレイブロック１０が１２８個の列（それらのうちの８個は各列アドレス値によりアクセスされる）を有しているので、各主アレイブロック１０内には１６個の列アドレスが位置されている。従って、冗長列デコーダ３６の各々は、更に、１対１６列選択部分５２を有するものであり、従ってバスＢＬＫ内のブロック選択線を直接的に使用可能であることが望ましい。
【００４１】
本発明のこの実施例においては、列プレデコーダ５６からの出力は６個のブロック選択線ＢＺ０乃至ＢＺ５を有しており、それらはバスＢＬＫを介してブロック選択部５０0 へ供給される。８個のブロックのうちの一つの選択は、ブロック線ＢＺ４又はＢＺ５の何れかが高状態で四つのブロック選択線ＢＺ０乃至ＢＺ３のうちの一つが高状態である組合わせにより行なわれる。これら８個のブロックは以下の表１の真理値表に従って選択される。
【００４２】
この様なデコード動作は、当業者により容易に拡張することが可能である。例えば、付加的な列アドレスビットをプレデコードすることによりアレイ半分毎に１６個のブロックを補足することが可能であり、その結果二つの付加的な線ＢＺ６，ＢＺ７が得られ、従って１６個のブロックのうちの一つは、ラインＢＺ４乃至ＢＺ７のうちの一つが高状態でありラインＢＺ０乃至ＢＺ３のうちの一つが高状態である組合わせにより選択される。勿論、当業者にとって明らかなその他の従来のプレデコード技術を使用することも可能である。
【００４３】
図５に示したブロック選択部５０0 は、それと関連する冗長列３５0 を主アレイブロック１０内の列と置換させるべきイベントにおいてその動作をイネーブルさせ且つそうでない場合にはその動作をディスエーブルさせるイネーブル回路５５を有している。イネーブル回路５５ｂは、ＶccとＮチャンネルトランジスタ５２のドレインとの間に接続したヒューズ５１を有しており、トランジスタ５２のソースは接地へ接続している。トランジスタ５２のドレインはインバータ５３の入力端へ接続しており、該インバータはその出力端においてラインＲＥＮＴを駆動する。インバータ５３の出力端は、更に、トランジスタ５２のゲートへ接続すると共にインバータ５７の入力端へ接続しており、尚インバータ５７はその出力端においてラインＲＥＮＣを駆動する。従って、ヒューズ５１が不変のままである場合（即ち、冗長がイネーブルされない場合）、Ｖccがインバータ５３の入力端へ供給され、該インバータはその出力端においてラインＲＥＮＴ上に低論理レベルを供給し、トランジスタ５２をオフ状態に維持し、ラインＲＥＮＣはインバータ５７により高状態へ駆動される。ヒューズ５１が開放状態とされると（即ち、冗長がイネーブルされる場合）、トランジスタ５２は究極的にターンオンする。なぜならば、インバータ５３への入力がトランジスタ５２を介しての接合リークにより接地へリークするからである。次いで、ラインＲＥＮＴにおいて高論理レベルが表われ、トランジスタ５２をオン状態に維持し且つインバータ５３の入力端を接地状態に維持し、且つラインＲＥＮＣを介してインバータ５７の出力端において低論理レベルを駆動する。
【００４４】
イネーブル回路５５ｂからのラインＲＥＮＴ、ＲＥＮＣは、ブロック選択部５０0 内の複数個のパスゲート６１へ接続しており、パスゲート６１の各々は並列なＮチャンネル及びＰチャンネルトランジスタを有している。Ｎチャンネルトランジスタの各々のゲートはラインＲＥＮＴを受取り且つＰチャンネルトランジスタの各々のゲートはラインＲＥＮＣを受取る。パスゲート６１の各々は、一方の側において、列プレデコーダ５６からのラインＢＬＫのブロック線のうちの一つを受取り、且つその他方の側においてヒューズ６２へ接続している。ブロック選択線ＢＺ０乃至ＢＺ３と関連する４個のヒューズ６２はノードＭＬにおいて共通接続されており、該ノードはＮＡＮＤゲート７４の第一入力端へ接続している。プルダウンＮチャンネルトランジスタ６６は、そのソース／ドレイン経路をノードＭＬと接地との間に接続しており、且つそのゲートはラインＲＥＮＣにより制御され、従ってトランジスタ６６は、冗長がイネーブルされない場合にはオンであり、且つ従ってトランジスタ６６は、冗長がイネーブルされる場合にはオフである。ブロック選択線ＢＺ４，ＢＺ５と関連する２個のヒューズ６２はノードＭＨにおいて共通接続されており且つＮＡＮＤゲート７４の第二入力端へ接続しており、Ｎチャンネルトランジスタ６８は、同様に、ノードＭＨと接地との間に接続しており、そのゲートはトランジスタ６６におけるのと同一の態様でラインＲＥＮＣにより制御される。
【００４５】
ＮＡＮＤゲート７４の出力端は、それぞれ、２個及び３個のインバータ７５を介して、ラインＲＣＯＬＣ0 ，ＲＣＯＬＴ0 上に信号を供給し、それらは上述した如くに冗長列３５0 へ送給される。従って、本発明のこの実施例においては、冗長列３５0 は、ＮＡＮＤゲート７４の出力が低状態である場合にのみ選択され、そのことは、それに対する全ての３個の入力（即ち、ノードＭＨ，ＭＬ，ＲＤＳＥＬ）が高状態である場合にのみ発生する。
【００４６】
ラインＲＤＳＥＬ上のＮＡＮＤゲート７４の第三入力は列選択部５２0 内のＮＯＲゲート７２により発生される。ＮＯＲゲート７２はＮＡＮＤゲート７０からラインＮＤＯＵＴを介して入力を受取り、更に、行デコーダ２４ａからラインＬＳＥＬＣを介して入力を受取り（冗長列デコーダ３６0 と関連するアレイ半分内における一つの行が選択されていることを低論理レベルで表わしている）、且つラインＣＥＣを介して入力を受取る（それが低論理レベルにあることによりメモリ１がイネーブルされていることを表わす）。
【００４７】
列選択部５２0 は、同様に、イネーブル回路５５ｃを有しており、それはイネーブル回路５５ｂと同様に構成されると共に動作し、即ち上述した如くにラインＲＥＮＴ，ＲＥＮＣ上に信号を発生する。列選択部５２0 は、バスＣＯＬ（図１及び２参照）から８本のラインを受取り、該バスを介して四つの最小桁列アドレスビットＣＡ0 乃至ＣＡ4 の各々に対する真及び補元信号が送給される。バスＣＯＬからのラインの各々はパスゲート６１の一方の側へ接続され、且つヒューズ６２へ接続され、パスゲート６１は上述したブロック選択部５０0 内におけるのと同様の態様で、ラインＲＥＮＴ，ＲＥＮＣへ接続されると共にそれらにより制御される。
【００４８】
列選択部５２0 において、同一のアドレスビットに対する真及び補元線ＣＡＴ，ＣＡＣと関連する一対のヒューズ６２は共通接続され且つＮＡＮＤゲート７０の入力端へ接続されている。例えば、真及び補元列アドレス線ＣＡＴ3 ，ＣＡＣ3 は、それぞれ、パスゲート６１及びヒューズ６２を介して、共通ノードＭ３へ及びＮＡＮＤゲート７０の入力端へ接続している。Ｎチャンネルプルダウントランジスタ６４3 は、そのソース／ドレイン経路をノードＭ３と接地との間に接続しており、且つそのゲートをラインＲＥＮＣへ接続しており、従って、冗長がイネーブルされない場合には、トランジスタ６４3 はターンオンされ、且つ冗長がイネーブルされる場合にはトランジスタ６４3 がターンオフされる。ノードＭ０乃至Ｍ２は、更に、ＮＡＮＤゲート７０へ入力を供給し、且つ、各々は、それらの真及び補元列アドレス信号にそれぞれ関連する一対のヒューズ６２へ接続している。以下の説明から明らかになる如く、冗長列３５0 の選択は、ノードＭ０乃至Ｍ３の３個の全てが高状態であることを必要とし、従って、ＮＡＮＤゲート７０の出力が低状態である場合に、ＮＯＲゲート７２の出力端を高状態へイネーブルさせ、ＮＡＮＤゲート７４の出力端を低状態へイネーブルさせる。
【００４９】
本発明のこの実施例に基づく冗長列デコーダ３６0 の動作について詳細に説明する。最初に注意すべきことであるが、冗長列３５のうちの一つを使用することは、全ての冗長列３５の使用を必要とするものではない。なぜならば、列デコーダ３６は、その中のイネーブル回路５５ｂ，５５ｃにより個別的にイネーブルされるからである。この実施例において、冗長列３５0 が主列を置換させるべきでない場合には、イネーブル回路５５ｂ，５５ｃ内のヒューズ５１は、両方とも、不変のままである。上述した如く、このことは、イネーブル回路５５ｂ，５５ｃの各々の出力端においてラインＲＥＮＴを強制的に低状態とさせ、全てのパスゲート６１をオフ状態に維持する。トランジスタ６４0 乃至６４3 ，６６，６８は、全て、オン状態に維持され、ＮＡＮＤゲート７０，７４の両方の出力端を高状態とさせる。ＮＡＮＤゲート７４の出力端における高レベルは、ラインＲＣＯＬＣ0 を介して高レベルとして且つラインＲＣＯＬＴ0 を介して低レベルとして冗長列３５0 へ送給され、その中のパスゲート４６Ｔ，４６Ｃをターンオフし（図３参照）、且つ冗長列３５0 を分離してアクセスされないようにする。
【００５０】
冗長列３５0 が主アレイブロック１０のうちの一つにおける主列を置換させるべきである場合には、冗長列デコーダ３６内の選択されたヒューズが、例えば、レーザビームにより開放状態とされる。置換されるべきアドレスに拘らずに、両方のイネーブル回路５５ｂ，５５ｃにおけるヒューズ５１が開放状態とされ、各々においてラインＲＥＮＴを高状態とさせ且つラインＲＥＮＣを低状態とさせ、全てのパスゲート６１をターンオンし且つ全てのトランジスタ６４0 乃至６４3 ，６６，６８をターンオフさせる。列選択部５２0 及びブロック選択部５２0 がイネーブルされて、入力される列アドレス値をヒューズ６２を焼切することにより特定される値と比較する。
【００５１】
置換されるべき列のアドレスが、置換されるべき列のアドレスの４個の最小桁ビットに対応することのないヒューズ６２を焼切することにより列選択部５２0 内にプログラム即ち格納される。例えば、置換されるべき列のアドレスの４個の最小桁ビットが０１１０（それぞれ、アドレスＣＡ3 ，ＣＡ2 ，ＣＡ1 ，ＣＡ0 ）である場合には、ラインＣＡＴ3 ，ＣＡＣ2 ，ＣＡＣ1 ，ＣＡＴ0 と関連するヒューズ６２が開放状態とされる。この列アドレスの４個の最小桁ビットが０１１０である場合にのみ、全てのノードＭ０乃至Ｍ３が高状態であり、且つＮＡＮＤゲート７０の出力が低状態である。上述した如く、ＮＡＮＤゲート７０の出力は、冗長列３５0 が選択されるためには低状態でなければならない。その他の何れの４ビットの値は、ノードＭ０乃至Ｍ３のうちの少なくとも一つを低状態とさせ、ＮＡＮＤゲート７０の出力を高状態とさせ、冗長列３５0 の選択を阻止する。
【００５２】
ブロックデコード部５０0 は、イネーブル回路５５ｂ内のヒューズ５１を開放させることにより且つ冗長列３５0 により置換されるべき列の所望のブロック選択コードに対応することのないヒューズを開放状態とさせることにより同様にプログラムされる。例えば、置換されるべき列が主アレイブロック１０3 であり０１１０００のブロック選択コードに対応する場合（表１参照）、ブロック選択線ＢＺ５，ＢＺ２，ＢＺ１，ＢＺ０に対応するヒューズ６２が開放状態とされる。その結果、ノードＭＨ及びＭＬは両方とも高状態であり、その列アドレスが主アレイブロック１０3 に対応する場合にのみ冗長列３５0 の選択を可能とし、その場合に、ラインＢＺ３及びＢＺ４は両方とも高レベルにある。
【００５３】
メモリ１により受取られた列アドレスが冗長列デコーダ３６0 内のヒューズ６２によりプログラムされているブロック及び列アドレスに対応し、且つメモリ１により受取られた行アドレスが冗長列３５0 により貢献されるアレイの半分と関連するもののうちの一つ（ＮＯＲゲート７２へ供給されるラインＬＳＥＬＣが低状態）である場合には、ＮＡＮＤゲート７４への全ての入力は高論理レベルにある。従って、ＮＡＮＤゲート７４は、ラインＲＣＯＬＴ0 上に高論理レベルを供給し且つラインＲＣＯＬＣ0 上に低論理レベルを供給し、冗長列３５0 に対するパスゲート４６Ｔ，４６Ｃをターンオンし、且つ受取った行アドレスに対応してその中のメモリセル４０へのアクセスを可能とする。
【００５４】
従って、冗長列デコーダ３６0 内のヒューズ５１，６２のプログラミングは、それと関連する冗長列３５0 により置換されるべき列を決定する。冗長列デコーダ３６の各々が同様に構成されているので、このメモリ１の実施例においては、メモリ１の各メモリ半分における最大で８個の冗長列３５が、置換されるべき列が位置されている主アレイブロック１０に拘らず、一つの列を置換させるためにプログラムすることが可能である。その結果、本発明により提供される列冗長性アーキテクチャは、列の置換における柔軟性を与え、従って比較的少ない数の列に対して高いレベルの修復可能性を提供している。
【００５５】
冗長列デコーダ３６のこの構成は、特に、行及び列の両方にとって、従来の冗長デコーダと比較して有益的なものである。従来の冗長デコーダは、デコーダ内の真及び補元アドレス対の各々に対して、上述した如きイネーブル回路５５などのインバータ回路を有しており、且つ、例えば回路５５などのイネーブル回路を有しており、この様な従来のデコーダにおいては、例えばＮＡＮＤなどの論理ゲートが真／補元アドレス線の各々から、且つイネーブル回路自身から入力を受取っていた。これと対照的に、パスゲート６１は、イネーブル回路５５により制御され、従って出力論理ゲート（即ち、ＮＡＮＤ７０，７４）の入力端は、イネーブル回路へ接続することは必要ではない。このことは、内部ＮＡＮＤスタック即ち積層体から直列装置のうちの一つを取除いており、従ってスイッチング速度を改善している。
【００５６】
更に、本発明のこの実施例に基づく冗長列デコーダ３６は、真及び補元アドレス線に対して減少され且つよりバランスされた負荷を提供する。例えば、冗長がイネーブルされない場合には、全てのパスゲート６１はターンオフされ、真及び補元アドレス線は、負荷として、ターンオフされたトランジスタの接合容量を有するものに過ぎず、従来のデコーダにおいては、真／補元アドレス線対の一つは、接合容量のみならず、パスゲートの導通状態にあるゲート容量＋下流側の論理ゲートのゲート容量が関与し、従ってその負荷は、その相補的な対となる線より一層大きく且つアンバランスしたものとなる。従って、メモリ１の性能は、本明細書に記載した冗長デコーダにより改善され、特にその修復されていない状態において改良されている。
【００５７】
冗長列デコーダ３６は、更に、従来の冗長デコーダよりも少ない数のトランジスタで実現することが可能である。この様な構成はより多くのヒューズの犠牲において達成されるが、本発明に基づく冗長列デコーダ３６に対して必要とされるレイアウト面積は、ほとんどの適用における従来のデコーダのものから減少されたものである。更に、本発明のこの実施例に基づく場合にはより多くのヒューズが必要であるが、各場合において焼切されるヒューズの最悪の場合の数は同じであり、従って、本発明によりテスト時間のペナルティが課されることはない。
【００５８】
勿論、冗長行が設けられる場合に、本発明に基づいて冗長列デコーダ３６として冗長行デコーダを同様に構成することが可能である。更に、上述した説明から明らかな如く、本発明のこの実施例に基づく冗長デコーダ技術は、真／補元アドレスライン対と共に、且つプレデコードした選択線と共に（ブロック選択部５０0 の場合における如く）使用することが可能である。
【００５９】
上述した如く、二つの検知／書込み回路２３が、任意のアクセスにおいて冗長列３５に対して使用可能である（各アレイ半分における四つの冗長列３５は検知／書込み回路２３の各々に割当てられている）。このことは、同一のアレイ半分における二つの冗長列デコーダ３６を同一の列アドレスでプログラム即ち書込むことを可能としており、その場合に同一のアクセスで冗長列３５のうちの二つをアクセスすることを可能とする。なぜならば、本発明は、各プログラムした冗長列デコーダに対し、冗長検知／書込み回路２３の各々が割当てられるべきどの入力／出力端子ＤＱの選択を可能とするからである。このことは、冗長マルチプレクサ３９により達成され、その一例を図６に示してある。
【００６０】
図６における冗長マルチプレクサ３９ａ0 は、図１及び２の冗長マルチプレクサブロック３８ａ内の冗長マルチプレクサ３９ａのうちの一つである。従って、冗長マルチプレクサ３９ａ0 は冗長検知／書込み回路２３1 と関連しており且つ冗長検知／書込み回路２３0 とは関連しておらず、且つ冗長検知／書込み回路２３1 により検知されるか又はそれに対して書込みが行なわれる冗長列３５と関連している。従って、図６の冗長マルチプレクサ３９ａ0 は、入力として、冗長列選択ブロック３４ａ内の冗長列デコーダ３６0 乃至３６3 から冗長列選択線ＲＣＯＬＴ0 乃至ＲＣＯＬＴ3 を受取り、且つ、更に、冗長列選択ブロック３４ｂ内の冗長列デコーダ３６12乃至３６15から冗長列選択線ＲＣＯＬＴ12乃至ＲＣＯＬＴ15を受取る。
【００６１】
冗長列選択線ＲＣＯＬＴの各々は関連するＮチャンネルトランジスタ７９のゲートにおいて受取られ、該トランジスタは、そのドレインを関連するヒューズ７８へ接続しており且つそのソースを接地へ接続している。前述した如く、冗長列選択線ＲＣＯＬＴは、それの関連する冗長列３５が列アドレス（及び、この例においては、行アドレスのうちの１ビット）により選択される場合に、それの関連する冗長列デコーダ３６により高論理レベルへ駆動される。ヒューズ３８の各々は、それの関連するトランジスタ７９のドレインとノード７７との間に接続されている。Ｐチャンネルプルアップトランジスタ７６は、そのソース／ドレイン経路をノード７７とＶcc電源との間に接続しており、且つそのゲートを接地へバイアスしており、トランジスタ７６は、好適には、比較的小型のトランジスタであり、従ってノード７７がトランジスタ７９のうちの一つにより低状態へプルされる場合に、それを介して過剰なＤＣ電流が引出されることはなく、一方、それがトランジスタ７９のうちの何れかにより低状態によりプルされない場合には、ノード７７を高状態へプルすることが可能である。ノード７７の状態は、インバータ８１，８３を介して、ラインＲＳＥＬ１0 上の信号として送給される。
【００６２】
以下に更に詳細に説明する如く、ラインＲＳＥＬ１0 は、低論理レベルにある場合に、入力／出力端子ＤＱ0 へ印加されるべき冗長検知／書込み回路２３1 からの冗長データの選択を可能とする。更に、ラインＲＳＥＬ１0 はパスゲート８０Ｔ，８０Ｃ内のＰチャンネルトランジスタのゲートへ接続されており、一方インバータ８１の出力端からのその補元はパスゲート８０Ｔ，８０Ｃ内のＮチャンネルトランジスタのゲートへ接続される。従って、ノード７７における低論理レベルは、入力／出力端子ＤＱ0 からの入力データ線ＤＴ0 ，ＤＣ0 を冗長検知／書込み回路２３1 の書込み回路５４へ接続されている冗長入力データ線ＲＤＴ1 ，ＲＤＣ1 へ結合させる。
【００６３】
動作について説明すると、冗長列デコーダ３６内のヒューズを開放状態とさせることにより冗長がイネーブルされる場合には、各選択された冗長列３５が関連されるべき入力／出力端子ＤＱの選択は、冗長マルチプレクサ３９内の選択したヒューズ３８を開放状態とさせることにより行なわれる。この例においては、置換されるべき主アレイ列が検知される場合に冗長がイネーブルされると、テストプログラムが使用されるべき各冗長列３５と置換したアドレスに対してそれが関連する入力／出力端子ＤＱとの間の関連性を決定せねばならない。アクセスされるべき各冗長列３５に対して、そのヒューズ７８は冗長列３５が通信を行なうことのない入力／出力端子と関連する各冗長マルチプレクサ３９内において開放状態とされ、その入力／出力端子と関連する冗長マルチプレクサ３９内において、冗長列３５に対するヒューズ７８は不変のまま維持される。冗長マルチプレクサ３９のプログラミングが完了すると、アクセスされるべき各冗長列３５に対して、そのヒューズ７８のうちの一つのみが不変のままとされ、即ち動作可能な入力／出力端子ＤＱと関連する冗長マルチプレクサ３９内のヒューズ７８のみが不変のままに維持される。注意すべきことであるが、冗長マルチプレクサ３９はそのヒューズ７８のうちの１個を超えたものを不変のままとすることが可能である。なぜならば、冗長列３５の複数個のもの（勿論、異なった列アドレス値に対応している）が同一の入力／出力端子ＤＱと関連している場合があるからである。例えば、選択された場合に入力／出力端子ＤＱ0 と通信状態となる冗長列３５が３５2 及び３５12である場合には、冗長マルチプレクサ３９ａ0 内のヒューズ７８0 ，７８1 ，７８3 ，７８5 ，７８6 ，７８7 が全て開放状態とされ、且つヒューズ７８2 及び７８4 は不変のまま維持される。他方の冗長マルチプレクサ３９ａ内の対応するヒューズ７８2 及び７８4 は開放状態とされる。なぜならば、冗長列３５2 及び３５12は、端子ＤＱ0 以外の入力／出力端子ＤＱの何れとも通信状態となることがないからである。
【００６４】
冗長列デコーダ３６による列アドレスのデコード動作が完了する前に、全てのラインＲＣＯＬＴは低論理レベルにある。このことは、ノード７７をしてトランジスタ７６を介して高レベルに残存させ、従って、冗長マルチプレクサ３９ａ0 の出力端におけるラインＲＳＥＬ１0 はインバータ８１，８３を介して高レベルへプルされる。冗長列デコーダ３６によりデコードされる列アドレスが、対応するヒューズ７８が不変のまま残存する冗長列３５の何れかに対応しない場合には、ノード７７はトランジスタ７９と不変のままのヒューズ７８の組合わせを介して低状態へプルされる。しかしながら、冗長列デコーダ３６によりデコードされる列アドレスが、それの対応するヒューズ７８が不変のままである冗長列３５のアドレスと一致する場合には、関連するトランジスタ７９をターンオンすると、不変のままのヒューズ７８を介してノード７７を低状態へプルする。次いで、ラインＲＳＥＬ１0 上において低論理レベルが駆動され、読取り動作及び書込み動作の両方に対して、冗長検知／書込み回路２３1 を入力／出力端子ＤＱ0 へ接続させる。
【００６５】
従って、本発明のこの実施例に基づく冗長マルチプレクサ３９の使用は、冗長列３５の利用において著しい柔軟性を与えている。冗長列３５のうちの何れか一つを、本発明に基づく比較的簡単なアルゴリズムによって、使用可能な入力／出力端子ＤＱのうちの何れか一つへマップさせることが可能である。冗長マルチプレクサ３９は、比較的少ない数のトランジスタでこの様なマッピングを与え、その場合のデータ線に与える負荷は最小であり、且つ、主メモリセルと相対的に冗長位置をアクセスする場合の性能の劣化はほとんどない。従来のマッピング回路は、本発明によるものよりも著しく多数のトランジスタを必要としており、従ってデータ線に対し比較的高い負荷を提供し、しばしば冗長セルと主メモリセルとの間において異なったアクセス時間を発生していた。
【００６６】
次に、図７を参照して、入力／出力回路２０内に位置されており且つ上述した如くに発生されるラインＲＳＥＬ０k ，ＲＳＥＬ１k によって冗長マルチプレクサ３９ａk ，３９ｂk の出力により制御される出力マルチプレクサ８４k について詳細に説明する。図７に示した如く、出力マルチプレクサ８４k は、主アレイブロック１０と関連するデータドライバ１５の適宜のものにおける如く、データバス２２内のデータバス導体ＤＢＵＳk の関連する一つへ接続されている。本発明のこの実施例においては、冗長列３５のうちの一つにより置換されるべき主列は物理的にディスエーブルされるものではなく、その代わりに、出力マルチプレクサ８４がデータバス導体ＤＢＵＳk か又は冗長検知／書込み回路２３の出力端が関連する入力／出力端子ＤＱk と通信状態とされるかを単に選択する。
【００６７】
出力マルチプレクサ８４k 内にはパスゲート８８が設けられており、それはＮチャンネル及びＰチャンネルトランジスタから形成されており、それらのソース／ドレイン経路はデータバス導体ＤＢＵＳk とノード９５k との間に並列接続されている。ノード９５k は出力ドライバ８２k へ接続しており、それは従来の態様で入力／出力端子ＤＱk を駆動する。任意の従来の出力ドライバ回路を出力ドライバ８２k として使用することが可能であるが、好適な出力ドライバは本願出願人に譲渡されており１９９１年１２月１７日付で出願された米国特許出願（代理人ドケット番号９１−Ｃ−１１０）に記載されているものである。
【００６８】
更に、ノード９５k に接続してパスゲート９０0 ，９０1 が設けられており、その各々はＮチャンネル及びＰチャンネルトランジスタから形成されており、それらのソース／ドレイン経路はノード９５k とラインＲＳＮＴ0 ，ＲＳＮＴ1 との間に並列接続されている。上述した如く、ラインＲＳＥＮＴは検知されるデータ状態に応答して冗長検知／書込み回路２３により提供される真データ状態線である。
【００６９】
ラインＲＳＥＬ０k 及びＲＳＥＬ１k 上の信号は、どのパスゲート８８，９０0 又は９０1 が読取り動作のために導通状態となるかを制御する。ラインＲＳＥＬ０k はパスゲート９０0 内のＰチャンネルトランジスタのゲートへ接続しており、ＮＡＮＤゲート８６の入力端へ接続しており、且つ、インバータ９１0 を介して、パスゲート９０0 内のＮチャンネルトランジスタのゲートへ接続している。同様に、ラインＲＳＥＬ１k はパスゲート９０1 内のＰチャンネルトランジスタのゲートへ接続しており、ＮＡＮＤゲート８６の入力端へ接続しており、且つ、インバータ９１1 を介して、パスゲート９０1 内のＮチャンネルトランジスタのゲートへ接続している。ＮＡＮＤゲートの出力端は、パスゲート８８内のＰチャンネルトランジスタのゲートへ結合しており、且つインバータ８９を介してパスゲート８８内のＮチャンネルトランジスタのゲートへ結合している。
【００７０】
動作について説明すると、冗長がイネーブルされない場合、又は冗長がイネーブルされるが列アドレスが入力／出力端子ＤＱk と関連する冗長列３５が選択されるアドレスと一致しない場合には、ラインＲＳＥＬ０k 及びＲＳＥＬ１k の両方は高論理レベルにある。パスゲート９０0 ，９０1 の両方はオフであり、且つパスゲート８８はオンであり、従ってデータバス導体ＤＢＵＳk はノード９５k へ接続され、冗長データ線ＲＳＮＴは排除される。読取り動作においては、出力ドライバ８２k はその入力／出力端子ＤＱk を、主アレイデータドライバ１５の選択された一つにより駆動される場合に、データバス導体ＤＢＵＳk のものに対応するデータ状態へ駆動する。
【００７１】
しかしながら、冗長がイネーブルされる場合、及びメモリ１により受取られる列アドレスが入力／出力端子ＤＱk と関連すべき冗長列３５のうちの一つと対応する場合には、適宜の冗長マルチプレクサ３９ａk ，３９ｂk がそれの対応するラインＲＳＥＬ０k 又はＲＳＥＬ１k を低論理レベルへ駆動する。このことは、ＮＡＮＤゲート８６の出力端を高論理レベルへ移行させ、パスゲート８８をターンオフさせ且つノード９５k をデータバス導体ＤＢＵＳk から分離させ、従って置換されるべき主列と関連するデータドライバ１５によりその上に駆動されるデータ状態は無視される。低状態へ駆動されるラインＲＳＥＬk のうちの一つと関連するパスゲート９０のうちの一つがターンオンされ、従って関連する冗長検知／書込み回路２３からのデータ線ＲＳＥＮＴはノード９５k へ接続される。従って、出力ドライバ８２k は、故障した主列を置換した冗長列３５内の選択されたメモリセル４０に対応する論理レベルを提供する。
【００７２】
上述した如く、選択した冗長検知／書込み回路２３に対する冗長入力データ線ＲＤのカップリング即ち結合は、冗長マルチプレクサ３９内において行なわれる。置換した列内のメモリセルへのデータ状態の書込みは関係がないので、置換された列が出力マルチプレクサ８４の動作により無視される場合に、主入力データバスからの切断が必要とされることはない。本発明のこの実施例に基づいてメモリ１を実現するために必要とされるチップ面積は比較的効率的なものである。なぜならば、列切断ヒューズが必要とされることがないからである。
【００７３】
出力マルチプレクサ８４のうちの一つがメモリ１内の入力／出力端子の各々と関連しており、従って、この実施例においては、この様な８個の出力マルチプレクサが設けられている。勿論、差動データバスが設けられる場合には、出力マルチプレクサ８４の各々は、必然的に、二重化されねばならず、従って主データ及び冗長データの多重化が出力ドライバ８２の差動入力に対して行なわれる。出力マルチプレクサを使用することが可能なデータバス導体技術の別の例は、本願出願人に譲渡されている１９９１年１２月１７日付で出願された米国特許出願（代理人ドケット番号９１−Ｃ−１１１）に記載されている。勿論、その他の従来のデータ通信技術を本発明に関連して使用することも可能である。
【００７４】
次に、図８を参照して、冗長検知／書込み回路２３1 の動作を制御するための冗長制御回路９２1 の構成及び動作について説明する。勿論、冗長検知／書込み回路２３0 を制御するためにメモリ１内に同様に構成された冗長制御回路９２0 が設けられている。冗長制御回路９２は、冗長列アクセスを実施するためにメモリ１内のあるタイミング信号の動作を制御し、特に、冗長検知クロックＲＳＣＬＫ（図４参照）により冗長検知／書込み回路２３内のセンスアンプ４８のタイミングを制御する。
【００７５】
従来のメモリ内に冗長要素、特に冗長列を組込むことは、通常、メモリに対するアクセス時間をより遅いものとさせる。このことは、従来の構成においては、受取ったアドレスが冗長要素をイネーブルさせるべきアドレスと一致するか否かを決定するために付加的なレベルのデコード動作が与えられることに起因するものである。特定されるアクセス時間は最悪の場合のアクセスに依存するものであり、且つ冗長要素のアクセスは主要素のものから遅延されるものであるから、冗長要素に対する付加的なデコード動作のために必要とされる時間遅延は、特定された装置性能に直接的に影響を与える。
【００７６】
しかしながら、本発明のこの実施例においては、冗長列３５への読取りアクセスに対して必要とされる付加的な遅延は、制御回路９２による冗長検知／書込み回路２３の制御により最小とされているか又は除去されている。例えば、制御回路９２1 は、その入力端において冗長列選択線ＲＣＯＬＣ0 乃至ＲＣＯＬＣ3 を受取るＮＡＮＤゲート９４ａ及びその入力端において冗長列選択線ＲＣＯＬＣ12乃至ＲＣＯＬＣ15を受取るＮＡＮＤゲート９４ｂを有しており、上述した如く、冗長列選択線ＲＣＯＬＣ0 乃至ＲＣＯＬＣ3 及びＲＣＯＬＣ12乃至ＲＣＯＬＣ15は、低状態である場合に、それらの冗長列３５の選択を表わし、その各々は冗長検知／書込み回路２３1 と関連している。ＮＡＮＤゲート９４ａ，９４ｂの出力は、制御線ＣＲＤにおける如く、ＯＲゲート９６の入力端において受取られる。ＡＮＤゲート９８の一つの入力端はラインＲＤＢＬＫを介してＯＲゲート９６の出力を受取り、且つＡＮＤゲート９８の他方の入力端はＡＴＤ回路２５からのラインＡＴＤＣを受取り、ラインＡＴＤＣは、低論理レベルパルスによりアドレス遷移を表わす。ＡＮＤゲート９８の出力はラインＲＳＣＬＫ1 を駆動し、それは、冗長検知／書込み回路２３1 内のセンスアンプ４８によるデータの検知を制御するクロックである。
【００７７】
ＡＴＤ回路２５からのラインＡＴＤは、更に、ＮＯＲゲート９７の一つの入力端により受取られ、且つ遅延ゲート９３により受取られ、遅延ゲート９３の出力端はＮＯＲゲート９７の他方の入力端へ結合されている。ＮＯＲゲート９７の出力端はＮＯＲゲート９９の一方の入力端へ結合されており、それはその他方の入力端においてラインＣＥＣを受取り、ラインＣＥＣは、低論理レベルにおいてメモリ１がイネーブルされていることを表わす。ＮＯＲゲート９９の出力端はラインＣＲＤを駆動し、そうであるから、ＯＲゲート９６の入力端へ結合されている。
【００７８】
注意すべきことであるが、ラインＡＴＤ，ＡＴＤＣは、メモリ１のアドレス端子においてのみならず、例えばチップイネーブル、読取り／書込み選択、出力イネーブル、及びその他の同様の信号を受取るような制御端子においての遷移の検知を表わすことが可能である。更に、特に、メモリ１のチップ寸法が大きい場合には、複数個のＡＴＤ回路２５をチップの種々の領域（例えば、上部及び下部）に対して使用することが望ましい場合があり、その場合には必要に応じて遅延を挿入し、従って例えば制御回路９２により受取られるような各々のタイミングを他のものと一貫性のあるものとする。複数個のＡＴＤ回路を使用する場合には、ラインＡＴＤ，ＡＴＤＣはその出力の論理的ＯＲ（又は、場合によりＮＯＲ）として発生される。
【００７９】
制御回路９２の動作、及び本実施例に基づくメモリ１の動作について、大略、図９を参照して説明するが、その場合に、冗長列３５2 がプログラムされているアドレスに対応する列アドレスを有するメモリセルに対しての読取り動作の例について説明する。例えば冗長列３５に対しての書込み動作及びその他の従来のタイプのメモリアクセスなどのその他のサイクルを実施する場合のメモリ１の動作は上述した説明、特に、図９に示した例示的な動作に関連して行なった説明を参照した場合には当業者にとって自明なものである。尚、メモリ１の動作に関しての以下の説明は前述した図１乃至８の全ての図面を参照して行なう。
【００８０】
動作に関しては、この例のメモリサイクルはメモリ１のアドレス端子において受取られる新たなアドレスと共に開始する（図９のラインＡＤＤＲ上に示してある）。アドレス端子Ａの一つ又はそれ以上においての遷移の検知に応答して、ＡＴＤ回路２５はラインＡＴＤ上に高レベルパルスを発生し且つラインＡＴＤＣ上に低レベルパルスを発生する。ラインＡＴＤＣ上の低論理レベルは、更に、ＡＮＤゲート９８の出力端におけるラインＲＳＣＬＫ1 を低論理レベルのままとさせる（尚、前のサイクルは冗長検知／書込み回路２３1 により作用される冗長列３５へのアクセスではなかったものと仮定する。一方、そうであった場合には、ラインＲＳＣＬＫ1 はこの時点において低状態へ駆動される）。
【００８１】
ラインＡＴＤ上の高論理レベルに応答して、ＮＯＲゲート９７の出力端は低状態へ駆動され、且つ、メモリ１がイネーブルされると仮定すると（即ち、ラインＣＥＣが低状態）、ＮＯＲゲート９９はラインＣＲＤ上に高論理レベルを発生する。このことは、ＯＲゲート９６をして、ＡＮＤゲート９８へ提供される如く、ラインＲＤＢＬＫを高状態へ駆動し、且つ遅延ゲート９３の遅延時間（図９におけるｔ93）がＡＴＤパルスの終了後に経過するまで、ラインＲＤＢＬＫを高状態に維持する。
【００８２】
しかしながら、ラインＣＲＤが高状態へ移行する時に、冗長列デコーダ３６を介してのデコードされた列アドレス信号の伝搬はいまだ完了していない（特に、選択された列アドレスに基づいて信号ＲＤＢＬＫはいまだにアサート即ち活性状態とされていない。）。ラインＣＲＤがその期間中にラインＲＤＢＬＫを高状態とさせるので、ラインＡＴＤＣ上に表わされるＡＴＤパルスの終了は、ラインＲＳＣＬＫ1 を高状態へ駆動することにより冗長検知／書込み回路２３1 内のセンスアンプ４８の動作を開始させ、冗長検知／書込み回路２３0 はこの時にその制御回路９２0 により同様にイネーブルされる。特に冗長列デコーダ３６におけるデコード遅延と、ＮＡＮＤ９４ａ，９４ｂ及びＯＲ９６により行なわれる加算動作の組合わせのために、本発明のこの実施例に基づいてラインＲＤＢＬＫを強制的に高状態とすることにより、一致する列アドレス値にのみ基づいてラインＲＤＢＬＫ上に信号を発生する十分前に両方の冗長センスアンプ４８がターンオンすることを確保している。その他の制御信号も同様に発生され、例えば、冗長検知／書込み回路２３においての平衡化を制御するための制御信号も発生される。このラインＲＤＢＬＫを早期に高状態へ強制させるので、冗長検知／書込み回路２３は、主検知／書込み回路１３と同時にターンオンし、且つ、冗長列３５が選択される場合には、それと関連する冗長検知／書込み回路２３のうちの一つがオン状態を維持する。この動作は、冗長列３５内のメモリセルのアクセスと主アレイブロック１０内のメモリセルのアクセスとの間のアクセス時間差を取除いている。
【００８３】
冗長検知／書込み回路２３1 と関連する冗長列３５のうちの何れもが選択されない場合には、冗長列選択線ＲＣＯＬＣ0 乃至ＲＣＯＬＣ3 及びＲＣＯＬＣ12乃至ＲＣＯＬＣ15の何れもが低状態へ駆動されることはなく、従ってＮＡＮＤゲート９４ａ，９４ｂの出力端は低状態を維持する。ＡＴＤパルスが完了した後の遅延時間ｔ93の終了時に、ラインＣＲＤは低状態へ復帰し、且つ、両方のＮＡＮＤゲート９４ａがそれらの出力端において低状態である場合には、ラインＲＤＢＬＫは、ラインＲＳＣＬＫ1 と同じく、低状態へ復帰する。従って、冗長検知／書込み回路２３1 内のセンスアンプ４８は、その冗長列３５のうちの何れもが選択されない場合には、ターンオフされる。
【００８４】
しかしながら、図９の実施例においては、メモリ１へ提供されるアドレスは、冗長列３５2 により置換されるべき主列のアドレスである。従って、最大桁行アドレスビットが冗長列３５2 に対応するアレイの半分を表わしているので、ラインＬＳＥＬＣは低状態へ駆動される。冗長列デコーダ３６2 内の列選択部５２2 により列アドレスのデコード動作が行なわれると、一致が存在するので、その中のノードＭＯ2 乃至Ｍ３3 の全ては高論理レベルへ移行する。更に、ブロックアドレスも一致するので、冗長列デコーダ３６2 内のブロック選択部５０2 内のノードＭＬ2 及びＭＨ2 も高論理レベルへ移行する。その一致の結果として、冗長列デコーダ３６2 はラインＲＣＯＬＣ2 上に低論理レベルを発生し且つラインＲＣＯＬＴ2 上に高論理レベルを発生し、関連するパスゲート４６Ｔ，４６Ｃをターンオンし、且つ冗長列３５2 内のビット線をバス２１へ結合させ且つ冗長列３５2 と関連する冗長検知／書込み回路２３1 へ結合させる。
【００８５】
遅延ゲート９３の遅延時間ｔ93が選択され、従って、それは、冗長列デコーダ３６が、アドレスがマッチする場合に、それらの冗長列選択線ＲＣＯＬＴ，ＲＣＯＬＣを駆動することが可能であった時間まで経過することはない。従って、図９を参照すると、この実施例においては、ラインＲＣＯＬＣ2 は、ラインＣＲＤ上の高レベルパルスの終了前にその冗長列デコーダ３６2 により低状態へ駆動される。そうであるから、ＯＲゲートの出力端におけるラインＲＤＢＬＫは、ＡＮＤゲート９８の出力端におけるラインＲＳＣＬＫ1 がそうする如く、高状態に止どまり、冗長検知／書込み回路２３1 においてセンスアンプ４８をオン状態に維持し、且つそれが、冗長列３５2 内の選択されたメモリセル４０の状態を検知することを可能とする。
【００８６】
その様なアドレスの一致から得られるラインＲＣＯＬＣ2 上の論理低レベル及びラインＲＣＯＬＴ2 上の高レベルは、更に、冗長マルチプレクサ３９ａへ送給即ち通信されている。この実施例においては、冗長列３５2 が、冗長マルチプレクサ３９ａ0 乃至３９ａ2 及び３９ａ4 乃至３９ａ7 内のラインＲＣＯＬＴ2 と関連する全てのヒューズ７８3 を開放状態とさせ、且つ端子ＤＱ3 と関連している冗長マルチプレクサ３９ａ3 内のヒューズ７８3 を不変の状態に存続させることにより、入力／出力端子ＤＱ3 へ割当てられている。従って、冗長マルチプレクサ３９ａ3 内のノード７７は、ラインＲＣＯＬＴ2 により低状態へ駆動され、それはラインＲＳＥＬ１3 を低状態へ駆動し、冗長検知／書込み回路２３1 を入力／出力端子ＤＱ3 と関連する出力ドライバへ接続させる。このアクセス時間の完了時において、冗長列３５2 における選択されたメモリセル４０の内容は端子ＤＱ3 において表われ、そのアクセスを完了する。
【００８７】
本発明に基づく冗長制御回路９２の結果として、冗長列３５内のメモリセル４０のアクセス時間は、冗長列デコーダ３６のデコード時間に依存するものではない。なぜならば、冗長検知／書込み回路２３内のセンスアンプ４８は、デコード動作の完了前の各アクセスにおいてイネーブルされるからである。例えば、図９に示した如く、冗長列アドレスデコード動作に依存した場合に、従って冗長列選択線ＲＣＯＬＣ2 に依存した場合に発生することのある制御信号ＲＳＣＬＫ1 の遷移を点線で示してある。更に、一致が発生しない場合には、センスアンプ４８は迅速にターンオフし（例えば、約２ナノ秒の後）、冗長検知／書込み回路２３のターンオンから発生する電力散逸を最小としており、更に、選択されない冗長列３５に対する冗長ビット線ＲＢＬ上には差電圧が存在しないので、この冗長検知／書込み回路２３の迅速なるターンオフ動作は、発振又はクローバ条件の危険性を取除いている。従って、改善されたアクセス時間は、電力散逸のペナルティが最小の状態で達成される。
【００８８】
デコード動作の前に冗長構成内でのその他の信号を発生するために同様の技術を使用することが可能であり、従って冗長の結果としてのアクセス時間の劣化を減少させている。例えば、メモリ１内の行線が、各主アレイブロック１０及び関連する冗長アレイブロック３０に対してパストランジスタによりローカルな行線へ接続されている行デコーダ２４ａ，２４ｂにより駆動されるグローバルな行線として構成されている場合には、冗長アレイブロック３０に対するローカルな行線が、冗長なアクセスが発生するか否かに拘らずに発生されるものであることが望ましい。このことは、冗長アレイブロックにおける行線をイネーブルさせる前に列デコード動作を完了することの必要性を取除いており、その代わりに、冗長アレイブロック３０内の全てのメモリセル４０は、パスゲート４６Ｔ，４６Ｃが選択された冗長列３５に対してイネーブルされる時間の前に、それらのビット線へ接続される。多くの場合において、各アクセスにおける冗長アレイブロック３０のイネーブル動作から発生する付加的な電力散逸に関するペナルティは、改善されたアクセス時間によりほぼ解消されるものと考えられる。特に、その様に発生する何らかの付加的な電力散逸ペナルティは、本発明により最小とされる。なぜならば、任意の列アドレス値に対して及び任意の入力／出力端子ＤＱに対しての冗長列３５のマッピングと相対的に、本発明の実施例において与えられる柔軟性により、冗長列３５の数を極めて小さな数に維持することが可能だからである（例えば、アレイ半分当り８個の列）。
【００８９】
本明細書に記載した列冗長アーキテクチャは、更に、その他の多くの顕著な利点を与えている。特に、本発明は、高効率の冗長技術を提供している。なぜならば、それは、各冗長列が、共通のワード線を有する任意の主アレイブロックへ割当てることを可能としており、且つ入力／出力端子のうちの任意の一つに対して割当てることを可能としているからである。このことは、高い修復歩留りを提供しながら、比較的小さなチップ面積で冗長列を実現することを可能としている。更に、上述した特定の冗長列デコーダ回路は、デコーダ回路において必要とされるトランジスタの数が少ないので、高い効率の実現可能性を提供している。このデコーダ回路は、更に、アドレス線上にバランスした負荷を与え、従って、特に、冗長性がイネーブルされない場合に、アドレスのデコード動作における性能を更に改善している。
【００９０】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明の好適実施例を組込んだメモリを示した概略ブロック図。
【図２】 図１のメモリ内の冗長列アーキテクチャを示した概略ブロック図。
【図３】 図２のアーキテクチャにおける一対の冗長列を示した概略図。
【図４】 図２のアーキテクチャにおける検知／書込み回路を示した概略図。
【図５】 図２のアーキテクチャにおける冗長列選択回路のうちの一つを示した概略図。
【図６】 図２のアーキテクチャにおける冗長入力／出力マルチプレクサのうちの一つを示した概略図。
【図７】 図１のメモリにおける最後のデータマルチプレクサのうちの一つを示した概略図。
【図８】 図２のアーキテクチャにおける制御回路の一部を示した概略図。
【図９】 冗長列からの読取りのための図１のメモリの動作を示したタイミング線図。
【符号の説明】
１ メモリ
１０ メモリアレイブロック
１３ センスアンプ
１５ データドライバ
２２ データバス
２４ 行デコーダ
２５ アドレス遷移検知（ＡＴＤ）回路
２６ 列デコーダ
２８ アドレスバッファ
２９ タイミング・制御回路
３０ 冗長アレイブロック
３４ 冗長列選択ブロック
３５ 冗長列
３６ 冗長列デコーダ
３８ 冗長マルチプレクサブロック
３９ 冗長マルチプレクサ
４０ メモリセル
４４ 平衡化トランジスタ
４６ パスゲート
４９ プレチャージトランジスタ
【産業上の利用分野】
本発明は、メモリアレイを有する集積回路の技術分野に関するものであって、更に詳細には、この様な回路における冗長技術に関するものである。
【０００２】
【従来の技術】
最近のメモリ集積回路、特に、例えばスタチックランダムアクセスメモリ（ＳＲＡＭ）及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの読取り／書込み回路は、物理的寸法及びその中でのメモリ位置の密度が極めて大きなものとなっている。例えば、２20個のアドレス可能な位置を有するＳＲＡＭ及び２22個のアドレス可能な位置を有するＤＲＡＭを現在容易に入手することが可能である。サブミクロンの特徴寸法の場合であっても、この様なメモリを有する集積回路チップの物理的寸法は、１８０平方ｋｍｉｌの程度の大きさのものとなる場合がある。更に、現在の多くの複雑なマイクロプロセサは、かなりの量のオンチップメモリを有しており、例えば６４キロバイト以上のリードオンリーメモリ及び６４キロバイト以上のランダムアクセスメモリなどのメモリを有している。この様な最近のマイクロプロセサの幾つかの物理的なチップの寸法は、２５０平方ｋｍｉｌの程度の大きさとなる場合がある。
【０００３】
公知の如く、集積回路チップにおける最小特徴寸法がより小さくなると、故障を発生することの可能な欠陥寸法（即ち、「壊滅的」欠陥の寸法）も縮小する。その結果、特に、大きなチップ寸法の場合には、壊滅的欠陥の寸法が減少する場合に適切な製造歩留りを達成することはより困難である。比較的大型の集積回路チップの単一の小さな欠陥に対する影響を減少させるために、最近の集積回路では、回路のメモリ部分における欠陥性の行及び列をそれぞれ置換させるために使用することの可能な予備の行及び列を使用している。予備の行又は列のうちの一つを置換することは、従来、デコーダ回路におけるヒューズを開放することにより（又は、場合により、アンチヒューズを閉成することにより）なされており、従って主メモリアレイ内の欠陥性の行又は列に対するアドレスを受取った場合に予備の行又は列へのアクセスがなされる。従来のヒューズは、レーザビームにより開放状態とさせることの可能なポリシリコンヒューズや、アバランシェ型のヒューズ及びアンチヒューズなどがある。
【０００４】
従来の冗長技術を組込んだメモリ装置の例としては、Ｈａｒｄｅｅ ｅｔ ａｌ．著「欠陥寛容性３０ｎｓ／３７５ｍＷ１６Ｋ×１ＮＭＯＳスタチックＲＡＭ（Ａ Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ ３０ ｎｓ／３７５ ｍＷ １６Ｋ ×１ ＮＭＯＳ Ｓｔａｔｉｃ ＲＡＭ）」、ジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．ＳＣ−１６、Ｎｏ．５（ＩＥＥＥ、１９８１）、４３５−４３頁及びＣｈｉｌｄｓ ｅｔ ａｌ．著「１８ｎｓ４Ｋ×４ＣＭＯＳＳＲＡＭ（Ａｎ １８ ｎｓ ４Ｋ × ４ ＣＭＯＳ ＳＲＡＭ）」、ジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．ＳＣ−１９、Ｎｏ．５（ＩＥＥＥ、１９８４）５４５−５１頁の文献に記載されている。従来の冗長デコーダの一例は、本願出願人に譲渡されている１９８６年２月２５日付で発行された米国特許第４，５７３，１４６号に記載されている。
【０００５】
しかしながら、冗長要素を包含するほとんどのメモリにおいて、冗長メモリセルへアクセスするために必要とされる時間は、主アレイ内のメモリセルへアクセスするのに必要とされる時間よりも一層長い。従って、メモリに対する最悪のアクセス時間は、通常、冗長要素をイネーブルさせることにより劣化される。アクセス時間劣化のかなりの部分が、受取ったアドレス値を冗長要素が応答すべきプログラムされたアドレス値（即ち、置換された主アレイ要素のアドレス）と比較する冗長要素に関連したデコーダにおける付加的な遅延に起因するものであることが観察されている。
【０００６】
特に、メモリのチップ寸法が充分に大きなものである場合には、単にアドレス信号が冗長デコーダへ伝搬する場合にもかなりの遅延が存在する。
【０００７】
更に、複数個の冗長列を割当てる従来のメモリは単一の冗長センスアンプ（及び書込回路）と関連しており、通常、冗長デコーダの出力端において論理演算を行って、複数個の冗長列のうちのいずれか一つが選択されているか否かを決定し、且つ、そうである場合には、このような選択に応答してセンスアンプ（又は、場合により、書込回路）をイネーブル即ち動作可能状態とさせる。この論理演算は、例えば、ＮＡＮＤによる加算の場合があり、又、冗長メモリセルをアクセスするためのクリチカルタイミング経路において伝搬を与える。
【０００８】
その結果、多くのメモリにおいて、冗長メモリセルに対するアクセス時間は、通常、主メモリセルに対するものよりも一層遅いものである。勿論、アクセス時間仕様は、最悪の場合のアクセス条件によって充足されるものでなければならず、このような冗長メモリセルをイネーブルさせたメモリを修復されていないメモリよりも一層遅いものとしている。この性能上のロスは、製造上経済的な効果を有する場合がある。何故ならば、一層速度の速いメモリは市場においてより高い値段で販売されるからである。
【０００９】
【発明が解決しようとする課題】
本発明の目的とするところは、冗長メモリセルのアクセスと関連するアクセス時間の延長が減少されているか又は除去されているメモリを提供することである。
【００１０】
本発明の別の目的とするところは、著しい電力散逸のペナルティを伴うことなしにこのような改良した冗長メモリセルのアクセス能力を有するメモリを提供することである。
【００１１】
【課題を解決するための手段】
本発明は、受取ったアドレス値が選択されるべき冗長メモリセルのものと一致するか否かにかかわらず、サイクルの開始に応答して冗長メモリセルと関連するセンスアンプへイネーブル信号を発生する回路の形態で、冗長メモリセルを具備する集積回路メモリに組込むことが可能である。該イネーブル信号は、受取ったアドレス値がプログラムされている冗長アドレスと一致しない場合には、比較的迅速にターンオフされ、不必要な電力散逸を最小としている。前もってセンスアンプをイネーブル即ち動作可能状態とさせることにより、冗長デコーダ回路を介してのアドレス信号のデコード動作及び加算動作のために必要な付加的遅延によって読取アクセス時間が長くされることはない。
【００１２】
【実施例】
次に、図１を参照して、本発明の好適実施例に基づいて構成された集積回路の一例について説明する。この例においては、メモリ１はスタチックランダムアクセスメモリ（ＳＲＡＭ）であり、複数個のブロック１０内にそのメモリセルを有しており、それらのブロックは、図１においては、この様なメモリにおけるそれらの物理的な位置の一例に従って示されている。尚、冗長列を有するメモリアレイを具備するその他のタイプの集積回路に対しても本発明を適用することが可能であり、その様な集積回路は、例えばリードオンリーメモリ、ＦＩＦＯ、ＤＲＡＭなどのその他のタイプのメモリや、マイクロプロセサ及びその他のメモリを組込んだ論理装置を包含するものである。
【００１３】
従来における如く、メモリ１におけるメモリセルは行及び列の形態で配列されている。この例においては、メモリ１は１２８Ｋ×８の行列からなる１ＭｂｉｔのＳＲＡＭであり、メモリ１は１０２４個の行の各々に対して１０２４個の列を有している。勿論、本発明は、メモリの集積度及び機能性に従ってその他の行列の構成に対しても適用可能なものである。注意すべきことであるが、メモリ１における行及び列の指定、特に以下に説明すべき冗長列アーキテクチャの指定は、複数個のメモリセルがワード線により選択されるアレイ方向のことを意味するために行という用語を使用する。従来のメモリにおいては、選択された行内のメモリセルの各々が、通常、１本又は相補対のビット線へ結合されている。本明細書においては、列という用語は、選択された行における一つ又はそれ以上のメモリセルが読取り又は書込みのアクセスのために選択されるアレイ方向のことを意味するために使用される。従来のメモリにおいては、このことは、通常、ビット線のうちの一つをセンスアンプ／書込み回路へ又は内部データバスへ結合することにより達成される。この様な行及び列の用語の使用は、当該技術分野における一般的な理解と一貫性を有するものである。
【００１４】
アドレス端子Ａ0 乃至Ａn は、アクセスされるべきメモリセルの指定に従ってアドレス信号を受取る。従来の態様においては、アドレス端子Ａ0 乃至Ａn はアドレスバッファ２８へ接続されており、それは受取ったアドレス信号をバッファし且つ該アドレス信号のうちの一部をバスＲＯＷを介して行デコーダ２４ａ，２４ｂへ送給し且つ残りの部分をバスＣＯＬを介して列デコーダ２６ａ，２６ｂへ送給する。行デコーダ２４ａ，２４ｂは、従来の態様で選択したワード線をイネーブル即ち動作可能状態とさせることにより一行のメモリセルを選択し、且つ、この例においては、メモリアレイブロック１０の一側部に沿って位置されている。この例における列デコーダ２６ａ，２６ｂは、該アドレスの列部分に従ってセンスアンプ１３により検知されるべき選択された行内の８個のメモリセルを選択する。
【００１５】
この例に基づくメモリ１においては、メモリセルは１６個の主アレイブロック１０0 乃至１０15にグループ化されている。勿論、アレイブロック１０の数は、メモリ１の所望の機能性に従ってそれぞれの具体的な実現例により異なることが可能である。このメモリの１６個の主アレイブロック１０への区画化は、例えばポータブルコンピュータにおいて使用されるような低電力メモリにおいて特に有益的なものである。なぜならば、選択されたメモリセルが位置されているブロック１０のみがサイクル期間中にイネーブル即ち動作可能状態とされることが必要であるに過ぎないからである。この例においては、各主アレイブロック１０は６４個の列を有している。ブロックの選択は、行アドレスビットのうちの一つ（上側半分か又は下側半分かを表わす）及び列アドレスビットのうちの４個（選択されるべき１６個の主アレイブロック１０のうちの一つを表わす）に基づいて行なうことが可能である。尚、本願出願人に譲渡されている１９９０年９月２６日付で出願した米国特許出願第５８８，６０９号に記載される如く、主アレイブロック１０の間にラッチ型行線リピータを設けることにより活性電力を更に減少させることが可能である。
【００１６】
一方、前記主アレイブロック１０のうちの一つにおける一つの行の選択は、それに対して動作可能な主アレイブロック１０を横断して延在する行デコーダ２４ａ，２４ｂにより発生されるグローバルワード線により行なうことが可能である。主アレイブロック１０の各々におけるメモリセルがそれらのビット線へ接続されるパスゲートは、この変形配列においては、各行部分に対しての各主アレイブロック１０内にのみ延在するローカルワード線により制御される。この配列においては、各グローバルワード線とローカルワード線との間に接続されているパストランジスタは、列アドレスのブロック部分に基づいてイネーブルされ、従って列アドレスにより選択された主アレイブロック１０と関連するローカルワード線のみがイネーブルされ、従って各メモリサイクルの活性電力散逸を減少させている。この様な配列の一例は、Ｓａｋｕｒａｉ ｅｔ ａｌ．「ダイナミック二重ワード線を有する低電力４６ナノ秒２５６キロビットＣＭＯＳスタチックＲＡＭ（Ａ Ｌｏｗ Ｐｏｗｅｒ ４６ ｎｓ ２５６ ｋｂｉｔ ＣＭＯＳ Ｓｔａｔｉｃ ＲＡＭ ｗｉｔｈ Ｄｙｎａｍｉｃ Ｄｏｕｂｌｅ Ｗｏｒｄ Ｌｉｎｅ）」、ＩＥＥＥ・ジャーナル・オブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．ＳＣ−１９、Ｎｏ．５（ＩＥＥＥ、１９８４年１０月）、５７８−５８５頁の文献に記載されている。
【００１７】
最も最近のＳＲＡＭ及びＤＲＡＭの場合における如く、メモリ１は、メモリサイクルにおける特定の点において例えばあるノード（例えば、ビット線）のプレチャージ及び平衡化などのある程度の動的動作を包含している。ＳＲＡＭ１におけるサイクルの開始は、アドレス遷移検知（ＡＴＤ）回路２５により行なわれるアドレス遷移の検知により発生する。ＡＴＤ回路２５は、好適にはアドレスバッファ２８の前において（図示した如く）、アドレス入力端Ａ0 乃至Ａn の各々へ接続しており、且つアドレス入力端Ａ0 乃至Ａn のうちの何れか一つ又はそれ以上においての遷移の検知に応答してラインＡＴＤ上にパルスを発生する。この様なパルスは、従来の態様でメモリ１の内部動作を制御する上で有用なものである。ＡＴＤ回路２５及びアドレスバッファ２８の好適な例は、本願出願人に譲渡されている１９９０年１０月２２日付で出願された米国特許出願第６０１，２８７号に記載されている。
【００１８】
その他の内部的動作機能は、タイミング・制御回路２９により制御され、該回路は、ラインＡＴＤを介してＡＴＤ回路２５から信号を受取り、且つ、更に、例えば端子ＣＥにおけるチップイネーブル信号や端子Ｒ／Ｗにおける読取り／書込み選択信号などの幾つかの外部的制御信号を受取る。タイミング・制御回路２９は、従来の態様でメモリ１内の種々の機能を制御するために、これらの入力に基づいて種々の制御信号を発生する。図１に示した如く、制御バスＣＢＵＳがセンスアンプ１３及びデータドライバ１５へ接続しており、その他の機能は、従来の態様でタイミング・制御回路２９により同様に制御される。尚、図面の簡単化のために、それらの接続は図１においては図示していない。
【００１９】
この例におけるメモリ１はバイト幅タイプのものであり、そうであるから、それは、８個の入力／出力端子ＤＱ0 乃至ＤＱ7 を有しており、該端子において、読取り動作期間中に出力データが供給され、且つ書込み動作期間中に入力データが受取られる。入力／出力回路２０はデータバス２２と端子ＤＱとの間に接続されており、且つそれらに接続されている従来の入力バッファ及び出力バッファを有している。好適なタイプの出力バッファは、本願出願人に譲渡されている１９９１年１２月１７日付で出願された米国特許出願（代理人ドケット番号９１−Ｃ−１１０）に記載されている。
【００２０】
主アレイブロック１０0 乃至１０15の各々は、図１に示した如く、対応するグループのセンスアンプ１３0 乃至１３15と関連している。この例においては、８個の個別的なセンスアンプ１３が各グループのセンスアンプ１３0 乃至１３15の中に設けられており、主アレイブロック１０0 乃至１０15の選択された一つから内部データバス２２を介して送給されるべき８ビットの各々に対し１個のセンスアンプ１３が設けられている。データドライバ１５0 乃至１５15のグループは、各々、データ信号を受取るため且つ内部データバス２２を駆動するために、対応するグループのセンスアンプ１３0 乃至１３15と関連しており、個別的なデータドライバ１５が、各グループ内の個別的なセンスアンプ１３と関連しており、データバス２２における各ライン（線）を駆動するために１個のデータドライバ１５が設けられている。
【００２１】
この例においては、メモリアレイは、更に、半分ずつに分割されており、即ち主アレイブロック１０0 乃至１０7 がアレイの半分を構成しており且つ主アレイブロック１０8 乃至１０15が他の半分を構成している。内部データバス２２がこれらのアレイの半分ずつの長さ方向に沿って走行しており、且つ図１に示した如く、それらの半分ずつの間に位置されている。この例においては、データバス２２は８個のデータ導体を有しており、各導体は、入力／出力端子ＤＱ0 乃至ＤＱ7 と関連しており且つ入力／出力回路２０を介してそれへ結合されている。各個別的なデータ導体は、１６個の主アレイブロック１０0 乃至１０15の１６個のデータドライバグループ１５0 乃至１５15の各々における対応するデータドライバ１５へ接続している。例えばメモリ１などの読取り／書込みメモリの場合、従来の態様で、選択したメモリセルへ書込むべき入力データを送給するために別個の入力データバスを使用することが可能である。一方、あるメモリ構成の場合に従来使用されている如く、データバス２２に沿って入力データを送給させることも可能である。
【００２２】
この例においては、データバス２２は、更に、好適には、８個のダミーデータ導体を有しており、その各々は、更に、本願出願人に譲渡されている１９９１年１２月１７日付で出願した米国特許出願（代理人ドケット番号９１−Ｃ−１１１）に記載される如く、電荷分割によりデータバス２２をプレチャージするために、１６個の主アレイブロック１０0 乃至１０15の１６個のデータドライバグループ１５0 乃至１５15の各々における対応するデータドライバ１５へ接続されている。本明細書において説明する如く、これらのダミーデータ導体の各々は、好適には、真データ導体の一つと物理的に類似しており、好適には、実質的に同一の長さ及び断面積を有しており、且つ同一の物質から形成されており、且つ、常に、その真データ導体と相対的に相補的な状態に維持される。
【００２３】
図１と図２とを共に参照して説明すると、メモリ１は、更に、一対の冗長アレイブロック３０ａ，３０ｂを有しており、その各々は主アレイブロック１０のアレイ半分の一方と関連している。図２は、図１に示したレイアウトと関係なしに、ブロック機能形態でメモリ１の冗長性アーキテクチャを示している。この実施例においては、冗長アレイブロック３０ａは、その中に、８個の冗長列２５0 乃至２５7 を有しており、その各々は主アレイブロック１０0 乃至１０7 においてメモリセルが選択されるのと同一の行アドレスに対応する行デコーダ２４ａから発生される行線に従って選択することの可能なメモリセルを有している。同様に、冗長アレイブロック３０ｂは８個の冗長列２５8 乃至２５15をその内部に有しており、該列の各々は、主アレイブロック１０8 乃至１０15においてメモリセルが選択されるのと同一の行アドレスに基づいて行デコーダ２４ｂから発生される行線に基づいて選択可能なメモリセルを有している。以下に更に詳細に説明する如く、冗長アレイブロック３０ａ，３０ｂの各々における８個の冗長列２５の各々は、そのアレイ半分における主アレイブロック１０のうちの何れか一つにおける一つの列を置換させることが可能であり（即ち、同一の行デコーダ２４ａ，２４ｂからの行線により選択可能）、且つ入力／出力端子ＤＱのうちの何れか一つと関連することが可能である。
【００２４】
冗長アレイブロック３０ａ，３０ｂと関連してそれぞれ冗長列選択ブロック３４ａ，３４ｂが設けられている。冗長列選択ブロック３４ａ，３４ｂの各々は、それと関連する冗長アレイブロック３０ａ，３０ｂにおける冗長列２５の各々に対し冗長列デコーダ３６を有している。各冗長列デコーダ３６は、関連する冗長列２５が対応する列アドレスを選択することの可能なヒューズを有しており、バスＣＯＬを介して列アドレスを受取り、且つそれと関連する冗長列２５へラインＲＣＯＬを介して選択信号を送給する。冗長列デコーダ３６ａ，３６ｂの各々は、更に、行デコーダ２４ａ，２４ｂからそれぞれ行選択線ＩＳＥＬ，ＲＳＥＬを受取り、ラインＬＳＥＬ，ＲＳＥＬの各々は、選択された行が行デコーダ２４ａ，２４ｂと関連するアレイ半分内に存在するか否かを表わし、従って最大桁行アドレスビットの状態に対応している。各冗長列デコーダ３６は、バスＣＯＬ上の列アドレスがそのヒューズの状態により表わされるアドレスと一致し且つそれと関連する行選択線ＩＳＥＬ，ＲＳＥＬ上の選択信号がそのアレイ半分内の一つの行が選択されることを表わす場合に、冗長性がイネーブルされると、その出力線ＲＣＯＬ上に選択信号を発生すべく動作することが可能である。冗長列デコーダ３６の動作については、以下に更に詳細に説明する。本発明のこの実施例においては二つの冗長検知／書込み回路２３0 ，２３1 が設けられており、その各々は、読取り動作又は書込み動作の何れが行なわれるべきかに依存して、冗長列２５内の選択されたメモリセル内に格納されているデータ状態を検知するかそれにデータを書込むことが可能である。本発明のこの実施例においては、冗長検知／書込み回路２３0 ，２３1 は、各々、各冗長アレイブロック３０ａ，３０ｂ内の４個の冗長列３５と関連しており、且つ相補的冗長データバス２１によりそれに接続されている。例えば、冗長検知／書込み回路２３0 は、冗長アレイブロック３０ａの冗長列３５4 乃至３５7 及び冗長アレイブロック３０ｂの冗長列３５8 乃至３５11と関連しており、且つ冗長検知／書込み回路２３1 は冗長アレイブロック３０ａの冗長列３５0 乃至３５3 及び冗長アレイブロック３０ｂの冗長列３５12乃至３５15と関連している。各冗長検知／書込み回路２３は、一対の相補的データ線ＲＳＮを介して検知した（即ち、読取った）データを入力／出力回路２０へ供給し、且つ冗長マルチプレクサブロック３８ａ，３８ｂからそれぞれ一対の相補線ＲＤ0 ，ＲＤ1 上の入力（即ち、書込み）データを受取る。
【００２５】
冗長マルチプレクサブロック３８ａ，３８ｂは、各々、各入力／出力端子ＤＱと一つずつ関連した８個の冗長マルチプレクサ３９を有しており、冗長マルチプレクサブロック３８ａは冗長検知／書込み回路２３1 と関連しており、且つ冗長マルチプレクサブロック３８ｂは冗長検知／書込み回路２３0 と関連している。各冗長マルチプレクサ３９は、それと関連する冗長検知／書込み回路２３と関連する冗長列デコーダ３６により発生される全ての８個の冗長列選択信号ＲＣＯＬを受取る。この例においては、冗長マルチプレクサブロック３８ａは冗長列選択信号ＲＣＯＬ0 乃至ＲＣＯＬ3 及びＲＣＯＬ12乃至ＲＣＯＬ15を受取り、一方冗長マルチプレクサブロック３８ｂは冗長列選択信号ＲＣＯＬ4 乃至ＲＣＯＬ11を受取る。冗長マルチプレクサ３９の各々は、その受取った冗長列選択信号ＲＣＯＬのうちのどの一つ（又はそれ以上のもの）がそれと関連する入力／出力端子ＤＱに対応するかを決定するヒューズを有しており、且つその関連する冗長検知／書込み回路２３の出力をその出力線ＲＳＥＬ上の信号によりそれと関連する入力／出力端子ＤＱ用のドライバへ供給し、更に、各冗長マルチプレクサ３９は、更に、その中において開放状態とされたヒューズに従って、差動入力データ線ＤＴ，ＤＣをそれと関連する冗長検知／書込み回路２３へ結合させる。
【００２６】
一例として、冗長マルチプレクサ３９ａ0 は冗長検知／書込み回路２３1 及び入力／出力端子ＤＱ0 と関連している。冗長マルチプレクサは冗長列選択ブロック３４ａにおける冗長列デコーダ３６0 乃至３６3 から冗長列選択信号ＲＣＯＬ0 乃至ＲＣＯＬ3 を受取り、且つ冗長列選択ブロック３４ｂ内の冗長列デコーダ３６12乃至３６15から冗長列選択信号ＲＣＯＬ12乃至ＲＣＯＬ15を受取る。更に詳細に後述する如く、冗長マルチプレクサ３９ａ0 内のヒューズは、冗長マルチプレクサ３９ａ0 内のヒューズパターンと一致する冗長列選択信号ＲＣＯＬn のうちの一つを受取ると、ラインＲＳＥＬ１0 上に活性信号を発生する冗長列選択信号ＲＣＯＬ0 乃至ＲＣＯＬ3 及びＲＣＯＬ12乃至ＲＣＯＬ15のうちの一つ（又はそれ以上のもの）を選択する。このことは、入力／出力回路２０をして入力／出力端子ＤＱ0 を冗長検知／書込み回路２３1 へ結合させ、従って、適宜の冗長列デコーダ３６n により選択される一致する冗長列３５n へ結合させるものであって、データバス２２へ結合させ従って主アレイブロック１０内の選択されたメモリセルへ結合させるものではない。
【００２７】
本発明のこの実施例においては、冗長マルチプレクサ３９は、更に、その内部のヒューズの状態及びラインＲＣＯＬ上の冗長列選択信号に応答して、適宜の入力／出力端子ＤＱからの入力データを相補線ＲＤ0 ，ＲＤ1 のそれぞれの上の検知／書込み回路２３0 ，２３1 へ供給する。
【００２８】
次に、図３を参照して、本発明の好適実施例として構成した冗長列３５の構成及び動作の一例について説明する。図３に示した冗長列３５0 ，３５1 は、本願出願人に譲渡されている１９９０年１２月１４日付で出願した米国特許出願第６２７，４０３号に記載されているものと同様の構成である。図３に示した如く、冗長列３５0 ，３５1 はＳＲＡＭに対する従来の態様で構成されており、主アレイブロック１０（及び、勿論、冗長列３５の他のもの）における列は同様に構成されている。冗長列３５0 は、この実施例においては、２５６個のメモリセル４０を有しており、その各々は、パスゲート３１により差動ビット線ＲＢＬＴ0 及びＲＢＬＣ0 （それぞれ、真及び補元）へ接続可能であり、２５６個のメモリセル４０の各々に対するパスゲート３１は関連する局所的なローカル行線ＲＬにより制御され、従って２５６個のローカルな行線ＲＬのうちの一つをイネーブルさせること即ち動作可能状態とさせることは、冗長列３５0 内の一つのみのメモリセル４０に対するパスゲート３１をビット線ＲＢＬＴ0 及びＲＢＬＣ0 へ接続させる。ローカルな行線ＲＬは図３に示した冗長列３５0 ，３５1 に対して共通であり、且つ冗長列アレイブロック３０ａ内の全ての冗長列３５に対して共通的なものである。
【００２９】
冗長列３５0 内のビット線ＲＢＬＴ0 及びＲＢＬＣ0 は、各々、Ｐチャンネルトランジスタ４９のドレインへ接続しており、トランジスタ４９のソースはプレチャージ電圧へ接続されており、尚この場合にはプレチャージ電圧はＶccであり、且つトランジスタ４９のゲートはラインＲＣＯＬＣ0 により制御され、それは、以下に説明する如く、冗長列３５0 と関連する冗長列デコーダ３６0 により発生される。トランジスタ４９は、冗長列３５0 が選択されない場合に発生するラインＲＣＯＬＣ0 が低論理レベルにある場合に、ビット線ＲＢＬＴ0 及びＲＢＬＣ0 をプレチャージする。Ｐチャンネル平衡化トランジスタ４４は、そのソース−ドレイン経路をビット線ＲＢＬＴ0 とＲＢＬＣ0 との間に接続しており、そのゲートをラインＲＣＯＬＣ0 へ接続しており、従って、ラインＲＣＯＬＣ0 が低状態にある間（即ち、トランジスタ４９を介してのプレチャージ期間中）、ビット線ＲＢＬＴ0 及びＲＢＬＣ0 は同一の電圧（この場合にはＶcc）へ平衡化される。逆に、冗長列３５0 が選択されるべき場合には、ラインＲＣＯＬＣ0 が低状態へ移行することにより表わされ、プレチャージトランジスタ４９及び平衡化トランジスタ４４はターンオフし、選択されたメモリセル４０がパスゲート３１を介して差動信号をビット線ＲＢＬＴ0 ，ＲＢＬＣ0 上へ供給することを可能とする。
【００３０】
ビット線ＲＢＬＴ0 及びＲＢＬＣ0 は、それぞれ、パスゲート４６Ｔ，４６Ｃへ接続しており、それは、ビット線ＲＢＬＴ0 及びＲＢＬＣ0 の冗長データバス２１への結合を制御し、従ってそれと関連する冗長検知／書込み回路２３1 への結合を制御する。パスゲート４６Ｔ，４６Ｃの各々は、並列接続されたＮチャンネル及びＰチャンネルトランジスタを有しており、ＮチャンネルトランジスタのゲートはラインＲＣＯＬＴ0 により制御され且つＰチャンネルトランジスタのゲートはラインＲＣＯＬＣ0 により制御される。冗長列３５0 が選択されるべき場合には、それと関連する冗長列デコーダ３６0 がラインＲＣＯＬＴ0 を高状態へ駆動し且つラインＲＣＯＬＣ0 を低状態へ駆動する。従って、パスゲート４６Ｔ，４６Ｃは、ビット線ＲＢＬＴ0 ，ＲＢＬＣ0 をそれぞれ冗長データバス線２１Ｔ，２１Ｃへ接続させ、選択したメモリセル４０を、この場合には、それらの間でデータを通信するために、冗長検知／書込み回路２３1 と通信状態とさせる。この実施例においては、メモリ１へ供給される列アドレスが冗長列３５0 により置換されるべき列のアドレスと一致しない場合には、それと関連する冗長列デコーダ３６0 がラインＲＣＯＬＣ0 を高状態へ駆動し且つラインＲＣＯＬＴ0 を低状態へ駆動する。ラインＲＣＯＬＣ0 が高状態となることに応答して、ビット線ＲＢＬＴ0 は冗長データバス２１へ接続されることはなく、且つプレチャージトランジスタ４９及び平衡化トランジスタ４４はターンオンされる。
【００３１】
次に、図４を参照して、読取り経路と書込み経路の両方を具備する冗長検知／書込み回路２３の一例の構成について説明する。冗長検知／書込み回路２３のこの実施例の構成及び動作に関してのさらなる詳細は上述した米国特許出願第６２７，４０３号に記載されている。勿論、図４に示したものの代わりにその他の従来のセンスアンプ及び書込みドライバ構成のものを使用することが可能であり、冗長検知／書込み回路２３のこの実施例はここにおいては単に例示的なものとして示すものに過ぎないことを理解すべきである。
【００３２】
差動冗長データバス線２１Ｔ，２１Ｃは、各々、Ｐチャンネルプレチャージトランジスタ４２のドレインへ接続しており、トランジスタ４２のソースは、両方とも、この場合にはＶccである冗長データバス線２１Ｔ，２１Ｃ用のプレチャージ電圧へ接続されている。冗長データバス線２１Ｔ，２１Ｃは、更に、Ｐチャンネル平衡化トランジスタ４１により互いに接続されている。トランジスタ４１及び４２のゲートはラインＩＯＥＱ_へ接続しており、それはＡＴＤ回路２５により検知されるアドレス遷移に応答して、又はそれに応答して平衡化が所望されるサイクル期間中のその他のイベントに応答して、タイミング・制御回路２９により発生される。
【００３３】
冗長検知／書込み回路２３1 の読取り側に関しては、冗長データバス線２１Ｔ，２１Ｃは、各々、Ｐチャンネルパストランジスタ４３へ接続しており、該トランジスタのゲートはラインＩＳＯ上の分離信号により制御される。従って、冗長データバス線２１Ｔ，２１Ｃは、ラインＩＳＯが高論理レベルにあることにより読取り回路から分離され、且つラインＩＳＯが低論理レベルにあることによりそれへ接続させることが可能である。冗長データバス線２１Ｔ，２１Ｃからのパストランジスタ４３の両側における相補線は、図４においては、それぞれ、検知ノードＲＳＮＴ及びＲＳＮＣとして示されている。図１及び２に示した如く、検知ノードＲＳＮＴ，ＲＳＮＣは冗長センスアンプ２３0 ，２３1 の各々から入力／出力回路２０へ通信される。
【００３４】
検知ノードＲＳＮＴ及びＲＳＮＣは、更に、好適には、サイクルの適宜の部分においてプレチャージされ且つ平衡化される。なぜならば、冗長検知／書込み回路２３1 内のセンスアンプ４８は、以下に説明する如く、動的態様で動作するからである。Ｐチャンネルプレチャージトランジスタ４６の各々は、それらのソース−ドレイン経路をＶccと検知ノードＲＳＮＴ及びＲＳＮＣのそれぞれの間に接続している。平衡化トランジスタ４５はＰチャンネルトランジスタであり、そのソース−ドレイン経路を検知ノードＲＳＮＴとＲＳＮＣとの間に接続している。トランジスタ４５及び４６のゲートはラインＲＳＡＥＱ_により制御され、それは、低論理レベルにある場合に、ビット線ＲＢＬＴ，ＲＢＬＣ及び冗長データバス線２１Ｔ，２１Ｃに関して上述したのと同様の態様で、検知ノードＲＳＮＴ及びＲＳＮＣをプレチャージし且つ平衡化させる。
【００３５】
センスアンプ４８は従来のＣＭＯＳラッチであり、それはその中に設けられた交差結合されたインバータから構成されており、該交差結合されたラッチの入力端及び出力端は従来の態様で検知ノードＲＳＮＴ及びＲＳＮＣへ接続されている。Ｎチャンネルプルダウントランジスタ４７は、そのソース−ドレイン経路をセンスアンプ４８内のＮチャンネルトランジスタのソースと接地との間に接続しており、且つそのゲートはラインＲＳＣＬＫ1 により制御される。
【００３６】
プルダウントランジスタ４７は、センスアンプ４８の動的制御を与え、従ってセンスノードＲＳＮＴ及びＲＳＮＣの検知動作は動的態様で実施される。ダイナミックＲＡＭにおいて公知の如く、この構成においての動的検知動作は、パストランジスタ４３が検知ノードＲＳＮＴ及びＲＳＮＣをそれぞれ入力／出力線２１Ｔ及び２１Ｃへ接続する時にトランジスタ４７が初期的にオフの状態で制御され、このサイクルの部分の期間中に、センスアンプ４８は検知ノードＲＳＮＴとＲＳＮＣとの間に小さな差電圧が提供される。この小さな差電圧を発生した後に、ラインＲＳＣＬＫ1 が高状態へ駆動され、従ってセンスアンプ４８内のプルダウントランジスタのソースは接地へプルされる。このことは、センスアンプ４８をしてセンスノードＲＳＮＴ及びＲＳＮＣ上に大きな差信号を発生させ、且つ検知ノードＲＳＮＴ及びＲＳＮＣの検知された状態をラッチする。
【００３７】
以下に更に詳細に説明する如く、本発明のこの実施例において、制御信号ＲＳＣＬＫ1 が制御され、従って両方の冗長検知／書込み回路２３がイネーブルされてアドレス値に関係なく各サイクルの開始時に検知を行なうことが望ましい。メモリ１により受取られ且つデコードされたアドレスがそれと関連する冗長列３５の一つにより置換されるべき列の何れとも対応しない場合には、制御信号ＩＳＯ，ＲＳＡＥＱ_，ＲＳＣＬＫ1 は、好適には、冗長検知／書込み回路２３をディスエーブルさせるべく制御される。この様に、冗長検知／書込み回路２３のイネーブル動作はアドレスに依存するものではないので、冗長列３５内のメモリセル４０に対するアクセス時間は、冗長列デコーダ３６の付加的なデコード動作により主アレイブロック１０内のメモリセルへのアクセスと比較して遅滞化されることはない。ディスエーブル即ち動作不能状態とされると（即ち、ラインＩＳＯを高状態に維持し且つラインＲＳＡＥＱ_及びＲＳＣＬＫ1 を低状態へ維持することにより）、検知／書込み回路２３内の検知ノードＲＳＮＴ及びＲＳＮＣは平衡化され且つＶccへプレチャージされたままとなる。
【００３８】
冗長検知／書込み回路２３1 内の書込み回路５４は、図１及び２に関して上述した如く、冗長マルチプレクサ３０ａ，３０ｂからラインＲＤＴ，ＲＤＣ上の入力データを受取り、且つ、更に、タイミング・制御回路２９からの書込み制御信号ＷＲＳＥＬを受取る。上述した如く、書込み動作期間中、ラインＩＳＯは高状態へ駆動され、従ってトランジスタ４３はオフであり、従って冗長データバス線２１上に供給される入力データはセンスアンプ４８により検知されることはない。書込み回路５４は、ラインＷＲＳＥＬによりイネーブルされる場合に、ラインＲＤＴ，ＲＤＣ上の差動データに対応して冗長データバス線２１Ｔ，２１Ｃ上の差動信号を提供するために従来の書込みドライバを有している。上述した米国特許出願第６２７，４０３号はこの様な書込み回路の好適な実施例について記載している。
【００３９】
次に、図５を参照して、冗長列デコーダ３６のうちの一つの構成について詳細に説明する。冗長列デコーダ３６0 が図５に示されており且つ一例として以下に説明するが、冗長列デコーダ３６1 乃至３６15は、勿論、同様に構成されているものである。上述した如く、冗長列デコーダ３６の各々は、ヒューズを有しており、それにより、冗長がそれと関連する冗長列３５に対してイネーブルされ、且つそれにより、その際に置換されるべき主列の列アドレスが特定される。本発明のこの実施例においては、該ヒューズは、好適には、例えばポリシリコンヒューズなどの従来のヒューズであり、且つ、好適には、レーザ、電気的なオーバーストレス又はその他の従来の技術により開放状態とさせるものであることが望ましい。勿論、その他のタイプのヒューズ、及びアンチヒューズ及びその他の永久的にプログラム即ち書込み可能な選択技術をこの様なヒューズに対する別の実施形態として使用することが可能である。
【００４０】
本発明の好適実施例によれば、冗長列デコーダ３６0 はブロック選択部５０0 及び列選択部５２0 を有している。列選択部５２0 は、ラインＣＡＴ，ＣＡＣを介して、真及び補元信号を受取り、それらは、この実施例においては、アドレスバッファ２８により受取られるアドレスの４個の最小桁列アドレスビットに対応している。そのうちの３個の最大桁列アドレスビットＣＡ4 乃至ＣＡ6 は、バッファした後に、８個の主アレイブロック１０0 乃至１０7 のうちの一つを選択するために使用されるのと同様の態様で、列プレデコーダ５６（例えば、列デコーダ２６ａ，２６ｂ内に位置されている）によりデコードされる。この特定の冗長列デコーダ３６0 の例は３個の最大桁列アドレスビットに対しプレデコードされた信号を使用して列アドレスをデコードするものであるが、勿論、本発明の技術的範囲を逸脱することなしにその他の変形例を使用することも可能である。しかしながら、最良の効率を得るためには、冗長列デコード動作が主アレイブロック１０内の列をデコードする場合に使用されるものと一致するものであることが望ましい。この実施例においては、各主アレイブロック１０が１２８個の列（それらのうちの８個は各列アドレス値によりアクセスされる）を有しているので、各主アレイブロック１０内には１６個の列アドレスが位置されている。従って、冗長列デコーダ３６の各々は、更に、１対１６列選択部分５２を有するものであり、従ってバスＢＬＫ内のブロック選択線を直接的に使用可能であることが望ましい。
【００４１】
本発明のこの実施例においては、列プレデコーダ５６からの出力は６個のブロック選択線ＢＺ０乃至ＢＺ５を有しており、それらはバスＢＬＫを介してブロック選択部５０0 へ供給される。８個のブロックのうちの一つの選択は、ブロック線ＢＺ４又はＢＺ５の何れかが高状態で四つのブロック選択線ＢＺ０乃至ＢＺ３のうちの一つが高状態である組合わせにより行なわれる。これら８個のブロックは以下の表１の真理値表に従って選択される。
【００４２】
【００４３】
図５に示したブロック選択部５０0 は、それと関連する冗長列３５0 を主アレイブロック１０内の列と置換させるべきイベントにおいてその動作をイネーブルさせ且つそうでない場合にはその動作をディスエーブルさせるイネーブル回路５５を有している。イネーブル回路５５ｂは、ＶccとＮチャンネルトランジスタ５２のドレインとの間に接続したヒューズ５１を有しており、トランジスタ５２のソースは接地へ接続している。トランジスタ５２のドレインはインバータ５３の入力端へ接続しており、該インバータはその出力端においてラインＲＥＮＴを駆動する。インバータ５３の出力端は、更に、トランジスタ５２のゲートへ接続すると共にインバータ５７の入力端へ接続しており、尚インバータ５７はその出力端においてラインＲＥＮＣを駆動する。従って、ヒューズ５１が不変のままである場合（即ち、冗長がイネーブルされない場合）、Ｖccがインバータ５３の入力端へ供給され、該インバータはその出力端においてラインＲＥＮＴ上に低論理レベルを供給し、トランジスタ５２をオフ状態に維持し、ラインＲＥＮＣはインバータ５７により高状態へ駆動される。ヒューズ５１が開放状態とされると（即ち、冗長がイネーブルされる場合）、トランジスタ５２は究極的にターンオンする。なぜならば、インバータ５３への入力がトランジスタ５２を介しての接合リークにより接地へリークするからである。次いで、ラインＲＥＮＴにおいて高論理レベルが表われ、トランジスタ５２をオン状態に維持し且つインバータ５３の入力端を接地状態に維持し、且つラインＲＥＮＣを介してインバータ５７の出力端において低論理レベルを駆動する。
【００４４】
イネーブル回路５５ｂからのラインＲＥＮＴ、ＲＥＮＣは、ブロック選択部５０0 内の複数個のパスゲート６１へ接続しており、パスゲート６１の各々は並列なＮチャンネル及びＰチャンネルトランジスタを有している。Ｎチャンネルトランジスタの各々のゲートはラインＲＥＮＴを受取り且つＰチャンネルトランジスタの各々のゲートはラインＲＥＮＣを受取る。パスゲート６１の各々は、一方の側において、列プレデコーダ５６からのラインＢＬＫのブロック線のうちの一つを受取り、且つその他方の側においてヒューズ６２へ接続している。ブロック選択線ＢＺ０乃至ＢＺ３と関連する４個のヒューズ６２はノードＭＬにおいて共通接続されており、該ノードはＮＡＮＤゲート７４の第一入力端へ接続している。プルダウンＮチャンネルトランジスタ６６は、そのソース／ドレイン経路をノードＭＬと接地との間に接続しており、且つそのゲートはラインＲＥＮＣにより制御され、従ってトランジスタ６６は、冗長がイネーブルされない場合にはオンであり、且つ従ってトランジスタ６６は、冗長がイネーブルされる場合にはオフである。ブロック選択線ＢＺ４，ＢＺ５と関連する２個のヒューズ６２はノードＭＨにおいて共通接続されており且つＮＡＮＤゲート７４の第二入力端へ接続しており、Ｎチャンネルトランジスタ６８は、同様に、ノードＭＨと接地との間に接続しており、そのゲートはトランジスタ６６におけるのと同一の態様でラインＲＥＮＣにより制御される。
【００４５】
ＮＡＮＤゲート７４の出力端は、それぞれ、２個及び３個のインバータ７５を介して、ラインＲＣＯＬＣ0 ，ＲＣＯＬＴ0 上に信号を供給し、それらは上述した如くに冗長列３５0 へ送給される。従って、本発明のこの実施例においては、冗長列３５0 は、ＮＡＮＤゲート７４の出力が低状態である場合にのみ選択され、そのことは、それに対する全ての３個の入力（即ち、ノードＭＨ，ＭＬ，ＲＤＳＥＬ）が高状態である場合にのみ発生する。
【００４６】
ラインＲＤＳＥＬ上のＮＡＮＤゲート７４の第三入力は列選択部５２0 内のＮＯＲゲート７２により発生される。ＮＯＲゲート７２はＮＡＮＤゲート７０からラインＮＤＯＵＴを介して入力を受取り、更に、行デコーダ２４ａからラインＬＳＥＬＣを介して入力を受取り（冗長列デコーダ３６0 と関連するアレイ半分内における一つの行が選択されていることを低論理レベルで表わしている）、且つラインＣＥＣを介して入力を受取る（それが低論理レベルにあることによりメモリ１がイネーブルされていることを表わす）。
【００４７】
列選択部５２0 は、同様に、イネーブル回路５５ｃを有しており、それはイネーブル回路５５ｂと同様に構成されると共に動作し、即ち上述した如くにラインＲＥＮＴ，ＲＥＮＣ上に信号を発生する。列選択部５２0 は、バスＣＯＬ（図１及び２参照）から８本のラインを受取り、該バスを介して四つの最小桁列アドレスビットＣＡ0 乃至ＣＡ4 の各々に対する真及び補元信号が送給される。バスＣＯＬからのラインの各々はパスゲート６１の一方の側へ接続され、且つヒューズ６２へ接続され、パスゲート６１は上述したブロック選択部５０0 内におけるのと同様の態様で、ラインＲＥＮＴ，ＲＥＮＣへ接続されると共にそれらにより制御される。
【００４８】
列選択部５２0 において、同一のアドレスビットに対する真及び補元線ＣＡＴ，ＣＡＣと関連する一対のヒューズ６２は共通接続され且つＮＡＮＤゲート７０の入力端へ接続されている。例えば、真及び補元列アドレス線ＣＡＴ3 ，ＣＡＣ3 は、それぞれ、パスゲート６１及びヒューズ６２を介して、共通ノードＭ３へ及びＮＡＮＤゲート７０の入力端へ接続している。Ｎチャンネルプルダウントランジスタ６４3 は、そのソース／ドレイン経路をノードＭ３と接地との間に接続しており、且つそのゲートをラインＲＥＮＣへ接続しており、従って、冗長がイネーブルされない場合には、トランジスタ６４3 はターンオンされ、且つ冗長がイネーブルされる場合にはトランジスタ６４3 がターンオフされる。ノードＭ０乃至Ｍ２は、更に、ＮＡＮＤゲート７０へ入力を供給し、且つ、各々は、それらの真及び補元列アドレス信号にそれぞれ関連する一対のヒューズ６２へ接続している。以下の説明から明らかになる如く、冗長列３５0 の選択は、ノードＭ０乃至Ｍ３の３個の全てが高状態であることを必要とし、従って、ＮＡＮＤゲート７０の出力が低状態である場合に、ＮＯＲゲート７２の出力端を高状態へイネーブルさせ、ＮＡＮＤゲート７４の出力端を低状態へイネーブルさせる。
【００４９】
本発明のこの実施例に基づく冗長列デコーダ３６0 の動作について詳細に説明する。最初に注意すべきことであるが、冗長列３５のうちの一つを使用することは、全ての冗長列３５の使用を必要とするものではない。なぜならば、列デコーダ３６は、その中のイネーブル回路５５ｂ，５５ｃにより個別的にイネーブルされるからである。この実施例において、冗長列３５0 が主列を置換させるべきでない場合には、イネーブル回路５５ｂ，５５ｃ内のヒューズ５１は、両方とも、不変のままである。上述した如く、このことは、イネーブル回路５５ｂ，５５ｃの各々の出力端においてラインＲＥＮＴを強制的に低状態とさせ、全てのパスゲート６１をオフ状態に維持する。トランジスタ６４0 乃至６４3 ，６６，６８は、全て、オン状態に維持され、ＮＡＮＤゲート７０，７４の両方の出力端を高状態とさせる。ＮＡＮＤゲート７４の出力端における高レベルは、ラインＲＣＯＬＣ0 を介して高レベルとして且つラインＲＣＯＬＴ0 を介して低レベルとして冗長列３５0 へ送給され、その中のパスゲート４６Ｔ，４６Ｃをターンオフし（図３参照）、且つ冗長列３５0 を分離してアクセスされないようにする。
【００５０】
冗長列３５0 が主アレイブロック１０のうちの一つにおける主列を置換させるべきである場合には、冗長列デコーダ３６内の選択されたヒューズが、例えば、レーザビームにより開放状態とされる。置換されるべきアドレスに拘らずに、両方のイネーブル回路５５ｂ，５５ｃにおけるヒューズ５１が開放状態とされ、各々においてラインＲＥＮＴを高状態とさせ且つラインＲＥＮＣを低状態とさせ、全てのパスゲート６１をターンオンし且つ全てのトランジスタ６４0 乃至６４3 ，６６，６８をターンオフさせる。列選択部５２0 及びブロック選択部５２0 がイネーブルされて、入力される列アドレス値をヒューズ６２を焼切することにより特定される値と比較する。
【００５１】
置換されるべき列のアドレスが、置換されるべき列のアドレスの４個の最小桁ビットに対応することのないヒューズ６２を焼切することにより列選択部５２0 内にプログラム即ち格納される。例えば、置換されるべき列のアドレスの４個の最小桁ビットが０１１０（それぞれ、アドレスＣＡ3 ，ＣＡ2 ，ＣＡ1 ，ＣＡ0 ）である場合には、ラインＣＡＴ3 ，ＣＡＣ2 ，ＣＡＣ1 ，ＣＡＴ0 と関連するヒューズ６２が開放状態とされる。この列アドレスの４個の最小桁ビットが０１１０である場合にのみ、全てのノードＭ０乃至Ｍ３が高状態であり、且つＮＡＮＤゲート７０の出力が低状態である。上述した如く、ＮＡＮＤゲート７０の出力は、冗長列３５0 が選択されるためには低状態でなければならない。その他の何れの４ビットの値は、ノードＭ０乃至Ｍ３のうちの少なくとも一つを低状態とさせ、ＮＡＮＤゲート７０の出力を高状態とさせ、冗長列３５0 の選択を阻止する。
【００５２】
ブロックデコード部５０0 は、イネーブル回路５５ｂ内のヒューズ５１を開放させることにより且つ冗長列３５0 により置換されるべき列の所望のブロック選択コードに対応することのないヒューズを開放状態とさせることにより同様にプログラムされる。例えば、置換されるべき列が主アレイブロック１０3 であり０１１０００のブロック選択コードに対応する場合（表１参照）、ブロック選択線ＢＺ５，ＢＺ２，ＢＺ１，ＢＺ０に対応するヒューズ６２が開放状態とされる。その結果、ノードＭＨ及びＭＬは両方とも高状態であり、その列アドレスが主アレイブロック１０3 に対応する場合にのみ冗長列３５0 の選択を可能とし、その場合に、ラインＢＺ３及びＢＺ４は両方とも高レベルにある。
【００５３】
メモリ１により受取られた列アドレスが冗長列デコーダ３６0 内のヒューズ６２によりプログラムされているブロック及び列アドレスに対応し、且つメモリ１により受取られた行アドレスが冗長列３５0 により貢献されるアレイの半分と関連するもののうちの一つ（ＮＯＲゲート７２へ供給されるラインＬＳＥＬＣが低状態）である場合には、ＮＡＮＤゲート７４への全ての入力は高論理レベルにある。従って、ＮＡＮＤゲート７４は、ラインＲＣＯＬＴ0 上に高論理レベルを供給し且つラインＲＣＯＬＣ0 上に低論理レベルを供給し、冗長列３５0 に対するパスゲート４６Ｔ，４６Ｃをターンオンし、且つ受取った行アドレスに対応してその中のメモリセル４０へのアクセスを可能とする。
【００５４】
従って、冗長列デコーダ３６0 内のヒューズ５１，６２のプログラミングは、それと関連する冗長列３５0 により置換されるべき列を決定する。冗長列デコーダ３６の各々が同様に構成されているので、このメモリ１の実施例においては、メモリ１の各メモリ半分における最大で８個の冗長列３５が、置換されるべき列が位置されている主アレイブロック１０に拘らず、一つの列を置換させるためにプログラムすることが可能である。その結果、本発明により提供される列冗長性アーキテクチャは、列の置換における柔軟性を与え、従って比較的少ない数の列に対して高いレベルの修復可能性を提供している。
【００５５】
冗長列デコーダ３６のこの構成は、特に、行及び列の両方にとって、従来の冗長デコーダと比較して有益的なものである。従来の冗長デコーダは、デコーダ内の真及び補元アドレス対の各々に対して、上述した如きイネーブル回路５５などのインバータ回路を有しており、且つ、例えば回路５５などのイネーブル回路を有しており、この様な従来のデコーダにおいては、例えばＮＡＮＤなどの論理ゲートが真／補元アドレス線の各々から、且つイネーブル回路自身から入力を受取っていた。これと対照的に、パスゲート６１は、イネーブル回路５５により制御され、従って出力論理ゲート（即ち、ＮＡＮＤ７０，７４）の入力端は、イネーブル回路へ接続することは必要ではない。このことは、内部ＮＡＮＤスタック即ち積層体から直列装置のうちの一つを取除いており、従ってスイッチング速度を改善している。
【００５６】
更に、本発明のこの実施例に基づく冗長列デコーダ３６は、真及び補元アドレス線に対して減少され且つよりバランスされた負荷を提供する。例えば、冗長がイネーブルされない場合には、全てのパスゲート６１はターンオフされ、真及び補元アドレス線は、負荷として、ターンオフされたトランジスタの接合容量を有するものに過ぎず、従来のデコーダにおいては、真／補元アドレス線対の一つは、接合容量のみならず、パスゲートの導通状態にあるゲート容量＋下流側の論理ゲートのゲート容量が関与し、従ってその負荷は、その相補的な対となる線より一層大きく且つアンバランスしたものとなる。従って、メモリ１の性能は、本明細書に記載した冗長デコーダにより改善され、特にその修復されていない状態において改良されている。
【００５７】
冗長列デコーダ３６は、更に、従来の冗長デコーダよりも少ない数のトランジスタで実現することが可能である。この様な構成はより多くのヒューズの犠牲において達成されるが、本発明に基づく冗長列デコーダ３６に対して必要とされるレイアウト面積は、ほとんどの適用における従来のデコーダのものから減少されたものである。更に、本発明のこの実施例に基づく場合にはより多くのヒューズが必要であるが、各場合において焼切されるヒューズの最悪の場合の数は同じであり、従って、本発明によりテスト時間のペナルティが課されることはない。
【００５８】
勿論、冗長行が設けられる場合に、本発明に基づいて冗長列デコーダ３６として冗長行デコーダを同様に構成することが可能である。更に、上述した説明から明らかな如く、本発明のこの実施例に基づく冗長デコーダ技術は、真／補元アドレスライン対と共に、且つプレデコードした選択線と共に（ブロック選択部５０0 の場合における如く）使用することが可能である。
【００５９】
上述した如く、二つの検知／書込み回路２３が、任意のアクセスにおいて冗長列３５に対して使用可能である（各アレイ半分における四つの冗長列３５は検知／書込み回路２３の各々に割当てられている）。このことは、同一のアレイ半分における二つの冗長列デコーダ３６を同一の列アドレスでプログラム即ち書込むことを可能としており、その場合に同一のアクセスで冗長列３５のうちの二つをアクセスすることを可能とする。なぜならば、本発明は、各プログラムした冗長列デコーダに対し、冗長検知／書込み回路２３の各々が割当てられるべきどの入力／出力端子ＤＱの選択を可能とするからである。このことは、冗長マルチプレクサ３９により達成され、その一例を図６に示してある。
【００６０】
図６における冗長マルチプレクサ３９ａ0 は、図１及び２の冗長マルチプレクサブロック３８ａ内の冗長マルチプレクサ３９ａのうちの一つである。従って、冗長マルチプレクサ３９ａ0 は冗長検知／書込み回路２３1 と関連しており且つ冗長検知／書込み回路２３0 とは関連しておらず、且つ冗長検知／書込み回路２３1 により検知されるか又はそれに対して書込みが行なわれる冗長列３５と関連している。従って、図６の冗長マルチプレクサ３９ａ0 は、入力として、冗長列選択ブロック３４ａ内の冗長列デコーダ３６0 乃至３６3 から冗長列選択線ＲＣＯＬＴ0 乃至ＲＣＯＬＴ3 を受取り、且つ、更に、冗長列選択ブロック３４ｂ内の冗長列デコーダ３６12乃至３６15から冗長列選択線ＲＣＯＬＴ12乃至ＲＣＯＬＴ15を受取る。
【００６１】
冗長列選択線ＲＣＯＬＴの各々は関連するＮチャンネルトランジスタ７９のゲートにおいて受取られ、該トランジスタは、そのドレインを関連するヒューズ７８へ接続しており且つそのソースを接地へ接続している。前述した如く、冗長列選択線ＲＣＯＬＴは、それの関連する冗長列３５が列アドレス（及び、この例においては、行アドレスのうちの１ビット）により選択される場合に、それの関連する冗長列デコーダ３６により高論理レベルへ駆動される。ヒューズ３８の各々は、それの関連するトランジスタ７９のドレインとノード７７との間に接続されている。Ｐチャンネルプルアップトランジスタ７６は、そのソース／ドレイン経路をノード７７とＶcc電源との間に接続しており、且つそのゲートを接地へバイアスしており、トランジスタ７６は、好適には、比較的小型のトランジスタであり、従ってノード７７がトランジスタ７９のうちの一つにより低状態へプルされる場合に、それを介して過剰なＤＣ電流が引出されることはなく、一方、それがトランジスタ７９のうちの何れかにより低状態によりプルされない場合には、ノード７７を高状態へプルすることが可能である。ノード７７の状態は、インバータ８１，８３を介して、ラインＲＳＥＬ１0 上の信号として送給される。
【００６２】
以下に更に詳細に説明する如く、ラインＲＳＥＬ１0 は、低論理レベルにある場合に、入力／出力端子ＤＱ0 へ印加されるべき冗長検知／書込み回路２３1 からの冗長データの選択を可能とする。更に、ラインＲＳＥＬ１0 はパスゲート８０Ｔ，８０Ｃ内のＰチャンネルトランジスタのゲートへ接続されており、一方インバータ８１の出力端からのその補元はパスゲート８０Ｔ，８０Ｃ内のＮチャンネルトランジスタのゲートへ接続される。従って、ノード７７における低論理レベルは、入力／出力端子ＤＱ0 からの入力データ線ＤＴ0 ，ＤＣ0 を冗長検知／書込み回路２３1 の書込み回路５４へ接続されている冗長入力データ線ＲＤＴ1 ，ＲＤＣ1 へ結合させる。
【００６３】
動作について説明すると、冗長列デコーダ３６内のヒューズを開放状態とさせることにより冗長がイネーブルされる場合には、各選択された冗長列３５が関連されるべき入力／出力端子ＤＱの選択は、冗長マルチプレクサ３９内の選択したヒューズ３８を開放状態とさせることにより行なわれる。この例においては、置換されるべき主アレイ列が検知される場合に冗長がイネーブルされると、テストプログラムが使用されるべき各冗長列３５と置換したアドレスに対してそれが関連する入力／出力端子ＤＱとの間の関連性を決定せねばならない。アクセスされるべき各冗長列３５に対して、そのヒューズ７８は冗長列３５が通信を行なうことのない入力／出力端子と関連する各冗長マルチプレクサ３９内において開放状態とされ、その入力／出力端子と関連する冗長マルチプレクサ３９内において、冗長列３５に対するヒューズ７８は不変のまま維持される。冗長マルチプレクサ３９のプログラミングが完了すると、アクセスされるべき各冗長列３５に対して、そのヒューズ７８のうちの一つのみが不変のままとされ、即ち動作可能な入力／出力端子ＤＱと関連する冗長マルチプレクサ３９内のヒューズ７８のみが不変のままに維持される。注意すべきことであるが、冗長マルチプレクサ３９はそのヒューズ７８のうちの１個を超えたものを不変のままとすることが可能である。なぜならば、冗長列３５の複数個のもの（勿論、異なった列アドレス値に対応している）が同一の入力／出力端子ＤＱと関連している場合があるからである。例えば、選択された場合に入力／出力端子ＤＱ0 と通信状態となる冗長列３５が３５2 及び３５12である場合には、冗長マルチプレクサ３９ａ0 内のヒューズ７８0 ，７８1 ，７８3 ，７８5 ，７８6 ，７８7 が全て開放状態とされ、且つヒューズ７８2 及び７８4 は不変のまま維持される。他方の冗長マルチプレクサ３９ａ内の対応するヒューズ７８2 及び７８4 は開放状態とされる。なぜならば、冗長列３５2 及び３５12は、端子ＤＱ0 以外の入力／出力端子ＤＱの何れとも通信状態となることがないからである。
【００６４】
冗長列デコーダ３６による列アドレスのデコード動作が完了する前に、全てのラインＲＣＯＬＴは低論理レベルにある。このことは、ノード７７をしてトランジスタ７６を介して高レベルに残存させ、従って、冗長マルチプレクサ３９ａ0 の出力端におけるラインＲＳＥＬ１0 はインバータ８１，８３を介して高レベルへプルされる。冗長列デコーダ３６によりデコードされる列アドレスが、対応するヒューズ７８が不変のまま残存する冗長列３５の何れかに対応しない場合には、ノード７７はトランジスタ７９と不変のままのヒューズ７８の組合わせを介して低状態へプルされる。しかしながら、冗長列デコーダ３６によりデコードされる列アドレスが、それの対応するヒューズ７８が不変のままである冗長列３５のアドレスと一致する場合には、関連するトランジスタ７９をターンオンすると、不変のままのヒューズ７８を介してノード７７を低状態へプルする。次いで、ラインＲＳＥＬ１0 上において低論理レベルが駆動され、読取り動作及び書込み動作の両方に対して、冗長検知／書込み回路２３1 を入力／出力端子ＤＱ0 へ接続させる。
【００６５】
従って、本発明のこの実施例に基づく冗長マルチプレクサ３９の使用は、冗長列３５の利用において著しい柔軟性を与えている。冗長列３５のうちの何れか一つを、本発明に基づく比較的簡単なアルゴリズムによって、使用可能な入力／出力端子ＤＱのうちの何れか一つへマップさせることが可能である。冗長マルチプレクサ３９は、比較的少ない数のトランジスタでこの様なマッピングを与え、その場合のデータ線に与える負荷は最小であり、且つ、主メモリセルと相対的に冗長位置をアクセスする場合の性能の劣化はほとんどない。従来のマッピング回路は、本発明によるものよりも著しく多数のトランジスタを必要としており、従ってデータ線に対し比較的高い負荷を提供し、しばしば冗長セルと主メモリセルとの間において異なったアクセス時間を発生していた。
【００６６】
次に、図７を参照して、入力／出力回路２０内に位置されており且つ上述した如くに発生されるラインＲＳＥＬ０k ，ＲＳＥＬ１k によって冗長マルチプレクサ３９ａk ，３９ｂk の出力により制御される出力マルチプレクサ８４k について詳細に説明する。図７に示した如く、出力マルチプレクサ８４k は、主アレイブロック１０と関連するデータドライバ１５の適宜のものにおける如く、データバス２２内のデータバス導体ＤＢＵＳk の関連する一つへ接続されている。本発明のこの実施例においては、冗長列３５のうちの一つにより置換されるべき主列は物理的にディスエーブルされるものではなく、その代わりに、出力マルチプレクサ８４がデータバス導体ＤＢＵＳk か又は冗長検知／書込み回路２３の出力端が関連する入力／出力端子ＤＱk と通信状態とされるかを単に選択する。
【００６７】
出力マルチプレクサ８４k 内にはパスゲート８８が設けられており、それはＮチャンネル及びＰチャンネルトランジスタから形成されており、それらのソース／ドレイン経路はデータバス導体ＤＢＵＳk とノード９５k との間に並列接続されている。ノード９５k は出力ドライバ８２k へ接続しており、それは従来の態様で入力／出力端子ＤＱk を駆動する。任意の従来の出力ドライバ回路を出力ドライバ８２k として使用することが可能であるが、好適な出力ドライバは本願出願人に譲渡されており１９９１年１２月１７日付で出願された米国特許出願（代理人ドケット番号９１−Ｃ−１１０）に記載されているものである。
【００６８】
更に、ノード９５k に接続してパスゲート９０0 ，９０1 が設けられており、その各々はＮチャンネル及びＰチャンネルトランジスタから形成されており、それらのソース／ドレイン経路はノード９５k とラインＲＳＮＴ0 ，ＲＳＮＴ1 との間に並列接続されている。上述した如く、ラインＲＳＥＮＴは検知されるデータ状態に応答して冗長検知／書込み回路２３により提供される真データ状態線である。
【００６９】
ラインＲＳＥＬ０k 及びＲＳＥＬ１k 上の信号は、どのパスゲート８８，９０0 又は９０1 が読取り動作のために導通状態となるかを制御する。ラインＲＳＥＬ０k はパスゲート９０0 内のＰチャンネルトランジスタのゲートへ接続しており、ＮＡＮＤゲート８６の入力端へ接続しており、且つ、インバータ９１0 を介して、パスゲート９０0 内のＮチャンネルトランジスタのゲートへ接続している。同様に、ラインＲＳＥＬ１k はパスゲート９０1 内のＰチャンネルトランジスタのゲートへ接続しており、ＮＡＮＤゲート８６の入力端へ接続しており、且つ、インバータ９１1 を介して、パスゲート９０1 内のＮチャンネルトランジスタのゲートへ接続している。ＮＡＮＤゲートの出力端は、パスゲート８８内のＰチャンネルトランジスタのゲートへ結合しており、且つインバータ８９を介してパスゲート８８内のＮチャンネルトランジスタのゲートへ結合している。
【００７０】
動作について説明すると、冗長がイネーブルされない場合、又は冗長がイネーブルされるが列アドレスが入力／出力端子ＤＱk と関連する冗長列３５が選択されるアドレスと一致しない場合には、ラインＲＳＥＬ０k 及びＲＳＥＬ１k の両方は高論理レベルにある。パスゲート９０0 ，９０1 の両方はオフであり、且つパスゲート８８はオンであり、従ってデータバス導体ＤＢＵＳk はノード９５k へ接続され、冗長データ線ＲＳＮＴは排除される。読取り動作においては、出力ドライバ８２k はその入力／出力端子ＤＱk を、主アレイデータドライバ１５の選択された一つにより駆動される場合に、データバス導体ＤＢＵＳk のものに対応するデータ状態へ駆動する。
【００７１】
しかしながら、冗長がイネーブルされる場合、及びメモリ１により受取られる列アドレスが入力／出力端子ＤＱk と関連すべき冗長列３５のうちの一つと対応する場合には、適宜の冗長マルチプレクサ３９ａk ，３９ｂk がそれの対応するラインＲＳＥＬ０k 又はＲＳＥＬ１k を低論理レベルへ駆動する。このことは、ＮＡＮＤゲート８６の出力端を高論理レベルへ移行させ、パスゲート８８をターンオフさせ且つノード９５k をデータバス導体ＤＢＵＳk から分離させ、従って置換されるべき主列と関連するデータドライバ１５によりその上に駆動されるデータ状態は無視される。低状態へ駆動されるラインＲＳＥＬk のうちの一つと関連するパスゲート９０のうちの一つがターンオンされ、従って関連する冗長検知／書込み回路２３からのデータ線ＲＳＥＮＴはノード９５k へ接続される。従って、出力ドライバ８２k は、故障した主列を置換した冗長列３５内の選択されたメモリセル４０に対応する論理レベルを提供する。
【００７２】
上述した如く、選択した冗長検知／書込み回路２３に対する冗長入力データ線ＲＤのカップリング即ち結合は、冗長マルチプレクサ３９内において行なわれる。置換した列内のメモリセルへのデータ状態の書込みは関係がないので、置換された列が出力マルチプレクサ８４の動作により無視される場合に、主入力データバスからの切断が必要とされることはない。本発明のこの実施例に基づいてメモリ１を実現するために必要とされるチップ面積は比較的効率的なものである。なぜならば、列切断ヒューズが必要とされることがないからである。
【００７３】
出力マルチプレクサ８４のうちの一つがメモリ１内の入力／出力端子の各々と関連しており、従って、この実施例においては、この様な８個の出力マルチプレクサが設けられている。勿論、差動データバスが設けられる場合には、出力マルチプレクサ８４の各々は、必然的に、二重化されねばならず、従って主データ及び冗長データの多重化が出力ドライバ８２の差動入力に対して行なわれる。出力マルチプレクサを使用することが可能なデータバス導体技術の別の例は、本願出願人に譲渡されている１９９１年１２月１７日付で出願された米国特許出願（代理人ドケット番号９１−Ｃ−１１１）に記載されている。勿論、その他の従来のデータ通信技術を本発明に関連して使用することも可能である。
【００７４】
次に、図８を参照して、冗長検知／書込み回路２３1 の動作を制御するための冗長制御回路９２1 の構成及び動作について説明する。勿論、冗長検知／書込み回路２３0 を制御するためにメモリ１内に同様に構成された冗長制御回路９２0 が設けられている。冗長制御回路９２は、冗長列アクセスを実施するためにメモリ１内のあるタイミング信号の動作を制御し、特に、冗長検知クロックＲＳＣＬＫ（図４参照）により冗長検知／書込み回路２３内のセンスアンプ４８のタイミングを制御する。
【００７５】
従来のメモリ内に冗長要素、特に冗長列を組込むことは、通常、メモリに対するアクセス時間をより遅いものとさせる。このことは、従来の構成においては、受取ったアドレスが冗長要素をイネーブルさせるべきアドレスと一致するか否かを決定するために付加的なレベルのデコード動作が与えられることに起因するものである。特定されるアクセス時間は最悪の場合のアクセスに依存するものであり、且つ冗長要素のアクセスは主要素のものから遅延されるものであるから、冗長要素に対する付加的なデコード動作のために必要とされる時間遅延は、特定された装置性能に直接的に影響を与える。
【００７６】
しかしながら、本発明のこの実施例においては、冗長列３５への読取りアクセスに対して必要とされる付加的な遅延は、制御回路９２による冗長検知／書込み回路２３の制御により最小とされているか又は除去されている。例えば、制御回路９２1 は、その入力端において冗長列選択線ＲＣＯＬＣ0 乃至ＲＣＯＬＣ3 を受取るＮＡＮＤゲート９４ａ及びその入力端において冗長列選択線ＲＣＯＬＣ12乃至ＲＣＯＬＣ15を受取るＮＡＮＤゲート９４ｂを有しており、上述した如く、冗長列選択線ＲＣＯＬＣ0 乃至ＲＣＯＬＣ3 及びＲＣＯＬＣ12乃至ＲＣＯＬＣ15は、低状態である場合に、それらの冗長列３５の選択を表わし、その各々は冗長検知／書込み回路２３1 と関連している。ＮＡＮＤゲート９４ａ，９４ｂの出力は、制御線ＣＲＤにおける如く、ＯＲゲート９６の入力端において受取られる。ＡＮＤゲート９８の一つの入力端はラインＲＤＢＬＫを介してＯＲゲート９６の出力を受取り、且つＡＮＤゲート９８の他方の入力端はＡＴＤ回路２５からのラインＡＴＤＣを受取り、ラインＡＴＤＣは、低論理レベルパルスによりアドレス遷移を表わす。ＡＮＤゲート９８の出力はラインＲＳＣＬＫ1 を駆動し、それは、冗長検知／書込み回路２３1 内のセンスアンプ４８によるデータの検知を制御するクロックである。
【００７７】
ＡＴＤ回路２５からのラインＡＴＤは、更に、ＮＯＲゲート９７の一つの入力端により受取られ、且つ遅延ゲート９３により受取られ、遅延ゲート９３の出力端はＮＯＲゲート９７の他方の入力端へ結合されている。ＮＯＲゲート９７の出力端はＮＯＲゲート９９の一方の入力端へ結合されており、それはその他方の入力端においてラインＣＥＣを受取り、ラインＣＥＣは、低論理レベルにおいてメモリ１がイネーブルされていることを表わす。ＮＯＲゲート９９の出力端はラインＣＲＤを駆動し、そうであるから、ＯＲゲート９６の入力端へ結合されている。
【００７８】
注意すべきことであるが、ラインＡＴＤ，ＡＴＤＣは、メモリ１のアドレス端子においてのみならず、例えばチップイネーブル、読取り／書込み選択、出力イネーブル、及びその他の同様の信号を受取るような制御端子においての遷移の検知を表わすことが可能である。更に、特に、メモリ１のチップ寸法が大きい場合には、複数個のＡＴＤ回路２５をチップの種々の領域（例えば、上部及び下部）に対して使用することが望ましい場合があり、その場合には必要に応じて遅延を挿入し、従って例えば制御回路９２により受取られるような各々のタイミングを他のものと一貫性のあるものとする。複数個のＡＴＤ回路を使用する場合には、ラインＡＴＤ，ＡＴＤＣはその出力の論理的ＯＲ（又は、場合によりＮＯＲ）として発生される。
【００７９】
制御回路９２の動作、及び本実施例に基づくメモリ１の動作について、大略、図９を参照して説明するが、その場合に、冗長列３５2 がプログラムされているアドレスに対応する列アドレスを有するメモリセルに対しての読取り動作の例について説明する。例えば冗長列３５に対しての書込み動作及びその他の従来のタイプのメモリアクセスなどのその他のサイクルを実施する場合のメモリ１の動作は上述した説明、特に、図９に示した例示的な動作に関連して行なった説明を参照した場合には当業者にとって自明なものである。尚、メモリ１の動作に関しての以下の説明は前述した図１乃至８の全ての図面を参照して行なう。
【００８０】
動作に関しては、この例のメモリサイクルはメモリ１のアドレス端子において受取られる新たなアドレスと共に開始する（図９のラインＡＤＤＲ上に示してある）。アドレス端子Ａの一つ又はそれ以上においての遷移の検知に応答して、ＡＴＤ回路２５はラインＡＴＤ上に高レベルパルスを発生し且つラインＡＴＤＣ上に低レベルパルスを発生する。ラインＡＴＤＣ上の低論理レベルは、更に、ＡＮＤゲート９８の出力端におけるラインＲＳＣＬＫ1 を低論理レベルのままとさせる（尚、前のサイクルは冗長検知／書込み回路２３1 により作用される冗長列３５へのアクセスではなかったものと仮定する。一方、そうであった場合には、ラインＲＳＣＬＫ1 はこの時点において低状態へ駆動される）。
【００８１】
ラインＡＴＤ上の高論理レベルに応答して、ＮＯＲゲート９７の出力端は低状態へ駆動され、且つ、メモリ１がイネーブルされると仮定すると（即ち、ラインＣＥＣが低状態）、ＮＯＲゲート９９はラインＣＲＤ上に高論理レベルを発生する。このことは、ＯＲゲート９６をして、ＡＮＤゲート９８へ提供される如く、ラインＲＤＢＬＫを高状態へ駆動し、且つ遅延ゲート９３の遅延時間（図９におけるｔ93）がＡＴＤパルスの終了後に経過するまで、ラインＲＤＢＬＫを高状態に維持する。
【００８２】
しかしながら、ラインＣＲＤが高状態へ移行する時に、冗長列デコーダ３６を介してのデコードされた列アドレス信号の伝搬はいまだ完了していない（特に、選択された列アドレスに基づいて信号ＲＤＢＬＫはいまだにアサート即ち活性状態とされていない。）。ラインＣＲＤがその期間中にラインＲＤＢＬＫを高状態とさせるので、ラインＡＴＤＣ上に表わされるＡＴＤパルスの終了は、ラインＲＳＣＬＫ1 を高状態へ駆動することにより冗長検知／書込み回路２３1 内のセンスアンプ４８の動作を開始させ、冗長検知／書込み回路２３0 はこの時にその制御回路９２0 により同様にイネーブルされる。特に冗長列デコーダ３６におけるデコード遅延と、ＮＡＮＤ９４ａ，９４ｂ及びＯＲ９６により行なわれる加算動作の組合わせのために、本発明のこの実施例に基づいてラインＲＤＢＬＫを強制的に高状態とすることにより、一致する列アドレス値にのみ基づいてラインＲＤＢＬＫ上に信号を発生する十分前に両方の冗長センスアンプ４８がターンオンすることを確保している。その他の制御信号も同様に発生され、例えば、冗長検知／書込み回路２３においての平衡化を制御するための制御信号も発生される。このラインＲＤＢＬＫを早期に高状態へ強制させるので、冗長検知／書込み回路２３は、主検知／書込み回路１３と同時にターンオンし、且つ、冗長列３５が選択される場合には、それと関連する冗長検知／書込み回路２３のうちの一つがオン状態を維持する。この動作は、冗長列３５内のメモリセルのアクセスと主アレイブロック１０内のメモリセルのアクセスとの間のアクセス時間差を取除いている。
【００８３】
冗長検知／書込み回路２３1 と関連する冗長列３５のうちの何れもが選択されない場合には、冗長列選択線ＲＣＯＬＣ0 乃至ＲＣＯＬＣ3 及びＲＣＯＬＣ12乃至ＲＣＯＬＣ15の何れもが低状態へ駆動されることはなく、従ってＮＡＮＤゲート９４ａ，９４ｂの出力端は低状態を維持する。ＡＴＤパルスが完了した後の遅延時間ｔ93の終了時に、ラインＣＲＤは低状態へ復帰し、且つ、両方のＮＡＮＤゲート９４ａがそれらの出力端において低状態である場合には、ラインＲＤＢＬＫは、ラインＲＳＣＬＫ1 と同じく、低状態へ復帰する。従って、冗長検知／書込み回路２３1 内のセンスアンプ４８は、その冗長列３５のうちの何れもが選択されない場合には、ターンオフされる。
【００８４】
しかしながら、図９の実施例においては、メモリ１へ提供されるアドレスは、冗長列３５2 により置換されるべき主列のアドレスである。従って、最大桁行アドレスビットが冗長列３５2 に対応するアレイの半分を表わしているので、ラインＬＳＥＬＣは低状態へ駆動される。冗長列デコーダ３６2 内の列選択部５２2 により列アドレスのデコード動作が行なわれると、一致が存在するので、その中のノードＭＯ2 乃至Ｍ３3 の全ては高論理レベルへ移行する。更に、ブロックアドレスも一致するので、冗長列デコーダ３６2 内のブロック選択部５０2 内のノードＭＬ2 及びＭＨ2 も高論理レベルへ移行する。その一致の結果として、冗長列デコーダ３６2 はラインＲＣＯＬＣ2 上に低論理レベルを発生し且つラインＲＣＯＬＴ2 上に高論理レベルを発生し、関連するパスゲート４６Ｔ，４６Ｃをターンオンし、且つ冗長列３５2 内のビット線をバス２１へ結合させ且つ冗長列３５2 と関連する冗長検知／書込み回路２３1 へ結合させる。
【００８５】
遅延ゲート９３の遅延時間ｔ93が選択され、従って、それは、冗長列デコーダ３６が、アドレスがマッチする場合に、それらの冗長列選択線ＲＣＯＬＴ，ＲＣＯＬＣを駆動することが可能であった時間まで経過することはない。従って、図９を参照すると、この実施例においては、ラインＲＣＯＬＣ2 は、ラインＣＲＤ上の高レベルパルスの終了前にその冗長列デコーダ３６2 により低状態へ駆動される。そうであるから、ＯＲゲートの出力端におけるラインＲＤＢＬＫは、ＡＮＤゲート９８の出力端におけるラインＲＳＣＬＫ1 がそうする如く、高状態に止どまり、冗長検知／書込み回路２３1 においてセンスアンプ４８をオン状態に維持し、且つそれが、冗長列３５2 内の選択されたメモリセル４０の状態を検知することを可能とする。
【００８６】
その様なアドレスの一致から得られるラインＲＣＯＬＣ2 上の論理低レベル及びラインＲＣＯＬＴ2 上の高レベルは、更に、冗長マルチプレクサ３９ａへ送給即ち通信されている。この実施例においては、冗長列３５2 が、冗長マルチプレクサ３９ａ0 乃至３９ａ2 及び３９ａ4 乃至３９ａ7 内のラインＲＣＯＬＴ2 と関連する全てのヒューズ７８3 を開放状態とさせ、且つ端子ＤＱ3 と関連している冗長マルチプレクサ３９ａ3 内のヒューズ７８3 を不変の状態に存続させることにより、入力／出力端子ＤＱ3 へ割当てられている。従って、冗長マルチプレクサ３９ａ3 内のノード７７は、ラインＲＣＯＬＴ2 により低状態へ駆動され、それはラインＲＳＥＬ１3 を低状態へ駆動し、冗長検知／書込み回路２３1 を入力／出力端子ＤＱ3 と関連する出力ドライバへ接続させる。このアクセス時間の完了時において、冗長列３５2 における選択されたメモリセル４０の内容は端子ＤＱ3 において表われ、そのアクセスを完了する。
【００８７】
本発明に基づく冗長制御回路９２の結果として、冗長列３５内のメモリセル４０のアクセス時間は、冗長列デコーダ３６のデコード時間に依存するものではない。なぜならば、冗長検知／書込み回路２３内のセンスアンプ４８は、デコード動作の完了前の各アクセスにおいてイネーブルされるからである。例えば、図９に示した如く、冗長列アドレスデコード動作に依存した場合に、従って冗長列選択線ＲＣＯＬＣ2 に依存した場合に発生することのある制御信号ＲＳＣＬＫ1 の遷移を点線で示してある。更に、一致が発生しない場合には、センスアンプ４８は迅速にターンオフし（例えば、約２ナノ秒の後）、冗長検知／書込み回路２３のターンオンから発生する電力散逸を最小としており、更に、選択されない冗長列３５に対する冗長ビット線ＲＢＬ上には差電圧が存在しないので、この冗長検知／書込み回路２３の迅速なるターンオフ動作は、発振又はクローバ条件の危険性を取除いている。従って、改善されたアクセス時間は、電力散逸のペナルティが最小の状態で達成される。
【００８８】
デコード動作の前に冗長構成内でのその他の信号を発生するために同様の技術を使用することが可能であり、従って冗長の結果としてのアクセス時間の劣化を減少させている。例えば、メモリ１内の行線が、各主アレイブロック１０及び関連する冗長アレイブロック３０に対してパストランジスタによりローカルな行線へ接続されている行デコーダ２４ａ，２４ｂにより駆動されるグローバルな行線として構成されている場合には、冗長アレイブロック３０に対するローカルな行線が、冗長なアクセスが発生するか否かに拘らずに発生されるものであることが望ましい。このことは、冗長アレイブロックにおける行線をイネーブルさせる前に列デコード動作を完了することの必要性を取除いており、その代わりに、冗長アレイブロック３０内の全てのメモリセル４０は、パスゲート４６Ｔ，４６Ｃが選択された冗長列３５に対してイネーブルされる時間の前に、それらのビット線へ接続される。多くの場合において、各アクセスにおける冗長アレイブロック３０のイネーブル動作から発生する付加的な電力散逸に関するペナルティは、改善されたアクセス時間によりほぼ解消されるものと考えられる。特に、その様に発生する何らかの付加的な電力散逸ペナルティは、本発明により最小とされる。なぜならば、任意の列アドレス値に対して及び任意の入力／出力端子ＤＱに対しての冗長列３５のマッピングと相対的に、本発明の実施例において与えられる柔軟性により、冗長列３５の数を極めて小さな数に維持することが可能だからである（例えば、アレイ半分当り８個の列）。
【００８９】
本明細書に記載した列冗長アーキテクチャは、更に、その他の多くの顕著な利点を与えている。特に、本発明は、高効率の冗長技術を提供している。なぜならば、それは、各冗長列が、共通のワード線を有する任意の主アレイブロックへ割当てることを可能としており、且つ入力／出力端子のうちの任意の一つに対して割当てることを可能としているからである。このことは、高い修復歩留りを提供しながら、比較的小さなチップ面積で冗長列を実現することを可能としている。更に、上述した特定の冗長列デコーダ回路は、デコーダ回路において必要とされるトランジスタの数が少ないので、高い効率の実現可能性を提供している。このデコーダ回路は、更に、アドレス線上にバランスした負荷を与え、従って、特に、冗長性がイネーブルされない場合に、アドレスのデコード動作における性能を更に改善している。
【００９０】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明の好適実施例を組込んだメモリを示した概略ブロック図。
【図２】 図１のメモリ内の冗長列アーキテクチャを示した概略ブロック図。
【図３】 図２のアーキテクチャにおける一対の冗長列を示した概略図。
【図４】 図２のアーキテクチャにおける検知／書込み回路を示した概略図。
【図５】 図２のアーキテクチャにおける冗長列選択回路のうちの一つを示した概略図。
【図６】 図２のアーキテクチャにおける冗長入力／出力マルチプレクサのうちの一つを示した概略図。
【図７】 図１のメモリにおける最後のデータマルチプレクサのうちの一つを示した概略図。
【図８】 図２のアーキテクチャにおける制御回路の一部を示した概略図。
【図９】 冗長列からの読取りのための図１のメモリの動作を示したタイミング線図。
【符号の説明】
１ メモリ
１０ メモリアレイブロック
１３ センスアンプ
１５ データドライバ
２２ データバス
２４ 行デコーダ
２５ アドレス遷移検知（ＡＴＤ）回路
２６ 列デコーダ
２８ アドレスバッファ
２９ タイミング・制御回路
３０ 冗長アレイブロック
３４ 冗長列選択ブロック
３５ 冗長列
３６ 冗長列デコーダ
３８ 冗長マルチプレクサブロック
３９ 冗長マルチプレクサ
４０ メモリセル
４４ 平衡化トランジスタ
４６ パスゲート
４９ プレチャージトランジスタ
Claims (14)
- メモリを有する集積回路において、
主アレイの形態で配列した複数個の主メモリセルが設けられており、
供給されるアドレス信号に応答して主メモリセルをアクセスする手段が設けられており、
複数個の冗長メモリセルを有する冗長メモリアレイが設けられており、
冗長メモリセルを指定するアドレス信号に応答して冗長メモリセルを選択する冗長デコーダが設けられており、
選択した冗長メモリセルの状態を検知し且つそれを前記メモリの出力端へ送給する冗長読取手段が設けられており、前記冗長読取手段はイネーブル信号を受取るべく結合された制御入力端を有しており、
メモリアクセスサイクルの開始に応答して前記イネーブル信号を発生し、前記メモリアクセスサイクル期間中に、冗長メモリセルが選択されないことを前記冗長デコーダが表す場合には前記イネーブル信号を終了させ、そうでない場合には前記イネーブル信号を維持するイネーブル回路が設けられている、
ことを特徴とする集積回路。 - 請求項１において、前記イネーブル信号が、応答可能に前記冗長デコーダへ結合されており、従って、前記冗長デコーダが前記イネーブル信号が発生された後の遅延期間内に冗長メモリセルが選択されるべきであることを表わすことがないことに応答して、前記イネーブル信号が終了されることを特徴とする集積回路。
- 請求項１において、前記冗長メモリアレイが複数個の冗長列を有しており、前記冗長デコーダが、各々が前記複数個の冗長列の一つと関連した複数個の冗長列デコーダを有しており、且つ前記イネーブル回路が前記複数個の冗長列デコーダの各々と結合しており、従って、前記冗長デコーダが冗長メモリセルが選択されないことを表わすことに応答して、前記イネーブル信号が終了されることを特徴とする集積回路。
- 請求項３において、前記イネーブル信号が前記複数個の冗長列デコーダへ応答的に結合されており、従って、前記複数個の冗長列デコーダの全てが、前記イネーブル信号が発生された後所定の期間内に冗長メモリセルが選択されるべきことを表わすものではないことに応答して、前記イネーブル信号が終了されることを特徴とする集積回路。
- 請求項１において、更に、
前記メモリの入力端子へ結合されており前記入力端子の少なくとも一つにおける遷移を検知し且つそれに応答して開始信号を供給する出力端を具備する遷移検知回路が設けられており、
前記遷移検知回路の出力端は、前記開始信号に応答して前記イネーブル回路が前記イネーブル信号を発生するような態様で、前記イネーブル回路へ結合されている、
ことを特徴とする集積回路。 - 請求項１において、更に、
メモリアクセスが開始されるべきであることを表わす外部信号に応答して開始パルスを発生する手段が設けられており、
冗長列選択信号を受取るべく結合された第一入力端を具備し、前記開始パルスを受取るべく結合された第二入力端を具備し、且つ前記冗長読取手段に結合された出力端を具備しており、前記開始パルスの終了に応答して前記出力端において前記イネーブル信号を発生するゲートが設けられている、
ことを特徴とする集積回路。 - 請求項１において、更に、
メモリアクセスが開始されるべきであることを表わす外部信号に応答して開始パルスを発生する手段が設けられており、且つ前記イネーブル回路が、
前記発生手段の出力端に結合された入力端を具備し且つ前記開始パルスを受取ることに応答して前記開始パルスより遅延期間だけパルス幅の長い制御信号を供給する出力端を具備する制御信号発生回路と、
前記冗長デコーダの出力端に結合した入力端を具備し且つ受取ったアドレス信号がプログラムされている値に対応することを前記冗長デコーダが表わすことに応答して一致信号を供給する出力端を具備する一致回路と、
前記制御信号及び前記一致信号を受取るべく結合された入力端を具備し且つ前記制御信号又は前記一致信号のいずれか一方を受取ることに応答して前記イネーブル信号を発生する出力端を具備するイネーブル論理と、を有することを特徴とする集積回路。 - 請求項７において、前記制御信号発生回路が、前記開始パルスの先端に応答して前記制御信号を発生し、且つ前記イネーブル論理は、更に、前記開始パルスを受取るための入力端を有しており、前記開始パルスの終了と共に前記イネーブル信号を発生することを特徴とする集積回路。
- 請求項８において、前記制御信号発生回路が、前記開始パルスの先端を受取ることに応答して前記制御信号を所定期間のパルスとして発生するパルス発生回路を有することを特徴とする集積回路。
- 請求項７において、前記冗長メモリアレイが複数個の冗長列を有しており、前記冗長デコーダが、各々が前記複数個の冗長列の一つに関連している複数個の冗長列デコーダを有しており、且つ、前記一致回路が、前記複数個の冗長列デコーダの各々へ結合している入力端を具備すると共に前記冗長列デコーダのうちのいずれかが、受取ったアドレス信号が前記冗長列デコーダのうちの一つにおけるプログラムされている値に対応することを表わすことに応答して前記一致信号を供給する出力端を具備する加算回路を有することを特徴とする集積回路。
- 請求項１において、前記冗長読取手段がセンスアンプを有することを特徴とする集積回路。
- 集積回路におけるメモリの動作方法において、前記メモリは、主メモリセル及び冗長メモリセルと、それを受取ることに応答して主メモリセルの代りに冗長メモリセルがアクセスされるメモリアドレスをプログラムすることが可能な冗長デコーダと、アクセスされた冗長メモリセルの状態を読取り且つそれを前記メモリから外部的に送給する冗長読取回路とを有しており前記冗長読取回路は読取イネーブル信号により動的に制御されるものであり、
メモリアクセスの開始を表わす外部信号を受取ることに応答して、前記読取イネーブル信号を前記冗長読取回路に対して発生し、
受取ったメモリアドレスを前記冗長デコーダ内にプログラムされているアドレスと比較し、
前記発生ステップの後のメモリアクセス期間中に、前記比較ステップが前記受取ったメモリアドレスが前記プログラムされているアドレスと一致しないことを表わすことに応答して前記読取イネーブル信号を終了させ、そうでなければ前記読取イネーブル信号を維持する、
上記各ステップを有することを特徴とする方法。 - 請求項１２において、更に、
メモリアクセスの開始を表わす前記外部信号を受取ることに応答して開始パルスを発生する、
ステップを有しており、且つ前記読取イネーブル信号を発生するステップが、更に、
前記開始パルスの終了時に前記冗長読取回路が前記読取イネーブル信号に応答してイネーブルされるように前記開始パルスをゲート動作させる、
ことを特徴とする方法。 - 請求項１２において、前記複数個の冗長メモリセルが複数個の冗長列の形態に配列されており、
前記冗長デコーダが複数個の冗長列デコーダを有しており、その各々は前記冗長列の一つと関連しており、その各々は、それと関連する冗長列内の１個のメモリセルが選択される値でプログラムすることが可能であり、且つその各々は受取ったメモリアドレスがそのプログラムされている値と一致するか否かを表わす信号を供給する出力端を具備しており、
且つ、前記比較ステップが、受取ったメモリアドレスが前記複数個の冗長列デコーダのうちのいずれかにおけるプログラムされている値と一致するか否かを決定するために前記複数個の冗長列デコーダの出力端において論理演算を行うことを特徴とする方法。
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