JPH09128994A - 半導体メモリ装置の列冗長回路 - Google Patents

半導体メモリ装置の列冗長回路

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JPH09128994A
JPH09128994A JP8264314A JP26431496A JPH09128994A JP H09128994 A JPH09128994 A JP H09128994A JP 8264314 A JP8264314 A JP 8264314A JP 26431496 A JP26431496 A JP 26431496A JP H09128994 A JPH09128994 A JP H09128994A
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  • Dram (AREA)
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Abstract

(57)【要約】 【課題】 多重入出力方式で並列テストモードのドント
ケアアドレスが入力できる列冗長回路を提供する。 【解決手段】 ヒューズの切断状態に応じて列アドレス
入力をデコードし、冗長エネーブル信号５１を出力する
と共に論理状態の異なる複数の列アドレス制御信号５２
〜５５を出力するデコードヒューズ回路１０５と、該デ
コードヒューズ回路の出力信号に基づいて列デコーダ及
び入出力制御回路１０６の動作を制御する論理回路１０
８と、冗長エネーブル信号に応じて出力されるデータ
（６０）を、冗長アドレス制御信号に従って多数のデー
タバスライン５６のうちのいずれかへ選択的に伝達する
マルチプレクサ１０７と、を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、多重入出力方式のような新たなア
ーキテクチャ(Architecture)の並列テストモード(Paral
lel Test Mode)等でアドレス入力のドントケア(Don't C
are)の有無に関係なくヒューズ切断により救済アドレス
(Repaired Address)を指定することができる列冗長回路
に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ装置の特にＤＲＡ
Ｍ(Dynamic Random Access Memory)において、冗長救済
手段の重要性はメモリ装置の高集積化に従ってより大き
くなっている。サブミクロン(Sub-Micron)加工技術によ
るパターン(Pattern) の細密化及びチップ面積の拡大に
よる不良率の増加が一層深刻な問題となり、これが製造
歩留り低下の直接の原因となるのに加え、製造工程技術
や粒子(Particle)除去のためのクリーン度維持の限界か
らくる技術的難度が増しているため、このような半導体
製造上の困難性を設計技術で最大限克服するための手段
が冗長救済手段である。従って、従来から冗長救済に関
する技術は相当数確保されており、実際のデバイスに適
用されている。しかしながら効率的な冗長手段の開発に
限界はなく、本発明の目的もこのような手段の効率的な
適用についての改善を目的としている。
【０００３】従来の列冗長(Column Redundancy) 救済手
段は、アドレス入力による２位相の信号を伝達させる伝
達手段(Transmission Gate) とその各信号を断続状態に
従って選択的に伝達するヒューズ手段とで構成されたヒ
ューズ単位回路を基本とした多数の冗長に必要なアドレ
ス入力分のヒューズユニット集合体であって、救済可能
ブロックを基準としてこのようなブロックを選択するア
ドレスを含まないこともあり、並列テストモードでドン
トケア(Don't Care)とされるアドレスを含むこともあ
る。この場合に従来の冗長ヒューズ方式(Fuse scheme)
では列冗長回路が実現できないという問題点がある。ま
た、並列テストモードでドントケアとされるアドレスを
ヒューズの入力とする場合は救済アドレスの認識が不可
能で、並列テストモードを実現できないという問題点が
ある。
【０００４】図１は、従来技術によるメモリセルアレイ
の構成図である。図示のように、多数のメモリセルが接
続されたビットラインＢＬ，バーＢＬとセンスアンプ、
またビットラインと直交する方向に配列されたワードラ
インＷＬ及びデータ入出力ラインＩＯ，バーＩＯをも
ち、そしてビットラインと同じ方向に配列された列選択
ラインＣＳＬが構成されたメモリセルアレイに対し、ワ
ードライン端部に接続される行デコーダが設けられ、そ
してこの行デコーダと同じ側に、データ入出力ラインの
データレベルを増幅させる手段のデータレベル増幅器(I
/O S/A) が設けられる。同図の回路動作については公知
なので、その詳細説明は省略する。
【０００５】図１の場合、並列テストモードでドントケ
アとされるアドレスをヒューズの入力とする場合、救済
アドレスの認識と共に並列テストモードを実現できない
という問題点がある。また、多重入出力ライン方式(Mul
ti-I/O Scheme)のような新たなＤＲＡＭアーキテクチャ
は今後のメモリ拡張性を考慮するときに必須的なアーキ
テクチャであるが、本アーキテクチャやこれと類似した
他のアーキテクチャでも、そのような並列テストモード
での一定アドレスのドントケアによるメモリセル指定の
困難性が示され、これによる冗長方式の拡張性に限りが
あるという問題点がある。
【０００６】
【発明が解決しようとする課題】上記のような従来技術
に鑑みて本発明の目的は、多重入出力方式でも並列テス
トモードのドントケアとされるアドレスを入力すること
ができるデコード(Decoded) 列冗長回路を提供すること
にある。また本発明の目的は、従来のメモリアレイアー
キテクチャと異なる多重入出力ライン方式のような新た
なメモリアーテクチャにおいて並列テストモード等でア
ドレス入力のドントケアの有無に関係なくヒューズ切断
アドレスを指定することができるデコード列冗長回路を
提供することにある。更に本発明の目的は、ＤＲＡＭデ
バイスにおいて並列テストモードの拡張性に関係なく、
またドントケアアドレスの有無に関係なく救済アドレス
が指定でき、従来の冗長救済手段にあった限界を克服す
ることのできるデコードヒューズを備えるデコード列冗
長回路を提供することにある。
【０００７】
【課題を解決するための手段】この目的のために本発明
は、多数のメモリセルが接続されるビットライン、セン
スアンプ、列選択ラインに従いビットラインと接続され
るデータ入出力ライン、そして列アドレス入力をデコー
ドして列選択ライン及びデータ入出力ラインを制御しデ
ータを伝送する列デコーダ及び入出力制御回路を含んだ
メモリセルアレイを有する半導体メモリ装置の列冗長回
路において、ヒューズの切断状態に応じて列アドレス入
力をデコードし、冗長エネーブル信号を出力すると共に
論理状態の異なる複数の列アドレス制御信号を出力する
デコードヒューズ回路と、該デコードヒューズ回路の出
力信号に基づいて前記列デコーダ及び入出力制御回路の
動作を制御する論理回路と、前記冗長エネーブル信号に
応じて出力されるデータを、前記冗長アドレス制御信号
に従って多数のデータバスラインのうちのいずれかへ選
択的に伝達するマルチプレクサと、を備えることを特徴
とする。
【０００８】デコードヒューズ回路は、少なくとも１ヒ
ューズの切断状態により出力論理が決定されるヒューズ
回路を複数有し、該複数のヒューズ回路の出力に従うデ
コーディング回路から冗長アドレス制御信号を出力する
ものとすることができ、この場合、デコードヒューズ回
路は、伝達手段及びヒューズの直列接続をもち、該ヒュ
ーズの切断状態に従い列アドレス信号を伝送する冗長単
位回路と、冗長アドレス制御信号出力用の前記ヒューズ
回路の出力に従い列アドレス信号を伝送する伝達手段を
もつ冗長単位回路と、前記各冗長単位回路の出力に従い
冗長エネーブル信号を出力する論理ゲートと、を有する
構成とすることができる。また、マルチプレクサは、被
冗長アドレスのデータをのせるデータバスラインを冗長
アドレス制御信号に従って選択し、冗長エネーブル信号
に応じて出力されるデータを伝達するようにしておく。
このような冗長回路は、メモリセルアレイの各セグメン
トごとに１つ又は複数構成するようにし、多数の前記セ
グメント単位でそれぞれ救済を行えるようにしておくこ
とができ、この場合、各セグメントのデコードヒューズ
回路の出力信号を別のセグメントの論理回路へも送って
適宜組合せることにより、被冗長アドレスに該当のセグ
メントにおける被冗長アドレスの列選択ラインだけが抑
止されるようにしておく。
【０００９】或いはまた本発明によれば、ワードライン
方向と直交する方向に多数のメモリセルが接続されるビ
ットライン、センスアンプ、及び列選択ラインに従いビ
ットラインと接続されるデータ入出力ラインを構成した
多重入出力ライン方式のメモリセルアレイをもち、多数
のビットラインごとに１ずつのデータ入出力ラインが設
けられて列選択ラインで接続制御され、そして所定数の
データ入出力ラインごとにわけられたメモリセルアレイ
のセグメントごとに１又は複数の列冗長回路を備える半
導体メモリ装置において、前記列冗長回路は、ヒューズ
の切断状態に応じて列アドレス入力をデコードし、冗長
エネーブル信号を出力すると共に論理状態の異なる複数
の列アドレス制御信号を出力するデコードヒューズ回路
と、該デコードヒューズ回路の出力信号に基づいて前記
列選択ライン及びデータ入出力ラインを抑止制御する論
理回路と、前記冗長エネーブル信号に応じて出力される
データを、前記冗長アドレス制御信号に従って多数のデ
ータバスラインのうちのいずれかへ選択的に伝達するマ
ルチプレクサと、を備えることを特徴とする。
【００１０】デコードヒューズ回路は、少なくとも１ヒ
ューズの切断状態により出力論理が決定されるヒューズ
回路を複数有し、該複数のヒューズ回路の出力に従うデ
コーディング回路から冗長アドレス制御信号を出力する
ようにすることができ、この場合、デコードヒューズ回
路は、伝達手段及びヒューズの直列接続をもち、該ヒュ
ーズの切断状態に従い列アドレス信号を伝送する冗長単
位回路と、冗長アドレス制御信号出力用のヒューズ回路
の出力に従い列アドレス信号を伝送する伝達手段をもつ
冗長単位回路と、前記各冗長単位回路の出力に従い冗長
エネーブル信号を出力する論理ゲートと、を有する構成
とすることができる。また、マルチプレクサは、被冗長
アドレスのデータをのせるデータバスラインを冗長アド
レス制御信号に従って選択し、冗長エネーブル信号に応
じて出力されるデータを伝達するものとしておく。そし
て、各セグメントのデコードヒューズ回路の出力信号を
別のセグメントの論理回路へも送って適宜組合せること
により、被冗長アドレスに該当のセグメントにおける被
冗長アドレスの列選択ラインだけが抑止されるようにす
ることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。図中の共通部分には
できるだけ同じ符号を付して説明するものとする。
【００１２】図２は、多重入出力方式のメモリセルアレ
イの構成図である。図示のように、メモリセルアレイの
ワードライン方向と直交する方向に多数のメモリセルを
接続したビットラインＢＬ，バーＢＬ、センスアンプＳ
／Ａ、データ入出力ラインＩＯ，バーＩＯ、ワードライ
ンＷＬと接続される行デコーダ(ROW DECODER) 、そし
て、データ入出力ライン及びカラム選択ラインＣＳＬに
従い構成される各セグメント（ブロック）へそれぞれ列
選択信号を出力する列デコーダ及び入出力制御回路(COL
UMN DECODER & I/O CONTROL)が構成されている。
【００１３】図２の構成を有する多重入出力ライン方式
で列冗長回路を実現する場合において、従来のアレイ方
式に適用される図３に示す列冗長ではヒューズに入力さ
れるアドレスをドントケアとすることができないが、図
２のような多重入出力ライン方式では並列テストモード
でドントケアとされるアドレスが入力されることにな
る。この場合に図４のデコード列冗長回路を適用すれば
その問題を解決することができる。即ち図３は、従来技
術による冗長救済手段の回路図である。尚、図３の構造
はよく知られているので、図４の回路に含めて説明す
る。
【００１４】図４は、本発明によるデコード列冗長救済
手段であるデコードヒューズ回路の詳細である。列アド
レスＣＡ０〜ｎ，ＣＡ０〜ｎＢを伝達する伝達手段４
と、これに接続されるヒューズ手段２及びスイッチ手段
７と、から冗長単位回路１００が多数構成され、そし
て、ヒューズ手段１の切断により多数の冗長単位回路１
００及びデコーディング回路１０２をエネーブルさせる
ノードｎ３を有した主スイッチング回路１１０が設けら
れる。また、ヒューズ手段３に従い論理“ハイ”又は論
理“ロウ”を有するノードｎ４，ｎ７及びその各反対位
相のノードｎ５，ｎ６を有したヒューズ回路１１１が多
数構成され、その出力ノードｎ４，ｎ７，ｎ５，ｎ６に
より制御され、ブロック選択のための列アドレスＣＡｉ
〜ｊ，ＣＡｉ〜ｊＢを伝送する伝達手段５，６をもつ冗
長単位回路１０１が多数設けられる。論理ゲート９は、
各冗長単位回路１００及び各冗長単位回路１０１の出力
に基づいて第１冗長出力ノード５１から列冗長エネーブ
ル信号ＣＲＥＮｉを発生する。また、デコーディング回
路１０２は、主スイッチング回路手段１１０の出力ノー
ドｎ２によりエネーブルされ、ヒューズ回路１１１の出
力ノードｎ４，ｎ７，ｎ５，ｎ６の各論理状態に従っ
て、多数の第２冗長出力ノード５２，５３，５４，５５
のうち１つを選択的に活性化させる。
【００１５】この図４の構成は図５のデコード(Decode
d) ヒューズ回路１０５に該当する。従って動作説明に
ついては図５を参照して説明する。図５は、本発明によ
るデコード冗長救済手段を適用したメモリセルアレイの
全体的な構成図である。
【００１６】多数のメモリセルセグメント(Segment) １
０９、列デコーダ及び入出力制御回路１０６で構成され
たメモリセルアレイがあり、各メモリセルセグメント１
０９に１以上のデコードヒューズ回路１０５が配置され
ている。そして、各デコードヒューズ回路１０５の第１
冗長出力ノード５１の列冗長エネーブル信号ＣＲＥＮｉ
と第２冗長出力ノード５２〜５５の各出力である列アド
レス制御信号ＰＣＯＬＤ１０〜ＰＣＯＬＤ１３を組合せ
て全体冗長アドレスを生成する論理回路１０８と、デコ
ードヒューズ回路１０５の動作による冗長データ入出力
ライン６０のデータを、第２冗長出力ノード５２，５
３，５４，５５に従い選択的にデータバスライン５６へ
伝達するマルチプレクサ１０７と、が設けられている。
【００１７】図４から分かるように、最初のパワーアッ
プ(Power Up)で論理“ロウ”から論理“ハイ”にエネー
ブルされる信号ＶＣＣＨに応じて、ヒューズ１のつなが
った状態ではノードｎ２，ｎ３がそれぞれ論理“ロ
ウ”、“ハイ”に維持され、これにより回路の全動作が
抑止される。一方、ヒューズ１が切断されると、ノード
ｎ２，ｎ３は論理“ハイ”、“ロウ”のエネーブルの状
態となり、回路の全動作が許容される。この主スイッチ
ングヒューズ１の切断状態では、ヒューズ回路１１１に
おけるヒューズ３の切断有無により出力ノードｎ４，ｎ
５，ｎ６，ｎ７の状態が決定され、またこの出力ノード
ｎ４，ｎ５，ｎ６，ｎ７により、冗長単位回路１０１の
伝達手段５，６に入力される列アドレスの互いに逆位相
の信号中のどちらかが選択伝送される。更に、冗長単位
回路１００におけるヒューズ２の切断有無により、伝達
手段４に入力される列アドレスの互いに逆位相の信号中
のどちらかが選択的に伝送される。このような伝達手段
４，５，６の伝送状態に従ってその出力ノードｎ８，ｎ
９，ｎ１０，ｎ１１，ｎ１２へ伝達される列アドレス入
力信号により、論理ゲート９から第１冗長出力ノード５
１の列冗長エネーブル信号ＣＲＥＮｉが発生される。ま
た、ヒューズ回路１１１の出力ノードｎ４，ｎ５，ｎ
６，ｎ７の論理に従うデコーディング回路１０２の第２
冗長出力ノード５２，５３，５４，５５のうちのいずれ
か１つがエネーブル状態とされる。
【００１８】このようにして発生するデコードヒューズ
回路１０５の冗長出力ノード５１，５２，５３，５４，
５５の出力信号は、図５のようにそれぞれ異なる各セグ
メント１０９を制御し、そして異なるセグメント１０９
を制御する第１冗長出力ノード５１の出力信号と第２冗
長出力ノード５２，５３，５４，５５の出力信号がそれ
ぞれ論理回路１０８で適宜に論理組合せされて全冗長ア
ドレスが生成され、その出力ノード６１の状態を決定す
る。出力ノード６１は、そのデコードヒューズ回路１０
５をエネーブルさせた列アドレス入力（＝被冗長アドレ
ス）により動作するノーマル列選択ライン５８を抑止と
するために、列デコーダ及び入出力制御回路１０６を制
御する。また、冗長対象の列アドレス入力により、多数
のメモリセルセグメント１０９に所属する所定のデコー
ドヒューズ回路１０５が動作し、その第１冗長出力ノー
ド５１に接続した冗長列選択ラインを動作させる。
【００１９】列デコーダ及び入出力制御回路１０６の制
御によるノーマル列選択ライン５８に従い出力されるセ
ルデータはデータ入出力ライン５７を通じて列デコーダ
及び入出力制御回路１０６に入力され、そしてそのセグ
メント１０９に割当てられたデータバスライン５６へ伝
達される。一方、当該セグメント１０９のデコードヒュ
ーズ回路１０５でのデコード結果に従う第１冗長出力ノ
ード５１による冗長列選択ラインの制御で出力される冗
長セルデータは、冗長データ入出力ライン６０を通じて
直接、或いはノーマル同様の冗長入出力制御回路を経
て、当該セグメント１０９に割当てられたノーマル時と
同じデータバスライン５６へ伝達可能で、このときに、
多数のデータバスライン５６のうち特定のデータバスラ
インへ冗長セルデータを伝達するためのマルチプレクサ
１０７が設けられてデコーディング回路１０２の第２冗
長出力ノード５２，５３，５４，５５に従い動作するこ
とで伝達が可能になる。
【００２０】本実施形態では、従来の図１に示すメモリ
アレイアーキテクチャと異なる図２に示す多重入出力ラ
イン方式のような新たなメモリアーキテクチャにおい
て、並列テストモード等でアドレス入力のドントケアの
有無に関係なくヒューズ切断により救済アドレスを指定
することができる。この多重入出力ライン方式のような
新たなＤＲＡＭアーキテクチャは今後の拡張性を考慮す
るとき必須的なアーキテクチャであり、これと類似した
その他のアーキテクチャでも同様に並列テストモードで
の一定アドレスのドントケアによるメモリセルの指定に
困難が生じ、これによる冗長方式の拡張性の限界にぶつ
かると予想されるので、非常に有用である。
【００２１】上記実施形態では図面を中心に例を挙げて
限定したが、その他にも本発明の技術的思想の範囲内で
多様な形態が可能であることは勿論である。
【００２２】
【発明の効果】本発明にれば、並列テストモードの拡張
性に関係なく、またドントケアアドレスの有無に関係な
く救済アドレスを指定可能なので、従来技術にあった限
界を克服することができる。特に、今後重要となる高速
アクセス方式の同期式ＤＲＡＭ、キャッシュＤＲＡＭ(c
ached DRAM) 等の拡張の際には冗長方式を実現できない
ことによる限界を予め防止可能で、効率的なアドレスの
運用にも効果がある。
【図面の簡単な説明】
【図１】従来におけるメモリセルアレイの構成図。
【図２】本発明に係る多重入出力方式のメモリセルアレ
イの構成図。
【図３】従来技術による列冗長のデコード回路を示す回
路図。
【図４】本発明による列冗長のデコードヒューズ回路を
示す回路図。
【図５】本発明による列冗長回路を示すブロック図。
【符号の説明】 １０５ デコードヒューズ回路 １０６ 列デコーダ及び入出力制御回路 １０７ マルチプレクサ １０８ 論理回路 １０９ セグメント（メモリセルアレイ）

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 多数のメモリセルが接続されるビットラ
    イン、センスアンプ、列選択ラインに従いビットライン
    と接続されるデータ入出力ライン、そして列アドレス入
    力をデコードして列選択ライン及びデータ入出力ライン
    を制御しデータを伝送する列デコーダ及び入出力制御回
    路を含んだメモリセルアレイを有する半導体メモリ装置
    の列冗長回路において、 ヒューズの切断状態に応じて列アドレス入力をデコード
    し、冗長エネーブル信号を出力すると共に論理状態の異
    なる複数の列アドレス制御信号を出力するデコードヒュ
    ーズ回路と、該デコードヒューズ回路の出力信号に基づ
    いて前記列デコーダ及び入出力制御回路の動作を制御す
    る論理回路と、前記冗長エネーブル信号に応じて出力さ
    れるデータを、前記冗長アドレス制御信号に従って多数
    のデータバスラインのうちのいずれかへ選択的に伝達す
    るマルチプレクサと、を備えることを特徴とする列冗長
    回路。
  2. 【請求項２】 デコードヒューズ回路は、少なくとも１
    ヒューズの切断状態により出力論理が決定されるヒュー
    ズ回路を複数有し、該複数のヒューズ回路の出力に従う
    デコーディング回路から冗長アドレス制御信号を出力す
    るようにしてある請求項１記載の列冗長回路。
  3. 【請求項３】 デコードヒューズ回路は、伝達手段及び
    ヒューズの直列接続をもち、該ヒューズの切断状態に従
    い列アドレス信号を伝送する冗長単位回路と、冗長アド
    レス制御信号出力用のヒューズ回路の出力に従い列アド
    レス信号を伝送する伝達手段をもつ冗長単位回路と、前
    記各冗長単位回路の出力に従い冗長エネーブル信号を出
    力する論理ゲートと、を有する請求項２記載の列冗長回
    路。
  4. 【請求項４】 マルチプレクサは、被冗長アドレスのデ
    ータをのせるデータバスラインを冗長アドレス制御信号
    に従って選択し、冗長エネーブル信号に応じて出力され
    るデータを伝達する請求項１〜３のいずれか１項に記載
    の列冗長回路。
  5. 【請求項５】 メモリセルアレイの各セグメントごとに
    １つ又は複数構成するようにし、多数の前記セグメント
    単位でそれぞれ救済を行えるようにした請求項１〜４の
    いずれか１項に記載の列冗長回路。
  6. 【請求項６】 各セグメントのデコードヒューズ回路の
    出力信号を別のセグメントの論理回路へも送って適宜組
    合せることにより、被冗長アドレスに該当のセグメント
    における被冗長アドレスの列選択ラインだけが抑止され
    る請求項５記載の列冗長回路。
  7. 【請求項７】 ワードライン方向と直交する方向に多数
    のメモリセルが接続されるビットライン、センスアン
    プ、及び列選択ラインに従いビットラインと接続される
    データ入出力ラインを構成した多重入出力ライン方式の
    メモリセルアレイをもち、多数のビットラインごとに１
    ずつのデータ入出力ラインが設けられて列選択ラインで
    接続制御され、そして所定数のデータ入出力ラインごと
    にわけられたメモリセルアレイのセグメントごとに１又
    は複数の列冗長回路を備える半導体メモリ装置におい
    て、 前記列冗長回路は、ヒューズの切断状態に応じて列アド
    レス入力をデコードし、冗長エネーブル信号を出力する
    と共に論理状態の異なる複数の列アドレス制御信号を出
    力するデコードヒューズ回路と、該デコードヒューズ回
    路の出力信号に基づいて前記列選択ライン及びデータ入
    出力ラインを抑止制御する論理回路と、前記冗長エネー
    ブル信号に応じて出力されるデータを、前記冗長アドレ
    ス制御信号に従って多数のデータバスラインのうちのい
    ずれかへ選択的に伝達するマルチプレクサと、を備える
    ことを特徴とする半導体メモリ装置。
  8. 【請求項８】 デコードヒューズ回路は、少なくとも１
    ヒューズの切断状態により出力論理が決定されるヒュー
    ズ回路を複数有し、該複数のヒューズ回路の出力に従う
    デコーディング回路から冗長アドレス制御信号を出力す
    るようにしてある請求項７記載の半導体メモリ装置。
  9. 【請求項９】 デコードヒューズ回路は、伝達手段及び
    ヒューズの直列接続をもち、該ヒューズの切断状態に従
    い列アドレス信号を伝送する冗長単位回路と、冗長アド
    レス制御信号出力用のヒューズ回路の出力に従い列アド
    レス信号を伝送する伝達手段をもつ冗長単位回路と、前
    記各冗長単位回路の出力に従い冗長エネーブル信号を出
    力する論理ゲートと、を有する請求項８記載の半導体メ
    モリ装置。
  10. 【請求項１０】 マルチプレクサは、被冗長アドレスの
    データをのせるデータバスラインを冗長アドレス制御信
    号に従って選択し、冗長エネーブル信号に応じて出力さ
    れるデータを伝達する請求項７〜９のいずれか１項に記
    載の半導体メモリ装置。
  11. 【請求項１１】 各セグメントのデコードヒューズ回路
    の出力信号を別のセグメントの論理回路へも送って適宜
    組合せることにより、被冗長アドレスに該当のセグメン
    トにおける被冗長アドレスの列選択ラインだけが抑止さ
    れる請求項７〜１０のいずれか１項に記載の半導体メモ
    リ装置。
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