JPH05250895A - 冗長メモリアクセス回路 - Google Patents
冗長メモリアクセス回路Info
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- JPH05250895A JPH05250895A JP4274213A JP27421392A JPH05250895A JP H05250895 A JPH05250895 A JP H05250895A JP 4274213 A JP4274213 A JP 4274213A JP 27421392 A JP27421392 A JP 27421392A JP H05250895 A JPH05250895 A JP H05250895A
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Abstract
(57)【要約】
【目的】冗長コラム選択信号をすばやく駆動しうる冗長
メモリアクセス回路を提供する。 【構成】アドレスデコーダからコラム選択信号が入力さ
れるコラム選択器２３と、ビット線センス増幅器２２と
コラム選択器２３を介して第１データバス２０に接続さ
れる主メモリセルアレイ２１と、冗長ビット線センス増
幅器３２と冗長コラム選択器３３を介して第２データバ
ス３０に接続される冗長メモリセルアレイ３１と、主メ
モリの欠陥セルのアドレス入力によって冗長メモリ選択
信号とデータバス隔離信号を発生させるコラムヒューズ
３と、第１データバスと第２データバス間に設置される
データバス隔離回路５と、欠陥セルのアドレス入力によ
りデータバス隔離回路５が、第２データバスに接続され
るデータバスセンス増幅器４２およびデータ書き込みバ
ッファ４１から第１データバスを隔離し、冗長セルのデ
ータをデータバスセンス増幅器４２に出力する手段を備
える。
メモリアクセス回路を提供する。 【構成】アドレスデコーダからコラム選択信号が入力さ
れるコラム選択器２３と、ビット線センス増幅器２２と
コラム選択器２３を介して第１データバス２０に接続さ
れる主メモリセルアレイ２１と、冗長ビット線センス増
幅器３２と冗長コラム選択器３３を介して第２データバ
ス３０に接続される冗長メモリセルアレイ３１と、主メ
モリの欠陥セルのアドレス入力によって冗長メモリ選択
信号とデータバス隔離信号を発生させるコラムヒューズ
３と、第１データバスと第２データバス間に設置される
データバス隔離回路５と、欠陥セルのアドレス入力によ
りデータバス隔離回路５が、第２データバスに接続され
るデータバスセンス増幅器４２およびデータ書き込みバ
ッファ４１から第１データバスを隔離し、冗長セルのデ
ータをデータバスセンス増幅器４２に出力する手段を備
える。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭにおける冗長
メモリアクセス回路に係り、特に、主メモリの欠陥セル
アドレスの発生に対応する冗長メモリアクセス時間の短
縮化に好適なメモリアクセス回路に関する。
メモリアクセス回路に係り、特に、主メモリの欠陥セル
アドレスの発生に対応する冗長メモリアクセス時間の短
縮化に好適なメモリアクセス回路に関する。
【０００２】
【従来の技術】一般的に、ＤＲＡＭ回路においては、ビ
ット線はコラムアドレスストローブ信号（column addre
ss strobe signals）（ＣＡＳバー）とアドレスによっ
て選択され、そのビットラインはプリチャージ状態にさ
れる。そしてメモリセルは、アドレス（Ｘアドレス）を
デコードすることによって形成される信号によってワー
ド線を選択することにより、選択される。選択されたワ
ード線によりメモリセルが選択されると、セルデータは
ビット線に転送され電荷配分（charge sharing）がきま
りビット線ＢＬi，ＢＬiＢ間に電圧差が発生する。その
電圧差はビット線センス増幅器で感知され増幅され、そ
の結果ビット線間の電圧差が大きくされ、その電圧レベ
ルがメモリセルに再貯蔵される。ビット線センス増幅器
が動作してビット線情報を増幅後、アドレス（Ｙアドレ
ス）をデコードすることにより形成されたコラム選択信
号はコラム選択器（あるいはコラムセンス増幅器）を選
択して動作させる。したがって、データバスの電圧差が
発生するようになり、この電圧差がデーターバスセンス
増幅器に転送される。この状態の下で、アドレス（Ｙア
ドレス）をデコードすることにより形成されたコラム選
択信号により選択されたメモリセルが活性化されない場
合（動作しない場合）、そのコラム選択信号は不活性状
態に維持され、冗長コラム選択信号が発生されて冗長メ
モリセルを活性化させる。すなわち、図３に示すよう
に、プリデコーダ１の出力信号がコラムヒューズおよび
／または冗長コラム選択回路３に入力されると、冗長コ
ラム選択検出信号ＲＣＹＤを発生させる。この信号ＲＣ
ＹＤが主デコーダ２に入力されると、コラム選択信号Ｙ
seli〜Ｙselnは活性化されない。そして、新しい冗長コ
ラム選択信号ＲＤＲＹselあるいはＷＴＲＹselが形成さ
れて一対の冗長メモリセルを選択する。これらの冗長コ
ラム選択信号が発生している間は、冗長コラム選択検出
信号ＲＣＹＤ（主デコーダ２無能化信号）の機能によ
り、主デコーダ２は活性化されないで冗長コラム選択信
号が発生する。なお、ここで、「コラムヒューズおよび
／または冗長コラム選択回路」という表現の意味は、
「コラムヒューズと冗長コラム選択回路のうち少なくと
も一つ」ということである。このような意味を表す場合
に、本明細書および図面では、以降、単に「コラムヒュ
ーズ／冗長コラム選択回路」と表すことにする。
ット線はコラムアドレスストローブ信号（column addre
ss strobe signals）（ＣＡＳバー）とアドレスによっ
て選択され、そのビットラインはプリチャージ状態にさ
れる。そしてメモリセルは、アドレス（Ｘアドレス）を
デコードすることによって形成される信号によってワー
ド線を選択することにより、選択される。選択されたワ
ード線によりメモリセルが選択されると、セルデータは
ビット線に転送され電荷配分（charge sharing）がきま
りビット線ＢＬi，ＢＬiＢ間に電圧差が発生する。その
電圧差はビット線センス増幅器で感知され増幅され、そ
の結果ビット線間の電圧差が大きくされ、その電圧レベ
ルがメモリセルに再貯蔵される。ビット線センス増幅器
が動作してビット線情報を増幅後、アドレス（Ｙアドレ
ス）をデコードすることにより形成されたコラム選択信
号はコラム選択器（あるいはコラムセンス増幅器）を選
択して動作させる。したがって、データバスの電圧差が
発生するようになり、この電圧差がデーターバスセンス
増幅器に転送される。この状態の下で、アドレス（Ｙア
ドレス）をデコードすることにより形成されたコラム選
択信号により選択されたメモリセルが活性化されない場
合（動作しない場合）、そのコラム選択信号は不活性状
態に維持され、冗長コラム選択信号が発生されて冗長メ
モリセルを活性化させる。すなわち、図３に示すよう
に、プリデコーダ１の出力信号がコラムヒューズおよび
／または冗長コラム選択回路３に入力されると、冗長コ
ラム選択検出信号ＲＣＹＤを発生させる。この信号ＲＣ
ＹＤが主デコーダ２に入力されると、コラム選択信号Ｙ
seli〜Ｙselnは活性化されない。そして、新しい冗長コ
ラム選択信号ＲＤＲＹselあるいはＷＴＲＹselが形成さ
れて一対の冗長メモリセルを選択する。これらの冗長コ
ラム選択信号が発生している間は、冗長コラム選択検出
信号ＲＣＹＤ（主デコーダ２無能化信号）の機能によ
り、主デコーダ２は活性化されないで冗長コラム選択信
号が発生する。なお、ここで、「コラムヒューズおよび
／または冗長コラム選択回路」という表現の意味は、
「コラムヒューズと冗長コラム選択回路のうち少なくと
も一つ」ということである。このような意味を表す場合
に、本明細書および図面では、以降、単に「コラムヒュ
ーズ／冗長コラム選択回路」と表すことにする。
【０００３】
【発明が解決しようとする課題】以上に述べたように、
従来技術においては、主メモリセルが活性化されないよ
うな場合に、冗長コラム選択信号を発生させるために主
デコーダ２を無能化させる信号を発生させ、かつこれに
より、主デコーダ２を動作不能状態にすることが必要で
あった。そしてこのために動作時間が延び、ＤＲＡＭア
クセス時間が遅延することになるという問題があった。
本発明の目的は、従来技術におけるこのような問題を解
決し、冗長コラム選択信号をすばやく駆動しうる冗長メ
モリアクセス回路を提供することにある。
従来技術においては、主メモリセルが活性化されないよ
うな場合に、冗長コラム選択信号を発生させるために主
デコーダ２を無能化させる信号を発生させ、かつこれに
より、主デコーダ２を動作不能状態にすることが必要で
あった。そしてこのために動作時間が延び、ＤＲＡＭア
クセス時間が遅延することになるという問題があった。
本発明の目的は、従来技術におけるこのような問題を解
決し、冗長コラム選択信号をすばやく駆動しうる冗長メ
モリアクセス回路を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、例えば図１に示すように、プリデコー
ダ１とともにアドレスデコーダを構成する主デコーダ２
からコラム選択信号Ｙseli、Ｙselnが入力されるコラム
選択器／コラムセンス増幅器２３と、ビット線センス増
幅器２２とコラム選択器／コラムセンス増幅器２３を介
して第１データバス２０に接続される主メモリセルアレ
イ２１と、冗長ビット線センス増幅器３２と冗長コラム
選択器／冗長コラムセンス増幅器３３を介して第２デー
タバス３０に接続される冗長メモリセルアレイ３１と、
プリデコーダ１に接続されて、プリデコーダ１からの信
号を受信し、主メモリセルアレイ２１の欠陥セルのアド
レス入力によって冗長メモリ選択信号ＲＤＲＹsel／Ｗ
ＴＲＹselとデータバス隔離信号ＲＤＲＮ、ＷＴＲＮを
発生させるコラムヒューズ／冗長コラム選択回路３と、
スイッチング素子を含んで、上記第１データバス２０と
上記第２データバス３０との間に設置されて、第２デー
タバス３０に接続されるデータバスセンス増幅器４２お
よびデータ書き込みバッファ４１から第１データバス２
０を隔離するデータバス隔離回路５とを備え、さらに、
欠陥セルのアドレスが入力されると、上記コラムヒュー
ズ／冗長コラム選択回路３の一方の出力のデータ隔離信
号がデータバス隔離回路５に入力され、他方の出力の冗
長メモリ選択信号が冗長コラム選択器／冗長コラムセン
ス増幅器３３に入力され、これにより、上記データバス
隔離回路５が、上記第１データバス２０をデータバスセ
ンス増幅器４２およびデータ書き込みバッファ４１から
隔離し、冗長セルのデータを上記データバスセンス増幅
器４２に出力する手段を備えることとする。
め、本発明では、例えば図１に示すように、プリデコー
ダ１とともにアドレスデコーダを構成する主デコーダ２
からコラム選択信号Ｙseli、Ｙselnが入力されるコラム
選択器／コラムセンス増幅器２３と、ビット線センス増
幅器２２とコラム選択器／コラムセンス増幅器２３を介
して第１データバス２０に接続される主メモリセルアレ
イ２１と、冗長ビット線センス増幅器３２と冗長コラム
選択器／冗長コラムセンス増幅器３３を介して第２デー
タバス３０に接続される冗長メモリセルアレイ３１と、
プリデコーダ１に接続されて、プリデコーダ１からの信
号を受信し、主メモリセルアレイ２１の欠陥セルのアド
レス入力によって冗長メモリ選択信号ＲＤＲＹsel／Ｗ
ＴＲＹselとデータバス隔離信号ＲＤＲＮ、ＷＴＲＮを
発生させるコラムヒューズ／冗長コラム選択回路３と、
スイッチング素子を含んで、上記第１データバス２０と
上記第２データバス３０との間に設置されて、第２デー
タバス３０に接続されるデータバスセンス増幅器４２お
よびデータ書き込みバッファ４１から第１データバス２
０を隔離するデータバス隔離回路５とを備え、さらに、
欠陥セルのアドレスが入力されると、上記コラムヒュー
ズ／冗長コラム選択回路３の一方の出力のデータ隔離信
号がデータバス隔離回路５に入力され、他方の出力の冗
長メモリ選択信号が冗長コラム選択器／冗長コラムセン
ス増幅器３３に入力され、これにより、上記データバス
隔離回路５が、上記第１データバス２０をデータバスセ
ンス増幅器４２およびデータ書き込みバッファ４１から
隔離し、冗長セルのデータを上記データバスセンス増幅
器４２に出力する手段を備えることとする。
【０００５】あるいは上記目的を達成するため、本発明
では、例えば図２に示すように、プリデコーダ１ととも
にアドレスデコーダを構成する主デコーダ２からコラム
選択信号が入力されるコラム選択器／コラムセンス増幅
器２３と、ビット線センス増幅器２２とコラム選択器／
コラムセンス増幅器２３を介して第１データバス２０に
接続される主メモリセルアレイ２１と、冗長ビット線セ
ンス増幅器３２と冗長コラム選択器／冗長コラムセンス
増幅器３３を介して第２データバス３０に接続される冗
長メモリセルアレイ３１と、プリデコーダ１と主デコー
ダ２を有するアドレスデコーダに接続されて、プリデコ
ーダ１からの信号を受信し、また、主メモリセルアレイ
２１の欠陥セルのアドレス入力によって冗長メモリ選択
信号ＲＤＲＹsel／ＷＴＲＹselおよびデータバス隔離信
号ＲＤＲＮ、ＷＴＲＮを発生させる、コラムヒューズ／
冗長コラム選択回路３と、トライステートゲートで構成
されて、上記第１データバス２０と第２データバス３０
とデータバスセンス増幅器４２およびデータ書き込みバ
ッファ４１との間に設置されて第１と第２のデータバス
のうち１つを選択するデータバス選択回路６とを備え、
さらに、欠陥セルのアドレスが入力されると、上記コラ
ムヒューズ／冗長コラム選択回路３の一方の出力のデー
タ隔離信号がデータバス選択回路６に入力され、他方の
出力の冗長メモリ選択信号が冗長コラム選択器／冗長コ
ラムセンス増幅器３３に入力され、これにより、上記デ
ータバス選択回路６が上記第２データバス３０を選択し
て冗長セルのデータを上記データバスセンス増幅器４２
に出力する手段を備えることとする。
では、例えば図２に示すように、プリデコーダ１ととも
にアドレスデコーダを構成する主デコーダ２からコラム
選択信号が入力されるコラム選択器／コラムセンス増幅
器２３と、ビット線センス増幅器２２とコラム選択器／
コラムセンス増幅器２３を介して第１データバス２０に
接続される主メモリセルアレイ２１と、冗長ビット線セ
ンス増幅器３２と冗長コラム選択器／冗長コラムセンス
増幅器３３を介して第２データバス３０に接続される冗
長メモリセルアレイ３１と、プリデコーダ１と主デコー
ダ２を有するアドレスデコーダに接続されて、プリデコ
ーダ１からの信号を受信し、また、主メモリセルアレイ
２１の欠陥セルのアドレス入力によって冗長メモリ選択
信号ＲＤＲＹsel／ＷＴＲＹselおよびデータバス隔離信
号ＲＤＲＮ、ＷＴＲＮを発生させる、コラムヒューズ／
冗長コラム選択回路３と、トライステートゲートで構成
されて、上記第１データバス２０と第２データバス３０
とデータバスセンス増幅器４２およびデータ書き込みバ
ッファ４１との間に設置されて第１と第２のデータバス
のうち１つを選択するデータバス選択回路６とを備え、
さらに、欠陥セルのアドレスが入力されると、上記コラ
ムヒューズ／冗長コラム選択回路３の一方の出力のデー
タ隔離信号がデータバス選択回路６に入力され、他方の
出力の冗長メモリ選択信号が冗長コラム選択器／冗長コ
ラムセンス増幅器３３に入力され、これにより、上記デ
ータバス選択回路６が上記第２データバス３０を選択し
て冗長セルのデータを上記データバスセンス増幅器４２
に出力する手段を備えることとする。
【０００６】これらの例えば図１または図２に示される
場合において、主デコーダ２は、欠陥セルのアドレスが
入力されても、主メモリセルアレイ２１のコラム選択信
号を正常に発生させることができる。
場合において、主デコーダ２は、欠陥セルのアドレスが
入力されても、主メモリセルアレイ２１のコラム選択信
号を正常に発生させることができる。
【０００７】
【作用】本発明の回路では、上記のように、欠陥セルの
アドレスが入力されるとデータバス隔離回路５あるいは
データバス選択回路６により、第１データバス２０と、
第２データバス３０とを分離し得る機能を有している。
すなわち、欠陥セルのアドレスが入力されると、コラム
ヒューズ／冗長コラム選択回路３からの制御信号である
データバス隔離信号および冗長メモリ選択信号が発せら
れ、一方では、データバス隔離信号がデータバス隔離回
路５あるいはデータバス選択回路６に入力されると、こ
れらの回路が主メモリセルアレイ２１から第１データバ
ス２０を介してデータバスセンス増幅器４２に転送され
るべき出力だけを阻止し、第２データバス３０を介する
データバスセンス増幅器４２へのデータの転送を可能に
する。また他方では、冗長メモリ選択信号が冗長コラム
選択器／冗長コラムセンス増幅器３３に入力され、これ
により冗長メモリセルアレイ３１からのデータは第２デ
ータバス３０に出力される。すなわち、データバス隔離
回路５を用いる場合でも、あるいはデータバス選択回路
６を用いる場合でも、これらの回路のスイッチング機能
により、主メモリセルアレイ２１の中に欠陥セルが発生
すると主メモリセル側は出力側と切り離され、冗長メモ
リセル側のみが出力と結ばれることになる。したがっ
て、本発明の回路では欠陥セルのアドレスが入力されて
も主デコーダ２を動作不能状態にする必要がない。その
ため、従来技術の場合のように、主デコーダ２を無能化
させるＲＣＹＤを発生させることなしに、主デコーダ２
は常に正常状態で動作させることが可能になる。このた
め、本発明によれば、従来技術において必要とした、主
デコーダ２を不能にさせる信号を発生させるのに伴う時
間遅延や、またこの信号により主デコーダ２が動作不能
状態になる時間遅延は発生せず、したがって冗長コラム
選択信号をすばやく駆動することが可能になる。
アドレスが入力されるとデータバス隔離回路５あるいは
データバス選択回路６により、第１データバス２０と、
第２データバス３０とを分離し得る機能を有している。
すなわち、欠陥セルのアドレスが入力されると、コラム
ヒューズ／冗長コラム選択回路３からの制御信号である
データバス隔離信号および冗長メモリ選択信号が発せら
れ、一方では、データバス隔離信号がデータバス隔離回
路５あるいはデータバス選択回路６に入力されると、こ
れらの回路が主メモリセルアレイ２１から第１データバ
ス２０を介してデータバスセンス増幅器４２に転送され
るべき出力だけを阻止し、第２データバス３０を介する
データバスセンス増幅器４２へのデータの転送を可能に
する。また他方では、冗長メモリ選択信号が冗長コラム
選択器／冗長コラムセンス増幅器３３に入力され、これ
により冗長メモリセルアレイ３１からのデータは第２デ
ータバス３０に出力される。すなわち、データバス隔離
回路５を用いる場合でも、あるいはデータバス選択回路
６を用いる場合でも、これらの回路のスイッチング機能
により、主メモリセルアレイ２１の中に欠陥セルが発生
すると主メモリセル側は出力側と切り離され、冗長メモ
リセル側のみが出力と結ばれることになる。したがっ
て、本発明の回路では欠陥セルのアドレスが入力されて
も主デコーダ２を動作不能状態にする必要がない。その
ため、従来技術の場合のように、主デコーダ２を無能化
させるＲＣＹＤを発生させることなしに、主デコーダ２
は常に正常状態で動作させることが可能になる。このた
め、本発明によれば、従来技術において必要とした、主
デコーダ２を不能にさせる信号を発生させるのに伴う時
間遅延や、またこの信号により主デコーダ２が動作不能
状態になる時間遅延は発生せず、したがって冗長コラム
選択信号をすばやく駆動することが可能になる。
【０００８】
【実施例】図１は本発明の第１の実施例を示す図であ
る。先ずその構成を図によって説明する。図１に示され
るように、アドレスデコーダからの信号を受信する主メ
モリセルアレイ２１は、主ビット線センス増幅器２２と
コラム選択器／コラムセンス増幅器２３を介して第１デ
ータバス２０に接続される。冗長メモリセルアレイ３１
は、冗長ビット線センス増幅器３２と冗長コラム選択器
／冗長コラムセンス増幅器３３を介して第２データバス
３０に接続される。データバスセンス増幅器４２および
データ書き込みバッファ４１は第２データバス３０に接
続される。コラムヒューズ／冗長コラム選択回路３は、
プリデコーダ１と主デコーダ２を有するアドレスデコー
ダに接続され、コラムアドレスをプリデコードすること
によって形成される信号をプリデコードから受け、そし
て、主メモリアレイの欠陥セルのアドレスが入力される
と、冗長メモリ選択信号ＲＤＲＹsel／ＷＴＲＹselとデ
ータバス隔離信号ＲＤＲＮ、ＷＴＲＮを発生させる。そ
して冗長メモリ選択信号は冗長コラム選択器／冗長コラ
ムセンス増幅器３３に入力され、データバス隔離信号は
データバス隔離回路５に入力される。データバス隔離回
路５はスイッチング素子から成り、第１データバス２０
とデータバスセンス増幅器４２とデータ書き込みバッフ
ァ４１との間に設置される。
る。先ずその構成を図によって説明する。図１に示され
るように、アドレスデコーダからの信号を受信する主メ
モリセルアレイ２１は、主ビット線センス増幅器２２と
コラム選択器／コラムセンス増幅器２３を介して第１デ
ータバス２０に接続される。冗長メモリセルアレイ３１
は、冗長ビット線センス増幅器３２と冗長コラム選択器
／冗長コラムセンス増幅器３３を介して第２データバス
３０に接続される。データバスセンス増幅器４２および
データ書き込みバッファ４１は第２データバス３０に接
続される。コラムヒューズ／冗長コラム選択回路３は、
プリデコーダ１と主デコーダ２を有するアドレスデコー
ダに接続され、コラムアドレスをプリデコードすること
によって形成される信号をプリデコードから受け、そし
て、主メモリアレイの欠陥セルのアドレスが入力される
と、冗長メモリ選択信号ＲＤＲＹsel／ＷＴＲＹselとデ
ータバス隔離信号ＲＤＲＮ、ＷＴＲＮを発生させる。そ
して冗長メモリ選択信号は冗長コラム選択器／冗長コラ
ムセンス増幅器３３に入力され、データバス隔離信号は
データバス隔離回路５に入力される。データバス隔離回
路５はスイッチング素子から成り、第１データバス２０
とデータバスセンス増幅器４２とデータ書き込みバッフ
ァ４１との間に設置される。
【０００９】図２は第２の実施例図である。本実施例に
おいては、データバス隔離回路５の代りにデータバス選
択回路６が設けられる。そしてデータバス選択回路６は
トライステートゲートから成り、第１データバス２０と
第２データバス３０とデータバスセンス増幅器４２およ
びデータ書き込みバッファ４１との間に設置され、第１
データバス２０と第２データバス３０のうちから一つを
選択し、選択されたその一つをデータバスセンス増幅器
４２とデータ書き込みバッファ４１に接続することがで
きるようになっていることが特徴である。
おいては、データバス隔離回路５の代りにデータバス選
択回路６が設けられる。そしてデータバス選択回路６は
トライステートゲートから成り、第１データバス２０と
第２データバス３０とデータバスセンス増幅器４２およ
びデータ書き込みバッファ４１との間に設置され、第１
データバス２０と第２データバス３０のうちから一つを
選択し、選択されたその一つをデータバスセンス増幅器
４２とデータ書き込みバッファ４１に接続することがで
きるようになっていることが特徴である。
【００１０】上記のように構成された本発明の回路は初
めは従来のＤＲＡＭアクセス回路と同様に動作する。Ｄ
ＲＡＭアクセス回路においては、ビット線はコラムアド
レスストローブ信号ＣＡＳバーとアドレスによって選択
され、そしてビット線は通常（１／２）Ｖccにプリチャ
ージされる。それからＸアドレスがワード線を選択する
ためにデコードされ、そしてワード線に接続されたメモ
リセルが選択される。メモリセルがワード線によって選
択されると、セルデータがビット線に転送され、電荷配
分（charge sharing）されるようになる。それ故、電圧
差がビット線センス増幅器２２のよって検知され増幅さ
れる。こうして電圧差の大きさが増大し、電圧レベルが
メモリセルに再貯蔵される。ビット線センス増幅器２２
によってビット線データが増幅された後、Ｙアドレスを
デコードすることによって発生される主デコーダ２のコ
ラム選択信号ＹＳＥＬi〜ＹＳＥＬnはコラムセンス増幅
器を選択して動作させる。したがって第１データーバス
に電圧差が発生されてこの電圧差がデーターバスセンス
増幅器入力に転送される。ここまでの動作は、従来の回
路と類似するが、本発明の回路動作は次のように異なっ
ている。すなわち、主メモリの欠陥セルのアドレスが生
じてもコラム選択信号Ｙseli、Ｙselnは正常に発生す
る。その上、欠陥セルのアドレスが入力されたときは、
図１に示すように、プリデコーダ１出力信号ＰＹi−Ｐ
Ｙnがコラムヒューズ／冗長コラム選択回路３に入力さ
れ、データバス隔離信号を発生させる。（読み出し動作
においてはＲＤＲＮ信号を‘ハイ’から‘ロー’に、書
き込み動作においてはＷＴＲＮ信号を‘ハイ’から‘ロ
ー’に変える。正常的に動作する際は、ＲＤＲＮ及びＷ
ＴＲＮ信号をみな‘ハイ’状態にする。または、その逆
に設計されても良い）。こうしてデータバス隔離回路５
が動作状態に活性化され、冗長のメモリセルアレイだけ
が第２データバス３０を介してデータバスセンス増幅器
４２とデータ書き込みバッファ４１に接続され、主メモ
リセルアレイ２１はこれらから切り離される。図２で
は、データバスを切り替えるように、トライステートゲ
ートから成るデータバス選択回路６がデータバス隔離回
路５の代わりに設けられる。正常的な動作時には冗長メ
モリーセルアレイ３１のデータ出力はハイインピーダン
ス状態にセットされる。欠陥ある主メモリセルが選択さ
れると、主メモリの方をハイインピーダンス状態にして
冗長メモリセルからのデータ出力はデータバスセンス増
幅器４２に通させるようにし、主メモリセルからのデー
タは通させない。データバス選択回路６は、このように
第１または第２データバスを選択できるようにしたもの
である。
めは従来のＤＲＡＭアクセス回路と同様に動作する。Ｄ
ＲＡＭアクセス回路においては、ビット線はコラムアド
レスストローブ信号ＣＡＳバーとアドレスによって選択
され、そしてビット線は通常（１／２）Ｖccにプリチャ
ージされる。それからＸアドレスがワード線を選択する
ためにデコードされ、そしてワード線に接続されたメモ
リセルが選択される。メモリセルがワード線によって選
択されると、セルデータがビット線に転送され、電荷配
分（charge sharing）されるようになる。それ故、電圧
差がビット線センス増幅器２２のよって検知され増幅さ
れる。こうして電圧差の大きさが増大し、電圧レベルが
メモリセルに再貯蔵される。ビット線センス増幅器２２
によってビット線データが増幅された後、Ｙアドレスを
デコードすることによって発生される主デコーダ２のコ
ラム選択信号ＹＳＥＬi〜ＹＳＥＬnはコラムセンス増幅
器を選択して動作させる。したがって第１データーバス
に電圧差が発生されてこの電圧差がデーターバスセンス
増幅器入力に転送される。ここまでの動作は、従来の回
路と類似するが、本発明の回路動作は次のように異なっ
ている。すなわち、主メモリの欠陥セルのアドレスが生
じてもコラム選択信号Ｙseli、Ｙselnは正常に発生す
る。その上、欠陥セルのアドレスが入力されたときは、
図１に示すように、プリデコーダ１出力信号ＰＹi−Ｐ
Ｙnがコラムヒューズ／冗長コラム選択回路３に入力さ
れ、データバス隔離信号を発生させる。（読み出し動作
においてはＲＤＲＮ信号を‘ハイ’から‘ロー’に、書
き込み動作においてはＷＴＲＮ信号を‘ハイ’から‘ロ
ー’に変える。正常的に動作する際は、ＲＤＲＮ及びＷ
ＴＲＮ信号をみな‘ハイ’状態にする。または、その逆
に設計されても良い）。こうしてデータバス隔離回路５
が動作状態に活性化され、冗長のメモリセルアレイだけ
が第２データバス３０を介してデータバスセンス増幅器
４２とデータ書き込みバッファ４１に接続され、主メモ
リセルアレイ２１はこれらから切り離される。図２で
は、データバスを切り替えるように、トライステートゲ
ートから成るデータバス選択回路６がデータバス隔離回
路５の代わりに設けられる。正常的な動作時には冗長メ
モリーセルアレイ３１のデータ出力はハイインピーダン
ス状態にセットされる。欠陥ある主メモリセルが選択さ
れると、主メモリの方をハイインピーダンス状態にして
冗長メモリセルからのデータ出力はデータバスセンス増
幅器４２に通させるようにし、主メモリセルからのデー
タは通させない。データバス選択回路６は、このように
第１または第２データバスを選択できるようにしたもの
である。
【００１１】
【発明の効果】以上述べたように、本発明の回路では、
主メモリの欠陥アドレスの入力により冗長コラム選択信
号が発生すると、主デコーダの動作は正常動作状態に維
持したまま、主メモリ側のデータバスだけを隔離して冗
長メモリからのデータが出力される。したがって、主デ
コーダを不能にする信号の発生に伴う時間遅延と、主デ
コーダを動作不能状態にする時間遅延がなくなり、冗長
コラム選択信号をすばやく駆動することができ、ＤＲＡ
Ｍのアクセス時間を短縮することができる。
主メモリの欠陥アドレスの入力により冗長コラム選択信
号が発生すると、主デコーダの動作は正常動作状態に維
持したまま、主メモリ側のデータバスだけを隔離して冗
長メモリからのデータが出力される。したがって、主デ
コーダを不能にする信号の発生に伴う時間遅延と、主デ
コーダを動作不能状態にする時間遅延がなくなり、冗長
コラム選択信号をすばやく駆動することができ、ＤＲＡ
Ｍのアクセス時間を短縮することができる。
【図１】本発明の第１の実施例図。
【図２】本発明の第２の実施例図。
【図３】従来の冗長メモリアクセス回路図。
１…プリデコーダ ２…主デコ
ーダ２ ３…コラムヒューズ／冗長コラム選択回路 ５…データ
バス隔離回路 ６…データバス選択回路 ２１…主メモ
リセルアレイ ２２…ビット線センス増幅器 ２３…コラム選択器／コラムセンス増幅器 ３１…冗長メモリセルアレイ ３２…冗長
ビット線センス増幅器 ３３…冗長コラム選択器／冗長コラムセンス増幅器 ４１…データ書き込みバッファ ４２…デー
タバスセンス増幅器 ２０…第１データバス ３０…第２
データバス
ーダ２ ３…コラムヒューズ／冗長コラム選択回路 ５…データ
バス隔離回路 ６…データバス選択回路 ２１…主メモ
リセルアレイ ２２…ビット線センス増幅器 ２３…コラム選択器／コラムセンス増幅器 ３１…冗長メモリセルアレイ ３２…冗長
ビット線センス増幅器 ３３…冗長コラム選択器／冗長コラムセンス増幅器 ４１…データ書き込みバッファ ４２…デー
タバスセンス増幅器 ２０…第１データバス ３０…第２
データバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン フーン パーク 大韓民国 キョンキ−ドー アンヤン−シ アンヤン ７−ドン 147−55
Claims (3)
- 【請求項１】主メモリセルアレイの欠陥セルの代りに、
冗長セルアレイからのデータを出力させる冗長メモリア
クセス回路において、 プリデコーダとともにアドレスデコーダを構成する主デ
コーダからコラム選択信号が入力されるコラム選択器お
よび／またはコラムセンス増幅器と、 ビット線センス増幅器とコラム選択器および／またはコ
ラムセンス増幅器を介して第１データバスに接続される
主メモリセルアレイと、 冗長ビット線センス増幅器と冗長コラム選択器および／
または冗長コラムセンス増幅器を介して第２データバス
に接続される冗長メモリセルアレイと、 プリデコーダに接続されて、プリデコーダからの信号を
受信し、主メモリセルアレイの欠陥セルのアドレス入力
によって冗長メモリ選択信号とデータバス隔離信号を発
生させるコラムヒューズおよび／または冗長コラム選択
回路と、 スイッチング素子を含んで、上記第１データバスと上記
第２データバスとの間に設置されて、第２データバスに
接続されるデータバスセンス増幅器およびデータ書き込
みバッファから第１データバスを隔離するデータバス隔
離回路とを備え、さらに、 欠陥セルのアドレスが入力されると、上記コラムヒュー
ズおよび／または冗長コラム選択回路の一方の出力のデ
ータ隔離信号がデータバス隔離回路に入力され、他方の
出力の冗長メモリ選択信号が冗長コラム選択器および／
または冗長コラムセンス増幅器に入力され、これによ
り、上記データバス隔離回路が、上記第１データバスを
データバスセンス増幅器およびデータ書き込みバッファ
から隔離し、冗長セルのデータを上記データバスセンス
増幅器に出力する手段を備えることを特徴とする冗長メ
モリアクセス回路。 - 【請求項２】主メモリセルアレイの欠陥セルの代りに、
冗長セルアレイからのデータを出力させる冗長メモリア
クセス回路において、 プリデコーダとともにアドレスデコーダを構成する主デ
コーダからコラム選択信号が入力されるコラム選択器お
よび／またはコラムセンス増幅器と、 ビット線センス増幅器とコラム選択器および／またはコ
ラムセンス増幅器を介して第１データバスに接続される
主メモリセルアレイと、 冗長ビット線センス増幅器と冗長コラム選択器および／
または冗長コラムセンス増幅器を介して第２データバス
に接続される冗長メモリセルアレイと、 プリデコーダに接続されて、プリデコーダからの信号を
受信し、また、主メモリセルアレイの欠陥セルのアドレ
ス入力によって冗長メモリ選択信号およびデータバス隔
離信号を発生させる、コラムヒューズおよび／または冗
長コラム選択回路と、 トライステートゲートで構成されて、上記第１データバ
スと第２データバスとデータバスセンス増幅器およびデ
ータ書き込みバッファとの間に設置されて第１データバ
スと第２データバスのうち１つを選択するデータバス選
択回路とを備え、さらに、 欠陥セルのアドレスが入力されると、上記コラムヒュー
ズおよび／または冗長コラム選択回路の一方の出力のデ
ータ隔離信号がデータバス選択回路に入力され、他方の
出力の冗長メモリ選択信号が冗長コラム選択器および／
または冗長コラムセンス増幅器に入力され、これによ
り、上記データバス選択回路が上記第２データバスを選
択して冗長セルのデータを上記データバスセンス増幅器
に出力する手段を備えることを特徴とする冗長メモリア
クセス回路。 - 【請求項３】請求項１または請求項２記載の冗長メモリ
アクセス回路において、欠陥セルのアドレスが入力され
ても、主メモリセルアレイのコラム選択信号を正常に発
生する主デコーダを備えることを特徴とする冗長メモリ
アクセス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910022442U KR940006074Y1 (ko) | 1991-12-17 | 1991-12-17 | 데이타 버스억제를 이용한 여분의 컬럼 선택회로 |
| KR1991-22442 | 1991-12-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250895A true JPH05250895A (ja) | 1993-09-28 |
Family
ID=19324390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4274213A Pending JPH05250895A (ja) | 1991-12-17 | 1992-10-13 | 冗長メモリアクセス回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH05250895A (ja) |
| KR (1) | KR940006074Y1 (ja) |
| DE (1) | DE4232818A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509799A (ja) * | 1999-09-16 | 2003-03-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | メモリ冗長性技法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474553B1 (ko) * | 1997-05-10 | 2005-06-27 | 주식회사 하이닉스반도체 | 이중데이타버스라인센스앰프를갖는반도체메모리장치 |
| KR100374633B1 (ko) * | 2000-08-14 | 2003-03-04 | 삼성전자주식회사 | 리던던시 효율을 향상시키는 칼럼 리던던시 구조를 갖는반도체 메모리 장치 |
-
1991
- 1991-12-17 KR KR2019910022442U patent/KR940006074Y1/ko not_active IP Right Cessation
-
1992
- 1992-09-30 DE DE4232818A patent/DE4232818A1/de not_active Withdrawn
- 1992-10-13 JP JP4274213A patent/JPH05250895A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509799A (ja) * | 1999-09-16 | 2003-03-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | メモリ冗長性技法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015979U (ko) | 1993-07-28 |
| DE4232818A1 (de) | 1993-06-24 |
| KR940006074Y1 (ko) | 1994-09-08 |
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