JP2003509799A - メモリ冗長性技法 - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
冗長メモリシステム（１２０）は、アドレスバスと、ランダムアクセスメモリ（１３０）と、コンテンツアドレス指定可能メモリ（１８０）と、交換メモリ（１７０）と、データバストを含む。ランダムアクセスメモリ（１３０）は、各々がアドレスバスによって提供された多数のアドレスの内の異なる１つによってアクセスされる多数のアドレス指定可能メモリロケーションを含む。コンテンツアドレス指定可能メモリ（１８０）は、ランダムアクセスメモリの不良のアドレス指定可能メモリロケーションに各々対応する多数の不良ロケーションアドレスを記憶すると共にアドレスバスが提供したアドレスと不良ロケーションアドレスの内の１つが一致するとそれに反応して、多数の一致ラインの内の１つを起動する。交換メモリ（１７０）は、一致ライン（１８２）によってコンテンツアドレス指定可能目乗り（１８０）にカップリングされ、また、各々がライン（１８２）の内の異なる１つを起動することによってアクセスされる多数の交換メモリロケーションを含む。データバスは、不良ロケーションアドレスの内の１つ以外のアドレスの内の１つによってアドレス指定されると、アドレス指定可能情報をランダムアクセスメモリ（１３０）から受信し、また不良ロケーションアドレスが用いられると、交換メモリ（１７０）から交換情報を受信する。メモリ（１３０）中の不良情報は、不良ロケーションがアドレス指定されるとそれに反応してアクセスされるが、その出力は、読み出し動作中、一致ラインを起動することによって防止される。
Description
【０００１】
（発明の背景）
本発明はメモリデバイスに関し、限定的ではないが、より詳しくは冗長メモリ
システムに関する。
システムに関する。
【０００２】
冗長メモリは時として、データ記憶サブシステムのフォールトトレランスを改
善するために用いられる。集積回路（ＩＣ）用の埋込メモリの場合、冗長性は製
造歩留まりを改善する目的でしばしば用いられる。特定用途向けＩＣ（ＡＳＩＣ
）の場合、ハードウエア開発言語（ＨＤＬ）のマクロは、一般的に、埋込メモリ
を特定する。一次メモリ回路と冗長メモリ回路は双方共しばしば、このようなマ
クロによって一体的に定義される。その結果、ＡＳＩＣ用の埋込メモリマクロは
、一般的にむしろ複雑である。そのうえ、このようなマクロの冗長メモリスキー
ムと一次メモリスキームのどちらかを修正すると、変更するつもりのないスキー
ムに対して不注意に影響を与えてしまう。例えば、このタイプのマクロの場合、
一次メモリの量に対する冗長メモリの量を調整することはしばしば困難であるこ
とが分かる、時としては、競合状態や、複雑なディジタル設計を修正することに
まつわる他の問題を引き起こす。
善するために用いられる。集積回路（ＩＣ）用の埋込メモリの場合、冗長性は製
造歩留まりを改善する目的でしばしば用いられる。特定用途向けＩＣ（ＡＳＩＣ
）の場合、ハードウエア開発言語（ＨＤＬ）のマクロは、一般的に、埋込メモリ
を特定する。一次メモリ回路と冗長メモリ回路は双方共しばしば、このようなマ
クロによって一体的に定義される。その結果、ＡＳＩＣ用の埋込メモリマクロは
、一般的にむしろ複雑である。そのうえ、このようなマクロの冗長メモリスキー
ムと一次メモリスキームのどちらかを修正すると、変更するつもりのないスキー
ムに対して不注意に影響を与えてしまう。例えば、このタイプのマクロの場合、
一次メモリの量に対する冗長メモリの量を調整することはしばしば困難であるこ
とが分かる、時としては、競合状態や、複雑なディジタル設計を修正することに
まつわる他の問題を引き起こす。
【０００３】
したがって、メモリ冗長性技術の進歩を望む声がある。このような進歩は、１
つのＩＣのマクロ定義された埋込メモリに応用されるだけではなく、複数チップ
システムや複数コンポーネントシステムにも応用される。
つのＩＣのマクロ定義された埋込メモリに応用されるだけではなく、複数チップ
システムや複数コンポーネントシステムにも応用される。
【０００４】
（発明の概要）
本発明の１つの形態は、独特なメモリデバイスである。別の形態は、独特の冗
長メモリシステムとその方法を含んでいる。
長メモリシステムとその方法を含んでいる。
【０００５】
さらなる形態は、ＩＣを定義するための独特な冗長メモリマクロである。この
冗長メモリマクロは、選択可能な冗長度で埋込メモリを定義するために一次メモ
リと関連して利用される。
冗長メモリマクロは、選択可能な冗長度で埋込メモリを定義するために一次メモ
リと関連して利用される。
【０００６】
別の形態では、組込自己試験（ＢＩＳＴ）を冗長メモリで実行して、関連の一
次メモリの歩留まり障害に対処する。ＢＩＳＴ、冗長メモリおよび一次メモリは
、共通の集積回路チップに埋め込んだり、２つ以上の単体コンポーネントまたは
集積回路によって定義したりする。
次メモリの歩留まり障害に対処する。ＢＩＳＴ、冗長メモリおよび一次メモリは
、共通の集積回路チップに埋め込んだり、２つ以上の単体コンポーネントまたは
集積回路によって定義したりする。
【０００７】
さらに別の形態は、冗長メモリを関連する２つ以上の一次メモリを含んでいる
。冗長メモリは、交換メモリとカップリングしたコンテンツアドレス指定可能メ
モリを含んでいる。また、欠陥であると判断された対応する一次メモリコンテン
ツの代わりの交換用メモリコンテンツとなる独特の配置を含んでいる。
。冗長メモリは、交換メモリとカップリングしたコンテンツアドレス指定可能メ
モリを含んでいる。また、欠陥であると判断された対応する一次メモリコンテン
ツの代わりの交換用メモリコンテンツとなる独特の配置を含んでいる。
【０００８】
本発明のさらなる形態、実施形態、態様、特徴および目的は、本書に含まれる
記述および図面から明瞭であろう。
記述および図面から明瞭であろう。
【０００９】
（好ましい具体例の説明）
本発明の原理の理解を促進するために、図面に示す実施形態を以下に参照して
、特定の言語を用いてこれらの実施形態を説明する。ただし、本発明の範囲を制
限する意図はないことが理解されよう。これら説明される実施形態に対するいか
なる変更例およびさらなる修正例並びに、本書に記すような本発明の原理のさら
なる応用例は、本発明が関連する当業者には通常的に発生するものであると見な
される。
、特定の言語を用いてこれらの実施形態を説明する。ただし、本発明の範囲を制
限する意図はないことが理解されよう。これら説明される実施形態に対するいか
なる変更例およびさらなる修正例並びに、本書に記すような本発明の原理のさら
なる応用例は、本発明が関連する当業者には通常的に発生するものであると見な
される。
【００１０】
図１に、本発明の１実施形態の集積回路（ＩＣ）２０を略図で示す。１つの例
では、集積回路２０は特定用途向け集積回路（ＡＳＩＣ）のバラエティのもので
あり、集積回路２０の回路の少なくとも１部分が、ＶｅｒｉｌｏｇやＶＨＤＬな
どのハードウエア開発言語（ＨＤＬ）で定義されている。ＨＤＬを利用して、１
つ以上のマクロによって標準のロジックセルタイプの配置を指定し、これによっ
て、メモリなどの所望の論理構造を定義してもよい。本書で用いられる「マクロ
」という用語は、ＨＤＬで定義された１つ以上のセルに関連して記述された論理
モジュールのことである。
では、集積回路２０は特定用途向け集積回路（ＡＳＩＣ）のバラエティのもので
あり、集積回路２０の回路の少なくとも１部分が、ＶｅｒｉｌｏｇやＶＨＤＬな
どのハードウエア開発言語（ＨＤＬ）で定義されている。ＨＤＬを利用して、１
つ以上のマクロによって標準のロジックセルタイプの配置を指定し、これによっ
て、メモリなどの所望の論理構造を定義してもよい。本書で用いられる「マクロ
」という用語は、ＨＤＬで定義された１つ以上のセルに関連して記述された論理
モジュールのことである。
【００１１】
集積回路２０は、複数のマクロによって指定された埋込冗長メモリ２２を含ん
でいる。例えば、埋込メモリ２２は、２つの論理メモリブロック意すなわちモジ
ュール４０と５０になる同じメモリマクロの２つのインスタンスで定義された一
次メモリ３０を含んでいる。メモリモジュール４０と５０は各々が、読み出し／
書き込み酔うランダムアクセスメモリ（ＲＡＭ）タイプである。埋込メモリ２２
の冗長メモリモジュール６０は、一次メモリ３０の冗長量を変更するように別個
に指定されるメモリモジュール４０と５０からの別のマクロによって指定される
。さらに、これらのマクロに関連する独特の態様を、以降図６を参照して記述す
る。
でいる。例えば、埋込メモリ２２は、２つの論理メモリブロック意すなわちモジ
ュール４０と５０になる同じメモリマクロの２つのインスタンスで定義された一
次メモリ３０を含んでいる。メモリモジュール４０と５０は各々が、読み出し／
書き込み酔うランダムアクセスメモリ（ＲＡＭ）タイプである。埋込メモリ２２
の冗長メモリモジュール６０は、一次メモリ３０の冗長量を変更するように別個
に指定されるメモリモジュール４０と５０からの別のマクロによって指定される
。さらに、これらのマクロに関連する独特の態様を、以降図６を参照して記述す
る。
【００１２】
埋込メモリ２２は、メモリモジュール４０、５０および６０にカップリングさ
れた入力バスを定義する。バス３２は、ｃｅ１、ｃｅ２と指定された一次メモリ
３０の各メモリモジュール４０と５０に固有の「モジュールイネーブル」信号を
含んでいる。メモリモジュール４０の「ｃｅ」入力は、ｃｅ１を受信して、その
動作を選択的にイネーブルし、メモリモジュール５０の「ｃｅ」入力は、ｃｅ２
を受信して、その動作を選択的にイネーブルする。「ｃｅ」は一般的に「チップ
イネーブル」を指定するが、この場合、モジュール４０と５０を同じ集積回路２
０の共通埋込メモリ２２の１部として指定することは、別のチップを意味するも
のと理解すべきではないことを理解すべきである。正常の動作条件下では、ｃｅ
１とｃｅ２のせいぜい一方だけが一次にアクティブ（＝１）である。また、冗長
メモリモジュール６０はｃｅ１とｃｅ２の双方を入力として受信する。
れた入力バスを定義する。バス３２は、ｃｅ１、ｃｅ２と指定された一次メモリ
３０の各メモリモジュール４０と５０に固有の「モジュールイネーブル」信号を
含んでいる。メモリモジュール４０の「ｃｅ」入力は、ｃｅ１を受信して、その
動作を選択的にイネーブルし、メモリモジュール５０の「ｃｅ」入力は、ｃｅ２
を受信して、その動作を選択的にイネーブルする。「ｃｅ」は一般的に「チップ
イネーブル」を指定するが、この場合、モジュール４０と５０を同じ集積回路２
０の共通埋込メモリ２２の１部として指定することは、別のチップを意味するも
のと理解すべきではないことを理解すべきである。正常の動作条件下では、ｃｅ
１とｃｅ２のせいぜい一方だけが一次にアクティブ（＝１）である。また、冗長
メモリモジュール６０はｃｅ１とｃｅ２の双方を入力として受信する。
【００１３】
マクロ定義されたメモリモジュール４０、５０および６０はまた、バス３２か
ら同期クロック入力“ｃｌｋ”を受信する。さらに、バス３２は、読み出し／書
き込み動作が埋込メモリ２２に対して実行されているかどうかを示す書き込みイ
ネーブル“ｗｅ”を含んでいる。ｃｅ１、ｃｅ２、ｃｌｋおよびｗｅ等の入力は
一般的には各々が、入力バス３２の１つのバイナリ経路に対応しており、１つの
分離したバイナリ信号（１ビット）として動作する。入力バス３２はまた、並列
アドレスバスａ［ｘ］（ここで、“ｘ”はビットに関するバスａ［ｎ］の幅を表
している）と並列入力データバスｄ［ｎ］（ここで、“ｎ”はビットに関するバ
スｄ［ｎ］の幅を表している）。バスａ［ｘ］とｄ［ｎ］はまた、メモリモジュ
ール４０、５０および６０の各々に入力される。メモリモジュール４０、５０お
よび６０は各々が、それぞれトライステート（Ｔ−Ｓ）出力バッファ４４、５４
および６４を介して出力バス６２にカップリングされている。出力バス６２は、
並列出力データバスｑ［ｎ］を含んでいるが、ここで、“ｎ”は入力データバス
ｄ［ｎ］の場合と同じであり、同様にビット幅を指定している。
ら同期クロック入力“ｃｌｋ”を受信する。さらに、バス３２は、読み出し／書
き込み動作が埋込メモリ２２に対して実行されているかどうかを示す書き込みイ
ネーブル“ｗｅ”を含んでいる。ｃｅ１、ｃｅ２、ｃｌｋおよびｗｅ等の入力は
一般的には各々が、入力バス３２の１つのバイナリ経路に対応しており、１つの
分離したバイナリ信号（１ビット）として動作する。入力バス３２はまた、並列
アドレスバスａ［ｘ］（ここで、“ｘ”はビットに関するバスａ［ｎ］の幅を表
している）と並列入力データバスｄ［ｎ］（ここで、“ｎ”はビットに関するバ
スｄ［ｎ］の幅を表している）。バスａ［ｘ］とｄ［ｎ］はまた、メモリモジュ
ール４０、５０および６０の各々に入力される。メモリモジュール４０、５０お
よび６０は各々が、それぞれトライステート（Ｔ−Ｓ）出力バッファ４４、５４
および６４を介して出力バス６２にカップリングされている。出力バス６２は、
並列出力データバスｑ［ｎ］を含んでいるが、ここで、“ｎ”は入力データバス
ｄ［ｎ］の場合と同じであり、同様にビット幅を指定している。
【００１４】
冗長メモリモジュール６０は、一次メモリ３０と冗長メモリモジュール６０の
どちらがデータをバスｑ［ｎ］に出力するか調停するために、冗長動作ロジック
６３を介して一次メモリモジュール４０と５０にカップリングされたメモリ交換
動作信号“ｒｓ”を選択的に発生する。ロジック６３は、２入力のＡＮＤゲート
６４と６５およびインバータ６６を含んでいる。インバータ６６は、単一ビット
信号ｒｓを反転して、この反転されたｒｓ、すなわちｒｓ’と指定された信号を
供給するが、ここで、“”は信号ディスクリプタのそのすぐ左側への反転された
形態を象徴している。信号ｒｓ’は、ＡＮＤゲート６４と６５の各々のゲートの
一方の入力に提供される。各ＡＮＤゲート６４と６５に対する他方の入力は、別
のメモリ出力イネーブル信号ｏｅ１またはｏｅ２の形態を持つ。信号ｏｅ１はメ
モリモジュール４０に対応し、信号ｏｅ２はメモリモジュール５０に対応してい
る。各ＡＮＤゲート６４と６５の出力は、それぞれメモリモジュール４０と５０
の出力イネーブル入力ｏｅａとｏｅｂに提供される。ロジック６３は、次の真理
値表Ｉに従って動作する。
どちらがデータをバスｑ［ｎ］に出力するか調停するために、冗長動作ロジック
６３を介して一次メモリモジュール４０と５０にカップリングされたメモリ交換
動作信号“ｒｓ”を選択的に発生する。ロジック６３は、２入力のＡＮＤゲート
６４と６５およびインバータ６６を含んでいる。インバータ６６は、単一ビット
信号ｒｓを反転して、この反転されたｒｓ、すなわちｒｓ’と指定された信号を
供給するが、ここで、“”は信号ディスクリプタのそのすぐ左側への反転された
形態を象徴している。信号ｒｓ’は、ＡＮＤゲート６４と６５の各々のゲートの
一方の入力に提供される。各ＡＮＤゲート６４と６５に対する他方の入力は、別
のメモリ出力イネーブル信号ｏｅ１またはｏｅ２の形態を持つ。信号ｏｅ１はメ
モリモジュール４０に対応し、信号ｏｅ２はメモリモジュール５０に対応してい
る。各ＡＮＤゲート６４と６５の出力は、それぞれメモリモジュール４０と５０
の出力イネーブル入力ｏｅａとｏｅｂに提供される。ロジック６３は、次の真理
値表Ｉに従って動作する。
【表１】
真理値表Ｉの場合、信号は全て、ハイレベルでアクティブであり、”Ｘ”は”
ドントケア”状態を示している。したがって、ｒｓがアクティブでハイレベル（
１）であればいつでも、ロジック６３は、ｏｅ１またはｏｅ２がトライステート
バッファ４４と５４をイネーブルするのを防止する。
ドントケア”状態を示している。したがって、ｒｓがアクティブでハイレベル（
１）であればいつでも、ロジック６３は、ｏｅ１またはｏｅ２がトライステート
バッファ４４と５４をイネーブルするのを防止する。
【００１５】
追加として図２を参照すると、交換メモリモジュール６０がさらに図示されて
いる。交換メモリモジュール６０は、データバスｄ［ｎ］とｑ［ｎ］にカップリ
ングされている複数ロケーションの読み出し／書き込み交換メモリ７０を含んで
いる。交換メモリ７０はまた、入力バス３２のｃｌｋ信号とｗｅ信号を受信する
制御／タイミングロジック７４にカップリングされている。メモリ７０はさらに
、コンテンツアドレス指定可能メモリ（ＣＡＭ）８０から一致信号ライン経路８
２の内の対応する１つを起動することによって個別にアクセスされ得るアドレス
指定可能な複数の読み出し／書き込みロケーションを含んでいる。明瞭さを保つ
ために、一致ライン信号経路８２の内のほんのわずかしか、参照番号によって具
体的に指定されていない。一致ライン信号経路８２はまた各々が、ＯＲ論理ゲー
ト８４に入力され、これによって信号ｒｓを発生している。ＯＲゲート８４は、
分布したバラエティものであってもよい。ＣＡＭ８０は、ｃｅ１、ｃｅ２および
ａ［ｘ］を入力として受信する。ＣＡＭ８０は、一次メモリ３０の不良メモリロ
ケーションに対応するｃｅ１、ｃｅ２およびａ［ｘ］の入力を記憶するように配
置されている。続いて、ＣＡＭ８０中のメモリとバスａ［ｘ］およびｃｅ１とｃ
ｅ２との間になんらかの一致がある場合；固有一致ライン信号経路８２が起動さ
れる。ＣＡＭ書き込みロジック８６は、ｃｅ１、ｃｅ２、ａ［ｘ］の値を記憶す
るために、書き込み起動ライン経路８７によってＣＡＭ８０にカップリングされ
ている。ロジック８６は、組込自己試験（ＢＩＳＴ）ロジック９０のＣＡＭ選択
制御ロジック部分９２によって制御される。図２では、各省略記号は、省略記号
を間に挟んでいるような機能を１つ以上オプションとして付加したことを示して
いる。
いる。交換メモリモジュール６０は、データバスｄ［ｎ］とｑ［ｎ］にカップリ
ングされている複数ロケーションの読み出し／書き込み交換メモリ７０を含んで
いる。交換メモリ７０はまた、入力バス３２のｃｌｋ信号とｗｅ信号を受信する
制御／タイミングロジック７４にカップリングされている。メモリ７０はさらに
、コンテンツアドレス指定可能メモリ（ＣＡＭ）８０から一致信号ライン経路８
２の内の対応する１つを起動することによって個別にアクセスされ得るアドレス
指定可能な複数の読み出し／書き込みロケーションを含んでいる。明瞭さを保つ
ために、一致ライン信号経路８２の内のほんのわずかしか、参照番号によって具
体的に指定されていない。一致ライン信号経路８２はまた各々が、ＯＲ論理ゲー
ト８４に入力され、これによって信号ｒｓを発生している。ＯＲゲート８４は、
分布したバラエティものであってもよい。ＣＡＭ８０は、ｃｅ１、ｃｅ２および
ａ［ｘ］を入力として受信する。ＣＡＭ８０は、一次メモリ３０の不良メモリロ
ケーションに対応するｃｅ１、ｃｅ２およびａ［ｘ］の入力を記憶するように配
置されている。続いて、ＣＡＭ８０中のメモリとバスａ［ｘ］およびｃｅ１とｃ
ｅ２との間になんらかの一致がある場合；固有一致ライン信号経路８２が起動さ
れる。ＣＡＭ書き込みロジック８６は、ｃｅ１、ｃｅ２、ａ［ｘ］の値を記憶す
るために、書き込み起動ライン経路８７によってＣＡＭ８０にカップリングされ
ている。ロジック８６は、組込自己試験（ＢＩＳＴ）ロジック９０のＣＡＭ選択
制御ロジック部分９２によって制御される。図２では、各省略記号は、省略記号
を間に挟んでいるような機能を１つ以上オプションとして付加したことを示して
いる。
【００１６】
また、図３に目を転じると、埋込メモリ２２のさらなる態様が図示されており
、明瞭さを保つために一次メモリ３０のメモリモジュール４０だけが示されてい
るが、メモリモジュール５０が、同様に構成されていることが理解されよう。図
３では、メモリモジュール４０は、ロケーションＬＯＣ Ａ、ＬＯＣ Ｂ、ＬＯ
Ｃ Ｃ、．．．、ＬＯＣ ＬＡＳＴと個別に指定されている複数の読み出し／書
き込み用ランダムアドレス指定可能なメモリロケーションを持っているところが
示されている。これらのロケーションは、１ビットまたは複数ビットのタイプの
ものであったりする。１つの例では、メモリモジュール４０とメモリモジュール
５０を指定するマクロは、各ロケーションが３２ビット幅を持つ各モジュールに
対して１０２４のロケーションを提供する。これに対応して、この被制限的な例
の場合、ｄ［ｎ］、ｑ［ｎ］およびアドレスバスａ［ｘ］に対して、それぞれｎ
＝３２およびｘ＝１０となっている。他の例では、当業者には思いつくような別
の配置も利用され得る。図３では、中空の矢印は、アドレスバスａ［ｘ］によっ
て提供された特定のアドレスとｃｅ１の起動によるトライステート出力バッファ
４４に対するロケーション４８の内のアクセスされた１つのロケーションの入力
を表している。一般的に、ｃｅ１、ｃｅ２およびａ［ｘ］は、一次メモリ３０の
アドレス指定可能なメモリロケーションの内の別の１つのロケーションを各々が
アクセスする固有の値の集合を一括で定義するように動作する。
、明瞭さを保つために一次メモリ３０のメモリモジュール４０だけが示されてい
るが、メモリモジュール５０が、同様に構成されていることが理解されよう。図
３では、メモリモジュール４０は、ロケーションＬＯＣ Ａ、ＬＯＣ Ｂ、ＬＯ
Ｃ Ｃ、．．．、ＬＯＣ ＬＡＳＴと個別に指定されている複数の読み出し／書
き込み用ランダムアドレス指定可能なメモリロケーションを持っているところが
示されている。これらのロケーションは、１ビットまたは複数ビットのタイプの
ものであったりする。１つの例では、メモリモジュール４０とメモリモジュール
５０を指定するマクロは、各ロケーションが３２ビット幅を持つ各モジュールに
対して１０２４のロケーションを提供する。これに対応して、この被制限的な例
の場合、ｄ［ｎ］、ｑ［ｎ］およびアドレスバスａ［ｘ］に対して、それぞれｎ
＝３２およびｘ＝１０となっている。他の例では、当業者には思いつくような別
の配置も利用され得る。図３では、中空の矢印は、アドレスバスａ［ｘ］によっ
て提供された特定のアドレスとｃｅ１の起動によるトライステート出力バッファ
４４に対するロケーション４８の内のアクセスされた１つのロケーションの入力
を表している。一般的に、ｃｅ１、ｃｅ２およびａ［ｘ］は、一次メモリ３０の
アドレス指定可能なメモリロケーションの内の別の１つのロケーションを各々が
アクセスする固有の値の集合を一括で定義するように動作する。
【００１７】
図３はまた、交換メモリ７０とＣＡＭ８０をさらに図示している。交換メモリ
７０の読み出し／書き込みアクセス可能メモリロケーション７８は、交換ロケー
ションＲＬＡ、ＲＬＢ、ＲＬＣ、ＲＬＤ，．．．，ＲＬＬＡＳＴと図示され個別
に指定されている。また、ＣＡＭ８０の複数のロケーションが図示されている。
ＭＡＴＣＨ１、ＭＡＴＣＨ２、ＭＡＴＣＨ３で指定されているロケーションは各
々が、ｃｅ１、ｃｅ２、ａ［ｘ］によって定義される別々の値と一致するコンテ
ンツを表している。これらの値は各々が、一次メモリ３０内の別々のロケーショ
ンを指定している。その一方では、ＮＯＭＡＴＣＨで指定されるロケーション８
８は、ｃｅ１、ｃｅ２、ａ［ｘ］で与えられる一次メモリ３０内の選択されたロ
ケーションに対応するように意図されている。さらに、各ロケーション８８は、
フラグビット（ＦＢ）８９を含んでいる。所与のロケーション８８に対して、フ
ラグビット８９は、一次メモリロケーションの内の１つを指定しているｃｅ１、
ｃｅ２、ａ［ｘ］によって定義される値に対応するコンテンツを示すように設定
されており（ＦＢ＝１）、自身が一次メモリ３０の所与のロケーションに対応す
るように選択されていないことを示すようには設定されていない（ＦＢ＝０）。
７０の読み出し／書き込みアクセス可能メモリロケーション７８は、交換ロケー
ションＲＬＡ、ＲＬＢ、ＲＬＣ、ＲＬＤ，．．．，ＲＬＬＡＳＴと図示され個別
に指定されている。また、ＣＡＭ８０の複数のロケーションが図示されている。
ＭＡＴＣＨ１、ＭＡＴＣＨ２、ＭＡＴＣＨ３で指定されているロケーションは各
々が、ｃｅ１、ｃｅ２、ａ［ｘ］によって定義される別々の値と一致するコンテ
ンツを表している。これらの値は各々が、一次メモリ３０内の別々のロケーショ
ンを指定している。その一方では、ＮＯＭＡＴＣＨで指定されるロケーション８
８は、ｃｅ１、ｃｅ２、ａ［ｘ］で与えられる一次メモリ３０内の選択されたロ
ケーションに対応するように意図されている。さらに、各ロケーション８８は、
フラグビット（ＦＢ）８９を含んでいる。所与のロケーション８８に対して、フ
ラグビット８９は、一次メモリロケーションの内の１つを指定しているｃｅ１、
ｃｅ２、ａ［ｘ］によって定義される値に対応するコンテンツを示すように設定
されており（ＦＢ＝１）、自身が一次メモリ３０の所与のロケーションに対応す
るように選択されていないことを示すようには設定されていない（ＦＢ＝０）。
【００１８】
ロケーション７８と８８の各々に対して、ＣＡＭ８０によって出力され交換メ
モリ７０とＯＲゲート８４に入力される対応する一致ライン信号経路８２が存在
する。図３の垂直方向省略記号は各々が、これらの記号を間に挟んでいる同じタ
イプのオプションとして追加される機能を表している。一般的に、ロケーション
７８と８８の量は同じである。さらに、ロケーション７８の数は、一般的に、一
次メモリ３０によって提供されるロケーションの数より少ない。さらに、ロケー
ション７８のビット幅は、一般的に、一次メモリ３０中の対応するロケーション
のビット幅と少なくとも同じである。
モリ７０とＯＲゲート８４に入力される対応する一致ライン信号経路８２が存在
する。図３の垂直方向省略記号は各々が、これらの記号を間に挟んでいる同じタ
イプのオプションとして追加される機能を表している。一般的に、ロケーション
７８と８８の量は同じである。さらに、ロケーション７８の数は、一般的に、一
次メモリ３０によって提供されるロケーションの数より少ない。さらに、ロケー
ション７８のビット幅は、一般的に、一次メモリ３０中の対応するロケーション
のビット幅と少なくとも同じである。
【００１９】
一般的に図１〜３を参照して、埋込メモリ２２の動作をさらに説明するが、最
初に、一次メモリ３０の正常動作ロケーション、次に、一次メモリ３０の不良ロ
ケーションを説明する。第１の場合、ｃｅ１またはｃｅ２がアクティブ（＝１）
でアドレスバスａ［ｘ］に対してアドレスが提供されると、それに対応する一次
メモリ３０のロケーションがアクセスされる。例えば、メモリモジュール４０の
ロケーションＡ（ＬＯＣ Ａ）が、ｃｅ１がアクティブ（＝１）の適切なａ［ｘ
］アドレスでアクセスされる。別の例では、ａ［ｘ］アドレスに対応するメモリ
モジュール５０のロケーションは、ｃｅ２がアクティブ（ｃｅ２＝１）のときに
アクセスされる。アクセスされた任意のロケーションに対して、ｗｅ＝１のとき
に書き込み動作が実行され、ｗｅ＝０のときに読み出し動作が実行される。書き
込み動作（ｗｅ＝１）の場合、データは、データ入力バスｄ［ｎ］で一次メモリ
３０に入力される。読み出し動作（ｗｅ＝０）の場合、データは、対応するトラ
イステート出力バッファ４４と５４を起動することによって出力データバスｑ［
ｎ］に出力される。バッファ４４と５４は、それぞれ信号ｏｅａとｏｅｂによっ
て起動される。信号ｏｅａとｏｅｂは各々が、そのそれぞれのイネーブル信号入
力ｃｅ１またはｏｅ２と信号ｒｓの関数として決定される。具体的には：ｏｅａ
＝（ｏｅ１＊ｒｓ’）およびｏｅｂ＝（ｏｅ２＊ｒｓ’）である。
初に、一次メモリ３０の正常動作ロケーション、次に、一次メモリ３０の不良ロ
ケーションを説明する。第１の場合、ｃｅ１またはｃｅ２がアクティブ（＝１）
でアドレスバスａ［ｘ］に対してアドレスが提供されると、それに対応する一次
メモリ３０のロケーションがアクセスされる。例えば、メモリモジュール４０の
ロケーションＡ（ＬＯＣ Ａ）が、ｃｅ１がアクティブ（＝１）の適切なａ［ｘ
］アドレスでアクセスされる。別の例では、ａ［ｘ］アドレスに対応するメモリ
モジュール５０のロケーションは、ｃｅ２がアクティブ（ｃｅ２＝１）のときに
アクセスされる。アクセスされた任意のロケーションに対して、ｗｅ＝１のとき
に書き込み動作が実行され、ｗｅ＝０のときに読み出し動作が実行される。書き
込み動作（ｗｅ＝１）の場合、データは、データ入力バスｄ［ｎ］で一次メモリ
３０に入力される。読み出し動作（ｗｅ＝０）の場合、データは、対応するトラ
イステート出力バッファ４４と５４を起動することによって出力データバスｑ［
ｎ］に出力される。バッファ４４と５４は、それぞれ信号ｏｅａとｏｅｂによっ
て起動される。信号ｏｅａとｏｅｂは各々が、そのそれぞれのイネーブル信号入
力ｃｅ１またはｏｅ２と信号ｒｓの関数として決定される。具体的には：ｏｅａ
＝（ｏｅ１＊ｒｓ’）およびｏｅｂ＝（ｏｅ２＊ｒｓ’）である。
【００２０】
これとは対照的に、第２の場合では、メモリモジュール４０のＬＯＣ Ｂなど
の一次メモリ３０のロケーションが不良であると判断されると、冗長メモリモジ
ュール６０を利用して、交換メモリ７０から交換読み出し／書き込みメモリロケ
ーション７８を提供する。この交換動作中、出力データバスｑ［ｎ］上の一次メ
モリ３０のアクセスされたロケーションから不良情報を出力しようとしてもすべ
てロジック６３によって防止される。ＬＯＣ Ｂが不良であるインスタンスの場
合、そのｃｅ１，ｃｅ２、ａ［ｘ］の指定（記述上の目的のため“ＢＡＤ”と総
称的にラベル付けされる）は、ビットフラグ８９が設定され（ＦＢ＝１）、“一
致”エントリとしてＣＡＭ８０の対応するロケーション８８、例えば、具体的に
指定されたロケーションＭＡＴＣＨ１（ｃ（ＭＡＴＣＨ１）＝ＢＡＤ）の中に記
憶される。同様に、ＣＡＭ８０の他の一致エントリ（ＭＡＴＣＨ２、ＭＡＴＣＨ
３など）は、一次メモリ３０の他の不良ロケーションに対応し、また、各々に対
してビットフラグ８９が設定される（ＦＢ＝１）。
の一次メモリ３０のロケーションが不良であると判断されると、冗長メモリモジ
ュール６０を利用して、交換メモリ７０から交換読み出し／書き込みメモリロケ
ーション７８を提供する。この交換動作中、出力データバスｑ［ｎ］上の一次メ
モリ３０のアクセスされたロケーションから不良情報を出力しようとしてもすべ
てロジック６３によって防止される。ＬＯＣ Ｂが不良であるインスタンスの場
合、そのｃｅ１，ｃｅ２、ａ［ｘ］の指定（記述上の目的のため“ＢＡＤ”と総
称的にラベル付けされる）は、ビットフラグ８９が設定され（ＦＢ＝１）、“一
致”エントリとしてＣＡＭ８０の対応するロケーション８８、例えば、具体的に
指定されたロケーションＭＡＴＣＨ１（ｃ（ＭＡＴＣＨ１）＝ＢＡＤ）の中に記
憶される。同様に、ＣＡＭ８０の他の一致エントリ（ＭＡＴＣＨ２、ＭＡＴＣＨ
３など）は、一次メモリ３０の他の不良ロケーションに対応し、また、各々に対
してビットフラグ８９が設定される（ＦＢ＝１）。
【００２１】
引き続きＬＯＣ Ｂの例を説明すると、ｃｅ１、ｃｅ２、ａ［ｘ］＝ＢＡＤが
バス３２上に置かれると、ＭＡＴＣＨ１がＣＡＭ８０と比較され、同じであるこ
とが分かる。これに反応して、個別の一致ライン信号経路８２がアクティブ（＝
１）となる。交換メモリ７０の各々のロケーションは、一致ライン信号経路８２
の内の別の１つを起動することによって固有にアクセスされる。上記の例の場合
、ロケーションＭＡＴＣＨ１に対応する信号経路８２が起動されると、ＲＬＡが
アクセスされる。書き込み動作が指定される（ｗｅ＝１）と、ｄ［ｎ］がＲＬＡ
に書き込まれるが、トライステート出力バッファ４４、５４、６４はインアクテ
ィブのままである。読み出し動作が指示される（ｗｅ＝０）と、トライステート
出力バッファ６４が起動されて、ＲＬＡのコンテンツがデータバスｑ［ｎ］（ｑ
［ｎ］＝ｃ（ＲＬＡ））上に与えられる。トライステート出力バッファ６４は、
図３に示すように論理ゲート８５によって起動される。論理ゲート８５は、２入
力のＡＮＤゲートである、入力が１つ反転している。ｗｅ信号はゲート８５のこ
の反転入力に提供され、ｒｓが他方の入力に与えられ、これで、ゲート８５の出
力＝ｒｓ＊ｗｅ’となる。その結果、ｒｓがアクティブ（ｒｓ＝１）でｗｅがイ
ンアクティブ（ｗｅ＝０）の場合にトライステートバッファ６４はアクティブに
なる。その一致ライン信号が起動されても、ＯＲゲート８４の動作によってｒｓ
が高レベル（ｒｓ＝１）に設定される。これに対応して、交換メモリ７０のロケ
ーション７８の内の１つに交換動作が実行されている間は、インバータ６６並び
にロジック６３のＡＮＤゲート６４および６５によって、一次メモリ３０のトラ
イステートバッファ４４と５４の起動が防止される。
バス３２上に置かれると、ＭＡＴＣＨ１がＣＡＭ８０と比較され、同じであるこ
とが分かる。これに反応して、個別の一致ライン信号経路８２がアクティブ（＝
１）となる。交換メモリ７０の各々のロケーションは、一致ライン信号経路８２
の内の別の１つを起動することによって固有にアクセスされる。上記の例の場合
、ロケーションＭＡＴＣＨ１に対応する信号経路８２が起動されると、ＲＬＡが
アクセスされる。書き込み動作が指定される（ｗｅ＝１）と、ｄ［ｎ］がＲＬＡ
に書き込まれるが、トライステート出力バッファ４４、５４、６４はインアクテ
ィブのままである。読み出し動作が指示される（ｗｅ＝０）と、トライステート
出力バッファ６４が起動されて、ＲＬＡのコンテンツがデータバスｑ［ｎ］（ｑ
［ｎ］＝ｃ（ＲＬＡ））上に与えられる。トライステート出力バッファ６４は、
図３に示すように論理ゲート８５によって起動される。論理ゲート８５は、２入
力のＡＮＤゲートである、入力が１つ反転している。ｗｅ信号はゲート８５のこ
の反転入力に提供され、ｒｓが他方の入力に与えられ、これで、ゲート８５の出
力＝ｒｓ＊ｗｅ’となる。その結果、ｒｓがアクティブ（ｒｓ＝１）でｗｅがイ
ンアクティブ（ｗｅ＝０）の場合にトライステートバッファ６４はアクティブに
なる。その一致ライン信号が起動されても、ＯＲゲート８４の動作によってｒｓ
が高レベル（ｒｓ＝１）に設定される。これに対応して、交換メモリ７０のロケ
ーション７８の内の１つに交換動作が実行されている間は、インバータ６６並び
にロジック６３のＡＮＤゲート６４および６５によって、一次メモリ３０のトラ
イステートバッファ４４と５４の起動が防止される。
【００２２】
一次メモリ３０のどのロケーションが疑わしいかまたは不良であるかの判断は
、集積回路２０と、それに対応してロジック８６を用いて構成されたＣＡＭ８０
と、の初期製造の１部として専用試験によって実行される。その替わりにまたは
追加して、集積回路２０の試験時と初期製造時に、ＢＩＳＴロジック９０を利用
して、疑わしいアドレスをＣＡＭ８０とそれに対応して設定されたフラグビット
８９に書き込む。そのうえ、ＢＩＳＴロジック９０は、集積回路２０を次いで使
用している間に発見された不良／疑惑ロケーションに従ってＣＡＭ８０のコンテ
ンツを動的に更新するために時々一次メモリ３０を再試験するように配置され得
る。１つの例では、ＢＩＳＴ９０は、周期的に実行される。別の例では、ＢＩＳ
Ｔ９０は、パワーアップ時にまたは、集積回路２０の動作中にコマンドに反応し
て実行される。同様に、ＢＩＳＴロジック９０は、交換メモリ７０またはＣＡＭ
８０および／または関連のロジックの記憶ロケーションが不良であるかどうかを
判断するように；また、その場において集積回路２０を使用中にそれに従って冗
長メモリモジュール６０を再構成するように、配置され得る。
、集積回路２０と、それに対応してロジック８６を用いて構成されたＣＡＭ８０
と、の初期製造の１部として専用試験によって実行される。その替わりにまたは
追加して、集積回路２０の試験時と初期製造時に、ＢＩＳＴロジック９０を利用
して、疑わしいアドレスをＣＡＭ８０とそれに対応して設定されたフラグビット
８９に書き込む。そのうえ、ＢＩＳＴロジック９０は、集積回路２０を次いで使
用している間に発見された不良／疑惑ロケーションに従ってＣＡＭ８０のコンテ
ンツを動的に更新するために時々一次メモリ３０を再試験するように配置され得
る。１つの例では、ＢＩＳＴ９０は、周期的に実行される。別の例では、ＢＩＳ
Ｔ９０は、パワーアップ時にまたは、集積回路２０の動作中にコマンドに反応し
て実行される。同様に、ＢＩＳＴロジック９０は、交換メモリ７０またはＣＡＭ
８０および／または関連のロジックの記憶ロケーションが不良であるかどうかを
判断するように；また、その場において集積回路２０を使用中にそれに従って冗
長メモリモジュール６０を再構成するように、配置され得る。
【００２３】
本発明の代替実施形態が多く考えられる。例えば、１つの代替例では、ＢＩＳ
Ｔロジックは利用されない。その替わりに、一次メモリ３０のなんらかの不良ま
たは疑惑のロケーションが検出されるとそれに反応して、専用の外部試験を用い
てＣＡＭ８０を構成する。別の実施形態では、一次メモリ３０中でメモリモジュ
ール４０または５０をより多くまたは少なく利用して、同じまたは別のメモリマ
クロを用いて、あらゆる追加のモジュールを指定する。さらに別の実施形態では
、一次メモリ３０と冗長メモリモジュール６０は、メモリマクロによっては定義
されず、その替わりに２つ以上のコンポーネントを一緒にカップリングして、そ
れに対応した複数コンポーネントメモリシステムを構成する。オプションとして
または追加として、他の実施形態では、トライステート出力メカニズムを含まな
いメモリを利用している。
Ｔロジックは利用されない。その替わりに、一次メモリ３０のなんらかの不良ま
たは疑惑のロケーションが検出されるとそれに反応して、専用の外部試験を用い
てＣＡＭ８０を構成する。別の実施形態では、一次メモリ３０中でメモリモジュ
ール４０または５０をより多くまたは少なく利用して、同じまたは別のメモリマ
クロを用いて、あらゆる追加のモジュールを指定する。さらに別の実施形態では
、一次メモリ３０と冗長メモリモジュール６０は、メモリマクロによっては定義
されず、その替わりに２つ以上のコンポーネントを一緒にカップリングして、そ
れに対応した複数コンポーネントメモリシステムを構成する。オプションとして
または追加として、他の実施形態では、トライステート出力メカニズムを含まな
いメモリを利用している。
【００２４】
図４に、別の出力選択技法を用いた本発明による冗長メモリシステム１２０の
別の実施形態を図示する。システム１２０は、２つ以上のコンポーネントの収集
物または１つの集積回路に埋め込まれたものである。システム１２０は、入力バ
ス１３２にカップリングされた一次メモリ１３０を含んでいる。一次メモリ１３
０は、当業者には思い当たるように、１つ以上のマクロ、コンポーネントまたは
集積回路チップによって定義され得る。入力バス１３２は、埋込メモリ２２に関
連して上述したように、ｃｌｋ入力とｗｅ入力を含んでいる。入力バス１３２は
また、埋込メモリ２２の共通指定バスで記述したように構成されたアドレスバス
ａ［ｘ］とデータ入力バスｄ［ｎ］を含んでいる。一次メモリ１３０については
たった１つのメモリモジュールしか図示していないので、一次メモリ３０に対す
る“ｃｅ”入力などの明示的なイネーブル入力はなんら図示されていない。では
あるが、一次メモリ３０は、各々が個々のｃｅまたは他のイネーブル入力に従っ
て他から分離して起動される２つ以上のモジュール、チップマヤはマクロから成
ることを理解すべきである。このようなイネーブル入力は、埋込メモリ２２の場
あのようにまたは別様に当業者に思い浮かぶように分離信号として、アドレスバ
スａ［ｘ］上に提示されたアドレスの１部として指定され得る。
別の実施形態を図示する。システム１２０は、２つ以上のコンポーネントの収集
物または１つの集積回路に埋め込まれたものである。システム１２０は、入力バ
ス１３２にカップリングされた一次メモリ１３０を含んでいる。一次メモリ１３
０は、当業者には思い当たるように、１つ以上のマクロ、コンポーネントまたは
集積回路チップによって定義され得る。入力バス１３２は、埋込メモリ２２に関
連して上述したように、ｃｌｋ入力とｗｅ入力を含んでいる。入力バス１３２は
また、埋込メモリ２２の共通指定バスで記述したように構成されたアドレスバス
ａ［ｘ］とデータ入力バスｄ［ｎ］を含んでいる。一次メモリ１３０については
たった１つのメモリモジュールしか図示していないので、一次メモリ３０に対す
る“ｃｅ”入力などの明示的なイネーブル入力はなんら図示されていない。では
あるが、一次メモリ３０は、各々が個々のｃｅまたは他のイネーブル入力に従っ
て他から分離して起動される２つ以上のモジュール、チップマヤはマクロから成
ることを理解すべきである。このようなイネーブル入力は、埋込メモリ２２の場
あのようにまたは別様に当業者に思い浮かぶように分離信号として、アドレスバ
スａ［ｘ］上に提示されたアドレスの１部として指定され得る。
【００２５】
システム１２０はまた、入力バス１３２にカップリングされた冗長メモリ回路
１６０を含んでいる。冗長メモリ回路１６０は、１つ以上のコンポーネント、マ
クロまたは集積回路によって定義され；または一次メモリ１３０と共に共通のＡ
ＳＩＣ上に一括して定義される。一般に、冗長メモリ回路１６０は、出力データ
バスｑ［ｎ］と関連した出力選択技法以外は、埋込メモリ２２の冗長メモリモジ
ュール６０について記述したように構成される。冗長メモリ回路１６０は、一次
メモリ１３０の不良／疑惑ロケーションの代わりに自身のコンテンツを選択的に
入れ替えるための読み出し／書き込み交換メモリ１７０を含んでいる。交換メモ
リ回路１６０はまた、埋込メモリ２２のロジック７４のような動作を同期させる
または指示するためのクロックと制御ロジック１７４を含んでいる。交換メモリ
１７０との入れ替えを容易化するために一次メモリ１３０の不良または疑惑のロ
ケーションに対応したアドレスを記憶するＣＡＭメモリ１８０がさらに含まれて
いる。ＣＡＭ１８０は、アドレスバスａ［ｘ］上で提示されている個々のアドレ
スをそのエントリの個々と比較して、一致するかどうか判断する。一致すれば、
交換メモリ１７０に対応するアドレスが、一次メモリ１３０の不良ロケーション
の代わりにアクセスされる。この交換は、“ｙ”この一致ライン信号経路１８２
の位置の対応する１つをＣＡＭ１８０が起動することによって始動される。一致
ライン信号経路１８２はまた、信号ｒｓを発生するために一致ロジック１８４に
入力される。ロジック１８４は、ＣＡＭ１８０のロケーションのコンテンツがア
ドレスバスａ［ｘ］上に提示されているアドレスと一致すると、信号ｒｓを設定
する（ｒｓ＝１）ように動作する。
１６０を含んでいる。冗長メモリ回路１６０は、１つ以上のコンポーネント、マ
クロまたは集積回路によって定義され；または一次メモリ１３０と共に共通のＡ
ＳＩＣ上に一括して定義される。一般に、冗長メモリ回路１６０は、出力データ
バスｑ［ｎ］と関連した出力選択技法以外は、埋込メモリ２２の冗長メモリモジ
ュール６０について記述したように構成される。冗長メモリ回路１６０は、一次
メモリ１３０の不良／疑惑ロケーションの代わりに自身のコンテンツを選択的に
入れ替えるための読み出し／書き込み交換メモリ１７０を含んでいる。交換メモ
リ回路１６０はまた、埋込メモリ２２のロジック７４のような動作を同期させる
または指示するためのクロックと制御ロジック１７４を含んでいる。交換メモリ
１７０との入れ替えを容易化するために一次メモリ１３０の不良または疑惑のロ
ケーションに対応したアドレスを記憶するＣＡＭメモリ１８０がさらに含まれて
いる。ＣＡＭ１８０は、アドレスバスａ［ｘ］上で提示されている個々のアドレ
スをそのエントリの個々と比較して、一致するかどうか判断する。一致すれば、
交換メモリ１７０に対応するアドレスが、一次メモリ１３０の不良ロケーション
の代わりにアクセスされる。この交換は、“ｙ”この一致ライン信号経路１８２
の位置の対応する１つをＣＡＭ１８０が起動することによって始動される。一致
ライン信号経路１８２はまた、信号ｒｓを発生するために一致ロジック１８４に
入力される。ロジック１８４は、ＣＡＭ１８０のロケーションのコンテンツがア
ドレスバスａ［ｘ］上に提示されているアドレスと一致すると、信号ｒｓを設定
する（ｒｓ＝１）ように動作する。
【００２６】
一次メモリ１３０と交換メモリ１７０は各々が、データ発生源選択スイッチ１
９０に入力される、中間並列データバスｑｐ［ｎ］とｑｒ［ｎ］をそれぞれ有し
ている。具体的には、一次メモリ１３０からのデータバスｑｐ［ｎ］はスイッチ
１９０の入力Ｂに提供され、交換メモリ１７０のデータバスｑｒ［ｎ］はスイッ
チ１９０の入力Ｂに提供される。入力Ａと入力Ｂのどちらかが、入力選択信号Ｓ
ＥＬに従ってスイッチ１９０の出力Ｏ／Ｐにルーティングされる。選択信号ＳＥ
Ｌは、信号ｒｓを受信するようにロジック１８４の出力にカップリングされてい
る。したがって、入力Ａは、ｒｓがインアクティブ（ｒｓ＝０）の場合はスイッ
チ１９０の出力Ｏ／Ｐににルーティングされ、入力Ｂは、ｒｓがアクティブ（ｒ
ｓ＝１）の場合、スイッチ１９０の出力Ｏ／Ｐにルーティングされる。スイッチ
１９０の出力Ｏ／Ｐは、埋込メモリ２２と関連して既述したように出力データバ
スｑ［ｎ］となる。トライステート出力バッファの代わりに、スイッチ１９０が
、読み出し動作中にデータ出力バスｑ［ｎ］上に出力されたデータの適切な発生
源を選択するようにすることを理解すべきである。書き込み動作は、埋込メモリ
２２について既述したようにシステム１２０で実行される。
９０に入力される、中間並列データバスｑｐ［ｎ］とｑｒ［ｎ］をそれぞれ有し
ている。具体的には、一次メモリ１３０からのデータバスｑｐ［ｎ］はスイッチ
１９０の入力Ｂに提供され、交換メモリ１７０のデータバスｑｒ［ｎ］はスイッ
チ１９０の入力Ｂに提供される。入力Ａと入力Ｂのどちらかが、入力選択信号Ｓ
ＥＬに従ってスイッチ１９０の出力Ｏ／Ｐにルーティングされる。選択信号ＳＥ
Ｌは、信号ｒｓを受信するようにロジック１８４の出力にカップリングされてい
る。したがって、入力Ａは、ｒｓがインアクティブ（ｒｓ＝０）の場合はスイッ
チ１９０の出力Ｏ／Ｐににルーティングされ、入力Ｂは、ｒｓがアクティブ（ｒ
ｓ＝１）の場合、スイッチ１９０の出力Ｏ／Ｐにルーティングされる。スイッチ
１９０の出力Ｏ／Ｐは、埋込メモリ２２と関連して既述したように出力データバ
スｑ［ｎ］となる。トライステート出力バッファの代わりに、スイッチ１９０が
、読み出し動作中にデータ出力バスｑ［ｎ］上に出力されたデータの適切な発生
源を選択するようにすることを理解すべきである。書き込み動作は、埋込メモリ
２２について既述したようにシステム１２０で実行される。
【００２７】
システム１２０の代替実施形態では、一次メモリ１３０と冗長メモリ回路１６
０は、別々のマクロによって定義される。別の代替配置では、一次メモリ１３０
と冗長メモリ回路１６０は１つのマクロによって定義される。さらに別の実施形
態では、一次メモリ１３０、冗長メモリ回路１６０またはその双方は、１つ以上
の別々のコンポーネントの形態で提供され、また、データ選択スイッチ構成に対
する代替物または追加物としてトライステートデータ出力構成を含んでいる。さ
らに別の実施形態では、ＢＩＳＴは、埋込メモリ２２に関連して前述されたよう
にＣＡＭ１８０に不良ロケーションのアドレスを入力するようにするようにシス
テム１２０にカップリングされている。
０は、別々のマクロによって定義される。別の代替配置では、一次メモリ１３０
と冗長メモリ回路１６０は１つのマクロによって定義される。さらに別の実施形
態では、一次メモリ１３０、冗長メモリ回路１６０またはその双方は、１つ以上
の別々のコンポーネントの形態で提供され、また、データ選択スイッチ構成に対
する代替物または追加物としてトライステートデータ出力構成を含んでいる。さ
らに別の実施形態では、ＢＩＳＴは、埋込メモリ２２に関連して前述されたよう
にＣＡＭ１８０に不良ロケーションのアドレスを入力するようにするようにシス
テム１２０にカップリングされている。
【００２８】
図５に本発明による冗長メモリシステム２２０のさらに別の実施形態を示す。
システム２２０は、ＭＭ１、ＭＭ２、ＭＭ３、．．．、ＭＭｚと指定される“ｚ
”個のメモリブロックすなわちモジュールを持つ一次メモリ２３０と、冗長メモ
リ回路２６０と、を含んでいる。一次メモリ２３０と冗長メモリ回路２６０は、
図１〜４を参照して前述したように、ｃｌｋ、ｗｅ、アドレスバスａ［ｘ］およ
びデータ入力バスｄ［ｎ］を含む共通入力の集合にカップリングされているが；
簡潔さを保つために図示されていないことを理解すべきである。しかしながら、
図５には、ｃｅ１、ｃｅ２，．．．，ｃｅｚと個別に指定される“ｚ”個の対応
するメモリイネーブル入力２３２の集合が図示されている。メモリイネーブル入
力２３２は、メモリモジュールＭＭ１、ＭＭ２、ＭＭ３，．．．，ＭＭｚに一対
一で対応して一次メモリ２３０と冗長メモリ回路２６０に提供されている。メモ
リイネーブル入力２３２は各々が、正常動作条件下でたった１つが一時にアクテ
ィブである一次メモリ２３０の“ｚ”個のメモリモジュールの内の別の１つをイ
ネーブルする。図５では、省略記号は各々が、これらを間に挟んでいる機能のよ
うな機能を１つ以上オプションとしてまたは追加して備えているものを表してい
る。そのうえ、４つのメモリモジュールとそれに対応するメモリイネーブル入力
２３２（ｚ＝４）が明示的に図示されているが、当業者には思い浮かぶように、
それより多いまたは少ない数のメモリモジュールとそれぞれのメモリイネーブル
入力を利用してもよい。
システム２２０は、ＭＭ１、ＭＭ２、ＭＭ３、．．．、ＭＭｚと指定される“ｚ
”個のメモリブロックすなわちモジュールを持つ一次メモリ２３０と、冗長メモ
リ回路２６０と、を含んでいる。一次メモリ２３０と冗長メモリ回路２６０は、
図１〜４を参照して前述したように、ｃｌｋ、ｗｅ、アドレスバスａ［ｘ］およ
びデータ入力バスｄ［ｎ］を含む共通入力の集合にカップリングされているが；
簡潔さを保つために図示されていないことを理解すべきである。しかしながら、
図５には、ｃｅ１、ｃｅ２，．．．，ｃｅｚと個別に指定される“ｚ”個の対応
するメモリイネーブル入力２３２の集合が図示されている。メモリイネーブル入
力２３２は、メモリモジュールＭＭ１、ＭＭ２、ＭＭ３，．．．，ＭＭｚに一対
一で対応して一次メモリ２３０と冗長メモリ回路２６０に提供されている。メモ
リイネーブル入力２３２は各々が、正常動作条件下でたった１つが一時にアクテ
ィブである一次メモリ２３０の“ｚ”個のメモリモジュールの内の別の１つをイ
ネーブルする。図５では、省略記号は各々が、これらを間に挟んでいる機能のよ
うな機能を１つ以上オプションとしてまたは追加して備えているものを表してい
る。そのうえ、４つのメモリモジュールとそれに対応するメモリイネーブル入力
２３２（ｚ＝４）が明示的に図示されているが、当業者には思い浮かぶように、
それより多いまたは少ない数のメモリモジュールとそれぞれのメモリイネーブル
入力を利用してもよい。
【００２９】
冗長メモリ回路２６０は、一次メモリ２３０のあるロケーションが不良である
と判断されたら代替のメモリロケーションを提供するように動作する。冗長メモ
リ回路２６０は、それぞれ交換メモリ１７０、ロジック１７４、ＣＡＭ１８０お
よび一致ロジック１８４に関連して前述したように配置された読み出し／書き込
み交換メモリ２７０、制御ロジック２７４、ＣＡＭ２８０および一致ロジック２
８４を含んでいる。しかしながら、ＣＡＭ２８０は、ｃｅ１、ｃｅ２、．．．、
ｃｅｚの状態を直接に記憶するのではないことを理解すべきである。その替わり
に、交換メモリ回路２６０は、“ｚ”個のイネーブル入力２３２を“ｙ”個のビ
ットにエンコーディングするエンコーダ２９０を含んでいるが；ここで、ｙはｚ
より小さい（ｙ＜ｚ）。“ｙ”個のビットは一緒になって、信号信号通路２９２
に追ってＣＡＭ２８０に出力されるイネーブル情報となる。１つの例では、８個
のイネーブル入力２３２を用いる（ｚ＝８）場合、ｙは３と小さい値となる（ｙ
＝３）。代替例では、標準のバイナリエンコーダに適応可能な式ｚ＝２ｙに従っ
てＣＡＭ２８０に対するｙ個の出力ビットとなるように、別の値のｚ個のイネー
ブル入力をエンコーダ２９０によってエンコーディングする。その結果、エンコ
ーダ２９０無しで多くのメモリイネーブル入力を有する方式と比較して、イネー
ブル情報を記憶するためにＣＡＭ２８０内で必要とされるビットの数が少なくて
済む。ＣＡＭ２８０の内部編成によっては、ｙビットから成るエンコーディング
済みイネーブル情報を部分的にまたは完全にデコーディングするためのデコーダ
（図示せず）を含んだり含まなかったりする。
と判断されたら代替のメモリロケーションを提供するように動作する。冗長メモ
リ回路２６０は、それぞれ交換メモリ１７０、ロジック１７４、ＣＡＭ１８０お
よび一致ロジック１８４に関連して前述したように配置された読み出し／書き込
み交換メモリ２７０、制御ロジック２７４、ＣＡＭ２８０および一致ロジック２
８４を含んでいる。しかしながら、ＣＡＭ２８０は、ｃｅ１、ｃｅ２、．．．、
ｃｅｚの状態を直接に記憶するのではないことを理解すべきである。その替わり
に、交換メモリ回路２６０は、“ｚ”個のイネーブル入力２３２を“ｙ”個のビ
ットにエンコーディングするエンコーダ２９０を含んでいるが；ここで、ｙはｚ
より小さい（ｙ＜ｚ）。“ｙ”個のビットは一緒になって、信号信号通路２９２
に追ってＣＡＭ２８０に出力されるイネーブル情報となる。１つの例では、８個
のイネーブル入力２３２を用いる（ｚ＝８）場合、ｙは３と小さい値となる（ｙ
＝３）。代替例では、標準のバイナリエンコーダに適応可能な式ｚ＝２ｙに従っ
てＣＡＭ２８０に対するｙ個の出力ビットとなるように、別の値のｚ個のイネー
ブル入力をエンコーダ２９０によってエンコーディングする。その結果、エンコ
ーダ２９０無しで多くのメモリイネーブル入力を有する方式と比較して、イネー
ブル情報を記憶するためにＣＡＭ２８０内で必要とされるビットの数が少なくて
済む。ＣＡＭ２８０の内部編成によっては、ｙビットから成るエンコーディング
済みイネーブル情報を部分的にまたは完全にデコーディングするためのデコーダ
（図示せず）を含んだり含まなかったりする。
【００３０】
冗長メモリシステム２２０は、一次メモリ２３０のｚ個のメモリモジュールの
各々に対して出力（Ｏ／Ｐ）ロジックユニット２６４を含んでいる。冗長メモリ
回路２６０は、出力ロジックユニット２６４と関連してデータバスｑ［ｎ］上に
出力される情報の発生源を制御する信号ｒｓを発生する。ロジックユニット２６
４は各々が、ｚ個の出力イネーブル信号ｏｅ１、ｏｅ２、ｏｅ３、．．．、ｏｅ
ｚの内の対応する１つを受信し、また、埋込メモリ２２の出力ロジック６３のよ
うに配置され得る。図５に具体的に示すように、各ロジックユニット２６４は、
一方の入力が個別の出力イネーブル信号（ｏｅ１、ｏｅ２、ｏｅ３、．．．、ｏ
ｅｚ）であり、他方が信号ｒｓの反転入力である２入力ＡＮＤゲートとして構成
されている。気付かれるように、この配置によって、各メモリモジュールＭＭ１
、ＭＭ２、ＭＭ３、．．．、ＭＭＺおよび交換メモリ２７０内にトライステート
出力バッファ構造体を含みやすくなる。代替例では、システム１２０に関して前
述したようなデータスイッチまたはマルチプレクサ装置を利用して、出力データ
バスｑ［ｎ］に対するソーシングを制御するようにしてもよい。さらに別の実施
形態では、当業者には思い浮かぶように、信号ｒｓのような、冗長メモリ回路２
６０からの１つ以上の出力の関数として別の配置を利用している。
各々に対して出力（Ｏ／Ｐ）ロジックユニット２６４を含んでいる。冗長メモリ
回路２６０は、出力ロジックユニット２６４と関連してデータバスｑ［ｎ］上に
出力される情報の発生源を制御する信号ｒｓを発生する。ロジックユニット２６
４は各々が、ｚ個の出力イネーブル信号ｏｅ１、ｏｅ２、ｏｅ３、．．．、ｏｅ
ｚの内の対応する１つを受信し、また、埋込メモリ２２の出力ロジック６３のよ
うに配置され得る。図５に具体的に示すように、各ロジックユニット２６４は、
一方の入力が個別の出力イネーブル信号（ｏｅ１、ｏｅ２、ｏｅ３、．．．、ｏ
ｅｚ）であり、他方が信号ｒｓの反転入力である２入力ＡＮＤゲートとして構成
されている。気付かれるように、この配置によって、各メモリモジュールＭＭ１
、ＭＭ２、ＭＭ３、．．．、ＭＭＺおよび交換メモリ２７０内にトライステート
出力バッファ構造体を含みやすくなる。代替例では、システム１２０に関して前
述したようなデータスイッチまたはマルチプレクサ装置を利用して、出力データ
バスｑ［ｎ］に対するソーシングを制御するようにしてもよい。さらに別の実施
形態では、当業者には思い浮かぶように、信号ｒｓのような、冗長メモリ回路２
６０からの１つ以上の出力の関数として別の配置を利用している。
【００３１】
ＣＡＭ２８０は、エンコーダ２９０によって提供されるｙビットのエンコーデ
ィング済みメモリイネーブル情報と共に一次メモリ２３０中の不良ロケーション
のアドレスを記憶するように配置されている。ＣＡＭ２８０内でエントリの一致
が検出されると、それに対応する一致ライン２８２の内の１つが起動されて、交
換メモリ２７０中の個別の交換ロケーションにアクセスして、一致ロジック２８
４でｒｓを設定する（ｒｓ＝１）。これに応じて、出力ロジック２６４は、一次
メモリ２３０または交換メモリ２７０が、信号ｒｓの関数としての読み出し動作
のための出力データバスｑ［ｎ］に対する情報の発生源であるかどうかの判断を
する。
ィング済みメモリイネーブル情報と共に一次メモリ２３０中の不良ロケーション
のアドレスを記憶するように配置されている。ＣＡＭ２８０内でエントリの一致
が検出されると、それに対応する一致ライン２８２の内の１つが起動されて、交
換メモリ２７０中の個別の交換ロケーションにアクセスして、一致ロジック２８
４でｒｓを設定する（ｒｓ＝１）。これに応じて、出力ロジック２６４は、一次
メモリ２３０または交換メモリ２７０が、信号ｒｓの関数としての読み出し動作
のための出力データバスｑ［ｎ］に対する情報の発生源であるかどうかの判断を
する。
【００３２】
さらに別の実施形態では、集積回路２０、システム１２０、システム２２０の
機能が交換されたり、削除されたり、組み合わされたり、入れ替えられたりして
いる。例えば、集積回路２０のトライステートバッファによるデータ出力制御装
置またはシステム１２０のそれに類似したマルチプレックススイッチ装置は交換
しても組み合わせてもよい。別の例では、組込自己試験をシステム１２０および
／またはシステム２２０と関連させて用いて、集積回路２０に関連して記述した
ように一次メモリ１３０、２３０の不良ロケーションに対応するＣＡＭ１８０、
ＣＡＳＭ２８０に対するエントリを提供してもよい。さらに、エンコーダを他の
実施形態で部分的にまたは完全に利用して、主／一次メモリに対するイネーブル
入力数と比較してＣＡＭ中に情報を記憶するために必要とされるビットの数を減
少させるようにしてもよい。また、入力バスと出力バスを別々に示したが、本発
明は、双方向性データバス配置での使用にも適用可能である。さらに別の実施形
態では、アドレスバス信号経路とデータバス信号経路を、時間マルチプレクシン
グまたは他の技法を用いて部分的にまたは完全に共用してもよい。そのうえ、ア
ドレスバスデータバスは複数ビットの並列形態で説明したが、本発明はまた、部
分的または完全に直列形態であるアドレスバスおよび／またはデータバスにも適
用可能である。
機能が交換されたり、削除されたり、組み合わされたり、入れ替えられたりして
いる。例えば、集積回路２０のトライステートバッファによるデータ出力制御装
置またはシステム１２０のそれに類似したマルチプレックススイッチ装置は交換
しても組み合わせてもよい。別の例では、組込自己試験をシステム１２０および
／またはシステム２２０と関連させて用いて、集積回路２０に関連して記述した
ように一次メモリ１３０、２３０の不良ロケーションに対応するＣＡＭ１８０、
ＣＡＳＭ２８０に対するエントリを提供してもよい。さらに、エンコーダを他の
実施形態で部分的にまたは完全に利用して、主／一次メモリに対するイネーブル
入力数と比較してＣＡＭ中に情報を記憶するために必要とされるビットの数を減
少させるようにしてもよい。また、入力バスと出力バスを別々に示したが、本発
明は、双方向性データバス配置での使用にも適用可能である。さらに別の実施形
態では、アドレスバス信号経路とデータバス信号経路を、時間マルチプレクシン
グまたは他の技法を用いて部分的にまたは完全に共用してもよい。そのうえ、ア
ドレスバスデータバスは複数ビットの並列形態で説明したが、本発明はまた、部
分的または完全に直列形態であるアドレスバスおよび／またはデータバスにも適
用可能である。
【００３３】
さらに、一次メモリ３０、１３０、２３０と交換メモリ７０、１７０、２７０
は読み出し／書き込み用ランダムアクセス可能タイプとして説明したが、他のタ
イプもまた考察可能である。例えば、これらのメモリの内のいずれかが、製造中
に初期プログラミングされるリードオンリーメモリ（ＲＯＭ）であったりするが
；この場合、交換メモリは当然、主／一次メモリを評価した後でプログラミング
される。この変更例も等しく、数例を挙げれば、紫外線／電気的消去可能リード
オンリーメモリ（ＵＶＥＰＲＯＭ）；電気的消去可能プログラミング可能リード
オンリーメモリ（ＥＥＰＲＯＭ）；および／またはフラッシュメモリなどの他の
タイプの“書き込み制限された”メモリにも適用可能である。別の例では、交換
メモリは読み出し／書き込みタイプであり、その一方では、１つ以上の一次メモ
リブロック／モジュールがこれらの書き込み制限された形態（ＲＯＭ、ＵＶＥＰ
ＲＯＭ、ＥＥＰＲＯＭなど）の内の１つであったりする。さらに別の実施形態で
は、本発明は、数例を挙げれば、先入れ先出し（ＦＩＦＯ）；後入れ後出し（Ｌ
ＩＦＯ）、または他のシーケンシャルブロックベースでアクセスされるメモリな
どのシーケンシャルアクセス可能メモリタイプに応用されるように適応される。
は読み出し／書き込み用ランダムアクセス可能タイプとして説明したが、他のタ
イプもまた考察可能である。例えば、これらのメモリの内のいずれかが、製造中
に初期プログラミングされるリードオンリーメモリ（ＲＯＭ）であったりするが
；この場合、交換メモリは当然、主／一次メモリを評価した後でプログラミング
される。この変更例も等しく、数例を挙げれば、紫外線／電気的消去可能リード
オンリーメモリ（ＵＶＥＰＲＯＭ）；電気的消去可能プログラミング可能リード
オンリーメモリ（ＥＥＰＲＯＭ）；および／またはフラッシュメモリなどの他の
タイプの“書き込み制限された”メモリにも適用可能である。別の例では、交換
メモリは読み出し／書き込みタイプであり、その一方では、１つ以上の一次メモ
リブロック／モジュールがこれらの書き込み制限された形態（ＲＯＭ、ＵＶＥＰ
ＲＯＭ、ＥＥＰＲＯＭなど）の内の１つであったりする。さらに別の実施形態で
は、本発明は、数例を挙げれば、先入れ先出し（ＦＩＦＯ）；後入れ後出し（Ｌ
ＩＦＯ）、または他のシーケンシャルブロックベースでアクセスされるメモリな
どのシーケンシャルアクセス可能メモリタイプに応用されるように適応される。
【００３４】
ＣＡＭ８０について記述したように、１つの技法では、フラグビット８９を利
用して、所与のＣＡＭロケーション８８とそれに対応する交換メモリロケーショ
ン７８を一次メモリ３０の代わりに使用されるかどうかを示すようにしている。
しかしながら、本発明による他の技法を利用してもよい。例えば、１つの代替実
施形態では、代替物として必要ない交換メモリとそれに対応するＣＡＭ中の余分
のロケーションはそれでもなお、一次メモリに対しては有効でない１つ以上の予
約アドレスに対応するように配置され得る。この配置のために、フラグビットを
冗長メモリＣＡＭ中に置く必要はない。さらに別の実施形態では、一次メモリ中
の不良ロケーションの交換用のＣＡＭと交換メモリの余分のロケーションは、一
次メモリの１つ以上の不良でないロケーションで充填される。この実施形態の場
合、交換メモリロケーションは、不良のロケーションの交換のために必要とされ
てしかも必要とされるまでは、対応する不良でない一次メモリロケーションの代
わりに選択される。また、この方式では、冗長メモリＣＡＭ中にフラグビットが
存在する必要はない。そのうえ、これらの実施形態は、一次メモリのどのロケー
ションが不良であるか組込自己試験によって動的に再判断する冗長メモリシステ
ムで用いるのに適している。
用して、所与のＣＡＭロケーション８８とそれに対応する交換メモリロケーショ
ン７８を一次メモリ３０の代わりに使用されるかどうかを示すようにしている。
しかしながら、本発明による他の技法を利用してもよい。例えば、１つの代替実
施形態では、代替物として必要ない交換メモリとそれに対応するＣＡＭ中の余分
のロケーションはそれでもなお、一次メモリに対しては有効でない１つ以上の予
約アドレスに対応するように配置され得る。この配置のために、フラグビットを
冗長メモリＣＡＭ中に置く必要はない。さらに別の実施形態では、一次メモリ中
の不良ロケーションの交換用のＣＡＭと交換メモリの余分のロケーションは、一
次メモリの１つ以上の不良でないロケーションで充填される。この実施形態の場
合、交換メモリロケーションは、不良のロケーションの交換のために必要とされ
てしかも必要とされるまでは、対応する不良でない一次メモリロケーションの代
わりに選択される。また、この方式では、冗長メモリＣＡＭ中にフラグビットが
存在する必要はない。そのうえ、これらの実施形態は、一次メモリのどのロケー
ションが不良であるか組込自己試験によって動的に再判断する冗長メモリシステ
ムで用いるのに適している。
【００３５】
図６に、ＡＳＩＣの冗長埋込メモリに対する設計プロセス３２０の１例のフロ
ーチャートを示す。プロセス３２０は、ロケーションの数、ビット幅、出力タイ
プおよび類似物などの一次埋込メモリの特徴を指定するステージ３２２から開始
される。次に、一次メモリは、所望の埋込メモリを定義するのに適した１つ以上
の適切なメモリマクロで指定される。この指定には、所望のメモリ特徴を提供す
るための１つ以上のマクロパラメータの決定が含まれることがある。
ーチャートを示す。プロセス３２０は、ロケーションの数、ビット幅、出力タイ
プおよび類似物などの一次埋込メモリの特徴を指定するステージ３２２から開始
される。次に、一次メモリは、所望の埋込メモリを定義するのに適した１つ以上
の適切なメモリマクロで指定される。この指定には、所望のメモリ特徴を提供す
るための１つ以上のマクロパラメータの決定が含まれることがある。
【００３６】
ステージ３２４では、冗長メモリの量が決定される。この決定は一般に、ステ
ージ３２２で指定された一次メモリ３０の量およびサイズ、埋込メモリ全体の所
望のフォールトトレランス、ＡＳＩＣリソースの利用可能性、ＡＳＩＣ製造プロ
セスの成熟度、選択されたＡＳＩＣ製造プロセスの経験歩留まりおよび／または
当業者に思い当たる他の要因の関数として実行される。一旦所望の冗長メモリ量
が決定されると、冗長メモリマクロがステージ３２６で適切なパラメータで指定
されて、所望の冗長メモリを提供する。注目すべきは、大きなメモリとするため
に、ステージ３２６で２つ以上の冗長メモリマクロが指定されることである。さ
らに、ステージ３２３〜３２８は反復設計手順で繰り返されて、ＡＳＩＣ設計を
最適化する。このような繰り返しによって、自動化されたレイアウト結果、コン
ピュータシミュレーション、プロトタイプ試験および類似物に基づいてマクロパ
ラメータを調整／洗練させる。
ージ３２２で指定された一次メモリ３０の量およびサイズ、埋込メモリ全体の所
望のフォールトトレランス、ＡＳＩＣリソースの利用可能性、ＡＳＩＣ製造プロ
セスの成熟度、選択されたＡＳＩＣ製造プロセスの経験歩留まりおよび／または
当業者に思い当たる他の要因の関数として実行される。一旦所望の冗長メモリ量
が決定されると、冗長メモリマクロがステージ３２６で適切なパラメータで指定
されて、所望の冗長メモリを提供する。注目すべきは、大きなメモリとするため
に、ステージ３２６で２つ以上の冗長メモリマクロが指定されることである。さ
らに、ステージ３２３〜３２８は反復設計手順で繰り返されて、ＡＳＩＣ設計を
最適化する。このような繰り返しによって、自動化されたレイアウト結果、コン
ピュータシミュレーション、プロトタイプ試験および類似物に基づいてマクロパ
ラメータを調整／洗練させる。
【００３７】
冗長メモリマクロは、必要に応じて、ロジック６４などのインタフェースロジ
ック；スイッチ１９０、エンコーダ２９０および／または他のデバイスを含むよ
うに構造化され得る。代替例では、このようなロジックを、ステージ３２２、ス
テージ３２６の１部としてまたは別個のステージ（図示せず）として、１つ以上
の別々のマクロによってまたは一次メモリを定義するために利用されるマクロ内
で提供され得る。また、ステージ３２６では、冗長マクロをステージ３２２のメ
モリマクロとは別個に指定してパラメータ化され得ることを理解すべきである。
この別個の独立したマクロ方式によって、一次メモリを定義するために利用され
るメモリマクロを再設計する必要なく冗長度の量の変更が容易となる。そのうえ
、冗長メモリと一次メモリ双方の回路を指定する複雑な埋込メモリマクロを、設
計プロセス３２０のために利用する必要がない。
ック；スイッチ１９０、エンコーダ２９０および／または他のデバイスを含むよ
うに構造化され得る。代替例では、このようなロジックを、ステージ３２２、ス
テージ３２６の１部としてまたは別個のステージ（図示せず）として、１つ以上
の別々のマクロによってまたは一次メモリを定義するために利用されるマクロ内
で提供され得る。また、ステージ３２６では、冗長マクロをステージ３２２のメ
モリマクロとは別個に指定してパラメータ化され得ることを理解すべきである。
この別個の独立したマクロ方式によって、一次メモリを定義するために利用され
るメモリマクロを再設計する必要なく冗長度の量の変更が容易となる。そのうえ
、冗長メモリと一次メモリ双方の回路を指定する複雑な埋込メモリマクロを、設
計プロセス３２０のために利用する必要がない。
【００３８】
ステージ３２８で、組込自己試験パラメータを、埋込メモリに関連して決定し
て指定する。ＢＩＳＴは、１つ以上のマクロまたは他のＨＤＬ命令を適当に用い
て指定してもよい。さらに別の実施形態では、ＢＩＳＴは、全く指定されないこ
ともある（図示せず）。ステージ３３０では、全体のＡＳＩＣ設計は１つ以上の
ＨＤＬ設計ツールを用いて発生され、また、集積回路は標準ＡＳＩＣ技法を用い
て製造される。一般的に、他の多くのステージと動作が、明瞭さを保ち本発明の
ある態様の曖昧化を避けるために本書では示されていない当業者には思い当たる
ようなＩＣの設計と製造のプロセスの１部として実行され得ることを理解すべき
である。
て指定する。ＢＩＳＴは、１つ以上のマクロまたは他のＨＤＬ命令を適当に用い
て指定してもよい。さらに別の実施形態では、ＢＩＳＴは、全く指定されないこ
ともある（図示せず）。ステージ３３０では、全体のＡＳＩＣ設計は１つ以上の
ＨＤＬ設計ツールを用いて発生され、また、集積回路は標準ＡＳＩＣ技法を用い
て製造される。一般的に、他の多くのステージと動作が、明瞭さを保ち本発明の
ある態様の曖昧化を避けるために本書では示されていない当業者には思い当たる
ようなＩＣの設計と製造のプロセスの１部として実行され得ることを理解すべき
である。
【００３９】
別の実施形態では、装置は、アドレス、ランダムアクセスメモリ、コンテンツ
アドレス指定可能メモリ、交換メモリおよびデータバスを含んでいる。このラン
ダムアクセスメモリは、各々がアドレスバスによって提供される複数のアドレス
の内の異なる１つによってアクセスされる複数のアドレス指定可能なメモリロケ
ーションを含んでいる。このコンテンツアドレス指定可能メモリは、各々がラン
ダムアクセスメモリの不良アドレス指定可能メモリロケーションに対応する複数
の不良ロケーションアドレスを記憶する。コンテンツアドレス指定可能メモリは
、アドレスバスによって提供されるアドレスと不良ロケーションアドレスの内の
１つが一致するとそれに反応して、複数の一致信号ラインの内の対応する１つを
起動する。交換メモリは、一致信号ラインによってコンテンツアドレス指定可能
メモリにカップリングされており、また、各々が一致信号ラインの内の異なる１
つを起動することによってアクセスされる複数の交換メモリロケーションを含ん
でいる。読み出し動作中に、データバスは、不良ロケーションアドレスの内の１
つ以外のアドレスの内の１つによってアドレス指定されるランダムアクセスメモ
リからメモリ情報を受信し、また、一致信号ラインの内の個別の１つが起動され
るとそれに反応して交換メモリから交換情報を受信する。アドレス指定可能メモ
リ中の不良情報は、不良ロケーションアドレスの内の個別の１つによってアドレ
ス指定されるとそれに反応してアクセスされるが、読み出し動作のために個別の
一致信号ラインが起動されたために出力されることは防止される。
アドレス指定可能メモリ、交換メモリおよびデータバスを含んでいる。このラン
ダムアクセスメモリは、各々がアドレスバスによって提供される複数のアドレス
の内の異なる１つによってアクセスされる複数のアドレス指定可能なメモリロケ
ーションを含んでいる。このコンテンツアドレス指定可能メモリは、各々がラン
ダムアクセスメモリの不良アドレス指定可能メモリロケーションに対応する複数
の不良ロケーションアドレスを記憶する。コンテンツアドレス指定可能メモリは
、アドレスバスによって提供されるアドレスと不良ロケーションアドレスの内の
１つが一致するとそれに反応して、複数の一致信号ラインの内の対応する１つを
起動する。交換メモリは、一致信号ラインによってコンテンツアドレス指定可能
メモリにカップリングされており、また、各々が一致信号ラインの内の異なる１
つを起動することによってアクセスされる複数の交換メモリロケーションを含ん
でいる。読み出し動作中に、データバスは、不良ロケーションアドレスの内の１
つ以外のアドレスの内の１つによってアドレス指定されるランダムアクセスメモ
リからメモリ情報を受信し、また、一致信号ラインの内の個別の１つが起動され
るとそれに反応して交換メモリから交換情報を受信する。アドレス指定可能メモ
リ中の不良情報は、不良ロケーションアドレスの内の個別の１つによってアドレ
ス指定されるとそれに反応してアクセスされるが、読み出し動作のために個別の
一致信号ラインが起動されたために出力されることは防止される。
【００４０】
さらに別の実施形態では、本発明は、アドレスバス、データバス、ランダムア
クセス読み出し／書き込みメモリ、交換回路およびデータ発生源選択スイッチを
含んでいる。このランダムアクセス読み出し／書き込みメモリは、各々がアドレ
スバスによって提供される複数のアドレスの内の異なる１つによってアクセスさ
れる複数のアドレス指定可能メモロケーションを含んでいる。交換回路は、コン
テンツアドレス指定可能メモリと、このコンテンツアドレス指定可能メモリにカ
ップリングされた交換メモリと、を含んでいる。交換メモリは、複数の別個アク
セス可能交換メモリロケーションを有している。コンテンツアドレス指定メモリ
は、各々がアドレス指定可能メモリロケーションの内の不良の１つに対応する複
数の不良ロケーションアドレスを記憶する。コンテンツアドレス指定可能メモリ
は、アドレスバスからのアドレスと不良ロケーションアドレスの内の１つが一致
するとそれに反応して、交換メモリロケーションの内の対応する１つに対するア
クセスを促して、交換信号を発生する。データ発生源選択スイッチは、データバ
スに動作可能にカップリングされた出力と、ランダムアクセスメモリにカップリ
ングされた第１の入力と、交換メモリにカップリングされた第２の入力と、を有
している。読み出し動作中は、このスイッチは交換信号に反応して、情報を交換
メモリからデータバスにルーティングし、また、アドレス指定可能メモリ中に包
含されている不良情報の出力がデータバスに到達するのを防止する。
クセス読み出し／書き込みメモリ、交換回路およびデータ発生源選択スイッチを
含んでいる。このランダムアクセス読み出し／書き込みメモリは、各々がアドレ
スバスによって提供される複数のアドレスの内の異なる１つによってアクセスさ
れる複数のアドレス指定可能メモロケーションを含んでいる。交換回路は、コン
テンツアドレス指定可能メモリと、このコンテンツアドレス指定可能メモリにカ
ップリングされた交換メモリと、を含んでいる。交換メモリは、複数の別個アク
セス可能交換メモリロケーションを有している。コンテンツアドレス指定メモリ
は、各々がアドレス指定可能メモリロケーションの内の不良の１つに対応する複
数の不良ロケーションアドレスを記憶する。コンテンツアドレス指定可能メモリ
は、アドレスバスからのアドレスと不良ロケーションアドレスの内の１つが一致
するとそれに反応して、交換メモリロケーションの内の対応する１つに対するア
クセスを促して、交換信号を発生する。データ発生源選択スイッチは、データバ
スに動作可能にカップリングされた出力と、ランダムアクセスメモリにカップリ
ングされた第１の入力と、交換メモリにカップリングされた第２の入力と、を有
している。読み出し動作中は、このスイッチは交換信号に反応して、情報を交換
メモリからデータバスにルーティングし、また、アドレス指定可能メモリ中に包
含されている不良情報の出力がデータバスに到達するのを防止する。
【００４１】
さらなる実施形態では、本発明の装置は、アドレスバス、データバス、第１の
読み出し／書き込みメモリおよび交換回路を含んでいる。この第１の読み出し／
書き込みメモリは、各々がアドレスバスによって提供された複数のアドレスの内
の対応する１つに反応する複数の第１のメモリロケーションを含んでいる。交換
回路は、第２の読み出し／書き込みメモリにカップリングされたコンテンツアド
レス指定可能メモリを含んでいる。第２の読み出し／書き込みメモリは、複数の
第２のメモリロケーションを含んでいる。コンテンツアドレス指定メモリは、第
１のメモリにアクセスするためにアドレスバスによって提供されたアドレスの内
の異なる１つに各々が対応するアドレスの集合を記憶する。コンテンツアドレス
指定可能メモリは、アドレスバスに反応して、アドレスバスが提供したアドレス
とアドレス集合の内の１つが一致するかどうか判断する。交換回路は、これらが
一致するとそれに反応して、第２のメモリロケーションの内の対応する１つをデ
ータバス上に出力し、また、このアドレスによってアクセスされた第１のメモリ
中の情報が読み出し動作中にデータバスに到達するのを防止する。
読み出し／書き込みメモリおよび交換回路を含んでいる。この第１の読み出し／
書き込みメモリは、各々がアドレスバスによって提供された複数のアドレスの内
の対応する１つに反応する複数の第１のメモリロケーションを含んでいる。交換
回路は、第２の読み出し／書き込みメモリにカップリングされたコンテンツアド
レス指定可能メモリを含んでいる。第２の読み出し／書き込みメモリは、複数の
第２のメモリロケーションを含んでいる。コンテンツアドレス指定メモリは、第
１のメモリにアクセスするためにアドレスバスによって提供されたアドレスの内
の異なる１つに各々が対応するアドレスの集合を記憶する。コンテンツアドレス
指定可能メモリは、アドレスバスに反応して、アドレスバスが提供したアドレス
とアドレス集合の内の１つが一致するかどうか判断する。交換回路は、これらが
一致するとそれに反応して、第２のメモリロケーションの内の対応する１つをデ
ータバス上に出力し、また、このアドレスによってアクセスされた第１のメモリ
中の情報が読み出し動作中にデータバスに到達するのを防止する。
【００４２】
さらに別の実施形態では、本発明による方法は、複数のアドレス指定可能ロケ
ーションを持つ読み出し／書き込みランダムアクセスメモリを含む集積回路設計
を開発するステップと、この設計に従って１つ以上のメモリマクロを指定してラ
ンダムアクセスメモリを提供するステップと、を含んでいる。ランダムアクセス
メモリのための所望の冗長度は、選択されたメモリサイズにしたがって決定され
る。冗長マクロは、この決定に従って指定される。冗長マクロは、独立に選択可
能であり、メモリマクロに対して基準化可能であり、また、読み出し／書き込み
交換メモリにカップリングされているコンテンツアドレス指定可能メモリとなる
ように配置されている。この交換メモリは、複数の交換メモリロケーションを有
している。コンテンツアドレス指定可能メモリは、メモリ中の不良メモリロケー
ションに対応する複数のアドレスを記憶し、また、それをそれに応じた数の交換
メモリロケーションと交換することを促す。組込自己試験が設計に際して指定し
てメモリを試験し、これによって、不良メモリロケーションに対応するアドレス
を決定して、コンテンツアドレス指定可能メモリに記憶するようにする。集積回
路デバイスは、この設計に従って製造される。
ーションを持つ読み出し／書き込みランダムアクセスメモリを含む集積回路設計
を開発するステップと、この設計に従って１つ以上のメモリマクロを指定してラ
ンダムアクセスメモリを提供するステップと、を含んでいる。ランダムアクセス
メモリのための所望の冗長度は、選択されたメモリサイズにしたがって決定され
る。冗長マクロは、この決定に従って指定される。冗長マクロは、独立に選択可
能であり、メモリマクロに対して基準化可能であり、また、読み出し／書き込み
交換メモリにカップリングされているコンテンツアドレス指定可能メモリとなる
ように配置されている。この交換メモリは、複数の交換メモリロケーションを有
している。コンテンツアドレス指定可能メモリは、メモリ中の不良メモリロケー
ションに対応する複数のアドレスを記憶し、また、それをそれに応じた数の交換
メモリロケーションと交換することを促す。組込自己試験が設計に際して指定し
てメモリを試験し、これによって、不良メモリロケーションに対応するアドレス
を決定して、コンテンツアドレス指定可能メモリに記憶するようにする。集積回
路デバイスは、この設計に従って製造される。
【００４３】
さらに別の実施形態では、本発明による別の方法は：（ａ）複数の一次メモリ
ロケーションを含む一次メモリと、複数の交換メモリロケーションを含む交換メ
モリと、を提供するステップであり、この一次メモリと交換メモリは各々がデー
タバスにカップリングされている、ステップと；（ｂ）一次メモリロケーション
の内の１つの不良ロケーションを識別するステップと；（ｃ）読み出し動作中に
一次メモリロケーションの内の１つの不良ロケーションに対応する交換メモリロ
ケーションの内の１つからデータバス上に交換情報を出力するステップと；（ｄ
）読み出し動作中に一次メモリロケーションの内の１つの不良ロケーションをア
クセスするステップと；（ｅ）読み出し動作中に一次メモリロケーションの内の
１つの不良ロケーションからの不良情報の出力を防止するステップと；を含んで
いる。オプションとして、この実施形態は、複数の一致信号ラインによって交換
メモリにカップリングされたコンテンツアドレス指定可能メモリ中の一次メモリ
のアドレスを受信するステップを含んでいる。さらなるオプションとして、１つ
以上の不良一次メモリロケーションがＢＩＳＴによって識別され、それに対応す
る情報がコンテンツアドレス指定可能メモリに記憶され、これによって、１つ以
上の交換メモリロケーションが代わりに用いられるようにする。
ロケーションを含む一次メモリと、複数の交換メモリロケーションを含む交換メ
モリと、を提供するステップであり、この一次メモリと交換メモリは各々がデー
タバスにカップリングされている、ステップと；（ｂ）一次メモリロケーション
の内の１つの不良ロケーションを識別するステップと；（ｃ）読み出し動作中に
一次メモリロケーションの内の１つの不良ロケーションに対応する交換メモリロ
ケーションの内の１つからデータバス上に交換情報を出力するステップと；（ｄ
）読み出し動作中に一次メモリロケーションの内の１つの不良ロケーションをア
クセスするステップと；（ｅ）読み出し動作中に一次メモリロケーションの内の
１つの不良ロケーションからの不良情報の出力を防止するステップと；を含んで
いる。オプションとして、この実施形態は、複数の一致信号ラインによって交換
メモリにカップリングされたコンテンツアドレス指定可能メモリ中の一次メモリ
のアドレスを受信するステップを含んでいる。さらなるオプションとして、１つ
以上の不良一次メモリロケーションがＢＩＳＴによって識別され、それに対応す
る情報がコンテンツアドレス指定可能メモリに記憶され、これによって、１つ以
上の交換メモリロケーションが代わりに用いられるようにする。
【００４４】
本明細書に引用される全ての公報、特許および特許出願は、個別の公報、特許
または特許出願の各々が、本書にその全体が参照として組み込まれて記載される
ように具体的にそして個別に指示されたかのように、参照としてここに組み込ま
れる。本発明は図面と上記の記述で詳細に説明したが、それはその性質上図示目
的であり制限的なものでなく、好ましい実施形態を図示・説明しただけであり、
以下のクレームによって定義される本発明の精神に含まれる全ての変更例、修正
例および等価物は保護されることが希望されることを理解されよう。
または特許出願の各々が、本書にその全体が参照として組み込まれて記載される
ように具体的にそして個別に指示されたかのように、参照としてここに組み込ま
れる。本発明は図面と上記の記述で詳細に説明したが、それはその性質上図示目
的であり制限的なものでなく、好ましい実施形態を図示・説明しただけであり、
以下のクレームによって定義される本発明の精神に含まれる全ての変更例、修正
例および等価物は保護されることが希望されることを理解されよう。
【図１】
本発明の１実施形態の集積回路の略図である。
【図２】
図１に示す冗長マクロの略図である。
【図３】
図１の実施形態の選択された態様を詳細に示す略図である。
【図４】
本発明の冗長メモリシステムの代替実施形態の略図である。
【図５】
本発明の冗長メモリシステムのさらなる代替実施形態の略図である。
【図６】
ＡＳＩＣの埋込メモリを設計するプロセスの１例のフローチャートである。
２０ ＩＣ
２２ 埋込メモリ
３０ 一次メモリ
３２ バス
４０、５０ メモリモジュール
４４、５４、６４ 出力バッファ
６０ 冗長メモリモジュール
６２ 出力バス
６３ ロジック
６５、６７ ＡＮＤゲート
６６ インバータ
７０ 読み出し／書き込み交換メモリ
７４ 制御／タイミングロジック
８０ ＣＡＭ
８２ 一致信号ライン経路
８４ ＯＲ
８６ ＣＡＭ書き込みロジック
８７ 起動ライン経路
９０ ＢＩＳＴ
１２０ 冗長メモリシステム
１３０ ランダムアクセスメモリ
１６０ 冗長メモリ回路
１７０ 交換メモリ
１７４ 制御ロジック
１８０ コンテンツアドレス指定可能メモリ
１８２ 一致ライン
１８４ 一致ロジック
１９０ スイッチ
２３０ 一次メモリ
２６０ 冗長メモリ
２６４ 出力（Ｏ／Ｐ）ロジックユニット
２７０ 交換メモリ
２８２ 一致ライン
２８４ 一致ロジック
２９０ エンコーダ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 11/34 ３４１Ｄ
Ｆターム(参考） 5B015 HH01 HH03 JJ00 NN09 RR06
5B018 GA06 KA01 KA13 KA17 NA01
5L106 CC01 CC11 CC17 CC21 CC32
DD12 GG05
【要約の続き】
によってアドレス指定されると、アドレス指定可能情報
をランダムアクセスメモリ（１３０）から受信し、また
不良ロケーションアドレスが用いられると、交換メモリ
（１７０）から交換情報を受信する。メモリ（１３０）
中の不良情報は、不良ロケーションがアドレス指定され
るとそれに反応してアクセスされるが、その出力は、読
み出し動作中、一致ラインを起動することによって防止
される。
Claims (30)
- 【請求項１】 アドレスバスと； 前記アドレスバスによって提供された多数のアドレスの内の異なる１つによっ
て各々アクセスされる多数のアドレス指定可能メモリロケーションを含むランダ
ムアクセスメモリと； 前記ランダムアクセスメモリの不良のアドレス指定可能メモリロケーションに
各々対応する多数の不良ロケーションアドレスを記憶するように動作可能なコン
テンツアドレス指定可能メモリと、ここで前記コンテンツアドレス指定可能メモ
リは、前記アドレスバスが提供したアドレスと前記不良ロケーションアドレスの
内の１つとが一致するとそれに反応して、多数の一致信号ラインの内の対応する
１つを起動し； 前記一致信号ラインによって前記コンテンツアドレス指定可能メモリにカップ
リングされた交換メモリと、ここで前記交換メモリは、前記一致信号ラインの内
の異なる１つを起動することによって各々アクセスされる多数の交換メモリロケ
ーションを含み； 前記ランダムアクセスメモリと前記交換メモリにカップリングされたデータバ
スとを具備してなる装置であって、前記ランダムアクセスメモリは、第１の読み
出し動作中に前記不良ロケーションアドレスの内の１つ以外のアドレスの内の１
つによってアクセスされると、前記データバス上にメモリ情報を出力するように
動作可能であり、前記交換メモリは、第２の読み出し動作中に前記一致信号ライ
ンの内のそれぞれ１つが起動されるとそれに応答して前記データバス上に交換情
報を出力するように動作可能であり、前記ランダムアクセスメモリ中の不良情報
は、前記第２の読み出し動作に応答してアクセスされ、且つ前記データバス上へ
の前記不良情報の出力は、前記一致信号ラインの内のそれぞれ１つが起動される
とそれに応答して防止される、装置。 - 【請求項２】 前記ランダムアクセスメモリは前記データバスにカップリングされたトライス
テート出力を有し、前記トライステート出力は前記一致信号ラインの内のいずれ
か１つが起動されるとディスエーブルされる、請求項１に記載の装置。 - 【請求項３】 前記コンテンツアドレス指定可能メモリは一組のアドレス記憶ロケーションを
含み、前記不良ロケーションアドレスは前記アドレス記憶ロケーションの第１の
部分を占有し、且つ前記コンテンツアドレス指定可能メモリは、前記アドレス記
憶ロケーションの第２の部分中に多数の予約アドレスを記憶するようにさらに動
作可能である、請求項１に記載の装置。 - 【請求項４】 前記データバスにカップリングされた出力と、前記ランダムアクセスメモリに
カップリングされた第１の入力と、前記交換メモリにカップリングされた第２の
入力と、を含むデータ発生源選択スイッチをさらに具備してなり、前記一致信号
ラインの内のいずれか１つが起動されると、前記データ発生源選択スイッチが、
前記第２の入力を前記出力にルーティングする、請求項１に記載の装置。 - 【請求項５】 前記一致信号ラインと前記ランダムアクセスメモリとの間にカップリングされ
交換信号を提供するロジックデバイスをさらに具備してなる、請求項１に記載の
装置。 - 【請求項６】 前記ランダムアクセスメモリが、共通のメモリマクロによって各々定義される
多数の異なったメモリブロックの形態で提供され、コンテンツアドレス指定可能
メモリおよび前記交換メモリが冗長マクロによって定義され、且つ前記ランダム
アクセスメモリと、前記コンテンツアドレス指定可能メモリと、前記交換メモリ
とが共通の集積回路チップ上に形成される、請求項１に記載の装置。 - 【請求項７】 前記ランダムアクセスメモリと前記コンテンツアドレス指定可能メモリに動作
可能にカップリングされる組込試験回路をさらに具備し、前記組込試験回路は、
前記ランダムアクセスメモリの前記アドレス指定可能メモリロケーションを試験
して、前記不良ロケーションアドレスを決定し且つ前記不良ロケーションアドレ
スを前記コンテンツアドレス指定可能メモリ中に記憶するように動作可能である
、請求項１に記載の装置。 - 【請求項８】 前記ランダムアクセスメモリは複数のメモリブロックによって限定され、前記
メモリブロックのそれぞれは、対応する数のトライステート出力の１つを含み、
また前記メモリブロックのそれぞれは、 各々が前記トライステート出力の内の対応する１つにカップリングされた複数
のロジックデバイスと、ここで前記複数のロジックデバイスの各々は専用のメモ
リ出力イネーブル信号用の第１の入力および第２の入力を有しており； 前記一致信号ラインの内のいずれかがアクティブである時、交換状態ビットを
発生する別のロジックデバイスとをさらに具備してなり、前記交換状態ビットは
、前記複数のロジックデバイスの各々の前記第２の入力に提供されて、前記メモ
リブロックの前記トライステート出力をディスエーブルする、請求項７に記載の
装置。 - 【請求項９】 アドレスバスと； データバスと； 前記アドレスバスによって提供された多数のアドレスの内の異なる１つによっ
て各々アクセスされる多数のアドレス指定可能メモリロケーションを含むランダ
ムアクセス読み出し／書き込みメモリと； コンテンツアドレス指定可能メモリおよび前記コンテンツアドレス指定可能メ
モリにカップリングされた交換メモリを含む交換回路と、ここで前記交換メモリ
は個別にアクセス可能な多数の交換メモリロケーションを有し、前記コンテンツ
アドレス指定可能メモリは、前記アドレス指定可能メモリロケーションの内の不
良の１つに対応する各々多数の不良ロケーションアドレスを記憶するように動作
可能であり、前記コンテンツアドレス指定可能メモリは、前記アドレスバスから
のアドレスと前記不良ロケーションアドレスの内の１つとが一致するとそれに反
応して、前記交換メモリロケーションの内の対応する１つにアクセスするように
促し、且つ交換信号を発生し； 前記データバスに動作可能にカップリングされた出力、前記ランダムアクセス
メモリにカップリングされた第１の入力、および前記交換メモリにカップリング
された第２の入力を有するデータ発生源選択スイッチとを具備してなる装置であ
って、前記スイッチは、読み出し動作中に前記交換信号に反応して、情報を前記
交換メモリから前記データバスにルーティングし、且つ前記アドレス指定可能メ
モリ中に包含されている不良情報の出力が前記データバスに到達することを防止
する、装置。 - 【請求項１０】 多数の一致信号ラインが前記コンテンツアドレス指定可能メモリを前記交換メ
モリにカップリングし、前記交換回路が、前記一致信号ラインの各々を入力とし
て受信するロジックデバイスを含み、且つ前記ロジックデバイスが、前記一致信
号ラインの内のいずれかが起動されるとそれに反応して前記交換信号を発生する
、請求項９に記載の装置。 - 【請求項１１】 前記データ発生源選択スイッチが、前記交換信号に反応して、前記ランダムア
クセスメモリと前記交換メモリとの間でマルチプレクシングするように構成され
る、請求項９に記載の装置。 - 【請求項１２】 前記ランダムアクセスメモリと前記コンテンツアドレス指定可能メモリに動作
可能にカップリングされた組込試験回路をさらに具備してなり、前記組込試験回
路は、前記ランダムアクセスメモリの前記アドレス指定可能ロケーションを試験
して、前記不良ロケーションアドレスを決定し、且つ前記不良ロケーションアド
レスを前記コンテンツアドレス指定可能メモリ中に記憶するように動作可能であ
る、請求項９に記載の装置。 - 【請求項１３】 前記ランダムアクセスメモリが、共通のメモリマクロによって各々限定される
異なる多数のメモリブロックの形態で提供され、前記コンテンツアドレス指定可
能メモリおよび前記交換メモリが、冗長マクロによって限定され、前記冗長マク
ロが前記共通メモリマクロとは独立しており、且つ前記ランダムアクセスメモリ
と、前記コンテンツアドレス指定可能メモリと、前記交換メモリとが、共通の集
積回路チップ上に形成される、請求項１２に記載の装置。 - 【請求項１４】 前記コンテンツアドレス指定可能メモリが一組のアドレス記憶ロケーションを
含み、前記不良ロケーションアドレスが前記アドレス記憶ロケーションの第１の
部分を占有し、且つ前記コンテンツアドレス指定可能メモリが、前記アドレス記
憶ロケーションの第２の部分中に多数の予約アドレスを記憶するようにさらに動
作可能である、請求項９に記載の装置。 - 【請求項１５】 アドレスバスと； データバスと； 前記アドレスバスによって提供された多数のアドレスの内の対応する１つに各
々反応する多数の第１のメモリロケーションを含む第１の読み出し／書き込みメ
モリと； コンテンツアドレス指定可能メモリおよび前記コンテンツアドレス指定可能メ
モリにカップリングされた第２の読み出し／書き込みメモリを含む交換回路とを
具備してなる装置であって、前記第２の読み出し／書き込みメモリは多数の第２
のメモリロケーションを含み、前記コンテンツアドレス指定可能メモリは、前記
第１のメモリにアクセスするように前記アドレスバスによって提供されるアドレ
スの内の異なる１つに各々対応する一組のアドレスを記憶するように動作可能で
あり、前記コンテンツアドレス指定可能メモリは、前記アドレスバスに反応して
、前記アドレスバスが提供したアドレスと一組の前記アドレスの内の１つとの一
致を判断し、前記交換回路は、前記一致に反応して、読み出し動作中に前記第２
のメモリロケーションの内の対応する１つを前記データバス上に出力し、且つ前
記アドレスによってアクセスされた前記第１のメモリ中の情報が前記データバス
に到達するのを防止する、装置。 - 【請求項１６】 前記第１のメモリロケーションの第１の部分が不良であり、それに応じて前記
第２のメモリロケーションの少なくとも１部分が前記第１のメモリロケーション
に取って代わる、請求項１５に記載の装置。 - 【請求項１７】 前記交換回路が、前記コンテンツアドレス指定可能メモリを前記第２のメモリ
にカップリングする多数の信号ラインを含み、前記第２のメモリの前記第２のロ
ケーションが、前記一致信号ラインの内の異なる１つを起動することによってア
クセスされる、請求項１５に記載の装置。 - 【請求項１８】 前記第１のメモリがトライステート出力を含み、前記出力が前記一致に反応し
てディスエーブルされる、請求項１５に記載の装置。 - 【請求項１９】 前記一致に反応するデータ発生源選択スイッチをさらに含む、請求項１５に記
載の装置。 - 【請求項２０】 コンテンツアドレス指定可能メモリが複数のアドレス記憶ロケーションを含み
、前記一組のアドレスの各々が多数の不良第１メモリロケーションの内の異なる
１つに対応すると共に前記アドレス記憶ロケーションの第１の部分を占有し、且
つ前記コンテンツアドレス指定可能メモリが、前記アドレス記憶ロケーションの
第２の部分中に多数の予約アドレスを記憶するようにさらに動作可能である、請
求項１５に記載の装置。 - 【請求項２１】 前記予約アドレスの各々が前記第１のメモリロケーションの内の不良でない１
つに対応し、且つ前記交換回路が、前記第１のメモリの代わりに前記予約アドレ
スの各々に対して前記第２のメモリから情報を提供するように動作可能である、
請求項２０に記載の装置。 - 【請求項２２】 前記第１のメモリを試験して前記一組のアドレスを決定するように動作可能な
組込試験回路をさらに具備してなり、前記組込試験回路は、前記第２のメモリを
試験して、前記交換回路による動作に対して不良でない一組の前記第２のロケー
ションを選択するようにさらに動作可能である、請求項２１に記載の装置。 - 【請求項２３】 前記ランダムアクセスメモリが、共通のメモリマクロによって各々定義される
互いに異なる多数のメモリブロックの形態で提供され、前記コンテンツアドレス
指定可能メモリおよび前記交換メモリが冗長マクロによって限定され、前記冗長
マクロが、前記共通メモリマクロから独立しており、且つ前記ランダムアクセス
メモリ、前記コンテンツアドレス指定可能メモリおよび前記交換メモリが、共通
の集積回路チップ上に形成される、請求項１５に記載の装置。 - 【請求項２４】 複数のアドレス指定可能ロケーションを持つランダムアクセスメモリを含む集
積回路設計を開発するステップと； 前記設計に従って１つ以上のメモリマクロを特定して、前記ランダムアクセス
メモリを供給するステップと； 前記メモリの選択されたサイズに従って前記ランダムアクセスメモリの冗長度
の所望の量を決定するステップと； 前記決定に従って冗長マクロを特定するステップと、ここで前記冗長マクロは
、独立して選択可能であると共に前記メモリマクロに対して基準化可能であり、
前記冗長マクロは、コンテンツアドレス指定可能メモリおよび前記コンテンツア
ドレス指定可能メモリにカップリングされた読み出し／書き込み交換メモリを提
供するように配置され、前記交換メモリは複数の交換メモリロケーションを有し
、前記コンテンツアドレス指定可能メモリは、不良メモリロケーションに対応す
る多数のアドレスを前記メモリ中に記憶すると共に対応する数の前記交換メモリ
ロケーションと交換することを促すように動作可能であり； 前記設計に組み込み自己試験を特定するステップと、ここで前記組込自己試験
は前記メモリを試験して、前記コンテンツアドレス指定可能メモリ中に記憶され
る前記不良メモリロケーションに対応するアドレスを決定するように動作可能で
あり； 前記設計に従って集積回路デバイスを製造するステップと； を含む方法。 - 【請求項２５】 複数のメモリマクロの各々が多数のメモリブロックの内の異なる１つに対応し
て特定され、且つ前記メモリブロックが前記ランダムアクセスメモリを定義する
、請求項２４に記載の方法。 - 【請求項２６】 前記メモリ冗長度の所望量が、前記集積回路デバイスのために利用された製造
プロセスの成熟度に従ってさらに決定される、請求項２４に記載の方法。 - 【請求項２７】 前記交換メモリが多数の一致信号ラインによって前記コンテンツアドレス指定
可能メモリにカップリングされ、且つ前記交換メモリの前記交換メモリロケーシ
ョンの各々が、前記一致信号ラインの内の異なる１つを起動することによってア
クセスされる、請求項２４に記載の方法。 - 【請求項２８】 前記ランダムアクセスメモリが少なくとも１つのトライステート出力を含み、
且つ前記出力が前記一致信号ラインの内のいずれかが起動されるとそれに反応し
てディスエーブルされる、請求項２７に記載の方法。 - 【請求項２９】 データ発生源選択回路を特定するステップをさらに具備してなり、前記データ
発生源選択回路は、データバスにカップリングされた出力、前記ランダムアクセ
スメモリにカップリングされた第１の入力および前記交換メモリにカップリング
された第２の入力を含み、前記データ発生源選択回路は、前記一致信号ラインの
内のいずれかが起動されるとそれに反応して前記第２の入力を前記出力にルーテ
ィングする、請求項２７に記載の方法。 - 【請求項３０】 前記組込自己試験回路が、前記交換メモリを試験して、前記交換メモリ中のい
ずれかの不良交換メモリロケーションをディスエーブルするようにさらに動作可
能である、請求項２４に記載の方法。
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