JP2003045195A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 冗長ブロックの構成を変更するたびに半導体
メモリ全体を再設計する必要があり設計コストが増大す
るという課題があった。 【解決手段】 正規ＲＡＭとは独立して設けられてお
り、欠陥メモリ要素と置換可能な冗長メモリ要素を含む
冗長ＲＡＭ１４と、入力されたアドレスが欠陥メモリ要
素のものと一致した場合、その欠陥メモリ要素を冗長Ｒ
ＡＭ１４の冗長メモリ要素で置換して、データを読み出
す制御ブロック１６とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は冗長メモリ要素を
備えた半導体メモリに関し、特に、正規ＲＡＭとは独立
して設けられた冗長ＲＡＭを用いて正規ＲＡＭ内の欠陥
メモリ要素を冗長メモリ要素と置換する半導体メモリに
関するものである。

【０００２】

【従来の技術】図２５は従来の半導体メモリの構成を示
すブロック図である。図２５に示す半導体メモリは１６
Ｋワードｘ１６ビット構成の２５６ＫｂＲＡＭである。
図２５において、１は５１２行２５６列の正規メモリセ
ルアレイであり、２は正規メモリセルアレイの欠陥行と
置換可能な冗長メモリ要素である冗長行であり、３は正
規メモリセルアレイの欠陥列と置換可能な冗長メモリ要
素である冗長列であり、４は入力された行アドレスＸ＜
８；０＞，入力された列アドレスＸＹ＜４；０＞をバッ
ファするとともに、印加されたセルイネーブル信号ＣＥ
Ｃ（以下ＣＥＣ信号と略す）およびライトイネーブル信
号（以下ＷＥＣ信号と略す）に応じて半導体メモリを制
御する制御回路／アドレスバッファであり、５は制御回
路／アドレスバッファ４によってバッファされた行アド
レスＸＡをデコードする正規行デコーダであり、６は印
加された行アドレスＸＡと冗長行用ヒューズ７で指定さ
れるアドレスが一致した場合に“１”のＮＥＤ（Normal
Element Disable)信号を生成する冗長行デコーダであ
り、８は制御回路／アドレスバッファ４によってバッフ
ァされた列アドレスＹＡをデコードする列デコーダであ
り、９は列デコーダ８が出力する列選択信号ＣＳＥＬ
（以下ＣＳＥＬ信号と略す）に応じて３２対のビット線
のうち１対をＩ／Ｏ線に接続する列セレクタであり、１
０はＩ／Ｏセレクタおよび冗長列用ヒューズを含むブロ
ックであり、１１はデータ入出力回路である。

【０００３】次に動作について説明する。図２６は図２
５に示す従来の半導体メモリの構成要素間の接続関係を
示すブロック図である。図の簡素化のため、図２６は図
２５の右半分に相当する部分を示している。

【０００４】正規メモリセルアレイ１に欠陥が無い場
合、半導体メモリは冗長メモリ要素を働かすことはな
い。この場合、正規行デコーダ５は制御回路／アドレス
バッファ４によってバッファされた行アドレスＸＡをデ
コードし、５１２行の内から１行を選択し対応するワー
ド線ＷＬを“１”に残りの全てのワード線ＷＬを“０”
に設定する。この時、冗長行デコーダ６は行アドレスＸ
Ａに関わらず“０”のＮＥＤ信号を出力する。この結
果、正規メモリセルアレイ１の１行が選択され、その行
のメモリセルがビット線ＢＬに接続される。次に、列デ
コーダ８は、制御回路／アドレスバッファ４によってバ
ッファされた列アドレスＹＡをデコードし、３２個のＣ
ＳＥＬ信号の内の対応する１つを“１”にし残りの全て
を“０”にする。その結果、列セレクタ９の３２−ｔｏ
−１マルチプレクサ９１はＣＳＥＬ信号にしたがい３２
対のビット線のうち１対をＩ／Ｏ線に接続する。そし
て、Ｉ／Ｏセレクタ１０の２−ｔｏ−１マルチプレクサ
１０２は、その正規のＩ／Ｏ線をさらに３２行毎に１個
設けられたデータ入出力回路１１に接続する。この結
果、正規のメモリセルがデータ入出力回路１１に接続さ
れ、書き込みや読み出しが行われる（アクセスされ
る）。なお、データの読み出しを行う場合、センスアン
プ／書き込みドライバ１１１は、データ入出力回路１１
に接続されたビット線ＢＬ上の電荷を増幅し、データの
書き込みを行う場合、データ入出力回路１１に接続され
たビット線ＢＬ上に印加されたデータを送出し対応する
メモリセルに書き込む。

【０００５】正規メモリセルアレイ１に行欠陥がある場
合、冗長行用ヒューズ７内のイネーブルヒューズＦＥＮ
（図示せず）と欠陥行のアドレスに対応するアドレスヒ
ューズＦＸＡｉ（図示せず）とがレーザトリミング装置
によって切断される。その結果、冗長行用ヒューズ７内
のヒューズ判定回路（図示せず）は“１”のＦＥＮＯ，
ＦＸＡｉＯ信号を出力する。これに対して、切断されな
かったヒューズのヒューズ判定回路出力は“０”であ
る。

【０００６】入力された行アドレスＸＡがヒューズＦＸ
Ａｉにプログラムされた欠陥行アドレス（すなわちＦＸ
ＡｉＯ信号）と一致した場合、冗長行デコーダ６は
“１”のＮＥＤ信号を出力する。正規行デコーダ５はこ
のＮＥＤ信号に応答して全出力を“０”とする。この結
果、冗長行２がビット線ＢＬに接続される。その後、正
規メモリセルアレイ１に欠陥が無い場合と同様に、３２
対のビット線のうちの１対がＩ／Ｏ線およびデータ入出
力回路１１に接続され、冗長行２の指定されたメモリセ
ルがアクセスされる。行アドレスＸＡがいかなるヒュー
ズＦＸＡｉにプログラムされた欠陥行アドレスとも一致
しない場合には、冗長行デコーダ６は“０”のＮＥＤ信
号を出力する。したがって、この場合、正規行デコーダ
５は正規メモリセルアレイ１に欠陥が無い場合と同様に
動作し、行アドレスＸＡおよび列アドレスＹＡにより指
定された正規メモリセルがアクセスされる。

【０００７】正規メモリセルアレイ１に列欠陥がある場
合、冗長列用ヒューズ１０１内のその欠陥がある列を含
む３２列束に対応するヒューズＦＹがレーザトリミング
装置によって切断される。その結果、冗長列用ヒューズ
１０１内のヒューズ判定回路（図示せず）は“１”のＦ
Ｙｒ（ｒ＝０〜１５）信号を出力する。これに対して、
切断されなかったヒューズのヒューズ判定回路出力ＦＹ
ｒは“０”である。列デコーダ８は、制御回路／アドレ
スバッファ４によってバッファされた列アドレスＹＡを
デコードし、３２個のＣＳＥＬ信号の内の対応する１つ
を“１”にし残りの全てを“０”にする。その結果、列
セレクタ９の冗長列用の３２−ｔｏ−１マルチプレクサ
９２はＣＳＥＬ信号にしたがい３２対のビット線のうち
１対を冗長列に関するＩ／Ｏ線に接続する。Ｉ／Ｏセレ
クタ１０の２−ｔｏ−１マルチプレクサ１０２は、冗長
列用ヒューズ１０１内のヒューズ判定回路の出力ＦＹｒ
を受けて、列欠陥を含む３２列束に対応するデータ入出
力回路１１に冗長列に関するＩ／Ｏ線を接続し、他のデ
ータ入出力回路１１に正規のＩ／Ｏ線を接続する。ワー
ド線選択は、正規メモリセルアレイ１に欠陥が無い場合
や、正規メモリセルアレイ１に行欠陥がある場合と同様
に実施される。このようにして、列欠陥を含む３２列束
に代わって冗長列３がアクセスされる。

【０００８】なお、正規メモリセルアレイ１に単ビット
欠陥がある場合、冗長行２と冗長列３のどちらも用いて
も救済が可能である。

【０００９】図２７は特開平１０−２７５４９７号公報
に開示された可変サイズ冗長置換構成を使用した従来の
半導体メモリの構成を示す概略図である。図において、
６０はこの従来の半導体メモリである２５６ＭｂＤＲＡ
Ｍチップであり、６１は１６Ｍｂユニットであり、６２
は１Ｍｂブロックであり、６３は１６個の１Ｍｂブロッ
ク６２を含む主１６Ｍｂアレイであり、６４は１２８Ｋ
ｂ冗長ブロックであり、６５は冗長ユニット制御回路で
あり、６７はキャパシタ６６とともにメモリセルを構成
するＮＭＯＳデバイスであり、６８はセンスアンプであ
り、７０はキャパシタ６９とともに冗長メモリセルを構
成するＮＭＯＳデバイスであり、７１はセンスアンプで
ある。

【００１０】次に動作について説明する。図２７に示す
ように、２５６ＭｂＤＲＡＭチップ６０は１６個の１６
Ｍｂユニット６１から成り、各１６Ｍｂユニット６１は
１６Ｍｂユニット内で修復可能な障害を画定している。
各１６Ｍｂユニット６１は１６個の１Ｍｂブロック（サ
ブアレイ）６２から成る主１６Ｍｂアレイ６３と１２８
Ｋｂ冗長ブロック６４と冗長ユニット制御回路６５とを
備えており、各１Ｍｂブロック６２は１Ｍセルを有す
る。各１Ｍｂブロック６２は５１２本のワード線ＷＬを
有しているが、特定の１Ｍｂブロック６２がアクティブ
にされると１本だけが選択され、対応するキャパシタ６
６に蓄積された容量電荷はＮＭＯＳデバイス６７を介し
て対応するビット線に送られる。センスアンプ６８はビ
ット線ＢＬ上の電荷を増幅する。増幅されたビット情報
は対応する列アドレス（図示せず）によって選択され、
データ出力回路（図示せず）に送られる。

【００１１】各１Ｍｂブロック６２は冗長ワード線を有
していない。１６Ｍｂユニット６１のために１６個の可
変サイズ冗長ユニットＲＵ_０〜１５を備える１２８Ｋｂ
冗長ブロック６４が１６個の１Ｍｂブロック６２のいず
れかにある欠陥を置換するように設計される。各冗長ユ
ニットＲＵ_０〜７は単一の冗長ワード線を含み、各冗長
ユニットＲＵ_８〜１１は２本の冗長ワード線を含み、冗
長ユニットＲＵ_１２およびＲＵ_１３はそれぞれ４本の冗
長ワード線を含み、冗長ユニットＲＵ_１４およびＲＵ
_１５はそれぞれ８本および３２本の冗長ワード線を含ん
でいる。

【００１２】冗長ユニット制御回路６５をイネーブルに
すると、主１６Ｍｂアレイ６３内の８、１９２本のワー
ド線ＷＬが全てディスエーブルになる。その代わりに、
１２８Ｋｂ冗長ブロック６４内の６４本の冗長ワード線
のうちの１本がアクティブになる。その結果、対応する
キャパシタ６９に蓄積された容量電荷はＮＭＯＳデバイ
ス７０を介して対応するビット線に送られる。センスア
ンプ７１はビット線ＢＬ上の電荷を増幅する。増幅され
たビット情報は対応する列アドレス（図示せず）によっ
て選択され、データ出力回路（図示せず）に送られる。

【００１３】

【発明が解決しようとする課題】従来の半導体メモリは
以上のように構成されているので、正規メモリセルアレ
イと冗長ブロックとが独立して設けられておらず、正規
メモリセルアレイの構成や冗長ブロックの構成を変更す
るたびに半導体メモリ全体を再設計する必要があり、多
くの設計期間特にレイアウト設計期間が必要になり、設
計コストの増大をもたらすという課題があった。しか
も、半導体メモリの規模やウェハ製造ラインの欠陥密度
に合わせて冗長ブロック内に含まれるメモリ要素の数を
増減する場合には、そのたびに半導体メモリ全体の設計
をやり直す必要があり、短い設計期間を要求されるＡＳ
ＩＣには不利であるという課題もあった。

【００１４】さらに、図２５および図２６に示す従来の
半導体メモリでは、置換できる行や列がビット線やワー
ド線を共有する正規メモリセルアレイ内のものに限られ
ているので、例えば２つの欠陥があった場合、その２列
が左右の正規メモリセルアレイに１列ずつ分散していれ
ば救済可能であるが、どちらか一方の正規メモリセルア
レイに偏っていると救済できないという課題があった。
すなわち、冗長メモリ要素の有効利用がなされず、歩留
まり改善効率が悪かった。

【００１５】また、図２７に示す従来の半導体メモリで
は、冗長ブロックが救済できるのはその冗長ブロックが
設けられている１６Ｍｂユニット内に限られているの
で、例えば１個の１６Ｍｂユニットに３２行の欠陥が３
個集中したような場合にはこれらの欠陥行を救済できな
いという課題があった。さらに、欠陥のある区画は冗長
ブロックの同一の形状を有する区画によってのみ置換さ
れるので、効率よく置換を行うことができないという課
題があった。

【００１６】この発明は上記のような課題を解決するた
めになされたもので、欠陥メモリ要素を救済するための
冗長メモリ要素を含む冗長ＲＡＭを正規ＲＡＭとは独立
して設けることにより、設計期間の短縮、チップ面積の
縮小、歩留まり改善を達成することができ、ＡＳＩＣ等
のシステムＬＳＩへ適用可能な半導体メモリを得ること
を目的とする。

【００１７】

【課題を解決するための手段】この発明に係る半導体メ
モリは、印加されたアドレスに応じて少なくとも１つの
正規ＲＡＭおよびこれとは独立に設けられた冗長ＲＡＭ
のうちのいずれか１つを選択して選択したＲＡＭのアド
レスで指定されるメモリセルからデータを読み出して出
力する制御ブロックを備えたものである。

【００１８】この発明に係る半導体メモリは、制御ブロ
ックが印加されたアドレスに応じて複数の正規ＲＡＭお
よびこれらとは独立に設けられた冗長ＲＡＭのうちのい
ずれか１つを選択して選択したＲＡＭのアドレスで指定
されるメモリセルからデータを読み出して出力するもの
である。

【００１９】この発明に係る半導体メモリは、正規ＲＡ
Ｍのデータ出力端子と冗長ＲＡＭのデータ出力端子とが
バスを介して接続されているものである。

【００２０】この発明に係る半導体メモリは、制御ブロ
ックが、正規ＲＡＭのある欠陥列を救済する場合、その
欠陥のある列に対応する複数のビットに関する複数の列
を冗長ＲＡＭの複数の冗長メモリ要素で連動して同時に
置換するものである。

【００２１】この発明に係る半導体メモリは、制御ブロ
ックが、印加されたアドレスが欠陥メモリ要素のアドレ
スに一致した場合ヒット信号を生成して、欠陥メモリ要
素と置換される冗長ＲＡＭの冗長メモリ要素を指定する
アドレスを生成するアドレススクランブル手段を含むも
のである。

【００２２】この発明に係る半導体メモリは、制御ブロ
ックが、印加されたアドレスが欠陥メモリ要素のアドレ
スに一致した場合、正規ＲＡＭ用のものとは異なったア
ドレススクランブル表にしたがい、冗長ＲＡＭの冗長メ
モリ要素を指定するアドレスを生成するアドレススクラ
ンブル手段を含むものである。

【００２３】この発明に係る半導体メモリは、冗長メモ
リ要素と置換される形状が異なる数種類の欠陥メモリ要
素すなわち欠陥区画を指定するためのプログラム手段を
備え、制御ブロックが、欠陥区画の形状に応じて異なっ
たアドレススクランブル表にしたがい、冗長ＲＡＭの冗
長メモリ要素を指定するアドレスを生成するアドレスス
クランブル手段を含むものである。

【００２４】この発明に係る半導体メモリは、冗長ＲＡ
Ｍの一辺の長さが正規ＲＡＭの一辺の長さと同一または
ほぼ同一であり、冗長ＲＡＭと正規ＲＡＭが並んで配置
されているものである。

【００２５】この発明に係る半導体メモリは、正規ＲＡ
Ｍの欠陥メモリ要素を指定するためのプログラム手段を
含むヒューズブロックを備えたものである。

【００２６】この発明に係る半導体メモリは、冗長ＲＡ
Ｍとヒューズブロックと制御ブロックとを結合した領域
の一辺の長さが正規ＲＡＭの一辺の長さと同一またはほ
ぼ同一であり、領域と正規ＲＡＭが並んで配置されてい
るものである。

【００２７】この発明に係る半導体メモリは、冗長ＲＡ
Ｍとヒューズブロックと制御ブロックの一部とを結合し
た領域の一辺の長さが正規ＲＡＭの一辺の長さと同一ま
たはほぼ同一であり、領域と正規ＲＡＭが並んで配置さ
れているものである。

【００２８】この発明に係る半導体メモリは、ヒューズ
ブロックと制御ブロックとを結合した領域の一辺の長さ
が正規ＲＡＭまたは冗長ＲＡＭの一辺の長さと同一また
はほぼ同一であり、領域と正規ＲＡＭまたは冗長ＲＡＭ
が並んで配置されているものである。

【００２９】この発明に係る半導体メモリは、ヒューズ
ブロックと制御ブロックの一部とを結合した領域の一辺
の長さが正規ＲＡＭまたは冗長ＲＡＭの一辺の長さと同
一またはほぼ同一であり、領域と正規ＲＡＭまたは冗長
ＲＡＭが並んで配置されているものである。

【００３０】この発明に係る半導体メモリは、制御ブロ
ックが標準マクロセルを用いた自動配置配線で設計され
ているものである。

【００３１】この発明に係る半導体メモリは、正規ＲＡ
Ｍ、冗長ＲＡＭのデータ出力のバス上への出力を制御す
る出力制御手段が、並んで配置された正規ＲＡＭおよび
冗長ＲＡＭのデータ出力端子が設けられた辺に沿って配
置されているものである。

【００３２】この発明に係る半導体メモリは、制御ブロ
ックが、半導体メモリに印加されるクロック信号を遅延
して正規ＲＡＭおよび冗長ＲＡＭに出力するクロックバ
ッファを備えたものである。

【００３３】この発明に係る半導体メモリは、半導体メ
モリの入力セットアップ期間内に、制御ブロックがデー
タを読み出し出力するための制御動作を行うものであ
る。

【００３４】この発明に係る半導体メモリは、正規ＲＡ
Ｍおよび冗長ＲＡＭの入力タイミングを規定するクロッ
クエッジより前のクロックエッジに同期して、入力信号
が印加されるものである。

【００３５】この発明に係る半導体メモリは、正規ＲＡ
Ｍの欠陥メモリ要素すなわち欠陥区画の形状が、それが
置換される冗長メモリの冗長メモリ要素すなわち冗長区
画の形状とは異なるものである。

【００３６】この発明に係る半導体メモリは、正規ＲＡ
Ｍの欠陥メモリ要素すなわち欠陥区画の行数および列数
が、それを含むメモリセルアレイの行数および列数より
それぞれ小さいものである。

【００３７】この発明に係る半導体メモリは、正規ＲＡ
Ｍの欠陥列を救済するために、複数のビットに関する複
数の列を複数の冗長メモリ要素で連動して同時に置換す
る制御ブロックを備えたものである。

【００３８】この発明に係る半導体メモリは、印加され
たアドレスに応じて正規ＲＡＭのアドレスで指定される
メモリセルからデータを読み出して出力する制御ブロッ
クを備え、この制御ブロックが、半導体メモリの入力セ
ットアップ期間内に、データを読み出し出力するための
制御動作を行うものである。

【００３９】この発明に係る半導体メモリは、印加され
たアドレスに応じて正規ＲＡＭのアドレスで指定される
メモリセルからデータを読み出して出力する制御ブロッ
クを備え、正規ＲＡＭの入力タイミングを規定するクロ
ックエッジより前のクロックエッジに同期して、入力信
号が印加されるものである。

【００４０】

【発明の実施の形態】以下、この発明の一実施の形態を
説明する。 実施の形態１．図１および図２はこの発明の実施の形態
１による半導体メモリの構成を示すブロック図である。
この発明の実施の形態１による半導体メモリは、６４Ｋ
ワードｘ１６ビット構成の１ＭｂＲＡＭである。しかし
ながら、この発明の実施の形態１はこれに限定されるも
のではない。

【００４１】図１および図２において、１３ａ〜１３ｄ
はそれぞれ１６Ｋワードｘ１６ビット構成の２５６Ｋｂ
正規ＲＡＭであり、この発明の実施の形態１による半導
体メモリは４つの正規ＲＡＭ１３ａ〜１３ｄ（すなわち
ＲＡＭ０，ＲＡＭ１，ＲＡＭ２，ＲＡＭ３）を備えてい
る。各正規ＲＡＭは、２つの５１２行ｘ２５６列の正規
メモリセルアレイを備えている。また、１４は４Ｋワー
ドｘ１６ビット構成の６４Ｋｂ冗長ＲＡＭであり、２つ
の５１２行ｘ６４列のメモリセルアレイを備えている。
１５は欠陥のあるメモリ要素を含む列すなわち欠陥列ま
たは行すなわち欠陥行を指定するためにプログラム可能
なヒューズを含むヒューズブロックであり、１６はヒュ
ーズブロック１５に含まれるヒューズ判定回路（図示せ
ず）の出力に基づき印加されるアドレスが欠陥列または
欠陥行に関するものであるか否かを判定し、そうである
場合にはその欠陥列または欠陥行が置換される冗長ＲＡ
Ｍ１４の冗長メモリ要素（すなわち冗長列または冗長
行）を指定するアドレスを生成して冗長ＲＡＭ１４に出
力し、冗長ＲＡＭ１４から出力された１６ビットデータ
をＤＱ＜１５；０＞として出力する制御ブロックであ
る。

【００４２】６４Ｋワードｘ１６ビット構成の１ＭｂＲ
ＡＭであるこの実施の形態１による半導体メモリに印加
されるアドレスは、Ｘ＜８；０＞，Ｙ＜４；０＞，Ｚ＜
１；０＞の１６本であり、行アドレスＸ＜８；０＞は各
正規ＲＡＭに行アドレスＸＮ＜８；０＞として入力さ
れ、列アドレスＹ＜４；０＞は各正規ＲＡＭに列アドレ
スＹＮ＜４；０＞として入力される。ＲＡＭ選択アドレ
スＺ＜１；０＞はデコードされ、どの正規ＲＡＭにも欠
陥が無い場合には、上記４つの正規ＲＡＭのうちのＲＡ
Ｍ選択アドレスＺ＜１；０＞で指定される一つの正規Ｒ
ＡＭの出力が選択されＤＱ＜１５；０＞として出力され
る。各正規ＲＡＭは、それぞれ１ビット出力のＲＡＭと
見なすことができる１６ブロックから構成され、印加さ
れる９ビット行アドレスＸＮ＜８；０＞および５ビット
列アドレスＹＮ＜４；０＞に応じて、１６ビット出力Ｄ
ＱＮ＜１５；０＞を出力し、半導体メモリの制御ブロッ
ク１６は、ＲＡＭ選択アドレスＺ＜１；０＞をデコード
し、正規ＲＡＭに欠陥が無い場合には、ＲＡＭ０，ＲＡ
Ｍ１，ＲＡＭ２，ＲＡＭ３のうちのＲＡＭ選択アドレス
Ｚ＜１；０＞で指定される一つの正規ＲＡＭの出力を選
択して出力するように構成されている。

【００４３】図３は各正規ＲＡＭの置換対象であるメモ
リ要素（以下区画とも称する）と冗長ＲＡＭ１４の冗長
メモリ要素（以下冗長区画とも称する）との置換マッピ
ングを示す図である。図面の煩雑さを避けるために、図
３は各正規ＲＡＭおよび冗長ＲＡＭ１４（以下これらを
総称して単に単体ＲＡＭとも称する）とも１ビット（す
なわち１ブロック）分のみ示している。なお、半導体メ
モリは、実際には、１６ビット分の正規ＲＡＭの欠陥列
や欠陥行等の区画を１６ビット分の冗長ＲＡＭ１４の任
意の列や領域等の冗長区画で連動して同時に置換するこ
とが可能である。

【００４４】図３において、１７ａ〜１７ｄは４つの正
規ＲＡＭの１ビット分メモリセルアレイである。各正規
ＲＡＭの１ビット分メモリセルアレイは、５１２行ｘ３
２列から成り、破線で示すように、論理的に縦横に複数
の区画に区切られる。縦長の区画ａは欠陥列を冗長区画
で置換する列置換の場合の置換対象単位であり、５１２
行ｘ１列の大きさを有する。横長の区画ｂは欠陥行を冗
長区画で置換する行置換の場合の置換対象単位であり、
２行ｘ３２列の大きさを有する。４つの正規ＲＡＭから
成る６４Ｋワードでは、１ビット当たり区画ａが１２８
個、区画ｂが１、０２４個ある。列置換の場合、対応す
る１６個の独立した５１２行ｘ１列の区画ａが連動して
同時に置換されるのに対して、行置換の場合には、デコ
ーダを挟んだ２面分ひとつながりの２行ｘ５１２列の区
画（連続する１６個の区画ｂ）が一度に置換される。

【００４５】また、１８は６４Ｋｂ冗長ＲＡＭ１４の１
ビット分メモリセルアレイである。冗長ＲＡＭ１４の１
ビット分メモリセルアレイ１８は、５１２行ｘ８列から
成り、破線で示すように、論理的に縦横に複数の冗長区
画に区切られる。縦長の冗長区画ｃは列置換の場合の正
規ＲＡＭの欠陥列と置換可能な単位であり、５１２行ｘ
１列の大きさを有する。すなわち、冗長区画ｃは正規Ｒ
ＡＭの区画ａと同形である。もう一つの縦長の冗長区画
ｄは行置換の場合の欠陥行と置換可能な単位であり、６
４行ｘ１列の大きさを有する。図３に示す例では、冗長
ＲＡＭ１４は、１ビット当たり冗長区画ｃを７個、冗長
区画ｄを８個有している。したがって、図３に示すよう
な構成では、４つの正規ＲＡＭで発生した任意の７個の
欠陥列は７つの冗長区画ｃによって置換され、任意の８
個の欠陥行は８つの冗長区画ｄによって置換される。す
なわち、冗長ＲＡＭ１４の１ビット分メモリセルアレイ
１８の７個の冗長区画ｃは、４つの正規ＲＡＭの１ビッ
ト分メモリセルアレイ１７ａ〜１７ｄの１２８個の区画
ａのうちの任意の７個を置換することができ、８個の冗
長区画ｄは、４つの正規ＲＡＭの１ビット分メモリセル
アレイ１７ａ〜１７ｄの１，０２４個の区画ｂのうちの
任意の８個を置換することができる。

【００４６】なお、冗長区画ｄは区画ｂと同一のメモリ
セル６４個の大きさを有しているが、冗長区画ｄと区画
ｂとは形状が異なることに注意していただきたい。後で
述べるように、異形同面積のメモリ空間へのマッピング
を可能にするために、すなわち、冗長ＲＡＭ１４のこの
ような形状の異なる冗長区画ｄへのアクセスを可能にす
るために、半導体メモリは正規ＲＡＭとは異なるアドレ
ススクランブルを実施している。また、区画ａと同形の
冗長区画ｃの場合においても、半導体メモリは正規ＲＡ
Ｍとは異なるアドレススクランブルを実施して区画ａが
置換される冗長ＲＡＭ１４の冗長区画ｃへのアクセスを
可能にしている。

【００４７】冗長ＲＡＭ１４は２つの５１２行ｘ６４列
のメモリセルアレイに限定されるもではなく、例えば、
２つの２５６行ｘ１２８列のメモリセルアレイであって
も構わない。図４はこの場合における冗長ＲＡＭ１４の
２５６行ｘ１６列から成る１ビット分メモリセルアレイ
１８０を示す図である。このメモリセルアレイ１８０
は、破線で示すように、論理的に縦横に複数の冗長区画
に区切られる。縦長の冗長区画ｅは列置換の場合正規Ｒ
ＡＭの欠陥列と置換可能な単位であり、２５６行ｘ２列
の大きさを有し図３の冗長ＲＡＭ１４の１ビット分メモ
リセルアレイ１８の冗長区画ｃに対応している。もう一
つの縦長の冗長区画ｆは行置換の場合正規ＲＡＭの欠陥
行と置換可能な単位であり、３２行ｘ２列の大きさを有
し図３の冗長ＲＡＭ１４の１ビット分メモリセルアレイ
１８の冗長区画ｄに対応している。

【００４８】ここで、図２５および図２６に示した従来
の冗長メモリ要素付き２５６ＫｂＲＡＭを４個使用した
ものと、この実施の形態１による冗長ＲＡＭ１４とを比
較する。欠陥列と置換可能な冗長列（この実施の形態１
では冗長区画ｃ）は、従来例が２組／ＲＡＭｘ４＝８組
（１組は３２列束）であるのに対して、この実施の形態
１では７組（１組は１列）であり１組少ない。しかしな
がら、従来例では８組全て使用するのは、８個の欠陥列
が８個のメモリセルアレイに１個ずつ分散している場合
に限られており、このような事例の発生する確率は極め
て低い。逆に、欠陥列の数が７以下であっても、１個の
メモリセルアレイに２個以上の欠陥列が集中する確率は
無視できない。この実施の形態１による半導体メモリ
は、正規ＲＡＭと独立に設けた冗長ＲＡＭ１４を用い
て、上記したように、任意の欠陥列を冗長区画ｃで置換
可能であるので、柔軟性が高い置換を実現できより高い
歩留まりを達成可能である。

【００４９】欠陥行と置換可能な冗長行（この実施の形
態１では冗長区画ｄ）は、従来例が１組／ＲＡＭｘ４＝
４組（１組は１行）であるのに対して、この実施の形態
１では８組（１組は２行）であり、柔軟性が高い置換を
実現できる上により多くの欠陥行を救済できる。

【００５０】一方、冗長回路によるメモリセルのオーバ
ーヘッド量は、従来例が冗長列５１２ｘ３２ｘ８＝１２
８Ｋ、冗長行５１２ｘ１ｘ４＝２Ｋ、合計１３０Ｋに対
して、この実施の形態１では冗長列５１２ｘ７ｘ１６＝
５６Ｋ、冗長行５１２ｘ２ｘ８＝８Ｋ、合計６４Ｋと、
この実施の形態１の方が少なくなっている。

【００５１】次に、図１および図２に戻り、このような
置換を実現する制御ブロック１６およびヒューズブロッ
ク１５の内部構成について説明する。

【００５２】図２において、１９ａ，１９ｂはそれぞれ
プログラム手段を備えた単位ヒューズブロックであり、
通常は“０”を出力し、プログラム手段がプログラムさ
れると“１”を出力するように設計されている。プログ
ラム手段には、レーザトリミングでプログラムされるヒ
ューズ、高電圧印加によってプログラムされるアンチヒ
ューズやＥＰＲＯＭセル、テスト回路で論理的に値が設
定されるフリップフロップやラッチなどがあるが、どれ
を用いてもこの発明の動作および効果には変わりがな
い。正規ＲＡＭの任意の欠陥列を冗長ＲＡＭ１４のｉ番
目（ｉ＝０〜６）の冗長区画ｃで置換する場合、１つの
イネーブル信号と７つのアドレス信号を生成するため
に、欠陥列置換用の８つの単位ヒューズブロック１９ａ
が設けられている。すなわち、４つの正規ＲＡＭ中の７
つの任意の欠陥列を救済するために、７組の欠陥列置換
用の８つの単位ヒューズブロック１９ａがプログラムさ
れる。各組の８つの単位ヒューズブロック１９ａにはそ
れぞれヒューズ判定回路（図示せず）が含まれており、
それら８つのヒューズ判定回路の出力をそれぞれＦＣｉ
ＥＮ，ＦＣｉＹ０，ＦＣｉＹ１，ＦＣｉＹ２，ＦＣｉＹ
３，ＦＣｉＹ４，ＦＣｉＺ０，ＦＣｉＺ１（ｉ＝０〜
６）と称する。同様に、正規ＲＡＭの任意の欠陥行を冗
長ＲＡＭ１４のｊ番目（ｊ＝０〜７）の冗長区画ｄで置
換する場合、１つのイネーブル信号と１０のアドレス信
号を生成するために、欠陥行置換用の１１の単位ヒュー
ズブロック１９ｂが設けられている。すなわち、４つの
正規ＲＡＭ中の８つの任意の欠陥行を救済するために、
８組の欠陥行置換用の１１の単位ヒューズブロック１９
ｂがプログラムされる。各組の１１の単位ヒューズブロ
ック１９ｂにはそれぞれヒューズ判定回路（図示せず）
が含まれており、それら１１の出力をそれぞれＦＲｊＥ
Ｎ，ＦＲｊＸ１，ＦＲｊＸ２，ＦＲｊＸ３，ＦＲｊＸ
４，ＦＲｊＸ５，ＦＲｊＸ６，ＦＲｊＸ７，ＦＲｊＸ
８，ＦＲｊＺ０，ＦＲｊＺ１（ｊ＝０〜７）と称する。

【００５３】２０は入力列アドレスＹ＜４；０＞，入力
ＲＡＭ選択アドレスＺ＜１；０＞がプログラムされたア
ドレスＹｉ＜４；０＞，Ｚｉ＜１；０＞（ｉ＝０〜６）
すなわちＦＣｉＹ０，ＦＣｉＹ１，ＦＣｉＹ２，ＦＣｉ
Ｙ３，ＦＣｉＹ４，ＦＣｉＺ０，ＦＣｉＺ１とそれぞれ
一致した場合に、“１”を出力する冗長列用アドレス比
較回路であり、２１はＦＣｉＥＮと対応する冗長列用ア
ドレス比較回路２０の出力との論理積を演算しその論理
積演算結果ＨＩＴＣｉ（ｉ＝０〜６）を出力するＡＮＤ
ゲートである。したがって、冗長列用アドレス比較回路
２０およびＡＮＤゲート２１は、７つの冗長列すなわち
冗長区画ｃに対応して７組設けられている。また、２２
は７つの冗長列に関するＡＮＤゲート２１の出力ＨＩＴ
Ｃ０〜ＨＩＴＣ６および後述するＨＩＴＲから冗長ＲＡ
Ｍ１４へ印加する列アドレスＹＲ＜２；０＞としてアド
レスＥＮＣＣ＜２；０＞を生成する冗長列用アドレスエ
ンコーダであり、２３はＨＩＴＣ０〜ＨＩＴＣ６の論理
和を演算しその論理和演算結果ＨＩＴＣを出力するＯＲ
ゲートである。

【００５４】２４は入力行アドレスＸ＜８；１＞，入力
ＲＡＭ選択アドレスＺ＜１；０＞がプログラムされたア
ドレスＸｊ＜８；１＞，Ｚｊ＜１；０＞（ｊ＝０〜７）
すなわちＦＲｊＸ１，ＦＲｊＸ２，ＦＲｊＸ３，ＦＲｊ
Ｘ４，ＦＲｊＸ５，ＦＲｊＸ６，ＦＲｊＸ７，ＦＲｊＸ
８，ＦＲｊＺ０，ＦＲｊＺ１とそれぞれ一致した場合
に、“１”を出力する冗長行用アドレス比較回路であ
り、２５はＦＲｊＥＮと対応する冗長行用アドレス比較
回路２４の出力との論理積を演算しその論理積演算結果
ＨＩＴＲｊ（ｊ＝０〜７）を出力するＡＮＤゲートであ
る。したがって、冗長行用アドレス比較回路２４および
ＡＮＤゲート２５は、８つの冗長行すなわち冗長区画ｄ
に対応して８組設けられている。また、２６は８つの冗
長行に関するＡＮＤゲート２５の出力ＨＩＴＲ０〜ＨＩ
ＴＲ７からアドレスＥＮＣＲ＜２；０＞を生成する冗長
行用アドレスエンコーダであり、２７はＨＩＴＲ０〜Ｈ
ＩＴＲ７の論理和を演算しその論理和演算結果ＨＩＴＲ
を出力するＯＲゲートである。

【００５５】さらに、２８はＨＩＴＣとＨＩＴＲの論理
和を演算しその論理和演算結果をＮＥＤ信号として出力
するＯＲゲートである。したがって、ＮＥＤ信号は、Ｈ
ＩＴＣ０〜ＨＩＴＣ６およびＨＩＴＲ０〜ＨＩＴＲ７の
論理和を示している。また、２９は所定のアドレススク
ランブル表に基づいて入力行アドレスＸ＜８；０＞、入
力列アドレスＹ＜４；０＞および冗長行用アドレスエン
コーダ２６からのアドレスＥＮＣＲ＜２；０＞から冗長
ＲＡＭ１４へ印加する行アドレスＸＲ＜８；０＞を生成
するアドレススクランブル回路（アドレススクランブル
手段）であり、３０はＮＥＤ信号を反転するインバータ
であり、３１は半導体メモリに印加される負論理のＣＥ
Ｃ信号とインバータ３０の出力との論理和を演算しその
論理和演算結果を冗長ＲＡＭ用のセルイネーブル信号Ｃ
ＥＣＲ（以下ＣＥＣＲ信号と称する）として冗長ＲＡＭ
１４へ出力するＯＲゲートである。

【００５６】また、図１において、３２は入力ＲＡＭ選
択アドレスＺ＜１；０＞をデコードしてＲＡＭ０，ＲＡ
Ｍ１，ＲＡＭ２，ＲＡＭ３のうちのいずれか１つを選択
すべく４つの出力のうちのいずれか１つをアサートする
ＲＡＭ選択デコーダであり、３３ａはＲＡＭ選択デコー
ダ３２の出力０を反転するインバータであり、３４ａは
ＣＥＣ信号、ＮＥＤ信号、およびインバータ３３ａの出
力の論理和を演算しその論理和演算結果をＲＡＭ０用の
セルイネーブル信号ＣＥＣＮ（以下ＣＥＣＮ信号と称す
る）としてＲＡＭ０へ出力するＯＲゲートであり、３５
ａはＮＥＤ信号とインバータ３３ａの出力との否定論理
和を演算しその否定論理和演算結果を出力するＮＯＲゲ
ートであり、３６ａはＮＯＲゲート３５ａの出力が
“１”の時にのみＲＡＭ０の１６ビット出力ＤＱＮ＜１
５；０＞を出力するトライステートバッファ（出力制御
手段）であり、３３ｂはＲＡＭ選択デコーダ３２の出力
１を反転するインバータであり、３４ｂはＣＥＣ信号、
ＮＥＤ信号、およびインバータ３３ｂの出力の論理和を
演算しその論理和演算結果をＲＡＭ１用のＣＥＣＮ信号
としてＲＡＭ１へ出力するＯＲゲートであり、３５ｂは
ＮＥＤ信号とインバータ３３ｂの出力との否定論理和を
演算しその否定論理和演算結果を出力するＮＯＲゲート
であり、３６ｂはＮＯＲゲート３５ｂの出力が“１”の
時にのみＲＡＭ１の１６ビット出力ＤＱＮ＜１５；０＞
を出力するトライステートバッファ（出力制御手段）で
あり、３３ｃはＲＡＭ選択デコーダ３２の出力２を反転
するインバータであり、３４ｃはＣＥＣ信号、ＮＥＤ信
号、およびインバータ３３ｃの出力の論理和を演算しそ
の論理和演算結果をＲＡＭ２用のＣＥＣＮ信号としてＲ
ＡＭ２へ出力するＯＲゲートであり、３５ｃはＮＥＤ信
号とインバータ３３ｃの出力との否定論理和を演算しそ
の否定論理和演算結果を出力するＮＯＲゲートであり、
３６ｃはＮＯＲゲート３５ｃの出力が“１”の時にのみ
ＲＡＭ２の１６ビット出力ＤＱＮ＜１５；０＞を出力す
るトライステートバッファ（出力制御手段）であり、３
３ｄはＲＡＭ選択デコーダ３２の出力３を反転するイン
バータであり、３４ｄはＣＥＣ信号、ＮＥＤ信号、およ
びインバータ３３ｄの出力の論理和を演算しその論理和
演算結果をＲＡＭ３用のＣＥＣＮ信号としてＲＡＭ３へ
出力するＯＲゲートであり、３５ｄはＮＥＤ信号とイン
バータ３３ｄの出力との否定論理和を演算しその否定論
理和演算結果を出力するＮＯＲゲートであり、３６ｄは
ＮＯＲゲート３５ｄの出力が“１”の時にのみＲＡＭ３
の１６ビット出力ＤＱＮ＜１５；０＞を出力するトライ
ステートバッファ（出力制御手段）である。

【００５７】さらに、３７はＮＥＤ信号の値が“１”で
ある時にのみ、冗長ＲＡＭ１４の１６ビット出力ＤＱＮ
＜１５；０＞を出力するトライステートバッファ（出力
制御手段）であり、３８は制御ブロック１６で生成され
る各種制御信号の遅延時間を考慮して半導体メモリに印
加されるクロック信号ＣＬＫを遅延するためのクロック
バッファである。

【００５８】図１および図２に示すように、４つの正規
ＲＡＭ１３ａ〜１３ｄのデータ出力端子は、それぞれト
ライステートバッファ３６ａ〜３６ｄを介して、半導体
メモリの出力端子（図示せず）に接続されているバス３
９に接続されている。また、冗長ＲＡＭ１４のデータ出
力端子も同様にバス３９に接続されている。これによ
り、データ出力線の総延長を短くでき、チップ面積を小
さくすることが可能である。バス３９を介して接続しな
い場合、４つの正規ＲＡＭ１３ａ〜１３ｄおよび冗長Ｒ
ＡＭ１４のデータ出力線を１箇所に集めてセレクタで選
択する必要があり、データ出力線の総延長が長くなると
いう問題がある。これに対して、バス３９を介した接続
は、単体ＲＡＭの近傍に対応するトライステートバッフ
ァを設置することを可能にし、データ出力線の総延長を
短くできる。

【００５９】次に動作について説明する。４つの正規Ｒ
ＡＭ１３ａ〜１３ｄのいずれにも欠陥が無い場合、ヒュ
ーズブロック１５内の冗長列用のイネーブル信号生成の
ための単位ヒューズブロック１９ａをはじめとして全て
の単位ヒューズブロック１９ａ，１９ｂがプログラムさ
れず、全ての単位ヒューズブロック１９ａ，１９ｂの出
力は常時“０”である。このため、入力されるアドレス
に関係なく、ＨＩＴＣ０〜ＨＩＴＣ６およびＨＩＴＲ０
〜ＨＩＴＲ７の論理和であるＮＥＤ信号は“０”であ
る。

【００６０】図１に示すように、入力されたアドレスの
内、行アドレスＸ＜８；０＞、列アドレスＹ＜４；０＞
はそれぞれ行アドレスＸＮ＜８；０＞，列アドレスＹＮ
＜４；０＞として直接各正規ＲＡＭに印加される。一
方、ＲＡＭ選択デコーダ３２は、入力ＲＡＭ選択アドレ
スＺ＜１；０＞をデコードして、４つの正規ＲＡＭすな
わちＲＡＭ０，ＲＡＭ１，ＲＡＭ２，ＲＡＭ３のうちの
いずれか１つを選択すべく４つの出力のうちのいずれか
１つをアサートする。インバータ３３ａは、ＲＡＭ選択
デコーダ３２の出力０を反転する。ＯＲゲート３４ａ
は、半導体メモリに印加された負論理のＣＥＣ信号と、
ＮＥＤ信号と、インバータ３３ａの出力との論理和を演
算して、その論理和演算結果をＣＥＣＮ信号としてＲＡ
Ｍ０へ出力する。同様に、インバータ３３ｂ，３３ｃ，
３３ｄは、それぞれＲＡＭ選択デコーダ３２の出力１、
出力２、出力３を反転する。そして、ＯＲゲート３４
ｂ，３４ｃ，３４ｄは、それぞれ半導体メモリに印加さ
れた負論理のＣＥＣ信号と、ＮＥＤ信号と、インバータ
３３ｂ，３３ｃ，３３ｄの出力との論理和を演算して、
その論理和演算結果をＣＥＣＮ信号としてＲＡＭ１，Ｒ
ＡＭ２，ＲＡＭ３へそれぞれ出力する。

【００６１】４つの正規ＲＡＭ１３ａ〜１３ｄのいずれ
にも欠陥が無い場合、ＮＥＤ信号は常時“０”であるの
で、各正規ＲＡＭに印加されるＣＥＣＮ信号はＣＥＣ信
号および入力ＲＡＭ選択アドレスＺ＜０；１＞の値だけ
で決定される。したがって、ＣＥＣ信号の値が“１”で
ある場合、４つの正規ＲＡＭ１３ａ〜１３ｄすなわちＲ
ＡＭ０，ＲＡＭ１，ＲＡＭ２，ＲＡＭ３は全て不活性と
なる。これに対して、ＣＥＣ信号の値が“０”である場
合、ＲＡＭ選択デコーダ３２の出力結果に応じて４つの
正規ＲＡＭ１３ａ〜１３ｄのいずれかが選択的に活性化
される。同様に、対応するトライステートバッファ３６
ａ，３６ｂ，３６ｃまたは３６ｄのみが、ＲＡＭ選択デ
コーダ３２の対応する出力を反転したものとＮＥＤ信号
との否定論理和を演算するＮＯＲゲート３５ａ，３５
ｂ，３５ｃまたは３５ｄからの信号に応じてイネーブル
される。すなわち、選択的に活性化された正規ＲＡＭに
対応するトライステートバッファのみが同様に選択的に
イネーブルされ、活性化された正規ＲＡＭの出力ＤＱＮ
＜１５；０＞を出力する。この結果、半導体メモリは、
この選択的に活性化された正規ＲＡＭの出力ＤＱＮ＜１
５；０＞をＤＱ＜１５；０＞として出力する。

【００６２】なお、冗長ＲＡＭ１４の出力ＤＱＲ＜１
５；０＞を出力するためのトライステートバッファ３７
は、ＮＥＤ信号により制御されているので、ＮＥＤ信号
が常時“０”である場合には、トライステートバッファ
３７の出力はハイインピーダンスである。また、ＯＲゲ
ート３１は、ＮＥＤ信号の反転したものとＣＥＣ信号と
の論理和演算結果を負論理のＣＥＣＲ信号として冗長Ｒ
ＡＭ１４へ出力するので、ＮＥＤ信号が常時“０”であ
る場合に、ＣＥＣＲ信号は常時“１”となる。したがっ
て、冗長ＲＡＭ１４は非選択状態にある。

【００６３】以上のように、４つの正規ＲＡＭ１３ａ〜
１３ｄのいずれにも欠陥が無い場合、半導体メモリは、
冗長ＲＡＭ１４を使用することなく６４Ｋワードｘ１６
ビット構成の１ＭｂＲＡＭとして動作する。

【００６４】半導体メモリのある正規ＲＡＭに列欠陥が
ある場合、その欠陥のある列は冗長ＲＡＭ１４の冗長列
例えば図３の冗長区画ｃで置換される。入力列アドレス
Ｙ＜４；０＞＝Ｙｉ＜４；０＞，入力ＲＡＭ選択アドレ
スＺ＜１；０＞＝Ｚｉ＜１；０＞で規定される列をｉ番
目の冗長列で置換する場合、ヒューズＦＣｉＥＮ，ＦＣ
ｉＹｎ，ＦＣｉＺｍがプログラムされる。ここで、ｎ，
ｍはそれぞれＹｉ＜４；０＞，Ｚｉ＜１；０＞において
値が“１”である全てのアドレスＹｉ＜ｎ＞，Ｚｉ＜ｍ
＞である。例えば、ｉ＝０でＹ０＜４；０＞＝（００１
１０），Ｚ０＜１；０＞＝（０１）の場合、ｎ＝１，
２，ｍ＝０であり、４つのヒューズＦＣ０ＥＮ，ＦＣ０
Ｙ１，ＦＣ０Ｙ２，ＦＣ０Ｚ０がプログラムされる。

【００６５】以上のように半導体メモリのある正規ＲＡ
Ｍに列欠陥があり、入力列アドレスＹ＜４；０＞，入力
ＲＡＭ選択アドレスＺ＜１；０＞がプログラムされたＹ
ｉ＜４；０＞，Ｚｉ＜１；０＞と一致した場合、対応す
るｉ番目の冗長列用アドレス比較回路２０は“１”を出
力する。対応するイネーブル信号生成用のヒューズＦＣ
ｉＥＮはプログラムされているので常時“１”を出力し
ている。したがって、ｉ番目の冗長列用アドレス比較回
路２０が“１”を出力すると、ヒット信号ＨＩＴＣｉは
“１”になる。この結果、ＯＲゲート２３，２７，２８
の組み合わせは、ＨＩＴＣ０〜ＨＩＴＣ６とＨＩＴＲ０
〜ＨＩＴＲ７の論理和を演算し“１”のＮＥＤ信号を生
成する。さらに、４つの正規ＲＡＭ１３ａ〜１３ｄへ印
加するＣＥＣＮ信号をそれぞれ生成するＯＲゲート３４
ａ〜３４ｄは全て“１”のＮＥＤ信号に基づき“１”の
ＣＥＣＮ信号を生成する。したがって、４つの正規ＲＡ
Ｍ１３ａ〜１３ｄは全て非選択状態となる。また、４つ
の正規ＲＡＭ１３ａ〜１３ｄの出力ＤＱＮ＜１５；０＞
を出力をそれぞれ制御するトライステートバッファ３６
ａ〜３６ｄに印加される制御信号は“０”となるので、
トライステートバッファ３６ａ〜３６ｄの出力は全てハ
イインピーダンスとなる。したがって、いずれの正規Ｒ
ＡＭからもデータが出力されることはない。

【００６６】一方、インバータ３０は“１”のＮＥＤ信
号を反転したものをＯＲゲート３１へ出力するので、Ｏ
Ｒゲート３１は負論理のＣＥＣ信号と等しい値のＣＥＣ
Ｒ信号を冗長ＲＡＭ１４へ出力する。したがって、冗長
ＲＡＭ１４はＣＥＣＲ信号にしたがい選択状態となる。
また、トライステートバッファ３７は、“１”のＮＥＤ
信号が制御信号として印加されているのでイネーブルと
なり、冗長ＲＡＭ１４の出力データＤＱＲ＜１５；０＞
を半導体メモリの出力データＤＲ＜１５；０＞として出
力する。

【００６７】列冗長の場合、アドレススクランブル回路
２９は、入力行アドレスＸ＜８；０＞から冗長ＲＡＭ１
４に印加する行アドレスＸＲ＜８；０＞を生成する。具
体的には、アドレススクランブル回路２９は、図５の列
冗長の欄に示すアドレススクランブル表にしたがい冗長
ＲＡＭ１４の行アドレスＸＲ＜８；０＞に入力行アドレ
スＸ＜８；０＞を接続する。なお、冗長ＲＡＭ１４の列
アドレスＹＲ＜２；０＞に冗長列用アドレスエンコーダ
２２により生成されたアドレスＥＮＣＣ＜２；０＞が直
接接続されている。冗長列用アドレスエンコーダ２２が
生成するアドレスＥＮＣＣ＜２；０＞は図６に示すよう
な値を有する。図６は、ｉ番目（ｉ＝０〜６）の冗長列
に対応するＨＩＴＣｉ信号が“１”である場合に、
“１”のＨＩＴＣｉ信号と生成されるアドレスＥＮＣＣ
＜２；０＞との関係を示しており、ｉを２進数表現した
ものがアドレスＥＮＣＣ＜２；０＞である。ＥＮＣＣ＜
２；０＞＝０〜６（１０進数）が冗長列用に、ＥＮＣＣ
＜２；０＞＝７（１０進数）が冗長行用に割り当てられ
ている。したがって、冗長ＲＡＭ１４のアドレス空間に
おいて、図３に示した７つの冗長区画ｃはｉ＝０，
１，．．．，６の冗長列にそれぞれ割り当てられる。

【００６８】一方、入力列アドレスＹ＜４；０＞，入力
ＲＡＭ選択アドレスＺ＜１；０＞がどのプログラムされ
たＹｉ＜４；０＞，Ｚｉ＜１；０＞とも一致しない場
合、いずれのヒット信号ＨＩＴＣｉも“０”のままであ
る。この結果、ＯＲゲート２３，２７，２８の組み合わ
せは、ＨＩＴＣ０〜ＨＩＴＣ６とＨＩＴＲ０〜ＨＩＴＲ
７の論理和を演算し“０”のＮＥＤ信号を生成する。こ
のとき、半導体メモリは、行欠陥が無いならば、どの正
規ＲＡＭにも欠陥が無い場合と同様に動作する。

【００６９】以上のように、いずれかの正規ＲＡＭに列
欠陥がある場合、欠陥がある列のみが冗長ＲＡＭ１４の
特定の冗長列例えば図３の冗長区画ｃと論理的に置換さ
れる。すなわち、冗長ＲＡＭ１４は７つ（ｉ＝０〜６）
の冗長列例えば図３の冗長区画ｃを有しており、そのど
れもが任意のＹｉ＜４；０＞，Ｚｉ＜１；０＞をプログ
ラムすることができるので、４つの正規ＲＡＭすなわち
ＲＡＭ０，ＲＡＭ１，ＲＡＭ２，ＲＡＭ３の７つの任意
の欠陥列を７つの冗長列でそれぞれ置換して救済するこ
とができる。

【００７０】半導体メモリのある正規ＲＡＭに行欠陥が
ある場合、その欠陥のある行は冗長ＲＡＭ１４の冗長行
例えば図３の冗長区画ｄで置換される。行アドレスＸ＜
８；１＞＝Ｘｊ＜８；１＞，入力ＲＡＭ選択アドレスＺ
＜１；０＞＝Ｚｊ＜１；０＞で規定される２行（Ｘ＜０
＞＝０と１の２つの行）をｊ番目の冗長行で置換する場
合、ヒューズＦＲｊＥＮ，ＦＲｊＸｐ，ＦＲｊＺｑがプ
ログラムされる。ここで、ｐ，ｑはそれぞれＸｊ＜８；
１＞，Ｚｊ＜１；０＞において値が“１”である全ての
アドレスＸｊ＜ｐ＞，Ｚｊ＜ｑ＞である。例えば、ｊ＝
２でＸ２＜８；１＞＝（００００１１００），Ｚ２＜
１；０＞＝（１０）の場合、ｐ＝３，４，ｑ＝１であ
り、４つのヒューズＦＲ２ＥＮ，ＦＲ２Ｘ３，ＦＲ２Ｘ
４，ＦＲ２Ｚ１がプログラムされる。

【００７１】以上のように半導体メモリのある正規ＲＡ
Ｍに行欠陥があり、入力行アドレスＸ＜８；１＞，入力
ＲＡＭ選択アドレスＺ＜１；０＞がプログラムされたＸ
ｊ＜８；１＞，Ｚｊ＜１；０＞と一致した場合、対応す
るｊ番目の冗長行用アドレス比較回路２４は“１”を出
力する。対応するイネーブル信号生成用のヒューズＦＲ
ｊＥＮはプログラムされているので常時“１”を出力し
ている。したがって、ｊ番目の冗長行用アドレス比較回
路２４が“１”を出力すると、ヒット信号ＨＩＴＲｊは
“１”になる。この結果、ＯＲゲート２３，２７，２８
の組み合わせは、ＨＩＴＣ０〜ＨＩＴＣ６とＨＩＴＲ０
〜ＨＩＴＲ７の論理和を演算し“１”のＮＥＤ信号を生
成する。さらに、４つの正規ＲＡＭ１３ａ〜１３ｄへ印
加するＣＥＣＮ信号をそれぞれ生成するＯＲゲート３４
ａ〜３４ｄは全て“１”のＮＥＤ信号に基づき“１”の
ＣＥＣＮ信号を生成する。したがって、４つの正規ＲＡ
Ｍ１３ａ〜１３ｄは全て非選択状態となる。また、４つ
の正規ＲＡＭ１３ａ〜１３ｄの出力ＤＱＮ＜１５；０＞
を出力をそれぞれ制御するトライステートバッファ３６
ａ〜３６ｄに印加される制御信号は“０”となるので、
トライステートバッファ３６ａ〜３６ｄの出力は全てハ
イインピーダンスとなる。したがって、いずれの正規Ｒ
ＡＭからもデータが出力されることはない。

【００７２】一方、インバータ３０は“１”のＮＥＤ信
号を反転したものをＯＲゲート３１へ出力するので、Ｏ
Ｒゲート３１は負論理のＣＥＣ信号と等しい値のＣＥＣ
Ｒ信号を冗長ＲＡＭ１４へ出力する。したがって、冗長
ＲＡＭ１４はＣＥＣＲ信号にしたがい選択状態となる。
また、トライステートバッファ３７は、“１”のＮＥＤ
信号が制御信号として印加されているのでイネーブルと
なり、冗長ＲＡＭ１４の出力データＤＱＲ＜１５；０＞
を半導体メモリの出力データＤＲ＜１５；０＞として出
力する。

【００７３】行冗長の場合、アドレススクランブル回路
２９は、入力行アドレスＸ＜０＞，入力列アドレスＹ＜
４；０＞および冗長行用アドレスエンコーダ２６により
生成されたアドレスＥＮＣＲ＜２；０＞から冗長ＲＡＭ
１４に印加する行アドレスＸＲ＜８；０＞を生成する。
具体的には、アドレススクランブル回路２９は、図５の
行冗長の欄のアドレススクランブル表にしたがい、冗長
ＲＡＭ１４の行アドレスＸＲ＜０＞に入力行アドレスＸ
＜０＞を接続し、行アドレスＸＲ＜５；１＞に入力列ア
ドレスＹ＜４；０＞を接続し、行アドレスＸＲ＜８；６
＞に冗長行用アドレスエンコーダ２６により生成された
アドレスＥＮＣＲ＜２；０＞を接続する。なお、既に述
べているように、冗長ＲＡＭ１４の列アドレスＹＲ＜
２；０＞に冗長列用アドレスエンコーダ２２により生成
されたアドレスＥＮＣＣ＜２；０＞が直接接続されてい
る。冗長行用アドレスエンコーダ２６が生成するアドレ
スＥＮＣＲ＜２；０＞は図７に示すような値を有する。
図７は、ｊ番目（ｊ＝０〜７）の冗長行に対応するＨＩ
ＴＲｊ信号が“１”である場合に“１”のＨＩＴＲｊ信
号とその時に生成されるアドレスＥＮＣＲ＜２；０＞と
の関係を示しており、ｊを２進数表現したものがアドレ
スＥＮＣＲ＜２；０＞である。ＨＩＴＲ信号が“１”で
ある場合、図６に示したように、冗長列用アドレスエン
コーダ２２はＨＩＴＣｉ信号の値に関係なく全てのビッ
トが１であるアドレスＥＮＣＣ＜２；０＞を生成するの
で、列アドレスＹＲ＜２；０＞＝（１１１）＝７（１０
進数）である。したがって、冗長ＲＡＭ１４のアドレス
空間において、図３に示した８つの冗長区画ｄはｊ＝
０，１，．．．，７の冗長行にそれぞれ割り当てられ
る。

【００７４】一方、入力行アドレスＸ＜８；１＞，入力
ＲＡＭ選択アドレスＺ＜１；０＞がどのプログラムされ
たＸｊ＜８；１＞，Ｚｊ＜１；０＞とも一致しない場
合、いずれのヒット信号ＨＩＴＲｊも“０”のままであ
る。この結果、ＯＲゲート２３，２７，２８の組み合わ
せは、ＨＩＴＣ０〜ＨＩＴＣ６とＨＩＴＲ０〜ＨＩＴＲ
７の論理和を演算し“０”のＮＥＤ信号を生成する。こ
のとき、半導体メモリは、列欠陥が無いならば、どの正
規ＲＡＭにも欠陥が無い場合と同様に動作する。

【００７５】以上のように、いずれかの正規ＲＡＭに行
欠陥がある場合、欠陥がある行を含む２行のみが冗長Ｒ
ＡＭ１４の特定の冗長行例えば図３の冗長区画ｄと論理
的に置換される。冗長ＲＡＭ１４は８つ（ｊ＝０〜７）
の冗長行例えば図３の冗長区画ｄを有しており、そのど
れもが任意のＸｊ＜８；１＞，Ｚｊ＜１；０＞をプログ
ラムすることができるので、４つの正規ＲＡＭすなわち
ＲＡＭ０，ＲＡＭ１，ＲＡＭ２，ＲＡＭ３の任意の８組
の２行ペアを８つの冗長行例えば図３の冗長区画ｄでそ
れぞれ置換して救済することができる。

【００７６】図５に示すアドレススクランブル表が列冗
長と行冗長では異なることに注意していだきたい。この
ように列冗長と行冗長とで異なるアドレススクランブル
を行うことにより、正規ＲＡＭの欠陥行をこれとは異形
で同面積の冗長区間で置換することが可能となり、複数
の冗長列に対応する複数の冗長区画と複数の冗長行に対
応する複数の冗長区画を１つの長方形の領域にまとめる
ことが可能となる。このことは、１つの冗長ＲＡＭ１４
のみで列置換だけでなく行置換も実施できることを意味
している。すなわち、正規ＲＡＭ１３ａ〜１３ｄとは独
立して設けられた単一の冗長ＲＡＭ１４を用いて欠陥列
および欠陥行を効率よく置換し救済できる。

【００７７】なお、いずれかの正規ＲＡＭに単ビット欠
陥がある場合、欠陥があるビットを冗長列、冗長行のい
ずれでも置換することが可能である。

【００７８】ある正規ＲＡＭに行欠陥および列欠陥があ
り、入力アドレスがこれらの行欠陥および列欠陥の交点
のアドレスと一致した場合、ＨＩＴＣ信号およびＨＩＴ
Ｒ信号の両方が“１”となる。このような場合に備え
て、優先順位が冗長行および冗長列に割り当てられてい
る。例えば、冗長行が優先に設定されており、ＨＩＴＲ
信号が“１”になると、ＨＩＴＣ信号が“１”であるか
否かに関わらず、冗長列用アドレスエンコーダ２２およ
びアドレススクランブル回路２９は、ＨＩＴＲ信号が
“１”である場合と同様な出力を生成するように論理設
計されている。なお、優先順位設定はエラーを防止する
ための設計事項であるので、冗長列を優先に設定しても
動作に支障はない。

【００７９】上記のような欠陥列または欠陥行を冗長列
または冗長行で置き換えるための制御動作はある程度の
時間が必要である。したがって、ある程度の遅延時間を
制御ブロック１６に確保する必要がある。そのために
は、半導体メモリ全体の入力セットアップ期間に制御ブ
ロック１６が制御動作を行うことが好ましい。

【００８０】図８はクロックバッファ３８が無い場合の
半導体メモリの入力信号および各正規ＲＡＭ、冗長ＲＡ
Ｍ１４の入力信号を示すタイミングチャートである。４
つの正規ＲＡＭ１３ａ〜１３ｄおよび冗長ＲＡＭ１４の
それぞれに入力されるアドレス信号等の入力信号は、ク
ロック信号ＣＬＫ（以下ＣＬＫ信号と略す。なお、クロ
ックバッファ３８が無い場合、クロック信号ＣＬＫＮ、
ＣＬＫＲはＣＬＫ信号と同一である）の立ち上がりＴ１
に対して、ある規格に準拠したセットアップ時間ｔｓｕ
とホールド時間ｔｈを有していなければならない。通
常、セットアップ時間ｔｓｕおよびホールド時間ｔｈの
値はＣＬＫ信号の１サイクルより十分短い。一方、制御
ブロック１６の遅延のために、１ＭｂＲＡＭとして動作
する半導体メモリに入力する行アドレスＸ＜８；０＞，
列アドレスＹ＜４；０＞，入力ＲＡＭ選択アドレスＺ＜
１；０＞，ＣＥＣ信号に対して、４つの正規ＲＡＭ１３
ａ〜１３ｄそれぞれに入力される行アドレスＸＮ＜８；
０＞，列アドレスＹＮ＜４；０＞，ＣＥＣＮ信号は遅延
している。同様に、冗長ＲＡＭ１４に入力される行アド
レスＸＲ＜８；０＞，列アドレスＹＲ＜４；０＞，ＣＥ
ＣＲ信号は入力行アドレスＸ＜８；０＞，入力列アドレ
スＹ＜４；０＞，入力ＲＡＭ選択アドレスＺ＜１；０
＞，ＣＥＣ信号に対して遅延している。また、遅延時間
のばらつきを考慮して、単体ＲＡＭに入力されるアドレ
ス信号等の入力信号の論理確定期間は半導体メモリ全体
に入力されるアドレス信号等の入力信号の論理確定時間
より短く設定される。

【００８１】この問題を解決するために、単体ＲＡＭに
入力されるアドレス信号等の入力信号の入力タイミング
を規定する立ち上がりＴ１よりも前のクロックパルスの
立ち上がりＴ２または立ち下がりＴ３に同期して、半導
体メモリ全体に入力されるアドレス信号等の入力信号の
論理が確定されそれがＴ１まで保持されるように、入力
行アドレスＸ＜８；０＞，入力列アドレスＹ＜４；０
＞，入力ＲＡＭ選択アドレスＺ＜１；０＞，ＣＥＣ信号
が半導体メモリに印加されることが好ましい。立ち下が
りＴ３に同期して入力行アドレスＸ＜８；０＞，入力列
アドレスＹ＜４；０＞，入力ＲＡＭ選択アドレスＺ＜
１；０＞，ＣＥＣ信号が半導体メモリに印加される場
合、Ｔ３からＸ＜８；０＞，Ｙ＜４；０＞，Ｚ＜１；０
＞，ＣＥＣ信号がｖａｌｉｄになるまでの遅延時間をｔ
ａとおくと、ｔａ＋ｔｄ１＋ｔｓｕ＝（ＣＬＫ信号の１
／２サイクル）が成り立つ。したがって、ｔａおよびｔ
ｓｕを短くすることよって、ｔｄ１を１／２サイクル程
度に増大させることが可能である。他方、立ち上がりＴ
２に同期して入力行アドレスＸ＜８；０＞，入力列アド
レスＹ＜４；０＞，入力ＲＡＭ選択アドレスＺ＜１；０
＞，ＣＥＣ信号が半導体メモリに印加される場合、Ｔ２
からＸ＜８；０＞，Ｙ＜４；０＞，Ｚ＜１；０＞，ＣＥ
Ｃ信号がｖａｌｉｄになるまでの遅延時間をｔｂとおく
と、ｔｂ＋ｔｄ１＋ｔｓｕ＝（ＣＬＫ信号の１サイク
ル）が成り立つ。したがって、ｔｂおよびｔｓｕを短く
することよって、ｔｄ１を１サイクル程度に増大させる
ことが可能である。

【００８２】したがって、単体ＲＡＭに入力されるアド
レス信号等の入力信号の入力タイミングを規定する立ち
上がりＴ１よりも前のクロックパルスの立ち上がりＴ２
または立ち下がりＴ３に同期して、半導体メモリ全体に
入力されるアドレス信号等の入力信号の論理が確定され
それがＴ１まで保持されるように、入力行アドレスＸ＜
８；０＞，入力列アドレスＹ＜４；０＞，入力ＲＡＭ選
択アドレスＺ＜１；０＞，ＣＥＣ信号を半導体メモリに
印加することにより、ＣＬＫ信号のサイクル時間を長く
することなく、制御ブロック１６の遅延時間として１サ
イクルまたは１／２サイクル程度の時間を確保すること
が可能である。また、Ｔ１以前の半導体メモリ全体の入
力セットアップ期間ｔｓｕ２における制御ブロック１６
の制御動作とＴ１以降の単体ＲＡＭのアクセスおよび半
導体メモリ全体の出力をパイプライン動作させることが
できるので、ＣＬＫ信号のサイクル時間を長くすること
なく、制御ブロック１６の遅延時間を確保することが可
能である。この結果、単体ＲＡＭの入力信号の論理確定
期間を長くすることができる。

【００８３】クロックバッファ３８は、図８に示す遅延
時間ｔｄ１よりも長い遅延時間ｔｄ２を制御ブロック１
６に確保することを可能にする。図９はこの場合の半導
体メモリの入力信号および正規ＲＡＭ、冗長ＲＡＭの入
力信号を示すタイミングチャートである。クロックバッ
ファ３８は、半導体メモリに印加されるＣＬＫ信号を遅
延して正規ＲＡＭ、冗長ＲＡＭへ供給するクロック信号
ＣＬＫＮおよびＣＬＫＲを生成する。そして、この場合
においても、単体ＲＡＭに入力されるアドレス信号等の
入力信号の入力タイミングを規定する立ち上がりＴ１よ
りも前のＣＬＫ信号のパルスの立ち上がりＴ２または立
ち下がりＴ３に同期して、半導体メモリ全体に入力され
るアドレス信号等の入力信号の論理が確定されそれがＴ
１まで保持されるように、入力行アドレスＸ＜８；０
＞，入力列アドレスＹ＜４；０＞，入力ＲＡＭ選択アド
レスＺ＜１；０＞，ＣＥＣ信号が半導体メモリに印加さ
れる。したがって、クロックバッファ３８による遅延時
間分だけ図７に示す遅延時間ｔｄ１よりも長い遅延時間
ｔｄ２を制御ブロック１６に確保することができる。こ
の結果、単体ＲＡＭの入力信号の論理確定期間をより長
くすることができる。

【００８４】図１に示すように、クロックバッファ３８
は制御ブロック１６内部に設けられることが好ましい。
これによって、単体ＲＡＭのアドレス等の入力信号の配
線遅延とクロック信号ＣＬＫＮおよびＣＬＫＲの配線遅
延を等しくすることが可能となる。

【００８５】次に図１０〜図１５を参照しながらこの発
明の実施の形態１による半導体メモリのチップ上の主要
構成要素の物理配置を示すフロアプランの例について説
明する。

【００８６】図１０は２つの正規ＲＡＭ１３ａ，１３
ｂ、冗長ＲＡＭ１４、ヒューズブロック１５および制御
ブロック１６から成る一領域、並びに２つの正規ＲＡＭ
１３ｃ，１３ｄが横一列に配置されているフロアプラン
を示している。この例では、冗長ＲＡＭ１４の一辺の長
さが正規ＲＡＭの一辺の長さと同一またはほぼ同一であ
る。配線領域４０は、４つの正規ＲＡＭ１３ａ〜１３
ｄ、冗長ＲＡＭ１４および制御ブロック１６間の接続並
びに外部との接続用の配線が設けられている領域であ
る。図１に示すトライステートバッファ３６ａ〜３６
ｄ，３７を制御ブロック１６ではなく配線領域４０内に
分散配置するようにしてもよく、この場合、単体ＲＡＭ
の出力データ用の配線長を短くすることが可能である。
また、これに代わって、トライステートバッファ内蔵の
正規ＲＡＭおよび冗長ＲＡＭを使用してもよい。この場
合、図１に示すトライステートバッファ３６ａ〜３６
ｄ，３７は不要となる。図１０に示すフロアプランは、
冗長ＲＡＭ１４の行数は４つの正規ＲＡＭ１３ａ〜１３
ｄの行数と同一であるので、物理的なメモリセルの行方
向の長さも同一であり、無駄な領域の無いコンパクトな
ものとなっている。

【００８７】図１１は配線領域４０を挟み、その一方の
側に正規ＲＡＭ１３ａ、冗長ＲＡＭ１４および正規ＲＡ
Ｍ１３ｂが横一列に配置されており、他方の側に正規Ｒ
ＡＭ１３ｃ、ヒューズブロック１５および制御ブロック
１６から成る一領域、並びに正規ＲＡＭ１３ｄが横一列
に配置されているフロアプランを示している。２つの正
規ＲＡＭ１３ａ，１３ｂは、配線領域４０に関して、他
の２つの正規ＲＡＭ１３ｃ，１３ｄとそれぞれ対称にな
るように配置されている。図１１に示すフロアプラン
は、図１０に示すものと比べて、制御ブロック１６と各
単体ＲＡＭとの間の配線長がより短く且つより均一にな
っている。また、図１０のフロアプランと同様に、図１
に示すトライステートバッファ３６ａ〜３６ｄ，３７を
制御ブロック１６ではなく配線領域４０内に分散配置す
るようにしてもよく、この場合、単体ＲＡＭの出力デー
タ用の配線長を短くすることが可能である。また、これ
に代わって、トライステートバッファ内蔵の正規ＲＡＭ
および冗長ＲＡＭを使用してもよい。この場合、図１に
示すトライステートバッファ３６ａ〜３６ｄ，３７は不
要となる。

【００８８】半導体メモリの設置場所の形状に応じて図
１０および図１１のいずれかのフロアプランを選択する
ことが可能である。すなわち、半導体メモリの据え置か
れる領域が横長である場合には図１０のフロアプランが
採用され、半導体メモリの据え置かれる領域が縦長であ
る場合には図１１のフロアプランが採用される。

【００８９】図１２は配線領域４０を挟み、その一方の
側に３つの正規ＲＡＭ１３ａ〜１３ｃが横一列に配置さ
れており、他方の側に残りの正規ＲＡＭ１３ｄ、冗長Ｒ
ＡＭ１４、ヒューズブロック１５および制御ブロック１
６から成る一領域、並びに剰余領域４１が横一列に配置
されているフロアプランを示している。このフロアプラ
ンの横幅は、図１０および図１１に示すフロアプランの
横幅の中間の値を有するものであり、半導体メモリ全体
の占める領域は正方形に近いものである。しかしなが
ら、剰余領域４１は他のＲＡＭや論理回路、アナログ回
路を設置するために設けられており、これにより半導体
チップ全体のレイアウト効率を維持することが可能とな
る。この場合、配置配線用のＣＡＤの実行に際して半導
体メモリ内部の単体ＲＡＭ、ヒューズブロック１５、制
御ブロック１６等の構成要素と剰余領域４１とを同一階
層でレイアウトすると、ＣＡＤツール選択に対する制約
は発生しない。また、図１０のフロアプランと同様に、
図１に示すトライステートバッファ３６ａ〜３６ｄ，３
７を制御ブロック１６ではなく配線領域４０内に分散配
置するようにしてもよく、この場合、単体ＲＡＭの出力
データ用の配線長を短くすることが可能である。また、
これに代わって、トライステートバッファ内蔵の正規Ｒ
ＡＭおよび冗長ＲＡＭを使用してもよい。この場合、図
１に示すトライステートバッファ３６ａ〜３６ｄ，３７
は不要となる。

【００９０】図１３は図１２と同様に配線領域４０を挟
み、その一方の側に３つの正規ＲＡＭ１３ａ〜１３ｃが
横一列に配置されており、他方の側に残りの正規ＲＡＭ
１３０ｄ、冗長ＲＡＭ１４０、並びにヒューズブロック
１５および制御ブロック１６から成る一領域が横一列に
配置されているフロアプランを示している。このフロア
プランでは、正規ＲＡＭ１３０ｄは２５６行１、０２４
列の正規メモリセルアレイであり、冗長ＲＡＭ１４０は
２５６行２５６列のメモリセルアレイである。冗長ＲＡ
Ｍ１４０は、１ビット（すなわち１ブロック）当たり２
５６行ｘ１６列の図４に示すメモリセルアレイを有して
いる。横幅は図１２に示したフロアプランと同一である
が、剰余領域が無い分だけ縦の長さは短くなっている。
この場合、図１６に示すアドレススクランブル表にした
がって、アドレススクランブル回路２９は欠陥列または
欠陥行が置換される冗長ＲＡＭ１４０の冗長区画ｅまた
はｆを指定するアドレスを生成する。また、半導体メモ
リは、図１に示していない正規ＲＡＭ用のアドレススク
ランブル回路を有しており、これを用いて、図１７に示
すアドレススクランブル表にしたがい、横長な正規ＲＡ
Ｍ１３０ｄの最下位の列アドレスＹＮｂ＜０＞に最下位
行アドレスＸ＜０＞を接続し、行アドレスＸＮｂ＜０；
７＞に入力行アドレスＸ＜１；８＞を接続し、列アドレ
スＹＮｂ＜１；４＞に入力列アドレスＹ＜０；３＞を接
続する。この結果、正規ＲＡＭ１３０ｄの行置換の対象
となる区画は隣接する１行３２列（１ビット分）であ
り、列置換の対象となる区画は隣接する２５６行２列
（１ビット分）である。列欠陥は隣接する２列ペアでし
ばしば発生する。例えば、隣接列間のビット線ショート
により列欠陥が発生する。したがって、図１３に示すよ
うなフロアプランでは、正規ＲＡＭ１３０ｄの欠陥が発
生した隣接する２列ペアを一度に冗長ＲＡＭ１４０の任
意の冗長列で置換できるので、効率よく置換でき、高歩
留まりが期待できる。また、図１０のフロアプランと同
様に、図１に示すトライステートバッファ３６ａ〜３６
ｄ，３７を制御ブロック１６ではなく配線領域４０内に
分散配置するようにしてもよく、この場合、単体ＲＡＭ
の出力データ用の配線長を短くすることが可能である。
また、これに代わって、トライステートバッファ内蔵の
正規ＲＡＭおよび冗長ＲＡＭを使用してもよい。この場
合、図１に示すトライステートバッファ３６ａ〜３６
ｄ，３７は不要となる。

【００９１】ところで、図示していない正規ＲＡＭ用の
アドレススクランブル回路が、図１８に示すアドレスス
クランブル表にしたがい最下位の列アドレスＹＮｂ＜０
＞に最上位行アドレスＸ＜８＞を接続すると、正規ＲＡ
Ｍ１３０ｄの行置換の対象となる区画はとびとびの２行
となる。通常欠陥行は行全体にわたって欠陥があるもの
なので、１つの欠陥行を救済するにはＸ＜８＞＝０およ
びＸ＜８＞＝１の２つの冗長行が必要になり効率が悪
い。

【００９２】図１４は２つの正規ＲＡＭ１３ａ，１３
ｂ、冗長ＲＡＭ１４とヒューズブロック１５と制御ブロ
ック１６とから成る一領域、並びに２つの正規ＲＡＭ１
３ｃ，１３ｄが横一列に配置されているフロアプランを
示している。図１０の場合とは異なり、冗長ＲＡＭ１４
の異なる２辺の長さはいずれも正規ＲＡＭのものより短
く、冗長ＲＡＭ１４とヒューズブロック１５と制御ブロ
ック１６とを結合した領域の一辺の長さが正規ＲＡＭの
一辺の長さと同一またはほぼ同一である。

【００９３】なお、必ずしも、冗長ＲＡＭ１４とヒュー
ズブロック１５と制御ブロック１６とを全て結合した領
域の一辺の長さが正規ＲＡＭの一辺の長さと同一または
ほぼ同一である必要はない。上記したように、図１に示
すトライステートバッファ３６ａ〜３６ｄ，３７を制御
ブロック１６ではなく配線領域４０内に分散配置するよ
うにしてもよい。この場合、上記結合された領域は制御
ブロック１６の一部を含んでいないことになる。また、
図１５に示すようなフロアプランも考え得る。制御ブロ
ック１６を図１４に示すように配置できないような場合
には、図１５に示すように配置しても構わない。この場
合、冗長ＲＡＭ１４とヒューズブロック１５と制御ブロ
ック１６の一部とを結合した領域の一辺の長さが正規Ｒ
ＡＭの一辺の長さと同一またはほぼ同一である。

【００９４】図１０〜図１５に示した上記フロアプラン
から明らかなように、制御ブロック１６は単体ＲＡＭと
ヒューズブロック１５の隙間に配置されている。フロア
プラン作成の際、制御ブロック１６で最終的なフロアプ
ランの形状の調整を行うので、制御ブロック１６の形状
には柔軟性が要求される。また、半導体メモリ全体の規
模やワード構成が変わった場合、同一のワード構成でも
量産技術の成熟度に応じて冗長ＲＡＭの最適規模は変化
するので、論理回路的にも制御ブロック１６には柔軟性
が求められる。すなわち、制御ブロック１６の仕様を決
めるパラメータとして、正規ＲＡＭのビット数、ワード
数および個数、冗長ＲＡＭのビット数、ワード数、第１
の冗長区画（例えば図３の冗長区画ｃ）の形状および個
数、第２の冗長区画（例えば図３の冗長区画ｄ）の形状
および個数等を挙げることができ、半導体メモリ全体の
規模やワード構成が変化に応じてこのような多くのパラ
メータを最適化できることが好ましい。なお、一般に、
ＲＡＭはメモリセル配列を核として周辺回路も規則的に
繰り返されるのに対して、制御ブロック１６は規則性の
核となるものを有していないので、繰り返しの個数を変
化させるだけでは所望のレイアウトを得ることはできな
い。

【００９５】そこで、制御ブロック１６の機能を論理合
成可能な形式で予め記述しておき、半導体チップを設計
するたびに最適な冗長ＲＡＭに対応するようにその論理
合成可能な形式の記述を修正し、標準ロジックマクロセ
ルを用いた論理合成と自動配置配線により設計する設計
方法を採用することにより、短い設計期間で良質なフロ
アプランを得ることが可能となる。さらに、単体ＲＡＭ
をモジュールジェネレータにより生成する設計方法と組
み合わせることにより、半導体チップ毎に実施される半
導体メモリ全体の設計をほとんど自動化でき、大幅な設
計期間の短縮を実現できる。

【００９６】以上のように、この発明の実施の形態１に
よれば、４つの正規ＲＡＭ１３ａ〜１３ｄと、これらの
正規ＲＡＭ１３ａ〜１３ｄとは独立して設けられてお
り、正規ＲＡＭの欠陥区画と置換可能な冗長区画を含む
冗長ＲＡＭ１４と、冗長区画と置換される形状が異なる
数種類の欠陥区画を指定するためヒューズブロック１５
と、印加されたアドレスがヒューズブロック１５で指定
される欠陥区画に関するものであるか否かを判定し、判
定結果に基づき４つの正規ＲＡＭ１３ａ〜１３ｄおよび
冗長ＲＡＭ１４のうちのいずれか１つの選択して選択し
たＲＡＭのアドレスで指定される位置からデータを読み
出して出力する制御ブロック１６とを備え、制御ブロッ
ク１６は、正規ＲＡＭのある欠陥区画を救済する際に、
該欠陥区画の形状に応じて異なったアドレススクランブ
ル表にしたがい、その欠陥区画と置換される冗長ＲＡＭ
の冗長区画を指定するアドレスを生成するアドレススク
ランブル回路２９を含んでいるので、異なる形状の数種
類の欠陥区画を冗長ＲＡＭ１４のそれぞれ対応する冗長
区画で置換して救済することが可能である。すなわち、
正規ＲＡＭ１３ａ〜１３ｄとは独立して設けられた単一
の冗長ＲＡＭ１４を用いて欠陥列および欠陥行を効率よ
く置換し救済できる。したがって、正規ＲＡＭと独立し
て冗長ＲＡＭを設けたことにより、正規メモリセルアレ
イの構成の変更に伴う半導体メモリ全体の再設計に必要
な期間特にレイアウト設計期間を従来と比べて短縮する
ことが可能であり、設計コストを減少できる効果があ
る。さらに、４つの正規ＲＡＭ１３ａ〜１３ｄの任意の
複数個の欠陥列、欠陥行をともに救済可能であるので、
歩留まりを改善できる効果がある。

【００９７】また、各正規ＲＡＭのデータ出力端子と冗
長ＲＡＭ１４のデータ出力端子とはバス３９を介して互
いに接続されており、制御ブロック１６は各単体ＲＡＭ
の出力は対応するトライステートバッファを単に制御す
ることにより、各単体ＲＡＭのデータ出力をバス３９を
介して外部へ出力するように構成されている。この結
果、制御ブロック１６の構成は簡素化される。

【００９８】さらに、図１０〜図１５のこの実施の形態
１による半導体メモリのフロアプラン例に示したよう
に、半導体チップの形状、レイアウト等に応じて、半導
体チップのレイアウト効率を維持し且つチップ面積の縮
小を計りつつ最適なフロアプランを作成することが可能
であり、さらに、制御ブロック１６の機能を論理合成可
能な形式で予め記述しておき、半導体チップを設計する
たびに最適な冗長ＲＡＭに対応するようにその論理合成
可能な形式の記述を修正し、標準ロジックマクロセルを
用いた論理合成と自動配置配線により設計する設計方法
を採用することにより、短い設計期間で良質なフロアプ
ランを得ることが可能となる。

【００９９】実施の形態２．この発明の実施の形態２に
よる半導体メモリは、欠陥列、欠陥行に加えて４行４列
の欠陥クラスタビットを冗長クラスタビットで置換する
ように構成されている。勿論、欠陥クラスタビットの形
状は４行４列に限定されるものではなく、２つ以上のメ
モリセルを含む任意の区画であっても構わない。

【０１００】図１９はこの発明の実施の形態２による半
導体メモリの制御ブロック１６０の主要部およびヒュー
ズブロック１５０の構成を示すブロック図である。この
実施の形態２による半導体メモリの図１９に示したもの
以外の構成は図１に示した上記実施の形態１によるもの
と同一であるので、以下ではその説明を省略する。ま
た、図１９において、図２に示すものと同一の符号は上
記実施の形態１によるものと同一の構成要素を示してお
り、以下ではその説明を省略する。この発明の実施の形
態２による半導体メモリは、６４Ｋワードｘ１６ビット
構成の１ＭｂＲＡＭであるが、勿論、この発明の実施の
形態２はこれに限定されるものではない。

【０１０１】図２０は各正規ＲＡＭの置換対象である区
画と冗長ＲＡＭ１４の冗長区画との置換マッピングを示
す図である。図面の煩雑さを避けるために、図２０は各
正規ＲＡＭおよび冗長ＲＡＭ１４とも１ビット（すなわ
ち１ブロック）分のみ示している。図２０において、図
３に示すものと同一の符号および記号は上記実施の形態
１によるものと同一の構成要素を示しているので、以下
ではその説明を省略する。

【０１０２】この実施の形態２による半導体メモリは、
上記実施の形態１によるものと同一な形状の第１および
第２の置換対象単位である区画ａ，ｂを１ビット当たり
それぞれ１２８個、１，０２４個有している。既に述べ
たように、区画ａが冗長ＲＡＭ１４の１ビット分メモリ
セルアレイ１８の冗長区画ｃで置換される列置換の場
合、対応する１６個の独立した５１２行ｘ１列の区画ａ
が連動して同時に置換されるのに対して、区画ｂが冗長
ＲＡＭ１４の１ビット分メモリセルアレイ１８の冗長区
画ｄで置換される行置換の場合には、デコーダを挟んだ
２面分ひとつながりの２行ｘ５１２列の区画（連続する
１６個の区画ｂ）が一度に置換される。

【０１０３】さらに、図２０に示すように、５１２行ｘ
３２列から成る各正規ＲＡＭの１ビット分メモリセルア
レイ１７ａ，１７ｂ，１７ｃまたは１７ｄは複数の区画
ｇで区切られる。この区画ｇはクラスタビット置換の場
合の第３の置換対象単位であり、上記したように４行ｘ
４列の大きさを有する。４つの正規ＲＡＭから成る６４
Ｋワードでは、１ビット当たり区画ｇが４，０９６個あ
る。冗長ＲＡＭ１４の１ビット分メモリセルアレイ１８
は、５１２行ｘ８列から成り、破線で示すように、論理
的に縦横に複数の区画に区切られる。第３の縦長の冗長
区画ｈはクラスタビット置換の場合の欠陥区画と置換可
能な単位であり、１６行ｘ１列の大きさを有する。図２
０に示す例では、冗長ＲＡＭ１４は、１ビット当たり冗
長区画ｃを７個、冗長区画ｄを７個、冗長区画ｈを４個
有している。したがって、図２０に示すような構成で
は、４つの正規ＲＡＭで発生した任意の７個の欠陥列は
７つの冗長区画ｃによって置換され、任意の７個の欠陥
行は７つの冗長区画ｄによって置換され、任意の４個の
欠陥クラスタビットは４つの冗長区画ｈによって置換さ
れる。すなわち、冗長ＲＡＭ１４の１ビット分メモリセ
ルアレイ１８の７個の冗長区画ｃは、正規ＲＡＭの１ビ
ット分メモリセルアレイ１７ａ〜１７ｄの１２８個の区
画ａのうちの任意の７個を置換することができ、７個の
冗長区画ｄは、正規ＲＡＭの１ビット分メモリセルアレ
イ１７ａ〜１７ｄの１，０２４個の区画ｂのうちの任意
の７個を置換することができ、４個の冗長区画ｈは、正
規ＲＡＭの１ビット分メモリセルアレイ１７ａ〜１７ｄ
の４，０９６個の区画ｇのうちの任意の４個を置換する
ことができる。

【０１０４】なお、区画ｂと冗長区画ｄとが形状が異な
り、区画ｇと冗長区画ｈとが形状が異なることに注意し
ていただきたい。上記実施の形態１で述べたように、異
形同面積のメモリ空間へのマッピングを可能にするため
に、すなわち、冗長ＲＡＭ１４のこのような形状が異な
る冗長区画ｄ，ｈにアクセスするために、半導体メモリ
は正規ＲＡＭとは異なるアドレススクランブルを実施し
ている。また、区画ａと同形の区画ｃの場合において
も、半導体メモリは正規ＲＡＭとは異なるアドレススク
ランブルを実施して区画ａが置換される冗長ＲＡＭ１４
の冗長区画ｃへのアクセスを可能にしている。

【０１０５】既に述べたように、冗長ＲＡＭ１４は２つ
の５１２行ｘ６４列のメモリセルアレイに限定されるも
ではなく、例えば、図４に示すような２つの２５６行ｘ
１２８列のメモリセルアレイであっても構わない。

【０１０６】図１９において、１９ｃはヒューズブロッ
ク１５０に設けられた、欠陥クラスタビット置換用の単
位ヒューズブロックであり、通常は“０”を出力し、レ
ーザトリミングや高電圧印加によってヒューズがプログ
ラムされると“１”を出力するように設計されている。
正規ＲＡＭの任意の欠陥クラスタビットを冗長ＲＡＭ１
４のｋ番目（ｋ＝０〜３）の冗長区画ｈで置換するため
に、１つのイネーブル信号と１３のアドレス信号を生成
するために１４の単位ヒューズブロック１９ｃが設けら
れている。すなわち、４つの正規ＲＡＭ中の４つの任意
の欠陥クラスタビットを救済するために、４組の欠陥ク
ラスタビット置換用の１４の単位ヒューズブロック１９
ｃがプログラムされ得る。各組の１４の単位ヒューズブ
ロック１９ｃにはそれぞれヒューズ判定回路（図示せ
ず）が含まれており、それらの１４の出力はそれぞれＦ
ＢｋＥＮ，ＦＢｋＸ２，ＦＢｋＸ３，ＦＢｋＸ４，ＦＢ
ｋＸ５，ＦＢｋＸ６，ＦＢｋＸ７，ＦＢｋＸ８，ＦＢｋ
Ｙ１，ＦＢｋＹ２，ＦＢｋＹ３，ＦＢｋＹ４，ＦＢｋＺ
０，ＦＢｋＺ１と称する。

【０１０７】４２は７つの冗長行に関するＡＮＤゲート
２５の出力ＨＩＴＲ０〜ＨＩＴＲ６からアドレスＥＮＣ
Ｒ＜２；０＞を生成する冗長行用アドレスエンコーダで
あり、４３はＨＩＴＲ０〜ＨＩＴＲ６の論理和を演算し
その論理和演算結果ＨＩＴＲを出力するＯＲゲートであ
る。また、５０は入力行アドレスＸ＜８；２＞，入力列
アドレスＹ＜４；１＞，入力ＲＡＭ選択アドレスＺ＜
１；０＞がプログラムされたアドレスＸｋ＜８；２＞，
Ｙｋ＜４；１＞，Ｚｋ＜１；０＞すなわちＦＢｋＸ２，
ＦＢｋＸ３，ＦＢｋＸ４，ＦＢｋＸ５，ＦＢｋＸ６，Ｆ
ＢｋＸ７，ＦＢｋＸ８，ＦＢｋＹ１，ＦＢｋＹ２，ＦＢ
ｋＹ３，ＦＢｋＹ４，ＦＢｋＺ０，ＦＢｋＺ１とそれぞ
れ一致した場合に、“１”を出力する冗長ビット用アド
レス比較回路であり、５１はＦＢｋＥＮと対応する冗長
ビット用アドレス比較回路５０の出力との論理積を演算
しその論理積演算結果ＨＩＴＢｋ（ｋ＝０〜３）を出力
するＡＮＤゲートである。したがって、冗長ビット用ア
ドレス比較回路５０およびＡＮＤゲート５１は、４つの
冗長クラスタビットに対応して４組設けられている。ま
た、５２は４つの冗長クラスタビットに関するＡＮＤゲ
ート５１の出力ＨＩＴＢ０〜ＨＩＴＢ３からアドレスＥ
ＮＣＢ＜１；０＞を生成する冗長ビット用アドレスエン
コーダであり、５３はＨＩＴＢ０〜ＨＩＴＢ３の論理和
を演算しその論理和演算結果ＨＩＴＢを出力するＯＲゲ
ートであり、５４はＨＩＴＣとＨＩＴＲとＨＩＴＢの論
理和を演算しその論理和演算結果をＮＥＤ信号として出
力するＯＲゲートである。したがって、ＮＥＤ信号は、
ＨＩＴＣ０〜ＨＩＴＣ６、ＨＩＴＲ０〜ＨＩＴＲ６およ
びＨＩＴＢ０〜ＨＩＴＢ３の論理和を示している。さら
に、５５は所定のアドレススクランブル表に基づいて入
力行アドレスＸ＜８；０＞，入力列アドレスＹ＜４；０
＞、冗長行用アドレスエンコーダ４２からのアドレスＥ
ＮＣＲ＜２；０＞および冗長ビット用アドレスエンコー
ダ５２からのアドレスＥＮＣＢ＜２；０＞から冗長ＲＡ
Ｍ１４へ印加する行アドレスＸＲ＜８；０＞を生成する
アドレススクランブル回路（アドレススクランブル手
段）である。

【０１０８】次に動作について説明する。以下では、上
記実施の形態１と異なる動作についてのみ説明する。

【０１０９】半導体メモリのある正規ＲＡＭにクラスタ
ビット欠陥がある場合、その欠陥のあるクラスタビット
は冗長ＲＡＭ１４の冗長クラスタビット例えば図２０の
冗長区画ｈで置換される。入力行アドレスＸ＜８；２＞
＝Ｘｋ＜８；２＞，入力列アドレスＹ＜４；１＞＝Ｙｋ
＜４；１＞，入力ＲＡＭ選択アドレスＺ＜１；０＞＝Ｚ
ｋ＜１；０＞で規定されるクラスタビットをｋ番目の冗
長クラスタビットで置換する場合、ヒューズＦＢｋＥ
Ｎ，ＦＢＸｓ，ＦＢｋＹｔ，ＦＢｋＺｕがプログラムさ
れる。ここで、ｓ，ｔ，ｕはそれぞれＸｋ＜８；２＞，
Ｙｋ＜４；１＞，Ｚｋ＜１；０＞において値が“１”で
ある全てのアドレスＸｋ＜ｓ＞，Ｙｋ＜ｔ＞，Ｚｋ＜ｕ
＞である。例えば、ｋ＝０でＸ０＜８；２＞＝（０００
１１００），Ｙ０＜４；１＞＝（０１１０），Ｚ０＜
１；０＞＝（０１）の場合、ｓ＝４，５，ｔ＝２，３，
ｕ＝０であり、６つのヒューズＦＢ０ＥＮ，ＦＢ０Ｘ
４，ＦＢ０Ｘ５，ＦＢ０Ｙ２，ＦＣ０Ｙ３，ＦＣ０Ｚ０
がプログラムされる。

【０１１０】以上のように半導体メモリのある正規ＲＡ
Ｍにクラスタビット欠陥があり、入力行アドレスＸ＜
８；２＞，入力列アドレスＹ＜４；１＞，入力ＲＡＭ選
択アドレスＺ＜１；０＞がプログラムされたアドレスＸ
ｋ＜８；２＞，Ｙｋ＜４；１＞，Ｚｋ＜１；０＞と一致
した場合、対応するｋ番目の冗長ビット用アドレス比較
回路５０は“１”を出力する。対応するイネーブル信号
生成用のヒューズＦＢｋＥＮはプログラムされているの
で常時“１”を出力している。したがって、ｋ番目の冗
長ビット用アドレス比較回路５０が“１”を出力する
と、ヒット信号ＨＩＴＢｋは“１”になる。この結果、
ＯＲゲート２３，４３，５３，５４の組み合わせは、Ｈ
ＩＴＣ０〜ＨＩＴＣ６、ＨＩＴＲ０〜ＨＩＴＲ６および
ＨＩＴＢ０〜ＨＩＴＢ３の論理和を演算し“１”のＮＥ
Ｄ信号を生成する。さらに、図１に示すように、４つの
正規ＲＡＭ１３ａ〜１３ｄへ印加するＣＥＣＮ信号をそ
れぞれ生成するＯＲゲート３４ａ〜３４ｄは全て“１”
のＮＥＤ信号に基づき“１”のＣＥＣＮ信号を生成す
る。したがって、４つの正規ＲＡＭ１３ａ〜１３ｄは全
て非選択状態となる。また、４つの正規ＲＡＭ１３ａ〜
１３ｄの出力ＤＱＮ＜１５；０＞を出力をそれぞれ制御
する図１のトライステートバッファ３６ａ〜３６ｄに印
加される制御信号は“０”となるので、トライステート
バッファ３６ａ〜３６ｄの出力は全てハイインピーダン
スとなる。したがって、いずれの正規ＲＡＭからもデー
タが出力されることはない。

【０１１１】一方、インバータ３０は“１”のＮＥＤ信
号を反転したものをＯＲゲート３１へ出力するので、Ｏ
Ｒゲート３１は負論理のＣＥＣ信号と等しい値のＣＥＣ
Ｒ信号を冗長ＲＡＭ１４へ出力する。したがって、冗長
ＲＡＭ１４はＣＥＣＲ信号にしたがい選択状態となる。
また、図１のトライステートバッファ３７は、“１”の
ＮＥＤ信号が制御信号として印加されているのでイネー
ブルとなり、冗長ＲＡＭ１４の出力データＤＱＲ＜１
５；０＞を半導体メモリの出力データＤＲ＜１５；０＞
として出力する。

【０１１２】ビット冗長の場合、アドレススクランブル
回路５５は、入力行アドレスＸ＜１；０＞，入力列アド
レスＹ＜０；１＞，冗長ビット用アドレスエンコーダ５
２により生成されたアドレスＥＮＣＢ＜２；０＞および
冗長行用アドレスエンコーダ４２により生成されたアド
レスＥＮＣＲ＜２；０＞から冗長ＲＡＭ１４に印加する
行アドレスＸＲ＜８；０＞を生成する。具体的には、ア
ドレススクランブル回路５５は、図２１のビット冗長の
欄に示すアドレススクランブル表にしたがい、冗長ＲＡ
Ｍ１４の行アドレスＸＲ＜１；０＞に入力行アドレスＸ
＜１；０＞を接続し、行アドレスＸＲ＜３；２＞に入力
列アドレスＹ＜１；０＞を接続し、行アドレスＸＲ＜
５；４＞に冗長ビット用アドレスエンコーダ５２により
生成されたアドレスＥＮＣＢ＜１；０＞を接続し、行ア
ドレスＸＲ＜８；６＞に冗長行用アドレスエンコーダ４
２により生成されたＥＮＣＲ＜２；０＞を接続する。ま
た、既に述べたように、列アドレスＹＲ＜２；０＞に冗
長列用アドレスエンコーダ２２により生成されたアドレ
スＥＮＣＣ＜２；０＞が直接接続される。

【０１１３】図２２は冗長列用アドレスエンコーダ２２
が生成するアドレスＥＮＣＣ＜２；０＞の値を示す図で
あり、上記実施の形態１の場合の図６に相当する。ま
た、図２３は冗長行用アドレスエンコーダ４２が生成す
るアドレスＥＮＣＲ＜２；０＞の値を示す図であり、上
記実施の形態１の場合の図７に相当する。さらに、図２
４は冗長ビット用アドレスエンコーダ５２が生成するア
ドレスＥＮＣＢ＜１；０＞の値を示す図である。図２４
は、ｋ番目（ｉ＝０〜３）の冗長クラスタビットに対応
するＨＩＴＢｋ信号が“１”である場合に、“１”のＨ
ＩＴＢｋ信号と生成されるアドレスＥＮＣＢ＜１；０＞
との関係を示しており、ｋを２進数表現したものがアド
レスＥＮＣＢ＜１；０＞である。

【０１１４】一方、入力行アドレスＸ＜８；２＞，入力
列アドレスＹ＜４；１＞，入力ＲＡＭ選択アドレスＺ＜
１；０＞がどのプログラムされたＸｋ＜８；２＞，Ｙｋ
＜４；１＞，Ｚｋ＜１；０＞とも一致しない場合、いず
れのヒット信号ＨＩＴＢｋも“０”のままである。この
結果、ＯＲゲート２３，４３，５３，５４の組み合わせ
は、ＨＩＴＣ０〜ＨＩＴＣ６、ＨＩＴＲ０〜ＨＩＴＲ６
およびＨＩＴＢ０〜ＨＩＴＢ３の論理和を演算し“０”
のＮＥＤ信号を生成する。このとき、半導体メモリは、
列欠陥および行欠陥が無いならば、どの正規ＲＡＭにも
欠陥が無い場合と同様に動作する。

【０１１５】以上のように、いずれかの正規ＲＡＭにク
ラスタビット欠陥がある場合、欠陥があるクラスタビッ
トのみが冗長ＲＡＭ１４の特定の冗長クラスタビット例
えば図２０の冗長区画ｈと論理的に置換される。すなわ
ち、冗長ＲＡＭ１４は４つ（ｋ＝０〜３）の冗長クラス
タビット例えば図２０の冗長区画ｈを有しており、その
どれもが任意のＸｋ＜８；２＞，Ｙｋ＜４；１＞，Ｚｋ
＜１；０＞をプログラムすることができるので、４つの
正規ＲＡＭすなわちＲＡＭ０，ＲＡＭ１，ＲＡＭ２，Ｒ
ＡＭ３の４つの任意の欠陥クラスタビットを４つの冗長
クラスタビット例えば図２０の冗長区画ｈでそれぞれ置
換して救済することができる。

【０１１６】したがって、この発明の実施の形態２によ
れば、上記実施の形態１と同様な効果を奏することがで
きる。また、この発明の実施の形態２によれば、欠陥ク
ラスタビットを含む異なる数種類の欠陥区画を冗長ＲＡ
Ｍ１４のそれぞれ対応する冗長区画で置換して救済する
ことが可能である。すなわち、４つの正規ＲＡＭ１３ａ
〜１３ｄの任意の複数個の欠陥列、欠陥行に加えて、任
意の複数個の欠陥クラスタビットを救済可能であるの
で、歩留まりをさらに改善できる効果がある。

【０１１７】

【発明の効果】以上のように、この発明によれば、印加
されたアドレスに応じて少なくとも１つの正規ＲＡＭお
よびこれとは独立に設けられた冗長ＲＡＭのうちのいず
れか１つを選択して選択したＲＡＭのアドレスで指定さ
れるメモリセルからデータを読み出して出力する制御ブ
ロックを備えるので、正規ＲＡＭと独立して冗長ＲＡＭ
を用いて欠陥メモリ要素を冗長ＲＡＭの冗長メモリ要素
で置換して救済できる効果がある。また、正規ＲＡＭと
独立して設けられた冗長ＲＡＭの使用は、正規ＲＡＭの
構成の変更に伴う半導体メモリ全体の再設計に必要な期
間特にレイアウト設計期間を従来と比べて短縮すること
を可能にし、設計コストを減少できる効果がある。

【０１１８】この発明によれば、制御ブロックが印加さ
れたアドレスに応じて複数の正規ＲＡＭおよびこれらと
は独立に設けられた冗長ＲＡＭのうちのいずれか１つを
選択して選択したＲＡＭのアドレスで指定されるメモリ
セルからデータを読み出して出力するので、複数の正規
ＲＡＭの欠陥メモリ要素を冗長ＲＡＭの冗長メモリ要素
で置換して救済できる効果がある。

【０１１９】この発明によれば、正規ＲＡＭのデータ出
力端子と冗長ＲＡＭのデータ出力端子とがバスを介して
接続されているので、制御ブロックを簡素化できる効果
がある。

【０１２０】この発明によれば、制御ブロックが、正規
ＲＡＭのある欠陥列を救済する場合、その欠陥のある列
に対応する複数のビットに関する複数の列を冗長ＲＡＭ
の複数の冗長メモリ要素で連動して同時に置換するの
で、制御ブロックを簡素化できる効果がある。

【０１２１】この発明によれば、制御ブロックが、印加
されたアドレスが欠陥メモリ要素のアドレスに一致した
場合ヒット信号を生成して、欠陥メモリ要素と置換され
る冗長ＲＡＭの冗長メモリ要素を指定するアドレスを生
成するアドレススクランブル手段を含むので、１つの冗
長ＲＡＭを用いて任意の複数の欠陥メモリ要素を置換し
て救済できる効果がある。

【０１２２】この発明によれば、制御ブロックが、印加
されたアドレスが欠陥メモリ要素のアドレスに一致した
場合、正規ＲＡＭ用のものとは異なったアドレススクラ
ンブル表にしたがい、冗長ＲＡＭの冗長メモリ要素を指
定するアドレスを生成するアドレススクランブル手段を
含むので、１つの冗長ＲＡＭを用いて任意の複数の欠陥
メモリ要素を置換して救済できる効果がある。

【０１２３】この発明によれば、冗長メモリ要素と置換
される形状が異なる数種類の欠陥メモリ要素すなわち欠
陥区画を指定するためのプログラム手段を備え、制御ブ
ロックが、欠陥区画の形状に応じて異なったアドレスス
クランブル表にしたがい、冗長ＲＡＭの冗長メモリ要素
を指定するアドレスを生成するアドレススクランブル手
段を含むので、１つの冗長ＲＡＭを用いて任意の複数の
異なった形状の欠陥メモリ要素をそれぞれ複数置換して
救済できる効果がある。

【０１２４】この発明によれば、冗長ＲＡＭの一辺の長
さが正規ＲＡＭの一辺の長さと同一またはほぼ同一であ
り、冗長ＲＡＭと正規ＲＡＭが並んで配置されているの
で、無駄な領域の無いコンパクトなフロアプランを提供
できる効果がある。

【０１２５】この発明によれば、正規ＲＡＭの欠陥メモ
リ要素を指定するためのプログラム手段を含むヒューズ
ブロックを備えたので、１つの冗長ＲＡＭを用いて任意
の複数の異なった欠陥メモリ要素を置換して救済できる
効果がある。

【０１２６】この発明によれば、冗長ＲＡＭとヒューズ
ブロックと制御ブロックとを結合した領域の一辺の長さ
が正規ＲＡＭの一辺の長さと同一またはほぼ同一であ
り、領域と正規ＲＡＭが並んで配置されているので、制
御ブロックと単体ＲＡＭ間の配線長を短く且つより均一
にできる効果がある。

【０１２７】この発明によれば、冗長ＲＡＭとヒューズ
ブロックと制御ブロックの一部とを結合した領域の一辺
の長さが正規ＲＡＭの一辺の長さと同一またはほぼ同一
であり、領域と正規ＲＡＭが並んで配置されているの
で、制御ブロックと単体ＲＡＭ間の配線長を短く且つよ
り均一にできる効果がある。

【０１２８】この発明によれば、ヒューズブロックと制
御ブロックとを結合した領域の一辺の長さが正規ＲＡＭ
または冗長ＲＡＭの一辺の長さと同一またはほぼ同一で
あり、領域と正規ＲＡＭまたは冗長ＲＡＭが並んで配置
されているので、制御ブロックと単体ＲＡＭ間の配線長
を短く且つより均一にできる効果がある。

【０１２９】この発明によれば、ヒューズブロックと制
御ブロックの一部とを結合した領域の一辺の長さが正規
ＲＡＭまたは冗長ＲＡＭの一辺の長さと同一またはほぼ
同一であり、領域と正規ＲＡＭまたは冗長ＲＡＭが並ん
で配置されているので、制御ブロックと単体ＲＡＭ間の
配線長を短く且つより均一にできる効果がある。

【０１３０】この発明によれば、制御ブロックが標準マ
クロセルを用いた自動配置配線で設計されているので、
より短い設計期間で良質なフロアプランを作成できる効
果がある。

【０１３１】この発明によれば、正規ＲＡＭ、冗長ＲＡ
Ｍのデータ出力のバス上への出力を制御する出力制御手
段が、並んで配置された正規ＲＡＭおよび冗長ＲＡＭの
データ出力端子が設けられた辺に沿って配置されている
ので、単体ＲＡＭの出力データ用の配線長を短くできる
効果がある。

【０１３２】この発明によれば、制御ブロックが、半導
体メモリに印加されるクロック信号を遅延して正規ＲＡ
Ｍおよび冗長ＲＡＭに出力するクロックバッファを備え
たので、単体ＲＡＭの入力信号の論理確定期間をより長
くする効果がある。

【０１３３】この発明によれば、半導体メモリの入力セ
ットアップ期間内に、制御ブロックがデータを読み出し
出力するための制御動作を行うので、単体ＲＡＭの入力
信号の論理確定期間をより長くする効果がある。

【０１３４】この発明によれば、正規ＲＡＭおよび冗長
ＲＡＭの入力タイミングを規定するクロックエッジより
前のクロックエッジに同期して、入力信号が印加される
ので、単体ＲＡＭの入力信号の論理確定期間をより長く
する効果がある。

【０１３５】この発明によれば、正規ＲＡＭの欠陥メモ
リ要素すなわち欠陥区画の形状が、それが置換される冗
長メモリの冗長メモリ要素すなわち冗長区画の形状とは
異なるので、正規ＲＡＭとは独立して設けられた単一の
冗長ＲＡＭを用いて欠陥列および欠陥行などの異なる欠
陥区画を効率よく置換し救済できる効果がある。

【０１３６】この発明によれば、正規ＲＡＭの欠陥列を
救済するために、複数のビットに関する複数の列を複数
の冗長メモリ要素で連動して同時に置換する制御ブロッ
クを備えたので、制御ブロックを簡素化できる効果があ
る。

【０１３７】この発明によれば、印加されたアドレスに
応じて正規ＲＡＭのアドレスで指定されるメモリセルか
らデータを読み出して出力する制御ブロックを備え、こ
の制御ブロックが、半導体メモリの入力セットアップ期
間内に、データを読み出し出力するための制御動作を行
うので、正規ＲＡＭの入力信号の論理確定期間をより長
くする効果がある。

【０１３８】この発明によれば、印加されたアドレスに
応じて正規ＲＡＭのアドレスで指定されるメモリセルか
らデータを読み出して出力する制御ブロックを備え、正
規ＲＡＭの入力タイミングを規定するクロックエッジよ
り前のクロックエッジに同期して、入力信号が印加され
るので、正規ＲＡＭの入力信号の論理確定期間をより長
くする効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体メモリ
の正規ＲＡＭおよびその周辺回路の構成を示すブロック
図である。

【図２】 この発明の実施の形態１による半導体メモリ
の冗長ＲＡＭおよびその周辺回路の構成を示すブロック
図である。

【図３】 この発明の実施の形態１による半導体メモリ
における、各正規ＲＡＭの置換対象であるメモリ要素と
冗長ＲＡＭの冗長メモリ要素との置換マッピングを示す
図である。

【図４】 この発明の実施の形態１による半導体メモリ
の冗長ＲＡＭの一例の１ビット分メモリセルアレイを示
す図である。

【図５】 この発明の実施の形態１による半導体メモリ
の列冗長、行冗長の場合の冗長ＲＡＭ用のアドレススク
ランブル表を示す表である。

【図６】 この発明の実施の形態１による半導体メモリ
の制御ブロックに含まれる冗長列用アドレスエンコーダ
により生成されるアドレスＥＮＣＣ＜２；０＞を示す表
である。

【図７】 この発明の実施の形態１による半導体メモリ
の制御ブロックに含まれる冗長行用アドレスエンコーダ
により生成されるアドレスＥＮＣＲ＜２；０＞を示す表
である。

【図８】 この発明の実施の形態１による半導体メモリ
の制御ブロックがクロックバッファを含まない無い場合
の半導体メモリの入力信号および正規ＲＡＭ、冗長ＲＡ
Ｍの入力信号を示すタイミングチャートである。

【図９】 この発明の実施の形態１による半導体メモリ
の制御ブロックがクロックバッファを含んでいる場合の
半導体メモリの入力信号および正規ＲＡＭ、冗長ＲＡＭ
の入力信号を示すタイミングチャートである。

【図１０】 この発明の実施の形態１による半導体メモ
リのフロアプランの一例を示す図である。

【図１１】 この発明の実施の形態１による半導体メモ
リのフロアプランの他の例を示す図である。

【図１２】 この発明の実施の形態１による半導体メモ
リのフロアプランの他の例を示す図である。

【図１３】 この発明の実施の形態１による半導体メモ
リのフロアプランの他の例を示す図である。

【図１４】 この発明の実施の形態１による半導体メモ
リのフロアプランの他の例を示す図である。

【図１５】 この発明の実施の形態１による半導体メモ
リのフロアプランの他の例を示す図である。

【図１６】 図１３に示すフロアプランにおいて冗長Ｒ
ＡＭが図４に示すメモリセルアレイを有する場合におけ
る、この発明の実施の形態１による半導体メモリの列冗
長、行冗長の場合の冗長ＲＡＭのためのアドレススクラ
ンブル表を示す表である。

【図１７】 図１３に示すフロアプランにおいて冗長Ｒ
ＡＭが図４に示すメモリセルアレイを有する場合におけ
る、横長正規ＲＡＭのためのアドレススクランブル表を
示す表である。

【図１８】 図１３に示すフロアプランにおいて冗長Ｒ
ＡＭが図４に示すメモリセルアレイを有する場合におけ
る、横長正規ＲＡＭのための好ましくないアドレススク
ランブル表を示す表である。

【図１９】 この発明の実施の形態２による半導体メモ
リの冗長ＲＡＭおよびその周辺回路の構成を示すブロッ
ク図である。

【図２０】 この発明の実施の形態２による半導体メモ
リにおける、各正規ＲＡＭの置換対象であるメモリ要素
と冗長ＲＡＭの冗長メモリ要素との置換マッピングを示
す図である。

【図２１】 この発明の実施の形態２による半導体メモ
リの列冗長、行冗長、ビット冗長の場合の冗長ＲＡＭ用
のアドレススクランブル表を示す表である。

【図２２】 この発明の実施の形態２による半導体メモ
リの制御ブロックに含まれる冗長列用アドレスエンコー
ダにより生成されるアドレスＥＮＣＣ＜２；０＞を示す
表である。

【図２３】 この発明の実施の形態２による半導体メモ
リの制御ブロックに含まれる冗長行用アドレスエンコー
ダにより生成されるアドレスＥＮＣＲ＜２；０＞を示す
表である。

【図２４】 この発明の実施の形態２による半導体メモ
リの制御ブロックに含まれる冗長ビット用アドレスエン
コーダにより生成されるアドレスＥＮＣＢ＜１；０＞を
示す表である。

【図２５】 従来の半導体メモリの構成を示す概略図で
ある。

【図２６】 図２５に示す従来の半導体メモリの構成を
示すブロック図である。

【図２７】 他の従来の半導体メモリの構成を示す概略
図である。

【符号の説明】

１３ａ〜１３ｄ，１３０ｄ 正規ＲＡＭ、１４，１４０
冗長ＲＡＭ、１５，１５０ ヒューズブロック、１
６，１６０ 制御ブロック、１７ａ〜１７ｄ 正規ＲＡ
Ｍの１ビット分メモリセルアレイ、１８，１８０ 冗長
ＲＡＭの１ビット分メモリセルアレイ、１９ａ，１９
ｂ，１９ｃ 単位ヒューズブロック（プログラム手
段）、２０ 冗長列用アドレス比較回路、２１，２５，
５１ ＡＮＤゲート、２２ 冗長列用アドレスエンコー
ダ、２３，２７，２８，３１，３４ａ〜３４ｄ,４３，
５３，５４ ＯＲゲート、２４ 冗長列用アドレス比較
回路、２６，４２ 冗長行用アドレスエンコーダ、２
９，５５ アドレススクランブル回路（アドレススクラ
ンブル手段）、３０，３３ａ〜３３ｄ インバータ、３
２ ＲＡＭ選択デコーダ、３５ａ〜３５ｄ ＮＯＲゲー
ト、３６ａ〜３６ｄ，３７ トライステートバッファ
（出力制御手段）、３８ クロックバッファ、３９ バ
ス、４０ 配線領域、４１ 剰余領域、５０ 冗長ビッ
ト用アドレス比較回路、５２ 冗長ビット用アドレスエ
ンコーダ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋爪 毅 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5L106 CC01 CC04 CC11 CC17 GG03 GG06 GG07

Claims (23)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つの正規ＲＡＭと、 上記正規ＲＡＭとは独立して設けられており、上記正規
   ＲＡＭの欠陥メモリ要素と置換可能な冗長メモリ要素を
   含む冗長ＲＡＭと、 印加されたアドレスに応じて少なくとも上記１つの正規
   ＲＡＭおよび上記冗長ＲＡＭのうちのいずれか１つを選
   択して選択したＲＡＭの上記アドレスで指定されるメモ
   リセルからデータを読み出して出力する制御ブロックと
   を備えた半導体メモリ。
2. 【請求項２】 それぞれ独立して設けられた複数の正規
   ＲＡＭを備え、冗長ＲＡＭは上記複数の正規ＲＡＭの任
   意のものの欠陥メモリ要素と置換される冗長メモリ要素
   を含んでおり、制御ブロックは印加されたアドレスに応
   じて上記複数の正規ＲＡＭおよび上記冗長ＲＡＭのうち
   のいずれか１つを選択して選択したＲＡＭの上記アドレ
   スで指定されるメモリセルからデータを読み出して出力
   することを特徴とする請求項１記載の半導体メモリ。
3. 【請求項３】 正規ＲＡＭのデータ出力端子と冗長ＲＡ
   Ｍのデータ出力端子とはバスを介して接続されているこ
   とを特徴とする請求項１または請求項２記載の半導体メ
   モリ。
4. 【請求項４】 制御ブロックは、正規ＲＡＭのある欠陥
   列を救済する場合、その欠陥のある列に対応する複数の
   ビットに関する複数の列を冗長ＲＡＭの複数の冗長メモ
   リ要素で連動して同時に置換することを特徴とする請求
   項１から請求項３のうちのいずれか１項記載の半導体メ
   モリ。
5. 【請求項５】 制御ブロックは、印加されたアドレスが
   欠陥メモリ要素のアドレスに一致した場合ヒット信号を
   生成し、該ヒット信号をエンコードした結果および上記
   印加されたアドレスに基づき、上記欠陥メモリ要素と置
   換される冗長ＲＡＭの冗長メモリ要素を指定するアドレ
   スを生成するアドレススクランブル手段を含むことを特
   徴とする請求項１から請求項４のうちのいずれか１項記
   載の半導体メモリ。
6. 【請求項６】 制御ブロックは、印加されたアドレスが
   欠陥メモリ要素のアドレスに一致した場合、正規ＲＡＭ
   用のものとは異なったアドレススクランブル表にしたが
   い、上記欠陥メモリ要素が置換される冗長ＲＡＭの冗長
   メモリ要素を指定するアドレスを生成するアドレススク
   ランブル手段を含むことを特徴とする請求項１から請求
   項４のうちのいずれか１項記載の半導体メモリ。
7. 【請求項７】 冗長メモリ要素と置換される形状が異な
   る数種類の欠陥メモリ要素すなわち欠陥区画を指定する
   ためのプログラム手段を備え、制御ブロックは、正規Ｒ
   ＡＭのある欠陥区画を救済する際に、該欠陥区画の形状
   に応じて異なったアドレススクランブル表にしたがい、
   上記欠陥区画と置換される冗長ＲＡＭの冗長メモリ要素
   を指定するアドレスを生成するアドレススクランブル手
   段を含むことを特徴とする請求項１から請求項４のうち
   のいずれか１項記載の半導体メモリ。
8. 【請求項８】 冗長ＲＡＭの一辺の長さが正規ＲＡＭの
   一辺の長さと同一またはほぼ同一であり、上記冗長ＲＡ
   Ｍと上記正規ＲＡＭは並んで配置されていることを特徴
   とする請求項１から請求項７のうちのいずれか１項記載
   の半導体メモリ。
9. 【請求項９】 正規ＲＡＭの欠陥メモリ要素を指定する
   ためのプログラム手段を含むヒューズブロックを備えた
   ことを特徴とする請求項１から請求項７のうちのいずれ
   か１項記載の半導体メモリ。
10. 【請求項１０】 冗長ＲＡＭとヒューズブロックと制御
    ブロックとを結合した領域の一辺の長さが正規ＲＡＭの
    一辺の長さと同一またはほぼ同一であり、上記領域と上
    記正規ＲＡＭは並んで配置されていることを特徴とする
    請求項９記載の半導体メモリ。
11. 【請求項１１】 冗長ＲＡＭとヒューズブロックと制御
    ブロックの一部とを結合した領域の一辺の長さが正規Ｒ
    ＡＭの一辺の長さと同一またはほぼ同一であり、上記領
    域と上記正規ＲＡＭは並んで配置されていることを特徴
    とする請求項９記載の半導体メモリ。
12. 【請求項１２】 ヒューズブロックと制御ブロックとを
    結合した領域の一辺の長さが正規ＲＡＭまたは冗長ＲＡ
    Ｍの一辺の長さと同一またはほぼ同一であり、上記領域
    と上記正規ＲＡＭまたは上記冗長ＲＡＭは並んで配置さ
    れていることを特徴とする請求項９記載の半導体メモ
    リ。
13. 【請求項１３】 ヒューズブロックと制御ブロックの一
    部とを結合した領域の一辺の長さが正規ＲＡＭまたは冗
    長ＲＡＭの一辺の長さと同一またはほぼ同一であり、上
    記領域と上記正規ＲＡＭまたは上記冗長ＲＡＭは並んで
    配置されていることを特徴とする請求項９記載の半導体
    メモリ。
14. 【請求項１４】 制御ブロックは標準マクロセルを用い
    た自動配置配線で設計されていることを特徴とする請求
    項１から請求項１３のうちのいずれか１項記載の半導体
    メモリ。
15. 【請求項１５】 制御ブロックは、正規ＲＡＭのデータ
    出力のバス上への出力および冗長ＲＡＭのデータ出力の
    バス上への出力を制御する出力制御手段を含んでおり、
    該出力制御手段は、並んで配置された上記正規ＲＡＭお
    よび上記冗長ＲＡＭのデータ出力端子が設けられた辺に
    沿って配置されていることを特徴とする請求項１から請
    求項１４のうちのいずれか１項記載の半導体メモリ。
16. 【請求項１６】 制御ブロックは、当該半導体メモリに
    印加されるクロック信号を遅延して正規ＲＡＭおよび冗
    長ＲＡＭに出力するクロックバッファを備えたことを特
    徴とする請求項１から請求項１５のうちのいずれか１項
    記載の半導体メモリ。
17. 【請求項１７】 当該半導体メモリの入力セットアップ
    期間内に、制御ブロックはデータを読み出し出力するた
    めの制御動作を行うことを特徴とする請求項１から請求
    項１６のうちのいずれか１項記載の半導体メモリ。
18. 【請求項１８】 正規ＲＡＭおよび冗長ＲＡＭの入力タ
    イミングを規定するクロックエッジより前のクロックエ
    ッジに同期して、入力信号が印加されることを特徴とす
    る請求項１から請求項１７のうちのいずれか１項記載の
    半導体メモリ。
19. 【請求項１９】 正規ＲＡＭの欠陥メモリ要素すなわち
    欠陥区画の形状は、それが置換される冗長メモリの冗長
    メモリ要素すなわち冗長区画の形状とは異なることを特
    徴とする請求項１から請求項３のうちのいずれか１項記
    載の半導体メモリ。
20. 【請求項２０】 正規ＲＡＭの欠陥メモリ要素すなわち
    欠陥区画の行数および列数は、それを含むメモリセルア
    レイの行数および列数よりそれぞれ小さいことを特徴と
    する請求項１から請求項３のうちのいずれか１項記載の
    半導体メモリ。
21. 【請求項２１】 少なくとも１つの正規ＲＡＭと、 上記正規ＲＡＭの欠陥列を救済するために、複数のビッ
    トに関する複数の列を複数の冗長メモリ要素で連動して
    同時に置換する制御ブロックとを備えた半導体メモリ。
22. 【請求項２２】 少なくとも１つの正規ＲＡＭと、 印加されたアドレスに応じて上記正規ＲＡＭの上記アド
    レスで指定されるメモリセルからデータを読み出して出
    力する制御ブロックとを備え、 上記制御ブロックは、当該半導体メモリの入力セットア
    ップ期間内に、データを読み出し出力するための制御動
    作を行う半導体メモリ。
23. 【請求項２３】 少なくとも１つの正規ＲＡＭと、 印加されたアドレスに応じて上記正規ＲＡＭの上記アド
    レスで指定されるメモリセルからデータを読み出して出
    力する制御ブロックとを備え、 上記正規ＲＡＭの入力タイミングを規定するクロックエ
    ッジより前のクロックエッジに同期して、入力信号が印
    加される半導体メモリ。