JPH11306790A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良セルトランジスタのスペアセルへの置換
においてスペアセルの救済効率が上がり、歩留の向上が
期待できる半導体記憶装置を提供する。 【解決手段】 セルアレイの各ビット線、Ｘアドレスデ
コーダ２の出力およびスペアセル１５〜１８をそれぞれ
上位ビット側と下位ビット側で論理的に２分割さし、ス
ペアセル１５〜１８に対応するリペア回路１１〜１４に
アドレスを書き込むことによってスペアセル１５〜１８
を分割して利用する。デコード信号制御回路１は、前記
スペアセル１５〜１８を分割して使用するか、分割せず
に使用するかを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にスペアセルを備えてセルアレイ中の不良セ
ルトランジスタを置換する半導体記憶装置に関する。

【０００２】

【従来の技術】大規模な半導体記憶装置またはそれを内
蔵する半導体集積回路装置においては、チップ歩留り向
上施策としてセルアレイ中の不良セルトランジスタをス
ペアセルに置換することが一般的に行われている。

【０００３】従来の不良セルトランジスタの置換の一例
が、特開昭５９−４８８９８号公報、特開平６−２０３
５９０号公報、特開平７−１８２８９２号公報、特開平
８−２９７９９５号公報に記載されているが、これらの
公報に記載されている半導体記憶装置では、不良セルト
ランジスタの置換は、セルアレイの行または列単位で行
われている。

【０００４】

【発明が解決しようとする課題】上述したように従来の
技術においては、不良トランジスタの置換がセルアレイ
の行または列単位で行われるため、限られた数しかない
スペアセルトランジスタが不良セル中の良品トランジス
タの置換にも使用されてしまい、不良トランジスタの救
済効率を上げにくいという問題があった。

【０００５】このため、無駄なスペアセルトランジスタ
を効率よく使用できればチップとして救済できるような
ケースでも、結果的に救済できずに歩留損を生じてしま
う可能性があった。

【０００６】この発明の目的は、不良セルトランジスタ
のスペアセルへの置換においてスペアセルの救済効率が
上がり、歩留の向上が期待できる半導体記憶装置を提供
することにある。

【０００７】

【課題を解決するための手段】この発明の半導体記憶装
置は、論理的に複数個に分割されたセルアレイとスペア
セルとを備え、前記スペアセルの一部を前記セルアレイ
内の不良セル中の不良トランジスタの置換に使用すると
ともに、前記スペアセルの他の部分を、別の不良セル中
の不良トランジスタの置換に使用できるようにし、ま
た、前記セルアレイおよびスペアセルの論理的分割を無
効にすることができるしたことを特徴とする。

【０００８】

【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。

【０００９】図１は、この発明の半導体記憶装置の実施
の形態を示すブロック図であり、２分割４ビット行スペ
アセルの例を示している。

【００１０】図１に示す半導体記憶装置は、デコード信
号制御回路１、同一行の上位ビット側と下位ビット側の
出力をそれぞれ独立または同時に行う機能を持つＸアド
レスデコーダ２、スペアセル１５〜１８、リペア回路１
１〜１４、１つのワード線をデータ上位側と下位側とで
論理的に分割するか否かを制御できる機能を持つセルア
レイとを備えている。

【００１１】スペアセル１５とスペアセル１６、スペア
セル１７とスペアセル１８は、それぞれペアとなってお
り、４ビットセルとして用いられる際には各ペアの前者
がデータ上位ビット側を、後者がデータ下位ビット側の
スペアセルとなる。

【００１２】リペア回路１１〜１４は、それぞれスペア
セル１５〜１８に１対１に対応しており、Ｘアドレスデ
コーダ２に入力されたアドレスと、自らに書き込まれて
いるアドレスデータとを比較して、対応するスペアセル
出力を有効にするか否かを制御する。

【００１３】デコード信号制御回路１は、リペア回路に
書き込まれたアドレスとＸアドレスデコーダ２に入力さ
れたアドレスを比較して、両者が一致した場合にＸアド
レスデコーダ２の出力を部分的に無効にし、ビット線へ
の出力経路をスペアセル側に切り替えるための制御回路
である。

【００１４】Ｘアドレスデコーダ２は、その出力を、デ
ータ上位側と下位側で独立または同時に行う機能を有す
ることにより、スペアセルによる置換が行の一部ビッ
ト、全ビットのどちらの場合にも動作することが可能と
なる。

【００１５】セルアレイについても行の一部ビット、全
ビットの２つの置換に対応するため、ワード線のデータ
上位側と下位側とでの論理的に分割する機能を有してい
る。

【００１６】次に、この実施の形態の動作について説明
する。動作は読み出し動作で説明する。

【００１７】まず、ある行セルの上位ビット、下位ビッ
ト側の双方に不良があり、スペアセルで置換する場合で
あるが、この場合は、ペアになっている２つのスペアセ
ルを論理的に結合し、４ビットのスペアセルとして使用
する。

【００１８】この時、スペアセル１５とスペアセル１６
を使用するとすれば、以下のように置換が行われる。

【００１９】はじめに、リペア回路１１とリペア回路１
２に不良アドレスデータが書き込まれる。この場合、ス
ペアセルを４ビットで使用し、１つの行を置換するの
で、リペア回路１１とリペア回路１２には、それぞれ同
じアドレスデータが書き込まれる。

【００２０】入力されたアドレス信号と、リペア回路１
１とリペア回路１２に書き込まれているアドレスデータ
とが一致しない場合には、リペア回路で一致が検出され
ず、デコード信号制御回路１は、Ｘアドレスデコード信
号をそのままワード線に入力するようにＸアドレスデコ
ーダ２を制御する。この時、アドレス信号で指定された
アドレスのワード線が活性化されてセルアレイ部のデー
タがビット線に出力される。

【００２１】入力されたアドレス信号と、リペア回路１
１とリペア回路１２に書き込まれているアドレスデータ
とが一致した場合には、リペア回路で一致が検出され、
デコード信号制御回路１は、Ｘアドレスデコーダ２の出
力を無効にして、セルアレイ部のワード線を非活性と
し、スペアセル１５とスペアセル１６のデータがビット
線に出力されるように制御する。

【００２２】以上の動作により、ある行の全ビットを置
換することができる。

【００２３】次に、ある行セルの上位ビット側のみに不
良があり、スペアセルで置換する場合を説明する。

【００２４】この場合は、ペアになっている２つのスペ
アセルを論理的に分割し、当該行の置換には、不良の存
在する上位ビット側のスペアセルのみを使用する。この
時、スペアセル１５を使用するとすれば、以下のように
置換が行われる。

【００２５】はじめに、リペア回路１１に不良アドレス
データが書き込まれる。入力されたアドレス信号と、リ
ペア回路１１に書き込まれているアドレスデータとが一
致しない場合には、リペア回路１１で一致が検出され
ず、デコード信号制御回路１は、Ｘアドレスデコード信
号をそのままワード線に入力するように制御する。この
時、アドレス信号で指定されたアドレスのワード線が活
性化されてセルアレイ部のデータがビット線に出力され
る。

【００２６】入力されたアドレス信号と、リペア回路１
１に書き込まれているアドレスデータとが一致した場合
には、リペア回路１１で一致が検出され、デコード信号
制御回路１は、Ｘアドレスデコーダ２の出力のうち上位
ビット側のみの出力を無効にして、上位ビット側にはス
ペアセル１１のデータがビット線に出力されるように制
御する。

【００２７】この時、Ｘアドレスデコーダ２の下位ビッ
ト側の出力は、本来のアドレスデコード信号が有効にな
っており、当該アドレスのワード線が活性化されてい
る。

【００２８】以上の動作により、上位ビット側あるいは
下位ビット側のどちらか一方にしか不良の存在しない行
の置換に使用するセルトランジスタの数を低減でき、不
良セルトランジスタの救済効率を向上させることができ
る。

【００２９】なお、この実施の形態では、リペア回路、
スペアセル、セルアレイを上位ビット側と下位ビット側
の２つに分割した場合を示しているが、この発明は、こ
れに限定されず、リペア回路、スペアセル、セルアレイ
を複数個に分割した場合も含むものである。

【００３０】また、この実施の形態では、リペア回路、
スペアセルの数が、それぞれ上位側で２個、下位側で２
個の場合について示しているが、この発明は、２個に限
定するものではない。

【００３１】

【発明の効果】以上説明したように、この発明は、１つ
のスペアセルを論理的に複数部分に分割することによっ
て、従来、不良セル中の良品トランジスタの置換に使用
されてしまっていたスペアセルトランジスタを、別の不
良セル中の不良トランジスタの置換に使用できるような
構造とすることによって、スペアセルの救済効率が上が
り、結果的に半導体記憶装置またはそれを内蔵する半導
体集積回路装置の歩留の向上が期待できる。

【図面の簡単な説明】

【図１】この発明の半導体記憶装置の実施の形態を示す
ブロック図である。

【符号の説明】

１ デコード信号制御回路 ２ Ｘアドレスデコーダ １１〜１４ リペア回路 １５〜１８ スペアセル

Claims (7)

【特許請求の範囲】
1. 【請求項１】論理的に複数個に分割されたセルアレイと
   スペアセルとを備え、前記スペアセルの一部を前記セル
   アレイ内の不良セル中の不良トランジスタの置換に使用
   するとともに、前記スペアセルの他の部分を、別の不良
   セル中の不良トランジスタの置換に使用できるようにし
   たことを特徴とする半導体記憶装置。
2. 【請求項２】前記セルアレイおよびスペアセルの論理的
   分割を無効にすることができるようにしたことを特徴と
   する請求項１に記載の半導記憶装置。
3. 【請求項３】前記セルアレイとスペアセルが、データ上
   位ビット側とデータ下位ビット側の２個に論理的に分割
   されていることを特徴とする請求項１または２に記載の
   半導体記憶装置。
4. 【請求項４】請求項１〜３のいずれかに記載の半導体記
   憶装置を内蔵することを特徴とする半導体集積回路装
   置。
5. 【請求項５】論理的に複数個に分割されたセルアレイと
   スペアセルとを備え、前記スペアセルの一部を前記セル
   アレイ内の不良セル中の不良トランジスタの置換に使用
   するとともに、前記スペアセルの他の部分を、別の不良
   セル中の不良トランジスタの置換に使用できるようにし
   たことを特徴とする半導体記憶装置の不良セル救済方
   法。
6. 【請求項６】前記セルアレイおよびスペアセルの論理的
   分割を無効にすることができるようにしたことを特徴と
   する請求項５に記載の半導記憶装置の不良セル救済方
   法。
7. 【請求項７】前記セルアレイとスペアセルが、データ上
   位ビット側とデータ下位ビット側の２個に論理的に分割
   されていることを特徴とする請求項５または６に記載の
   半導体記憶装置の不良セル救済方法。