JP2000339987A

JP2000339987A - メモリ冗長装置及び方法

Info

Publication number: JP2000339987A
Application number: JP2000130088A
Authority: JP
Inventors: James Brady; ブラディージェームズ
Original assignee: ST MICROELECTRONICS Inc; STMicroelectronics lnc USA
Current assignee: ST MICROELECTRONICS Inc; STMicroelectronics lnc USA
Priority date: 1999-04-30
Filing date: 2000-04-28
Publication date: 2000-12-08
Also published as: US6243305B1; EP1049017A1

Abstract

(57)【要約】【課題】半導体メモリ装置用の冗長回路及び方法を提
供する。【解決手段】本冗長回路は、欠陥性のメモリ行又は列
ラインに対応する少なくとも１つの第一アドレスを選択
的に発生するためのプログラム可能な回路と、第一アド
レスよりも大きな第二アドレスを行／列ラインに対して
再マッピングするシフター回路とを有している。第一ア
ドレスよりも大きな各第二アドレスに対し、シフター回
路は第二アドレスと相対的にすぐ上のアドレスに対して
初期的にマッピングされていた行／列ラインに対し第二
アドレスを再マッピングする。プログラム可能な回路
は、複数個の欠陥性のメモリ行又は列ラインに対応する
複数個の第一アドレスを発生することが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置用
の冗長回路に関するものであって、更に詳細には、ラン
ダムアクセスメモリ（ＲＡＭ）装置用の行／列冗長回路
に関するものである。

【０００２】

【従来の技術】スタチックランダムアクセスメモリ（Ｓ
ＲＡＭ）及びダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）装置における処理上の欠陥は大規模メモリアレ
イにおける処理歩留まりを著しく減少させる場合があ
る。メモリチップの処理歩留まりを改善するために、種
々のエラー補正方法が考案されている。これらは、ソフ
トウエアが物理的欠陥を補正する「ソフト」エラー補
正、及び欠陥性の回路要素がチップ上に設けられている
冗長要素と置換される「ハード」エラー補正とを包含し
ている。ソフト又はハードエラー補正を使用すること
は、チップの製造コストを低下させ、且つ既存のウエハ
製造ライン上に新たな製品を導入することを早め、又新
たな処理技術を発生する場合がある。

【０００３】メモリチップに関して「ハード」エラー補
正を行うことによる歩留まりの向上は、典型的には、メ
モリアレイ内に冗長行及び／又は列を設けることによっ
て発生される。単一ビット欠陥又は単一の行又は列内に
おける複数個の欠陥に対し多くの装置が廃棄されるの
で、２，３の冗長行又は列がメモリ回路の歩留まりを著
しく向上させることが可能である。これらの冗長行又は
列はウエハ処理後の電気的テストにおいて識別された欠
陥性の行又は列を置換させるためにメモリへ付加するこ
とが可能である。

【０００４】欠陥性のメモリ行又は列を置換するため
に、最初に欠陥性の行又は列をアレイから切断する。こ
のことは、３つの方法、即ちヒューズを電流によって焼
切すること、ヒューズをレーザによって焼切すること、
及び抵抗接続部をレーザによってアニーリングすること
のうちの１つによって達成される。次いで、冗長行又は
列をイネーブルさせ且つ欠陥性の行又は列のアドレスで
プログラムする。

【０００５】メモリアレイの任意の行又は列が製造欠陥
と関連する可能性があるので、欠陥性の行又は列ライン
を置換させる上述した手順は従来各行又は列ラインに対
する別個のヒューズ要素を設けることによって実施され
ている。然しながら、ヒューズ要素のピッチは今日の進
化した製造技術を使用したメモリ装置に対する列又は行
のピッチよりも通常大きいものであり、ヒューズ要素が
メモリセルの寸法と比較して大きなものであるという点
においてヒューズ要素及びメモリアレイのレイアウトに
関して問題が存在している。従って、列ピッチ上にヒュ
ーズ要素を配置させることは多数の妥協を生じさせてい
る。１つの行又は列ラインのみを置換させることが必要
である場合に多数の行又は列ラインを置換させることを
包含する１つの妥協は、そうでない場合に必要なものよ
りもより多くの冗長行又は列ラインを製造することを必
要とする。その結果、メモリ装置における列及び行ライ
ンを置換させる改良した方法及び装置を提供することが
望まれている。

【０００６】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、半導体メモリ装置における欠陥性の行又は
列ラインを置換させる改良した回路及び方法を提供する
ことを目的とする。

【０００７】

【課題を解決するための手段】本発明によれば、複数個
の行及び列ラインを具備するメモリ装置用の冗長回路及
び方法が提供され、それは、欠陥を有する少なくとも１
つの行又は列ラインを表示するプログラム可能な回路、
及び前記少なくとも１つの表示された欠陥性の行又は列
ラインをバイパスするためにメモリアドレスをシフトさ
せるシフター回路を有している。特に、該シフター回路
は、該プログラム可能な回路によって表示された欠陥性
の行又は列ラインに対応するアドレス値により大きなア
ドレス値に対して初期的にマッピングされている行又は
列ラインに対するアドレスマッピングを修正する。

【０００８】欠陥性の行又は列ラインに対応するアドレ
ス値よりも大きなアドレス値に対して初期的にマッピン
グされている各行又は列ラインに対して、該シフター回
路はそれに対して初期的にマッピングされているアドレ
ス値よりも１つ小さな新たなアドレス値を該行又は列ラ
インに対してマッピングする。最も高い番号のアドレス
値は冗長行又は列ラインに対してマッピングする。この
ようにして、欠陥性の行又は列ラインは実効的にバイパ
スされる。

【０００９】本発明の主要な利点は、欠陥性の行又は列
ラインを表示するために使用することの可能なプログラ
ム可能な回路におけるヒューズ要素はメモリ装置の行又
は列ラインへ結合されることがないということである。
その代わりに、プログラム可能な回路は、メモリアレイ
と比較してより周辺部に位置した区域内に位置させるこ
とが可能である。

【００１０】本発明の第一の好適な実施例においては、
プログラム可能な回路は、メモリ装置における１つを超
える欠陥性の行又は列ラインを表示することが可能であ
る。メモリ装置における少なくとも２つの欠陥性の行又
は列ラインの表示に続いて、第一の欠陥性の行又は列ラ
インに対応する第一アドレス値よりも大きいが第二の欠
陥性の行又は列ラインに対応する第二アドレス値よりも
小さいアドレス値に対して初期的にマッピングされてい
る各行又は列ラインに対して、該シフター回路は、それ
に対して初期的にマッピングされているアドレス値より
も１つだけ小さいアドレス値を行又は列ラインに対して
マッピングする。更に、第二アドレス値よりも大きなア
ドレスに対して初期的にマッピングされている各行又は
列ラインに対して、該シフター回路は、それに対して初
期的にマッピングされているアドレス値よりも２つ小さ
いアドレス値を行又は列ラインに対してマッピングす
る。このようにして、第一アドレス値よりも大きいが第
二アドレス値よりも小さいアドレス値が少なくとも次の
より高い行又は列ラインに対してマッピングされ、且つ
第二アドレス値よりも大きなアドレス値はより高い行又
は列ラインに対して二度シフトされる。最も高い２つの
アドレス値は各々冗長行又は列ラインに対してマッピン
グされる。その結果、第一及び第二の欠陥性の行又は列
ラインの両方が効果的にバイパスされる。

【００１１】上述した本発明の第一の好適実施例におい
ては、プログラム可能な回路によって発生される欠陥性
の行又は列ラインに対応するアドレス値は静的なもので
あり、従って少なくとも１つの欠陥に関連する列又は行
ライン全体が永久的にバイパスされる。本発明の第二の
好適実施例においては、欠陥性の列ラインに対応するア
ドレス値が、以前に発見した欠陥性のメモリセルがアク
セスされるべき場合にのみその列ラインをバイパスする
ために動的に発生される。このようにして、異なる列ラ
インと関連する欠陥性のメモリセルをバイパスするため
に単一の冗長列ラインを使用することが可能である。

【００１２】

【発明の実施の形態】図１乃至３を参照すると、例えば
製造上の欠陥等の欠陥と関連する行又は列ラインを表示
し且つ効果的にバイパスするために使用される冗長回路
１が示されている。冗長回路１はメモリアレイ１０の行
又は列ラインを直接的に駆動するように適合されてい
る。メモリアレイ１０は欠陥と関連する行又は列ライン
が発見された場合に使用する付加的な即ち冗長な行又は
列ラインを有している。説明の便宜上、冗長回路１はメ
モリアレイ１０の列ラインに関連して以下に説明する。
然しながら、本発明は、メモリアレイ１０の欠陥性の行
ラインを置換させるために使用することが可能であるこ
とは勿論である。

【００１３】冗長回路１は、好適には、シフター回路２
とプログラム可能な回路３とを有している。プログラム
可能な回路３はそれと関連する欠陥を有する１つ又はそ
れ以上の以前に発見された列ラインを表示するために選
択的にプログラムすることが可能である。シフター回路
２はプログラム可能な回路３によって表示された欠陥性
の列ラインをバイパスするために列ラインの活性化を制
御する。

【００１４】冗長回路１のシフター回路２及びプログラ
ム可能な回路３は欠陥と関連するメモリアレイ１０内の
行又は列ラインをバイパスするために使用することが可
能である。大型のメモリ装置の場合には、各シフター回
路２及びプログラム可能な回路３の組合せがメモリアレ
イ１０内の別個のブロックの行又は列ラインに対応する
ように複数個のシフター回路２及びプログラム可能な回
路３を使用することが可能である。

【００１５】例えば、冗長回路１はメモリアレイ１０に
おける１２８個の行又は列ラインからなる１つのブロッ
ク内の最大で２つの行又は列ラインを選択的にバイパス
するように実現することが可能である。その結果、１２
８個の行又は列ラインからなる全てのブロックに対して
２つの冗長行又は列ラインがメモリアレイ１０内に設け
られる。このようにして、１０２４個の使用可能な行又
は列ラインを必要とするメモリ装置の場合に、冗長回路
１の８個のインスタンス及び１６個の冗長行又は列ライ
ンがメモリ装置内に実現される。このことは１０２４個
の使用可能な行又は列ラインを与えるためにメモリ装置
内において全部で１０４０個の行又は列ラインが必要と
なる。

【００１６】プログラム可能な回路３は欠陥性の列ライ
ンを永久的に表示する。本発明の好適実施例において
は、プログラム可能な回路３は以前に発見した欠陥性の
列ラインを表示するために複数個のヒューズ要素を使用
する。プログラム可能な回路３は、ヒューズ回路４、及
びプログラミングによってヒューズ回路４により表示さ
れる欠陥性の列ラインのアドレスをデコードするヒュー
ズアドレスデコード回路５を有している。

【００１７】ヒューズ回路４は、メモリアレイ１０内の
欠陥性の列ラインに対応するエンコードされたアドレス
を選択的に発生するために使用されている。図２に示し
たように、ヒューズ回路４はヒューズ回路４が欠陥性の
列ラインのエンコードされたアドレスを発生するために
焼切されねばならないマスターイネーブルヒューズ４１
を有している。マスターイネーブルヒューズ４１に関連
する回路は、例えばパワーアップシーケンス期間中等の
半導体メモリ装置が初期化されるか又は再初期化される
時又はその近くで活性化されるプルダウン装置４２を有
している。マスターイネーブルヒューズ４１が焼切され
ている場合には、プルダウン装置４２を活性化させると
ノードｎ１（図２）を低基準電圧レベルへプル即ち牽引
し、且つインバータ４３及び対応するプルダウン装置４
４がラッチ要素を形成し、該ラッチ要素はノードｎ１を
低基準電圧レベルに維持する。アクティブ低信号ＥＮが
アサート即ち活性化されると、以前に発見した欠陥性の
列ラインのアドレスの発生をイネーブル即ち可能な状態
とさせる。

【００１８】一方、マスターヒューズ４１が焼切されて
いない場合には、マスターヒューズ４１はプルダウント
ランジスタ４２の初期的な活性化期間中及びその後にお
いてノードｎ１を論理高状態に維持する。イネーブル信
号ＥＮは高論理レベルへ駆動され、従って欠陥性の列ラ
インアドレスが発生することをディスエーブル即ち不能
状態とさせる。

【００１９】ヒューズ回路４は、更に、欠陥性の列ライ
ンに対応するエンコードされたアドレスの各ビットを選
択的にプログラミングする回路を有している。マスター
イネーブルヒューズ４１と関連する回路と同様に、各エ
ンコードしたアドレスビットに対するプログラム可能な
アドレス回路４５はヒューズ４１′、初期的に活性化さ
れるプルダウン装置４２′、インバータ４３′、対応す
るプルダウン装置４４′を有している。各プログラム可
能なアドレス回路４５は論理真エンコードアドレスビッ
トＡＴ及び論理補元エンコードアドレスビットＡＣを発
生する。理解すべきことであるが、ヒューズ回路２にお
けるプログラム可能なアドレス回路４５の数は対応する
メモリアレイ１０の寸法及びコンフィギュレーション即
ち形態に依存し、且つｐ個のプログラム可能なアドレス
回路４５がｐビット幅エンコードアドレス信号ＡＴ０−
ＡＴｐ及びＡＣ０−ＡＣｐを発生するために図２に示し
たように使用される。

【００２０】マスターイネーブルヒューズ４１が焼切さ
れており、従ってアクティブ低イネーブル信号ＥＮが論
理低レベルにあると仮定すると、プログラム可能なアド
レス回路４５の焼切されたヒューズ４１′は対応する論
理真エンコードアドレスビットＡＴを論理低レベルへ駆
動し且つ対応する論理補元エンコードアドレスビットＡ
Ｃを論理高レベルへ駆動させる。一方、焼切されていな
いヒューズ４１′は、対応する論理真エンコードアドレ
スビットＡＴを論理高レベルへ駆動し且つ対応する論理
補元エンコードアドレスビットＡＣを論理低レベルへ駆
動する。その結果、ヒューズ回路４はアドレス信号ＡＴ
０−ＡＴｐ及びＡＣ０−ＡＣｐによって表される欠陥性
の列ラインを表示するエンコードアドレスを選択的に発
生することが可能である。

【００２１】シフター回路２は欠陥性の列ラインが偶数
又は奇数番号の列ラインであるか否かに基づいて、欠陥
性の列ラインに対応するアドレス値よりも高いアドレス
値を１つ又は２つ高い列ラインへシフトさせるべく構成
することが可能である。この構成はメモリアレイ１０に
おけるビット線対構成を保存する。

【００２２】プログラム可能な回路３のヒューズアドレ
スデコード回路５は、それによって表示される欠陥性の
列ラインをバイパスする場合に使用するためにヒューズ
回路４によってプログラムされたエンコードアドレスを
デコードする。ヒューズアドレスデコード回路５は、好
適には、論理真エンコードアドレス信号ＡＴ及び論理補
元エンコードアドレス信号ＡＣを受取り且つシフター回
路２へ入力するための複数個のデコードしたヒューズア
ドレス信号を発生する。

【００２３】プログラム可能な回路３は、２つ又はそれ
以上のヒューズ回路４Ａ及び４Ｂ（図１）及び対応する
ヒューズアドレスデコード回路５を有することが可能で
あり、従って本発明は欠陥と関連する２つ又はそれ以上
の列ラインを表示し且つバイパスすることが可能であ
る。

【００２４】冗長回路１はアドレスデコーダ６によって
デコードされる入力メモリアドレスバスを有する半導体
メモリ装置において使用すべく適合されている。典型的
に、アドレスデコーダ６からの出力信号線は、各々、メ
モリ読取り又は書込み動作に実行期間中に単一の行又は
列ラインを活性化させるために、メモリアレイ１０の別
個の行又は列ラインに対して直接的にマッピングされて
いる。本発明の好適実施例においては、シフター回路２
は、好適には、アドレスデコーダ６によって発生される
デコードされたアドレスラインを受取り且つプログラム
可能な回路３によって発生されるデコードされたアドレ
スラインに基づいて１つの列ラインを活性化する。シフ
ター回路２はアドレスデコーダ６の出力信号線と列ライ
ンとの間の初期的なアドレスマッピングを修正し、従っ
てプログラム可能な回路３によって表示される欠陥性の
列ラインがバイパスされ且つ冗長性の列ラインが使用さ
れる。

【００２５】シフター回路２は欠陥性の列ラインが最早
アドレス値に対して割り当てられることがないように列
ラインに対するアドレスの割り当てをシフトさせる。欠
陥性の列ラインに対して初期的にマッピングされている
アドレス値は、シフター回路２によって、それに対して
初期的にマッピングされている次に高いアドレス値を有
する隣接する列ラインに対してマッピングされる。プロ
グラム可能な回路３によって表示されるアドレス値より
も高い各アドレス値は、同様に、次の高いアドレス値に
対して初期的にマッピングされている列ラインに対して
シフトされ、即ちマッピングされる。最も高いアドレス
値は最初の冗長列ラインに対してマッピングされる。プ
ログラム可能な回路３によって表示されるアドレス値よ
りも低いアドレス値はシフトされることはなく即ち再マ
ッピングされることはない。このようにして、欠陥性の
列ラインがバイパスされる。

【００２６】図３はメモリアレイ１０の２，３の列ライ
ン、即ち列ラインｎ−２，ｎ−１，ｎ，ｎ＋１に対応す
るシフター回路２の１つの好適な具体例の概略図を示し
ている。各ヒューズ回路４及び対応するヒューズデコー
ド回路５に対して、ヒューズ回路４のプログラミングに
続いて単に１つのデコードされたヒューズアドレスライ
ンがアサート即ち活性化される。シフター回路２はアド
レスデコーダ６の出力線をデコードしたヒューズアドレ
スラインに基づいて列ラインに対してマッピングするマ
ッピング論理を有している。理解することが可能である
ように、シフター回路２は、１つを超える列ラインが欠
陥と関連している場合には、より低いアドレス値を有す
る欠陥性の列ラインがヒューズ回路４Ａによって表示さ
れるように構成されている。ヒューズ回路４Ｂはより大
きなアドレス値と関連する欠陥性の列ラインを表示する
ためにプログラムされる。シフター回路２は、ヒューズ
回路４Ａ又は４Ｂによって発生され且つ特定の列ライン
に対応するデコードしたヒューズアドレスラインが、以
下に説明するように、その特定の列ライン及びより高い
番号の列ラインと関連するアドレスデコーダ６からのデ
コードしたアドレスラインのイネーブル化即ち動作可能
状態とすることを制御するようにリップルアーキテクチ
ャを使用している。各列ラインに対して、デコードした
ヒューズアドレスラインはアドレスデコーダ６からの２
つ又はそれ以上のデコードしたアドレスラインのうちの
１つを選択的にイネーブルさせることが可能である。

【００２７】例えば、列ライン１乃至ｎが欠陥性のない
ものである場合には、ヒューズ回路４は列１乃至ｎのう
ちのいずれもが欠陥性を有するものであるとして表示す
べくプログラムされることはない。その結果、デコード
したヒューズアドレスラインＦＡ−Ａ（ｎ−２），ＦＡ
−Ａ（ｎ−１），ＦＡ−Ａｎ，ＦＡ−Ｂ（ｎ−１），Ｆ
Ａ−Ｂ（ｎ）はアサートされない状態、即ち論理低状態
である。従って、単一シフト動作（ゲート３４及び３
６）及び二重シフト動作（ゲート３５及び３７）を実行
することに対応するゲートはディスエーブル即ち動作不
能状態とされ、従ってそれらの夫々のアドレスデコード
ラインは列ラインを駆動することは不可能である。更
に、ゲート３３はヒューズによって発生されるアドレス
ラインＦＡ−Ａ（ｎ−２），ＦＡ−Ａ（ｎ−
３），．．．ＦＡ（１）がアサートされていないことに
よりイネーブルされ、従ってアドレスライン（ｎ−２）
が列ラインｎ−２を駆動する。ゲート３２はヒューズに
よって発生されるアドレスラインＦＡ−Ａ（ｎ−１），
ＦＡ−Ａ（ｎ−２），ＦＡ−Ａ（ｎ−３），．．．ＦＡ
（１）がアサートされないためにイネーブルされ従って
アドレスライン（ｎ−１）が列ラインｎ−１を駆動す
る。ゲート３１はヒューズによって発生されるアドレス
ラインＦＡ−Ａ（ｎ），ＦＡ−Ａ（ｎ−１），ＦＡ−Ａ
（ｎ−２），．．．ＦＡ（１）がアサートされないこと
によってイネーブルされ、従ってアドレスライン（ｎ）
は列ラインｎを駆動する。換言すると、欠陥性の列ライ
ンを表示することがない場合には、各列ラインをそれら
の夫々のデフォルトのアドレスラインに対してマッピン
グさせる。アドレスデコーダ６によって発生されたデコ
ードしたアドレスラインをこの場合に対する列ラインに
対してのマッピングを図４に示してある。

【００２８】更に、列ｎ−２のみが欠陥を有する場合に
は、ヒューズ回路４は列ラインｎ−２が欠陥を有するも
のとして表示するようにプログラムされる。その結果、
列ｎ−２に対応するヒューズによって発生されるアドレ
スラインＦＡ−Ａ（ｎ−２）はアサートされた状態にあ
り、残りのデコードされたヒューズアドレスラインＦＡ
−Ａ（ヒューズ回路Ａによって発生される）及びＦＡ−
Ｂ（ヒューズ回路Ｂによって発生される）は列ライン１
乃至ｎ−３及びｎ−１乃至ｎがアサートされていない状
態にあることに対応している。シフター回路２のリップ
ルアーキテクチャのために、アサートされたヒューズに
よって発生されるアドレスラインＦＡ−Ａ（ｎ−２）は
それらの夫々のデコードしたアドレスラインを列ライン
に対してゲート３１−３３がマッピングすることをディ
スエーブルさせる。ゲート３５及び３７と関連するデコ
ードしたアドレスラインもヒューズによって発生される
アドレスラインＦＡ−Ｂ（１）乃至ＦＡ−Ｂ（ｎ）がア
サートされていないために列ラインに対してマッピング
されることからディスエーブルされる。その結果、アサ
ートされたヒューズによって発生されるアドレスライン
ＦＡ−Ａ（ｎ−２）及びアサートされないヒューズによ
って発生されるアドレスラインＦＡ−Ｂ（ｎ−１）乃至
ＦＡ−Ｂ（１）はゲート３４をイネーブルさせ、従って
アドレスライン（ｎ−２）は列ラインｎ−１を駆動し、
且つアサートされたヒューズによって発生されるアドレ
スラインＦＡ−Ａ（ｎ−２）及びアサートされていない
ヒューズによって発生されるアドレスラインＦＡ−Ｂ
（ｎ）乃至ＦＡ−Ｂ（１）はゲート３６をイネーブルさ
せ、従ってデコードされたアドレスラインＡｄｄｒｅｓ
ｓ−ｌｉｎｅ（ｎ−１）は列ｎを駆動する。換言する
と、列ラインｎ−２が欠陥を有するものであるとして表
示することは、列ラインｎ−２をバイパスさせ且つデコ
ードしたアドレスラインＡｄｄｒｅｓｓ−ｌｉｎｅ（ｎ
−２），Ａｄｄｒｅｓｓ−ｌｉｎｅ（ｎ−１），Ａｄｄ
ｒｅｓｓ−ｌｉｎｅ（ｎ）を次に高い列ラインに対して
シフトされることとなる。アドレスデコーダ６によって
発生されるアドレスデコードラインのこの場合に対する
列ラインに対してのマッピングを図５に示してある。

【００２９】更に、列ｎ−２及びｎ−１の各々のみが欠
陥を有する場合には、ヒューズ回路４Ａ及び４Ｂは列ラ
インｎ−２及びｎ−１が夫々欠陥を有するものであるこ
とを表すようにプログラムされる。その結果、列ライン
ｎ−２及びｎ−１に夫々対応するデコードされたヒュー
ズによって発生されるアドレスラインＦＡ−Ａ（ｎ−
２）及びＦＡ−Ｂ（ｎ−１）はアサートされた状態即ち
活性化状態にあり、残りのデコードされたヒューズによ
って発生されるアドレスラインはアサートされていない
状態即ち不活性状態にある。シフター回路２のリップル
アーキテクチャのために、アサートされたヒューズによ
って発生されるアドレスラインＦＡ−Ａ（ｎ−２）はゲ
ート３１−３３がそれらの夫々のデコードしたアドレス
ラインを列ラインに対してマッピングすることからディ
スエーブルさせ、且つアサートされたヒューズによって
発生されるアドレスラインＦＡ−Ｂ（ｎ−１）はゲート
３４及び３６がそれらの夫々のデコードしたアドレスラ
インを列ラインに対してマッピングすることからディス
エーブルさせる。その結果、ゲート３５はＦＡ−Ｂ（ｎ
−１）がアサートされることに起因してイネーブルさ
れ、従ってアドレスラインＡｄｄｒｅｓｓ−ｌｉｎｅ
（ｎ−２）は列ラインｎを駆動し、且つゲート３７もＦ
Ａ−Ｂ（ｎ−１）がアサートされることに起因してイネ
ーブルされ、従ってアドレスラインＡｄｄｒｅｓｓ−ｌ
ｉｎｅ（ｎ−１）は列ｎ＋１を駆動する。換言すると、
列ラインｎ−２およびｎ−１が欠陥を有するものである
として表示することは、列ラインｎ−２及びｎ−１をバ
イパスさせ且つデコードしたアドレスラインＡｄｄｒｅ
ｓｓ−ｌｉｎｅ（ｎ−２）乃至Ａｄｄｒｅｓｓ−ｌｉｎ
ｅ（ｎ）の各々がシフトされ即ち初期的に２つ高いアド
レス値に対してマッピングされていた列ラインに対して
マッピングされる。アドレスデコード論理６によって発
生されたデコードしたアドレスラインのこの状態に対す
る列ラインに対するマッピングを図６に示してある。

【００３０】列ｎ−２及びｎのみが欠陥を有するもので
あることが判明した場合には、ヒューズ回路４Ａ及び４
Ｂは、列ラインｎ−２及びｎが夫々欠陥を有するもので
あることを表示するためにプログラムされる。その結果
列ラインｎ−２及びｎに夫々対応するデコードしたヒュ
ーズアドレスラインＦＡ−Ａ（ｎ−２）（ヒューズ回路
４Ａによって発生される）及びＦＡ−Ｂ（ｎ）（ヒュー
ズ回路４Ｂによって発生される）はアサートされた状態
にあり、残りのデコードしたヒューズアドレスラインは
アサートされない状態にある。シフター回路２のリップ
ルアーキテクチャのために、アサートされたヒューズに
よって発生されるアドレスラインＦＡ−Ａ（ｎ−２）は
ゲート３１−３３がそれらの夫々のデコードしたアドレ
スラインを列ラインに対してマッピングすることをディ
スエーブルし、且つアサートしたヒューズによって発生
されるアドレスラインＦＡ−Ｂ（ｎ）はゲート３６がデ
コードしたアドレスラインＡｄｄｒｅｓｓ−ｌｉｎｅ
（ｎ−１）を列ラインｎに対してマッピングすることを
ディスエーブルさせる。ヒューズによって発生されるア
ドレスラインＦＡ−Ｂ（ｎ−１）がアサートされていな
いためにゲート３５もディスエーブルされる。その結
果、ゲート３４は、ＦＡ−Ａ（ｎ−２）がアサートされ
且つＦＡ−Ｂ（１）乃至ＦＡ−Ｂ（ｎ−１）がアサート
されないことに起因してイネーブルされ、その結果デコ
ードされたアドレスラインＡｄｄｒｅｓｓ−ｌｉｎｅ
（ｎ−２）は列ラインｎ−１を駆動する。ゲート３７
は、ＦＡ−Ｂ（ｎ）がアサートされることに起因してイ
ネーブルされ、従ってデコードしたアドレスラインＡｄ
ｄｒｅｓｓ−ｌｉｎｅ（ｎ−１）は列ラインｎ＋１を駆
動する。換言すると、列ラインｎ−２とｎ（この例にお
いては列ラインｎ−１）との間の各列ラインに対して、
シフター回路２はデコードしたアドレスラインをそれに
対してマッピングし（Ａｄｄｒｅｓｓ−ｌｉｎｅ（ｎ−
２））、それはそれに対して初期的にマッピングされて
いるデコードしたアドレスラインよりも１つ低いもので
ある。更に、列ラインｎに続く各列ラインに対して、シ
フター回路２はそれに対して初期的にマッピングされて
いるデコードしたアドレスラインよりも２つ低いデコー
ドしたアドレスラインをマッピングする。アドレスデコ
ード論理６によって発生されるデコードしたアドレスラ
インのその状態に対する列ラインに対するマッピングを
図７に示してある。

【００３１】図３に示したように、シフター回路２の１
つの好適な実施例はリップルシフト動作を実行するため
にＮＡＮＤゲート及びインバータを使用している。シフ
ター回路２はシフト動作を実行するために別の態様で構
成することが可能である。例えば、シフター回路２はシ
フト動作を実行するために伝達ゲートを使用することが
可能である。この構成においては、伝達ゲートは実効的
に図３のゲート３１−３７を置換し、且つ列ラインの各
々を駆動するＮＡＮＤゲートに対する必要性を除去す
る。

【００３２】本発明の主要な利点は、ヒューズ要素４１
及び４１′がメモリアレイ１０の列ラインに対するピッ
チと緊密に結合されていないということである。その結
果、ヒューズ要素のレイアウトはメモリアレイ１０のレ
イアウトと対立又は干渉することはない。更に、従来の
冗長アーキテクチャにおいて必要とされるヒューズより
も本発明ヒューズ回路４において必要とされるヒューズ
要素の数はより少ない。

【００３３】上述した本発明の最初の好適実施例におい
て、デコードしたヒューズアドレスライン（ヒューズア
ドレスデコード回路５によって発生される）は静的であ
り、従って少なくとも１つの欠陥と関連する列又は行ラ
インの全体が永久的にバイパスされる。本発明の２番目
の好適実施例においては、デコードしたヒューズによっ
て発生されるアドレスラインは動的なものであり、前に
発見した欠陥性のメモリセルがアクセスされるべき場合
にのみ列ラインをバイパスする。

【００３４】本発明の２番目の好適実施例によれば、ヒ
ューズ回路４におけるマスターヒューズイネーブル回路
は欠陥性のメモリセルに対応するデコードした行アドレ
スライン４６によって制御されるイネーブル回路によっ
て置換されている。図８を参照すると、ヒューズ回路４
は、欠陥性のメモリセルに対応するデコードした行アド
レスラインがアサートされる場合にマスターイネーブル
信号ＥＮを動的にアサートさせる。その結果、シフター
回路２は、行アドレス及び列アドレス（ヒューズ要素４
１′によって前もってプログラムされている）が特定の
欠陥性のメモリセルを表示する場合に列ラインをシフト
又は再マッピングするに過ぎない。この２番目の実施例
は、異なる列アドレスを有する欠陥性のメモリセルをバ
イパスするために単一の冗長列ラインを使用することが
可能であるという点において有益的である。

【００３５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】メモリ装置の種々のコンポーネントと関連す
る本発明の好適実施例に基づくメモリ冗長装置を示した
概略ブロック図。

【図２】本発明の好適実施例に基づくヒューズ回路の
概略図。

【図３】本発明に基づくシフター回路の概略図。

【図４】メモリ装置のメモリ行又は列ラインに対する
デコードしたアドレスラインのマッピングを示した概略
図。

【図５】メモリ装置のメモリ行又は列ラインに対する
デコードしたアドレスラインのマッピングを示した概略
図。

【図６】メモリ装置のメモリ行又は列ラインに対する
デコードしたアドレスラインのマッピングを示した概略
図。

【図７】メモリ装置のメモリ行又は列ラインに対する
デコードしたアドレスラインのマッピングを示した概略
図。

【図８】本発明の別の好適な実施例に基づくヒューズ
回路を示した概略図。

【符号の説明】

１冗長回路２シフター回路３プログラム可能な回路４ヒューズ回路１０メモリアレイ

Claims

【特許請求の範囲】

【請求項１】各メモリ行／列ラインが初期的に別個の
アドレス値にマッピングされている複数個のメモリ行／
列ラインを具備するメモリセルアレイを有するメモリ装
置用の冗長回路において、欠陥と関連する第一メモリ行／列ラインに対応する第一
アドレス値を表示するプログラム可能な回路、前記プログラム可能な回路に応答し、前記第一アドレス
値及び前記第一アドレス値よりも大きなアドレス値を各
々対応する再マッピングされたアドレス値に対し別のア
ドレス値へ初期的にマッピングされているメモリセルア
レイ内の別個のメモリ行／列ラインへ再マッピングする
シフター回路、を有していることを特徴とする冗長回
路。
【請求項２】請求項１において、前記プログラム可能
な回路がヒューズ回路を有しており、前記ヒューズ回路
は第一アドレス値を表示すべく選択的にプログラムされ
ることを特徴とする冗長回路。
【請求項３】請求項２において、前記ヒューズ回路が選択的に焼切可能なヒューズ要素を
有しており、前記プログラム可能な回路が前記ヒューズ回路において
焼切されたヒューズ要素に基づいて第一アドレス値をデ
コードするデコード論理を有している、ことを特徴とす
る冗長回路。
【請求項４】請求項２において、前記第一アドレス値が欠陥性メモリセルと関連する第一
メモリ列ラインに対応しており、前記ヒューズ回路がアサートされた欠陥性のメモリセル
に関連する行アドレスラインに基づいて第一アドレス値
を表示する、ことを特徴とする冗長回路。
【請求項５】請求項１において、前記シフター回路が
前記第一アドレス値を初期的にすぐ上のアドレス値に対
してマッピングされていたメモリ行／列ラインに対して
再マッピングすることを特徴とする冗長回路。
【請求項６】請求項５において、前記シフター回路が
第一アドレス値よりも大きな各アドレス値を初期的にす
ぐ上のアドレス値にマッピングされていたメモリ行／列
ラインへ再マッピングすることを特徴とする冗長回路。
【請求項７】請求項６において、前記メモリ装置が複数個のデコードしたアドレスライン
を発生し、前記メモリ行／アドレスラインのうちの少なくとも１つ
に対して、前記シフター回路が表示された第一アドレス
値に基づいて前記メモリ行／列ラインを駆動するために
２個又はそれ以上の前記デコードしたアドレスラインの
うちの１つをイネーブルさせる、ことを特徴とする冗長
回路。
【請求項８】請求項６において、前記メモリ装置が複数個のデコードしたアドレスライン
を発生し、前記メモリ行／列ラインの各々に対して、前記シフター
回路が表示された第一アドレス値に基づいて前記メモリ
行／列ラインを駆動するために前記デコードしたアドレ
スラインのうちの少なくともゼロをイネーブルさせる、
ことを特徴とする冗長回路。
【請求項９】請求項８において、各メモリラインに対
するシフター回路が、前記プログラム可能な回路によっ
て発生される第一アドレス値に基づいて前記メモリ行／
列ラインを駆動するためのデコードしたアドレスライン
を選択的にイネーブルし、各メモリ行／列ラインに対す
るデコードしたアドレスラインは連続した順番のアドレ
ス値に対応していることを特徴とする冗長回路。
【請求項１０】請求項１において、前記プログラム可能な回路は、欠陥と関連する第二メモ
リ行／列ラインに対応する第二アドレスを表示するため
の回路を有しており、前記シフター回路は、前記第二アドレス値よりも大きな
少なくとも３分の１のアドレス値を初期的に前記第三ア
ドレス値よりも２つ高いアドレス値に対して初期的にマ
ッピングされているメモリ行／列ラインに対して再マッ
ピングする、ことを特徴とする冗長回路。
【請求項１１】請求項１０において、前記シフター回
路が前記第一アドレス値よりも大きく且つ前記第二アド
レス値よりも小さな少なくとも１個の第四アドレス値を
前記第四アドレス値のすぐ上のアドレス値に対して初期
的にマッピングされていたメモリ行／列ラインに対して
再マッピングする、ことを特徴とする冗長回路。
【請求項１２】請求項１１において、前記メモリ装置が複数個のデコードしたアドレス信号を
発生し、前記シフター回路が、各メモリ行／列ラインに対して、
前記第一アドレス値及び前記プログラム可能な回路によ
って発生される第二アドレス値に基づいて前記メモリ行
／列ラインを駆動するためのデコードしたアドレス信号
をイネーブルし、各メモリ行／列ラインに対するデコー
ドしたアドレス信号が連続した順番のアドレス値に対応
している、ことを特徴とする冗長回路。
【請求項１３】複数個のアドレス可能なメモリライン
及び前記アドレス可能なメモリラインに対してマッピン
グ可能な複数個のアドレス値を有しているメモリ装置用
の冗長回路において、それと関連する欠陥を有する第一メモリラインに対応す
る第一アドレス値を表示する第一回路、前記第一回路に応答し、初期的にそれよりも高いアドレ
ス値に対してマッピングされているメモリラインに対し
て前記第一アドレス値をマッピングする第二回路、を有
していることを特徴とする冗長回路。
【請求項１４】請求項１３において、前記第一アドレ
ス値よりも大きなアドレス値に対して初期的にマッピン
グされている各メモリラインに対して、前記第二回路が
それに対して初期的にマッピングされていたアドレス値
よりも１つ低いアドレス値を前記メモリラインに対して
マッピングすることを特徴とする冗長回路。
【請求項１５】請求項１３において、前記第一回路が、更に、それと関連する欠陥を有する第
二メモリラインに対応し前記第一アドレス値よりも大き
な第二アドレス値を表示し、前記第二回路が、前記第二アドレス値よりも大きなアド
レス値に対して初期的にマッピングされているメモリラ
インに対して前記第二アドレス値をマッピングする、こ
とを特徴とする冗長回路。
【請求項１６】請求項１５において、前記第一アドレ
ス値よりも大きく且つ前記第二アドレス値よりも小さい
アドレス値に対して初期的にマッピングされている各メ
モリラインに対して、前記第二回路が、それに対して初
期的にマッピングされているアドレス値よりも１つ小さ
なアドレス値を前記メモリラインに対してマッピングす
ることを特徴とする冗長回路。
【請求項１７】請求項１６において、前記第二アドレ
ス値よりも大きなアドレス値に対して初期的にマッピン
グされている各メモリラインに対して、前記第二回路
が、それに対して初期的にマッピングされているアドレ
ス値よりも２つ小さなアドレス値を前記メモリラインに
対してマッピングすることを特徴とする冗長回路。
【請求項１８】請求項１３において、前記メモリ装置が複数個のデコードしたアドレスライン
を有しており、前記メモリアレイ内の各メモリラインに対して、前記第
二回路が、前記第一アドレス値に基づいて前記メモリラ
インを駆動するためにゼロ又はそれ以上のデコードした
アドレスラインをイネーブルさせる、ことを特徴とする
冗長回路。
【請求項１９】請求項１３において、前記メモリ装置が複数個のデコードしたアドレスライン
を有しており、前記メモリアレイにおける少なくとも１個のメモリライ
ンに対して、前記第二回路が、前記第一アドレス値に基
づいて前記メモリラインを駆動するために複数個のデコ
ードしたアドレスラインのうちの１つをイネーブルさせ
る、ことを特徴とする冗長回路。
【請求項２０】請求項１３において、前記第一回路が、それと関連する欠陥を有する第二メモ
リラインに対応し、前記第一アドレス値よりも大きな第
二アドレス値を表示し、前記メモリ装置が複数個のデコードしたアドレスライン
を有しており、前記メモリアレイにおける各メモリラインに対して、前
記第二回路が、前記第一アドレス値及び前記第二アドレ
ス値に基づいて前記メモリラインを駆動するためにゼロ
又はそれ以上のデコードしたアドレスラインをイネーブ
ルさせるための選択ラインを有している、ことを特徴と
する冗長回路。
【請求項２１】請求項１３において、前記第一回路がそれと関連する欠陥を有している第二メ
モリラインに対応しており、前記第一アドレス値よりも
大きな第二アドレス値を表示し、前記メモリ装置が複数個のデコードしたアドレスライン
を有しており、前記メモリアレイにおける少なくとも１個のメモリライ
ンに対して、前記第二回路が、前記第一アドレス値及び
前記第二アドレス値に基づいて前記メモリラインを駆動
するために複数個のデコーダしたアドレスラインのうち
の１つをイネーブルさせる、ことを特徴とする冗長回
路。
【請求項２２】請求項１３において、前記第一アドレス値が欠陥性のメモリセルと関連する第
一メモリ列ラインに対応しており、前記第二回路がアサートされた欠陥性のメモリセルに関
連する行アドレスラインに基づいて前記第一アドレス値
を表示する、ことを特徴とする冗長回路。
【請求項２３】欠陥に関連するメモリ装置の少なくと
も１個のメモリラインを置換させる方法において、前記メモリ装置内において欠陥に関連する第一メモリラ
インに対応する第一アドレス値を表示し、前記メモリ装置内において初期的により高いアドレス値
に対してマッピングされているメモリラインに対して前
記第一アドレス値をマッピングする、上記各ステップを
有していることを特徴とする方法。
【請求項２４】請求項２３において、更に、前記第一
アドレス値よりも大きなアドレス値に対して初期的にマ
ッピングされている各メモリラインに対して、それに対
して初期的にマッピングされているアドレス値よりも１
つ小さなアドレス値を前記メモリラインに対してマッピ
ングする、上記ステップを有していることを特徴とする
方法。
【請求項２５】請求項２３において、更に、欠陥と関連する第二メモリラインに対応する第二アドレ
ス値を表示し、前記第二アドレス値よりも大きなアドレ
ス値に対して初期的にマッピングされているメモリライ
ンに対して前記第二アドレス値をマッピングする、上記
各ステップを有していることを特徴とする方法。
【請求項２６】請求項２５において、更に、前記第一
アドレス値よりも大きく且つ前記第二アドレス値よりも
小さなアドレス値に対して初期的にマッピングされてい
る各メモリラインに対して、それに対して初期的にマッ
ピングされているアドレス値よりも１つ小さなアドレス
値を前記メモリラインに対してマッピングする、上記ス
テップを有していることを特徴とする方法。
【請求項２７】請求項２６において、更に、前記第二
アドレス値よりも大きなアドレス値に対して初期的にマ
ッピングされている各メモリラインに対して、それに対
して初期的にマッピングされているアドレス値よりも２
つ小さなアドレス値を前記メモリラインに対してマッピ
ングする、上記ステップを有していることを特徴とする
方法。
【請求項２８】請求項２３において、前記メモリ装置
が複数個のデコードしたアドレスラインを有しており、
前記メモリアレイにおける各メモリラインに対して、本
方法が、更に、前記第一アドレス値に基づいて前記メモ
リラインを駆動するためにゼロ又はそれ以上のデコード
したアドレスラインをイネーブルさせるステップを有し
ている、ことを特徴とする方法。
【請求項２９】請求項２３において、前記メモリ装置
が複数個のデコードしたアドレスラインを有しており、
前記メモリアレイにおける少なくとも１個のメモリライ
ンに対して、本方法が、更に、前記第一アドレス値に基
づいて前記メモリラインを駆動するために複数個のデコ
ードしたアドレスラインのうちの１つをイネーブルさせ
るステップを有している、ことを特徴とする方法。
【請求項３０】請求項２３において、前記メモリ装置
が複数個のデコードしたアドレスラインを有しており、
本方法が、更に、欠陥に関連する第二メモリラインに対
応しており前記第一アドレス値よりも大きな第二アドレ
ス値を表示し、前記メモリアレイにおける各メモリラインに対して、前
記第一アドレス値及び前記第二アドレス値に基づいて前
記メモリラインを駆動するためにゼロ又はそれ以上のデ
コードしたアドレスラインをイネーブルさせる、上記各
ステップを有していることを特徴とする方法。
【請求項３１】請求項２３において、前記メモリ装置
が複数個のデコードしたアドレスラインを有しており、本方法が、更に、欠陥に関連する第二メモリラインに対
応しており前記第一アドレス値よりも大きな第二アドレ
ス値を表示し、前記メモリアレイにおける少なくとも１
個のメモリラインに対して、前記第一アドレス値及び前
記第二アドレス値に基づいて前記メモリラインを駆動す
るために１個のデコードしたアドレスラインをイネーブ
ルさせる、上記各ステップを有していることを特徴とす
る方法。