JP4685282B2 - マルチロウアドレステスト可能な半導体メモリ装置及びそのテスト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、多数本のワードラインを順次駆動しながらテストするマルチロウアドレスのテスト時にノーマルワードライン及びスペアワードラインを駆動できるワードラインドライバに関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；以下、ＤＲＡＭ）は多数個のメモリセルで構成され、このメモリセルのうち一つのメモリセルでも欠陥を有すれば、半導体メモリ装置は正常に動作できず、不良品として処理される。さらに、半導体メモリ装置の高集積化及び高速化が進んでいる最近の傾向によって、このように、欠陥セルが生じる確率は段々高まりつつある。このため、ＤＲＡＭの製造コストを決定するウェーハ収率、すなわち、一枚のウェーハ上に製造された全体チップ数に対する良品チップ数の割合にて表されるウェーハ収率が低くなりつつある。したがって、高集積メモリ装置の開発に伴い、ウェーハ収率を向上させるために欠陥セルを修正する方法が一層重大になっている。
【０００３】
欠陥セルを修正するための一つの方法として、欠陥セルを余分の他のセルに取り替えるリダンダンシー技術が用いられている。このリダンダンシー技術の代表的なものによれば、ノーマルメモリセルブロックに隣接してスペアメモリセルブロックを配置している。図１は、スペアメモリセルブロックを用いてノーマルメモリセルブロック内の欠陥セルを取り替える従来の半導体メモリ装置の一部を示したブロック図である。これを参照すれば、半導体メモリ装置１００は、複数個のメモリセルが行及び列で配列されるメモリセルブロック１１０を含み、メモリセルブロック１１０はノーマルメモリセルブロック（ＮＣＢ）とスペアメモリセルブロック（ＳＣＢ）とに分けられている。そして、半導体メモリ装置１００はノーマルメモリセルのワードラインを駆動するノーマルワードラインドライバ１２０及びスペアメモリセルのワードラインを駆動するスペアワードラインドライバ１３０をさらに含む。
【０００４】
ノーマルワードラインドライバ１２０は、図２に示されている。ノーマルワードラインドライバ１２０はプリチャージ部２１０、選択部２２０、ノーマルワードラインドライバイネーブル部２３０及び駆動部２４０を含む。ロウレベルのプリチャージ信号ＰＲＥＢが入力されると、これに応答してＰＭＯＳトランジスタ２１１、２１２がターンオンしてノードＡ及びノードＢが電源電圧ＶＣＣレベルにプリチャージされる。このプリチャージ信号ＰＲＥＢは、半導体メモリ装置１００の初期動作時にロジック“ロー”レベルにされる信号である。ロジック“ハイ”レベルとなったノードＡ及びノードＢのそれぞれは、ノーマルワードライン駆動部２４０の各インバータを通じてノーマルワードラインＮＷＥ０、ＮＷＥ１をロジック“ロー”レベルとする。ノーマルワードラインＮＷＥ０、ＮＷＥ１がロジック“ロー”レベルのときは、ノーマルメモリセルブロックＮＣＢ（図１）の内のノーマルワードラインＮＷＥ０、ＮＷＥ１に接続されたメモリセルは不活性となる。
【０００５】
ノーマルワードラインイネーブル信号ＦＢがロジック“ハイ”レベルになると、ノーマルワードラインドライバイネーブル部２３０のＮＭＯＳトランジスタ２３１がターンオンしてノーマルワードラインドライバ１２０はイネーブルになる。内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉに応答して選択部２２０のＮＭＯＳトランジスタ２２１、２２２が選択的にターンオンされる。これら内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉは外部から印加されるアドレスの組合せによって生じる信号であって、アドレスデコーダ（図示せず）を通じて生成されても良い。内部アドレス信号ＤＲＡｉＢがロジック“ハイ”レベルとなると、選択部２２０内のＮＭＯＳトランジスタ２２１がターンオンされる。これにより、ノードＡはターンオンされた選択部２２０のＮＭＯＳトランジスタ２２１及びノーマルワードラインドライバイネーブル部２３０のＮＭＯＳトランジスタ２３１を通じてロジック“ロー”レベルとなる。ノードＡがロジック“ロー”レベルになることにより、駆動部２４０のインバータを通じてノーマルワードラインＮＷＥ０はロジック“ハイ”レベルとなり、ロジック“ハイ”レベルとなったノーマルワードラインＮＷＥ０は、ノーマルメモリセルブロックＮＣＢ（図１）のメモリセルＭＣ０を選択する。このような動作タイミングは図３に示されている。
【０００６】
また、図１において、選択されたノーマルメモリセルブロックＮＣＢのメモリセルＭＣ０に欠陥がある場合、メモリセルＭＣ０はスペアメモリセルブロックＳＣＢのスペアメモリセルＳＣ０に取り替えられる。当業者には明らかなように、メモリセルのノーマル行に欠陥のあるメモリセルが存在すると、そのノーマル行全体がスペアの行と取り替えられる。このような交換動作のために、半導体メモリ装置１００はスペアメモリセルＳＣ０の行を選択するスペアワードラインドライバ１３０を備える。このスペアワードラインドライバ１３０は図４に示されている。
【０００７】
図４において、スペアワードラインドライバ１３０は図２のノーマルワードラインドライバ１２０とほぼ同様に、プリチャージ部４１０、選択部４２０、スペアワードラインイネーブル部４３０及び駆動部４４０を含む。但し、スペアワードラインドライバ１３０は、スペアワードラインドライバイネーブル信号線プリチャージ部４５０及びプログラマブルデコーダ４６０をさらに含むという点で、図１のノーマルワードラインドライバ１２０とは相違している。
【０００８】
スペアワードラインドライバイネーブル信号プリチャージ部４５０は、ロジック“ロー”レベルのプリチャージ信号ＰＲＥＢがロウレベルになるのに応答してＰＭＯＳトランジスタ４５１がターンオンされて、第１スペアワードラインドライバイネーブル信号Ｆがロジック“ハイ”レベルとなる。このとき、多数個のヒューズＦ１、Ｆ２を備えるプログラマブルデコーダ４６０において、ノーマルメモリセルブロックＮＣＢ内の欠陥セルを選択する内部アドレスＤＲＡｉＢ、ＤＡＲｉに対応するヒューズＦ１、Ｆ２が選択的に切断される。例えば、内部アドレス信号ＤＲＡｉＢによって選択されるノーマルメモリセルブロックＮＣＢのメモリセルに欠陥がある場合、プログラマブルデコーダ４６０内のヒューズＦ１が切れる。このため、ロジック“ハイ”レベルの内部アドレス信号ＤＲＡｉＢに応答してＮＭＯＳトランジスタ４６１がターンオンされても、ヒューズＦ１が切れているため、スペアワードラインドライバイネーブル信号Ｆはロジック“ロー”レベルにならない。
【０００９】
この後、第２スペアワードラインイネーブル信号ＰＲＡＤがロジック“ハイ”レベルになると、スペアワードラインイネーブル部４３０のＮＭＯＳトランジスタ４３１がターンオンされる。これによりノードＣは、ロジック“ハイ”レベルの第１スペアワードラインドライバイネーブル信号Ｆによってターンオンされている選択部４２０のＮＭＯＳトランジスタ４２１及びロジック“ハイ”レベルの第２スペアワードラインイネーブル信号ＰＲＡＤによってターンオンされているスペアワードラインドライバイネーブル部４３０のＮＭＯＳトランジスタ４３１を通じてロジック“ロー”レベルとなる。ノードＣがロジック“ロー”レベルになることにより、駆動部４４０のインバータを通じスペアワードラインＳＷＥはロジック“ハイ”レベルとなる。ロジック“ハイ”レベルのスペアワードラインＳＷＥにより、スペアメモリセルブロックＳＣＢのスペアメモリセルＳＣ０が選択される。こうしてノーマルメモリセルブロックＮＣＢ（図１）の欠陥メモリセルＭＣ０が、このスペアメモリセルＳＣ０に置き換えられることになる。
【００１０】
一方、このような半導体メモリ装置１００は、欠陥セルのテストを通じてその動作が確認されることになる。特に、メモリセルの良否をテストする過程は、数多くのメモリセルをテストするため、テスト時間がたくさんかかる。テスト時間を縮めるための方法として、一回の命令に応答して多数本のワードラインを順次駆動しつつテストするマルチロウアドレステスト方法がある。
【００１１】
ところで、このようなテスト方法でテストをすれば、下記のような問題点が生じる。これを図５を参照して説明する。先ず、ノーマルメモリセルブロック内の欠陥セルをアドレッシングする内部アドレスをＤＲＡｉＢとする。このマルチロウアドレステストの間、欠陥の無いセルをアドレッシングする内部アドレス、すなわち、ＤＲＡｉ半導体メモリ素子に入力されるとノーマルワードラインＮＷＥがイネーブルされ、第１スペアワードラインドライバイネーブル信号Ｆがハイレベルからロジック“ロー”レベルとなる。これは、図４のプログラマブルデコーダ４６０内のＮＭＯＳトランジスタ４６２が、アドレス信号ＤＲＡｉによってターンオンされたからである。
【００１２】
この後、欠陥セルをアドレッシングする内部アドレスＤＲＡｉＢが入力されると、正常に第１スペアワードラインドライバイネーブル信号Ｆがロジック“ハイ”レベルとなって、選択部４２０をターンオンさせなければならないにも拘わらず、アドレス信号ＤＲＡｉが入力された後も第１スペアワードラインドライバイネーブル信号Ｆはロジック“ロー”レベルをそのまま維持する。このため、内部アドレスＤＲＡｉＢが入力される時、スペアワードラインＳＷＥをイネーブルにできないという問題が生じてくる。このような現象は、テスト時間を縮めるために、ノーマルワードラインＮＷＥ及びスペアワードラインＳＷＥを順次イネーブルにしながらテストしようとする目的に応えなくなるという結果となる。そして、このような現象はテストを始めるときに限らず、テスト中にも生じうる。
【００１３】
したがって、テスト時間を縮めるために多数本のワードラインを順次駆動しつつテストする間に、ノーマルワードライン及びスペアワードラインを正常にイネーブルできる半導体メモリ装置が望まれる。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、一回の命令に多数本のワードラインを順次駆動しつつテストする間に、ノーマルワードライン及びスペアワードラインを正常にイネーブルにできる半導体メモリ装置を提供することである。
【００１５】
本発明の他の目的は、前記半導体メモリ装置のテスト方法を提供することである。
【００１６】
前記目的を達成するために、本発明は、
複数個のノーマルメモリセルの行及びスペアメモリセルの少なくとも一つの行に電気的に接続されたワードラインドライバ回路を備え、
前記ワードラインドライバ回路は、
前記複数個のノーマルメモリセルの行に電気的に接続されるノーマルワードラインドライバと、
前記スペアメモリセルの少なくとも一つの行に電気的に接続されるスペアワードラインドライバとを備え、
前記スペアワードラインドライバは、
複数個のロウアドレス信号に応答してスペアワードラインドライバイネーブル信号を生じるプログラマブルアドレスデコーダと、
前記スペアワードラインドライバイネーブル信号に応答する選択スイッチと、
前記スペアワードラインドライバの初期動作時に生じるプリチャージ信号に応答して前記スペアワードラインドライバイネーブル信号をプリチャージするとともに、メモリ装置がマルチロウアドレステストを行う間にマルチロウアドレステスト中を示すマルチロウアドレステスト信号がアクティブの状態で少なくとも一つのロウアドレスが出力されるタイミングで、前記スペアワードラインドライバイネーブル信号をプリチャージするためのパルス信号を発生するスペアワードラインドライバイネーブル信号プリチャージ部とを備えることを特徴とする。
【００１７】
本発明の一実施形態によるスペアワードラインドライバは、スペアワードラインイネーブル信号に応答してスペアワードラインドライバをアクティブにしてスペアワードラインをイネーブルにする選択部と、欠陥セルのアドレス信号によって多数個のヒューズを選択的に切断してスペアワードラインイネーブル信号を生成するプログラマブルデコーダと、マルチロウアドレステストであることを示すマルチロウアドレステスト信号及びアドレス信号によって生じるロウアクティブ命令信号に応答してスペアワードラインイネーブル信号をプリチャージするスペアワードラインイネーブル信号プリチャージ部とを備える。
【００１８】
本発明の他の実施形態によるスペアワードラインドライバは、スペアワードラインイネーブル信号に応答してスペアワードラインドライバをアクティブにしてスペアワードラインをイネーブルにする選択部と、欠陥セルのアドレス信号によって多数個のヒューズを選択的に切断してスペアワードラインイネーブル信号を生成するプログラマブルデコーダと、マルチロウアドレステスト信号がアクティブである間にアドレス信号の遷移に応答してスペアワードラインイネーブル信号をプリチャージするスペアワードラインイネーブル信号プリチャージ部とを備える。
【００１９】
前記他の目的を達成するために、本発明の一実施形態は、多数本のワードラインを順次イネーブルにしながらテストするマルチロウアドレステストが可能な半導体メモリ装置において、半導体メモリ装置のテスト方法は、入力されるアドレス信号に応答してノーマルメモリセルブロック内のメモリセルのワードラインを駆動する工程と、ノーマルメモリセルブロックのメモリセルが欠陥セルである場合、欠陥セルのアドレス信号に該当するプログラマブルデコーダ内の多数個のヒューズを選択的に切ってスペアワードラインイネーブル信号を生じさせる工程と、マルチロウアドレステストであることを示すマルチロウアドレステスト信号及びアドレス信号によって生じるロウアクティブ命令信号に応答してスペアワードラインイネーブル信号をプリチャージさせる工程と、スペアワードラインイネーブル信号に応答して欠陥セルを取り替えるスペアメモリセルブロックのスペアセルのスペアワードラインをイネーブルにする工程とを備える。
【００２０】
前記他の目的を達成するために、本発明の他の実施の形態は、多数本のワードラインを順次イネーブルにしながらテストするマルチロウアドレステストが可能な半導体メモリ装置において、半導体メモリ装置のテスト方法は、入力されるアドレス信号に応答してノーマルメモリセルブロック内のメモリセルのワードラインを駆動する工程と、ノーマルメモリセルブロックのメモリセルが欠陥セルである場合、欠陥セルのアドレス信号に該当するプログラマブルデコーダ内の多数個のヒューズを選択的に切ってスペアワードラインイネーブル信号を生じさせる工程と、マルチロウアドレステストであることを示すマルチロウアドレステスト信号がアクティブである間にアドレス信号の遷移に応答してスペアワードラインイネーブル信号をプリチャージさせる工程と、スペアワードラインイネーブル信号に応答して前記欠陥セルを取り替えるスペアメモリセルブロックのスペアセルのスペアワードラインをイネーブルにさせる工程とを含む。
【００２１】
このように、本発明は、マルチロウアドレステスト時に、ロウアクティブ命令信号がアクティブにされる時ごとに、或いはアドレス信号が変わる時ごとにスペアワードラインドライバイネーブル信号がプリチャージされるため、ノーマルワードライン及びスペアワードラインを順次イネーブルさせながらメモリセルをテストすることが可能である。
【００２２】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分理解するために、本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照して以下に説明する。
【００２３】
以下、添付した図面に基づき本発明の望ましい実施の形態を説明することによって、本発明を詳細に説明する。各図面に対し、同一の参照符号は同一の要素であることを表わす。
【００２４】
本実施の形態は、図１で説明された半導体メモリ装置１００において、スペアワードラインドライバ１３０に関して説明する。特に、スペアワードラインドライバ１３０を示している図４のスペアワードラインドライバイネーブル信号プリチャージ部４５０に関して説明する。したがって、本実施の形態に係る半導体メモリ装置は、スペアワードラインドライバイネーブル信号プリチャージ部４５０のほかに、図１の半導体メモリ装置１００に含まれる構成要素、すなわち、ノーマルメモリセルブロックＭＣＢ、スペアメモリセルブロックＳＣＢ、ノーマルワードラインドライバ１２０及びスペアワードライドライバ１３０を含む。そして、図４のスペアワードラインドライバ１３０内のプリチャージ部４１０（図４）、選択部４２０（図４）、スペアワードラインリセット部４３０（図４）、ドライバ４４０（図４）及びプログラマブル４６０（図４）も含む。したがって、スペアワードラインドライバイネーブル信号プリチャージ部を除いた残りの構成要素は既に説明されているため、説明の重複を避けるためにこれらに関する具体的な説明は省かれる。
【００２５】
図６は、本発明の一実施の形態によるスペアワードラインドライバイネーブル信号プリチャージ部を示した図である。これを参照すれば、スペアワードラインドライバイネーブル信号プリチャージ部６５０は、図４のスペアワードラインドライバイネーブル信号プリチャージ部４５０（この実施の形態では、"第１スペアワードラインドライバイネーブル信号プリチャージ部４５０"と称する）のほかに、第２スペアワードラインドライバイネーブル信号プリチャージ６５２をさらに含む。
【００２６】
第１スペアワードラインドライバイネーブル信号プリチャージ部４５０は、ロジック“ロー”レベルのプリチャージ信号ＰＲＥＢに応答してＰＭＯＳトランジスタ４５１がターンオンされて第１スペアワードラインドライバイネーブル信号Ｆはロジック“ハイ”レベルとなる。このプリチャージ信号ＰＲＥＢは通常の半導体メモリ装置、例えば、ＤＲＡＭの動作において、一本のワードラインがイネーブルされた後、次のワードラインがイネーブルされる前にロウレベルになってからハイレベルにされる信号である。ところで、プリチャージ信号ＰＲＥＢは一回の命令に多数本のワードラインを順次駆動しつつテストする間（以下、"マルチロウアドレステスト"と称する）には活性化、即ち、ロウレベルにされない。すなわち、第１番目のワードラインを駆動する前に一回だけロウレベルにされた後にハイレベルにされ、これ以降ではロウレベルにされない。これが、従来の多数本のワードラインを順次駆動しつつテストする間に、スペアワードラインＳＷＥがイネーブルできないという問題点をもたらす原因であった。
【００２７】
この問題点を解決するために、第２スペアワードラインドライバイネーブル信号プリチャージ部６５２は、ロウアクティブ命令信号ＰＲＡ及びマルチロウアドレステスト信号ＭＲＡＤに応答する２−入力ＮＡＮＤゲート６５４、及び２−入力ＮＡＮＤゲートの出力に応答するＰＭＯＳトランジスタ６５６を備える。ロウアクティブ命令信号ＰＲＡは、ローアドレスストローブ信号／ＲＡＳ及びアドレス信号などの、通常のＤＲＡＭ制御信号であって、入力アドレス信号に基づく時間のパルス信号である。
【００２８】
第２スペアワードラインドライバイネーブル信号プリチャージ部６５２の動作は、下記の通りである。マルチロウアドレステストであることを示すマルチロウアドレステスト信号ＭＲＡＤがロジック“ハイ”レベル（アクティブ）にされると、ロジック“ハイ”レベルのロウアクティブ命令信号ＰＲＡに応答してノードＤはロジック“ロー”レベルとなる。ロジック“ロー”レベルのノードＤに応答してＰＭＯＳトランジスタ６５６がターンオンされて第１スペアワードラインドライバイネーブル信号Ｆが、電源電圧ＶＣＣレベルにプリチャージされる。これは、マルチロウアドレステスト時にロウアクティブ命令信号ＰＲＡがロジック“ハイ”レベルのパルスとして生じる時ごとに第１スペアワードラインドライバイネーブル信号Ｆがプリチャージングされることを意味する。これはＰＭＯＳトランジスタ４５１の状態とは無関係に行われる。
【００２９】
図７は、図６の動作タイミングを示した図である。図７の説明に先立って、ノーマルメモリセルブロック内の欠陥セルをアドレッシングする内部アドレスをＤＲＡｉＢとし、欠陥のないセルをアドレッシングする内部アドレスをＤＲＡｉとする。テスト時にマルチロウアドレステスト信号ＭＲＡＤがロジック“ハイ”レベル（アクティブ）にされた後、ＤＲＡｉが入れば、ノーマルワードラインＮＷＥ１がイネーブルされる。このとき、ロウアクティブ命令信号ＰＲＡがＤＲＡｉと共にロジック“ハイ”レベルになってノードＤはロジック“ロー”レベルとなる。このため、第１スペアワードラインドライバイネーブル信号Ｆはロジック“ハイ”レベルにプリチャージされる。これは、プリチャージ信号ＰＲＥＢがマルチロウアドレスのテスト中にロウレベルにされず、第１スペアワードラインドライバイネーブル信号Ｆがロジック“ロー”レベルを維持してしまうという従来の問題点を解決するということを意味する。
【００３０】
この後、ＤＲＡｉＢが入力されると、図４のプログラマブルデコーダ４６０のコーディングに応答して第１スペアワードラインドライバイネーブル信号Ｆはロジック“ハイ”レバルとなって、選択部４２０（図４）をターンオンさせる。このため、図４のノードＣはロジック“ハイ”レベルの第１スペアワードラインドライバイネーブル信号Ｆによりターンオンされた選択部４２０のＮＭＯＳトランジスタ４２１及びロジック“ハイ”レベルの第２スペアワードラインイネーブル信号ＰＲＡＤによってターンオンされたスペアワードラインドライバイネーブル部４３０のＮＭＯＳトランジスタ４３１を通じてロジック“ロー”レベルとなる。ノードＣがロジック“ロー”レベルになることにより、スペアワードライン駆動部４４０のインバータを通じてスペアワードラインＳＷＥはロジック“ハイ”レベル（アクティブ）になる。こうしてスペアワードラインＳＷＥがロジック“ハイ”レベルになることにより、ノーマルメモリセルブロックＮＣＢ（図１）の欠陥メモリセルＭＣ０を取り替えてスペアメモリセルブロックＳＣＢのスペアメモリセルＳＣ０を選択する。
【００３１】
したがって、図７のタイミング図に示したように、第１スペアワードラインドライバイネーブル信号Ｆは、ロウアクティブ命令信号ＰＲＡがハイレベルになるごとにプリチャージされるため、マルチロウアドレスのテスト時にノーマルワードラインＮＷＥ及びスペアワードラインＳＷＥが正常にイネーブルされる。
【００３２】
図８は、図６の第２スペアワードラインドライバイネーブル信号プリチャージ部６５２の他の実施の形態を示した図である。これを参照すれば、第２スペアワードラインドライバイネーブル信号プリチャージ部６５２’は、マルチロウアドレステスト信号ＭＲＡＤがロジック“ハイ”レベルになる時にノードＥがロジック“ロー”レベルとなって３-入力ＮＯＲゲート８０２は内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉに応答して動作することになる。この後、３-入力ＮＯＲゲート８０２の出力及びこれに接続される遅延部８０３の出力が２-入力ＮＯＲゲート８０４に入力されるが、２-入力ＮＯＲゲート８０４の出力は、遅延部８０３の遅延時間に該当する幅を有するパルス信号を出力する。この２-入力ＮＯＲゲート８０４の出力は、インバータ８０５を通じて図６のノードＤのロジックレベルを決定する。ノードＤのロジックレベルに応答して、図６のＰＭＯＳトランジスタ６５６がターンオンされると、第１スペアワードラインドライバイネーブル信号Ｆがプリチャージされる。この後の動作は既に説明した図４のスペアワードラインドライバの動作とほぼ同じである。
【００３３】
この第２スペアワードラインドライバイネーブル信号プリチャージ部６５２’の動作タイミングを図４と結びつけて示すと図９の通りである。図９の動作タイミング図は、図７の動作タイミング図とほぼ同じである。但し、第２スペアワードラインドライバイネーブル信号プリチャージ部６５２’のノードＤがロジック“ロー”レベルとなって第１スペアワードラインドライバイネーブル信号Ｆをプリチャージさせる区間が、図８の遅延部８０３の遅延時間に該当するという点で違いがある。これは、内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉが変わる時ごとに第１スペアワードラインドライバイネーブル信号Ｆがプリチャージされるものであって、マルチロウアドレスのテスト時にノーマルワードラインＮＷＥ及びスペアワードラインＳＷＥが順次イネーブルされることを意味する。
【００３４】
したがって、本実施の形態によれば、スペアワードラインドライバは、マルチロウアドレスのテスト時に、ロウアクティブ命令信号ＰＲＡがハイレベルになるごとに、または内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉが変わる時ごとに、第１スペアワードラインドライバイネーブル信号Ｆをプリチャージさせる。このため、ノーマルワードラインＮＷＥ及びスペアワードラインＳＷＥを正常にイネーブルにしながらメモリセルをテストできることになる。
【００３５】
本発明は図面に示された一実施の形態を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施の形態が可能であることは言うまでもない。よって、本発明の真の技術的な保護範囲は請求範囲の技術的な思想によって定まるべきである。
【００３６】
【発明の効果】
以上説明したように本発明によれば、一回の命令で多数本のワードラインを順次駆動しつつテストする間に、ノーマルワードライン及びスペアワードラインを正常にイネーブルにできるという効果がある。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の一部を示した図である。
【図２】図１のノーマルワードラインドライバを示した図である。
【図３】図２のノーマルワードラインドライバの動作タイミングを示した図である。
【図４】図１のスペアワードラインドライバを示した図である。
【図５】図４のスペアワードラインドライバの動作タイミングを示した図である。
【図６】本発明の一実施の形態によるスペアワードラインドライバイネーブル信号プリチャージ部を示した図である。
【図７】図６の動作タイミングを示した図である。
【図８】本発明の他の実施の形態による第２スペアワードラインドライバイネーブル信号プリチャージ部を示した図である。
【図９】図８の動作タイミングを示した図である。
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、多数本のワードラインを順次駆動しながらテストするマルチロウアドレスのテスト時にノーマルワードライン及びスペアワードラインを駆動できるワードラインドライバに関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；以下、ＤＲＡＭ）は多数個のメモリセルで構成され、このメモリセルのうち一つのメモリセルでも欠陥を有すれば、半導体メモリ装置は正常に動作できず、不良品として処理される。さらに、半導体メモリ装置の高集積化及び高速化が進んでいる最近の傾向によって、このように、欠陥セルが生じる確率は段々高まりつつある。このため、ＤＲＡＭの製造コストを決定するウェーハ収率、すなわち、一枚のウェーハ上に製造された全体チップ数に対する良品チップ数の割合にて表されるウェーハ収率が低くなりつつある。したがって、高集積メモリ装置の開発に伴い、ウェーハ収率を向上させるために欠陥セルを修正する方法が一層重大になっている。
【０００３】
欠陥セルを修正するための一つの方法として、欠陥セルを余分の他のセルに取り替えるリダンダンシー技術が用いられている。このリダンダンシー技術の代表的なものによれば、ノーマルメモリセルブロックに隣接してスペアメモリセルブロックを配置している。図１は、スペアメモリセルブロックを用いてノーマルメモリセルブロック内の欠陥セルを取り替える従来の半導体メモリ装置の一部を示したブロック図である。これを参照すれば、半導体メモリ装置１００は、複数個のメモリセルが行及び列で配列されるメモリセルブロック１１０を含み、メモリセルブロック１１０はノーマルメモリセルブロック（ＮＣＢ）とスペアメモリセルブロック（ＳＣＢ）とに分けられている。そして、半導体メモリ装置１００はノーマルメモリセルのワードラインを駆動するノーマルワードラインドライバ１２０及びスペアメモリセルのワードラインを駆動するスペアワードラインドライバ１３０をさらに含む。
【０００４】
ノーマルワードラインドライバ１２０は、図２に示されている。ノーマルワードラインドライバ１２０はプリチャージ部２１０、選択部２２０、ノーマルワードラインドライバイネーブル部２３０及び駆動部２４０を含む。ロウレベルのプリチャージ信号ＰＲＥＢが入力されると、これに応答してＰＭＯＳトランジスタ２１１、２１２がターンオンしてノードＡ及びノードＢが電源電圧ＶＣＣレベルにプリチャージされる。このプリチャージ信号ＰＲＥＢは、半導体メモリ装置１００の初期動作時にロジック“ロー”レベルにされる信号である。ロジック“ハイ”レベルとなったノードＡ及びノードＢのそれぞれは、ノーマルワードライン駆動部２４０の各インバータを通じてノーマルワードラインＮＷＥ０、ＮＷＥ１をロジック“ロー”レベルとする。ノーマルワードラインＮＷＥ０、ＮＷＥ１がロジック“ロー”レベルのときは、ノーマルメモリセルブロックＮＣＢ（図１）の内のノーマルワードラインＮＷＥ０、ＮＷＥ１に接続されたメモリセルは不活性となる。
【０００５】
ノーマルワードラインイネーブル信号ＦＢがロジック“ハイ”レベルになると、ノーマルワードラインドライバイネーブル部２３０のＮＭＯＳトランジスタ２３１がターンオンしてノーマルワードラインドライバ１２０はイネーブルになる。内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉに応答して選択部２２０のＮＭＯＳトランジスタ２２１、２２２が選択的にターンオンされる。これら内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉは外部から印加されるアドレスの組合せによって生じる信号であって、アドレスデコーダ（図示せず）を通じて生成されても良い。内部アドレス信号ＤＲＡｉＢがロジック“ハイ”レベルとなると、選択部２２０内のＮＭＯＳトランジスタ２２１がターンオンされる。これにより、ノードＡはターンオンされた選択部２２０のＮＭＯＳトランジスタ２２１及びノーマルワードラインドライバイネーブル部２３０のＮＭＯＳトランジスタ２３１を通じてロジック“ロー”レベルとなる。ノードＡがロジック“ロー”レベルになることにより、駆動部２４０のインバータを通じてノーマルワードラインＮＷＥ０はロジック“ハイ”レベルとなり、ロジック“ハイ”レベルとなったノーマルワードラインＮＷＥ０は、ノーマルメモリセルブロックＮＣＢ（図１）のメモリセルＭＣ０を選択する。このような動作タイミングは図３に示されている。
【０００６】
また、図１において、選択されたノーマルメモリセルブロックＮＣＢのメモリセルＭＣ０に欠陥がある場合、メモリセルＭＣ０はスペアメモリセルブロックＳＣＢのスペアメモリセルＳＣ０に取り替えられる。当業者には明らかなように、メモリセルのノーマル行に欠陥のあるメモリセルが存在すると、そのノーマル行全体がスペアの行と取り替えられる。このような交換動作のために、半導体メモリ装置１００はスペアメモリセルＳＣ０の行を選択するスペアワードラインドライバ１３０を備える。このスペアワードラインドライバ１３０は図４に示されている。
【０００７】
図４において、スペアワードラインドライバ１３０は図２のノーマルワードラインドライバ１２０とほぼ同様に、プリチャージ部４１０、選択部４２０、スペアワードラインイネーブル部４３０及び駆動部４４０を含む。但し、スペアワードラインドライバ１３０は、スペアワードラインドライバイネーブル信号線プリチャージ部４５０及びプログラマブルデコーダ４６０をさらに含むという点で、図１のノーマルワードラインドライバ１２０とは相違している。
【０００８】
スペアワードラインドライバイネーブル信号プリチャージ部４５０は、ロジック“ロー”レベルのプリチャージ信号ＰＲＥＢがロウレベルになるのに応答してＰＭＯＳトランジスタ４５１がターンオンされて、第１スペアワードラインドライバイネーブル信号Ｆがロジック“ハイ”レベルとなる。このとき、多数個のヒューズＦ１、Ｆ２を備えるプログラマブルデコーダ４６０において、ノーマルメモリセルブロックＮＣＢ内の欠陥セルを選択する内部アドレスＤＲＡｉＢ、ＤＡＲｉに対応するヒューズＦ１、Ｆ２が選択的に切断される。例えば、内部アドレス信号ＤＲＡｉＢによって選択されるノーマルメモリセルブロックＮＣＢのメモリセルに欠陥がある場合、プログラマブルデコーダ４６０内のヒューズＦ１が切れる。このため、ロジック“ハイ”レベルの内部アドレス信号ＤＲＡｉＢに応答してＮＭＯＳトランジスタ４６１がターンオンされても、ヒューズＦ１が切れているため、スペアワードラインドライバイネーブル信号Ｆはロジック“ロー”レベルにならない。
【０００９】
この後、第２スペアワードラインイネーブル信号ＰＲＡＤがロジック“ハイ”レベルになると、スペアワードラインイネーブル部４３０のＮＭＯＳトランジスタ４３１がターンオンされる。これによりノードＣは、ロジック“ハイ”レベルの第１スペアワードラインドライバイネーブル信号Ｆによってターンオンされている選択部４２０のＮＭＯＳトランジスタ４２１及びロジック“ハイ”レベルの第２スペアワードラインイネーブル信号ＰＲＡＤによってターンオンされているスペアワードラインドライバイネーブル部４３０のＮＭＯＳトランジスタ４３１を通じてロジック“ロー”レベルとなる。ノードＣがロジック“ロー”レベルになることにより、駆動部４４０のインバータを通じスペアワードラインＳＷＥはロジック“ハイ”レベルとなる。ロジック“ハイ”レベルのスペアワードラインＳＷＥにより、スペアメモリセルブロックＳＣＢのスペアメモリセルＳＣ０が選択される。こうしてノーマルメモリセルブロックＮＣＢ（図１）の欠陥メモリセルＭＣ０が、このスペアメモリセルＳＣ０に置き換えられることになる。
【００１０】
一方、このような半導体メモリ装置１００は、欠陥セルのテストを通じてその動作が確認されることになる。特に、メモリセルの良否をテストする過程は、数多くのメモリセルをテストするため、テスト時間がたくさんかかる。テスト時間を縮めるための方法として、一回の命令に応答して多数本のワードラインを順次駆動しつつテストするマルチロウアドレステスト方法がある。
【００１１】
ところで、このようなテスト方法でテストをすれば、下記のような問題点が生じる。これを図５を参照して説明する。先ず、ノーマルメモリセルブロック内の欠陥セルをアドレッシングする内部アドレスをＤＲＡｉＢとする。このマルチロウアドレステストの間、欠陥の無いセルをアドレッシングする内部アドレス、すなわち、ＤＲＡｉ半導体メモリ素子に入力されるとノーマルワードラインＮＷＥがイネーブルされ、第１スペアワードラインドライバイネーブル信号Ｆがハイレベルからロジック“ロー”レベルとなる。これは、図４のプログラマブルデコーダ４６０内のＮＭＯＳトランジスタ４６２が、アドレス信号ＤＲＡｉによってターンオンされたからである。
【００１２】
この後、欠陥セルをアドレッシングする内部アドレスＤＲＡｉＢが入力されると、正常に第１スペアワードラインドライバイネーブル信号Ｆがロジック“ハイ”レベルとなって、選択部４２０をターンオンさせなければならないにも拘わらず、アドレス信号ＤＲＡｉが入力された後も第１スペアワードラインドライバイネーブル信号Ｆはロジック“ロー”レベルをそのまま維持する。このため、内部アドレスＤＲＡｉＢが入力される時、スペアワードラインＳＷＥをイネーブルにできないという問題が生じてくる。このような現象は、テスト時間を縮めるために、ノーマルワードラインＮＷＥ及びスペアワードラインＳＷＥを順次イネーブルにしながらテストしようとする目的に応えなくなるという結果となる。そして、このような現象はテストを始めるときに限らず、テスト中にも生じうる。
【００１３】
したがって、テスト時間を縮めるために多数本のワードラインを順次駆動しつつテストする間に、ノーマルワードライン及びスペアワードラインを正常にイネーブルできる半導体メモリ装置が望まれる。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、一回の命令に多数本のワードラインを順次駆動しつつテストする間に、ノーマルワードライン及びスペアワードラインを正常にイネーブルにできる半導体メモリ装置を提供することである。
【００１５】
本発明の他の目的は、前記半導体メモリ装置のテスト方法を提供することである。
【００１６】
前記目的を達成するために、本発明は、
複数個のノーマルメモリセルの行及びスペアメモリセルの少なくとも一つの行に電気的に接続されたワードラインドライバ回路を備え、
前記ワードラインドライバ回路は、
前記複数個のノーマルメモリセルの行に電気的に接続されるノーマルワードラインドライバと、
前記スペアメモリセルの少なくとも一つの行に電気的に接続されるスペアワードラインドライバとを備え、
前記スペアワードラインドライバは、
複数個のロウアドレス信号に応答してスペアワードラインドライバイネーブル信号を生じるプログラマブルアドレスデコーダと、
前記スペアワードラインドライバイネーブル信号に応答する選択スイッチと、
前記スペアワードラインドライバの初期動作時に生じるプリチャージ信号に応答して前記スペアワードラインドライバイネーブル信号をプリチャージするとともに、メモリ装置がマルチロウアドレステストを行う間にマルチロウアドレステスト中を示すマルチロウアドレステスト信号がアクティブの状態で少なくとも一つのロウアドレスが出力されるタイミングで、前記スペアワードラインドライバイネーブル信号をプリチャージするためのパルス信号を発生するスペアワードラインドライバイネーブル信号プリチャージ部とを備えることを特徴とする。
【００１７】
本発明の一実施形態によるスペアワードラインドライバは、スペアワードラインイネーブル信号に応答してスペアワードラインドライバをアクティブにしてスペアワードラインをイネーブルにする選択部と、欠陥セルのアドレス信号によって多数個のヒューズを選択的に切断してスペアワードラインイネーブル信号を生成するプログラマブルデコーダと、マルチロウアドレステストであることを示すマルチロウアドレステスト信号及びアドレス信号によって生じるロウアクティブ命令信号に応答してスペアワードラインイネーブル信号をプリチャージするスペアワードラインイネーブル信号プリチャージ部とを備える。
【００１８】
本発明の他の実施形態によるスペアワードラインドライバは、スペアワードラインイネーブル信号に応答してスペアワードラインドライバをアクティブにしてスペアワードラインをイネーブルにする選択部と、欠陥セルのアドレス信号によって多数個のヒューズを選択的に切断してスペアワードラインイネーブル信号を生成するプログラマブルデコーダと、マルチロウアドレステスト信号がアクティブである間にアドレス信号の遷移に応答してスペアワードラインイネーブル信号をプリチャージするスペアワードラインイネーブル信号プリチャージ部とを備える。
【００１９】
前記他の目的を達成するために、本発明の一実施形態は、多数本のワードラインを順次イネーブルにしながらテストするマルチロウアドレステストが可能な半導体メモリ装置において、半導体メモリ装置のテスト方法は、入力されるアドレス信号に応答してノーマルメモリセルブロック内のメモリセルのワードラインを駆動する工程と、ノーマルメモリセルブロックのメモリセルが欠陥セルである場合、欠陥セルのアドレス信号に該当するプログラマブルデコーダ内の多数個のヒューズを選択的に切ってスペアワードラインイネーブル信号を生じさせる工程と、マルチロウアドレステストであることを示すマルチロウアドレステスト信号及びアドレス信号によって生じるロウアクティブ命令信号に応答してスペアワードラインイネーブル信号をプリチャージさせる工程と、スペアワードラインイネーブル信号に応答して欠陥セルを取り替えるスペアメモリセルブロックのスペアセルのスペアワードラインをイネーブルにする工程とを備える。
【００２０】
前記他の目的を達成するために、本発明の他の実施の形態は、多数本のワードラインを順次イネーブルにしながらテストするマルチロウアドレステストが可能な半導体メモリ装置において、半導体メモリ装置のテスト方法は、入力されるアドレス信号に応答してノーマルメモリセルブロック内のメモリセルのワードラインを駆動する工程と、ノーマルメモリセルブロックのメモリセルが欠陥セルである場合、欠陥セルのアドレス信号に該当するプログラマブルデコーダ内の多数個のヒューズを選択的に切ってスペアワードラインイネーブル信号を生じさせる工程と、マルチロウアドレステストであることを示すマルチロウアドレステスト信号がアクティブである間にアドレス信号の遷移に応答してスペアワードラインイネーブル信号をプリチャージさせる工程と、スペアワードラインイネーブル信号に応答して前記欠陥セルを取り替えるスペアメモリセルブロックのスペアセルのスペアワードラインをイネーブルにさせる工程とを含む。
【００２１】
このように、本発明は、マルチロウアドレステスト時に、ロウアクティブ命令信号がアクティブにされる時ごとに、或いはアドレス信号が変わる時ごとにスペアワードラインドライバイネーブル信号がプリチャージされるため、ノーマルワードライン及びスペアワードラインを順次イネーブルさせながらメモリセルをテストすることが可能である。
【００２２】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分理解するために、本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照して以下に説明する。
【００２３】
以下、添付した図面に基づき本発明の望ましい実施の形態を説明することによって、本発明を詳細に説明する。各図面に対し、同一の参照符号は同一の要素であることを表わす。
【００２４】
本実施の形態は、図１で説明された半導体メモリ装置１００において、スペアワードラインドライバ１３０に関して説明する。特に、スペアワードラインドライバ１３０を示している図４のスペアワードラインドライバイネーブル信号プリチャージ部４５０に関して説明する。したがって、本実施の形態に係る半導体メモリ装置は、スペアワードラインドライバイネーブル信号プリチャージ部４５０のほかに、図１の半導体メモリ装置１００に含まれる構成要素、すなわち、ノーマルメモリセルブロックＭＣＢ、スペアメモリセルブロックＳＣＢ、ノーマルワードラインドライバ１２０及びスペアワードライドライバ１３０を含む。そして、図４のスペアワードラインドライバ１３０内のプリチャージ部４１０（図４）、選択部４２０（図４）、スペアワードラインリセット部４３０（図４）、ドライバ４４０（図４）及びプログラマブル４６０（図４）も含む。したがって、スペアワードラインドライバイネーブル信号プリチャージ部を除いた残りの構成要素は既に説明されているため、説明の重複を避けるためにこれらに関する具体的な説明は省かれる。
【００２５】
図６は、本発明の一実施の形態によるスペアワードラインドライバイネーブル信号プリチャージ部を示した図である。これを参照すれば、スペアワードラインドライバイネーブル信号プリチャージ部６５０は、図４のスペアワードラインドライバイネーブル信号プリチャージ部４５０（この実施の形態では、"第１スペアワードラインドライバイネーブル信号プリチャージ部４５０"と称する）のほかに、第２スペアワードラインドライバイネーブル信号プリチャージ６５２をさらに含む。
【００２６】
第１スペアワードラインドライバイネーブル信号プリチャージ部４５０は、ロジック“ロー”レベルのプリチャージ信号ＰＲＥＢに応答してＰＭＯＳトランジスタ４５１がターンオンされて第１スペアワードラインドライバイネーブル信号Ｆはロジック“ハイ”レベルとなる。このプリチャージ信号ＰＲＥＢは通常の半導体メモリ装置、例えば、ＤＲＡＭの動作において、一本のワードラインがイネーブルされた後、次のワードラインがイネーブルされる前にロウレベルになってからハイレベルにされる信号である。ところで、プリチャージ信号ＰＲＥＢは一回の命令に多数本のワードラインを順次駆動しつつテストする間（以下、"マルチロウアドレステスト"と称する）には活性化、即ち、ロウレベルにされない。すなわち、第１番目のワードラインを駆動する前に一回だけロウレベルにされた後にハイレベルにされ、これ以降ではロウレベルにされない。これが、従来の多数本のワードラインを順次駆動しつつテストする間に、スペアワードラインＳＷＥがイネーブルできないという問題点をもたらす原因であった。
【００２７】
この問題点を解決するために、第２スペアワードラインドライバイネーブル信号プリチャージ部６５２は、ロウアクティブ命令信号ＰＲＡ及びマルチロウアドレステスト信号ＭＲＡＤに応答する２−入力ＮＡＮＤゲート６５４、及び２−入力ＮＡＮＤゲートの出力に応答するＰＭＯＳトランジスタ６５６を備える。ロウアクティブ命令信号ＰＲＡは、ローアドレスストローブ信号／ＲＡＳ及びアドレス信号などの、通常のＤＲＡＭ制御信号であって、入力アドレス信号に基づく時間のパルス信号である。
【００２８】
第２スペアワードラインドライバイネーブル信号プリチャージ部６５２の動作は、下記の通りである。マルチロウアドレステストであることを示すマルチロウアドレステスト信号ＭＲＡＤがロジック“ハイ”レベル（アクティブ）にされると、ロジック“ハイ”レベルのロウアクティブ命令信号ＰＲＡに応答してノードＤはロジック“ロー”レベルとなる。ロジック“ロー”レベルのノードＤに応答してＰＭＯＳトランジスタ６５６がターンオンされて第１スペアワードラインドライバイネーブル信号Ｆが、電源電圧ＶＣＣレベルにプリチャージされる。これは、マルチロウアドレステスト時にロウアクティブ命令信号ＰＲＡがロジック“ハイ”レベルのパルスとして生じる時ごとに第１スペアワードラインドライバイネーブル信号Ｆがプリチャージングされることを意味する。これはＰＭＯＳトランジスタ４５１の状態とは無関係に行われる。
【００２９】
図７は、図６の動作タイミングを示した図である。図７の説明に先立って、ノーマルメモリセルブロック内の欠陥セルをアドレッシングする内部アドレスをＤＲＡｉＢとし、欠陥のないセルをアドレッシングする内部アドレスをＤＲＡｉとする。テスト時にマルチロウアドレステスト信号ＭＲＡＤがロジック“ハイ”レベル（アクティブ）にされた後、ＤＲＡｉが入れば、ノーマルワードラインＮＷＥ１がイネーブルされる。このとき、ロウアクティブ命令信号ＰＲＡがＤＲＡｉと共にロジック“ハイ”レベルになってノードＤはロジック“ロー”レベルとなる。このため、第１スペアワードラインドライバイネーブル信号Ｆはロジック“ハイ”レベルにプリチャージされる。これは、プリチャージ信号ＰＲＥＢがマルチロウアドレスのテスト中にロウレベルにされず、第１スペアワードラインドライバイネーブル信号Ｆがロジック“ロー”レベルを維持してしまうという従来の問題点を解決するということを意味する。
【００３０】
この後、ＤＲＡｉＢが入力されると、図４のプログラマブルデコーダ４６０のコーディングに応答して第１スペアワードラインドライバイネーブル信号Ｆはロジック“ハイ”レバルとなって、選択部４２０（図４）をターンオンさせる。このため、図４のノードＣはロジック“ハイ”レベルの第１スペアワードラインドライバイネーブル信号Ｆによりターンオンされた選択部４２０のＮＭＯＳトランジスタ４２１及びロジック“ハイ”レベルの第２スペアワードラインイネーブル信号ＰＲＡＤによってターンオンされたスペアワードラインドライバイネーブル部４３０のＮＭＯＳトランジスタ４３１を通じてロジック“ロー”レベルとなる。ノードＣがロジック“ロー”レベルになることにより、スペアワードライン駆動部４４０のインバータを通じてスペアワードラインＳＷＥはロジック“ハイ”レベル（アクティブ）になる。こうしてスペアワードラインＳＷＥがロジック“ハイ”レベルになることにより、ノーマルメモリセルブロックＮＣＢ（図１）の欠陥メモリセルＭＣ０を取り替えてスペアメモリセルブロックＳＣＢのスペアメモリセルＳＣ０を選択する。
【００３１】
したがって、図７のタイミング図に示したように、第１スペアワードラインドライバイネーブル信号Ｆは、ロウアクティブ命令信号ＰＲＡがハイレベルになるごとにプリチャージされるため、マルチロウアドレスのテスト時にノーマルワードラインＮＷＥ及びスペアワードラインＳＷＥが正常にイネーブルされる。
【００３２】
図８は、図６の第２スペアワードラインドライバイネーブル信号プリチャージ部６５２の他の実施の形態を示した図である。これを参照すれば、第２スペアワードラインドライバイネーブル信号プリチャージ部６５２’は、マルチロウアドレステスト信号ＭＲＡＤがロジック“ハイ”レベルになる時にノードＥがロジック“ロー”レベルとなって３-入力ＮＯＲゲート８０２は内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉに応答して動作することになる。この後、３-入力ＮＯＲゲート８０２の出力及びこれに接続される遅延部８０３の出力が２-入力ＮＯＲゲート８０４に入力されるが、２-入力ＮＯＲゲート８０４の出力は、遅延部８０３の遅延時間に該当する幅を有するパルス信号を出力する。この２-入力ＮＯＲゲート８０４の出力は、インバータ８０５を通じて図６のノードＤのロジックレベルを決定する。ノードＤのロジックレベルに応答して、図６のＰＭＯＳトランジスタ６５６がターンオンされると、第１スペアワードラインドライバイネーブル信号Ｆがプリチャージされる。この後の動作は既に説明した図４のスペアワードラインドライバの動作とほぼ同じである。
【００３３】
この第２スペアワードラインドライバイネーブル信号プリチャージ部６５２’の動作タイミングを図４と結びつけて示すと図９の通りである。図９の動作タイミング図は、図７の動作タイミング図とほぼ同じである。但し、第２スペアワードラインドライバイネーブル信号プリチャージ部６５２’のノードＤがロジック“ロー”レベルとなって第１スペアワードラインドライバイネーブル信号Ｆをプリチャージさせる区間が、図８の遅延部８０３の遅延時間に該当するという点で違いがある。これは、内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉが変わる時ごとに第１スペアワードラインドライバイネーブル信号Ｆがプリチャージされるものであって、マルチロウアドレスのテスト時にノーマルワードラインＮＷＥ及びスペアワードラインＳＷＥが順次イネーブルされることを意味する。
【００３４】
したがって、本実施の形態によれば、スペアワードラインドライバは、マルチロウアドレスのテスト時に、ロウアクティブ命令信号ＰＲＡがハイレベルになるごとに、または内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉが変わる時ごとに、第１スペアワードラインドライバイネーブル信号Ｆをプリチャージさせる。このため、ノーマルワードラインＮＷＥ及びスペアワードラインＳＷＥを正常にイネーブルにしながらメモリセルをテストできることになる。
【００３５】
本発明は図面に示された一実施の形態を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野の通常の知識を有した者なら、これより各種の変形及び均等な他の実施の形態が可能であることは言うまでもない。よって、本発明の真の技術的な保護範囲は請求範囲の技術的な思想によって定まるべきである。
【００３６】
【発明の効果】
以上説明したように本発明によれば、一回の命令で多数本のワードラインを順次駆動しつつテストする間に、ノーマルワードライン及びスペアワードラインを正常にイネーブルにできるという効果がある。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の一部を示した図である。
【図２】図１のノーマルワードラインドライバを示した図である。
【図３】図２のノーマルワードラインドライバの動作タイミングを示した図である。
【図４】図１のスペアワードラインドライバを示した図である。
【図５】図４のスペアワードラインドライバの動作タイミングを示した図である。
【図６】本発明の一実施の形態によるスペアワードラインドライバイネーブル信号プリチャージ部を示した図である。
【図７】図６の動作タイミングを示した図である。
【図８】本発明の他の実施の形態による第２スペアワードラインドライバイネーブル信号プリチャージ部を示した図である。
【図９】図８の動作タイミングを示した図である。
Claims (9)
- 複数個のノーマルメモリセルの行及びスペアメモリセルの少なくとも一つの行に電気的に接続されたワードラインドライバ回路を備え、
前記ワードラインドライバ回路は、
前記複数個のノーマルメモリセルの行に電気的に接続されるノーマルワードラインドライバと、
前記スペアメモリセルの少なくとも一つの行に電気的に接続されるスペアワードラインドライバとを備え、
前記スペアワードラインドライバは、
複数個のロウアドレス信号に応答してスペアワードラインドライバイネーブル信号を生じるプログラマブルアドレスデコーダと、
前記スペアワードラインドライバイネーブル信号に応答する選択スイッチと、
前記スペアワードラインドライバの初期動作時に生じるプリチャージ信号に応答して前記スペアワードラインドライバイネーブル信号をプリチャージするとともに、メモリ装置がマルチロウアドレステストを行う間にマルチロウアドレステスト中を示すマルチロウアドレステスト信号がアクティブの状態で少なくとも一つのロウアドレスが出力されるタイミングで、前記スペアワードラインドライバイネーブル信号をプリチャージするためのパルス信号を発生するスペアワードラインドライバイネーブル信号プリチャージ部とを備えることを特徴とする集積回路メモリ装置。 - 欠陥セルをスペアセルに取り替えるために前記スペアセルのワードラインをイネーブルさせるスペアワードラインドライバであって、
スペアワードラインイネーブル信号に応答して前記スペアワードラインドライバをアクティブにして前記スペアワードラインをイネーブルにする選択部と、
前記欠陥セルのアドレス信号に応答して多数個のヒューズを選択的に切断して前記スペアワードラインイネーブル信号を生成するプログラマブルデコーダと、
前記スペアワードラインドライバの初期動作時に生じるプリチャージ信号に応答して前記スペアワードラインドライバイネーブル信号をプリチャージするとともに、テスト時に、多数本のワードラインを順次イネーブルさせながらテストするマルチロウアドレステスト信号がアクティブの状態で少なくとも一つのロウアドレスが出力されるタイミングで、前記スペアワードラインイネーブル信号をプリチャージするためのパルス信号を発生するプリチャージ部と、
を備えることを特徴とするスペアワードラインドライバ。 - 前記スペアワードラインドライバは、
前記選択部の出力に応答して前記スペアワードラインを駆動する駆動部をさらに備えることを特徴とする請求項２に記載のスペアワードラインドライバ。 - 前記スペアワードラインドライバは、
前記スペアワードラインドライバの初期動作時に生じるプリチャージ信号に応答して、前記選択部の出力をプリチャージするプリチャージ部をさらに備えることを特徴とする請求項３に記載のスペアワードラインドライバ。 - 欠陥セルをスペアセルに取り替えるために前記スペアセルのワードラインをイネーブルさせるスペアワードラインドライバであって、
スペアワードラインイネーブル信号に応答して前記スペアワードラインドライバをアクティブにして前記スペアワードラインをイネーブルにする選択部と、
前記欠陥セルのアドレス信号によって多数個のヒューズを選択的に切断して前記スペアワードラインイネーブル信号を生成するプログラマブルデコーダと、
前記スペアワードラインドライバの初期動作時に生じるプリチャージ信号に応答して前記スペアワードラインドライバイネーブル信号をプリチャージするとともに、テスト時に、多数本のワードラインを順次イネーブルさせながらテストするマルチロウアドレステスト信号がアクティブの状態で少なくとも一つのロウアドレスが出力されるタイミングで、前記スペアワードラインイネーブル信号をプリチャージするためのパルス信号を発生するプリチャージ部とを備えることを特徴とするスペアワードラインドライバ。 - 前記スペアワードラインドライバは、
前記選択部の出力に応答して前記スペアワードラインを駆動する駆動部をさらに備えることを特徴とする請求項５に記載のスペアワードラインドライバ。 - 多数本のワードラインを順次イネーブルさせながらテストするマルチロウアドレステストが可能な半導体メモリ装置において、前記半導体メモリ装置は、
複数個のメモリセルが配列されるノーマルメモリセルブロックと、
前記スペアセルが複数個配列されるスペアメモリセルブロックと、
前記ノーマルメモリセルブロックのメモリセルの前記ワードラインをイネーブルにするノーマルワードラインドライバと、
前記スペアメモリセルブロックのスペアセルの前記ワードラインをイネーブルにするスペアワードラインドライバとを備え、
前記スペアワードラインドライバは、
スペアワードラインイネーブル信号に応答して前記スペアワードラインドライバをアクティブにして前記スペアワードラインをイネーブルにする選択部と、
前記欠陥セルのアドレス信号によって多数個のヒューズを選択的に切断して前記スペアワードラインイネーブル信号を生成するプログラマブルデコーダと、
前記スペアワードラインドライバの初期動作時に生じるプリチャージ信号に応答して前記スペアワードラインドライバイネーブル信号をプリチャージするとともに、前記マルチロウアドレステスト中であることを示すマルチロウアドレステスト信号がアクティブの状態で少なくとも一つのロウアドレスが出力されるタイミングで、前記スペアワードラインドライバイネーブル信号をプリチャージするためのパルス信号を発生するプリチャージ部とを備えることを特徴とする半導体メモリ装置。 - 多数本のワードラインを順次イネーブルさせながらテストするマルチロウアドレステストが可能な半導体メモリ装置において、前記半導体メモリ装置は、
複数個のメモリセルが配列されるノーマルメモリセルブロックと、
前記ノーマルメモリセルブロックで生じた欠陥セルを取り替えるスペアセルが複数個配列されるスペアメモリセルブロックと、
前記ノーマルメモリセルブロックの前記メモリセルの前記ワードラインをイネーブルにするノーマルワードラインドライバと、
前記スペアメモリセルブロックの前記スペアセルの前記ワードラインをイネーブルにするスペアワードラインドライバとを備え、
前記スペアワードラインドライバは、
スペアワードラインイネーブル信号に応答して前記スペアワードラインドライバをアクティブにして前記スペアワードラインをイネーブルにする選択部と、
前記欠陥セルのアドレス信号によって多数個のヒューズ選択的に切断して前記スペアワードラインイネーブル信号を生じさせるプログラマブルデコーダと、
前記スペアワードラインドライバの初期動作時に生じるプリチャージ信号に応答して前記スペアワードラインドライバイネーブル信号をプリチャージするとともに、前記マルチロウアドレステストであることを示すマルチロウアドレステスト信号がアクティブの状態で少なくとも一つのロウアドレスが出力されるタイミングで、前記スペアワードラインイネーブル信号をプリチャージするためのパルス信号を発生するプリチャージ部と、
を備えることを特徴とする半導体メモリ装置。 - 多数本のワードラインを順次イネーブルさせながらテストするマルチロウアドレステスト可能な半導体メモリ装置において、前記半導体メモリ装置のテスト方法は、
入力されるアドレス信号に応答してノーマルメモリセルブロック内のメモリセルの前記ワードラインをイネーブルにする工程と、
前記ノーマルメモリセルブロックの前記メモリセルが欠陥セルである場合、前記欠陥セルの前記アドレス信号に該当するプログラマブルデコーダ内の多数個のヒューズを選択的に切ってスペアワードラインイネーブル信号を生じさせる工程と、
プリチャージ信号に応答して前記スペアワードラインドライバイネーブル信号をプリチャージするとともに、マルチロウアドレステストであることを示すマルチロウアドレステスト信号がアクティブの状態で少なくとも一つのロウアドレスが出力されるタイミングで、前記スペアワードラインイネーブル信号をプリチャージするためのパルス信号を発生する工程と、
前記スペアワードラインイネーブル信号に応答して前記欠陥セルを取り替えるスペアメモリセルブロックのスペアセルの前記ワードラインをイネーブルにする工程と、
を備えることを特徴とする半導体メモリ装置のテスト方法。
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