TW519656B - Integrated circuit memory devices having efficient multi-row address test capability and methods of operating same - Google Patents

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Chul-Soo Kim
Hong-Goo Yoon
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519656 7870pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（π ) 正常字元線驅動電路120係繪於第2圖。正常字元 線驅動電路120包括預充電器210，選擇器220與正常字 元線驅動致能器230與驅動電路240。PMOS電晶體211 與212係回應於預充電信號PREB爲低電位而導體，使得 節點Α與Β係預充電至電源電壓VCC之電位。在執行字 元線驅動操作之前，預充電信號PREB係致能至低電位。 節點A與B之高電位通過正常字元線驅動電路240，接著 在正常字元線NWE0與NWE1變成低電位。當正常字元線 NWE0與NWE1係保持於低電位，連接至正常字元線NWE0 與NWE1之正常記憶單元方塊NCB內之記憶單元之列係 失能。 當正常字元線致能線信號FB係致能至高電位時，正 常字元線驅動致能器230內之NMOS電晶體231係導通， 且正常字元線驅動電路120係致能。選擇器220內之NMOS 電晶體221與222係回應於內部位址信號DRAiB與DRAi 而選擇性導通。內部位址信號DRAiB與DRAi可由使用傳 統技術之位址解碼器（未示出）所產生。當內部位址信號 DRAiB在高電位時，選擇器220內之NMOS電晶體221 係導通。當發生時，在節點A之信號由高電位轉態至低電 位。在節點A之低電位造成驅動電路240內之反相器來驅 動正常字元線NWE0爲高電位。在高電位之正常字元線 NWE0選擇在第1圖之正常記憶單元方塊NCB內之記憶 單元MC0。此操作之時序圖係顯示於第3圖。 參考第1圖，當正常記憶單元方塊NCB內之選擇記 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝---- (請先閱讀背面之注意事項再填寫本頁) I ϋ I n JN 1 ϋ ϋ 1 I I 1 言 經濟部智慧財產局員工消費合作社印製 519656 7870pif.doc/008 A7 η---Β7 五、發明說明（A ) 憶單元MC0係有缺陷時，記憶單元MCO係由備用記憶單 兀方塊SCB內之備用記憶單元sc〇所取代。習知此技者 可知’記憶單元之正常列內之缺陷記憶單元之出現一般造 成整列被備用列所取代。爲達此取代，半導體記億元件1〇〇 係具有備用字元線驅動電路130以選擇備用記憶單元SCO 之列。備用字元線驅動電路130係示於第4圖。 參考第4圖，備用字元線驅動電路13〇包括預充電 電路410 ’選擇器420與備用字元線驅動致能器430與驅 動電路440。備用字元線驅動電路130也包括備用字元線 驅動電路致能信號線預充電電路450與可程式解碼器 460。備用字元線驅動電路致能信號線預充電電路450內 之PMOS電晶體451係回應於預充電信號PREB爲低電位 而導通。這使得第一備用字元線驅動電路致能信號F變成 高電位。在此，當找出正常記憶單元方塊NCB內之缺陷 單元時，可程式解碼器460內之熔絲F1與F2可選擇性切 斷。比如，當正常記憶單元方塊NCB內之內部位址信號 DRAiB所選擇之記憶單元有缺陷時，可程式解碼器460內 之熔絲F1係被切斷。因此，因爲熔絲fi係被切斷，備用 字元線驅動電路致能信號F並不變成低電位，即使NMOS 電晶體461係回應於預充電信號PREB爲高電位而導通。 之後，當第二備用字元線驅動電路致能信號RPAD變 成高電位，備用字元線驅動致能器430內之NMOS電晶體 431係導通。當發生時，節點C係透過NMOS電晶體421(回 應於具高電位之致能信號F)與NMOS電晶體431而拉至 6 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 519656 A7 B7 7870pif.doc/008 五、發明說明（（^) 低電位。在節點C之低電位通過驅動電路440內之反相器， 而在備用字元線SWE變成高電位。在高電位之備用字元 線SWE選擇在備用記憶單元方塊SCB內之備用記憶單元 SCO。備用記憶單元之列可取代在正常記憶單元方塊NCB 內之缺陷記億單元MC0之列。 此半導體記憶元件1〇〇之操作可由測試缺陷單元而 驗證。爲減少測試時間，多列位址測試方塊係回應於單一 指令而依序驅動且測試。然而，此測試方法一般具有下列 問題，可參考第5圖。爲描述，假設定址正常記憶單元方 塊內之缺陷單元之內部位址係DRAiB。當用於定址非缺陷 單元之內部位址DRAi係於多列位址測試期間內輸入至半 導體記憶元件時，正常字元線NEW係致能，且第一備用 字元線驅動電路致能信號F從高電位變成低電位。此致能 信號F轉態至低電位係因爲解碼器460內之NMOS電晶體 462係回應於位址信號DRAi而導通。之後，第一備用字 元線驅動電路致能信號F必需變成高電位且導通選擇器 420，當輸入定址缺陷單元之內部位址DRAiB時。然而， 在輸入位址信號DRAi時，第一備用字元線驅動電路致能 信號F係維持於低電位。此限制減少測試方法之高效率性’ 其中正常字元線NEW與備用字元線SWE係依序致能於測 試期間。 因此，了解傳統記憶元件與測試方法來辨別記憶元 件內之缺陷記憶單元，持續需要可更有效率地測試之記憶 元件。 7 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------^w> ^--------^---------. (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 519656 A7 B7 787〇pif.doc/008 i N發明說明（< ) (請先閱讀背面之注意事項再填寫本頁) 根據本發明之實施例之一種積體電路記憶元件係藉 由開始測試後，致能連接至備用字元線驅動電路之致能信 號線之重設而改善執行多列位址測試之效率。根據本發明 之實施例，積體電路記憶元件包括正常記憶單元方塊，具 有耦接至其之正常字元線；與備用記憶單元方塊，具有耦 接至其之備用字元線。也提供字元線驅動電路。字元線驅 動電路具有耦接至該正常字元線之正常字元線驅動電路與 耦接至該備用字元線之備用字元線驅動電路。該備用字元 線驅動電路包括：可程式位址解碼器，其產生備用字元線 驅動電路致能信號（F)於致能信號線上。該備用字元線驅動 電路也包括備用字元線驅動電路致能信號預充電電路，其 耦接至致能信號線。備用字元線驅動電路致能信號預充電 電路係回應於多列位址測試信號（MRAD)，在開始多列位 址測試後，重設該致能信號線。備用字元線驅動電路致能 信號預充電電路也回應於列致能指令信號，其在多列位址 測試期間係重複被致能。該備用字元線驅動電路也包括選 擇開關，其回應於備用字元線驅動電路致能信號。 經濟部智慧財產局員工消費合作社印製 根據本發明之另一實施例，備用字元線驅動電路係 耦接至一列備用字元線，且包括：一可程式位址解碼器， 其產生一備用字元線驅動電路致能信號且回應於複數個列 位址。也提供備用字元線驅動電路致能信號預充電電路， 當該記憶元件正在進行多列位址測試時，其將該備用字元 線驅動電路致能信號重設至導通該選擇開關之邏輯電位。 根據本發明之另一實施例，一種積體電路記憶元件 8 >紙張尺度適用中國國家標準（CNS)A4規格（210>< 297公釐） 519656 A7 B7 7870pif.doc/008 五、發明說明（& ) 係可遭受複數字元線係依序致能與測試之高效率之多列位 址測試。積體電路記憶元件包括正常記憶單元方塊與備用 記憶單元方塊。也提供正常字元線驅動電路以致能連接至 正常記憶單元方塊內之記憶單元之字元線，以及提供備用 字元線驅動電路以致能連接至備用記憶單元方塊內之備用 單兀之子兀線。 該備用字元線驅動電路包括選擇器，回應一該備用 字元線驅動電路致能信號以致能該備用字元線驅動電路且 因而致能該備用字元線；一可程式解碼器，回應於該缺陷 單元之位址信號而選擇性切斷複數個熔絲以產生該備用字 元線驅動電路致能信號；以及預充電該備用字元線驅動電 路致能信號之預充電電路。此預充電操作係回應於一多列 位址測試信號與一列致能指令信號，該多列位址測試信號 係代表複數個字元線係依序致能與測試之一測試，且於該 測試中，該列致能指令信號係有關於該位址信號而產生。 在另一實施例中，該備用字元線驅動電路包括：選 擇器，回應一該備用字元線驅動電路致能信號以致能該備 用字元線驅動電路且因而致能該備用字元線；一可程式解 碼器，回應於該缺陷單元之位址信號而選擇性切斷複數個 熔絲以產生該備用字元線驅動電路致能信號；以及一預充 電電路，回應於該位址信號之轉態而預充電該備用字元線 驅動電路致能信號，而多列位址測試信號係於該測試期間 爲致能狀態。 一種測試一積體電路記憶元件之方法，包括：回應 9 ^^尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂---------^9. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 519656 7 8 7 Opi f . doc / 0 0 8 A7 一. B7 五、發明說明（7 ) 方 < —輸入位址號而驅動連接至一正常記憶單元方塊內之 一記憶單元之一字元線；且藉由選擇性切斷一可程式解碼 器內之複數個熔絲以產生一備用字元線驅動電路致能信 號’該溶絲係相關於一缺陷單元，而相關於該位址信號之 該正常記憶單元方塊內之該記憶單元之一缺陷單元。回應 方令一多列位址測試信號與一列致能指令信號而預充電該備 用字元線驅動電路致能信號，該多列位址測試信號係代表 音亥多列位ί止沏I試’且該列致能指令信號係有關於該位址信 號而產生。接·著回應於該備用字元線驅動電路致能信號而 致能連接至該備用記憶單元方塊內之一備用單元之一字元 線’該備用單兀係取代該缺陷單元。 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂’下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 圖式之簡單說明： 第1圖繪示傳統半導體記憶元件之部份方塊圖； 第2圖繪示第1圖之正常字元線驅動電路之電路圖； 第3圖係第2圖之正常字元線驅動電路之時序圖； 第4圖係第1圖之備用字元線驅動電路之電路圖； 第5圖係第4圖之備用字元線驅動電路之時序圖； 第6圖係根據本發明之實施例之備用字元線驅動電 路致能信號預充電器之電路圖； 第7圖係第6圖之預充電器之時序圖； 第8圖係根據本發明之另一實施例之第二備用字元 1 0 --------------------訂--------- 蠢· (請先閱讀背面之注咅？事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS)A4規格（210 X 519656 A7 B7 7870pif.doc/008 五、發明說明（ί ) 線驅動電路致能信號預充電器之電路圖；以及 第9圖係第8圖之預充電器之時序圖。 標號說明： (請先閱讀背面之注意事項再填寫本頁) 100 :半導體記憶元件 110 :記憶單元方塊 NCB :正常記憶單元方塊 SCB :備用記憶單元方塊 120 :正常字元線驅動電路 130 :備用字元線驅動電路 210 :預充電器 220 :選擇器 230 :正常字元線驅動致能器 240 ··驅動電路 211與212 : PMOS電晶體 221、222、231 : NMOS 電晶體 410 :預充電電路 420 :選擇器 430 :備用字元線驅動致能器 440 :驅動電路 經濟部智慧財產局員工消費合作社印製 450 :備用字元線驅動電路致能信號線預充電電路 460 :可程式解碼器 451 : PMOS電晶體 F1與F2 :熔絲 461 : NMOS電晶體 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519656 7870pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（1 ) 462 ·· NMOS電晶體 650 :增強後備用字元線驅動致能信號預充電電路 652 :備用致能信號預充電電路 654 ·· NAND 閘 656 : PMOS電晶體 650' :致能信號預充電器 652' :備用致能信號預充電電路 801與805 :反相器 802 與 804 : T^OR 閘 803 :反相延遲電路 656 : PMOS電晶體 較佳實施例 本發明將參考附圖而描敘，其顯示本發明之較佳實 施例。然而，本發明可實施成多種樣態，且不受限於在此 之實施例。甚至，這些實施例係使得此揭露更完整，且完 全使得習知此技者了解本發明。相似符號代表相似元件， 且信號線與其上之信號可由相同參考符號與字元所代表。 現參考第6與7圖，將描敘本發明之第一實施例之IC 記憶兀件。此記憶元件包括相似於第1-2與4圖所示之元 件’然而’第4圖之備用字元線驅動致能信號預充電電路 係被增強後備用子兀線驅動致能信號預充電電路所取代。 增強後備用字元線驅動致能信號預充電電路65〇之第〜實 施例係顯示於第6圖。特別是，致能信號預充電電路 包括備用致能ig號預充電電路652，其回應於列致能p人 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂----- SI, 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519656 A7 B7 7870pif.doc/008 五、發明說明（（6) 信號PRA與多列位址測試信號MRAD。列致能指令信號 PRA係由DRAM控制信號獲得，比如列位址探針信號/RAS 與位址信號，且一般以脈衝方式產生，其係根據輸入位址 信號而定時。兩輸入NAND閘654與PMOS電晶體656 係提供於備用致能信號預充電電路652內部。列致能指令 信號PRA致能至邏輯1(也就是高電位)與多列位址測試信 號MRAD致能至邏輯1之重疊部份將造成NAND閘654 之輸出從邏輯1變成邏輯0。因此，NAND閘654之輸出 節點D將驅動至邏輯〇，且PMOS電晶體656將導通且提 供上拉電流路徑，從致能信號線F至電源VCC，其無關於 PMOS電晶體451。因此，即使預充電信號PREB係在多 列位址測試開始後未被致能（也就是驅動至邏輯1)，備用 致能信號預充電電路652可獨立地運作以上拉或重設致能 信號線F至邏輯1且因而導通第4圖之選擇器420內之 NMOS電晶體421。導通選擇器420內之NMOS電晶體421 將電性連接備用字元線驅動電路致能器430至預充電器 410與備用字元線驅動電路440。習知此技者可知，預充 電信號PREB —般係未再致能(也就是驅動至邏輯〇)於傳 統多列位址測試期間，當多重字元線係依序驅動與測試 時。相反地，在傳統多列位址測試開始之前，預充電信號 PREB—般致能一次，但於測試之後未再致能一次。 第4圖之備用字元線驅動電路13〇之操作，被第6 圖之備用致能信號預充電電路652所增強，將參考第7圖 之時序圖。如第7圖所示，多列位址測試信號MRAD之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------•裝---- (請先閱讀背面之注音？事項再填寫本頁) 訂--- 經濟部智慧財產局員工消費合作社印製 519656 7870pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（d) 致能至邏輯1與列致能指令信號PRA之致能至邏輯1將 驅動NAND閘654之輸出節點D至邏輯〇且導通PMOS 電晶體656。因此，即使位址信號DRAi由邏輯0轉態爲 邏輯1造成致能信號線F下拉邏輯0，在進行備用字元線 測試之前，致能信號線F可重設爲邏輯1，當備用字元線 SWE係驅動至邏輯1時。 參考第8-9圖，根據本發明之另一實施例之致能信號 預充電器650'包括另一種備用致能信號預充電電路652'。 此備用致能信號預充電電路652'操作成脈衝產生器，其回 應於複數個列位址信號（如示爲DRAi與DRAiB)與多列位 址測試信號MRAD。脈衝產生器包括反相器801與805、 NOR閘802與804，反相延遲電路803(由奇數個串聯反相 器組成）與PMOS電晶體656。由第9圖之時序圖，PMOS 電晶體656之閘極電極D係脈衝於邏輯〇，而列位址信號 DRAi與DRAiB之一係致能(而多列位址測試信號MRAD 也致能於邏輯1且節點E係在邏輯〇)。NOR閘802之邏 輯〇脈衝寬度係反相延遲電路803所提供之延遲函數。在 邏輯〇之節點D之脈衝造成PMOS電晶體656導通並將致 能信號線F重設爲邏輯1，如果其先前轉態至邏輯〇。因 此，致能信號線F將維持於邏輯1，在一般接續著正常字 元線測試後之備用字元線測試進行時。 綜上所述，雖然本發明已以較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾，因此 14 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂----- Φ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519656 A7 經濟部智慧財產局員工消費合作社印製 7870pif .doc/008 _B7___ 五、發明說明（ 本發明之保遵範圍當視後附之申請專利範圍所界定者爲 準。 5 -----------^裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 519656 A8 B8 7 8 7 Opi f . doc/ 0 0 8 惡 六、申請專利範圍 1. 一種積體電路記憶元件，包括： 一正常記憶單元方塊，具有耦接至其之一正常字元 (請先閱讀背面之注意事項再填寫本頁) 線； 一備用記憶單元方塊，具有耦接至其之一備用字元 線； 一字元線驅動電路，具有耦接至該正常字元線之一 正常字元線驅動電路與耦接至該備用字元線之一備用字元 線驅動電路，該備用字元線驅動電路包括：一可程式位址 解碼器，其產生一備用字元線驅動電路致能信號於一致能 信號線上；以及一備用字元線驅動電路致能信號預充電電 路，其回應於一多列位址測試信號且耦接至該致能信號 線。 2. 如申請專利範圍第1項所述之積體電路記憶元件，其 中該備用字元線驅動電路包括一選擇開關，其回應於該備 用字元線驅動電路致能信號。 經濟部智慧財產局員工消費合作社印制衣 3. 如申請專利範圍第2項所述之積體電路記憶元件，其 中該備用字元線驅動電路包括一驅動電路，其耦接至該備 用字元線，且其中該選擇開關包括一 MOS電晶體，其具 耦接至該驅動電路之一汲極與耦接至該致能信號線之一閘 極。 4. 如申請專利範圍第1項所述之積體電路記憶元件，其 中該備用字元線驅動電路致能信號預充電電路係回應於列 致能指令信號，其於多列位址測試時係重複致能。 5. 如申請專利範圍第3項所述之積體電路記憶元件，其 1 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 519656 A8 B8 7870pif.d〇c/008 六、申請專利範圍 中該備用字元線驅動電路致能信號預充電電路係回應於列 致能指令信號，其於多列位址測試時係重複致能。 6. 如申請專利範圍第1項所述之積體電路記憶元件，其 中該備用字元線驅動電路致能信號預充電電路包括一脈衝 產生器，其回應於該多列位址測試信號與至少一列位址。 7. 如申請專利範圍第3項所述之積體電路記憶元件，其 中該備用字元線驅動電路致能信號預充電電路包括一脈衝 產生器，其回應於該多列位址測試信號與至少一列位址。 8. 如申請專利範圍第2項所述之積體電路記憶元件，其 中該備用字元線驅動電路更包括一 PMOS上拉電晶體，其 回應於一預充電信號且連接至該選擇開關內之該MOS電 晶體之該汲極，其中該備用字元線驅動電路致能信號預充 電電路係回應於該預充電信號。 9. 一種積體電路記憶兀件，包括： 一字元線驅動電路，耦接至複數列之正常字元線與 至少一列之備用字元線驅動電路，該字元線驅動電路包 括： 一正常字元線驅動電路，耦接至該些列之正常 經濟部智慧財產局員工消費合作社印製 字元線； 一備用字元線驅動電路，耦接至該列之備用字 元線，該備用字元線驅動電路包括：一可程式位址解碼器， 其產生一備用字元線驅動電路致能信號且回應於複數個列 位址；一選擇開關，其回應於該備用字元線驅動電路致能 信號；以及一備用字元線驅動電路致能信號預充電電路， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 519656 A8 B8 7870pif.doc/008 惡 六、申請專利範圍 當該記憶元件正在進行多列位址測試時，其將該備用字元 線驅動電路致能信號重設至導通該選擇開關之邏輯電位。 10. 如申請專利範圍第9項所述之積體電路記憶元件， 其中該備用字元線驅動電路致能信號預充電電路係回應於 一多列位址測試信號。 11. 如申請專利範圍第10項所述之積體電路記憶元件， 其中該備用字元線驅動電路致能信號預充電電路係回應於 一列致能指令信號。 12. 如申請專利範圍第1項所述之積體電路記憶元件， 其中該備用字元線驅動電路致能信號預充電電路包括一脈 衝產生器，其回應於該多列位址測試信號與複數個列位 址。 13. 一種積體電路記憶元件，包括： 複數列之正常記憶單元與至少一列之備用記憶單 元；以及 一備用字元線驅動電路，耦接至至少該列備用字元 線，該備用字元線驅動電路包括：一選擇開關以及將該選 擇開關從關閉狀態重設至導通狀態之電路，其在該些列之 正常記憶單元內之至少一列正常記憶單元執行一位址測試 之後動作。 14. 一種備用字元線驅動電路，其致能連接至一備用單 元之一備用字元線以取代一缺陷單元，該備用字元線驅動 電路包括： 一選擇器，回應一該備用字元線驅動電路致能信號 18 -----------裝--------訂---------^9. (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印制衣 519656 A8 B8 7870pif.doc/008 六、申請專利範圍 以致能該備用字元線驅動電路且因而致能該備用字元線； 一可程式解碼器，回應於該缺陷單元之位址信號而 選擇性切斷複數個熔絲以產生該備用字元線驅動電路致能 信號；以及 一預充電電路，回應於一多列位址測試信號與一列 致能指令信號而預充電該備用字元線驅動電路致能信號， 該多列位址測試信號係代表複數個字元線係依序致能與測 試之一測試，且於該測試中，該列致能指令信號係有關於 該位址信號而產生。 15. 如申請專利範圍第14項所述之備用字元線驅動電 路，更包括一驅動電路以回應於該選擇器之輸出而驅動該 備用字元線。 16. 如申請專利範圍第15項所述之備用字元線驅動電 路，更包括一預充電電路以回應於在該備用字元線驅動電 路之起始操作階段所產生一預充電信號而預充電該選擇器 之該輸出。 17. 如申請專利範圍第14項所述之備用字元線驅動電 路，其中該預充電電路包括： 一第一預充電電路，回應於在該備用字元線驅動電 路之起始操作階段所產生一預充電信號而預充電該備用字 元線驅動電路致能信號；以及 一第二預充電電路，回應於該多列位址測試信號與 該列致能指令信號而預充電該備用字元線驅動電路致能信 號0 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 519656 8 7 0p； / 〇 〇 8 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 18· 一種備用字元線驅動電路，其致能連接至一備用單 元之一備用字元線以取代一缺陷單元，該備用字元線驅動 電路包括： 一選擇器，回應一該備用字元線驅動電路致能信號 以致能該備用字元線驅動電路且因而致能該備用字元線； 一可程式解碼器，回應於該缺陷單元之位址信號而 選擇性切斷複數個熔絲以產生該備用字元線驅動電路致能 信號；以及 一預充電電路，回應於該位址信號而預充電該備用 字元線驅動電路致能信號，而代表複數個字元線係於一測 試中依序致能與測試之一多列位址測試信號係於該測試期 間爲致能狀態。 19. 如申請專利範圍第18項所述之備用字元線驅動電 路，更包括一驅動電路以回應於該選擇器之輸出而驅動該 備用字元線。 20. 如申請專利範圍第19項所述之備用字元線驅動電 路，更包括一預充電電路以回應於在該備用字元線驅動電 路之起始操作階段所產生一預充電信號而預充電該選擇器 之該輸出。 21. 如申請專利範圍第18項所述之備用字元線驅動電 路，其中該預充電電路包括： 一第一預充電電路，回應於在該備用字元線驅動電 路之起始操作階段所產生一預充電信號而預充電該備用字 元線驅動電路致能信號；以及 20 ------------裝--------訂— (請先閱讀背面之注意事項再填寫本頁) 者· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 519656 A8 B8 7870pif.doc/008 諮 ^ 六、申請專利範圍 一第二預充電電路，當該位址信號改變而該多列位 址測試信號係處於致能狀態時，預充電該備用字元線驅動 電路致能信號。 22. 如申請專利範圍第21項所述之備用字元線驅動電 路，其中該第二預充電電路包括： 一反相器，接收該多列位址測試信號； 一 NOR閘，接收該反相器之輸出與該位址信號； 一延遲單元，將該NOR閘之輸出延遲一既定時間； 一 OR閘，接收該NOR閘之該輸出與該延遲單元之 該輸出；以及 一 PMOS電晶體，回應於該OR閘之該輸出而預充電 該備用字元線驅動電路致能信號。 23. 一種積體電路記憶元件，其允許複數字元線係依序 致能與測試之一多列位址測試，該積體電路記憶元件包 括·· 一正常記憶單元方塊，包括複數個記憶單元； 一備用記憶單元方塊，包括複數個備用單元； 一正常字元線驅動電路，致能連接至該正常記憶單 元方塊內之該記憶單元之該字元線； 一備用字元線驅動電路，致能連接至該備用記憶單 元方塊內之該備用單元之該字元線；其中該備用字元線驅 動電路包括： 一選擇器，回應一該備用字元線驅動電路致能信號 以致能該備用字元線驅動電路且因而致能該備用字元線； --------------------^--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 519656 A8 B8 7870pif.doc/008 六、申請專利範圍 一可程式解碼器，回應於該缺陷單元之位址信號而 選擇性切斷複數個熔絲以產生該備用字元線驅動電路致能 信號；以及 一預充電電路，回應於一多列位址測試信號與一列 致能指令信號而預充電該備用字元線驅動電路致能信號， 該多列位址測試信號係代表該多列位址測試，且該列致能 指令信號係有關於該位址信號而產生。 24. 一種積體電路記憶元件，其允許複數字元線係依序 致能與測試之一多列位址測試，該積體電路記憶元件包 括： 一正常記憶單元方塊，包括複數個記憶單元； 一備用記憶單元方塊，包括複數個備用單元以取代 該正常記憶單元方塊內之缺陷單元； 一正常字元線驅動電路，致能連接至該正常記憶單 元方塊內之該記憶單元之該字元線； 一備用字元線驅動電路，致能連接至該備用記憶單 元方塊內之該備用單元之該字元線；其中該備用字元線驅 動電路包括z 一選擇器，回應一該備用字元線驅動電路致能信號 以致能該備用字元線驅動電路且因而致能該備用字元線； 一可程式解碼器，回應於一缺陷單元之位址信號而 選擇性切斷複數個熔絲以產生該備用字元線驅動電路致能 信號；以及 一預充電電路，當該位址信號改變而代表該多列位 22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝--------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印剩衣 519656 A8 B8 7870pif.doc/008 諮 六、申請專利範圍 址測試之一多列位址測試信號係處於致能狀態時，預充電 該備用字元線驅動電路致能信號。 25· —種測試一積體電路記憶元件之方法，該積體電路 記憶元件允許複數字元線係依序致能與測試之一多列位址 測試，該方法包括： 回應於一輸入位址信號而致能連接至一正常記憶單 元方塊內之一記憶單元之一字元線； 選擇性切斷一可程式解碼器內之複數個熔絲以產生 一備用字元線驅動電路致能信號，該熔絲係相關於一缺陷 單元’而相關於該位址信號之該正常記憶單元方塊內之該 記億單元之一缺陷單元； 回應於一多列位址測試信號與一列致能指令信號而 預充電該備用字元線驅動電路致能信號，該多列位址測試 信號係代表該多列位址測試，且該列致能指令信號係有關 於該位址信號而產生；以及 回應於該備用字元線驅動電路致能信號而致能連接 至該備用記憶單元方塊內之一備用單元之一字元線，該備 用單元係取代該缺陷單元。 26· 一種測試一積體電路記憶元件之方法，該積體電路 記憶元件允許複數字元線係依序致能與測試之一多列位址 測試，該方法包括： 回應於一輸入位址信號而致能連接至一正常記憶單 元方塊內之一記憶單元之一字元線； 選擇性切斷一可程式解碼器內之複數個熔絲以產生 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝·-------訂·丨丨丨丨丨丨 (請先閱讀背面之注意事項再填寫本頁) 519656 A8 B8 7870pif.doc/008 發 六、申請專利範圍 一備用字元線驅動電路致能信號，該熔絲係相關於一缺陷 單元，而相關於該位址信號之該正常記憶單元方塊內之該 記憶單元之一缺陷單元； 當該位址信號改變而代表該多列位址測試之一多歹IJ 位址測試信號係處於致能狀態時，預充電該備用字元線驅 動電路致能信號；以及 回應於該備用字元線驅動電路致能信號而致能連接 至該備用記憶單元方塊內之一備用單元之一字元線，該備 用單元係取代該缺陷單元。 -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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