JP2002100198A - マルチロウアドレステスト可能な半導体メモリ装置及びそのテスト方法 - Google Patents
マルチロウアドレステスト可能な半導体メモリ装置及びそのテスト方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 マルチロウアドレステスト可能な半導体メモ
リ装置及びそのテスト方法を提供する。 【解決手段】 電気的に接続されたノーマルワードライ
ンを有するノーマルメモリセルブロックと、電気的に接
続されたスペアワードラインを有するスペアメモリセル
ブロックと、そのノーマルワードラインに電気的に接続
されたノーマルワードラインドライバと、スペアワード
ラインに電気的に接続されたスペアワードラインドライ
バとを備え、このスペアワードラインドライバは、イネ
ーブル信号ライン上にスペアワードラインドライバイネ
ーブル信号を生成するプログラマブルアドレスデコーダ
と、 マルチロウアドレス信号に応答し、そのイネーブ
ル信号ラインに電気的に接続されるスペアワードライン
ドライバイネーブル信号プリチャージ部とを備えること
を特徴とする。これにより、多数本のワードラインを順
次駆動しながらメモリセルをテストする際に、ノーマル
ワードライン及びスペアワードラインを正常にイネーブ
ルにできる。
リ装置及びそのテスト方法を提供する。 【解決手段】 電気的に接続されたノーマルワードライ
ンを有するノーマルメモリセルブロックと、電気的に接
続されたスペアワードラインを有するスペアメモリセル
ブロックと、そのノーマルワードラインに電気的に接続
されたノーマルワードラインドライバと、スペアワード
ラインに電気的に接続されたスペアワードラインドライ
バとを備え、このスペアワードラインドライバは、イネ
ーブル信号ライン上にスペアワードラインドライバイネ
ーブル信号を生成するプログラマブルアドレスデコーダ
と、 マルチロウアドレス信号に応答し、そのイネーブ
ル信号ラインに電気的に接続されるスペアワードライン
ドライバイネーブル信号プリチャージ部とを備えること
を特徴とする。これにより、多数本のワードラインを順
次駆動しながらメモリセルをテストする際に、ノーマル
ワードライン及びスペアワードラインを正常にイネーブ
ルにできる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、多数本のワードラインを順次駆動しながら
テストするマルチロウアドレスのテスト時にノーマルワ
ードライン及びスペアワードラインを駆動できるワード
ラインドライバに関する。
係り、特に、多数本のワードラインを順次駆動しながら
テストするマルチロウアドレスのテスト時にノーマルワ
ードライン及びスペアワードラインを駆動できるワード
ラインドライバに関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ；以下、ＤＲＡＭ）は多数個のメモリセルで構成
され、このメモリセルのうち一つのメモリセルでも欠陥
を有すれば、半導体メモリ装置は正常に動作できず、不
良品として処理される。さらに、半導体メモリ装置の高
集積化及び高速化が進んでいる最近の傾向によって、こ
のように、欠陥セルが生じる確率は段々高まりつつあ
る。このため、ＤＲＡＭの製造コストを決定するウェー
ハ収率、すなわち、一枚のウェーハ上に製造された全体
チップ数に対する良品チップ数の割合にて表されるウェ
ーハ収率が低くなりつつある。したがって、高集積メモ
リ装置の開発に伴い、ウェーハ収率を向上させるために
欠陥セルを修正する方法が一層重大になっている。
（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ；以下、ＤＲＡＭ）は多数個のメモリセルで構成
され、このメモリセルのうち一つのメモリセルでも欠陥
を有すれば、半導体メモリ装置は正常に動作できず、不
良品として処理される。さらに、半導体メモリ装置の高
集積化及び高速化が進んでいる最近の傾向によって、こ
のように、欠陥セルが生じる確率は段々高まりつつあ
る。このため、ＤＲＡＭの製造コストを決定するウェー
ハ収率、すなわち、一枚のウェーハ上に製造された全体
チップ数に対する良品チップ数の割合にて表されるウェ
ーハ収率が低くなりつつある。したがって、高集積メモ
リ装置の開発に伴い、ウェーハ収率を向上させるために
欠陥セルを修正する方法が一層重大になっている。
【０００３】欠陥セルを修正するための一つの方法とし
て、欠陥セルを余分の他のセルに取り替えるリダンダン
シー技術が用いられている。このリダンダンシー技術の
代表的なものによれば、ノーマルメモリセルブロックに
隣接してスペアメモリセルブロックを配置している。図
１は、スペアメモリセルブロックを用いてノーマルメモ
リセルブロック内の欠陥セルを取り替える従来の半導体
メモリ装置の一部を示したブロック図である。これを参
照すれば、半導体メモリ装置１００は、複数個のメモリ
セルが行及び列で配列されるメモリセルブロック１１０
を含み、メモリセルブロック１１０はノーマルメモリセ
ルブロック（ＮＣＢ）とスペアメモリセルブロック（Ｓ
ＣＢ）とに分けられている。そして、半導体メモリ装置
１００はノーマルメモリセルのワードラインを駆動する
ノーマルワードラインドライバ１２０及びスペアメモリ
セルのワードラインを駆動するスペアワードラインドラ
イバ１３０をさらに含む。
て、欠陥セルを余分の他のセルに取り替えるリダンダン
シー技術が用いられている。このリダンダンシー技術の
代表的なものによれば、ノーマルメモリセルブロックに
隣接してスペアメモリセルブロックを配置している。図
１は、スペアメモリセルブロックを用いてノーマルメモ
リセルブロック内の欠陥セルを取り替える従来の半導体
メモリ装置の一部を示したブロック図である。これを参
照すれば、半導体メモリ装置１００は、複数個のメモリ
セルが行及び列で配列されるメモリセルブロック１１０
を含み、メモリセルブロック１１０はノーマルメモリセ
ルブロック（ＮＣＢ）とスペアメモリセルブロック（Ｓ
ＣＢ）とに分けられている。そして、半導体メモリ装置
１００はノーマルメモリセルのワードラインを駆動する
ノーマルワードラインドライバ１２０及びスペアメモリ
セルのワードラインを駆動するスペアワードラインドラ
イバ１３０をさらに含む。
【０００４】ノーマルワードラインドライバ１２０は、
図２に示されている。ノーマルワードラインドライバ１
２０はプリチャージ部２１０、選択部２２０、ノーマル
ワードラインドライバイネーブル部２３０及び駆動部２
４０を含む。ロウレベルのプリチャージ信号ＰＲＥＢが
入力されると、これに応答してＰＭＯＳトランジスタ２
１１、２１２がターンオンしてノードＡ及びノードＢが
電源電圧ＶＣＣレベルにプリチャージされる。このプリ
チャージ信号ＰＲＥＢは、半導体メモリ装置１００の初
期動作時にロジック“ロー”レベルにされる信号であ
る。ロジック“ハイ”レベルとなったノードＡ及びノー
ドＢのそれぞれは、ノーマルワードライン駆動部２４０
の各インバータを通じてノーマルワードラインＮＷＥ
０、ＮＷＥ１をロジック“ロー”レベルとする。ノーマ
ルワードラインＮＷＥ０、ＮＷＥ１がロジック“ロー”
レベルのときは、ノーマルメモリセルブロックＮＣＢ
（図１）の内のノーマルワードラインＮＷＥ０、ＮＷＥ
１に接続されたメモリセルは不活性となる。
図２に示されている。ノーマルワードラインドライバ１
２０はプリチャージ部２１０、選択部２２０、ノーマル
ワードラインドライバイネーブル部２３０及び駆動部２
４０を含む。ロウレベルのプリチャージ信号ＰＲＥＢが
入力されると、これに応答してＰＭＯＳトランジスタ２
１１、２１２がターンオンしてノードＡ及びノードＢが
電源電圧ＶＣＣレベルにプリチャージされる。このプリ
チャージ信号ＰＲＥＢは、半導体メモリ装置１００の初
期動作時にロジック“ロー”レベルにされる信号であ
る。ロジック“ハイ”レベルとなったノードＡ及びノー
ドＢのそれぞれは、ノーマルワードライン駆動部２４０
の各インバータを通じてノーマルワードラインＮＷＥ
０、ＮＷＥ１をロジック“ロー”レベルとする。ノーマ
ルワードラインＮＷＥ０、ＮＷＥ１がロジック“ロー”
レベルのときは、ノーマルメモリセルブロックＮＣＢ
（図１）の内のノーマルワードラインＮＷＥ０、ＮＷＥ
１に接続されたメモリセルは不活性となる。
【０００５】ノーマルワードラインイネーブル信号ＦＢ
がロジック“ハイ”レベルになると、ノーマルワードラ
インドライバイネーブル部２３０のＮＭＯＳトランジス
タ２３１がターンオンしてノーマルワードラインドライ
バ１２０はイネーブルになる。内部アドレス信号ＤＲＡ
ｉＢ、ＤＲＡｉに応答して選択部２２０のＮＭＯＳトラ
ンジスタ２２１、２２２が選択的にターンオンされる。
これら内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉは外部か
ら印加されるアドレスの組合せによって生じる信号であ
って、アドレスデコーダ（図示せず）を通じて生成され
ても良い。内部アドレス信号ＤＲＡｉＢがロジック“ハ
イ”レベルとなると、選択部２２０内のＮＭＯＳトラン
ジスタ２２１がターンオンされる。これにより、ノード
Ａはターンオンされた選択部２２０のＮＭＯＳトランジ
スタ２２１及びノーマルワードラインドライバイネーブ
ル部２３０のＮＭＯＳトランジスタ２３１を通じてロジ
ック“ロー”レベルとなる。ノードＡがロジック“ロ
ー”レベルになることにより、駆動部２４０のインバー
タを通じてノーマルワードラインＮＷＥ０はロジック
“ハイ”レベルとなり、ロジック“ハイ”レベルとなっ
たノーマルワードラインＮＷＥ０は、ノーマルメモリセ
ルブロックＮＣＢ（図１）のメモリセルＭＣ０を選択す
る。このような動作タイミングは図３に示されている。
がロジック“ハイ”レベルになると、ノーマルワードラ
インドライバイネーブル部２３０のＮＭＯＳトランジス
タ２３１がターンオンしてノーマルワードラインドライ
バ１２０はイネーブルになる。内部アドレス信号ＤＲＡ
ｉＢ、ＤＲＡｉに応答して選択部２２０のＮＭＯＳトラ
ンジスタ２２１、２２２が選択的にターンオンされる。
これら内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉは外部か
ら印加されるアドレスの組合せによって生じる信号であ
って、アドレスデコーダ（図示せず）を通じて生成され
ても良い。内部アドレス信号ＤＲＡｉＢがロジック“ハ
イ”レベルとなると、選択部２２０内のＮＭＯＳトラン
ジスタ２２１がターンオンされる。これにより、ノード
Ａはターンオンされた選択部２２０のＮＭＯＳトランジ
スタ２２１及びノーマルワードラインドライバイネーブ
ル部２３０のＮＭＯＳトランジスタ２３１を通じてロジ
ック“ロー”レベルとなる。ノードＡがロジック“ロ
ー”レベルになることにより、駆動部２４０のインバー
タを通じてノーマルワードラインＮＷＥ０はロジック
“ハイ”レベルとなり、ロジック“ハイ”レベルとなっ
たノーマルワードラインＮＷＥ０は、ノーマルメモリセ
ルブロックＮＣＢ（図１）のメモリセルＭＣ０を選択す
る。このような動作タイミングは図３に示されている。
【０００６】また、図１において、選択されたノーマル
メモリセルブロックＮＣＢのメモリセルＭＣ０に欠陥が
ある場合、メモリセルＭＣ０はスペアメモリセルブロッ
クＳＣＢのスペアメモリセルＳＣ０に取り替えられる。
当業者には明らかなように、メモリセルのノーマル行に
欠陥のあるメモリセルが存在すると、そのノーマル行全
体がスペアの行と取り替えられる。このような交換動作
のために、半導体メモリ装置１００はスペアメモリセル
ＳＣ０の行を選択するスペアワードラインドライバ１３
０を備える。このスペアワードラインドライバ１３０は
図４に示されている。
メモリセルブロックＮＣＢのメモリセルＭＣ０に欠陥が
ある場合、メモリセルＭＣ０はスペアメモリセルブロッ
クＳＣＢのスペアメモリセルＳＣ０に取り替えられる。
当業者には明らかなように、メモリセルのノーマル行に
欠陥のあるメモリセルが存在すると、そのノーマル行全
体がスペアの行と取り替えられる。このような交換動作
のために、半導体メモリ装置１００はスペアメモリセル
ＳＣ０の行を選択するスペアワードラインドライバ１３
０を備える。このスペアワードラインドライバ１３０は
図４に示されている。
【０００７】図４において、スペアワードラインドライ
バ１３０は図２のノーマルワードラインドライバ１２０
とほぼ同様に、プリチャージ部４１０、選択部４２０、
スペアワードラインイネーブル部４３０及び駆動部４４
０を含む。但し、スペアワードラインドライバ１３０
は、スペアワードラインドライバイネーブル信号線プリ
チャージ部４５０及びプログラマブルデコーダ４６０を
さらに含むという点で、図１のノーマルワードラインド
ライバ１２０とは相違している。
バ１３０は図２のノーマルワードラインドライバ１２０
とほぼ同様に、プリチャージ部４１０、選択部４２０、
スペアワードラインイネーブル部４３０及び駆動部４４
０を含む。但し、スペアワードラインドライバ１３０
は、スペアワードラインドライバイネーブル信号線プリ
チャージ部４５０及びプログラマブルデコーダ４６０を
さらに含むという点で、図１のノーマルワードラインド
ライバ１２０とは相違している。
【０００８】スペアワードラインドライバイネーブル信
号プリチャージ部４５０は、ロジック“ロー”レベルの
プリチャージ信号ＰＲＥＢがロウレベルになるのに応答
してＰＭＯＳトランジスタ４５１がターンオンされて、
第１スペアワードラインドライバイネーブル信号Ｆがロ
ジック“ハイ”レベルとなる。このとき、多数個のヒュ
ーズＦ１、Ｆ２を備えるプログラマブルデコーダ４６０
において、ノーマルメモリセルブロックＮＣＢ内の欠陥
セルを選択する内部アドレスＤＲＡｉＢ、ＤＡＲｉに対
応するヒューズＦ１、Ｆ２が選択的に切断される。例え
ば、内部アドレス信号ＤＲＡｉＢによって選択されるノ
ーマルメモリセルブロックＮＣＢのメモリセルに欠陥が
ある場合、プログラマブルデコーダ４６０内のヒューズ
Ｆ１が切れる。このため、ロジック“ハイ”レベルの内
部アドレス信号ＤＲＡｉＢに応答してＮＭＯＳトランジ
スタ４６１がターンオンされても、ヒューズＦ１が切れ
ているため、スペアワードラインドライバイネーブル信
号Ｆはロジック“ロー”レベルにならない。
号プリチャージ部４５０は、ロジック“ロー”レベルの
プリチャージ信号ＰＲＥＢがロウレベルになるのに応答
してＰＭＯＳトランジスタ４５１がターンオンされて、
第１スペアワードラインドライバイネーブル信号Ｆがロ
ジック“ハイ”レベルとなる。このとき、多数個のヒュ
ーズＦ１、Ｆ２を備えるプログラマブルデコーダ４６０
において、ノーマルメモリセルブロックＮＣＢ内の欠陥
セルを選択する内部アドレスＤＲＡｉＢ、ＤＡＲｉに対
応するヒューズＦ１、Ｆ２が選択的に切断される。例え
ば、内部アドレス信号ＤＲＡｉＢによって選択されるノ
ーマルメモリセルブロックＮＣＢのメモリセルに欠陥が
ある場合、プログラマブルデコーダ４６０内のヒューズ
Ｆ１が切れる。このため、ロジック“ハイ”レベルの内
部アドレス信号ＤＲＡｉＢに応答してＮＭＯＳトランジ
スタ４６１がターンオンされても、ヒューズＦ１が切れ
ているため、スペアワードラインドライバイネーブル信
号Ｆはロジック“ロー”レベルにならない。
【０００９】この後、第２スペアワードラインイネーブ
ル信号ＰＲＡＤがロジック“ハイ”レベルになると、ス
ペアワードラインイネーブル部４３０のＮＭＯＳトラン
ジスタ４３１がターンオンされる。これによりノードＣ
は、ロジック“ハイ”レベルの第１スペアワードライン
ドライバイネーブル信号Ｆによってターンオンされてい
る選択部４２０のＮＭＯＳトランジスタ４２１及びロジ
ック“ハイ”レベルの第２スペアワードラインイネーブ
ル信号ＰＲＡＤによってターンオンされているスペアワ
ードラインドライバイネーブル部４３０のＮＭＯＳトラ
ンジスタ４３１を通じてロジック“ロー”レベルとな
る。ノードＣがロジック“ロー”レベルになることによ
り、駆動部４４０のインバータを通じスペアワードライ
ンＳＷＥはロジック“ハイ”レベルとなる。ロジック
“ハイ”レベルのスペアワードラインＳＷＥにより、ス
ペアメモリセルブロックＳＣＢのスペアメモリセルＳＣ
０が選択される。こうしてノーマルメモリセルブロック
ＮＣＢ（図１）の欠陥メモリセルＭＣ０が、このスペア
メモリセルＳＣ０に置き換えられることになる。
ル信号ＰＲＡＤがロジック“ハイ”レベルになると、ス
ペアワードラインイネーブル部４３０のＮＭＯＳトラン
ジスタ４３１がターンオンされる。これによりノードＣ
は、ロジック“ハイ”レベルの第１スペアワードライン
ドライバイネーブル信号Ｆによってターンオンされてい
る選択部４２０のＮＭＯＳトランジスタ４２１及びロジ
ック“ハイ”レベルの第２スペアワードラインイネーブ
ル信号ＰＲＡＤによってターンオンされているスペアワ
ードラインドライバイネーブル部４３０のＮＭＯＳトラ
ンジスタ４３１を通じてロジック“ロー”レベルとな
る。ノードＣがロジック“ロー”レベルになることによ
り、駆動部４４０のインバータを通じスペアワードライ
ンＳＷＥはロジック“ハイ”レベルとなる。ロジック
“ハイ”レベルのスペアワードラインＳＷＥにより、ス
ペアメモリセルブロックＳＣＢのスペアメモリセルＳＣ
０が選択される。こうしてノーマルメモリセルブロック
ＮＣＢ（図１）の欠陥メモリセルＭＣ０が、このスペア
メモリセルＳＣ０に置き換えられることになる。
【００１０】一方、このような半導体メモリ装置１００
は、欠陥セルのテストを通じてその動作が確認されるこ
とになる。特に、メモリセルの良否をテストする過程
は、数多くのメモリセルをテストするため、テスト時間
がたくさんかかる。テスト時間を縮めるための方法とし
て、一回の命令に応答して多数本のワードラインを順次
駆動しつつテストするマルチロウアドレステスト方法が
ある。
は、欠陥セルのテストを通じてその動作が確認されるこ
とになる。特に、メモリセルの良否をテストする過程
は、数多くのメモリセルをテストするため、テスト時間
がたくさんかかる。テスト時間を縮めるための方法とし
て、一回の命令に応答して多数本のワードラインを順次
駆動しつつテストするマルチロウアドレステスト方法が
ある。
【００１１】ところで、このようなテスト方法でテスト
をすれば、下記のような問題点が生じる。これを図５を
参照して説明する。先ず、ノーマルメモリセルブロック
内の欠陥セルをアドレッシングする内部アドレスをＤＲ
ＡｉＢとする。このマルチロウアドレステストの間、欠
陥の無いセルをアドレッシングする内部アドレス、すな
わち、ＤＲＡｉ半導体メモリ素子に入力されるとノーマ
ルワードラインＮＷＥがイネーブルされ、第１スペアワ
ードラインドライバイネーブル信号Ｆがハイレベルから
ロジック“ロー”レベルとなる。これは、図４のプログ
ラマブルデコーダ４６０内のＮＭＯＳトランジスタ４６
２が、アドレス信号ＤＲＡｉによってターンオンされた
からである。
をすれば、下記のような問題点が生じる。これを図５を
参照して説明する。先ず、ノーマルメモリセルブロック
内の欠陥セルをアドレッシングする内部アドレスをＤＲ
ＡｉＢとする。このマルチロウアドレステストの間、欠
陥の無いセルをアドレッシングする内部アドレス、すな
わち、ＤＲＡｉ半導体メモリ素子に入力されるとノーマ
ルワードラインＮＷＥがイネーブルされ、第１スペアワ
ードラインドライバイネーブル信号Ｆがハイレベルから
ロジック“ロー”レベルとなる。これは、図４のプログ
ラマブルデコーダ４６０内のＮＭＯＳトランジスタ４６
２が、アドレス信号ＤＲＡｉによってターンオンされた
からである。
【００１２】この後、欠陥セルをアドレッシングする内
部アドレスＤＲＡｉＢが入力されると、正常に第１スペ
アワードラインドライバイネーブル信号Ｆがロジック
“ハイ”レベルとなって、選択部４２０をターンオンさ
せなければならないにも拘わらず、アドレス信号ＤＲＡ
ｉが入力された後も第１スペアワードラインドライバイ
ネーブル信号Ｆはロジック“ロー”レベルをそのまま維
持する。このため、内部アドレスＤＲＡｉＢが入力され
る時、スペアワードラインＳＷＥをイネーブルにできな
いという問題が生じてくる。このような現象は、テスト
時間を縮めるために、ノーマルワードラインＮＷＥ及び
スペアワードラインＳＷＥを順次イネーブルにしながら
テストしようとする目的に応えなくなるという結果とな
る。そして、このような現象はテストを始めるときに限
らず、テスト中にも生じうる。
部アドレスＤＲＡｉＢが入力されると、正常に第１スペ
アワードラインドライバイネーブル信号Ｆがロジック
“ハイ”レベルとなって、選択部４２０をターンオンさ
せなければならないにも拘わらず、アドレス信号ＤＲＡ
ｉが入力された後も第１スペアワードラインドライバイ
ネーブル信号Ｆはロジック“ロー”レベルをそのまま維
持する。このため、内部アドレスＤＲＡｉＢが入力され
る時、スペアワードラインＳＷＥをイネーブルにできな
いという問題が生じてくる。このような現象は、テスト
時間を縮めるために、ノーマルワードラインＮＷＥ及び
スペアワードラインＳＷＥを順次イネーブルにしながら
テストしようとする目的に応えなくなるという結果とな
る。そして、このような現象はテストを始めるときに限
らず、テスト中にも生じうる。
【００１３】したがって、テスト時間を縮めるために多
数本のワードラインを順次駆動しつつテストする間に、
ノーマルワードライン及びスペアワードラインを正常に
イネーブルできる半導体メモリ装置が望まれる。
数本のワードラインを順次駆動しつつテストする間に、
ノーマルワードライン及びスペアワードラインを正常に
イネーブルできる半導体メモリ装置が望まれる。
【００１４】
【発明が解決しようとする課題】本発明の目的は、一回
の命令に多数本のワードラインを順次駆動しつつテスト
する間に、ノーマルワードライン及びスペアワードライ
ンを正常にイネーブルにできる半導体メモリ装置を提供
することである。
の命令に多数本のワードラインを順次駆動しつつテスト
する間に、ノーマルワードライン及びスペアワードライ
ンを正常にイネーブルにできる半導体メモリ装置を提供
することである。
【００１５】本発明の他の目的は、前記半導体メモリ装
置のテスト方法を提供することである。
置のテスト方法を提供することである。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、多数本のワードラインを順次イネーブル
にしながらテストするマルチロウアドレステストが可能
な半導体メモリ装置において、半導体メモリ装置は複数
個のメモリセルが配列されるノーマルメモリセルブロッ
クと、スペアセルが複数個配列されるスペアメモリセル
ブロックと、ノーマルメモリセルブロックのメモリセル
のワードラインをイネーブルにさせるノーマルワードラ
インドライバと、スペアメモリセルブロックのスペアセ
ルのワードラインをイネーブルさせるスペアワードライ
ンドライバとを備える。
に、本発明は、多数本のワードラインを順次イネーブル
にしながらテストするマルチロウアドレステストが可能
な半導体メモリ装置において、半導体メモリ装置は複数
個のメモリセルが配列されるノーマルメモリセルブロッ
クと、スペアセルが複数個配列されるスペアメモリセル
ブロックと、ノーマルメモリセルブロックのメモリセル
のワードラインをイネーブルにさせるノーマルワードラ
インドライバと、スペアメモリセルブロックのスペアセ
ルのワードラインをイネーブルさせるスペアワードライ
ンドライバとを備える。
【００１７】本発明の一実施形態によるスペアワードラ
インドライバは、スペアワードラインイネーブル信号に
応答してスペアワードラインドライバをアクティブにし
てスペアワードラインをイネーブルにする選択部と、欠
陥セルのアドレス信号によって多数個のヒューズを選択
的に切断してスペアワードラインイネーブル信号を生成
するプログラマブルデコーダと、マルチロウアドレステ
ストであることを示すマルチロウアドレステスト信号及
びアドレス信号によって生じるロウアクティブ命令信号
に応答してスペアワードラインイネーブル信号をプリチ
ャージするスペアワードラインイネーブル信号プリチャ
ージ部とを備える。
インドライバは、スペアワードラインイネーブル信号に
応答してスペアワードラインドライバをアクティブにし
てスペアワードラインをイネーブルにする選択部と、欠
陥セルのアドレス信号によって多数個のヒューズを選択
的に切断してスペアワードラインイネーブル信号を生成
するプログラマブルデコーダと、マルチロウアドレステ
ストであることを示すマルチロウアドレステスト信号及
びアドレス信号によって生じるロウアクティブ命令信号
に応答してスペアワードラインイネーブル信号をプリチ
ャージするスペアワードラインイネーブル信号プリチャ
ージ部とを備える。
【００１８】本発明の他の実施形態によるスペアワード
ラインドライバは、スペアワードラインイネーブル信号
に応答してスペアワードラインドライバをアクティブに
してスペアワードラインをイネーブルにする選択部と、
欠陥セルのアドレス信号によって多数個のヒューズを選
択的に切断してスペアワードラインイネーブル信号を生
成するプログラマブルデコーダと、マルチロウアドレス
テスト信号がアクティブである間にアドレス信号の遷移
に応答してスペアワードラインイネーブル信号をプリチ
ャージするスペアワードラインイネーブル信号プリチャ
ージ部とを備える。
ラインドライバは、スペアワードラインイネーブル信号
に応答してスペアワードラインドライバをアクティブに
してスペアワードラインをイネーブルにする選択部と、
欠陥セルのアドレス信号によって多数個のヒューズを選
択的に切断してスペアワードラインイネーブル信号を生
成するプログラマブルデコーダと、マルチロウアドレス
テスト信号がアクティブである間にアドレス信号の遷移
に応答してスペアワードラインイネーブル信号をプリチ
ャージするスペアワードラインイネーブル信号プリチャ
ージ部とを備える。
【００１９】前記他の目的を達成するために、本発明の
一実施形態は、多数本のワードラインを順次イネーブル
にしながらテストするマルチロウアドレステストが可能
な半導体メモリ装置において、半導体メモリ装置のテス
ト方法は、入力されるアドレス信号に応答してノーマル
メモリセルブロック内のメモリセルのワードラインを駆
動する工程と、ノーマルメモリセルブロックのメモリセ
ルが欠陥セルである場合、欠陥セルのアドレス信号に該
当するプログラマブルデコーダ内の多数個のヒューズを
選択的に切ってスペアワードラインイネーブル信号を生
じさせる工程と、マルチロウアドレステストであること
を示すマルチロウアドレステスト信号及びアドレス信号
によって生じるロウアクティブ命令信号に応答してスペ
アワードラインイネーブル信号をプリチャージさせる工
程と、スペアワードラインイネーブル信号に応答して欠
陥セルを取り替えるスペアメモリセルブロックのスペア
セルのスペアワードラインをイネーブルにする工程とを
備える。
一実施形態は、多数本のワードラインを順次イネーブル
にしながらテストするマルチロウアドレステストが可能
な半導体メモリ装置において、半導体メモリ装置のテス
ト方法は、入力されるアドレス信号に応答してノーマル
メモリセルブロック内のメモリセルのワードラインを駆
動する工程と、ノーマルメモリセルブロックのメモリセ
ルが欠陥セルである場合、欠陥セルのアドレス信号に該
当するプログラマブルデコーダ内の多数個のヒューズを
選択的に切ってスペアワードラインイネーブル信号を生
じさせる工程と、マルチロウアドレステストであること
を示すマルチロウアドレステスト信号及びアドレス信号
によって生じるロウアクティブ命令信号に応答してスペ
アワードラインイネーブル信号をプリチャージさせる工
程と、スペアワードラインイネーブル信号に応答して欠
陥セルを取り替えるスペアメモリセルブロックのスペア
セルのスペアワードラインをイネーブルにする工程とを
備える。
【００２０】前記他の目的を達成するために、本発明の
他の実施の形態は、多数本のワードラインを順次イネー
ブルにしながらテストするマルチロウアドレステストが
可能な半導体メモリ装置において、半導体メモリ装置の
テスト方法は、入力されるアドレス信号に応答してノー
マルメモリセルブロック内のメモリセルのワードライン
を駆動する工程と、ノーマルメモリセルブロックのメモ
リセルが欠陥セルである場合、欠陥セルのアドレス信号
に該当するプログラマブルデコーダ内の多数個のヒュー
ズを選択的に切ってスペアワードラインイネーブル信号
を生じさせる工程と、マルチロウアドレステストである
ことを示すマルチロウアドレステスト信号がアクティブ
である間にアドレス信号の遷移に応答してスペアワード
ラインイネーブル信号をプリチャージさせる工程と、ス
ペアワードラインイネーブル信号に応答して前記欠陥セ
ルを取り替えるスペアメモリセルブロックのスペアセル
のスペアワードラインをイネーブルにさせる工程とを含
む。
他の実施の形態は、多数本のワードラインを順次イネー
ブルにしながらテストするマルチロウアドレステストが
可能な半導体メモリ装置において、半導体メモリ装置の
テスト方法は、入力されるアドレス信号に応答してノー
マルメモリセルブロック内のメモリセルのワードライン
を駆動する工程と、ノーマルメモリセルブロックのメモ
リセルが欠陥セルである場合、欠陥セルのアドレス信号
に該当するプログラマブルデコーダ内の多数個のヒュー
ズを選択的に切ってスペアワードラインイネーブル信号
を生じさせる工程と、マルチロウアドレステストである
ことを示すマルチロウアドレステスト信号がアクティブ
である間にアドレス信号の遷移に応答してスペアワード
ラインイネーブル信号をプリチャージさせる工程と、ス
ペアワードラインイネーブル信号に応答して前記欠陥セ
ルを取り替えるスペアメモリセルブロックのスペアセル
のスペアワードラインをイネーブルにさせる工程とを含
む。
【００２１】このように、本発明は、マルチロウアドレ
ステスト時に、ロウアクティブ命令信号がアクティブに
される時ごとに、或いはアドレス信号が変わる時ごとに
スペアワードラインドライバイネーブル信号がプリチャ
ージされるため、ノーマルワードライン及びスペアワー
ドラインを順次イネーブルさせながらメモリセルをテス
トすることが可能である。
ステスト時に、ロウアクティブ命令信号がアクティブに
される時ごとに、或いはアドレス信号が変わる時ごとに
スペアワードラインドライバイネーブル信号がプリチャ
ージされるため、ノーマルワードライン及びスペアワー
ドラインを順次イネーブルさせながらメモリセルをテス
トすることが可能である。
【００２２】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分理解する
ために、本発明の望ましい実施の形態を例示する添付図
面及び添付図面に記載された内容を参照して以下に説明
する。
び本発明の実施によって達成される目的を十分理解する
ために、本発明の望ましい実施の形態を例示する添付図
面及び添付図面に記載された内容を参照して以下に説明
する。
【００２３】以下、添付した図面に基づき本発明の望ま
しい実施の形態を説明することによって、本発明を詳細
に説明する。各図面に対し、同一の参照符号は同一の要
素であることを表わす。
しい実施の形態を説明することによって、本発明を詳細
に説明する。各図面に対し、同一の参照符号は同一の要
素であることを表わす。
【００２４】本実施の形態は、図１で説明された半導体
メモリ装置１００において、スペアワードラインドライ
バ１３０に関して説明する。特に、スペアワードライン
ドライバ１３０を示している図４のスペアワードライン
ドライバイネーブル信号プリチャージ部４５０に関して
説明する。したがって、本実施の形態に係る半導体メモ
リ装置は、スペアワードラインドライバイネーブル信号
プリチャージ部４５０のほかに、図１の半導体メモリ装
置１００に含まれる構成要素、すなわち、ノーマルメモ
リセルブロックＭＣＢ、スペアメモリセルブロックＳＣ
Ｂ、ノーマルワードラインドライバ１２０及びスペアワ
ードライドライバ１３０を含む。そして、図４のスペア
ワードラインドライバ１３０内のプリチャージ部４１０
（図４）、選択部４２０（図４）、スペアワードライン
リセット部４３０（図４）、ドライバ４４０（図４）及
びプログラマブル４６０（図４）も含む。したがって、
スペアワードラインドライバイネーブル信号プリチャー
ジ部を除いた残りの構成要素は既に説明されているた
め、説明の重複を避けるためにこれらに関する具体的な
説明は省かれる。
メモリ装置１００において、スペアワードラインドライ
バ１３０に関して説明する。特に、スペアワードライン
ドライバ１３０を示している図４のスペアワードライン
ドライバイネーブル信号プリチャージ部４５０に関して
説明する。したがって、本実施の形態に係る半導体メモ
リ装置は、スペアワードラインドライバイネーブル信号
プリチャージ部４５０のほかに、図１の半導体メモリ装
置１００に含まれる構成要素、すなわち、ノーマルメモ
リセルブロックＭＣＢ、スペアメモリセルブロックＳＣ
Ｂ、ノーマルワードラインドライバ１２０及びスペアワ
ードライドライバ１３０を含む。そして、図４のスペア
ワードラインドライバ１３０内のプリチャージ部４１０
（図４）、選択部４２０（図４）、スペアワードライン
リセット部４３０（図４）、ドライバ４４０（図４）及
びプログラマブル４６０（図４）も含む。したがって、
スペアワードラインドライバイネーブル信号プリチャー
ジ部を除いた残りの構成要素は既に説明されているた
め、説明の重複を避けるためにこれらに関する具体的な
説明は省かれる。
【００２５】図６は、本発明の一実施の形態によるスペ
アワードラインドライバイネーブル信号プリチャージ部
を示した図である。これを参照すれば、スペアワードラ
インドライバイネーブル信号プリチャージ部６５０は、
図４のスペアワードラインドライバイネーブル信号プリ
チャージ部４５０（この実施の形態では、"第１スペア
ワードラインドライバイネーブル信号プリチャージ部４
５０"と称する）のほかに、第２スペアワードラインド
ライバイネーブル信号プリチャージ６５２をさらに含
む。
アワードラインドライバイネーブル信号プリチャージ部
を示した図である。これを参照すれば、スペアワードラ
インドライバイネーブル信号プリチャージ部６５０は、
図４のスペアワードラインドライバイネーブル信号プリ
チャージ部４５０（この実施の形態では、"第１スペア
ワードラインドライバイネーブル信号プリチャージ部４
５０"と称する）のほかに、第２スペアワードラインド
ライバイネーブル信号プリチャージ６５２をさらに含
む。
【００２６】第１スペアワードラインドライバイネーブ
ル信号プリチャージ部４５０は、ロジック“ロー”レベ
ルのプリチャージ信号ＰＲＥＢに応答してＰＭＯＳトラ
ンジスタ４５１がターンオンされて第１スペアワードラ
インドライバイネーブル信号Ｆはロジック“ハイ”レベ
ルとなる。このプリチャージ信号ＰＲＥＢは通常の半導
体メモリ装置、例えば、ＤＲＡＭの動作において、一本
のワードラインがイネーブルされた後、次のワードライ
ンがイネーブルされる前にロウレベルになってからハイ
レベルにされる信号である。ところで、プリチャージ信
号ＰＲＥＢは一回の命令に多数本のワードラインを順次
駆動しつつテストする間（以下、"マルチロウアドレス
テスト"と称する）には活性化、即ち、ロウレベルにさ
れない。すなわち、第１番目のワードラインを駆動する
前に一回だけロウレベルにされた後にハイレベルにさ
れ、これ以降ではロウレベルにされない。これが、従来
の多数本のワードラインを順次駆動しつつテストする間
に、スペアワードラインＳＷＥがイネーブルできないと
いう問題点をもたらす原因であった。
ル信号プリチャージ部４５０は、ロジック“ロー”レベ
ルのプリチャージ信号ＰＲＥＢに応答してＰＭＯＳトラ
ンジスタ４５１がターンオンされて第１スペアワードラ
インドライバイネーブル信号Ｆはロジック“ハイ”レベ
ルとなる。このプリチャージ信号ＰＲＥＢは通常の半導
体メモリ装置、例えば、ＤＲＡＭの動作において、一本
のワードラインがイネーブルされた後、次のワードライ
ンがイネーブルされる前にロウレベルになってからハイ
レベルにされる信号である。ところで、プリチャージ信
号ＰＲＥＢは一回の命令に多数本のワードラインを順次
駆動しつつテストする間（以下、"マルチロウアドレス
テスト"と称する）には活性化、即ち、ロウレベルにさ
れない。すなわち、第１番目のワードラインを駆動する
前に一回だけロウレベルにされた後にハイレベルにさ
れ、これ以降ではロウレベルにされない。これが、従来
の多数本のワードラインを順次駆動しつつテストする間
に、スペアワードラインＳＷＥがイネーブルできないと
いう問題点をもたらす原因であった。
【００２７】この問題点を解決するために、第２スペア
ワードラインドライバイネーブル信号プリチャージ部６
５２は、ロウアクティブ命令信号ＰＲＡ及びマルチロウ
アドレステスト信号ＭＲＡＤに応答する２−入力ＮＡＮ
Ｄゲート６５４、及び２−入力ＮＡＮＤゲートの出力に
応答するＰＭＯＳトランジスタ６５６を備える。ロウア
クティブ命令信号ＰＲＡは、ローアドレスストローブ信
号／ＲＡＳ及びアドレス信号などの、通常のＤＲＡＭ制
御信号であって、入力アドレス信号に基づく時間のパル
ス信号である。
ワードラインドライバイネーブル信号プリチャージ部６
５２は、ロウアクティブ命令信号ＰＲＡ及びマルチロウ
アドレステスト信号ＭＲＡＤに応答する２−入力ＮＡＮ
Ｄゲート６５４、及び２−入力ＮＡＮＤゲートの出力に
応答するＰＭＯＳトランジスタ６５６を備える。ロウア
クティブ命令信号ＰＲＡは、ローアドレスストローブ信
号／ＲＡＳ及びアドレス信号などの、通常のＤＲＡＭ制
御信号であって、入力アドレス信号に基づく時間のパル
ス信号である。
【００２８】第２スペアワードラインドライバイネーブ
ル信号プリチャージ部６５２の動作は、下記の通りであ
る。マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号ＭＲＡＤがロジック“ハイ”レ
ベル（アクティブ）にされると、ロジック“ハイ”レベ
ルのロウアクティブ命令信号ＰＲＡに応答してノードＤ
はロジック“ロー”レベルとなる。ロジック“ロー”レ
ベルのノードＤに応答してＰＭＯＳトランジスタ６５６
がターンオンされて第１スペアワードラインドライバイ
ネーブル信号Ｆが、電源電圧ＶＣＣレベルにプリチャー
ジされる。これは、マルチロウアドレステスト時にロウ
アクティブ命令信号ＰＲＡがロジック“ハイ”レベルの
パルスとして生じる時ごとに第１スペアワードラインド
ライバイネーブル信号Ｆがプリチャージングされること
を意味する。これはＰＭＯＳトランジスタ４５１の状態
とは無関係に行われる。
ル信号プリチャージ部６５２の動作は、下記の通りであ
る。マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号ＭＲＡＤがロジック“ハイ”レ
ベル（アクティブ）にされると、ロジック“ハイ”レベ
ルのロウアクティブ命令信号ＰＲＡに応答してノードＤ
はロジック“ロー”レベルとなる。ロジック“ロー”レ
ベルのノードＤに応答してＰＭＯＳトランジスタ６５６
がターンオンされて第１スペアワードラインドライバイ
ネーブル信号Ｆが、電源電圧ＶＣＣレベルにプリチャー
ジされる。これは、マルチロウアドレステスト時にロウ
アクティブ命令信号ＰＲＡがロジック“ハイ”レベルの
パルスとして生じる時ごとに第１スペアワードラインド
ライバイネーブル信号Ｆがプリチャージングされること
を意味する。これはＰＭＯＳトランジスタ４５１の状態
とは無関係に行われる。
【００２９】図７は、図６の動作タイミングを示した図
である。図７の説明に先立って、ノーマルメモリセルブ
ロック内の欠陥セルをアドレッシングする内部アドレス
をＤＲＡｉＢとし、欠陥のないセルをアドレッシングす
る内部アドレスをＤＲＡｉとする。テスト時にマルチロ
ウアドレステスト信号ＭＲＡＤがロジック“ハイ”レベ
ル（アクティブ）にされた後、ＤＲＡｉが入れば、ノー
マルワードラインＮＷＥ１がイネーブルされる。このと
き、ロウアクティブ命令信号ＰＲＡがＤＲＡｉと共にロ
ジック“ハイ”レベルになってノードＤはロジック“ロ
ー”レベルとなる。このため、第１スペアワードライン
ドライバイネーブル信号Ｆはロジック“ハイ”レベルに
プリチャージされる。これは、プリチャージ信号ＰＲＥ
Ｂがマルチロウアドレスのテスト中にロウレベルにされ
ず、第１スペアワードラインドライバイネーブル信号Ｆ
がロジック“ロー”レベルを維持してしまうという従来
の問題点を解決するということを意味する。
である。図７の説明に先立って、ノーマルメモリセルブ
ロック内の欠陥セルをアドレッシングする内部アドレス
をＤＲＡｉＢとし、欠陥のないセルをアドレッシングす
る内部アドレスをＤＲＡｉとする。テスト時にマルチロ
ウアドレステスト信号ＭＲＡＤがロジック“ハイ”レベ
ル（アクティブ）にされた後、ＤＲＡｉが入れば、ノー
マルワードラインＮＷＥ１がイネーブルされる。このと
き、ロウアクティブ命令信号ＰＲＡがＤＲＡｉと共にロ
ジック“ハイ”レベルになってノードＤはロジック“ロ
ー”レベルとなる。このため、第１スペアワードライン
ドライバイネーブル信号Ｆはロジック“ハイ”レベルに
プリチャージされる。これは、プリチャージ信号ＰＲＥ
Ｂがマルチロウアドレスのテスト中にロウレベルにされ
ず、第１スペアワードラインドライバイネーブル信号Ｆ
がロジック“ロー”レベルを維持してしまうという従来
の問題点を解決するということを意味する。
【００３０】この後、ＤＲＡｉＢが入力されると、図４
のプログラマブルデコーダ４６０のコーディングに応答
して第１スペアワードラインドライバイネーブル信号Ｆ
はロジック“ハイ”レバルとなって、選択部４２０（図
４）をターンオンさせる。このため、図４のノードＣは
ロジック“ハイ”レベルの第１スペアワードラインドラ
イバイネーブル信号Ｆによりターンオンされた選択部４
２０のＮＭＯＳトランジスタ４２１及びロジック“ハ
イ”レベルの第２スペアワードラインイネーブル信号Ｐ
ＲＡＤによってターンオンされたスペアワードラインド
ライバイネーブル部４３０のＮＭＯＳトランジスタ４３
１を通じてロジック“ロー”レベルとなる。ノードＣが
ロジック“ロー”レベルになることにより、スペアワー
ドライン駆動部４４０のインバータを通じてスペアワー
ドラインＳＷＥはロジック“ハイ”レベル（アクティ
ブ）になる。こうしてスペアワードラインＳＷＥがロジ
ック“ハイ”レベルになることにより、ノーマルメモリ
セルブロックＮＣＢ（図１）の欠陥メモリセルＭＣ０を
取り替えてスペアメモリセルブロックＳＣＢのスペアメ
モリセルＳＣ０を選択する。
のプログラマブルデコーダ４６０のコーディングに応答
して第１スペアワードラインドライバイネーブル信号Ｆ
はロジック“ハイ”レバルとなって、選択部４２０（図
４）をターンオンさせる。このため、図４のノードＣは
ロジック“ハイ”レベルの第１スペアワードラインドラ
イバイネーブル信号Ｆによりターンオンされた選択部４
２０のＮＭＯＳトランジスタ４２１及びロジック“ハ
イ”レベルの第２スペアワードラインイネーブル信号Ｐ
ＲＡＤによってターンオンされたスペアワードラインド
ライバイネーブル部４３０のＮＭＯＳトランジスタ４３
１を通じてロジック“ロー”レベルとなる。ノードＣが
ロジック“ロー”レベルになることにより、スペアワー
ドライン駆動部４４０のインバータを通じてスペアワー
ドラインＳＷＥはロジック“ハイ”レベル（アクティ
ブ）になる。こうしてスペアワードラインＳＷＥがロジ
ック“ハイ”レベルになることにより、ノーマルメモリ
セルブロックＮＣＢ（図１）の欠陥メモリセルＭＣ０を
取り替えてスペアメモリセルブロックＳＣＢのスペアメ
モリセルＳＣ０を選択する。
【００３１】したがって、図７のタイミング図に示した
ように、第１スペアワードラインドライバイネーブル信
号Ｆは、ロウアクティブ命令信号ＰＲＡがハイレベルに
なるごとにプリチャージされるため、マルチロウアドレ
スのテスト時にノーマルワードラインＮＷＥ及びスペア
ワードラインＳＷＥが正常にイネーブルされる。
ように、第１スペアワードラインドライバイネーブル信
号Ｆは、ロウアクティブ命令信号ＰＲＡがハイレベルに
なるごとにプリチャージされるため、マルチロウアドレ
スのテスト時にノーマルワードラインＮＷＥ及びスペア
ワードラインＳＷＥが正常にイネーブルされる。
【００３２】図８は、図６の第２スペアワードラインド
ライバイネーブル信号プリチャージ部６５２の他の実施
の形態を示した図である。これを参照すれば、第２スペ
アワードラインドライバイネーブル信号プリチャージ部
６５２’は、マルチロウアドレステスト信号ＭＲＡＤが
ロジック“ハイ”レベルになる時にノードＥがロジック
“ロー”レベルとなって３-入力ＮＯＲゲート８０２は
内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉに応答して動作
することになる。この後、３-入力ＮＯＲゲート８０２
の出力及びこれに接続される遅延部８０３の出力が２-
入力ＮＯＲゲート８０４に入力されるが、２-入力ＮＯ
Ｒゲート８０４の出力は、遅延部８０３の遅延時間に該
当する幅を有するパルス信号を出力する。この２-入力
ＮＯＲゲート８０４の出力は、インバータ８０５を通じ
て図６のノードＤのロジックレベルを決定する。ノード
Ｄのロジックレベルに応答して、図６のＰＭＯＳトラン
ジスタ６５６がターンオンされると、第１スペアワード
ラインドライバイネーブル信号Ｆがプリチャージされ
る。この後の動作は既に説明した図４のスペアワードラ
インドライバの動作とほぼ同じである。
ライバイネーブル信号プリチャージ部６５２の他の実施
の形態を示した図である。これを参照すれば、第２スペ
アワードラインドライバイネーブル信号プリチャージ部
６５２’は、マルチロウアドレステスト信号ＭＲＡＤが
ロジック“ハイ”レベルになる時にノードＥがロジック
“ロー”レベルとなって３-入力ＮＯＲゲート８０２は
内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉに応答して動作
することになる。この後、３-入力ＮＯＲゲート８０２
の出力及びこれに接続される遅延部８０３の出力が２-
入力ＮＯＲゲート８０４に入力されるが、２-入力ＮＯ
Ｒゲート８０４の出力は、遅延部８０３の遅延時間に該
当する幅を有するパルス信号を出力する。この２-入力
ＮＯＲゲート８０４の出力は、インバータ８０５を通じ
て図６のノードＤのロジックレベルを決定する。ノード
Ｄのロジックレベルに応答して、図６のＰＭＯＳトラン
ジスタ６５６がターンオンされると、第１スペアワード
ラインドライバイネーブル信号Ｆがプリチャージされ
る。この後の動作は既に説明した図４のスペアワードラ
インドライバの動作とほぼ同じである。
【００３３】この第２スペアワードラインドライバイネ
ーブル信号プリチャージ部６５２’の動作タイミングを
図４と結びつけて示すと図９の通りである。図９の動作
タイミング図は、図７の動作タイミング図とほぼ同じで
ある。但し、第２スペアワードラインドライバイネーブ
ル信号プリチャージ部６５２’のノードＤがロジック
“ロー”レベルとなって第１スペアワードラインドライ
バイネーブル信号Ｆをプリチャージさせる区間が、図８
の遅延部８０３の遅延時間に該当するという点で違いが
ある。これは、内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉ
が変わる時ごとに第１スペアワードラインドライバイネ
ーブル信号Ｆがプリチャージされるものであって、マル
チロウアドレスのテスト時にノーマルワードラインＮＷ
Ｅ及びスペアワードラインＳＷＥが順次イネーブルされ
ることを意味する。
ーブル信号プリチャージ部６５２’の動作タイミングを
図４と結びつけて示すと図９の通りである。図９の動作
タイミング図は、図７の動作タイミング図とほぼ同じで
ある。但し、第２スペアワードラインドライバイネーブ
ル信号プリチャージ部６５２’のノードＤがロジック
“ロー”レベルとなって第１スペアワードラインドライ
バイネーブル信号Ｆをプリチャージさせる区間が、図８
の遅延部８０３の遅延時間に該当するという点で違いが
ある。これは、内部アドレス信号ＤＲＡｉＢ、ＤＲＡｉ
が変わる時ごとに第１スペアワードラインドライバイネ
ーブル信号Ｆがプリチャージされるものであって、マル
チロウアドレスのテスト時にノーマルワードラインＮＷ
Ｅ及びスペアワードラインＳＷＥが順次イネーブルされ
ることを意味する。
【００３４】したがって、本実施の形態によれば、スペ
アワードラインドライバは、マルチロウアドレスのテス
ト時に、ロウアクティブ命令信号ＰＲＡがハイレベルに
なるごとに、または内部アドレス信号ＤＲＡｉＢ、ＤＲ
Ａｉが変わる時ごとに、第１スペアワードラインドライ
バイネーブル信号Ｆをプリチャージさせる。このため、
ノーマルワードラインＮＷＥ及びスペアワードラインＳ
ＷＥを正常にイネーブルにしながらメモリセルをテスト
できることになる。
アワードラインドライバは、マルチロウアドレスのテス
ト時に、ロウアクティブ命令信号ＰＲＡがハイレベルに
なるごとに、または内部アドレス信号ＤＲＡｉＢ、ＤＲ
Ａｉが変わる時ごとに、第１スペアワードラインドライ
バイネーブル信号Ｆをプリチャージさせる。このため、
ノーマルワードラインＮＷＥ及びスペアワードラインＳ
ＷＥを正常にイネーブルにしながらメモリセルをテスト
できることになる。
【００３５】本発明は図面に示された一実施の形態を参
考として説明されたが、これは単なる例示的なものに過
ぎず、この技術分野の通常の知識を有した者なら、これ
より各種の変形及び均等な他の実施の形態が可能である
ことは言うまでもない。よって、本発明の真の技術的な
保護範囲は請求範囲の技術的な思想によって定まるべき
である。
考として説明されたが、これは単なる例示的なものに過
ぎず、この技術分野の通常の知識を有した者なら、これ
より各種の変形及び均等な他の実施の形態が可能である
ことは言うまでもない。よって、本発明の真の技術的な
保護範囲は請求範囲の技術的な思想によって定まるべき
である。
【００３６】
【発明の効果】以上説明したように本発明によれば、一
回の命令で多数本のワードラインを順次駆動しつつテス
トする間に、ノーマルワードライン及びスペアワードラ
インを正常にイネーブルにできるという効果がある。
回の命令で多数本のワードラインを順次駆動しつつテス
トする間に、ノーマルワードライン及びスペアワードラ
インを正常にイネーブルにできるという効果がある。
【図１】従来の半導体メモリ装置の一部を示した図であ
る。
る。
【図２】図１のノーマルワードラインドライバを示した
図である。
図である。
【図３】図２のノーマルワードラインドライバの動作タ
イミングを示した図である。
イミングを示した図である。
【図４】図１のスペアワードラインドライバを示した図
である。
である。
【図５】図４のスペアワードラインドライバの動作タイ
ミングを示した図である。
ミングを示した図である。
【図６】本発明の一実施の形態によるスペアワードライ
ンドライバイネーブル信号プリチャージ部を示した図で
ある。
ンドライバイネーブル信号プリチャージ部を示した図で
ある。
【図７】図６の動作タイミングを示した図である。
【図８】本発明の他の実施の形態による第２スペアワー
ドラインドライバイネーブル信号プリチャージ部を示し
た図である。
ドラインドライバイネーブル信号プリチャージ部を示し
た図である。
【図９】図８の動作タイミングを示した図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尹鴻九 大韓民国京畿道水原市八達区靈通洞972− ２番地甓積谷住公アパート842棟603号 Ｆターム(参考） 2G132 AA07 AB01 AK07 AL09 5L106 AA01 CC04 CC17 DD01 DD11 EE07 5M024 AA50 BB08 BB30 BB40 DD62 HH01 HH10 MM04 MM12 MM15 PP01 PP02 PP03 PP07
Claims (24)
- 【請求項１】 電気的に接続されたノーマルワードライ
ンを有するノーマルメモリセルブロックと、 電気的に接続されたスペアワードラインを有するスペア
メモリセルブロックと、 前記ノーマルワードラインに電気的に接続されたノーマ
ルワードラインドライバと、 前記スペアワードラインに電気的に接続されたスペアワ
ードラインドライバとを備え、 前記スペアワードラインドライバは、 イネーブル信号ライン上にスペアワードラインドライバ
イネーブル信号を生じるプログラマブルアドレスデコー
ダと、 マルチロウアドレステスト信号に応答し、前記イネーブ
ル信号ラインに電気的に接続されるスペアワードライン
ドライバイネーブル信号プリチャージ部と、を備えるこ
とを特徴とする集積回路メモリ装置。 - 【請求項２】 前記スペアワードラインドライバは、 前記スペアワードラインドライバイネーブル信号に応答
する選択スイッチを備えることを特徴とする請求項１に
記載の集積回路メモリ装置。 - 【請求項３】 前記スペアワードラインドライバは、 前記スペアワードラインに電気的に接続されるドライバ
と、 前記ドライバに接続されたドレインと、前記イネーブル
信号が接続されたゲートとを有するＭＯＳトランジスタ
を含む前記選択スイッチと、 を備えることを特徴とする請求項２に記載の集積回路メ
モリ装置。 - 【請求項４】 前記スペアワードラインドライバイネー
ブル信号プリチャージ部は、 マルチロウアドレステスト中に繰り返し印加されるロウ
アクティブコマンド信号に応答することを特徴とする請
求項１乃至３のいずれか１項に記載の集積回路メモリ装
置。 - 【請求項５】 前記スペアワードラインドライバイネー
ブル信号プリチャージ部は、前記マルチロウアドレステ
スト信号及び少なくとも一つのロウアドレスに応答して
パルス信号を発生するパルス発生器を備えることを特徴
とする請求項１乃至３のいずれか１項に記載の集積回路
メモリ装置。 - 【請求項６】 前記スペアワードラインドライバは、プ
リチャージ信号に応答し、前記選択スイッチ内の前記Ｍ
ＯＳトランジスタのドレインに電気的に接続されるＰＭ
ＯＳプルアップトランジスタをさらに備え、 前記スペアワードラインドライバイネーブル信号プリチ
ャージ部は前記プリチャージ信号に応答することを特徴
とする請求項３に記載の集積回路メモリ装置。 - 【請求項７】 複数個のノーマルメモリセルの行及びス
ペアメモリセルの少なくとも一つの行に電気的に接続さ
れたワードラインドライバ回路を備え、 前記ワードラインドライバ回路は、 前記複数個のノーマルメモリセルの行に電気的に接続さ
れるノーマルワードラインドライバと、 前記スペアメモリセルの少なくとも一つの行に電気的に
接続されるスペアワードラインドライバとを備え、 前記スペアワードラインドライバは、 複数個のロウアドレス信号に応答してスペアワードライ
ンドライバイネーブル信号を生じるプログラマブルアド
レスデコーダと、 前記スペアワードラインドライバイネーブル信号に応答
する選択スイッチと、 メモリ装置がマルチロウアドレステストを行う間に、前
記スペアワードラインドライバイネーブル信号を所定の
ロジックレベルにリセットして前記選択スイッチをター
ンオンさせるスペアワードラインドライバイネーブル信
号プリチャージ部とを備えることを特徴とする集積回路
メモリ装置。 - 【請求項８】前記スペアワードラインドライバイネーブ
ル信号プリチャージ部は、マルチロウアドレステスト信
号に応答することを特徴とする請求項７に記載の集積回
路メモリ装置。 - 【請求項９】 前記スペアワードラインドライバイネー
ブル信号プリチャージ部は、ロウアクティブコマンド信
号にさらに応答することを特徴とする請求項８に記載の
集積回路メモリ装置。 - 【請求項１０】 前記スペアワードラインドライバイネ
ーブル信号プリチャージ部は、前記マルチロウアドレス
テスト信号及び複数個のロウアドレスに応答してパルス
信号を発生するパルス発生器を備えることを特徴とする
請求項７又は８に記載の集積回路メモリ装置。 - 【請求項１１】 複数個のノーマルメモリセルの行と、
スペアメモリセルの少なくとも一つの行と、 前記スペアメモリセルの少なくとも一つの行に電気的に
接続され、選択スイッチ及び回路部を含むスペアワード
ラインドライバとを備え、 前記回路部は、 前記複数個のノーマルメモリセルの行内の少なくとも一
つの行にアドレステスト行った後、前記選択スイッチを
オフ状態からオン状態にリセットすることを特徴とする
集積回路メモリ装置。 - 【請求項１２】 欠陥セルをスペアセルに取り替えるた
めに前記スペアセルのワードラインをイネーブルさせる
スペアワードラインドライバであって、 スペアワードラインイネーブル信号に応答して前記スペ
アワードラインドライバをアクティブにして前記スペア
ワードラインをイネーブルにする選択部と、 前記欠陥セルのアドレス信号に応答して多数個のヒュー
ズを選択的に切断して前記スペアワードラインイネーブ
ル信号を生成するプログラマブルデコーダと、 テスト時に、多数本のワードラインを順次イネーブルさ
せながらテストするマルチロウアドレステスト信号及び
前記アドレス信号によって生じるロウアクティブ命令信
号に応答して、前記スペアワードラインイネーブル信号
をプリチャージさせるプリチャージ部と、を備えること
を特徴とするスペアワードラインドライバ。 - 【請求項１３】 前記スペアワードラインドライバは、 前記選択部の出力に応答して前記スペアワードラインを
駆動する駆動部をさらに備えることを特徴とする請求項
１２に記載のスペアワードラインドライバ。 - 【請求項１４】 前記スペアワードラインドライバは、 前記スペアワードラインドライバの初期動作時に生じる
プリチャージ信号に応答して、前記選択部の出力をプリ
チャージするプリチャージ部をさらに備えることを特徴
とする請求項１３に記載のスペアワードラインドライ
バ。 - 【請求項１５】 前記プリチャージ部は、前記スペアワ
ードラインドライバの初期動作時に生じるプリチャージ
信号に応答して前記スペアワードラインイネーブル信号
をプリチャージさせる第１プリチャージ部と、 前記マルチロウアドレステスト信号及び前記ロウアクテ
ィブ命令信号に応答して前記スペアワードラインイネー
ブル信号をプリチャージする第２プリチャージ部とを備
えることを特徴とする請求項１２に記載のスペアワード
ラインドライバ。 - 【請求項１６】 欠陥セルをスペアセルに取り替えるた
めに前記スペアセルのワードラインをイネーブルさせる
スペアワードラインドライバであって、 スペアワードラインイネーブル信号に応答して前記スペ
アワードラインドライバをアクティブにして前記スペア
ワードラインをイネーブルにする選択部と、 前記欠陥セルのアドレス信号によって多数個のヒューズ
を選択的に切断して前記スペアワードラインイネーブル
信号を生成するプログラマブルデコーダと、 テスト時に、多数本のワードラインを順次イネーブルさ
せながらテストするマルチロウアドレステスト信号がア
クティブの間に、前記アドレス信号に応答して前記スペ
アワードラインイネーブル信号をプリチャージするプリ
チャージ部とを備えることを特徴とするスペアワードラ
インドライバ。 - 【請求項１７】 前記スペアワードラインドライバは、 前記選択部の出力に応答して前記スペアワードラインを
駆動する駆動部をさらに備えることを特徴とする請求項
１６に記載のスペアワードラインドライバ。 - 【請求項１８】 前記スペアワードラインドライバは、 前記スペアワードラインドライバの初期動作時に生じる
プリチャージ信号に応答して前記選択部の出力をプリチ
ャージするプリチャージ部をさらに備えることを特徴と
する請求項１７に記載のスペアワードラインドライバ。 - 【請求項１９】 前記スペアワードラインイネーブル信
号プリチャージ部は、 前記スペアワードラインドライバの初期動作時に生じる
プリチャージ信号に応答して前記スペアワードラインイ
ネーブル信号をプリチャージさせる第１プリチャージ部
と、 前記マルチロウアドレステスト信号が活性化中に前記ア
ドレス信号の遷移ごとに前記スペアワードラインイネー
ブル信号をプリチャージする第２プリチャージ部とを備
えることを特徴とする請求項１６に記載のスペアワード
ラインドライバ。 - 【請求項２０】 前記第２プリチャージ部は、 前記マルチロウアドレステスト信号を入力するインバー
タと、 前記インバータの出力及び前記アドレス信号を入力する
ＮＯＲゲートと、 前記ＮＯＲゲートの出力を所定時間遅延させる遅延部
と、 前記ＮＯＲゲートの出力及び前記遅延部の出力を入力す
るＯＲゲートと、 前記ＯＲゲートの出力に応答して前記スペアワードライ
ンイネーブル信号をプリチャージするＰＭＯＳトランジ
スタとを備えることを特徴とする請求項１９に記載のス
ペアワードラインドライバ。 - 【請求項２１】 多数本のワードラインを順次イネーブ
ルさせながらテストするマルチロウアドレステストが可
能な半導体メモリ装置において、前記半導体メモリ装置
は、 複数個のメモリセルが配列されるノーマルメモリセルブ
ロックと、 前記スペアセルが複数個配列されるスペアメモリセルブ
ロックと、 前記ノーマルメモリセルブロックのメモリセルの前記ワ
ードラインをイネーブルにするノーマルワードラインド
ライバと、 前記スペアメモリセルブロックのスペアセルの前記ワー
ドラインをイネーブルにするスペアワードラインドライ
バとを備え、 前記スペアワードラインドライバは、 スペアワードラインイネーブル信号に応答して前記スペ
アワードラインドライバをアクティブにして前記スペア
ワードラインをイネーブルにする選択部と、 前記欠陥セルのアドレス信号によって多数個のヒューズ
を選択的に切断して前記スペアワードラインイネーブル
信号を生成するプログラマブルデコーダと、 前記マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号及び前記アドレス信号によって
生じるロウアクティブ命令信号に応答して前記スペアワ
ード及びイネーブル信号をプリチャージするプリチャー
ジ部とを備えることを特徴とする半導体メモリ装置。 - 【請求項２２】 多数本のワードラインを順次イネーブ
ルさせながらテストするマルチロウアドレステストが可
能な半導体メモリ装置において、前記半導体メモリ装置
は、 複数個のメモリセルが配列されるノーマルメモリセルブ
ロックと、 前記ノーマルメモリセルブロックで生じた欠陥セルを取
り替えるスペアセルが複数個配列されるスペアメモリセ
ルブロックと、 前記ノーマルメモリセルブロックの前記メモリセルの前
記ワードラインをイネーブルにするノーマルワードライ
ンドライバと、 前記スペアメモリセルブロックの前記スペアセルの前記
ワードラインをイネーブルにするスペアワードラインド
ライバとを備え、 前記スペアワードラインドライバは、 スペアワードラインイネーブル信号に応答して前記スペ
アワードラインドライバをアクティブにして前記スペア
ワードラインをイネーブルにする選択部と、 前記欠陥セルのアドレス信号によって多数個のヒューズ
選択的に切断して前記スペアワードラインイネーブル信
号を生じさせるプログラマブルデコーダと、 前記マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号がアクティブである間に前記ア
ドレス信号の遷移ごとに前記スペアワードラインイネー
ブル信号をプリチャージするプリチャージ部と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項２３】 多数本のワードラインを順次イネーブ
ルさせながらテストするマルチロウアドレステスト可能
な半導体メモリ装置において、前記半導体メモリ装置の
テスト方法は、 入力されるアドレス信号に応答してノーマルメモリセル
ブロック内のメモリセルの前記ワードラインをイネーブ
ルにする工程と、 前記ノーマルメモリセルブロックの前記メモリセルが欠
陥セルである場合、前記欠陥セルの前記アドレス信号に
該当するプログラマブルデコーダ内の多数個のヒューズ
を選択的に切ってスペアワードラインイネーブル信号を
生じさせる工程と、 前記マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号及び前記アドレス信号によって
生じるロウアクティブ命令信号に応答して、前記スペア
ワードラインイネーブル信号をプリチャージする工程
と、 前記スペアワードラインイネーブル信号に応答して前記
欠陥セルを取り替えるスペアメモリセルブロックのスペ
アセルの前記ワードラインをイネーブルにする工程と、
を備えることを特徴とする半導体メモリ装置のテスト方
法。 - 【請求項２４】 多数本のワードラインを順次イネーブ
ルにしながらテストするマルチロウアドレステスト可能
な半導体メモリ装置において、前記半導体メモリ装置の
テスト方法は、 入力されるアドレス信号に応答してノーマルメモリセル
ブロック内のメモリセルの前記ワードラインをイネーブ
ルにする工程と、 前記ノーマルメモリセルブロックの前記メモリセルが欠
陥セルである場合、前記欠陥セルの前記アドレス信号に
該当するプログラマブルデコーダ内の多数個のヒューズ
を選択的に切ってスペアワードラインイネーブル信号を
生じさせる工程と、 前記マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号がアクティブであるときに前記
アドレス信号の遷移ごとに前記スペアワードラインイネ
ーブル信号をプリチャージさせる工程と、 前記スペアワードラインイネーブル信号に応答して前記
欠陥セルを取り替えるスペアメモリセルブロックのスペ
アセルの前記ワードラインをイネーブルさせる工程と、
を備えることを特徴とする半導体メモリ装置のテスト方
法。
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