JP2002100198A - マルチロウアドレステスト可能な半導体メモリ装置及びそのテスト方法 - Google Patents
マルチロウアドレステスト可能な半導体メモリ装置及びそのテスト方法Info
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Abstract
リ装置及びそのテスト方法を提供する。 【解決手段】 電気的に接続されたノーマルワードライ
ンを有するノーマルメモリセルブロックと、電気的に接
続されたスペアワードラインを有するスペアメモリセル
ブロックと、そのノーマルワードラインに電気的に接続
されたノーマルワードラインドライバと、スペアワード
ラインに電気的に接続されたスペアワードラインドライ
バとを備え、このスペアワードラインドライバは、イネ
ーブル信号ライン上にスペアワードラインドライバイネ
ーブル信号を生成するプログラマブルアドレスデコーダ
と、 マルチロウアドレス信号に応答し、そのイネーブ
ル信号ラインに電気的に接続されるスペアワードライン
ドライバイネーブル信号プリチャージ部とを備えること
を特徴とする。これにより、多数本のワードラインを順
次駆動しながらメモリセルをテストする際に、ノーマル
ワードライン及びスペアワードラインを正常にイネーブ
ルにできる。
Description
係り、特に、多数本のワードラインを順次駆動しながら
テストするマルチロウアドレスのテスト時にノーマルワ
ードライン及びスペアワードラインを駆動できるワード
ラインドライバに関する。
(Dynamic Random Access Mem
ory;以下、DRAM)は多数個のメモリセルで構成
され、このメモリセルのうち一つのメモリセルでも欠陥
を有すれば、半導体メモリ装置は正常に動作できず、不
良品として処理される。さらに、半導体メモリ装置の高
集積化及び高速化が進んでいる最近の傾向によって、こ
のように、欠陥セルが生じる確率は段々高まりつつあ
る。このため、DRAMの製造コストを決定するウェー
ハ収率、すなわち、一枚のウェーハ上に製造された全体
チップ数に対する良品チップ数の割合にて表されるウェ
ーハ収率が低くなりつつある。したがって、高集積メモ
リ装置の開発に伴い、ウェーハ収率を向上させるために
欠陥セルを修正する方法が一層重大になっている。
て、欠陥セルを余分の他のセルに取り替えるリダンダン
シー技術が用いられている。このリダンダンシー技術の
代表的なものによれば、ノーマルメモリセルブロックに
隣接してスペアメモリセルブロックを配置している。図
1は、スペアメモリセルブロックを用いてノーマルメモ
リセルブロック内の欠陥セルを取り替える従来の半導体
メモリ装置の一部を示したブロック図である。これを参
照すれば、半導体メモリ装置100は、複数個のメモリ
セルが行及び列で配列されるメモリセルブロック110
を含み、メモリセルブロック110はノーマルメモリセ
ルブロック(NCB)とスペアメモリセルブロック(S
CB)とに分けられている。そして、半導体メモリ装置
100はノーマルメモリセルのワードラインを駆動する
ノーマルワードラインドライバ120及びスペアメモリ
セルのワードラインを駆動するスペアワードラインドラ
イバ130をさらに含む。
図2に示されている。ノーマルワードラインドライバ1
20はプリチャージ部210、選択部220、ノーマル
ワードラインドライバイネーブル部230及び駆動部2
40を含む。ロウレベルのプリチャージ信号PREBが
入力されると、これに応答してPMOSトランジスタ2
11、212がターンオンしてノードA及びノードBが
電源電圧VCCレベルにプリチャージされる。このプリ
チャージ信号PREBは、半導体メモリ装置100の初
期動作時にロジック“ロー”レベルにされる信号であ
る。ロジック“ハイ”レベルとなったノードA及びノー
ドBのそれぞれは、ノーマルワードライン駆動部240
の各インバータを通じてノーマルワードラインNWE
0、NWE1をロジック“ロー”レベルとする。ノーマ
ルワードラインNWE0、NWE1がロジック“ロー”
レベルのときは、ノーマルメモリセルブロックNCB
(図1)の内のノーマルワードラインNWE0、NWE
1に接続されたメモリセルは不活性となる。
がロジック“ハイ”レベルになると、ノーマルワードラ
インドライバイネーブル部230のNMOSトランジス
タ231がターンオンしてノーマルワードラインドライ
バ120はイネーブルになる。内部アドレス信号DRA
iB、DRAiに応答して選択部220のNMOSトラ
ンジスタ221、222が選択的にターンオンされる。
これら内部アドレス信号DRAiB、DRAiは外部か
ら印加されるアドレスの組合せによって生じる信号であ
って、アドレスデコーダ(図示せず)を通じて生成され
ても良い。内部アドレス信号DRAiBがロジック“ハ
イ”レベルとなると、選択部220内のNMOSトラン
ジスタ221がターンオンされる。これにより、ノード
Aはターンオンされた選択部220のNMOSトランジ
スタ221及びノーマルワードラインドライバイネーブ
ル部230のNMOSトランジスタ231を通じてロジ
ック“ロー”レベルとなる。ノードAがロジック“ロ
ー”レベルになることにより、駆動部240のインバー
タを通じてノーマルワードラインNWE0はロジック
“ハイ”レベルとなり、ロジック“ハイ”レベルとなっ
たノーマルワードラインNWE0は、ノーマルメモリセ
ルブロックNCB(図1)のメモリセルMC0を選択す
る。このような動作タイミングは図3に示されている。
メモリセルブロックNCBのメモリセルMC0に欠陥が
ある場合、メモリセルMC0はスペアメモリセルブロッ
クSCBのスペアメモリセルSC0に取り替えられる。
当業者には明らかなように、メモリセルのノーマル行に
欠陥のあるメモリセルが存在すると、そのノーマル行全
体がスペアの行と取り替えられる。このような交換動作
のために、半導体メモリ装置100はスペアメモリセル
SC0の行を選択するスペアワードラインドライバ13
0を備える。このスペアワードラインドライバ130は
図4に示されている。
バ130は図2のノーマルワードラインドライバ120
とほぼ同様に、プリチャージ部410、選択部420、
スペアワードラインイネーブル部430及び駆動部44
0を含む。但し、スペアワードラインドライバ130
は、スペアワードラインドライバイネーブル信号線プリ
チャージ部450及びプログラマブルデコーダ460を
さらに含むという点で、図1のノーマルワードラインド
ライバ120とは相違している。
号プリチャージ部450は、ロジック“ロー”レベルの
プリチャージ信号PREBがロウレベルになるのに応答
してPMOSトランジスタ451がターンオンされて、
第1スペアワードラインドライバイネーブル信号Fがロ
ジック“ハイ”レベルとなる。このとき、多数個のヒュ
ーズF1、F2を備えるプログラマブルデコーダ460
において、ノーマルメモリセルブロックNCB内の欠陥
セルを選択する内部アドレスDRAiB、DARiに対
応するヒューズF1、F2が選択的に切断される。例え
ば、内部アドレス信号DRAiBによって選択されるノ
ーマルメモリセルブロックNCBのメモリセルに欠陥が
ある場合、プログラマブルデコーダ460内のヒューズ
F1が切れる。このため、ロジック“ハイ”レベルの内
部アドレス信号DRAiBに応答してNMOSトランジ
スタ461がターンオンされても、ヒューズF1が切れ
ているため、スペアワードラインドライバイネーブル信
号Fはロジック“ロー”レベルにならない。
ル信号PRADがロジック“ハイ”レベルになると、ス
ペアワードラインイネーブル部430のNMOSトラン
ジスタ431がターンオンされる。これによりノードC
は、ロジック“ハイ”レベルの第1スペアワードライン
ドライバイネーブル信号Fによってターンオンされてい
る選択部420のNMOSトランジスタ421及びロジ
ック“ハイ”レベルの第2スペアワードラインイネーブ
ル信号PRADによってターンオンされているスペアワ
ードラインドライバイネーブル部430のNMOSトラ
ンジスタ431を通じてロジック“ロー”レベルとな
る。ノードCがロジック“ロー”レベルになることによ
り、駆動部440のインバータを通じスペアワードライ
ンSWEはロジック“ハイ”レベルとなる。ロジック
“ハイ”レベルのスペアワードラインSWEにより、ス
ペアメモリセルブロックSCBのスペアメモリセルSC
0が選択される。こうしてノーマルメモリセルブロック
NCB(図1)の欠陥メモリセルMC0が、このスペア
メモリセルSC0に置き換えられることになる。
は、欠陥セルのテストを通じてその動作が確認されるこ
とになる。特に、メモリセルの良否をテストする過程
は、数多くのメモリセルをテストするため、テスト時間
がたくさんかかる。テスト時間を縮めるための方法とし
て、一回の命令に応答して多数本のワードラインを順次
駆動しつつテストするマルチロウアドレステスト方法が
ある。
をすれば、下記のような問題点が生じる。これを図5を
参照して説明する。先ず、ノーマルメモリセルブロック
内の欠陥セルをアドレッシングする内部アドレスをDR
AiBとする。このマルチロウアドレステストの間、欠
陥の無いセルをアドレッシングする内部アドレス、すな
わち、DRAi半導体メモリ素子に入力されるとノーマ
ルワードラインNWEがイネーブルされ、第1スペアワ
ードラインドライバイネーブル信号Fがハイレベルから
ロジック“ロー”レベルとなる。これは、図4のプログ
ラマブルデコーダ460内のNMOSトランジスタ46
2が、アドレス信号DRAiによってターンオンされた
からである。
部アドレスDRAiBが入力されると、正常に第1スペ
アワードラインドライバイネーブル信号Fがロジック
“ハイ”レベルとなって、選択部420をターンオンさ
せなければならないにも拘わらず、アドレス信号DRA
iが入力された後も第1スペアワードラインドライバイ
ネーブル信号Fはロジック“ロー”レベルをそのまま維
持する。このため、内部アドレスDRAiBが入力され
る時、スペアワードラインSWEをイネーブルにできな
いという問題が生じてくる。このような現象は、テスト
時間を縮めるために、ノーマルワードラインNWE及び
スペアワードラインSWEを順次イネーブルにしながら
テストしようとする目的に応えなくなるという結果とな
る。そして、このような現象はテストを始めるときに限
らず、テスト中にも生じうる。
数本のワードラインを順次駆動しつつテストする間に、
ノーマルワードライン及びスペアワードラインを正常に
イネーブルできる半導体メモリ装置が望まれる。
の命令に多数本のワードラインを順次駆動しつつテスト
する間に、ノーマルワードライン及びスペアワードライ
ンを正常にイネーブルにできる半導体メモリ装置を提供
することである。
置のテスト方法を提供することである。
に、本発明は、多数本のワードラインを順次イネーブル
にしながらテストするマルチロウアドレステストが可能
な半導体メモリ装置において、半導体メモリ装置は複数
個のメモリセルが配列されるノーマルメモリセルブロッ
クと、スペアセルが複数個配列されるスペアメモリセル
ブロックと、ノーマルメモリセルブロックのメモリセル
のワードラインをイネーブルにさせるノーマルワードラ
インドライバと、スペアメモリセルブロックのスペアセ
ルのワードラインをイネーブルさせるスペアワードライ
ンドライバとを備える。
インドライバは、スペアワードラインイネーブル信号に
応答してスペアワードラインドライバをアクティブにし
てスペアワードラインをイネーブルにする選択部と、欠
陥セルのアドレス信号によって多数個のヒューズを選択
的に切断してスペアワードラインイネーブル信号を生成
するプログラマブルデコーダと、マルチロウアドレステ
ストであることを示すマルチロウアドレステスト信号及
びアドレス信号によって生じるロウアクティブ命令信号
に応答してスペアワードラインイネーブル信号をプリチ
ャージするスペアワードラインイネーブル信号プリチャ
ージ部とを備える。
ラインドライバは、スペアワードラインイネーブル信号
に応答してスペアワードラインドライバをアクティブに
してスペアワードラインをイネーブルにする選択部と、
欠陥セルのアドレス信号によって多数個のヒューズを選
択的に切断してスペアワードラインイネーブル信号を生
成するプログラマブルデコーダと、マルチロウアドレス
テスト信号がアクティブである間にアドレス信号の遷移
に応答してスペアワードラインイネーブル信号をプリチ
ャージするスペアワードラインイネーブル信号プリチャ
ージ部とを備える。
一実施形態は、多数本のワードラインを順次イネーブル
にしながらテストするマルチロウアドレステストが可能
な半導体メモリ装置において、半導体メモリ装置のテス
ト方法は、入力されるアドレス信号に応答してノーマル
メモリセルブロック内のメモリセルのワードラインを駆
動する工程と、ノーマルメモリセルブロックのメモリセ
ルが欠陥セルである場合、欠陥セルのアドレス信号に該
当するプログラマブルデコーダ内の多数個のヒューズを
選択的に切ってスペアワードラインイネーブル信号を生
じさせる工程と、マルチロウアドレステストであること
を示すマルチロウアドレステスト信号及びアドレス信号
によって生じるロウアクティブ命令信号に応答してスペ
アワードラインイネーブル信号をプリチャージさせる工
程と、スペアワードラインイネーブル信号に応答して欠
陥セルを取り替えるスペアメモリセルブロックのスペア
セルのスペアワードラインをイネーブルにする工程とを
備える。
他の実施の形態は、多数本のワードラインを順次イネー
ブルにしながらテストするマルチロウアドレステストが
可能な半導体メモリ装置において、半導体メモリ装置の
テスト方法は、入力されるアドレス信号に応答してノー
マルメモリセルブロック内のメモリセルのワードライン
を駆動する工程と、ノーマルメモリセルブロックのメモ
リセルが欠陥セルである場合、欠陥セルのアドレス信号
に該当するプログラマブルデコーダ内の多数個のヒュー
ズを選択的に切ってスペアワードラインイネーブル信号
を生じさせる工程と、マルチロウアドレステストである
ことを示すマルチロウアドレステスト信号がアクティブ
である間にアドレス信号の遷移に応答してスペアワード
ラインイネーブル信号をプリチャージさせる工程と、ス
ペアワードラインイネーブル信号に応答して前記欠陥セ
ルを取り替えるスペアメモリセルブロックのスペアセル
のスペアワードラインをイネーブルにさせる工程とを含
む。
ステスト時に、ロウアクティブ命令信号がアクティブに
される時ごとに、或いはアドレス信号が変わる時ごとに
スペアワードラインドライバイネーブル信号がプリチャ
ージされるため、ノーマルワードライン及びスペアワー
ドラインを順次イネーブルさせながらメモリセルをテス
トすることが可能である。
び本発明の実施によって達成される目的を十分理解する
ために、本発明の望ましい実施の形態を例示する添付図
面及び添付図面に記載された内容を参照して以下に説明
する。
しい実施の形態を説明することによって、本発明を詳細
に説明する。各図面に対し、同一の参照符号は同一の要
素であることを表わす。
メモリ装置100において、スペアワードラインドライ
バ130に関して説明する。特に、スペアワードライン
ドライバ130を示している図4のスペアワードライン
ドライバイネーブル信号プリチャージ部450に関して
説明する。したがって、本実施の形態に係る半導体メモ
リ装置は、スペアワードラインドライバイネーブル信号
プリチャージ部450のほかに、図1の半導体メモリ装
置100に含まれる構成要素、すなわち、ノーマルメモ
リセルブロックMCB、スペアメモリセルブロックSC
B、ノーマルワードラインドライバ120及びスペアワ
ードライドライバ130を含む。そして、図4のスペア
ワードラインドライバ130内のプリチャージ部410
(図4)、選択部420(図4)、スペアワードライン
リセット部430(図4)、ドライバ440(図4)及
びプログラマブル460(図4)も含む。したがって、
スペアワードラインドライバイネーブル信号プリチャー
ジ部を除いた残りの構成要素は既に説明されているた
め、説明の重複を避けるためにこれらに関する具体的な
説明は省かれる。
アワードラインドライバイネーブル信号プリチャージ部
を示した図である。これを参照すれば、スペアワードラ
インドライバイネーブル信号プリチャージ部650は、
図4のスペアワードラインドライバイネーブル信号プリ
チャージ部450(この実施の形態では、"第1スペア
ワードラインドライバイネーブル信号プリチャージ部4
50"と称する)のほかに、第2スペアワードラインド
ライバイネーブル信号プリチャージ652をさらに含
む。
ル信号プリチャージ部450は、ロジック“ロー”レベ
ルのプリチャージ信号PREBに応答してPMOSトラ
ンジスタ451がターンオンされて第1スペアワードラ
インドライバイネーブル信号Fはロジック“ハイ”レベ
ルとなる。このプリチャージ信号PREBは通常の半導
体メモリ装置、例えば、DRAMの動作において、一本
のワードラインがイネーブルされた後、次のワードライ
ンがイネーブルされる前にロウレベルになってからハイ
レベルにされる信号である。ところで、プリチャージ信
号PREBは一回の命令に多数本のワードラインを順次
駆動しつつテストする間(以下、"マルチロウアドレス
テスト"と称する)には活性化、即ち、ロウレベルにさ
れない。すなわち、第1番目のワードラインを駆動する
前に一回だけロウレベルにされた後にハイレベルにさ
れ、これ以降ではロウレベルにされない。これが、従来
の多数本のワードラインを順次駆動しつつテストする間
に、スペアワードラインSWEがイネーブルできないと
いう問題点をもたらす原因であった。
ワードラインドライバイネーブル信号プリチャージ部6
52は、ロウアクティブ命令信号PRA及びマルチロウ
アドレステスト信号MRADに応答する2−入力NAN
Dゲート654、及び2−入力NANDゲートの出力に
応答するPMOSトランジスタ656を備える。ロウア
クティブ命令信号PRAは、ローアドレスストローブ信
号/RAS及びアドレス信号などの、通常のDRAM制
御信号であって、入力アドレス信号に基づく時間のパル
ス信号である。
ル信号プリチャージ部652の動作は、下記の通りであ
る。マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号MRADがロジック“ハイ”レ
ベル(アクティブ)にされると、ロジック“ハイ”レベ
ルのロウアクティブ命令信号PRAに応答してノードD
はロジック“ロー”レベルとなる。ロジック“ロー”レ
ベルのノードDに応答してPMOSトランジスタ656
がターンオンされて第1スペアワードラインドライバイ
ネーブル信号Fが、電源電圧VCCレベルにプリチャー
ジされる。これは、マルチロウアドレステスト時にロウ
アクティブ命令信号PRAがロジック“ハイ”レベルの
パルスとして生じる時ごとに第1スペアワードラインド
ライバイネーブル信号Fがプリチャージングされること
を意味する。これはPMOSトランジスタ451の状態
とは無関係に行われる。
である。図7の説明に先立って、ノーマルメモリセルブ
ロック内の欠陥セルをアドレッシングする内部アドレス
をDRAiBとし、欠陥のないセルをアドレッシングす
る内部アドレスをDRAiとする。テスト時にマルチロ
ウアドレステスト信号MRADがロジック“ハイ”レベ
ル(アクティブ)にされた後、DRAiが入れば、ノー
マルワードラインNWE1がイネーブルされる。このと
き、ロウアクティブ命令信号PRAがDRAiと共にロ
ジック“ハイ”レベルになってノードDはロジック“ロ
ー”レベルとなる。このため、第1スペアワードライン
ドライバイネーブル信号Fはロジック“ハイ”レベルに
プリチャージされる。これは、プリチャージ信号PRE
Bがマルチロウアドレスのテスト中にロウレベルにされ
ず、第1スペアワードラインドライバイネーブル信号F
がロジック“ロー”レベルを維持してしまうという従来
の問題点を解決するということを意味する。
のプログラマブルデコーダ460のコーディングに応答
して第1スペアワードラインドライバイネーブル信号F
はロジック“ハイ”レバルとなって、選択部420(図
4)をターンオンさせる。このため、図4のノードCは
ロジック“ハイ”レベルの第1スペアワードラインドラ
イバイネーブル信号Fによりターンオンされた選択部4
20のNMOSトランジスタ421及びロジック“ハ
イ”レベルの第2スペアワードラインイネーブル信号P
RADによってターンオンされたスペアワードラインド
ライバイネーブル部430のNMOSトランジスタ43
1を通じてロジック“ロー”レベルとなる。ノードCが
ロジック“ロー”レベルになることにより、スペアワー
ドライン駆動部440のインバータを通じてスペアワー
ドラインSWEはロジック“ハイ”レベル(アクティ
ブ)になる。こうしてスペアワードラインSWEがロジ
ック“ハイ”レベルになることにより、ノーマルメモリ
セルブロックNCB(図1)の欠陥メモリセルMC0を
取り替えてスペアメモリセルブロックSCBのスペアメ
モリセルSC0を選択する。
ように、第1スペアワードラインドライバイネーブル信
号Fは、ロウアクティブ命令信号PRAがハイレベルに
なるごとにプリチャージされるため、マルチロウアドレ
スのテスト時にノーマルワードラインNWE及びスペア
ワードラインSWEが正常にイネーブルされる。
ライバイネーブル信号プリチャージ部652の他の実施
の形態を示した図である。これを参照すれば、第2スペ
アワードラインドライバイネーブル信号プリチャージ部
652’は、マルチロウアドレステスト信号MRADが
ロジック“ハイ”レベルになる時にノードEがロジック
“ロー”レベルとなって3-入力NORゲート802は
内部アドレス信号DRAiB、DRAiに応答して動作
することになる。この後、3-入力NORゲート802
の出力及びこれに接続される遅延部803の出力が2-
入力NORゲート804に入力されるが、2-入力NO
Rゲート804の出力は、遅延部803の遅延時間に該
当する幅を有するパルス信号を出力する。この2-入力
NORゲート804の出力は、インバータ805を通じ
て図6のノードDのロジックレベルを決定する。ノード
Dのロジックレベルに応答して、図6のPMOSトラン
ジスタ656がターンオンされると、第1スペアワード
ラインドライバイネーブル信号Fがプリチャージされ
る。この後の動作は既に説明した図4のスペアワードラ
インドライバの動作とほぼ同じである。
ーブル信号プリチャージ部652’の動作タイミングを
図4と結びつけて示すと図9の通りである。図9の動作
タイミング図は、図7の動作タイミング図とほぼ同じで
ある。但し、第2スペアワードラインドライバイネーブ
ル信号プリチャージ部652’のノードDがロジック
“ロー”レベルとなって第1スペアワードラインドライ
バイネーブル信号Fをプリチャージさせる区間が、図8
の遅延部803の遅延時間に該当するという点で違いが
ある。これは、内部アドレス信号DRAiB、DRAi
が変わる時ごとに第1スペアワードラインドライバイネ
ーブル信号Fがプリチャージされるものであって、マル
チロウアドレスのテスト時にノーマルワードラインNW
E及びスペアワードラインSWEが順次イネーブルされ
ることを意味する。
アワードラインドライバは、マルチロウアドレスのテス
ト時に、ロウアクティブ命令信号PRAがハイレベルに
なるごとに、または内部アドレス信号DRAiB、DR
Aiが変わる時ごとに、第1スペアワードラインドライ
バイネーブル信号Fをプリチャージさせる。このため、
ノーマルワードラインNWE及びスペアワードラインS
WEを正常にイネーブルにしながらメモリセルをテスト
できることになる。
考として説明されたが、これは単なる例示的なものに過
ぎず、この技術分野の通常の知識を有した者なら、これ
より各種の変形及び均等な他の実施の形態が可能である
ことは言うまでもない。よって、本発明の真の技術的な
保護範囲は請求範囲の技術的な思想によって定まるべき
である。
回の命令で多数本のワードラインを順次駆動しつつテス
トする間に、ノーマルワードライン及びスペアワードラ
インを正常にイネーブルにできるという効果がある。
る。
図である。
イミングを示した図である。
である。
ミングを示した図である。
ンドライバイネーブル信号プリチャージ部を示した図で
ある。
ドラインドライバイネーブル信号プリチャージ部を示し
た図である。
Claims (24)
- 【請求項1】 電気的に接続されたノーマルワードライ
ンを有するノーマルメモリセルブロックと、 電気的に接続されたスペアワードラインを有するスペア
メモリセルブロックと、 前記ノーマルワードラインに電気的に接続されたノーマ
ルワードラインドライバと、 前記スペアワードラインに電気的に接続されたスペアワ
ードラインドライバとを備え、 前記スペアワードラインドライバは、 イネーブル信号ライン上にスペアワードラインドライバ
イネーブル信号を生じるプログラマブルアドレスデコー
ダと、 マルチロウアドレステスト信号に応答し、前記イネーブ
ル信号ラインに電気的に接続されるスペアワードライン
ドライバイネーブル信号プリチャージ部と、を備えるこ
とを特徴とする集積回路メモリ装置。 - 【請求項2】 前記スペアワードラインドライバは、 前記スペアワードラインドライバイネーブル信号に応答
する選択スイッチを備えることを特徴とする請求項1に
記載の集積回路メモリ装置。 - 【請求項3】 前記スペアワードラインドライバは、 前記スペアワードラインに電気的に接続されるドライバ
と、 前記ドライバに接続されたドレインと、前記イネーブル
信号が接続されたゲートとを有するMOSトランジスタ
を含む前記選択スイッチと、 を備えることを特徴とする請求項2に記載の集積回路メ
モリ装置。 - 【請求項4】 前記スペアワードラインドライバイネー
ブル信号プリチャージ部は、 マルチロウアドレステスト中に繰り返し印加されるロウ
アクティブコマンド信号に応答することを特徴とする請
求項1乃至3のいずれか1項に記載の集積回路メモリ装
置。 - 【請求項5】 前記スペアワードラインドライバイネー
ブル信号プリチャージ部は、前記マルチロウアドレステ
スト信号及び少なくとも一つのロウアドレスに応答して
パルス信号を発生するパルス発生器を備えることを特徴
とする請求項1乃至3のいずれか1項に記載の集積回路
メモリ装置。 - 【請求項6】 前記スペアワードラインドライバは、プ
リチャージ信号に応答し、前記選択スイッチ内の前記M
OSトランジスタのドレインに電気的に接続されるPM
OSプルアップトランジスタをさらに備え、 前記スペアワードラインドライバイネーブル信号プリチ
ャージ部は前記プリチャージ信号に応答することを特徴
とする請求項3に記載の集積回路メモリ装置。 - 【請求項7】 複数個のノーマルメモリセルの行及びス
ペアメモリセルの少なくとも一つの行に電気的に接続さ
れたワードラインドライバ回路を備え、 前記ワードラインドライバ回路は、 前記複数個のノーマルメモリセルの行に電気的に接続さ
れるノーマルワードラインドライバと、 前記スペアメモリセルの少なくとも一つの行に電気的に
接続されるスペアワードラインドライバとを備え、 前記スペアワードラインドライバは、 複数個のロウアドレス信号に応答してスペアワードライ
ンドライバイネーブル信号を生じるプログラマブルアド
レスデコーダと、 前記スペアワードラインドライバイネーブル信号に応答
する選択スイッチと、 メモリ装置がマルチロウアドレステストを行う間に、前
記スペアワードラインドライバイネーブル信号を所定の
ロジックレベルにリセットして前記選択スイッチをター
ンオンさせるスペアワードラインドライバイネーブル信
号プリチャージ部とを備えることを特徴とする集積回路
メモリ装置。 - 【請求項8】前記スペアワードラインドライバイネーブ
ル信号プリチャージ部は、マルチロウアドレステスト信
号に応答することを特徴とする請求項7に記載の集積回
路メモリ装置。 - 【請求項9】 前記スペアワードラインドライバイネー
ブル信号プリチャージ部は、ロウアクティブコマンド信
号にさらに応答することを特徴とする請求項8に記載の
集積回路メモリ装置。 - 【請求項10】 前記スペアワードラインドライバイネ
ーブル信号プリチャージ部は、前記マルチロウアドレス
テスト信号及び複数個のロウアドレスに応答してパルス
信号を発生するパルス発生器を備えることを特徴とする
請求項7又は8に記載の集積回路メモリ装置。 - 【請求項11】 複数個のノーマルメモリセルの行と、
スペアメモリセルの少なくとも一つの行と、 前記スペアメモリセルの少なくとも一つの行に電気的に
接続され、選択スイッチ及び回路部を含むスペアワード
ラインドライバとを備え、 前記回路部は、 前記複数個のノーマルメモリセルの行内の少なくとも一
つの行にアドレステスト行った後、前記選択スイッチを
オフ状態からオン状態にリセットすることを特徴とする
集積回路メモリ装置。 - 【請求項12】 欠陥セルをスペアセルに取り替えるた
めに前記スペアセルのワードラインをイネーブルさせる
スペアワードラインドライバであって、 スペアワードラインイネーブル信号に応答して前記スペ
アワードラインドライバをアクティブにして前記スペア
ワードラインをイネーブルにする選択部と、 前記欠陥セルのアドレス信号に応答して多数個のヒュー
ズを選択的に切断して前記スペアワードラインイネーブ
ル信号を生成するプログラマブルデコーダと、 テスト時に、多数本のワードラインを順次イネーブルさ
せながらテストするマルチロウアドレステスト信号及び
前記アドレス信号によって生じるロウアクティブ命令信
号に応答して、前記スペアワードラインイネーブル信号
をプリチャージさせるプリチャージ部と、を備えること
を特徴とするスペアワードラインドライバ。 - 【請求項13】 前記スペアワードラインドライバは、 前記選択部の出力に応答して前記スペアワードラインを
駆動する駆動部をさらに備えることを特徴とする請求項
12に記載のスペアワードラインドライバ。 - 【請求項14】 前記スペアワードラインドライバは、 前記スペアワードラインドライバの初期動作時に生じる
プリチャージ信号に応答して、前記選択部の出力をプリ
チャージするプリチャージ部をさらに備えることを特徴
とする請求項13に記載のスペアワードラインドライ
バ。 - 【請求項15】 前記プリチャージ部は、前記スペアワ
ードラインドライバの初期動作時に生じるプリチャージ
信号に応答して前記スペアワードラインイネーブル信号
をプリチャージさせる第1プリチャージ部と、 前記マルチロウアドレステスト信号及び前記ロウアクテ
ィブ命令信号に応答して前記スペアワードラインイネー
ブル信号をプリチャージする第2プリチャージ部とを備
えることを特徴とする請求項12に記載のスペアワード
ラインドライバ。 - 【請求項16】 欠陥セルをスペアセルに取り替えるた
めに前記スペアセルのワードラインをイネーブルさせる
スペアワードラインドライバであって、 スペアワードラインイネーブル信号に応答して前記スペ
アワードラインドライバをアクティブにして前記スペア
ワードラインをイネーブルにする選択部と、 前記欠陥セルのアドレス信号によって多数個のヒューズ
を選択的に切断して前記スペアワードラインイネーブル
信号を生成するプログラマブルデコーダと、 テスト時に、多数本のワードラインを順次イネーブルさ
せながらテストするマルチロウアドレステスト信号がア
クティブの間に、前記アドレス信号に応答して前記スペ
アワードラインイネーブル信号をプリチャージするプリ
チャージ部とを備えることを特徴とするスペアワードラ
インドライバ。 - 【請求項17】 前記スペアワードラインドライバは、 前記選択部の出力に応答して前記スペアワードラインを
駆動する駆動部をさらに備えることを特徴とする請求項
16に記載のスペアワードラインドライバ。 - 【請求項18】 前記スペアワードラインドライバは、 前記スペアワードラインドライバの初期動作時に生じる
プリチャージ信号に応答して前記選択部の出力をプリチ
ャージするプリチャージ部をさらに備えることを特徴と
する請求項17に記載のスペアワードラインドライバ。 - 【請求項19】 前記スペアワードラインイネーブル信
号プリチャージ部は、 前記スペアワードラインドライバの初期動作時に生じる
プリチャージ信号に応答して前記スペアワードラインイ
ネーブル信号をプリチャージさせる第1プリチャージ部
と、 前記マルチロウアドレステスト信号が活性化中に前記ア
ドレス信号の遷移ごとに前記スペアワードラインイネー
ブル信号をプリチャージする第2プリチャージ部とを備
えることを特徴とする請求項16に記載のスペアワード
ラインドライバ。 - 【請求項20】 前記第2プリチャージ部は、 前記マルチロウアドレステスト信号を入力するインバー
タと、 前記インバータの出力及び前記アドレス信号を入力する
NORゲートと、 前記NORゲートの出力を所定時間遅延させる遅延部
と、 前記NORゲートの出力及び前記遅延部の出力を入力す
るORゲートと、 前記ORゲートの出力に応答して前記スペアワードライ
ンイネーブル信号をプリチャージするPMOSトランジ
スタとを備えることを特徴とする請求項19に記載のス
ペアワードラインドライバ。 - 【請求項21】 多数本のワードラインを順次イネーブ
ルさせながらテストするマルチロウアドレステストが可
能な半導体メモリ装置において、前記半導体メモリ装置
は、 複数個のメモリセルが配列されるノーマルメモリセルブ
ロックと、 前記スペアセルが複数個配列されるスペアメモリセルブ
ロックと、 前記ノーマルメモリセルブロックのメモリセルの前記ワ
ードラインをイネーブルにするノーマルワードラインド
ライバと、 前記スペアメモリセルブロックのスペアセルの前記ワー
ドラインをイネーブルにするスペアワードラインドライ
バとを備え、 前記スペアワードラインドライバは、 スペアワードラインイネーブル信号に応答して前記スペ
アワードラインドライバをアクティブにして前記スペア
ワードラインをイネーブルにする選択部と、 前記欠陥セルのアドレス信号によって多数個のヒューズ
を選択的に切断して前記スペアワードラインイネーブル
信号を生成するプログラマブルデコーダと、 前記マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号及び前記アドレス信号によって
生じるロウアクティブ命令信号に応答して前記スペアワ
ード及びイネーブル信号をプリチャージするプリチャー
ジ部とを備えることを特徴とする半導体メモリ装置。 - 【請求項22】 多数本のワードラインを順次イネーブ
ルさせながらテストするマルチロウアドレステストが可
能な半導体メモリ装置において、前記半導体メモリ装置
は、 複数個のメモリセルが配列されるノーマルメモリセルブ
ロックと、 前記ノーマルメモリセルブロックで生じた欠陥セルを取
り替えるスペアセルが複数個配列されるスペアメモリセ
ルブロックと、 前記ノーマルメモリセルブロックの前記メモリセルの前
記ワードラインをイネーブルにするノーマルワードライ
ンドライバと、 前記スペアメモリセルブロックの前記スペアセルの前記
ワードラインをイネーブルにするスペアワードラインド
ライバとを備え、 前記スペアワードラインドライバは、 スペアワードラインイネーブル信号に応答して前記スペ
アワードラインドライバをアクティブにして前記スペア
ワードラインをイネーブルにする選択部と、 前記欠陥セルのアドレス信号によって多数個のヒューズ
選択的に切断して前記スペアワードラインイネーブル信
号を生じさせるプログラマブルデコーダと、 前記マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号がアクティブである間に前記ア
ドレス信号の遷移ごとに前記スペアワードラインイネー
ブル信号をプリチャージするプリチャージ部と、 を備えることを特徴とする半導体メモリ装置。 - 【請求項23】 多数本のワードラインを順次イネーブ
ルさせながらテストするマルチロウアドレステスト可能
な半導体メモリ装置において、前記半導体メモリ装置の
テスト方法は、 入力されるアドレス信号に応答してノーマルメモリセル
ブロック内のメモリセルの前記ワードラインをイネーブ
ルにする工程と、 前記ノーマルメモリセルブロックの前記メモリセルが欠
陥セルである場合、前記欠陥セルの前記アドレス信号に
該当するプログラマブルデコーダ内の多数個のヒューズ
を選択的に切ってスペアワードラインイネーブル信号を
生じさせる工程と、 前記マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号及び前記アドレス信号によって
生じるロウアクティブ命令信号に応答して、前記スペア
ワードラインイネーブル信号をプリチャージする工程
と、 前記スペアワードラインイネーブル信号に応答して前記
欠陥セルを取り替えるスペアメモリセルブロックのスペ
アセルの前記ワードラインをイネーブルにする工程と、
を備えることを特徴とする半導体メモリ装置のテスト方
法。 - 【請求項24】 多数本のワードラインを順次イネーブ
ルにしながらテストするマルチロウアドレステスト可能
な半導体メモリ装置において、前記半導体メモリ装置の
テスト方法は、 入力されるアドレス信号に応答してノーマルメモリセル
ブロック内のメモリセルの前記ワードラインをイネーブ
ルにする工程と、 前記ノーマルメモリセルブロックの前記メモリセルが欠
陥セルである場合、前記欠陥セルの前記アドレス信号に
該当するプログラマブルデコーダ内の多数個のヒューズ
を選択的に切ってスペアワードラインイネーブル信号を
生じさせる工程と、 前記マルチロウアドレステストであることを示すマルチ
ロウアドレステスト信号がアクティブであるときに前記
アドレス信号の遷移ごとに前記スペアワードラインイネ
ーブル信号をプリチャージさせる工程と、 前記スペアワードラインイネーブル信号に応答して前記
欠陥セルを取り替えるスペアメモリセルブロックのスペ
アセルの前記ワードラインをイネーブルさせる工程と、
を備えることを特徴とする半導体メモリ装置のテスト方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR00-39560 | 2000-07-11 | ||
KR1020000039560A KR100338776B1 (ko) | 2000-07-11 | 2000-07-11 | 멀티 로우 어드레스 테스트 가능한 반도체 메모리 장치 및그 테스트 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002100198A true JP2002100198A (ja) | 2002-04-05 |
JP4685282B2 JP4685282B2 (ja) | 2011-05-18 |
Family
ID=19677344
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001209837A Expired - Fee Related JP4685282B2 (ja) | 2000-07-11 | 2001-07-10 | マルチロウアドレステスト可能な半導体メモリ装置及びそのテスト方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6577545B2 (ja) |
JP (1) | JP4685282B2 (ja) |
KR (1) | KR100338776B1 (ja) |
TW (1) | TW519656B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
UA72189C2 (uk) | 1997-11-17 | 2005-02-15 | Янссен Фармацевтика Н.В. | Фармацевтична композиція, що містить водну суспензію субмікронних ефірів 9-гідроксирисперидон жирних кислот |
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KR100583278B1 (ko) * | 2005-01-28 | 2006-05-25 | 삼성전자주식회사 | 플래쉬 셀 퓨즈 회로 및 플래쉬 셀 퓨징 방법 |
KR100809683B1 (ko) | 2005-07-14 | 2008-03-07 | 삼성전자주식회사 | 멀티 로우 어드레스 테스트 시간을 감소시킬 수 있는반도체 메모리 장치 및 멀티 로우 어드레스 테스트 방법. |
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SI2234617T1 (sl) | 2007-12-19 | 2021-07-30 | Janssen Pharmaceutica Nv | Režim odmerjanja v zvezi z dolgodelujočimi paliperidonijevimi estri za injiciranje |
KR101020282B1 (ko) * | 2008-07-09 | 2011-03-07 | 주식회사 하이닉스반도체 | 온도센서 |
WO2011053829A1 (en) | 2009-10-30 | 2011-05-05 | Janssen Pharmaceutical Nv | Dosing regimen associated with long-acting injectable paliperidone esters |
EP3050057A1 (en) | 2013-09-27 | 2016-08-03 | Hewlett Packard Enterprise Development LP | Memory sparing on memory modules |
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CN117476087A (zh) * | 2022-07-22 | 2024-01-30 | 长鑫存储技术有限公司 | 存储芯片的测试方法、装置、设备及存储介质 |
Family Cites Families (27)
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---|---|---|---|---|
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-
2000
- 2000-07-11 KR KR1020000039560A patent/KR100338776B1/ko active IP Right Grant
-
2001
- 2001-06-15 US US09/883,070 patent/US6577545B2/en not_active Expired - Fee Related
- 2001-06-27 TW TW090115519A patent/TW519656B/zh not_active IP Right Cessation
- 2001-07-10 JP JP2001209837A patent/JP4685282B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-19 US US10/392,428 patent/US6741512B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR20020006091A (ko) | 2002-01-19 |
JP4685282B2 (ja) | 2011-05-18 |
US20020006067A1 (en) | 2002-01-17 |
US6577545B2 (en) | 2003-06-10 |
US20030174567A1 (en) | 2003-09-18 |
KR100338776B1 (ko) | 2002-05-31 |
US6741512B2 (en) | 2004-05-25 |
TW519656B (en) | 2003-02-01 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
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|
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|
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|
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