KR100878307B1 - 멀티 워드라인 테스트 제어 회로 및 그의 제어 방법 - Google Patents

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Abstract

본 발명의 멀티 워드라인 테스트 제어 회로는 한번에 여러 개의 워드라인을 활성화시키는 멀티 워드라인 테스트 신호와 뱅크 액티브 신호에 응답하여 제1 테스트 신호 및 제2 테스트 신호를 생성하는 멀티 테스트 제어부; 제1 테스트 신호에 응답하여 입력된 로우 어드레스 중 소정 어드레스를 디코딩하여 제1 어드레스 디코딩 신호를 생성하고, 제2 테스트 신호에 응답하여, 입력된 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 제2 어드레스 디코딩 신호를 생성하는 로우 프리디코더; 및 제2 테스트 신호에 응답하여 제1 어드레스 디코딩 신호 및 제2 어드레스 디코딩 신호를 입력 받아 디코딩 및 드라이빙 하여 워드라인을 구동하는 워드라인 구동부를 포함한다.
Figure R1020070046228
멀티, 워드라인, 서브 워드라인, 매트, 테스트,

Description

멀티 워드라인 테스트 제어 회로 및 그의 제어 방법{Multi-WordLine Test Control Circuit And Controlling Method Thereof}
도 1은 종래 기술에 따른 멀티 워드라인 테스트 제어 회로의 블록도,
도 2는 도 1에 도시한 멀티 워드라인 테스트 제어 회로를 포함하는 뱅크 구조의 블록도,
도 3은 본 발명에 따른 멀티 워드라인 테스트 제어 회로의 블록도,
도 4는 도 3에 도시한 멀티 테스트 제어부의 블록도,
도 5는 도 3에 도시한 로우 프리디코더의 블록도,
도 6은 도 3에 도시한 워드라인 구동부의 블록도,
도 7은 도 4에 도시한 멀티 테스트 제어부의 상세 회로도,
도 8은 도 6에 도시한 제1 제어부의 상세 회로도,
도 9는 도 6에 도시한 제2 제어부의 상세 회로도,
도 10은 도 3에 도시한 멀티 워드라인 테스트 제어 회로를 포함하는 뱅크 구조의 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 테스트 제어 회로부 20,200 : 로우 프리디코더
30,300 : 워드라인 구동부 31,310 : 로우 디코더 제어부
32,320: 로우 디코더 110 : 제1 로직게이트부
120 : 제2 로직게이트부
210,220,230:제1,제2,제0 어드레스 디코딩부
311,312: 제1,제2 제어부
1000 : 멀티 워드라인 테스트부
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 워드라인 테스트 제어 회로 및 그 워드라인 테스트 방법에 관한 것이다.
도 1은 종래 기술에 따른 멀티 워드라인 테스트 제어 회로의 블록도이다.
도시한 것과 같이, 종래 기술에 따른 멀티 워드라인 테스트 제어 회로는 테스트 제어 회로부(10), 로우 프리디코더(20) 및 워드라인 구동부(30)로 구성된다.
도 1에 도시한 멀티 워드라인 테스트 제어 회로의 블록도는 한 뱅크(뱅크 0) 내의 구조를 예를 들어 도시한 것이다. 도 2에 도시한 바와 같이, 반도체 집적 회로 내의 복수의 뱅크가 있고, 각 뱅크는 상기 테스트 제어 회로부(10)의 출력(TALLWD)을 입력 받아 각각 상기 로우 프리디코더(20) 및 워드라인 구동부(30)를 구비하여 구성된다.
상기 테스트 제어 회로부(10)는 4분의 1 워드라인 테스트 신호(T14WL), 이븐(even) 워드라인 테스트 신호(TEWL) 및 오드(odd) 워드라인 테스트 신호(TOWL) 등을 입력받아 각 테스트 모드에서 인에이블되는 테스트 제어 신호(TALLWD)를 생성한다. 즉, 4분의 1 워드라인 테스트, 이븐 워드라인 테스트, 또는 오드 워드라인 테스트시, 상기 테스트 제어 신호(TALLWD)는 인에이블된다.
상기 로우 프리디코더(20)는 상기 테스트 제어 신호(TALLWD)에 응답하여 입력된 로우 어드레스(A<0:13>)를 디코딩하여 복수의 어드레스 디코딩 신호를 생성한다. 상기 로우 프리디코더(20)는 상기 로우 어드레스 중 2~3비트씩 디코딩한 신호들을 출력한다. 예를 들면, 상기 로우 프리디코더(20)는 로우 어드레스 A0,A1를 디코딩하여 LAX01<0:3>을 생성하고, 로우 어드레스 A2를 디코딩하여 LAX2<0:1>을 생성한다. 또한, 상기 로우 프리디코더(20)는 로우 어드레스 A3,A4를 디코딩하여 LAX34<0:3>을, 로우 어드레스 A5,A6을 디코딩하여 LAX56<0:3>, 로우 어드레스 A7,A8을 디코딩하여 LAX78<0:3>을 생성한다. 또한, 상기 로우 프리디코더(20)는 로우 어드레스 A9,A10을 디코딩하여 LAX9A<0:3>을, 로우 어드레스 A11,A12를 디코딩하여 LAXBC<0:3>을 생성한다. 또한, 상기 로우 프리디코더(20)는 로우 어드레스 A13을 디코딩하여 LAXD<0:1>을 생성한다.
4분의 1 워드라인 테스트시, 상기 테스트 제어 신호(TALLWD)는 로직 하이 레벨이고, 상기 로우 프리디코더(20)의 출력인 상기 복수의 어드레스 디코딩 신호(LAX01<0:3>,LAX2<0:1>,LAX34<0:3>,LAX56<0:3>,LAX78<0:3>,LAXD<0:1>,LAX9A<0:3>,LAXBC<0:3>)는 서브 워드라인 디코딩과 관련한 어드레스 디코딩 신호(LAX01<0:3>)를 제외하고는 모두 하이 레벨로 출력된다. 상기 서브 워드라인과 관련한 어드레스 디코딩 신호(LAX01<0:3>)는 서브 워드라인 디코딩 신호를 생성하 기 위한 신호이다. 상기 서브 워드라인 디코딩 신호에 의해 4분의 워드라인 테스트시, 서브 워드라인 중 4분의 1개씩 활성화된다.
또한, 4분의 1 워드라인 테스트, 이븐 워드라인 테스트 또는 오드 워드라인 테스트 모드가 아닌 노멀 동작 모드에서는 상기 테스트 제어 신호(TALLWD)가 로직 로우 레벨이 된다. 따라서, 상기 복수의 어드레스 디코딩 신호(LAX2<0:1>,LAX34<0:3>,LAX56<0:3>,LAX78<0:3>,LAXD<0:1>,LAX9A<0:3>,LAXBC<0:3>)는 상기 로우 어드레스에 해당하는 워드라인을 활성화시키기 위한 특정 어드레스 디코딩 신호만이 하이 레벨이고, 나머지 어드레스 디코딩 신호는 로우 레벨이 된다. 이로 인해, 상기 로우 어드레스에 해당하는 워드라인만이 활성화되고 그 외의 워드라인은 비활성화된다.
상기 워드라인 구동부(30)는 로우 디코더 제어부(31)와 로우 디코더(32)로 구성된다.
상기 로우 디코더 제어부(31)는 상기 테스트 제어 신호(TALLWD)에 응답하여 상기 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 입력받아 복수의 워드라인 제어 신호(MWD_DRV<0:15>)를 생성한다. 상기 테스트 제어 신호(TALLWD)가 로직 하이 레벨인 경우, 일반적으로 상기 복수의 워드라인 제어 신호(MWD_DRV<0:15>)는 모든 메인 워드라인 신호를 활성화시키기 위한 신호 레벨을 갖는다. 상기 테스트 제어 신호(TALLWD)가 로직 로우 레벨인 경우는, 노멀 동작을 수행하여 상기 입력받은 로우 어드레스에 해당되는 메인 워드라인만을 활성화시키는 신호를 생성한다.
상기 복수의 워드라인 제어 신호(MWD_DRV<0:15>)는 워드라인 오프 제어 신 호(WLOFF<0:15>), 로우 디코더 인에이블 신호(XDEC_EN<0:15>) 및 메인 워드라인 인에이블 신호(MWD_EN<0:15>) 등이 있다.
상기 로우 디코더(32)는 상기 어드레스 디코딩 신호(LAX2<0:1> LAX34<0:3> LAX56<0:3>,LAX78<0:3>,LAXD<0:1>,LAX01<0:3>) 및 상기 워드라인 제어 신호(MWD_DRV<0:15>)를 입력받아 디코딩 및 드라이빙하여 서브 워드라인 신호(WL<0:8191>)를 생성한다.
도 1에 도시한 멀티 워드라인 테스트 제어 회로의 동작을 설명하면 다음과 같다.
4분의 1 워드라인 테스트 시, 상기 4분의 1 워드라인 테스트 신호(T14WL)가 인에이블되므로, 상기 테스트 제어 신호(TALLWD)는 인에이블된다.
인에이블된 상기 테스트 제어 신호(TALLWD)에 따라 상기 로우 프리디코더(20)는 서브 워드라인 디코딩과 관련한 어드레스 디코딩 신호(LAX01<0:3>)를 제외하고는 하이 레벨의 상기 어드레스 디코딩 신호(LAX2<0:1> LAX34<0:3> LAX56<0:3>,LAX78<0:3>,LAXD<0:1>,LAX9A<0:3>,LAXBC<0:3>)를 출력한다.
따라서, 상기 테스트 제어 신호(TALLWD)와 상기 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 입력받은 상기 로우 디코더 제어부(31)는 활성화된 상기 복수의 워드라인 제어 신호(MWD_DRV<0:15>)를 생성하고, 이를 입력받아, 상기 로우 디코더(32)는 상기 어드레스 디코딩 신호(LAX01<0:3>)에 의해 활성화되는 서브 워드라인 디코딩된 신호에 의해, 해당 서브 워드라인(4분의 1개)을 활성화시킨다.
도 2는 도 1에 도시한 테스트 제어 신호(TALLWD)가 각 뱅크에 입력되는 것을 도시한 블록도이다.
도시한 것과 같이, 상기 테스트 제어 신호(TALLWD)는 각 뱅크에 모두 입력되고, 각 뱅크마다 상기 로우 프리디코더(20), 상기 워드라인 구동부(30)를 구비한다.
종래 기술에 의하면, 상기 4분의 1 워드라인 테스트 모드에서, 모든 뱅크에 동일한 상기 테스트 제어 신호(TALLWD)가 입력되어 한번에 모든 뱅크마다 4분의 1개의 워드라인이 인에이블되므로 파워 소모가 커지는 문제가 있다.
또한, 상기 4분의 1개의 서브 워드라인을 인에이블시킨후, 다른 4분의 1개의 서브 워드라인을 인에이블시키려면 이전에 인에이블되었던 서브 워드라인을 디스에이블시켜야 하는데 종래에는 테스트 모드를 종료하는 방법으로 이전의 서브 워드라인을 디스에이블시켰다.
즉, 테스트 모드 종료 및 서브 워드라인의 디스에이블됨이 동시에 이루어져 파워소모가 커지고 이로 인한 노이즈 또한 커서 데이터를 파괴시키는 문제점을 갖고 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 선택한 뱅크와 선택한 셀매트에서만 멀티 워드라인 테스트를 수행하여 파워 소모 감소 및 액티브 및 프리차징 모드에 따른 테스트 제어가 가능한 멀티 워드라인 테스트 제어 회로 및 멀티 워드라인 테스트 회로 제어 방법을 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 멀티 워드라인 테스트 제어 회로는 한번에 여러 개의 워드라인을 활성화시키는 멀티 워드라인 테스트 신호와 뱅크 액티브 신호에 응답하여 제1 테스트 신호 및 제2 테스트 신호를 생성하는 멀티 테스트 제어부; 상기 제1 테스트 신호에 응답하여 입력된 로우 어드레스 중 소정 어드레스를 디코딩하여 제1 어드레스 디코딩 신호를 생성하고, 상기 제2 테스트 신호에 응답하여, 입력된 상기 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 제2 어드레스 디코딩 신호를 생성하는 로우 프리디코더; 및 상기 제2 테스트 신호에 응답하여 상기 제1 어드레스 디코딩 신호 및 상기 제2 어드레스 디코딩 신호를 입력 받아 디코딩 및 드라이빙 하여 워드라인을 구동하는 워드라인 구동부를 포함한다.
또한, 본 발명의 멀티 워드라인 테스트 제어 회로의 제어 방법은 멀티 워드라인 테스트 모드에서, 멀티 워드라인 테스트 신호가 활성화되고, 뱅크 액티브 신호가 활성화됨에 따라 활성화된 제1 테스트 신호를 생성하는 단계; 상기 제1 테스트 신호가 활성화됨에 따라 비활성화된 제2 테스트 신호를 생성하는 단계; 상기 활성화된 제1 테스트 신호에 응답하여 로우 어드레스 중 일부를 입력받아 전부 비활성화된 제1 어드레스 디코딩 신호를 생성하는 단계; 상기 비활성화된 제2 테스트 신호에 응답하여, 상기 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 제2 어드레스 디코딩 신호를 생성하되, 상기 매트 선택과 관련한 어드레스에 해당하는 매트에 입력되는 제2 어드레스 디코딩 신호만을 활성화시키고, 나머지 매트 에 입력되는 상기 제2 어드레스 디코딩 신호는 비활성화시키는 단계; 상기 제2 어드레스 디코딩 신호 및 상기 제2 테스트 신호를 입력받아 워드라인 드라이버를 제어하기 위한 워드라인 오프 제어 신호를 생성하는 단계; 및 상기 제1 어드레스 디코딩 신호 및 상기 워드라인 오프 제어 신호를 입력받아 해당 워드라인을 활성화시키는 단계를 포함한다.
또한, 본 발명의 다른 실시예에 따른 멀티 워드라인 테스트 제어 회로는 제1 뱅크 내에 구비되고 제1 뱅크 액티브 신호에 응답하여 제1 셀매트별 멀티 워드라인 테스트 신호를 발생하는 제1 멀티 테스트 제어부; 상기 제1 뱅크 내에 구비되고 상기 제1 셀매트별 멀티 워드라인 테스트 신호의 입력에 응답하여 구동되는 제1 멀티 워드라인 테스트부; 제2 뱅크 내에 구비되고 제2 뱅크 액티브 신호에 응답하여 제2 셀매트별 멀티 워드라인 테스트 신호를 발생하는 제2 멀티 테스트 제어부; 및 상기 제2 뱅크 내에 구비되고 상기 제2 셀매트별 멀티 워드라인 테스트 신호의 입력에 응답하여 구동되는 제2 멀티 워드라인 테스트부를 구비하여, 뱅크별 멀티 워드라인 테스트와 뱅크내 셀 매트별 멀티 워드라인 테스트를 수행함을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 멀티 워드라인 테스트 제어 회로의 블록도이다.
도시한 것과 같이, 본 발명에 따른 멀티 워드라인 테스트 제어 회로는 멀티 테스트 제어부(100) 및 멀티 워드라인 테스트부(1000)로 구성된다.
상기 멀티 워드라인 테스트부(1000)는 상기 멀티 테스트 제어부(100)의 출력 을 입력받아 멀티 워드라인 테스트를 수행한다.
상기 멀티 워드라인 테스트부(1000)는 로우 프리디코더(200) 및 워드라인 구동부(300)로 구성된다.
상기 멀티 테스트 제어부(100)는 한번에 여러 개의 워드라인을 활성화시키는 멀티 워드라인 테스트 신호(T1NWL)와 뱅크 액티브 신호(BA)에 응답하여 셀 매트별 멀티 워드라인 테스트 신호를 생성한다. 상기 셀 매트별 멀티 워드라인 테스트 신호는 제1 테스트 신호(T1) 및 제2 테스트 신호(T2)로 구성된다.
즉, 본 발명은 뱅크별 멀티 워드라인 테스트를 수행하기 위해 각 뱅크마다 뱅크 액티브 신호(BA)가 인에이블되는 경우, 상기 제1 테스트 신호(T1)를 인에이블시킨다. 또한, 멀티 워드라인 테스트시, 해당 매트내의 워드라인만을 테스트하기 위해 상기 제2 테스트 신호(T2)를 추가로 도입시켰다.
상기 멀티 테스트 제어부(100)는 도 4에 도시한 바와 같이, 제1 로직게이트부(110)와 제2 로직게이트부(120)를 포함한다.
상기 제1 로직게이트부(110)는 상기 멀티 워드라인 테스트 신호(T1NWL)와 상기 뱅크 액티브 신호(BA)를 입력받아 앤드 연산하여 상기 제1 테스트 신호(T1)를 생성하는 로직 게이트 회로에 의해 구현할 수 있다. 즉, 상기 제1 로직게이트부(110)는 상기 멀티 워드라인 테스트 신호(T1NWL)와 상기 뱅크 액티브 신호(BA)를 입력받아 둘다 인에이블된 경우에, 인에이블되는 제1 테스트 신호(T1)를 생성한다.
상기 제1 로직게이트부(110)는 도 7에 도시한 바와 같이, 상기 멀티 워드라인 테스트 신호(T1NWL)와 상기 뱅크 액티브 신호(BA)를 입력받는 낸드 게이트(ND1) 와 인버터(IV1)에 의해 구현할 수 있다.
상기 제2 로직게이트부(120)는 상기 제1 테스트 신호(T1) 또는 상기 멀티 워드라인 테스트 신호(T1NWL)에 응답하여 상기 제2 테스트 신호(T2)를 생성한다.
또는, 상기 제2 로직 게이트부(120)는 상기 제1 테스트 신호(T1)를 입력받아 반전시켜 제2 테스트 신호(T2)를 생성한다.
상기 제2 테스트 신호(T2)는 상기 제1 테스트 신호(T1)와 다른 논리 값을 갖는다. 예를 들어, 멀티 워드라인 테스트의 경우, 상기 제1 테스트 신호(T1)가 액티브 동작시 로직 하이 레벨이면, 상기 제2 테스트 신호(T2)는 로직 로우 레벨이다. 따라서, 도 7에 도시한 바와 같이, 상기 제2 로직 게이트부(120)는 상기 제1 테스트 신호(T1)를 반전시키는 인버터(IV2)에 의해 구현할 수 있다.
또는, 상기 제2 테스트 신호(T2)는 상기 멀티 워드라인 테스트 신호(T1NWL)가 인에이블될 때 로우 레벨의 신호이다.
상기 로우 프리디코더(200)는 상기 제1 테스트 신호(T1)에 응답하여 입력된 로우 어드레스(A<0:13>) 중 소정 어드레스를 디코딩하여 제1 어드레스 디코딩 신호(LAX2<0:1>,LAX34<0:3>,LAX56<0:3>,LAX78<0:3>,LAXD<0:1>)를 생성하고, 상기 제2 테스트 신호(T2)에 응답하여, 입력된 상기 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 생성한다.
본 발명에서 상기 로우 어드레스의 비트수를 설명의 편의를 위해 14개로 한정하였지만, 이에 국한되지 않음을 밝혀둔다. 또한, 로우 어드레스 중 매트 선택과 관련한 어드레스의 비트수 또한 반도체 집적회로의 적용 스킴에 따라 달라질 수 있다.
상기 로우 프리디코더(200)는 도 5에 도시한 바와 같이, 제1 어드레스 디코딩부(210), 제2 어드레스 디코딩부(220) 및 제0 어드레스 디코딩부(230)를 포함한다.
상기 로우 프리디코더(200)에 입력되는 상기 로우 어드레스(A<0:13>)는 서브 워드라인 디코딩과 관련된 어드레스(A<0:1>), 매트 선택과 관련된 어드레스(A<9:12>), 그 외 메인 워드라인을 활성화시키기 위한 어드레스(A<2:8,13>)로 나누어져 각각 상기 제1 어드레스 디코딩부(210), 상기 제2 어드레스 디코딩부(220) 및 제0 어드레스 디코딩부(230)로 입력된다.
상기 제1 어드레스 디코딩부(210)는 상기 제1 테스트 신호(T1)에 응답하여 상기 로우 어드레스 중 일부 어드레스(A<2:8,13>)를 디코딩하여 제1 어드레스 디코딩 신호(LAX2<0:1>,LAX34<0:3>,LAX56<0:3>,LAX78<0:3>,LAXD<0:1>)를 생성한다.
상기 제2 어드레스 디코딩부(220)는 상기 제2 테스트 신호(T2)에 응답하여 상기 로우 어드레스 중 매트 선택과 관련한 어드레스(A<9:12>)를 디코딩하여 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 생성한다.
또한, 상기 로우 프리디코더(200)는 상기 뱅크 액티브 신호(BA)에 응답하여 상기 로우 어드레스 중 서브 워드라인 디코딩 신호와 관련한 어드레스(A<0:1>)를 디코딩하여 제0 어드레스 디코딩 신호(LAX01<0:3>)를 생성하는 제0 어드레스 디코딩부(230)를 포함한다.
본 발명은 상기 서브 워드라인 디코딩과 관련한 어드레스의 비트수는 서브 워드라인 코딩 방식의 1:4 또는 1:8 등의 방식에 따라 달라질 수 있다.
상기 제1 어드레스 디코딩부(210)는 상기 제1 테스트 신호(T1)가 인에이블됨에 따라, 전부 디스에이블된 상기 제1 어드레스 디코딩 신호(LAX2<0:1>,LAX34<0:3>,LAX56<0:3>,LAX78<0:3>,LAXD<0:1>)를 생성하고 상기 제1 테스트 신호(T1)가 디스에이블됨에 따라, 상기 입력 받은 어드레스(A<2:8,13>)를 디코딩하여 상기 제1 어드레스 디코딩 신호(LAX2<0:1>,LAX34<0:3> LAX56<0:3>,LAX78<0:3>,LAXD<0:1>)를 생성한다. 상기 제1 어드레스 디코딩부(210)는 상기 제1 테스트 신호(T1)에 응답하여 입력된 로우 어드레스를 디코딩하는 일반적인 디코딩 회로로 구현할 수 있다.
상기 제2 어드레스 디코딩부(220)는 상기 제2 테스트 신호(T2)가 인에이블됨에 따라, 전부 디스에이블된 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 생성하고 상기 제2 테스트 신호(T2)가 디스에이블됨에 따라, 입력 받은 상기 어드레스 중 상기 매트 선택과 관련한 어드레스(A<9:12>)를 디코딩하여 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 생성한다. 상기 제2 어드레스 디코딩부(220)는 상기 제2 테스트 신호(T2)에 응답하여 입력된 매트 선택과 관련한 어드레스(A<9:12>)를 디코딩하는 일반적인 디코딩 회로로 구현할 수 있다.
또한, 상기 제0 어드레스 디코딩부(230)는 상기 뱅크 액티브 신호에 응답하여 입력된 어드레스(A<0:1>)를 디코딩하는 일반적인 디코딩 회로로 구현할 수 있 다.
상기 제0 어드레스 디코딩 신호(LAX01<0:3>)는 서브 워드라인 드라이버에 입력되는 서브 워드라인 디코딩 신호와 관련한 신호를 생성하기 위한 신호이다.
따라서, 상기 제0 어드레스 디코딩 신호(LAX01<0:3>)에 따라, 서브 워드라인들 중 일부가 활성화된다. 예를 들면, 4분의 1 워드라인 테스트시, 상기 제0 어드레스 디코딩 신호(LAX01<0:3>)에 따라 뱅크 내의 총 서브 워드라인 중 4분의 1개의 서브 워드라인이 활성화된다.
상기 워드라인 구동부(300)는 상기 제2 테스트 신호(T2)에 응답하여 상기 제1 어드레스 디코딩 신호(LAX2<0:1>,LAX34<0:3> LAX56<0:3>,LAX78<0:3> LAXD<0:1>) 및 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 입력 받아 디코딩 및 드라이빙하여 서브 워드라인을 구동한다.
상기 워드라인 구동부(300)는 도 3에 도시한 바와 같이 로우 디코더 제어부(310) 및 로우 디코더(320)를 포함한다.
상기 로우 디코더 제어부(310)는 상기 제2 테스트 신호(T2)에 응답하여 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 입력받아 복수의 워드라인 제어 신호(MWD_DRV<0:15>)를 생성한다.
상기 복수의 워드라인 제어 신호(MWD_DRV<0:15>)는 워드라인 오프 제어 신호(WLOFF<0:15>), 로우 디코더 인에이블 신호(XDEC_EN<0:15>) 및 메인 워드라인 인에이블 신호(MWD_EN<0:15>) 등이 있다.
상기 로우 디코더 제어부(310)는 도 6에 도시한 바와 같이 제1 제어부(311) 및 제2 제어부(312)를 포함한다.
상기 제1, 제2 제어부(311,312)는 각각 도 8 내지 도 9에 도시한 것과 같이 구현할 수 있다.
상기 제1 제어부(311)는 도 8에 도시한 바와 같이, 상기 제2 테스트 신호(T2)에 응답하여, 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>) 및 노멀 로우 인에이블 신호(NXEB), 리던던시 로우 인에이블 신호(RXEB) 및 어드레스 디코딩 신호(LAXD)를 입력받아, 노멀 매트 선택 신호(NXEN<0:15>), 매트 선택 비트 라인 이퀄라이제이션 신호(BSB_BLEQ<0:15>) 및 매트 선택 신호(BSB<0:15>)를 생성한다.
상기 노멀 로우 인에이블 신호(NXEB)는 리던던시 회로의 퓨즈 커팅 정보에 따라 노말 일때는 로우가 되고, 리던던시 일때는 하이 레벨이다.
상기 리던던시 로우 인에이블 신호(RXEB)는 상기 노멀 로우 인에이블 신호(NXEB)와는 반대로 리던던시 회로가 선택된 경우 로우 레벨이고, 노멀 회로가 선택된 경우 하이 레벨이다.
상기 매트 선택 비트 라인 이퀄라이제이션 신호(BSB_BLEQ<0:15>)는 해당 매트 내의 비트라인 이퀄라이징 회로 또는 프리차징 회로를 제어하는 신호이다.
상기 매트 선택 신호(BSB<0:15>)는 상기 매트 선택 비트 라인 이퀄라이제이션 신호(BSB_BLEQ<0:15>)를 소정 시간 딜레이시킨 신호이며, 해당 매트의 활성화 여부를 선택하는 신호이다.
상기 어드레스 디코딩 신호(LAXD)는 13번 어드레스(A13)를 프리디코딩한 신 호이며, 32개의 매트 구조인 경우, 업 매트/다운 매트(각각 16개씩)를 구분하는 신호이다.
상기 제1 제어부(311)는 도 8에 도시한 바와 같이, 어드레스 판별부(311-1), 노멀 선택부(311-2), 리던던시 선택부(311-4), 테스트 신호 전송부 (311-3), 업다운 매트 선택부(311-5) 및 지연부 (311-6)로 구성된다. 상기 제1 제어부(311)는 도 8에 도시한 바와 같이 복수의 낸드게이트(ND2~ND6) 및 복수의 인버터(IV3~IV9)에 의해 구현할 수 있다. 상기 제1 제어부(311)는 매트마다 하나씩 구비하고 있다.
상기 어드레스 판별부(311-1)는 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 입력받아 디코딩한다. 상기 어드레스 판별부(311-1)는 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 입력받는 제2 낸드 게이트(ND2) 및 상기 제2 낸드 게이트(ND2)의 출력을 반전시키는 제4 인버터(IV4)로 구성된다.
상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)는 상기 로우 어드레스 중 매트 선택과 관련한 어드레스(A<9:12>)를 디코딩한 것으로, 예를 들면 매트 선택에 관련된 어드레스가 4비트라면, 각각 2비트씩 디코딩하여 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 생성한 것이다.
상기 노멀 선택부(311-2)는 상기 노멀 로우 인에이블 신호(NXEB)에 응답하여 상기 어드레스 판별부(311-1)의 출력을 전송한다. 상기 노멀 선택부(311-2)는 상기 노멀 로우 인에이블 신호(NXEB)를 반전시키는 제5 인버터(IV5) 및, 상기 제5 인버터(IV5)의 출력과 상기 어드레스 판별부(311-1)의 출력을 입력 받아 낸드 연산하는 제3 낸드 게이트(ND3)로 구성된다.
상기 리던던시 선택부(311-4)는 상기 리던던시 로우 인에이블 신호(RXEB)에 응답하여 상기 노멀 선택부(311-2)의 출력을 전송한다. 상기 리던던시 선택부(311-4)는 상기 노멀 선택부(311-2)의 출력과 상기 리던던시 로우 인에이블 신호(RXEB)를 입력받아 낸드 연산하는 제4 낸드 게이트(ND4)로 구성된다.
상기 테스트 신호 전송부(311-3)는, 상기 제2 테스트 신호(T2)에 응답하고, 상기 노멀 선택부(311-2)의 출력을 전송하여 상기 노멀 매트 선택 신호(BSB<0:15>)를 생성한다. 상기 테스트 신호 전송부(311-3)는 상기 제2 테스트 신호(T2)를 반전시키는 제3 인버터(IV3) 및, 상기 제3 인버터(IV3)의 출력과 상기 노멀 선택부(311-2)의 출력을 입력받아 낸드 연산하는 제6 낸드 게이트(ND6)로 구성된다.
상기 업다운 매트 선택부 (311-5)는 상기 어드레스 디코딩 신호(LAXD)에 응답하고, 상기 리던던시 선택부(311-4)의 출력을 전송하여 상기 매트 선택 비트라인 이퀄라이제이션 신호(BSB_BLEQ<0:15>)를 생성한다. 상기 업다운 매트 선택부 (311-5)는 상기 어드레스 디코딩 신호(LAXD)를 지연시키는 우수개의 인버터(IV6,IV7) 및 상기 제7 인버터(IV7)의 출력과 상기 리던던시 선택부(311-4)의 출력을 입력받아 낸드 연산하는 제5 낸드 게이트(ND5)로 구성된다.
상기 지연부 (311-6)는 상기 매트 선택 비트라인 이퀄라이제이션 신호(BSB_BLEQ<0:15>)를 입력받아 소정 시간 지연시켜 상기 매트 선택 신호(BSB<0:15>)를 출력한다. 상기 지연부 (311-6)는 우수개의 인버터(IV8,IV9)로 구현된다.
상기 제1 제어부(311)의 동작을 설명하면 다음과 같다.
멀티 워드라인 테스트 모드시, 상기 제2 테스트 신호(T2)가 로직 로우이다. 또한, 상기 노멀 로우 인에이블 신호(NXEB)는 로직 로우이고, 상기 리던던시 로우 인에이블 신호(RXEB)는 로직 하이이다. 따라서, 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)가 하이인 매트는 상기 어드레스 판별부(311-1)의 출력이 하이가 되고, 상기 노멀 선택부(311-2)의 출력은 상기 노멀 로우 인에이블 신호(NXEB)가 로우이므로, 상기 제3 낸드 게이트(ND3)의 출력으로 로우가 된다.
또한, 멀티 워드라인 테스트 모드시, 상기 리던던시 로우 인에이블 신호(RXEB)가 하이 레벨이므로, 상기 리던던시 선택부(311-4)의 출력은 상기 제4 낸드 게이트(ND4)의 출력으로 하이가 된다. 또한, 활성화되는 매트에 입력되는 상기 어드레스 디코딩 신호(LAXD)가 하이 레벨이므로, 상기 업다운 매트 선택부(311-5)의 출력인 상기 제5 낸드 게이트(ND5)의 출력은 로우가 된다. 따라서, 상기 매트 선택 비트라인 이퀄라이제이션 신호(BSB_BLEQ<0:15>) 및 상기 매트 선택 신호(BSB<0:15>)는 로우가 된다.
또한, 멀티 워드라인 테스트 모드시 상기 제2 테스트 신호(T2)가 로우이므로, 상기 테스트 신호 전송부(311-3)의 출력은 상기 노멀 선택부(311-2)의 출력과 상기 제3 인버터(IV3)의 출력을 입력받아 하이 레벨의 노멀 매트 선택 신호(NXEN<0:15>)를 출력한다. 즉, 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)에 해당하는 매트는 하이 레벨의 노멀 매트 선택 신호(NXEN<i>), 로우 레벨의 매트 선택 비트라인 이퀄라이제이션 신호(BSB_BLEQ<i>) 및 로우 레벨의 매트 선택 신호(BSB<i>)를 출력한다.
즉, 상기 제1 제어부(311)의 동작 원리는 노멀 동작 모드 및 멀티 워드라인 테스트 모드에서는 상기 제2 테스트 신호(T2) 및 상기 노멀 로우 인에이블 신호(NXEB)는 로우 레벨이고, 상기 리던던시 로우 인에이블 신호(RXEB)는 하이 레벨이 되므로, 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)의 레벨에 따라 인에이블 또는 디스에이블된 노멀 매트 선택 신호(NXEN<0:15>) 등을 출력한다. 즉, 상기 로우 어드레스 정보에 해당하는 매트 만을 활성화시킬 수 있게 된다.
또한, 상기 제1 제어부(311)는 노멀 동작 모드가 아닌 경우, 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)의 레벨에 무관한 고정된 상기 노멀 매트 선택 신호(NXEN<0:15>)등을 출력한다.
상기 제2 테스트 신호(T2)가 로직 하이인 경우, 상기 제6 낸드 게이트(ND6)에 입력되는 상기 제3 인버터(IV3)의 출력이 로우이므로 상기 제 6 낸드게이트(ND6)의 출력인 상기 노멀 매트 선택 신호(NXEN<0:15>)는 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)와 상기 노멀 로우 인에이블 신호(NXEB)가 어떤 값을 갖더라도 항상 로직 하이로 유지된다.
종래 기술에 따른 멀티 워드라인 테스트시, 상기 제2 테스트 신호(T2) 레벨이 로직 하이가 되어, 상기 노멀 매트 선택 신호(NXEN<0:15>)는 항상 로직 하이가 되었으나, 본 발명은 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)에 따른 한 뱅크 내의 매트들 중 특정 매트에 입력되는 상기 노멀 매트 선택 신호(NXEN<i>,i는 1과 16 사이의 자연수)만이 로직 하이가 되도록 한다.
또한, 상기 매트 선택 비트 라인 이퀄라이제이션 신호(BSB_BLEQ<0:15>) 및 상기 매트 선택 신호(BSB<0:15>)는 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)에 따라 인에이블 또는 디스에이블되므로, 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)에 해당하는 매트에 입력되는 상기 매트 선택 비트 라인 이퀄라이제이션 신호(BSB_BLEQ<0:15>) 및 상기 매트 선택 신호(BSB<0:15>)만이 로직 로우가 되고, 나머지 매트에 입력되는 상기 신호들은 로직 하이가 된다.
상기 제2 제어부(312)는 도 9에 도시한 바와 같이, 상기 제2 테스트 신호(T2)에 응답하여 상기 매트 선택 신호(BSB<0:15>), 제1 프리차지 신호(R1ACB), 제2 프리차지 신호(R2ACB) 및 상기 노멀 매트 선택 신호(NXEN<0:15>)를 입력받아 워드라인 오프 제어 신호(WLOFF<0:15>), 로우 디코더 인에이블 신호(XDEC_EN<0:15>) 및 메인 워드라인 인에이블 신호(MWD_EN<0:15>)를 생성한다.
상기 제1 프리차지 신호(R1ACB)는 액티브 모드에서 로우가 되고, 프리차징 모드에서 하이가 되는 신호로써 상기 뱅크 액티브 신호(BA)를 반전시킨 신호이다.
상기 제2 프리차지 신호(R2ACB)는 액티브 모드에서 로우가 되고, 프리차징 모드에서 소정 시간 지연 후에 하이가 되는 신호로써 상기 뱅크 액티브 신호(BA)를 반전시킨 신호가 지연된 신호이다.
상기 제2 제어부(312)는 제1 프리차징 제어부(312-1), 제2 프리차징 제어부(312-4), 제3 프리차징 제어부(312-3), 테스트 신호 제어부(312-2), 반전 지연부(312-5), 로우 디코더 신호 생성부(312-6) 및 워드라인 인에이블 신호 생성 부(312-7)로 구성된다.
상기 제1 프리차징 제어부(312-1)는 상기 제2 프라차지 신호(R2ACB)에 응답하여 상기 매트 선택 신호(BSB<0:15>)를 전송한다. 액티브 동작시, 상기 제1 프리차징 제어부(312-1)는 상기 제2 프리차지 신호(R2ACB)가 로우 레벨이므로, 상기 매트 선택 신호(BSB<0:15>)를 전송한다.
상기 제2 프리차징 제어부(312-4)는 상기 제1 프리차지 신호(R1ACB) 및 상기 제2 테스트 신호(T2)에 응답하여 상기 노멀 매트 선택 신호(NXEN<0:15>)를 전송한다. 멀티 워드라인 테스트 모드이며 액티브 동작 모드시, 상기 제2 테스트 신호(T2) 및 상기 제1 프리차지 신호(R1ACB)는 로우 레벨이므로, 상기 제2 프리차징 제어부(312-4)의 출력은 상기 노멀 매트 선택 신호(NXEN<0:15>)의 레벨에 따라 출력된다. 상기 제2 프리차징 제어부(312-4)는 프리차징 동작 모드의 경우 상기 제1 프리차지 신호(R1ACB)는 하이 레벨이므로, 상기 노멀 매트 선택 신호(NXEN<0:15>)의 레벨에 변동되지 않고 로우를 출력한다.
상기 제3 프리차징 제어부(312-3)는 상기 제2 테스트 신호(T2) 및 상기 제1 프리차지 신호(R1ACB)를 조합하여 출력한다. 멀티 워드라인 테스트시, 상기 제2 테스트 신호(T2)가 로우 레벨이므로, 상기 제1 프리차지 신호(R1ACB) 레벨에 따라 출력한다.
상기 테스트 신호 제어부(312-2)는 상기 제2 테스트 신호(T2)에 응답하여 상기 제1 프리차징 제어부(312-1)의 출력을 전송한다. 멀티 워드라인 테스트시, 상기 제2 테스트 신호(T2)가 로우이므로, 상기 제1 프리차징 제어부(312-1)의 출력의 반 전된 레벨을 출력한다. 상기 제2 테스트 신호(T2)가 하이일 때, 상기 테스트 신호 제어부(312-2)는 상기 제1 프리차징 제어부(312-1)의 출력에 따라 변동되지 않고, 하이 레벨의 고정된 신호를 출력한다.
상기 반전 지연부(312-5)는 상기 테스트 신호 제어부(312-2)의 출력을 반전시켜 상기 워드라인 오프 제어 신호(WLOFF<0:15>)를 출력한다.
상기 로우 디코더 신호 생성부(312-6)는 상기 제3 프리차징 제어부(312-3)의 출력과 상기 테스트 신호 제어부(312-2)의 출력을 입력받아 상기 로우 디코더 인에이블 신호(XDEC_EN<0:15>)를 출력한다.
상기 워드라인 인에이블 신호 생성부(312-7)는 상기 제2 프리차징 제어부(32-4)의 출력과 상기 테스트 신호 제어부(312-2)의 출력을 입력받아 상기 메인 워드라인 인에이블 신호(MWD_EN<0:15>)를 출력한다.
상기 제2 제어부(312)는 도 9에 도시한 것과 같이, 복수의 인버터(IV10~IV19)와 복수의 낸드게이트(ND7~ND13)로 구현할 수 있다. 멀티 워드라인 테스트 모드의 경우 상기 제2 테스트 신호(T2)는 로직 로우이므로, 상기 제15 인버터(IV15)의 출력은 로직 하이이다. 따라서, 상기 제15 인버터(IV15)의 출력을 입력받는 제 8 ,9, 11 낸드게이트(ND8,ND9,ND11)의 출력은 상기 매트 선택 신호(BSB<0:15>)와 제2 프리차징 신호(R2ACB),제1 프리차징 신호(R1ACB) 및 상기 노멀 매트 선택 신호(NXEN<0:15>)에 따라 활성화 또는 비활성화된다.
결국, 상기 워드라인 오프 제어 신호(WLOFF<0:15>), 로우 디코더 인에이블 신호(XDEC_EN<0:15>) 및 메인 워드라인 인에이블 신호(MWD_EN<0:15>)는, 상기 매트 선택 신호(BSB<0:15>) 등에 따라 인에이블 또는 디스에이블된다.
상기 로우 디코더(320)는 상기 제0 어드레스 디코딩 신호(LAX01<0:3>), 상기 제1 어드레스 디코딩 신호(LAX2<0:1> LAX34<0:3> LAX56<0:3> LAX78<0:3> LAXD<0:1>) 및 상기 로우 디코더 제어부(310)의 일부의 출력을 입력받아 디코딩 및 드라이빙하여 서브 워드라인 신호를 구동한다.
상기 로우 디코더(320)는 상기 로우 디코더 제어부(310)의 출력을 입력받아 구동되는 일반적인 메인 워드라인 드라이버와 서브 워드라인 드라이버에 의해 구현할 수 있다.
일반적으로 상기 로우 디코더(320)는 상기 복수의 워드라인 제어 신호(MWD_DRV<0:15>) 등을 입력받아 상기 메인 워드라인 드라이버, 상기 메인 워드라인 드라이버의 출력과 서브 워드라인 디코딩 신호를 입력받아 해당 워드라인을 활성화시키는 서브 워드라인 드라이버로 구성된다.
본 발명에 따른 멀티 워드라인 테스트 제어 회로의 동작 원리를 도 3 내지 도 9를 참조하여 설명하면 다음과 같다.
상기 멀티 워드라인 테스트시, 상기 멀티 워드라인 테스트 신호(T1NWL)가 인에이블된다. 또한, 액티브 모드인 경우 상기 뱅크 액티브 신호(BA)가 인에이블되므로, 상기 제1 테스트 신호(T1)는 로직 하이가 된다. 또한, 상기 제2 테스트 신호(T2)는 상기 멀티 워드라인 테스트 신호(T1NWL)가 로직 하이므로, 로직 로우가 된다.
따라서, 상기 제2 테스트 신호(T2)를 입력받은 상기 제2 어드레스 디코딩 부(220)는, 입력받은 로우 어드레스 중 매트 선택과 관련한 어드레스(A<9:12>)를 디코딩하여 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)를 출력한다. 예를 들면, 상기 매트 선택과 관련한 어드레스 비트가 4비트이고, 이를 디코딩한 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)는 16개가 된다. 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>) 중 한 신호만 로직 하이이고, 나머지 매트에 입력되는 상기 제2 어드레스 디코딩 신호(LAX9A<0:3>,LAXBC<0:3>)는 로직 로우가 된다.
또한, 로직 하이인 상기 제1 테스트 신호(T1)를 입력받아, 상기 제1 어드레스 디코딩부(210)는 입력받은 로우 어드레스 중 일부 어드레스(A<2:8,13>)를 디코딩한 신호인 상기 제1 어드레스 디코딩 신호(LAX2<0:1>,LAX34<0:3> LAX56<0:3>,LAX78<0:3>,LAXD<0:1>)를 모두 비활성화시킨다.
상기 제1 테스트 신호(T1)가 로직 하이일 때, 상기 제1 어드레스 디코딩 신호(LAX2<0:1>,LAX34<0:3>,LAX56<0:3>,LAX78<0:3> LAXD<0:1>)는 모두 로직 하이가 된다.
따라서, 로직 로우의 상기 제2 테스트 신호(T2)를 입력받은 상기 로우 디코더 제어부(310)는, 상기 테스트 모드와 달리 정상 동작 모드와 같이 상기 제2 어드레스 디코딩 신호 레벨(LAX9A<0:3>,LAXBC<0:3>)에 따라 동작한다. 해당 매트의 상기 워드라인 오프 제어 신호(WLOFF<0:15>)만을 비활성화시키고, 그 외의 매트의 상기 워드라인 오프 제어 신호(WLOFF<0:15>)는 활성화시킨다. 상기 워드라인 오프 제어 신호(WLOFF<0:15>)를 입력받은 상기 워드라인 구동부(300)는 그에 해당하는 매 트내의 워드라인만을 활성화시키고, 상기 활성화된 워드라인 오프 제어 신호(WLOFF)를 입력받은 매트내의 워드라인은 비활성화시킨다. 따라서, 특정 매트만 멀티 워드라인 테스트를 수행하고, 그 외의 매트는 멀티 워드라인 테스트를 수행하지 않는다.
따라서, 본 발명에 따른 멀티 워드라인 테스트 제어 회로는 멀티 워드라인 테스트 모드에서 특정 매트 만을 멀티 워드라인 테스트를 수행하고, 그 외의 매트는 테스트를 수행하지 않음으로 전력 소모를 감소시키는 효과가 있다.
또한, 상기 멀티 테스트 제어부(100)는 도 10에 도시한 바와 같이, 상기 멀티 워드라인 테스트 신호(T1NWL)를 입력 받아 구동되는 회로는 각 뱅크별로 구비하고 있어서, 각 뱅크마다 해당 뱅크가 활성화되는 경우에만 상기 제1 테스트 신호(T1)가 인에이블됨으로써 전력 소모를 감소시킬 수 있다.
예를 들면, 반도체 집적 회로내에 뱅크가 8개이고, 각 뱅크마다 셀 매트가 16개가 있는 경우, 본 발명에 의한 테스트시 종래 기술에 비해 128분의 1로 전력 소모가 감소된다. 도 10에 도시한 블록도는 뱅크의 수가 8개이지만, 이는 설명의 편의를 위한 것이며 뱅크의 수 및 매트의 수를 한정하지 않음을 밝혀둔다.
본 발명은 상기 로우 어드레스를 디코딩하는 방식을 특정 어드레스 순서에 따른 1~2 비트씩 프리디코딩한 후 디코딩하는 방식으로 설명하였지만, 이에 한정되지 않고 비트 수 및 어드레스 순서에서 다양하게 구현할 수 있음을 밝혀둔다.
또한, 본 발명은 특정 뱅크가 액티브 모드인 경우 그에 따라 해당되는 서브 워드라인이 활성화되고, 프리차징 모드에서는 상기 서브 워드라인이 비활성화됨으 로 인해 테스트 모드를 종료하지 않고, 후속 뱅크 액티브 명령에 의해 그 다음 서브 워드라인을 활성화시킬수 있게 된다. 따라서, 본 발명은 종래 기술에서 멀티 워드라인 테스트시의 다음 구간의 서브 워드라인 테스트를 하려면 테스트 모드를 빠져나감으로 인해 진행했던 불편함을 해결할 수 있다. 이로 인해, 본 발명은 종래 기술에서의 서브 워드라인의 디스에이블됨과 테스트 모드의 종료가 동시에 됨으로 노이즈 발생 및 파워 소모의 문제점을 해결하였다.
본 발명은 서브 워드라인 구동 방식을 예로 들어 서브 워드라인을 활성화시키는 경우로 설명하였지만, 워드라인 구동 방식에서는 워드라인을 활성화시키는 것임을 명시한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 멀티 워드라인 테스트 제어 회로 및 그의 제어 방법은 특정 뱅크와 로우 어드레스 중 매트 선택 어드레스에 해당되는 특정 매트에서만 멀티 워 드라인 테스트를 수행함으로써, 전력 소모를 감소시킨 효과가 있다.
또한, 본 발명에 따른 멀티 워드라인 테스트 제어 회로 및 그의 제어 방법은 액티브 및 프리차징 모드에 따라 제어가 가능하여, 멀티 워드라인 테스트시, 종래 기술에 따른 테스트 상의 불편한 점을 해결하고, 파워 소모 감소 및 노이즈 발생을 감소시켜 데이터의 파괴 문제 등을 해결하여 신뢰성을 높였다.

Claims (46)

  1. 한번에 여러 개의 워드라인을 활성화시키는 멀티 워드라인 테스트 신호와 뱅크 액티브 신호에 응답하여 제1 테스트 신호 및 제2 테스트 신호를 생성하는 멀티 테스트 제어부;
    상기 제1 테스트 신호에 응답하여 입력된 로우 어드레스 중 소정 어드레스를 디코딩하여 제1 어드레스 디코딩 신호를 생성하고, 상기 제2 테스트 신호에 응답하여, 입력된 상기 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 제2 어드레스 디코딩 신호를 생성하는 로우 프리디코더; 및
    상기 제2 테스트 신호에 응답하여 상기 제1 어드레스 디코딩 신호 및 상기 제2 어드레스 디코딩 신호를 입력 받아 디코딩 및 드라이빙 하여 워드라인을 구동하는 워드라인 구동부를 포함하는 멀티 워드라인 테스트 제어 회로.
  2. 제 1 항에 있어서,
    상기 멀티 테스트 제어부는,
    상기 멀티 워드라인 테스트 신호와 상기 뱅크 액티브 신호를 응답하여 상기 제1 테스트 신호를 생성하는 제1 로직게이트부; 및
    상기 제1 테스트 신호 또는 상기 멀티 워드라인 테스트 신호에 응답하여 상기 제2 테스트 신호를 생성하는 제2 로직게이트부를 포함하는 멀티 워드라인 테스트 제어 회로.
  3. 제 2 항에 있어서,
    상기 제1 테스트 신호는,
    상기 멀티 워드라인 테스트 신호와 상기 뱅크 액티브 신호가 둘다 인에이블됨에 따라 인에이블되는 상기 제1 테스트 신호를 생성하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  4. 제 3 항에 있어서,
    상기 제1 로직게이트부는,
    상기 멀티 워드라인 테스트 신호와 상기 뱅크 액티브 신호를 입력받아 앤드연산하여 상기 제1 테스트 신호를 생성하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  5. 제 1 항에 있어서,
    상기 제2 테스트 신호는,
    상기 제1 테스트 신호의 반전 신호인 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  6. 제 2 항에 있어서,
    상기 제2 테스트 신호는,
    상기 멀티 워드라인 테스트 신호가 인에이블됨에 따라 디스에이블되는 신호인 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  7. 제 2 항에 있어서,
    상기 제2 로직게이트부는,
    상기 멀티 워드라인 테스트 신호를 반전시켜 상기 제2 테스트 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  8. 제 1 항에 있어서,
    상기 로우 프리디코더는,
    상기 제1 테스트 신호에 응답하여 상기 소정 어드레스를 디코딩하여 상기 제1 어드레스 디코딩 신호를 생성하는 제1 어드레스 디코딩부; 및
    상기 제2 테스트 신호에 응답하여 상기 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 상기 제2 어드레스 디코딩 신호를 생성하는 제2 어드레스 디코딩부를 포함하는 멀티 워드라인 테스트 제어 회로.
  9. 제 8 항에 있어서,
    상기 로우 프리디코더는,
    상기 뱅크 액티브 신호에 응답하여 상기 로우 어드레스 중 워드라인 디코딩과 관련한 어드레스를 디코딩하여 제0 어드레스 디코딩 신호를 생성하는 제0 어드 레스 디코딩부를 더 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  10. 제 8 항에 있어서,
    상기 제1 어드레스 디코딩부는,
    상기 제1 테스트 신호가 인에이블됨에 따라, 전부 디스에이블된 상기 제1 어드레스 디코딩 신호를 생성하고,
    상기 제1 테스트 신호가 디스에이블됨에 따라, 상기 입력 받은 어드레스를 디코딩하여 상기 제1 어드레스 디코딩 신호를 생성하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  11. 제 8 항에 있어서,
    상기 제2 어드레스 디코딩부는,
    상기 제2 테스트 신호가 인에이블됨에 따라, 전부 디스에이블된 상기 제2 어드레스 디코딩 신호를 생성하고,
    상기 제2 테스트 신호가 디스에이블됨에 따라, 입력 받은 상기 어드레스 중 상기 매트 선택과 관련한 어드레스를 디코딩하여 상기 제2 어드레스 디코딩 신호를 생성하는 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  12. 제 1 항에 있어서,
    상기 워드라인 구동부는,
    상기 제2 테스트 신호에 응답하여 상기 제2 어드레스 디코딩 신호를 입력받아 복수의 워드라인 제어 신호를 생성하는 로우 디코더 제어부; 및
    상기 제1 어드레스 디코딩 신호 및 상기 로우 디코더 제어부의 일부의 출력을 입력받아 디코딩 및 드라이빙하여 워드라인 신호를 구동하는 로우 디코더를 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  13. 제 12 항에 있어서,
    상기 복수의 워드라인 제어 신호는,
    워드라인 오프 제어 신호, 로우 디코더 인에이블 신호, 메인 워드라인 인에이블 신호 중 하나 이상인 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  14. 제 13 항에 있어서,
    상기 로우 디코더 제어부는,
    상기 제2 테스트 신호가 비활성화됨에 따라 상기 제2 어드레스 디코딩 신호를 입력받아 상기 제2 어드레스 디코딩 신호에 해당하는 매트의 워드라인 오프 제어 신호를 비활성화시키고, 나머지 매트의 워드라인 오프 제어 신호는 활성화시키는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  15. 제 14 항에 있어서,
    상기 제2 테스트 신호에 응답하여, 상기 제2 어드레스 디코딩 신호 및 노멀 로우 인에이블 신호, 리던던시 로우 인에이블 신호 및 어드레스 디코딩 신호를 입력받아, 노멀 매트 선택 신호, 매트 선택 비트 라인 이퀄라이제이션 신호 및 매트 선택 신호를 생성하는 제1 제어부; 및
    상기 제2 테스트 신호에 응답하여 상기 매트 선택 신호 및 제1, 제2 프리차지 신호 및 상기 노멀 매트 선택 신호를 입력받아 상기 워드라인 오프 제어 신호, 로우 디코더 인에이블 신호 및 메인 워드라인 인에이블 신호를 생성하는 제2 제어부를 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  16. 제 15 항에 있어서,
    상기 제1 제어부는,
    상기 제2 어드레스 디코딩 신호들을 입력받아 디코딩하는 어드레스 판별부;
    상기 노멀 로우 인에이블 신호에 응답하여 상기 어드레스 판별부의 출력을 전송하는 노멀 선택부;
    상기 제2 테스트 신호에 응답하여 상기 노멀 선택부의 출력을 전송하여 상기 노멀 매트 선택 신호를 생성하는 테스트 신호 전송부를 포함하는 멀티 워드라인 테스트 제어 회로.
  17. 제 16 항에 있어서,
    상기 제1 제어부는,
    상기 리던던시 로우 인에이블 신호에 응답하여 상기 노멀 선택부의 출력을 전송하는 리던던시 선택부; 및
    상기 어드레스 디코딩 신호에 응답하여 상기 리던던시 선택부의 출력을 전송하여 상기 매트 선택 비트라인 이퀄라이제이션 신호를 생성하는 업다운 매트 선택부를 추가로 더 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  18. 제 17 항에 있어서,
    상기 제1 제어부는,
    상기 매트 선택 비트라인 이퀄라이제이션 신호를 입력받아 소정 시간 지연시켜 매트 선택 신호를 출력하는 지연부를 추가로 더 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  19. 제 15 항에 있어서,
    상기 제2 제어부는,
    상기 제2 프리차지 신호에 응답하여 상기 매트 선택 신호를 전송하는 제1 프리차징 제어부;
    상기 제1 프리차지 신호 및 상기 제2 테스트 신호에 응답하여 상기 노멀 매트 선택 신호를 전송하는 제2 프리차징 제어부;
    상기 제2 테스트 신호 및 상기 제1 프리차지 신호를 조합하여 출력하는 제3 프리차징 제어부;
    상기 제2 테스트 신호에 응답하여 상기 제1 프리차징 제어부의 출력을 전송하는 테스트 신호 제어부; 및
    상기 테스트 신호 제어부의 출력을 반전시켜 상기 워드라인 오프 제어 신호를 출력하는 반전 지연부를 포함하는 멀티 워드라인 테스트 제어 회로.
  20. 제 19 항에 있어서,
    상기 제2 제어부는,
    상기 제3 프리차징 제어부의 출력과 상기 테스트 신호 제어부의 출력을 입력받아 상기 로우 디코더 인에이블 신호를 출력하는 로우 디코더 신호 생성부를 추가로 더 포함하는 멀티 워드라인 테스트 제어 회로.
  21. 제 20 항에 있어서,
    상기 제2 제어부는,
    상기 제2 프리차징 제어부의 출력과 상기 테스트 신호 제어부의 출력을 입력받아 상기 메인 워드라인 인에이블 신호를 출력하는 워드라인 인에이블 신호 생성부를 추가로 더 포함하는 멀티 워드라인 테스트 제어 회로.
  22. 멀티 워드라인 테스트 모드에서,
    멀티 워드라인 테스트 신호가 활성화되고, 뱅크 액티브 신호가 활성화됨에 따라 활성화된 제1 테스트 신호를 생성하는 단계;
    상기 제1 테스트 신호가 활성화됨에 따라 비활성화된 제2 테스트 신호를 생성하는 단계;
    상기 활성화된 제1 테스트 신호에 응답하여 로우 어드레스 중 일부를 입력받아 전부 비활성화된 제1 어드레스 디코딩 신호를 생성하는 단계;
    상기 비활성화된 제2 테스트 신호에 응답하여, 상기 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 제2 어드레스 디코딩 신호를 생성하되, 상기 매트 선택과 관련한 어드레스에 해당하는 매트에 입력되는 제2 어드레스 디코딩 신호만을 활성화시키고, 나머지 매트에 입력되는 상기 제2 어드레스 디코딩 신호는 비활성화시키는 단계;
    상기 제2 어드레스 디코딩 신호 및 상기 제2 테스트 신호를 입력받아 워드라인 드라이버를 제어하기 위한 워드라인 오프 제어 신호를 생성하는 단계; 및
    상기 제1 어드레스 디코딩 신호 및 상기 워드라인 오프 제어 신호를 입력받아 해당 워드라인을 활성화시키는 단계를 포함하는 멀티 워드라인 테스트 제어 회로 제어 방법.
  23. 제 22 항에 있어서,
    상기 활성화된 제1 테스트 신호를 생성하는 단계는,
    상기 멀티 워드라인 테스트 신호와 상기 뱅크 액티브 신호를 입력받아 앤드연산하여 상기 제1 테스트 신호를 생성하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로 제어 방법.
  24. 제 22 항에 있어서,
    상기 비활성화된 제2 테스트 신호를 생성하는 단계는,
    상기 제1 테스트 신호의 반전 신호인 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로 제어 방법.
  25. 제 22 항에 있어서,
    상기 워드라인 오프 제어 신호를 생성하는 단계는,
    상기 제2 테스트 신호에 응답하여, 상기 제2 어드레스 디코딩 신호 및 노멀 로우 인에이블 신호, 리던던시 로우 인에이블 신호 및 어드레스 디코딩 신호를 입력받아, 노멀 매트 선택 신호, 매트 선택 비트라인 이퀄라이제이션 신호 및 매트 선택 신호를 생성하는 단계; 및
    상기 제2 테스트 신호에 응답하여 상기 매트 선택 신호 및 제 1, 제2 프리차지 신호 및 상기 노멀 매트 선택 신호를 입력받아 상기 워드라인 오프 제어 신호, 로우 디코더 인에이블 신호를 및 메인 워드라인 인에이블 신호를 생성하는 단계; 를 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로 제어 방법.
  26. 제 25 항에 있어서,
    상기 노멀 매트 선택 신호를 생성하는 단계는,
    상기 제2 어드레스 디코딩 신호들을 입력받아 디코딩하는 제1 단계;
    상기 노멀 로우 인에이블 신호에 응답하여 상기 제1 단계의 출력을 전송하는 제2 단계; 및
    상기 제2 테스트 신호에 응답하여 상기 제2 단계의 출력을 전송하여 상기 노멀 매트 선택 신호를 생성하는 제3 단계;
    를 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로 제어 방법.
  27. 제 26 항에 있어서,
    상기 매트 선택 비트 라인 이퀄라이제이션 신호를 생성하는 단계는,
    상기 리던던시 로우 인에이블 신호에 응답하여 상기 제2 단계의 출력을 전송하는 제2-1 단계; 및
    상기 어드레스 디코딩 신호에 응답하여 상기 제2-1 단계의 출력을 전송하여 상기 매트 선택 비트라인 이퀄라이제이션 신호를 생성하는 제2-2 단계;
    를 추가로 더 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로 제어 방법.
  28. 제 27 항에 있어서,
    상기 매트 선택 신호를 생성하는 단계는,
    상기 매트 선택 비트라인 이퀄라이제이션 신호를 입력받아 소정 시간 지연시켜 매트 선택 신호를 출력하는 제2-3 단계;
    를 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로 제어 방법.
  29. 제 25 항에 있어서,
    상기 워드라인 오프 제어 신호를 생성하는 단계는,
    상기 제2 프리차지 신호에 응답하여 상기 매트 선택 신호를 전송하는 제1 단계;
    상기 제1 프리차지 신호 및 상기 제2 테스트 신호에 응답하여 상기 노멀 매트 선택 신호를 전송하는 제2 단계;
    상기 제2 테스트 신호 및 상기 제1 프리차지 신호를 조합하여 출력하는 제3단계;
    상기 제2 테스트 신호에 응답하여 상기 제1 단계의 출력을 전송하는 제4 단계; 및
    상기 제4 단계의 출력을 반전시켜 상기 워드라인 오프 제어 신호를 출력하는 제5 단계;
    를 포함하는 멀티 워드라인 테스트 제어 회로 제어 방법.
  30. 제 29 항에 있어서,
    상기 로우 디코더 인에이블 신호를 생성하는 단계는,
    상기 제3 단계의 출력과 상기 제4 단계의 출력을 입력받아 상기 로우 디코더 인에이블 신호를 출력하는 단계;
    를 포함하는 멀티 워드라인 테스트 제어 회로 제어 방법.
  31. 제 29 항에 있어서,
    상기 메인 워드라인 인에이블 신호를 생성하는 단계는,
    상기 제2 단계의 출력과 상기 제4 단계의 출력을 입력받아 상기 메인 워드라인 인에이블 신호를 출력하는 단계;
    를 포함하는 멀티 워드라인 테스트 제어 회로 제어 방법.
  32. 제1 뱅크 내에 구비되고 제1 뱅크 액티브 신호에 응답하여 제1 셀매트별 멀티 워드라인 테스트 신호를 발생하는 제1 멀티 테스트 제어부;
    상기 제1 뱅크 내에 구비되고 상기 제1 셀매트별 멀티 워드라인 테스트 신호의 입력에 응답하여 구동되는 제1 멀티 워드라인 테스트부;
    제2 뱅크 내에 구비되고 제2 뱅크 액티브 신호에 응답하여 제2 셀매트별 멀티 워드라인 테스트 신호를 발생하는 제2 멀티 테스트 제어부; 및
    상기 제2 뱅크 내에 구비되고 상기 제2 셀매트별 멀티 워드라인 테스트 신호의 입력에 응답하여 구동되는 제2 멀티 워드라인 테스트부를 구비하여,
    뱅크별 멀티 워드라인 테스트와 뱅크내 셀 매트별 멀티 워드라인 테스트를 수행함을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  33. 제 32 항에 있어서,
    상기 제1 멀티 테스트 제어부는,
    제1 멀티 워드라인 테스트 신호와 상기 제1 뱅크 액티브 신호에 응답하여 상기 제1 셀매트별 멀티 워드라인 테스트 신호를 생성하고,
    상기 제1 셀매트별 멀티 워드라인 테스트 신호는,
    상기 제1 멀티 워드라인 테스트 신호와 상기 제1 뱅크 액티브 신호가 인에이블됨에 따라 인에이블되는 제1 테스트 신호; 및
    상기 제1 멀티 워드라인 테스트 신호가 인에이블됨에 따라 디스에이블되는 제2 테스트 신호인 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  34. 제 33 항에 있어서,
    제1 멀티 워드라인 테스트부는,
    상기 제1 테스트 신호에 응답하여 입력된 로우 어드레스 중 소정 어드레스를 디코딩하여 제1 어드레스 디코딩 신호를 생성하고, 상기 제2 테스트 신호에 응답하여, 입력된 상기 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 제2 어드레스 디코딩 신호를 생성하는 로우 프리디코더; 및
    상기 제2 테스트 신호에 응답하여 상기 제1 어드레스 디코딩 신호 및 상기 제2 어드레스 디코딩 신호를 입력 받아 디코딩 및 드라이빙 하여 워드라인을 구동하는 워드라인 구동부를 포함하는 멀티 워드라인 테스트 제어 회로.
  35. 제 34 항에 있어서,
    상기 로우 프리디코더는,
    상기 제1 테스트 신호에 응답하여 상기 소정 어드레스를 디코딩하여 상기 제1 어드레스 디코딩 신호를 생성하는 제1 어드레스 디코딩부; 및
    상기 제2 테스트 신호에 응답하여 상기 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 상기 제2 어드레스 디코딩 신호를 생성하는 제2 어드레스 디코딩부를 포함하는 멀티 워드라인 테스트 제어 회로.
  36. 제 35 항에 있어서,
    상기 로우 프리디코더는,
    상기 제1 뱅크 액티브 신호에 응답하여 상기 로우 어드레스 중 워드라인 디코딩과 관련한 어드레스를 디코딩하여 제0 어드레스 디코딩 신호를 생성하는 제0 어드레스 디코딩부를 더 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  37. 제 35 항에 있어서,
    상기 제1 어드레스 디코딩부는,
    상기 제1 테스트 신호가 인에이블됨에 따라, 전부 디스에이블된 상기 제1 어드레스 디코딩 신호를 생성하고,
    상기 제1 테스트 신호가 디스에이블됨에 따라, 상기 입력 받은 어드레스를 디코딩하여 상기 제1 어드레스 디코딩 신호를 생성하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  38. 제 35 항에 있어서,
    상기 제2 어드레스 디코딩부는,
    상기 제2 테스트 신호가 인에이블됨에 따라, 전부 디스에이블된 상기 제2 어드레스 디코딩 신호를 생성하고,
    상기 제2 테스트 신호가 디스에이블됨에 따라, 입력 받은 상기 어드레스 중 상기 매트 선택과 관련한 어드레스를 디코딩하여 상기 제2 어드레스 디코딩 신호를 생성하는 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  39. 제 34 항에 있어서,
    상기 워드라인 구동부는,
    상기 제2 테스트 신호에 응답하여 상기 제2 어드레스 디코딩 신호를 입력받아 복수의 워드라인 제어 신호를 생성하는 로우 디코더 제어부; 및
    상기 제1 어드레스 디코딩 신호 및 상기 로우 디코더 제어부의 일부의 출력을 입력받아 디코딩 및 드라이빙하여 워드라인 신호를 구동하는 로우 디코더를 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  40. 제 32 항에 있어서,
    상기 제2 멀티 테스트 제어부는,
    제2 멀티 워드라인 테스트 신호와 상기 제2 뱅크 액티브 신호에 응답하여 상기 제2 셀매트별 멀티 워드라인 테스트 신호를 생성하고,
    상기 제2 셀매트별 멀티 워드라인 테스트 신호는,
    상기 제2 멀티 워드라인 테스트 신호와 상기 제2 뱅크 액티브 신호가 인에이블됨에 따라 인에이블되는 제1 테스트 신호; 및
    상기 제2 멀티 워드라인 테스트 신호가 인에이블됨에 따라 디스에이블되는 제2 테스트 신호인 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  41. 제 40 항에 있어서,
    제2 멀티 워드라인 테스트부는,
    상기 제1 테스트 신호에 응답하여 입력된 로우 어드레스 중 소정 어드레스를 디코딩하여 제1 어드레스 디코딩 신호를 생성하고, 상기 제2 테스트 신호에 응답하여, 입력된 상기 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 제2 어드레스 디코딩 신호를 생성하는 로우 프리디코더; 및
    상기 제2 테스트 신호에 응답하여 상기 제1 어드레스 디코딩 신호 및 상기 제2 어드레스 디코딩 신호를 입력 받아 디코딩 및 드라이빙 하여 워드라인을 구동하는 워드라인 구동부를 포함하는 멀티 워드라인 테스트 제어 회로.
  42. 제 41 항에 있어서,
    상기 로우 프리디코더는,
    상기 제1 테스트 신호에 응답하여 상기 소정 어드레스를 디코딩하여 상기 제1 어드레스 디코딩 신호를 생성하는 제1 어드레스 디코딩부; 및
    상기 제2 테스트 신호에 응답하여 상기 로우 어드레스 중 매트 선택과 관련한 어드레스를 디코딩하여 상기 제2 어드레스 디코딩 신호를 생성하는 제2 어드레스 디코딩부를 포함하는 멀티 워드라인 테스트 제어 회로.
  43. 제 42 항에 있어서,
    상기 로우 프리디코더는,
    상기 제2 뱅크 액티브 신호에 응답하여 상기 로우 어드레스 중 워드라인 디코딩과 관련한 어드레스를 디코딩하여 제0 어드레스 디코딩 신호를 생성하는 제0 어드레스 디코딩부를 더 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  44. 제 42 항에 있어서,
    상기 제1 어드레스 디코딩부는,
    상기 제1 테스트 신호가 인에이블됨에 따라, 전부 디스에이블된 상기 제1 어드레스 디코딩 신호를 생성하고,
    상기 제1 테스트 신호가 디스에이블됨에 따라, 상기 입력 받은 어드레스를 디코딩하여 상기 제1 어드레스 디코딩 신호를 생성하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  45. 제 42 항에 있어서,
    상기 제2 어드레스 디코딩부는,
    상기 제2 테스트 신호가 인에이블됨에 따라, 전부 디스에이블된 상기 제2 어드레스 디코딩 신호를 생성하고,
    상기 제2 테스트 신호가 디스에이블됨에 따라, 입력 받은 상기 어드레스 중 상기 매트 선택과 관련한 어드레스를 디코딩하여 상기 제2 어드레스 디코딩 신호를 생성하는 특징으로 하는 멀티 워드라인 테스트 제어 회로.
  46. 제 41 항에 있어서,
    상기 워드라인 구동부는,
    상기 제2 테스트 신호에 응답하여 상기 제2 어드레스 디코딩 신호를 입력받아 복수의 워드라인 제어 신호를 생성하는 로우 디코더 제어부; 및
    상기 제1 어드레스 디코딩 신호 및 상기 로우 디코더 제어부의 일부의 출력을 입력받아 디코딩 및 드라이빙하여 워드라인 신호를 구동하는 로우 디코더를 포함하는 것을 특징으로 하는 멀티 워드라인 테스트 제어 회로.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101188261B1 (ko) 2010-07-30 2012-10-05 에스케이하이닉스 주식회사 멀티 비트 테스트 회로
KR102017182B1 (ko) * 2012-08-30 2019-09-02 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20140082173A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 어드레스 카운팅 회로 및 이를 이용한 반도체 장치
KR20160029378A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치
KR102485210B1 (ko) * 2016-08-18 2023-01-06 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20180058060A (ko) * 2016-11-23 2018-05-31 에스케이하이닉스 주식회사 피크 커런트 분산이 가능한 상변화 메모리 장치
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
US11605419B2 (en) * 2021-06-30 2023-03-14 Micron Technology, Inc. Semiconductor device having a test circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005059A (ko) * 1996-06-29 1998-03-30 김주용 반도체 메모리장치의 테스트회로
KR20000065431A (ko) * 1999-04-03 2000-11-15 김영환 워드라인 구동장치
KR20020006091A (ko) * 2000-07-11 2002-01-19 윤종용 멀티 로우 어드레스 테스트 가능한 반도체 메모리 장치 및그 테스트 방법
KR20030086800A (ko) * 2002-05-07 2003-11-12 주식회사 하이닉스반도체 플래시 메모리 소자의 테스트 회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06176598A (ja) * 1992-12-07 1994-06-24 Nec Corp ダイナミック型半導体メモリ回路
US5864565A (en) 1993-06-15 1999-01-26 Micron Technology, Inc. Semiconductor integrated circuit having compression circuitry for compressing test data, and the test system and method for utilizing the semiconductor integrated circuit
JP2921505B2 (ja) 1996-08-09 1999-07-19 日本電気株式会社 半導体記憶装置
KR100303923B1 (ko) * 1998-05-25 2001-11-22 박종섭 싱크로너스디램에서의멀티뱅크테스트장치
US6023434A (en) * 1998-09-02 2000-02-08 Micron Technology, Inc. Method and apparatus for multiple row activation in memory devices
JP3754600B2 (ja) * 2000-06-13 2006-03-15 シャープ株式会社 不揮発性半導体記憶装置およびそのテスト方法
ITRM20010104A1 (it) 2001-02-27 2002-08-27 Micron Technology Inc Modo di lettura a compressione di dati per il collaudo di memorie.
US7139943B2 (en) 2002-03-29 2006-11-21 Infineon Technologies Ag Method and apparatus for providing adjustable latency for test mode compression
WO2006013632A1 (ja) * 2004-08-05 2006-02-09 Fujitsu Limited 半導体メモリ
KR100551430B1 (ko) * 2004-08-11 2006-02-09 주식회사 하이닉스반도체 반도체 메모리 장치
KR100694418B1 (ko) 2004-11-15 2007-03-12 주식회사 하이닉스반도체 메모리 장치의 병렬 압축 테스트 회로
KR100861364B1 (ko) * 2006-12-29 2008-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 워드라인 테스트 모드 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005059A (ko) * 1996-06-29 1998-03-30 김주용 반도체 메모리장치의 테스트회로
KR20000065431A (ko) * 1999-04-03 2000-11-15 김영환 워드라인 구동장치
KR20020006091A (ko) * 2000-07-11 2002-01-19 윤종용 멀티 로우 어드레스 테스트 가능한 반도체 메모리 장치 및그 테스트 방법
KR20030086800A (ko) * 2002-05-07 2003-11-12 주식회사 하이닉스반도체 플래시 메모리 소자의 테스트 회로

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