JP2009193659A - マルチテストが可能な半導体集積回路 - Google Patents

マルチテストが可能な半導体集積回路 Download PDF

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Abstract

【課題】本発明は、テスト時間を短縮できるマルチテストが可能な半導体集積回路を提供する。
【解決手段】本発明は、マルチテストモード信号及び読取り／書込み区分信号により、アップダウンマット内の入出力スイッチを制御するアップダウンマット入出力スイッチ制御信号の活性化の可否を制御するマルチモード制御信号生成部；マルチテストモードアクティブ書込み信号により、複数のマットを同時に活性化させるためのマルチマット選択信号を出力するマルチモードデコーダ；及び、前記アップダウンマット入出力スイッチ制御信号及び前記マルチマット選択信号により、ワードライン及び入出力スイッチをイネーブルさせるマットコントローラーを含む。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、テスト時間を減少できる半導体集積回路に関する。
通常、半導体集積回路は、ウェハバーンインテスト(又はノーマルテスト)とき一つのマットが選択され、それに該当するワードラインがイネーブルされることで、読取りや書込みのテストが行われる（例えば特許文献１）。
ところが、現在の半導体集積回路は、全てのセルに対し、ローアドレス及びコラムアドレスを独立的にイネーブルさせてテストを行う。これにより、テストの時間が増大し、費用の上昇を招くことになる。
テスト時間を短縮させるために、複数のマットを活性化させてアクティブ関連テスト(例えば、複数のワードラインを活性化させるテスト)及び読取り／書込み関連テスト(例えば、複数のセンスアンプを同時に活性化させるテスト)を同時に遂行できるテスト回路が切実に要求されている。
特開平１１−２９７０９５号公報
本発明の目的は、テスト時間を短縮できるマルチテストが可能な半導体集積回路を提供することにある。
本発明の一実施例による半導体集積回路は、マルチテストモード信号及び読取り／書込み区分信号により、アップダウンマット内の入出力スイッチを制御するアップダウンマット入出力スイッチ制御信号の活性化の可否を制御するマルチモード制御信号生成部；マルチテストモードアクティブ書込み信号により、複数のマットを同時に活性化させるためのマルチマット選択信号を出力するマルチモードデコーダ；及び、前記アップダウンマット入出力スイッチ制御信号及び前記マルチマット選択信号により、ワードライン及び入出力スイッチをイネーブルさせるマットコントローラーを含む。
また、本発明の半導体集積回路は、アクティブモードにおいて、複数のアップマット及び複数のダウンマットの各々の少なくとも一つを同時に活性化させ、読取り動作時に活性化されたマットの情報を順次読取りし、書込み動作時に活性化されたマットの情報を同時に書込みするように制御信号を生成するマルチモード制御信号生成部を備える。
前記マルチモード制御信号生成部は、前記読取り及び書込み動作時に互いに異なる位相を示す読取り／書込み区分信号を受信し、前記読取り及び書込み動作時にそれぞれ異なる位相の制御信号を出力するように構成される。
本発明による半導体集積回路及びそのマルチテスト方法は、テスト時間を減少させるために、複数のマットを同時に活性化させながらも、データの衝突を防止できるため、テスト時間を著しく減少でき、費用節減及び量産効率の増加を図ることができる。
本発明の一実施例による半導体集積回路のブロック図である。 図１に示すマルチ読取り信号生成部の詳細回路図である。 図１に示す入出力スイッチ制御信号生成部の詳細回路図である。 図１に示すマット選択デコーダの詳細回路図である。 本発明による半導体集積回路のタイミング図である。 本発明を適用した半導体集積回路のブロック図である。 図１に示すアップマットコントロール部及びダウンマットコントロール部のブロック図である。 図7に示す第３のアップマットコントロール部及び第３のダウンマットコントロール部の詳細回路図である。
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図１は、本発明による半導体集積回路のブロック図である。
図１に示すように、本実施例の半導体集積回路は、マルチモード制御信号生成部１００、マルチモードデコーダ２００及びマットコントロール部３００を含む。
マルチモード制御信号生成部１００は、マルチテストモード信号(ｔｍ＿ｍｕｌｔｉ)及び読取り／書込み区分信号(ＲＤＷＴＢ)により、アップダウンマットを活性化するように構成される。
マルチモード制御信号生成部１００は、読取り動作モード時、マルチテストを行うために、マルチテストモード信号(ｔｍ＿ｍｕｌｔｉ)及び読取り／書込み区分信号(ＲＤＷＴＢ)がイネーブルされると、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)により、アップマット内の入出力スイッチを制御するアップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)又はダウンマット内の入出力スイッチを制御するダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)の一つをイネーブルさせるように構成される。
マルチモード制御信号生成部１００は、書込み動作モード時、マルチテストモード信号(ｔｍ＿ｍｕｌｔｉ)がイネーブルされた場合、アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)及びダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)を全部イネーブルさせるように構成される。
アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)は、連続した二度の読取り命令を区分するために読取り命令時に入力される信号である。このようなアップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)は、コラム系命令の入力時に用いられないアドレスであったり、データ入力マスクピン(ＤＭＰＩＮ)を介して入力される信号が用いられる。また、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)は、アップマット及びダウンマットを区分するための信号である。例えば、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)が、ローレベルであればアップマットの駆動信号として用い、ハイレベルであればダウンマットの駆動信号として用いられる。
例えば、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)が、ローレベルの場合にアップマットが活性化されると、ハイレベルの場合にはダウンマットが活性化される。ここで、アップマットはバンクの中心ラインを基準として上位に位置するマットを示し、ダウンマットはバンクの中心ラインを基準として下位に位置するマットを示す。また、互いに対応する位置のアップマット及びダウンマットは、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)だけが異なり、他のアドレスは同一である。
マルチモード制御信号生成部１００は、読取り動作時、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)により、アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)又はダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)の一つがイネーブルされるように構成し、書込み動作時に両方ともイネーブルされるように構成する。
具体的に説明すれば、マルチモード制御信号生成部１００は、マルチ読取り信号生成部１１０及び入出力スイッチ制御信号生成部１２０を含む。
マルチ読取り信号生成部１１０は、読取り／書込み区分信号(ＲＤＷＴＢ)、マルチテストモード信号(ｔｍ＿ｍｕｌｔｉ)及びコラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)を受信して、マルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を出力する。
ここで、読取り／書込み区分信号(ＲＤＷＴＢ)は、その名称から分かるように、読取り及び書込み動作を明確に区分できるように、読取り及び書込み動作時に互いに異なる位相を示し、マルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を選択的に制御する役割を果す。
マルチ読取り信号生成部１１０は、マルチテスト時、読取り／書込み区分信号(ＲＤＷＴＢ)がハイレベルであり、コラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)がハイレベルであれば、ハイレベルのマルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を出力するように構成され、読取り／書込み区分信号(ＲＤＷＴＢ)がローレベルであれば、ローレベルのマルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を出力するように構成される。マルチテストモード信号(ｔｍ＿ｍｕｌｔｉ)は、マルチテスト時に活性化される信号である。
コラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)は、コラム選択信号(ｙｉ)を生成するための信号である。コラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)がイネーブルされれば、一定時間の後にコラム選択信号(ｙｉ)がイネーブルされ、ビットラインに載せたデータがセグメント入出力ライン対(ＳＩＯ、ＳＩＯＢ)に伝送される。
入出力スイッチ制御信号生成部１２０は、アクティブ信号(ａｃｔ＿ｐｒｅ)、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)及びマルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を受信して、アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)及びダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)を出力する。
マルチモードデコーダ２００は、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)により、複数のマットを同時に活性化させる。
マルチモードデコーダ２００は、アクティブ動作モードにおいて、ローアドレスにより、アップマットの一つ及びダウンマットの一つに該当するマルチマット選択信号を活性化させる。マルチモードデコーダ２００は、アクティブ動作モードにおいて、アップマットの一つ内のワードラインと、ダウンマットの一つ内のワードライン、すなわち複数のマット内のワードラインを同時に活性化させる。
具体的に説明すれば、マルチモードデコーダ２００は、マット選択デコーダ２１０及びアドレスデコーダ２２０を含む。
マット選択デコーダ２１０は、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)により、マット情報アドレス(Ｘａｄｄ＜ｋ：ｐ＞)を受信してデコードし、マルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)を出力する。
マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)は、アクティブモード時及び書込み動作モード時にイネーブルされる信号である。よって、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)がイネーブルされると、マルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)はアップマット及びダウンマットから各々一つのマルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)がイネーブルされ、アップマット及びダウンマットの一つのワードラインが同時にイネーブルされる。マルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)は、入力されるローアドレスにより該当マットを選択する情報を持つ。
アドレスデコーダ２２０は、アクティブ信号(ａｃｔ＿ｐｒｅ)及びローアドレス(Ｘａｄｄ＜１：ｋ−１＞)を受信してデコードし、所定のアドレス信号(ｐｘａｄｄ＜０：１＞)を生成する。所定のアドレス信号(ｐｘａｄｄ＜０：１＞)により該当ワードラインがイネーブルされる。所定のアドレス信号(ｐｘａｄｄ＜０：１＞)は、それぞれのマット内のワードラインの情報を示す。
マットコントロール部３００は、アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)、ダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)及びマルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)を受信して、それに該当するワードライン、センスアンプ及び入出力スイッチをイネーブルさせる。
マットコントロール部３００は、マルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)及びアップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)を受信してアップマットをイネーブルさせる信号、例えばワードラインイネーブル信号(ＷＬ＿ｅｎ＜０：Ｍ／２−１＞)、センスアンプイネーブル信号(ＳＡ＿ｅｎ＜０：Ｍ／２−１＞)及び入出力スイッチ信号(ｉｏｓｗ＜０：Ｍ／２−１＞)を出力し、マルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)及びダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)を受信してダウンマットをイネーブルさせる信号、例えばワードラインイネーブル信号(ＷＬ＿ｅｎ＜Ｍ／２：Ｍ−１＞)、センスアンプイネーブル信号(ＳＡ＿ｅｎ＜Ｍ／２：Ｍ−１＞)及び入出力スイッチ信号(ｉｏｓｗ＜ Ｍ／２：Ｍ−１＞)を出力する。
マットコントロール部３００は、アップマットコントロール部３１０及びダウンマットコントロール部３２０を含む。
アップマットコントロール部３１０は、マルチマット選択信号(ｍｓｂ＜０：Ｍ／２−１＞)及びアップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)を受信して、アップマットをイネーブルさせる信号(ｉｏｓｗ＜０：Ｍ／２−１＞)を出力する。
ダウンマットコントロール部３２０は、マルチマット選択信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)及びダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)を受信して、ダウンマットをイネーブルさせる信号(ｉｏｓｗ＜Ｍ／２：Ｍ−１＞)を出力する。
アップマットコントロール部３１０及びダウンマットコントロール部３２０は、それぞれのマットに該当するワードラインイネーブル信号(ＷＬ＿ｅｎ＜０：Ｍ−１＞)、センスアンプイネーブル信号(ＳＡ＿ｅｎ＜０：Ｍ−１＞)及び入出力スイッチ信号(ｉｏｓｗ＜０：Ｍ−１＞)を出力する。
図４に示す本発明による半導体集積回路は、テストモードのうち、アクティブモードでは、同時に２つのマットを活性化させることで、テスト時間を短縮させ、アクティブ動作の後、データの読取り時だけ、２つのマットの一つずつ順次読取りを行う。例えば、Ｌｏｎｇ ＲＡＳテスト時、長時間の間ワードラインを活性化させて、セルに載せたデータを読取りして複数のマットに対して同時にテストを行い、アクティブ動作の後、読取り時には選択されたマットに対して一つずつ順次読取りを行う。このような本実施例によれば、テスト工程時、複数のマットのワードラインが同時に活性化されるため、個々にワードラインを活性化させる場合よりも読取りの時間を大きく短縮できる。
また、読取り動作の後、書込み動作モードが実行される場合、本発明による半導体集積回路は、テスト終了やプリチャージ動作モードの実行後に書込み動作が実行されるものでなく、読取り動作の後に直ぐ書込み動作モードに進入するように構成される。すなわち、前述した読取り動作の後、書込み動作モードでは、読取り動作時と同様に、セグメント入出力ライン対(ＳＩＯ、ＳＩＯＢ)に載せたデータをローカル入出力ライン対に伝送するとき、アップマットでのデータを読取りし、順次ダウンマットでのデータを読取りするような順序を経ることなく、直ぐローカル入出力ライン対に載せたデータを該当するセグメント入出力ライン対(ＳＩＯ、ＳＩＯＢ)に伝送できる。すなわち、本実施例による半導体集積回路は、従来技術の読取り動作時一つのデータずつ読取りしたものに比べ、アクティブ動作時は複数のワードラインを同時に活性化させ、複数のセルに載せたデータを共通したローカル入出力ライン対に伝送するときはデータの衝突を防止するために順次遂行するもので、テスト時間を短縮すると共に、読取り動作モードから書込み動作モードに転換するとき(又は、書込み動作モードから読取り動作モードに転換するとき)、プリチャージのような別途の動作を行うことなく、直ぐ書込み動作モードに進入することで、テスト時間をより短縮できる。
図２は、図１に示すマルチ読取り信号生成部１１０の詳細回路図である。
図２に示すマルチ読取り信号生成部１１０は、第１のナンドゲート部(ＮＤ１)、第１のインバータ(ＩＶ１)、第２のナンドゲート部(ＮＤ２)、遅延部１１１及び第３のナンドゲート部(ＮＤ３)を含む。
第１のナンドゲート部(ＮＤ１)は、マルチテストモード信号(ｔｍ＿ｍｕｌｔｉ)及び読取り／書込み区分信号(ＲＤＷＴＢ)を受信して演算する。第１のインバータ(ＩＶ１)は、第１のナンドゲート(ＮＤ１)の出力を受信して反転させる。
第２のナンドゲート部(ＮＤ１)は、コラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)及び第１のインバータ(ＩＶ１)の出力を受信して演算する。遅延部１１１は、第２のナンドゲート部(ＮＤ２)の出力を遅延させる。遅延部１１１は、複数のインバータとして具現できる。第３のナンドゲート部(ＮＤ３)は、第２のナンドゲート部(ＮＤ２)の出力及び遅延部１１１の出力を受信して演算する。
マルチテストモード信号(ｔｍ＿ｍｕｌｔｉ)及び読取り／書込み区分信号(ＲＤＷＴＢ)がハイレベルになるとき、コラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)がハイレベルであれば、ハイレベルのマルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を出力する。
マルチテストモード信号(ｔｍ＿ｍｕｌｔｉ)又は読取り／書込み区分信号(ＲＤＷＴＢ)がローレベルになるとき、コラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)と無関係に、ローレベルのマルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を出力する。
遅延部１１１は、マルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)のパルス幅をコラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)に比べて、図８に示すように増加させる。
図３は、図１に示す入出力スイッチ制御信号生成部１２０の詳細回路図である。
図３に示す入出力スイッチ制御信号生成部１２０は、アクティブ駆動部１２１、マルチテスト制御部１２２及び出力部１２３を含む。
アクティブ駆動部１２１は、アクティブ信号(ａｃｔ＿ｐｒｅ)及びリフレッシュ信号(ｒｅｆ)によりイネーブルされる。アクティブ駆動部１２１は、第１のインバータ(ＩＶ１)及び第１のナンドゲート(ＮＤ１)を含む。第１のインバータ(ＩＶ１)は、リフレッシュ信号(ｒｅｆ)を受信して反転させて出力する。第１のナンドゲート(ＮＤ１)は、第１のインバータ(ＩＶ１)の出力及びアクティブ信号(ａｃｔ＿ｐｒｅ)を受信して演算する。
マルチテスト制御部１２２は、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)及びマルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)によりイネーブルされる。
マルチテスト制御部１２２は、第２のインバータ(ＩＶ２)、第３のインバータ(ＩＶ３)、第１のノアゲート(ＮＯＲ１)及び第２のノアゲート(ＮＯＲ２)を含む。第２のインバータ(ＩＶ２)は、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)を受信して反転させる。第３のインバータ(ＩＶ３)は、マルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を受信して反転させる。第１のノアゲート(ＮＯＲ１)は、第２のインバータ(ＩＶ２)及び第３のインバータ(ＩＶ３）の出力を受信して演算する。第２のノアゲート(ＮＯＲ２)は、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)及び第３のインバータ(ＩＶ３)の出力を受信して演算する。
出力部１２３は、アクティブ駆動部１２１の出力及びマルチテスト制御部１２２の出力を受信して、アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)及びダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)を出力する。
出力部１２３は、第３のノアゲート(ＮＯＲ３)及び第４のノアゲート(ＮＯＲ４)を含む。
第３のノアゲート(ＮＯＲ３)は、第１のナンドゲート(ＮＤ１)の出力及び第１のノアゲート(ＮＯＲ１)の出力を受信して演算する。第４のノアゲート(ＮＯＲ４)は、第１のナンドゲート(ＮＤ１)の出力及び第２のノアゲート(ＮＯＲ２)の出力を受信して演算する。
図３に示す入出力スイッチ制御信号生成部１２０の動作を説明すれば、次の通りである。
マルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)がローレベルであれば、第１のノアゲート(ＮＯＲ１)及び第２のノアゲート(ＮＯＲ２)の出力は、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)と無関係にローレベルになる。一方、アクティブ信号(ａｃｔ＿ｐｒｅ)がハイレベルであり、リフレッシュ信号(ｒｅｆ)がローレベルであれば、第１のナンドゲート(ＮＤ１）はローレベルの信号を出力する。したがって、第３のノアゲート(ＮＯＲ３)及び第４のノアゲート(ＮＯＲ４)は、全部ハイレベルの信号を出力することになる。すなわち、アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)及びダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)は、全部ハイレベルになる。
一方、リフレッシュモードの場合、リフレッシュ信号(ｒｅｆ)がハイレベルにイネーブルされれば、第１のナンドゲート(ＮＤ１)はハイレベルの信号を出力することになり、第３のノアゲート(ＮＯＲ３)及び第４のノアゲート(ＮＯＲ４)はローレベルの信号を出力することになる。
したがって、マルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)がローレベルである場合、アクティブ動作モードにおいて、アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)及びダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)は全部ハイレベルになり、リフレッシュモードにおいて、アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)及びダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)は全部ローレベルになる。
反面、マルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)がハイレベルであれば、第３のインバータ(ＩＶ３)の出力がローレベルであるから、第１のノアゲート(ＮＯＲ１)及び第２のノアゲート(ＮＯＲ２)はアップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)により出力信号が変更される。
このとき、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)がハイレベルであれば、第１のノアゲート(ＮＯＲ１)の出力はハイレベルであり、第２のノアゲート(ＮＯＲ２)の出力はローレベルである。
したがって、第１のノアゲート(ＮＯＲ１)の出力を受信して、第３のノアゲート(ＮＯＲ３)は、アクティブ信号(ａｃｔ＿ｐｒｅ)と無関係に、ローレベルのアップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)を出力する。
第２のノアゲート(ＮＯＲ２)の出力を受信する第４のノアゲート(ＮＯＲ４)は、アクティブ信号(ａｃｔ＿ｐｒｅ)のイネーブル時にハイレベルの信号を出力し、アクティブ信号(ａｃｔ＿ｐｒｅ)のディセーブル時にローレベルのダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)を出力する。
また、マルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)がハイレベルである場合、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)がローレベルであれば、第１のノアゲート(ＮＯＲ１)はローレベルの信号を出力し、第２のノアゲート(ＮＯＲ２)はハイレベルの信号を出力する。よって、第４のノアゲート(ＮＯＲ４)の出力は、アクティブ信号(ａｃｔ＿ｐｒｅ)と無関係にローレベルの信号であり、第３のノアゲート(ＮＯＲ３)の出力は、アクティブ信号(ａｃｔ＿ｐｒｅ)に従う値を有する。
したがって、マルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)がイネーブルされると、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)により、第３のノアゲート(ＮＯＲ３)又は第４のノアゲート(ＮＯＲ４)の出力の一つがイネーブルされる。
図４は、図１に示すマット選択デコーダ２１０の詳細回路図である。
マット選択デコーダ２１０は、マットブロックプリデコーダ２１１及びメーンデコーダ２１２を含む。
マットブロックプリデコーダ２１１は、ローアドレス(Ｘａｄｄ＜ｋ：ｐ−１＞)をプリデコードして、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)を出力する。
メーンデコーダ２１２は、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)及びアップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)により、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)を受信してデコードする。
メーンデコーダ２１２は、マット制御部２１２−１及びデコード部２１２−２を含む。
マット制御部２１２−１は、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)及びアップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)を受信して、アップマット制御信号(ｃｔｒｌ１)及びダウンマット制御信号(ｃｔｒｌ２)を出力する。
デコード部２１２−２は、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)、アップマット制御信号(ｃｔｒｌ１)及びダウンマット制御信号(ｃｔｒｌ２)を受信して、マルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)を出力する。
マット制御部２１２−１は、アップマット制御部２１２−１−１及びダウンマット制御部２１２−１−２を含む。
アップマット制御部２１２−１−１は、マルチテストモード時、アップマットが選択されることによりイネーブルされたアップマット制御信号(ｃｔｒｌ１)を出力する。ダウンマット制御部２１２−１−２は、マルチテストモード時、ダウンマットが選択されることによりイネーブルされたダウンマット制御信号(ｃｔｒｌ２)を出力する。
アップマット制御部２１２−１−１は、第(Ｍ＋１)のインバータ(ＩＶ(Ｍ＋１))及び第(Ｍ＋１)のナンドゲート部(ＮＤ(Ｍ＋１))を含む。
第(Ｍ＋１)のインバータ(ＩＶ(Ｍ＋１))は、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)を受信して反転させる。第(Ｍ＋１)のナンドゲート部(ＮＤ(Ｍ＋１))は、第(Ｍ＋１)のインバータ(ＩＶ(Ｍ＋１))の出力及びアップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)を受信して演算し、アップマット制御信号(ｃｔｒｌ１)を出力する。
ダウンマット制御部２１２−１−２は、ノアゲート部(ＮＯＲ１)及びインバータ(ＩＶ(Ｍ＋２))を含む。
ノアゲート部(ＮＯＲ１)は、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)及びアップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)を受信して演算し、ダウンマット制御信号(ｃｔｒｌ２)を出力する。
デコード部２１２−２は、アップマットデコード部２１２−２−１及びダウンマットデコード部２１２−２−２を含む。
アップマットデコード部２１２−２−１は、アップマット制御信号(ｃｔｒｌ１)及びプリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)を受信して、デコード信号(ｍｓｂ＜０：Ｍ／２−１＞)を出力する。
ダウンマットデコード部２１２−２−２は、ダウンマット制御信号(ｃｔｒｌ２)及びプリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)を受信して、デコード信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)を出力する。
アップマットデコード部２１２−２−１は、アップマット制御信号(ｃｔｒｌ１)がイネーブルされると、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をデコード信号(ｍｓｂ＜０：Ｍ／２−１＞)として出力する。
ダウンマットデコード部２１２−２−２は、ダウンマット制御信号(ｃｔｒｌ２)がイネーブルされると、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をデコード信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)として出力する。
アップマットデコード部２１２−２−１は、複数のナンドゲート(ＮＤ１〜ＮＤ(Ｍ／２))及び複数のインバータ(ＩＶ１〜ＩＶ(Ｍ／２))を含む。
複数のナンドゲート(ＮＤ１〜ＮＤ(Ｍ／２))は、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)のうち、アップマットに属しているプリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をそれぞれ受信し、アップマット制御信号(ｃｔｒｌ１)を受信して演算する。
複数のインバータ(ＩＶ１〜ＩＶ(Ｍ／２))は、複数のナンドゲート(ＮＤ１〜ＮＤ(Ｍ／２))の出力を各々受信して反転させ、デコード信号(ｍｓｂ＜０：Ｍ／２−１＞)を出力する。
ダウンマットデコード部２１２−２−２は、複数のナンドゲート(ＮＤ(Ｍ／２＋１)〜ＮＤ(Ｍ))及び複数のインバータ(ＩＶ(Ｍ／２＋１)〜ＩＶ(Ｍ))を含む。
複数のナンドゲート(ＮＤ(Ｍ／２＋１)〜ＮＤ(Ｍ))は、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)のうち、ダウンマットに属しているプリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)を各々受信し、ダウンマット制御信号(ｃｔｒｌ２)を受信して演算する。
複数のインバータ(ＩＶ(Ｍ／２＋１)〜ＩＶ(Ｍ))は、複数のナンドゲート(ＮＤ(Ｍ／２＋１)〜ＮＤ(Ｍ))の出力を各々受信して反転させ、デコード信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)を出力する。
図４に示すマット選択デコーダ２１０の動作を説明すれば、次の通りである。
マルチテスト時、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)はハイレベルになる。これにより、第(Ｍ＋１)のインバータ(ＩＶ(Ｍ＋１))の出力はローレベルになり、第(Ｍ＋１)のナンドゲート(ＮＤ(Ｍ＋１))の出力はハイレベルになる。よって、アップマットデコード部２１２−２−１はプリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をデコード信号(ｍｓｂ＜０：Ｍ／２−１＞)として出力する。また、第１のノアゲート(ＮＯＲ１)の出力はローレベルであり、第２のインバータ(ＩＶ２)の出力はハイレベルである。これにより、ダウンマットデコード部２１２−２−２はプリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をデコード信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)として出力する。よって、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)がハイレベルであるとき、ダウンマットデコード部２１２−２−２及びアップマットデコード部２１２−２−１は、全部プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をマルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)として出力する。
第(Ｍ＋１)のインバータ(ＩＶ(Ｍ＋１))の出力はハイレベルであり、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)がハイレベルであれば、第(Ｍ＋１)のナンドゲート(ＮＤ(Ｍ＋１))の出力はローレベルであり、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)がローレベルであれば、第(Ｍ＋１)のナンドゲート(ＮＤ(Ｍ＋１))の出力はハイレベルである。アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)がハイレベルであれば、第(Ｍ＋１)のナンドゲート(ＮＤ(Ｍ＋１))の出力がローレベルであるから、アップマットデコード部２１２−２−１はプリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)と無関係に、全部ローレベルのデコード信号(ｍｓｂ＜０：Ｍ／２−１＞)を出力する。アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)がローレベルであれば、第(Ｍ＋１)のナンドゲート(ＮＤ(Ｍ＋１))の出力がハイレベルであるから、アップマットデコード部２１２−２−１はプリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をデコード信号(ｍｓｂ＜０：Ｍ／２−１＞)として出力する。
また、ノーマルモードにおいて、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)がローレベルであり、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)がローレベルであれば、第１のノアゲート(ＮＯＲ１)の出力はハイレベルであり、第(Ｍ＋２)のインバータ(ＩＶ(Ｍ＋２))の出力はローレベルである。よって、ダウンマットデコード部２１２−２−２は、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)と無関係に、全部ローレベルのデコード信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)を出力する。マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)がローレベルであり、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)がハイレベルであれば、第１のノアゲート(ＮＯＲ１)の出力はローレベルであり、第(Ｍ＋２)のインバータ(ＩＶ(Ｍ＋２))の出力はハイレベルである。よって、ダウンマットデコード部２１２−２−２は、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をデコード信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)として出力する。
すなわち、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)がローレベルであれば、アップマットデコード部２１２−２−１は、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をデコード信号(ｍｓｂ＜０：Ｍ／２−１＞)として出力し、ダウンマットデコード部２１２−２−２は、全部ローレベルのデコード信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)を出力する。また、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)がハイレベルであれば、アップマットデコード部２１２−２−２は、全部ローレベルのデコード信号(ｍｓｂ＜０：Ｍ／２−１＞)を出力し、ダウンマットデコード部２１２−２−２は、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をデコード信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)として出力する。
したがって、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)がハイレベルであれば、マルチテスト動作が行われるため、アップマットデコード部２１２−２−１及びダウンマットデコード部２１２−２−２は、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をマルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)として出力する。そして、マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)がローレベルであれば、ノーマル動作を行い、マット情報アドレス(Ｘａｄｄ＜ｋ：ｐ＞)及びアップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)に該当するマットをイネーブルさせるための信号をマルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)として出力する。
図１〜図４に示す半導体集積回路の動作を、図５に示すタイミング図を参照して説明すれば、次の通りである。
マルチテストモードにおいて、アクティブ信号(ａｃｔ＿ｐｒｅ)がイネーブルされてアクティブ動作モードに進入する。アクティブ動作時、ワードラインがイネーブルされ、センスアンプがイネーブルされる。マルチテストモードアクティブ書込み信号(ｔｍ＿ｍｕｌｔｉ＿ａｃｔ＿ｗｔ)がイネーブルされる。よって、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)と無関係に、マット選択デコーダ２１０はプリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)をマルチマット選択信号(ｍｓｂ＜０：Ｍ−１＞)として出力する。例えば、第１のマット及び第(Ｍ／２＋１)のマットをイネーブルさせるアドレスが入力されたものと仮定すれば、複数のアップマットのうち、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)に対応する一つのマットである第１のマットをイネーブルさせるマット選択信号(ｍｓｂ＜１＞)がイネーブルされ、複数のダウンマットのうち、プリデコード信号(ｐｍｓｂ＜０：Ｍ／２−１＞)に対応する一つのマットである第(Ｍ／２＋１)のマットをイネーブルさせるマット選択信号(ｍｓｂ＜Ｍ／２＋１＞)がイネーブルされる。このとき、２つのマット選択信号(ｍｓｂ＜１＞)、(ｍｓｂ＜Ｍ／２＋１＞)がイネーブルされるため、２つのマット内のワードラインがイネーブルされ、アクティブ動作が行われる。これにより、テスト時間を短縮できる。
その後、読取り動作モードにおいて、まず、第１のマット内のワードラインに対応するセルに載せたデータの読取りが進行される。コラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)がイネーブルされれば、マルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)は、コラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)によりイネーブルされる。図５に示すマルチ読取り信号生成部１１０は、コラムパルスイネーブル信号(ｐｒｅ＿ｙｉ＿ｐｕｌｓｅ＿ｅｎ)よりも、幅の広い信号がイネーブルされたマルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を出力する。よって、入出力スイッチ制御信号生成部１２０は、イネーブルされたマルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を受信して、アップダウンマット情報アドレス(Ｘａｄｄ＜ｐ＞)により、第１のマットに対応するアップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)はイネーブルされ、第(Ｍ／２＋１)のマットに対応するダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)はマルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)によりローレベルのパルスになる。イネーブルされたアップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)を受信して、アップマットコントロール部３１０は、イネーブルされた入出力スイッチ信号を出力する。ローレベルのパルスであるダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)を受信して、ダウンマットコントロール部３２０は、ディセーブルされた入出力スイッチ信号を出力する。よって、第１のマット内のワードラインに対応するセルに載せたデータの読取りにより入出力スイッチが開放されるため、ローカル入出力ラインに伝送され、その後、入出力センスアンプに伝送され、データパッドに伝送される。そして、第(Ｍ／２＋１)のマット内のワードラインに対応するセルに載せたデータは、入出力スイッチから伝送が遮断され、ローカル入出力ラインに載せない。
第１のマット内のワードラインに対応するセルに載せたデータの読取りが行われた後、第(Ｍ／２＋１)のマット内のワードラインに対応するセルに載せたデータの読取りが行われ、その実施方法は第１のマットの場合と同様である。
その結果、アクティブモードでは、第１のマットと第(Ｍ／２＋１)のマットとが同時に活性化されて該当ワードラインが同時に活性化され、ワードラインに載せたデータはセンスアンプにより増幅される。以後、読取り動作モードでは、第１のマット内のデータが先に読取りされ、次に第(Ｍ／２＋１)のマット内のデータが読取りされる。よって、アクティブ動作時間が短縮され、読取り動作時間は第１のマット及び第(Ｍ／２＋１)のマットごとに各々必要とする。アクティブ時間が長いテストモードでは、本発明による半導体集積回路は、そのテスト時間を一層短縮できる。
また、読取り動作の後、書込み動作が行われる場合、マルチ読取り信号生成部１１０は、読取り／書込み区分信号(ＲＤＷＴＢ)がローレベルになることで、ローレベルのマルチ読取り信号(ｍｕｌｔｉ＿ｒｄ＿ｅｎ)を出力する。入出力スイッチ制御信号生成部１２０は、ハイレベルであるアップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)及びダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)を出力する。よって、複数のデータをセルに同時に書き込みしても、アップマット及びダウンマットの入出力スイッチが全部活性化されているため、伝送が可能になる。本発明による半導体集積回路のタイミング図である図５を参照すれば、読取り動作の後、フリーチャージ動作のような別途の動作処理時間なしに直ぐ書込み動作に進行することで、マルチテストによるテスト短縮と共に一層テスト時間が短縮される。
すなわち、読取りテスト時、読取り／書込み区分信号(ＲＤＷＴＢ)がハイレベルになることで、マルチテストモードに進入して、読取り動作時、アクティブ動作で同時に活性化されたワードラインの各々に該当するアップマット及びダウンマット内のデータを順次読取りできる。書込みテスト時、読取り／書込み区分信号(ＲＤＷＴＢ)がローレベルになることで、マルチテストモードに進入せず、複数のデータを同時に書込みすることになる。書込み動作は従来のように行うことができ、同時に２つのマット内のセルにデータを書込みしてもデータの衝突が発生しないため、マルチテストモードにおいて書込みを行うものよりも、テスト時間を短縮できる。
図６は、本発明が適用された半導体集積回路の一実施例を示す。
図６に示す半導体集積回路は、複数のマット１０及び複数のビットラインセンスアンプアレイブロック２０、複数の入出力スイッチング部３０、マルチモード制御信号生成部１００、マルチモードデコーダ２００、マットコントロール部３００及び入出力センスアンプ４０からなる。
マルチモード制御信号生成部１００、マルチモードデコーダ２００及びマットコントロール部３００は、前述した本発明による構成と同様である。よって、本発明による半導体集積回路１０００の出力である入出力スイッチ信号(ｉｏｓｗ＜０：Ｍ−１＞)、センスアンプイネーブル信号(ＳＡ＿ｅｎ＜０：Ｍ−１＞)及びワードラインイネーブル信号(ＷＬ＿ｅｎ＜０：Ｍ−１＞)を受信して、入出力スイッチング部３０は、入出力スイッチ信号(ｉｏｓｗ＜０：Ｍ−１＞)によりターンオンされる。マット内のワードラインは、ワードラインイネーブル信号(ＷＬ＿ｅｎ＜０：Ｍ−１＞)により活性化される。ビットラインセンスアンプ２０は、センスアンプイネーブル信号(ＳＡ＿ｅｎ＜０：Ｍ−１＞)により活性化される。
図７は、図４に示すアップマットコントロール部３１０及びダウンマットコントロール部３２０のブロック図である。
アップマットコントロール部３１０は、第１のアップマットコントロール部３１１〜第３のアップマットコントロール部３１３を含む。第１のアップマットコントロール部３１１は、マルチマット選択信号(ｍｓｂ＜０：Ｍ／２−１＞)及び所定のアドレス信号(ｐｘａｄｄ＜０：１＞)を受信して、ワードラインイネーブル信号(ＷＬ＿ｅｎ＜０：Ｍ／２−１＞)を出力する。第２のアップマットコントロール部３１２は、マルチマット選択信号(ｍｓｂ＜０：Ｍ／２−１＞)を受信して、センスアンプイネーブル信号(ＳＡ＿ｅｎ＜０：Ｍ／２−１＞)を出力する。第３のアップマットコントロール部３１３は、マルチマット選択信号(ｍｓｂ＜０：Ｍ／２−１＞)及びアップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)を受信して、入出力スイッチ信号(ｉｏｓｗ＜０：Ｍ／２−１＞)を出力する。
ダウンマットコントロール部３２０は、第１のダウンマットコントロール部３２１〜第３のダウンマットコントロール部３２３を含む。第１のダウンマットコントロール部３２１は、マルチマット選択信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)及び所定のアドレス信号(ｐｘａｄｄ＜０：１＞)を受信して、ワードラインイネーブル信号(ＷＬ＿ｅｎ＜Ｍ／２：Ｍ−１＞)を出力する。第２のダウンマットコントロール部３２２は、マルチマット選択信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)を受信して、センスアンプイネーブル信号(ＳＡ＿ｅｎ＜Ｍ／２：Ｍ−１＞)を出力する。第３のダウンマットコントロール部３２３は、マルチマット選択信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)及びダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)を受信して、入出力スイッチ信号(ｉｏｓｗ＜Ｍ／２：Ｍ−１＞)を出力する。
図８は、図7に示す第３のアップマットコントロール部３１３及び第３のダウンマットコントロール部３２３の詳細回路図である。
第３のアップマットコントロール部３１３は、第１のナンドゲート(ＮＤ１)及び第１のインバータ(ＩＶ１)〜第３のインバータ(ＩＶ３)を含み、入出力スイッチ信号(ｉｏｓｗ＜０：Ｍ／２−１＞)を出力できる。第１のインバータ(ＩＶ１)は、マルチマット選択信号(ｍｓｂ＜０：Ｍ／２−１＞)を受信して反転させる。第１のナンドゲート(ＮＤ１)は、アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)及び第１のインバータ(ＩＶ１)の出力を受信して演算する。第２のインバータ(ＩＶ２)は、第１のナンドゲート(ＮＤ１)の出力を受信して反転させる。第３のインバータ(ＩＶ３)は、第２のインバータ(ＩＶ２)の出力を受信して反転させ、アップマットに該当する入出力スイッチ信号(ｉｏｓｗ＜０：Ｍ／２−１＞)を出力する。アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)がローレベルになれば、マルチマット選択信号(ｍｓｂ＜０：Ｍ／２−１＞)と無関係に、アップマットに該当する入出力スイッチ信号(ｉｏｓｗ＜０：Ｍ／２−１＞)はハイレベルに固定され、アップマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｕｐ)がハイレベルになれば、マルチマット選択信号(ｍｓｂ＜０：Ｍ／２−１＞)がハイレベルであればアップマットに該当する入出力スイッチ信号(ｉｏｓｗ＜０：Ｍ／２−１＞)はハイレベルになり、マルチマット選択信号(ｍｓｂ＜０：Ｍ／２−１＞)がローレベルであればアップマットに該当する入出力スイッチ信号(ｉｏｓｗ＜０：Ｍ／２−１＞)はローレベルになる。
また、第３のダウンマットコントロール部３２３は、第２のナンドゲート(ＮＤ２)及び第４のインバータ(ＩＶ４)〜第６のインバータ(ＩＶ６)を含み、入出力スイッチ信号(ｉｏｓｗ＜Ｍ／２：Ｍ−１＞)を出力できる。第４のインバータ(ＩＶ４)は、マルチマット選択信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)を受信して反転させる。第２のナンドゲート(ＮＤ２)は、ダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)及び第４のインバータ(ＩＶ４)の出力を受信して演算する。第５のインバータ(ＩＶ５)は、第２のナンドゲート(ＮＤ２)の出力を受信して反転させる。第６のインバータ(ＩＶ６)は、第５のインバータ(ＩＶ５)の出力を受信して反転させ、ダウンマットに該当する入出力スイッチ信号(ｉｏｓｗ＜Ｍ／２：Ｍ−１＞)を出力する。第３のダウンマットコントロール部３２３も、第３のアップマットコントロール部３１３と同様に、ダウンマット入出力スイッチ制御信号(ｉｏｓｗ＿ｅｎ＿ｄｎ)及びマルチマット選択信号(ｍｓｂ＜Ｍ／２：Ｍ−１＞)により、ダウンマットに該当する入出力スイッチ信号(ｉｏｓｗ＜Ｍ／２：Ｍ−１＞)が活性化又は非活性化される。
また、本実施例では、同時に２つのマットが活性化されてテストが行われる場合として説明したが、２つ以上のマットが同時に活性化されてテストが行われる場合も可能である。
すなわち、本発明による半導体集積回路は、２つのマットを同時に活性化させる場合、テスト時間を２分の１に減少でき、４つのマットを同時に活性化させる場合、テスト時間を４分の１に減少できる。
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
１００…マルチモード制御信号生成部
２００…マルチモードデコーダ
２１１…マットブロックプリデコーダ
２１２…メーンデコーダ
３００…マットコントロール部

Claims (30)

  1. マルチテストモード信号及び読取り／書込み区分信号により、アップダウンマット内の入出力スイッチを制御するアップダウンマット入出力スイッチ制御信号の活性化の可否を制御するマルチモード制御信号生成部と、
    マルチテストモードアクティブ書込み信号により、複数のマットを同時に活性化させるためのマルチマット選択信号を出力するマルチモードデコーダと、
    前記アップダウンマット入出力スイッチ制御信号及び前記マルチマット選択信号により、ワードライン及び入出力スイッチをイネーブルさせるマットコントローラーと
    を含むことを特徴とする半導体集積回路。
  2. 前記マルチモード制御信号生成部は、
    前記マルチテストモード信号がイネーブルされ、前記読取り／書込み区分信号が第１のレベルになれば、アップダウンマット情報アドレスに応じて前記アップダウンマット入出力スイッチ制御信号であるアップマット入出力スイッチ制御信号及びダウンマット入出力スイッチ制御信号の一つをイネーブルさせ、
    前記読取り／書込み区分信号が第２のレベルになれば、前記アップダウンマット情報アドレスと無関係に、前記アップマット入出力スイッチ制御信号及び前記ダウンマット入出力スイッチ制御信号を全部イネーブルさせることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記マルチモードデコーダは、前記マルチテストモードアクティブ書込み信号が活性化されれば、ローアドレスに該当するアップマットの一つを制御するマルチマット選択信号と、ダウンマットの一つを制御するマルチマット選択信号とを同時に活性化させることを特徴とする請求項１に記載の半導体集積回路。
  4. 前記マルチモード制御信号生成部は、前記アップダウンマット情報アドレス及びアクティブ信号を受信して、前記読取り／書込み区分信号、前記マルチテストモード信号及びコラムパルスイネーブル信号により制御され、前記アップダウンマット入出力スイッチ制御信号を出力することを特徴とする請求項２に記載の半導体集積回路。
  5. 前記マルチモードデコーダは、前記マルチテストモードアクティブ書込み信号により、前記ローアドレスを受信してデコードし、前記マルチマット選択信号及び所定のアドレス信号を出力することを特徴とする請求項３に記載の半導体集積回路。
  6. 前記アップダウンマット入出力スイッチ制御信号は、アップマット入出力スイッチ制御信号及びダウンマット入出力スイッチ制御信号を含むことを特徴とする請求項１に記載の半導体集積回路。
  7. 前記マットコントローラーは、
    前記アップマット入出力スイッチ制御信号及び前記マルチマット選択信号により、前記アップマットの一つのマット内の入出力スイッチをイネーブルさせる信号を出力するアップマットコントロール部と、
    前記ダウンマット入出力スイッチ制御信号及び前記マルチマット選択信号により、前記ダウンマットの一つのマット内の入出力スイッチをイネーブルさせる信号を出力するダウンマットコントロール部と
    を含むことを特徴とする請求項６に記載の半導体集積回路。
  8. 前記アップマットコントローラーは、前記アップマットの一つのマット内のワードラインをイネーブルさせるワードラインイネーブル信号と、アップマットの一つのマット内のセンスアンプをイネーブルさせるセンスアンプイネーブル信号とを出力することを特徴とする請求項７に記載の半導体集積回路。
  9. 前記ダウンマットコントローラーは、前記ダウンマットの一つのマット内のワードラインをイネーブルさせるワードラインイネーブル信号と、ダウンマットの一つのマット内のセンスアンプをイネーブルさせるセンスアンプイネーブル信号とを出力することを特徴とする請求項７に記載の半導体集積回路。
  10. 前記マルチモード制御信号生成部は、
    前記読取り／書込み区分信号、前記マルチテストモード信号及び前記コラムパルスイネーブル信号を受信して、マルチ読取り信号を出力するマルチ読取り信号生成部と、
    前記アップダウンマット情報アドレス信号及び前記アクティブ信号により前記マルチ読取り信号を受信して、前記アップダウンマット入出力スイッチ制御信号を出力する入出力スイッチ制御信号生成部と
    を含むことを特徴とする請求項４に記載の半導体集積回路。
  11. 前記マルチ読取り信号生成部は、前記コラムパルスイネーブル信号がイネーブルされれば、イネーブルされた前記マルチ読取り信号を出力することを特徴とする請求項１０に記載の半導体集積回路。
  12. 前記マルチ読取り信号生成部は、前記マルチテストモード信号及び前記読取り／書込み区分信号がイネーブルされれば、前記コラムパルスイネーブル信号がイネーブルされるときにイネーブルされた前記マルチ読取り信号を出力し、前記読取り／書込み区分信号がディセーブルされれば、ディセーブルされた前記マルチ読取り信号を出力するように構成されることを特徴とする請求項１１に記載の半導体集積回路。
  13. 前記マルチ読取り信号生成部は、
    前記マルチテストモード信号及び前記読取り／書込み区分信号を受信して演算する第１のナンドゲート部と、
    前記第１のナンドゲート部の出力を受信して反転させる反転素子と、
    前記反転素子の出力及び前記コラムパルスイネーブル信号を受信して演算する第２のナンドゲート部と、
    前記第２のナンドゲート部の出力を遅延させる遅延部と、
    前記第２のナンドゲート部の出力及び前記遅延部の出力を受信して演算し、前記マルチ読取り信号を出力する第３のナンドゲート部と
    を含むことを特徴とする請求項１２に記載の半導体集積回路。
  14. 前記入出力スイッチ制御信号生成部は、
    前記アクティブ信号及びリフレッシュ信号を受信して演算するアクティブ駆動部と、
    アップダウンマット情報アドレス及び前記マルチ読取り信号を受信して演算するマルチテスト制御部と、
    前記アクティブ駆動部の出力及び前記マルチテスト制御部の出力を受信して、前記アップマット入出力スイッチ制御信号及び前記ダウンマット入出力スイッチ制御信号を出力する出力部と
    を含むことを特徴とする請求項１０に記載の半導体集積回路。
  15. 前記アクティブ駆動部は、
    前記リフレッシュ信号を反転させる第１のインバータと、
    前記アクティブ信号及び前記第１のインバータの出力を受信して演算するナンドゲートと、
    を含むことを特徴とする請求項１４に記載の半導体集積回路。
  16. 前記マルチテスト制御部は、
    前記アップダウンマット情報アドレスを受信して反転させる第２のインバータと、
    前記マルチ読取り信号を受信して反転させる第３のインバータと、
    前記第２のインバータの出力及び前記第３のインバータの出力を受信して演算する第１のノアゲートと、
    前記アップダウンマット情報アドレス及び前記第３のインバータの出力を受信して演算する第２のノアゲートと
    を含むことを特徴とする請求項１５に記載の半導体集積回路。
  17. 前記出力部は、前記第１のノアゲートの出力及び前記第２のノアゲートの出力を受信して演算する複数のノアゲートを含むことを特徴とする請求項１６に記載の半導体集積回路。
  18. 前記マルチモードデコーダは、
    前記マルチテストモードアクティブ書込み信号により、前記ローアドレスのうち、マット情報アドレスを受信してデコードし、前記マルチマット選択信号を出力するマット選択デコーダと、
    前記アクティブ信号により、前記ローアドレスのうち、前記マット情報アドレスを除いたアドレスを受信してデコードし、所定のアドレス信号を出力するアドレスデコーダを含むことを特徴とする請求項５に記載の半導体集積回路。
  19. 前記マット選択デコーダは、
    前記マット情報アドレスのうち、前記アップダウンマット情報アドレスを除いたアドレスをプリデコードし、プリデコード信号を出力するマットブロックプリデコーダと、
    前記マルチテストモードアクティブ書込み信号及び前記アップダウンマット情報アドレスにより、前記プリデコード信号を受信してデコードするメーンデコーダと
    を含むことを特徴とする請求項１８に記載の半導体集積回路。
  20. 前記メーンデコーダは、
    前記マルチテストモードアクティブ書込み信号及び前記アップダウンマット情報アドレスを受信して、アップマット制御信号及びダウンマット制御信号を出力するマット制御部と、
    前記プリデコード信号、前記アップマット制御信号及び前記ダウンマット制御信号を受信して、デコード信号を出力するデコード部と
    を含むことを特徴とする請求項１９に記載の半導体集積回路。
  21. 前記マット制御部は、
    マルチテストモード時、アップマットが選択されることによりイネーブルされたアップマット制御信号を出力するアップマット制御部と、
    前記マルチテストモード時、ダウンマットが選択されることによりイネーブルされたダウンマット制御信号を出力するダウンマット制御部と
    を含むことを特徴とする請求項２０に記載の半導体集積回路。
  22. 前記アップマット制御部は、
    前記マルチテストモードアクティブ書込み信号を受信して反転させる第１のインバータと、
    前記第１のインバータの出力及び前記アップダウンマット情報アドレスを受信して演算し、前記アップマット制御信号を出力する第１のナンドゲート部を含むことを特徴とする請求項２１に記載の半導体集積回路。
  23. 前記ダウンマット制御部は、前記マルチテストモードアクティブ書込み信号及び前記アップダウンマット情報アドレスを受信して演算し、前記ダウンマット制御信号を出力するノアゲート部を含むことを特徴とする請求項２２に記載の半導体集積回路。
  24. 前記デコード部は、
    前記アップマット制御信号及び前記プリデコード信号を受信して、アップマット選択信号を出力するアップマットデコード部と、
    前記ダウンマット制御信号及び前記プリデコード信号を受信して、ダウンマット選択信号を出力するダウンマットデコード部と
    を含むことを特徴とする請求項２１に記載の半導体集積回路。
  25. 前記アップマットデコード部は、前記アップマット制御信号がイネーブルされれば、前記アップマットに属しているプリデコード信号をデコード信号として出力することを特徴とする請求項２４に記載の半導体集積回路。
  26. 前記ダウンマットデコード部は、前記ダウンマット制御信号がイネーブルされれば、前記ダウンマットに属しているプリデコード信号をデコード信号として出力することを特徴とする請求項２４に記載の半導体集積回路。
  27. 前記アップマットデコード部は、
    前記プリデコード信号のうち、前記アップマットに属しているプリデコード信号を各々受信し、前記アップマット制御信号を受信して演算する複数のナンドゲートと、
    前記複数のナンドゲートの出力を各々受信して反転させ、前記デコード信号を出力する複数のインバータと
    を含むことを特徴とする請求項２５に記載の半導体集積回路。
  28. 前記ダウンマットデコード部は、
    前記プリデコード信号のうち、前記ダウンマットに属しているプリデコード信号を各々受信し、前記ダウンマット制御信号を受信して演算する複数のナンドゲートと、
    前記複数のナンドゲートの出力を各々受信して反転させ、前記デコード信号を出力する複数のインバータと
    を含むことを特徴とする請求項２５に記載の半導体集積回路。
  29. アクティブモードにおいて、複数のアップマット及び複数のダウンマットの各々少なくとも一つのマットを同時に活性化させ、読取り動作時に活性化されたマットの情報を順次読取りし、書込み動作時に活性化されたマットの情報を同時に書込みするように制御信号を生成するマルチモード制御信号生成部を備えることを特徴とする半導体集積回路。
  30. 前記マルチモード制御信号生成部は、前記読取り及び書込み動作時、互いに異なる位相を示す読取り／書込み区分信号を受信して、前記読取り及び書込み動作時、それぞれ異なる位相の制御信号を出力するように構成されることを特徴とする請求項２９に記載の半導体集積回路。
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