KR100376599B1 - 용장판정회로를 갖는 반도체 메모리 - Google Patents

용장판정회로를 갖는 반도체 메모리 Download PDF

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Abstract

용장 회로를 갖는 반도체 메모리에서, 불량인 셀을 용장 셀로 대체하는 경우, 용장 워드라인과 정규 워드라인중 어느 라인을 활성화하여야 하는지를 판정할 때까지 정규 워드 라인의 활성화를 지연한다. 본 발명의 반도체 메모리는 정규 워드라인을 선택 및 구동할 수 있는 어드레스 프리-디코더, 및 용장 워드라인을 활성화하여야 하는지를 판정하는 용장 제어회로를 갖는다. 이 어드레스 프리-디코더와 용장 제어회로는 서로 독립적으로 제어된다. 용장 워드라인을 사용하는지에 상관없이, 정규 워드라인을 조기에 제어할 수 있다. 그 결과, 전체 반도체 메모리의 동작을 신속하게 할 수 있게 된다.

Description

용장판정회로를 갖는 반도체 메모리{SEMICONDUCTOR MEMORY HAVING A REDUNDANCY JUDGMENT CIRCUIT}
본 발명은 반도체 메모리에 관한 것으로, 특히, 용장 회로를 가진 반도체 메모리에 관한 것이다.
불량 셀의 치환 동안 정규 워드라인과 용장 워드라인을 활성화하는 멀티워드 상태의 설정을 방지하기 위해, 용장 워드라인과 정규 워드라인중 어느 라인을 활성화하여야 할지를 판정할 때까지, 정규 워드라인의 활성화를 지연시킨다.
최근, 어드레스를 인가하는 시점과 그 어드레스에 기초하여 메모리 셀에 기억된 데이터를 독출하는 시점과의 기간을 단축시키는 것이 요청되고 있다.
도 8 은 관련기술의 일예를 나타낸 회로도이다. 도 9 는 이러한 회로에 의해 발생되는 신호파형을 나타낸 타이밍 챠트이다.
먼저, 로우 어드레스 버퍼 (110) 에 외부 어드레스 신호 (A0 내지 Aj) 를 기억한다. 이 로우 어드레스 버퍼 (110) 는 외부 어드레스 래치신호 (ECLK) 의 선단 (leading edge) 에서 외부 어드레스 신호 (A0 내지 Aj) 를 획득한다. 로우 어드레스 버퍼 (110) 으로부터 출력된 로우 어드레스 신호 (XA0 내지 XAj) 가 어드레스 판정회로 (130) 및 어드레스 프리-디코더 (120) 에 입력된다. 어드레스 판정회로 (130) 는 용장 래치신호에 응답하여, 그 어드레스 신호 (XA0 내지 XAj) 와 미리 설정된 어드레스를 비교한다. 그 로우 어드레스 신호 (XA0 내지 XAj) 가 미리 설정된 어드레스와 일치하는 경우, 용장 판정신호 (AC) 는 활성 상태를 유지한다 (도 9 의 AC 에서 실선). 그 로우 어드레스 신호 (XA0 내지 XAj) 가 미리 설정된 어드레스와 불일치하는 경우, 용장 판정신호 (AC) 는 비활성화된다 (도 9 의 AC 에서 점선). 어드레스 판정을 완료한 후, 용장 제어회로 (140) 는 로우 어드레스 래치신호 (RCLK') 의 선단에서 용장 판정신호 (AC) 를 독출한 후, 용장 워드라인을 활성화하여야 할지의 여부를 판정한다. 이때, 어드레스 프리-디코더 (120) 는 로우 어드레스 신호 (XA0 내지 XAj) 의 프리 디코딩한 신호를 획득하고, 어드레스 프리 디코딩한 신호 (PXA0 내지 PXAk) 를 정규 워드 디코더 (160) 로 출력한다. 용장 제어회로 (140) 의 출력신호인 용장 워드 인에이블링신호 (RDC) 와 정규 워드 인에이블링신호 (XDES) 에 기초하여, 정규 워드라인과 용장 워드라인 중의 한 라인을 활성화시킨다.
도 8 및 도 9 에 나타낸 관련기술에 따르면, 멀티워드 상태의 설정을 방지하기 위하여, 정규 워드라인과 용장 워드라인 중 어느 라인을 활성화시켜야 하는지의 여부를 판정할 때까지, 정규 워드 디코더 (160) 및 용장 워드 디코더 (150) 모두를 비선택 상태로 유지한다. 판정이 이루어진 후, 지연된 로우 어드레스 래치신호인, 로우 어드레스 신호 (RCLK') 를 하이로 구동하여, 정규 워드 디코더 (160) 과 용장 워드 디코더 (150) 중에서 하나를 선택한다. 예를들면, 용장 제어회로는 로우 논리레벨의 신호 (XDES) 를 먼저 발생한다. 그후, 어드레스된 메모리셀이 불량 셀이 아님을 나타내는 신호 (AC) 와 신호 (RCLK') 의 상승단을 용장제어회로가 수신할 때, 용장 제어회로는 그 신호 (XDES) 의 레벨을 로우 논리레벨로부터 하이 논리레벨로 변화시킨다. 한편, 정규 워드라인 디코더가 로우 논리레벨의 신호 (XDES) 를 수신하는 경우에 정규 워드라인 디코더가 임의의 정규 워드라인을 항상 선택하는 것은 아니다. 정규 워드라인 디코더는 신호 (XDES) 의 레벨이 로우 논리레벨로부터 하이 논리레벨로 변화한 후, 어드레스 (PXA0 ~ PXAk) 에 응답하여 정규 워드라인중의 한 라인을 선택한다. 따라서, 정규 워드라인을 활성화하는데 요하는 시간은 판정의 결과를 지시하는 정규 워드 인에이블링신호 (XDES) 에 의존하게 된다. 그러나, 정규 워드라인의 갯수는 용장 워드라인의 갯수 보다 더 많다. 정규 워드 디코더 (16) 내에 포함된 논리회로의 스테이지 갯수가 용장 워드 디코더 (150) 의 스테이지 갯수보다 더 많다. 도 9 에 나타낸 바와 같이, 정규 워드라인을 활성화시키는데 많은 시간을 요하게 된다. 따라서, 과거에는, 메모리셀에의 신속한 접근이 불가능하였다.
본 발명의 목적은 정규 메모리 셀을 조기에 활성화할 뿐만 아니라 멀티워드 이동을 방지할 수 있는, 용장 회로를 가진 반도체 메모리를 제공하는데 있다.
본 발명의 또다른 목적은 접근속도를 향상시킨 반도체 메모리를 제공하는데 있다.
도 1 은 본 발명의 제 1 실시예에 따른 회로 구성도.
도 2 는 본 발명의 제 1 실시예에서 채용한 어드레스 판정회로를 나타낸 도면.
도 3 은 본 발명의 제 1 실시예에 채용한 용장 제어회로를 나타낸 도면.
도 4 는 본 발명의 제 1 실시예에 따라 수행할 동작을 지시하는 파형을 나타낸 타이밍 챠트.
도 5 는 본 발명의 제 2 실시예에 따른 회로 구성도.
도 6 은 본 발명의 제 3 실시예에 따른 회로 구성도.
도 7 은 본 발명의 제 3 실시예에 따라 수행할 동작을 지시하는 파형을 나타낸 타이밍 챠트.
도 8 은 본 발명의 관련 기술에 따른 회로 구성도.
도 9 는 상기 관련기술에 따라 수행할 동작을 지시하는 파형을 나타낸 타이밍 챠트.
※ 도면의 주요부분에 대한 부호의 설명
10 : 로우 어드레스 버퍼 20 : 어드레스 프리-디코더
30 : 어드레스 판정회로 40 : 용장 제어회로
50 : 용장 워드 디코더 60 : 정규 워드 디코더
70 : 지연회로 80 : 셀 플레이트 선택회로
본 발명에 따르면, 정규 메모리셀, 용장 메모리셀, 정규 워드라인, 용장 워드라인, 정규 워드라인 선택/구동 수단, 어드레스 판정수단, 및 제어수단을 포함하는 반도체 메모리를 제공한다. 용장 메모리 셀은 정규 메모리 셀에서 발생하는 불량을 복구하려는 것이다. 정규 메모리 셀은 정규 워드라인에 의해 선택된다. 용장 메모리 셀은 용장 워드라인에 의해 선택된다. 정규 워드라인 선택/구동 수단은 외부 공급된 어드레스 신호에 응답하여 정규 워드라인을 선택 및 구동한다. 어드레스 판정수단은 어드레스 신호가 불량 메모리 셀의 어드레스를 나타내는지의 여부를 판정한다. 이 어드레스 판정수단으로부터 출력된 판정 결과에 기초하여, 제어수단은 정규 워드라인과 용장 워드라인중에서 한 라인을 활성화하고, 다른 워드라인들은 비활성화한다. 초기상태에서는, 어드레스 판정수단으로부터 출력된 판정결과에 무관하게, 정규 워드라인은 활성화되며, 용장 워드라인은 비활성화된다. 어드레스 신호가 불량 어드레스를 나타내는 것으로 판정수단이 판정하는 경우, 제어수단은 정규 워드라인을 비활성화하고, 용장 워드라인을 활성화한다.
본 발명에 따르면, 정규 메모리 셀, 용장 메모리 셀, 정규 워드 디코더, 및 용장 워드 디코더를 포함하는 반도체 메모리를 제공한다. 용장 메모리셀은 정규 메모리셀에 발생하는 불량을 복구하려는 것이다. 정규 워드 디코더는 정규 메모리 셀을 선택 및 구동한다. 용장 워드 디코더는 용장 메모리 셀을 선택 및 구동한다. 또한, 반도체 메모리는 어드레스 프리-디코더, 어드레스 판정회로, 및 용장 제어회로를 더 포함한다. 어드레스 프리-디코더는 제 1 클럭신호와 동기하여 외부로부터 입력된 로우 어드레스 신호를 획득하고, 그 최종 프리-디코드된 신호를 정규 워드 디코더로 전송한다. 어드레스 판정회로는 제 2 클럭신호와 동기하여 어드레스 판정회로로부터 출력된 판정결과를 획득하고, 그 판정 결과를 용장 워드 디코더로 전송한다. (만약, 어드레스 신호가 불량 어드레스를 나타내는 것으로 그 판정결과가 나타나면, 용장 제어회로는 정규 워드 디코더를 비활성화시키는데 사용되는 제어신호를 출력한다. 만약, 어드레스 신호가 불량 어드레스를 나타내지 않는 것으로 그 판정결과가 나타나면, 용장 제어회로는 정규 워드 디코더를 활성화시키는데 사용되는 제어신호를 출력한다.)
이 경우, 제 1 클럭신호는 어드레스 판정회로로부터의 판정결과의 출력 이전에 천이시킨다. 제 2 클럭신호는 정규 워드 디코더로의 프리 디코드된 신호의 전송 이전에 천이시킨다.
제 2 클럭신호는 제 1 클럭신호를 소정 기간만큼 지연시켜 발생시킨다.
또한, 본 발명에 따르면, 정규 메모리셀, 용장 메모리 셀, 정규 워드 디코더, 용장 워드 디코더, 어드레스 판정회로, 용장 제어회로, 및 선택수단을 포함하는 반도체 메모리를 제공한다. 용장 메모리 셀은 정규 메모리 셀에서 발생하는 불량을 복구하려는 것이다. 정규 워드 디코더는 정규 메모리셀을 선택하는 정규 워드라인을 구동한다. 용장 워드 디코더는 용장 메모리셀을 선택하는 용장 워드라인을 구동한다. 어드레스 판정회로는 입력 어드레스 신호가 불량 메모리 셀의 어드레스를 나타내는지의 여부를 판정한다. 이 어드레스 판정회로로부터 출력된 판정결과에 따라서, 용장 제어회로는 정규 메모리 셀과 용장 메모리 셀중의 하나를 활성화하고 다른 메모리 셀들은 비활성화한다. 용장 제어회로는 정규 메모리 셀을 제어하는데 사용되는 제 1 제어신호 및 용장 메모리 셀을 제어하는데 사용되는 제 2 제어신호를 출력한다. 선택수단은 제 1 제어수단에 기초하여 정규 메모리 셀로부터 복구된 데이터를 증폭하는 센스 증폭기를 활성화하여야 하는지의 여부를 선택한다.
이하, 본 발명의 바람직한 실시예를, 첨부도면을 참조하여, 설명한다.
도 1 은 본 발명의 제 1 실시예에 따른 회로 구성도를 나타낸 것이다.
본 발명에 따른 반도체 메모리는 로우 어드레스 버퍼 (10), 어드레스 프리-디코더 (20), 어드레스 판정회로 (30), 용장 제어회로 (40), 용장 워드 디코더 (50), 및 정규 워드 디코더 (60) 을 포함한다.
로우 어드레스 버퍼 (10) 의 갯수는 외부에서 인가되는 외부 어드레스 신호의 갯수와 동일하다. 로우 어드레스 버퍼 (10) 는 외부 어드레스 래치신호 (ECLK) 의 선단에서 외부 어드레스 신호 (A0 내지 Aj) 를 획득한다. 그 로우 어드레스 버퍼들로부터 출력된 로우 어드레스 신호 (XA0 내지 XAj) 는 어드레스 판정회로 (30) 및 어드레스 프리-디코더 (20) 로 전송된다.
어드레스 프리-디코더 (20) 는 복수의 로우 어드레스 신호 (XA0 내지 XAj) 를 각각 프리 디코드하여, 로우 어드레스 래치신호 (RCLK) 의 선단에서 최종 프리-디코드된 신호를 획득한다. 그 어드레스 프리-디코더 (20) 로부터 출력된 어드레스 프리-디코드된 신호 (PXA0 내지 PXAk) 는 정규 워드 디코더 (60) 으로 전송된다.
어드레스 판정회로 (30) 는 소정 갯수의 스테이지를 갖는다. 예를들어, 도 2 에 나타낸 바와 같이, 어드레스 판정회로 (30) 에서 퓨즈 등을 이용하여 불량 정규 메모리 셀의 어드레스를 미리 설정할 수 있다. 용장 어드레스 래치신호 (PXR) 과 동기하여, 로우 어드레스 신호 (XA0 내지 XAj) 로 나타나는 어드레스를 미리 설정된 어드레스와 비교한다. 그 비교결과를 용장 제어회로 (40) 로 용장판정신호 (AC0 내지 AC) 로서 전송한다. 예를들어, 어드레스 신호가 미리 설정된 어드레스들중 어느 한 어드레스와 일치하는 것으로 그 용장 판정의 결과가 나타나는 경우, 용장 판정신호는 하이로 구동되어, 용장 제어회로로 전송된다. 어드레스가 미리 설정된 어드레스와 일치하지 않는 경우에는, 용장 판정신호는 로우로 구동된다.
용장 제어회로 (40) 는 용장 판정 래치신호 (CCLK) 의 선단에서 용장 판정신호 (AC0 내지 AC3) 를 획득한다. 용장 제어회로 (40) 는 용장 워드라인을 활성화하여야 할지의 여부를 판정한다. 그 용장 판정신호 (AC0 내지 AC3) 와 관련하여, 용장 워드 인에이블링 신호 (RDC0 및 RDC1) 이 출력되어, 용장 워드 디코더 (50) 로 전송된다. 그 용장 제어회로의 또다른 출력인 정규 워드 디스에이블링 신호 (XDES) 는 정규 워드 디코더 (60) 로 출력된다. 도 3 은 용장 제어회로 (40) 의 회로 구성도를 나타낸 것으로, 여기서 신호 Red.Word0 및 Red.Word1 은 나타내지 않은 서브-워드를 나타낸다. 용장 판정 래치신호의 선단에서 NOR 회로 (41) 에 의해 용장 판정신호 (AC0 내지 AC3) 를 획득한다. 용장 워드 인에이블링 신호 (RDC0 및 RDC1) 가 출력된다. 그 용장 판정신호(AC0 내지 AC3) 들중에서 다른 신호에 따라서 다른 워드 라인들을 선택하고 구동한다.
정규 워드 디코더 (60) 는 어드레스 프리-디코드 신호 (PXA0 내지 PXAk) 및 정규 워드 디스에이블링신호 (XDES) 에 의해 제어된다. 정규 워드 디코더 (60) 는 입력 외부 어드레스에 해당하는 정규 워드라인을 구동한다. 예를들어, 이 정규 워드 디코더 (60) 는 다중 입력단자를 갖는 AND 회로 (61) 로 구현된다. 정규 워드 디스에이블링 신호 (XDES) 가 하이인 경우, 어드레스 프리-디코드 신호 (PAX0 내지 PXAk) 가 소정의 1과 0의 조합으로 표현되면, 정규 워드 디코더 (60) 는 미리 결정된 정규 워드라인을 활성화한다. 도 1 은 간결성을 위해 단지 하나의 정규 워드라인을 나타낸 것이다. 좀더 자세히 설명하면, 정규 워드 디코더 (60) 에는 다수의 어드레스 프리-디코드 신호 (PXA0 내지 PXAk) 가 입력되어, 다수의 정규 워드라인들중에서 한 라인을 선택한다. 따라서, 정규 워드 디코더 (60) 는 그 입력된 어드레스 프리-디코드 신호 (미도시함) 를 디코드하는 복수개의 논리 게이트를 포함한다. 예를들어, 신호 (XDES) 는 논리 게이트 스테이지의 최종 스테이지에 입력된다. 그 최종 스테이지는 하이 논리레벨의 신호 (XDES) 에 의해 출력이 허용된다. 최종 스테이지는, 하이 논리레벨의 신호 (XDES) 를 수신할 때까지, 워드라인들중의 한 라인을 선택하지 않는다. 한편, 최종 스테이지를 제외한 논리 게이트 스테이지는 그 신호 (XDES) 에 관계없이 디코딩을 행한다. 따라서, 정규 워드 디코더 (60) 는 하이 논리레벨의 신호 (XDES) 를 수신하자 마자 정규 워드라인들중의 한 라인을 선택할 수 있게 된다.
정규 워드 디코더 (50) 는 용장 제어회로 (40) 로부터 출력된 제어신호 (RDC0 및 RDC1) 에 의해 제어된다. 용장 워드 디코더 (50) 는 용장 워드신호 (Red.Word0 및 Red.Word1) 을 이용하여 어드레스 판정회로 (30) 에 설정된 어드레스로 지시된 용장 워드라인을 선택 및 구동한다. 용장 메모리 셀을 이용하기 위해, 정규 워드 디스에이블링 신호 (XDES) 는 로우로 구동되며, 정규 워드 디코더 (60) 는 비활성화된다.
이하, 이 실시예에 따라 수행되는 동작을, 회로 구성도인 도 1 및 타이밍 챠트인 도 4 를 참조하여, 설명하기로 한다.
로우 어드레스 버퍼 (10) 는 외부 어드레스 래치신호 (ECLK) 의 선단에서 외부 어드레스 신호 (A0 내지 Aj) 를 획득하고, 이들을 로우 어드레스 신호 (XA0 내지 XAj) 로서 어드레스 판정회로 (30) 및 어드레스 프리-디코더 (20) 으로 출력한다.
어드레스 프리-디코더 (20) 는 신호 (XA0 내지 XAj) 를 프리 디코드하고, 로우 어드레스 래치신호 (RCLK) 의 선단에서 최종 신호를 획득하고, 그 어드레스 프리-디코드 신호 (PXA0 내지 PXAk) 를 출력한다. 이 어드레스 래치신호 (RCLK) 는 후술할 용장 판정 래치신호 (CCLK) 이전에서 유효함에 주의해야 한다.
어드레스 판정회로 (30) 는 용장 래치신호 (PXR) 과 동기하여 로우 어드레스 신호 (XA0 내지 XAj) 로 표현된 어드레스를, 예를들어 퓨즈를 이용하여 미리 설정된 불량인 정규 메모리 셀의 어드레스와 비교한다. 만약, 그 표현된 어드레스가 미리 설정된 어드레스들중의 어느 하나와 일치하면, 용장 판정신호 (AC)는 하이를 유지한다 (도 4 의 AC 에서 점선). 만약, 그 표현된 어드레스가 미리 설정된 어드레스와 일치하지 않으면, 용장 판정신호 (AC) 는 로우로 구동된다 (도 4 의 AC 에서 실선).
용장 제어회로 (40) 는 초기에 로우인 용장 워드 인에이블링 신호 (RDC) 와 초기에 하이인 정규 워드 디스에이블링 신호 (XDES) 를 출력한다. 용장 제어회로 (40) 는 용장 판정래치신호 (CCLK) 의 선단에서 용장 판정신호 (AC) 를 독출하고, 용장 메모리셀을 사용하여야 하는지를 판정한다. 예를들어, 용장 메모리 셀을 사용하기 위해서는, 용장 워드 디스에이블링 신호 (RDC) 는 하이로 구동되며 (도 4 의 RDC 에서 점선), 정규 워드 디스에이블링 신호 (XDES) 는 로우로 구동된다 (도 4 의 XDES 에서 점선). 이 경우, 어드레스 래치신호 (RCLK) 는 이미 유효한 상태이다. 따라서, 이미 어드레스 프리-디코더 (20) 는 어드레스 프리-디코드 신호 (PXA0 내지 PXAk) 를 정규 워드 디코더 (60) 에 인가하고 있게 된다.
정규 워드 디스에이블링 신호 (XDES) 는 초기에 하이이기 때문에 (도 4 의 XDES 에서 실선), 정규 워드 디코더 (60) 는 정규 워드 디스에이블링 신호 (XDES) 를 대기하지 않고, 어드레스 프리-디코드 신호 (PXA0 내지 PXAk) 에 따라 정규 워드라인을 선택 및 구동한다 (도 4 의 정규 워드에서 실선). 용장 워드 셀을 사용하는 경우, 정규 워드 디스에이블링 신호 (XDES) 는 로우로 구동된다 (도 4 의 XDES 에서 점선). 어드레스 프리-디코드 신호 (PXA0 내지 PXAk) 와 상관없이, 정규 워드라인은 선택 및 구동되지 않으며, 정규 워드 신호는 로우를 유지한다 (도 4 의 정규 워드에서 점선).
용장 판정회로 (40) 으로부터 출력된 용장 워드 인에이블링 신호 (RDC) 가 하이인 경우 (도 4 의 RDC 에서 점선), 용장 워드 디코더 (50) 는 용장 워드 라인을 선택 및 구동한다 (도 4 의 Red.Word 에서 점선). 용장 워드 인에이블링 신호 (RDC) 가 로우인 경우 (도 4 의 RDC 에서 실선), 용장 워드 라인은 구동되지 않으며, 용장 워드신호는 로우를 유지한다 (도 4 의 Red.Word 에서 실선).
이상 설명한 바와 같이, 정규 워드라인의 갯수는 용장 워드라인의 갯수 보다 더 많다. 정규 워드 디코더 (60) 에 포함된 논리회로의 스테이지 갯수는 용장 워드 디코더 (50) 에 포함된 논리회로의 스테이지 갯수보다 더 많다. 용장 워드 인에이블링 신호 (RDC) 가 유효하게 되는 순간으로부터 용장 워드라인이 활성화되는 순간까지의 시간과, 정규 워드 디스에이블링 신호 (XDES) 가 유효하게 되며 어드레스 프리-디코드 신호 (PXA0 내지 PXAk) 가 소정의 1과 0의 조합을 나타내는 순간으로부터 정규 워드라인이 활성화되는 순간까지의 시간 사이에, 시간차 (△t) 가 존재한다. 이 시간차는 시간지연 (△t) 에 거의 일치하며, 이에 의해 용장 판정 래치신호 (CCLK) 는 로우 어드레스 래치신호 (RCLK) 에 뒤로 지연되어, 이 정규 워드 디코더 (60) 에 의해 발생된 선택지연이 무효화된다.
이 실시예에 따르면, 어드레스 프리-디코더 (20) 및 용장 제어회로 (40) 는 상호 독립적으로 제어된다. 로우 어드레스 래치신호 (RCLK) 는 용장 판정신호 (AC) 가 하이 또는 로우로 구동되는지에 상관없이 조기에 하이로 구동된다. 용장 메모리셀이 사용되는 경우에만, 정규 워드신호를 하이레벨로 상승하는 것을 중지한다. 종래에 비해 용장 워드라인을 좀더 신속히 활성화시킬 수 있다. 즉, 정규 워드 디코더내에 포함된 다수의 논리회로를 이용하여 활성화시킬 정규 워드라인은 조기에 제어된다. 따라서, 반도체 메모리의 동작을 신속히 할 수 있게 된다.
이 실시예에 따르면, 반도체 메모리는 스플리트 디코딩형 (split decoding type) 일 수 있다. 이 경우, 어드레스 프리-디코드 신호 (PXA0 내지 PXAk) 에 따라 정규 워드라인이 선택된 후, 어드레스 신호의 로우 오더 비트에 대응하는 선택신호 (예를들면, XA0 내지 XA1) 이 선택 및 구동된다. 메모리셀에 접속된 서브-워드라인은 정규 워드신호와 선택신호에 다라서 구동된다. 이 스플리트 디코딩 방법이 채택되는 경우, 정규 워드라인 또는 용장 워드라인을 활성화한 후 서브 워드라인을 실제로 구동하는데에는 소정 시간 (△t1) 이 요구된다. 용장 판정 래치신호 (CCLK) 가 로우 어드레스 래치신호 (RCLK) 에 뒤쳐지는 시간지연 (△t) 이 거의 △t0 과 △t1 의 합과 일치하는 경우, 접근속도가 더욱 증대하게 된다.
도 5 는 정규 워드 제어신호와 용장 워드 제어신호를 특징으로 하는 본 발명의 제 2 실시예에 따른 회로 구성도를 나타낸 것이다.
도 5 에서, 동일한 도면 부호는 제 1 실시예의 구성요소와 동일한 구성요소를 지칭한다. 그 구성요소에 대한 설명은 생략하기로 한다.
본 발명의 제 2 실시예에 따르면, 로우 어드레스 래치신호 (RCLK) 보다 △t 만큼 지연된 신호 (RCLK') 를 발생하는데 지연회로 (70) 를 사용한다. 이 신호 (RCLK') 는 용장 판정 래치신호 (CCLK) 를 대치한다. 그 결과, 제 1 실시예에 의해 제공되는 이점과 동일한 이점을, 어떠한 회로 갯수의 증가 없이, 제공할 수 있게 된다.
도 6 은 본 발명의 제 3 실시예에 따른 회로 구성도를 나타내며, 도 7 은 파형을 나타낸 타이밍 챠트이다.
이 실시예에 따르면, 반도체 메모리는 로우 어드레스 버퍼 (10), 어드레스 프리-디코더 (20), 어드레스 판정회로 (30), 용장 제어회로 (40), 용장 워드 디코더 (50), 정규 워드 디코더 (60), 및 셀 플레이트 선택회로 (80) 를 포함한다.
셀 플레이트 선택회로 (80) 는 외부 입력된 외부 어드레스 (A0 내지 Aj) 에 대응하는 센스 증폭기 어레이를 구동한다. 예를들면, 이 셀 플레이트 선택회로 (80) 는 어드레스 프리-디코드 신호 (PXAk), 센스 증폭기 인에이블링 신호 (SE), 및 센스 증폭기 디스에이블링 신호 (XDES) 를 입력하는 AND 회로 (81) 로 구현된다. 셀 플레이트 선택회로 (80) 는 정규 메모리 셀을 선택 및 구동하기 위해, 센스 증폭기 구동신호 (SPAN) 를 센스 증폭기로 전송한다. 정규 워드신호가 진행한 후에 하이로 진행하는 센스 증폭기 구동신호 (SPAN) 는 불량인 메모리 셀의 활성화를 방지하는데에는 유효하지 않다. 정규 메모리 셀과 용장 메모리 셀은 서로 다른 플레이트 상에 형성된다. 따라서, 용장 메모리셀의 사용에 관계된 판정신호가 하이 또는 로우로 구동되는 지에 상관없이 정규 워드라인을 조기에 구동할 수 있다. 즉, 용장 메모리 셀을 사용하지 않는 경우, 이미 활성화된 정규 워드라인에 걸쳐 데이터를 독출한다. 본 발명의 제 1 실시예에 따르면, 정규 워드 디코더 (60) 는 정규 워드 셀을 비활성화시키기 때문에, 용장 워드신호를 사용하지 않을 것이다. 정규 워드 신호가 하이로 진행한 후 하이로 진행하는 신호가 무효이기 때문에, 정규 워드라인의 활성화를 조기에 제어할 수 있다.
이 실시예에 따르면, 디스에이블링 신호 (XDES) 의 위상은 뒤로 천이한다. 그 결과, 임의의 다른 신호에 대한 마진을 용이하게 조정할 수 있다. 정규 워드 디스에이블링 신호 (XDES) 의 유효화가 지연되는 경우에도, 정규 워드라인의 활성화를 지연하는 것이 불필요하다. 따라서, 이 반도체 메모리의 동작은 더욱 신속하게 될 것으로 기대된다.
이상 설명한 바와 같이, 본 발명에 따르면, 목적지 어드레스에 인가하는 워드 신호를 하이레벨로 상승시키데 요하는 시간을 단축할 수 있다.
이는 정규 워드라인이 용장 워드라인의 사용여부에 상관없이 조기에 정규 워드라인을 제어하기 때문이다. 정규 워드라인과 용장 워드라인 중에서 어느 라인을 사용할 것인지를 판정할 때까지 소정의 특정 신호를 대기할 필요가 없다. 그 결과, 목적하는 어드레스에 인가하는 워드신호를 하이레벨로 상승시키는데 요하는 시간을, 예를들어, 종래 반도체 메모리에 약 2ns 만큼 단축할 수 있게 된다.
이상, 본 발명을 특정의 바람직한 실시예를 통하여 설명하였지만, 본 발명에 포함되는 요지는 이들 특정 실시예에 한정하려는 것이 아니다. 이와 반대로, 본 발명의 요지에 대한 모든 대체물, 변형물 및 균등물을 첨부된 청구범위의정신과 범주내에 포괄시킬려는 것이다.

Claims (10)

  1. 삭제
  2. 복수개의 정규 메모리 셀;
    복수개의 용장 메모리 셀;
    상기 정규 메모리 셀에 접속된 복수개의 정규 워드라인;
    상기 용장 메모리 셀에 접속되며, 하나이상의 제 1 용장 워드라인을 포함하는 복수개의 용장 워드라인;
    제 1 클럭신호에 응답하여 제공된 외부 어드레스 신호에 대응하는 상기 정규 워드라인들중의 한 라인을 선택 및 구동하는 정규 워드 디코더;
    상기 제 1 용장 워드라인을 구동하는 용장 워드 디코더;
    상기 외부 어드레스 신호가 불량인 정규 메모리 셀의 어드레스에 대응하는지의 여부를 판정하는 어드레스 판정수단; 및
    상기 어드레스 판정수단에 접속된 입력과, 상기 정규 워드 디코더와 상기 용장 워드 디코더에 접속된 출력을 갖는 용장 제어회로를 포함하고,
    상기 용장 제어회로는, 상기 외부 어드레스 신호가 불량인 정규 메모리 셀의 어드레스에 대응하는 경우, 상기 제 1 클럭신호와는 다른 제 2 클럭신호에 응답하여 상기 용장 워드 디코더를 활성화하고 상기 정규 워드 디코더를 비활성화하고,
    상기 제 1 클럭신호는 상기 제 2 클럭신호의 활성화 보다 조기에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 복수개의 정규 메모리 셀;
    복수개의 용장 메모리 셀;
    상기 정규 메모리 셀에 접속된 복수개의 정규 워드라인;
    상기 용장 메모리 셀에 접속되며, 하나이상의 제 1 용장 워드라인을 포함하는 복수개의 용장 워드라인;
    제 1 클럭신호에 응답하여 제공된 외부 어드레스 신호에 대응하는 상기 정규 워드라인들중의 한 라인을 선택 및 구동하는 정규 워드 디코더;
    상기 제 1 용장 워드라인을 구동하는 용장 워드 디코더;
    상기 외부 어드레스 신호가 불량인 정규 메모리 셀의 어드레스에 대응하는지의 여부를 판정하는 어드레스 판정수단; 및
    상기 어드레스 판정수단에 접속된 입력과, 상기 정규 워드 디코더와 상기 용장 워드 디코더에 접속된 출력을 갖는 용장 제어회로를 포함하고,
    상기 용장 제어회로는, 상기 외부 어드레스 신호가 불량인 정규 메모리 셀의 어드레스에 대응하는 경우, 상기 제 1 클럭신호와는 다른 제 2 클럭신호에 응답하여 상기 용장 워드 디코더를 활성화하고 상기 정규 워드 디코더를 비활성화하고,
    상기 제 2 클럭신호는 상기 제 1 클럭신호를 소정 시간만큼 지연시킴으로써 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 용장 제어회로는 상기 용장 워드 디코더가 상기 어드레스 판정수단의 결과에 따라서 활성화될 때까지 상기 정규 워드 디코더를 활성상태로 유지하는 것을 특징으로 반도체 메모리 장치.
  5. 정규 메모리 셀에 접속된 복수개의 정규 워드 라인;
    용장 메모리 셀에 접속된 복수개의 용장 워드 라인;
    외부 어드레스 신호가 공급되는 로우 어드레스 버퍼;
    상기 로우 어드레스 버퍼에 접속된 어드레스 판정회로;
    상기 로우 어드레스 버퍼에 접속되어, 제 1 클럭신호에 응답하여 로우 어드레스 신호를 수신하고 로우 어드레스 신호를 프리 디코딩하는 어드레스 프리-디코더;
    상기 어드레스 판정회로에 접속되어, 제 2 클럭신호에 응답하여 상기 어드레스 판정회로의 출력 신호를 수신하고, 용장 워드라인 인에이블링 신호 또는 정규 워드라인 인에이블링 신호를 발생하는 용장 제어회로;
    상기 용장 제어회로에 접속되어, 상기 용장 제어회로로부터 발생된 용장 워드 라인 인에이블링 신호에 응답하여, 상기 용장 워드라인들중에서 한 라인을 구동하는 용장 워드 디코더; 및
    상기 어드레스 프리-디코더에 접속되어, 상기 용장 제어회로로부터 발생된 정규 워드라인 인에이블링 신호에 응답하여, 상기 정규 워드라인들중의 한 라인을 구동하는 정규 워드 디코더를 포함하고,
    상기 제 1 클럭신호는 상기 제 2 클럭신호보다 조기에 활성화되며, 상기 로우 어드레스 신호가 상기 정규 메모리 셀내의 불량 메모리 셀에 대응하는 경우, 상기 용장 제어회로는 상기 용장 워드 디코더를 활성화시키고, 상기 정규 워드 디코더를 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 어드레스 프리-디코더는 상기 용장 제어회로가 상기 용장 워드 디코더와 상기 정규 워드 디코더를 설정하기 전에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 2 클럭신호는 활성화된 상기 제 1 클럭신호로부터 소정 시간 지연후에 활성화되며, 상기 소정 시간 지연은 상기 어드레스 프리-디코더가 활성화되는 시점으로부터 어드레스 프리-디코드 신호가 상기 정규 워드 디코더로 반송되는 시점까지인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 용장 제어회로는
    상기 제 2 클럭신호에 응답하여 상기 용장 워드라인 인에이블링 신호를 발생하는 복수개의 NOR 회로, 및
    상기 NOR 회로의 출력 신호를 수신하여 상기 정규 워드라인 인에이블링 신호를 발생하는 AND 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 정규 메모리 셀에 접속된 복수개의 정규 워드라인;
    용장 메모리 셀에 접속된 복수개의 용장 워드라인;
    외부 어드레스 신호가 각각 공급되는 복수개의 로우 어드레스 버퍼;
    상기 로우 어드레스 버퍼에 접속된 어드레스 판정회로;
    상기 로우 어드레스 버퍼에 각각 접속되어, 제 1 클럭신호에 응답하여 로우 어드레스 신호를 각각 수신하는 복수개의 어드레스 프리-디코더;
    상기 어드레스 판정회로에 접속되어, 제 2 클럭신호에 응답하여 상기 어드레스 판정회로의 출력신호를 수신하는 용장 제어회로;
    상기 용장 제어회로에 접속되어, 상기 용장 제어회로로부터 발생된 용장 워드라인 인에이블링 신호에 응답하여 상기 용장 워드라인들중의 한 라인을 구동하는 용장 워드 디코더;
    상기 어드레스 프리-디코더와 상기 용장 제어회로에 접속되어, 센스 증폭기 인에이블링 신호를 수신하고, 센스 증폭기 구동신호를 발생하는 셀 플레이트 선택회로; 및
    상기 어드레스 프리-디코더에 접속된 정규 워드 디코더를 포함하고,
    상기 제 1 클럭신호는 상기 제 2 클럭신호보다 조기에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 삭제
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