KR980005059A - 반도체 메모리장치의 테스트회로 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 메모리셀의 고장여부를 워드라인단위로 병렬 테스트함으로써 고집적 반도체 메모리장치의 테스트효율을 증대시킬 수 있는 반도체 메모리장치의 테스트회로에 관한 것이다.
본 발명은 복수개의 워드라인과 복수개의 비트라인쌍의 각 교차점마다 배열된 복수개의 메모리셀들이 메트릭스 형태로 배열된 메모리셀 어레이와, 컬럼어드레스신호를 입력하여 복수개의 비트라인쌍중 하나의 비트라인쌍을 선택하기 위한 칼럼 디코딩신호를 출력하는 칼럼디코더와, 로우 어드레스신호를 입력하여 복수개의 워드라인중 하나의 워드라인을 선택하기 위한 로우 디코딩신호를 출력하는 로우디코더와, 상기 선택된 워드라인과 비트라인쌍에 의해 선택된 메모리셀의 신호를 감지 증폭하는 감지증폭기로 이루어진 반도체 메모리장치의 테스트회로에 있어서, 다수의 워드라인중 로우 디코딩신호에 의해 선택된 워드라인에 연결된 메모리 셀들의 데이터를 감지증폭기를 통해 입력하여 상기 메모리셀들의 고장여부를 검출하는 검출수단과, 검출수단을 통해 검출신호를 출력하기 위한 패드와, 패드를 통해 출력되는 검출신호와 기준전압을 입력하고 두 입력신호를 비교하여 하나의 선택된 워드라인에 관계된 메모리셀들에 고장이 발생되었을 나타내는 판별신호를 출력하는 판별수단으로 이루어졌다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시예에 따른 반도체 메모리장치의 테스트회로도.
Claims (3)
- 복수개의 워드라인과 복수개의 비트라인쌍의 각 교차점마다 배열된 복수개의 메모리셀들이 매트릭스 형태로 배열된 메모리셀 어레이(1)와, 컬럼어드레스 신호를 입력하여 복수개의 비트라인쌍중 하나의 비트라인쌍을 선택하기 위한 칼럼 디코딩신호(CAn)를 출력하는 칼럼디코더(2)와, 로우 어드레스신호를 입력하여 복수개의 워드라인중의 하나의 워드라인을 선택하기 위한 로우 디코딩신호(RAm)를 출력하는 로우디코더(3)와, 상기 선택된 워드라인과 비트라인쌍에 의해 선택된 메모리셀의 신호를 감지 증폭하는 감지증폭기(5)로 이루어진 반도체 메모리장치의 테스트회로에 있어서, 다수의 워드라인중 로우 디코딩신호(CAn)에 의해 선택된 워드라인에 연결된 메모리 셀들의 데이터를 감지증폭기(5)를 통해 입력하여 상기 메모리셀들의 고장여부를 검출하는 검출수단(7)과, 검출수단(7)을 통해 검출신호를 출력히가 위한 패드(8)와, 패드(8)를 통해 출력되는 검출신호와 기준전압(Vref)을 입력하고 두 입력신호를 비교하여 하나의 선택된 워드라인에 관계된 메모리셀들에 고장이 발생되었을 나타내는 판별신호(SD)를 출력하는 판별수단(9)으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 테스트회로.
- 제1항에 있어서, 하나의 선택된 워드라인에 연결된 메모리셀들의 고장유무를 검출하기 위한 상기 검출수단(7)은 감지증폭부(5)로부터 인가되는, 하나의 선택된 워드라인에 연결된 메모리셀들의 데이터를 입력하고, 입력된 메모리셀들의 데이터가 모두 동일한 경우에는 로우상태의 검출신호를 출력하고 입력된 메모리셀들의 데이터가 상이한 경우에는 하이상태의 검출신호를 출력하는 익스클루시브 오아 게이트(EOR)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 테스트회로.
- 제1항에 있어서, 하나의 선택된 워드라인에 연결된 메모리셀들의 고장유무를 판별하기 위한 판별수단(9)은 패드(8)를 통해 검출신호가 반전단자(-)에 인가되고 비반전 단자(+)에 기준전압(Vref)이 인가되어, 검출신호가 기준전압(Vref)보다 클 경우 즉 하나의 워드라인에 연결된 메모리셀들에 고장이 발생된 경우에는 로우상태의 판별신호(SD)를 출력하고, 검출신호가 기준전압(Vref)보다 작을 경우 즉 고장이 발생되지 않은 경우에는 하이상태의 판별신호(SD)를 출력하는 연산증폭기(OP)로 구성되는 것을 특징으로 하는 반도체 메모리장치의 테스트회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960026339A KR980005059A (ko) | 1996-06-29 | 1996-06-29 | 반도체 메모리장치의 테스트회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960026339A KR980005059A (ko) | 1996-06-29 | 1996-06-29 | 반도체 메모리장치의 테스트회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR980005059A true KR980005059A (ko) | 1998-03-30 |
Family
ID=66241118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960026339A KR980005059A (ko) | 1996-06-29 | 1996-06-29 | 반도체 메모리장치의 테스트회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR980005059A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100878307B1 (ko) * | 2007-05-11 | 2009-01-14 | 주식회사 하이닉스반도체 | 멀티 워드라인 테스트 제어 회로 및 그의 제어 방법 |
-
1996
- 1996-06-29 KR KR1019960026339A patent/KR980005059A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100878307B1 (ko) * | 2007-05-11 | 2009-01-14 | 주식회사 하이닉스반도체 | 멀티 워드라인 테스트 제어 회로 및 그의 제어 방법 |
| US7626875B2 (en) | 2007-05-11 | 2009-12-01 | Hynix Semiconductor Inc. | Multi-wordline test control circuit and controlling method thereof |
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