KR960012031A - 반도체기억장치 - Google Patents

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KR960012031A
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유끼히로 세노오
마사오 나까노
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세끼자와 다다시
후지쓰 가부시끼가이샤
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques

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  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 시험시간의 단축에 적합한 비트압축 테스트모드 기능을 갖춘 반도체기억장치에 관한 것이며, 시험시간의 단축화를 도모하는 한편, 메모리 동작이 정상인가 아닌가를 인식하는 논리판정을 정확히 하는 것을 목적으로 한다.
테스트모드시에 메모리셀 어레이(10)로부터의 판독데이터의 각 비트를 비교하며, 그 비교결과를 비트압축하여 출력하는 회로(17)와, 디코더회로(12)에서 어드레스신호(ADD)의 디코드에 의거해서 생성된 워드선 활성화신호(WAS1∼WASm)를 적어도 테스트모드 활성화신호(TME)에 응답하여 데이터압축회로(17)에 대해 상기 비교결과에 의거한 논리판정결과의 출력제어를 하는 회로(18)를 갖추고, 상기 워드선 활성화 신호가 출력되지 않았을 경우에 상기 논리판정 결과가 일치를 지시하였을 때, 이 논리 판정결과를 불일치로 하도록 제어하게 구성한다.

Description

반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (7)

  1. 복수의 워드선(WL1∼WLm) 및 복수의 비트선(BL1∼BLn)을 갖는 메모리 어레이(10)와, 어드레스신호(ADD)를 디코드하여 얻어지는 워드선 선택신호에 의거해서 상기 복수의 워드선의 어느것인가를 구동하는 워드선 활성화신호(WAS1∼WASm)를 생성하는 디코더회로(12)와, 테스트모드시에 상기 메모리 어레이로부터 판독된 동일 워드선에 연결되는 복수의 메모리셀의 각 비트 데이터를 비교하여, 그 비교결과를 비트압축하여 출력하는 데이터 압축회로(17)와, 적어도 외부로부터의 테스트모드 활성화신호(TME)와 상기 디코더회로로부터의 워드선 활성화 신호에 응답하여, 상기 데이터 압축회로에 대해 상기 비교결과에 의거한 논리판정결과의 출력제어를 하는 출력제어회로(18)를 구비하고,상기 디코더 회로로부터의 워드선 활성화신호가 출력되지 않았을 경우에 상기 데이터압축회로의 논리 판정결과가 일치를 지시하였을 때, 그 논리판정결과를 불일치로 하도록 제어하는 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 복수의 워드선에 대응하여 상기 디코더회로에서 생성된 복수의 워드선 활성화신호의 각 논리레벨을 검출하여 워드선 검출신호(WDS)를 생성하는 회로(16)를 구비하고, 상기 디코더회로로부터 워드선 활성화 신호가 출력되지 않았을 때 상기 워드선 검출신호를 활성화하는 것을 특징으로 하는 반도체기억장치.
  3. 제2항에 있어서, 상기 출력제어회로는 상기 워드선 검출신호(WDS)와 상기 테스트모드 활성화 신호(TME)에 응답하는 논리게이트(30)와, 이 논리게이트의 검출출력(Z)에 응답하여 상기 데이터압축회로의 논리판정결과의 논리레벨을 소정레벨(VSS)로 고정하는 회로(31)를 가지며, 이 소정 레벨은 상기 논리판정결과를 불일치로 하는 논리레벨에 대응하는 것을 특징으로 하는 반도체기억장치.
  4. 제2항에 있어서, 상기 출력제어회로는 상기 워드선 검출신호(WDS)와 상기 테스트모드 활성화신호(TME)와 칼럼 어드레스 스트로브신호(CASX)와 출력 이네이블신호(OEX)에 응답하는 논리 게이트(40)와, 이 논리게이트의 검출출력(Z)에 응답하여 상기 데이터 압축회로의 논리 판정 결과에 대응한 신호(OHE, OLE)의 논리레벨을 소정 레벨(VSS, VCC)로 고정하는 회로(41, 42)를 가지며, 이 소정 레벨은 상기 논리판정결과를 불일치로 하는 논리레벨에 대응하는 것을 특징으로 하는 반도체기억장치.
  5. 제5항에 있어서, 상기 출력제어회로는 상기 워드선 검출신호(WDS)와 상기 테스트모드 활성화신호(TME)와 칼럼 어드레스 스트로브신호(CASX)에 응답하는 논리게이트(50)와, 출력 이네이블신호(OEX)에 응답하여 상기 데이터 압축회로의 논리파정결과에 대응한 신호(OHE, OLE)의 출력제어를 하는 제1의 회로(51, 52)와 상기 논리게이트의 검출출력(Z)에 응답하여 상기 제1의 회로를 통하여 출력된 상기 논리판정결과에 대응한 신호의 논리레벨을 소정 레벨(VSS, VCC)로 고정하는 제 2의 회로(41, 42)를 가지며, 이 소정레벨은 상기 논리판정결과를 불일치로 하는 논리레벨에 대응하는 것을 특징으로 하는 반도체기억장치.
  6. 제2항에 있어서, 상기 출력제어회로는 상기 워드선 검출신호(WDS)와 상기 테스트모드 활성화신호(TME)에 응답하는 논리게이트(30)와, 이 논리게이트의 검출출력(Z)에 응답하여 상기 메모리셀 어레이로부터의 비교압축될 판독 데이터의 논리레벨을 소정 레벨(VCC, VSS)로 고정하는 회로(71-74)를 가지며, 이 소정 레벨은 상기 비교결과에 의거한 논리 판정결과를 불일치로 하는 논리레벨에 대응하는 것을 특징으로 하는 반도체기억장치.
  7. 제6항에 있어서, 상기 판독데이터의 논리레벨을 소정레벨로 고정하는 회로는 상기 논리게이트의 검출출력에 응답하는 적어도 1개의 트랜지스터(71∼74)를 갖는 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950020057A 1994-09-01 1995-07-08 반도체기억장치 KR0168988B1 (ko)

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