KR100400679B1 - 반도체 기억 장치의 시험 방법 - Google Patents

Abstract

본 발명은 m×n 비트 와이드 데이터 버스를 갖는 반도체 기억 장치의 시험 공정수를 대폭 단축한다.

본 발명은, 반도체 기억 장치의 모든 어드레스가 정상인지 이상인지의 판정을 m×n 비트 단위로 판정하여(단계 ST13), 모든 어드레스에 대하여 정상이라고 판정한 경우에는 시험을 종료하고(단계 ST20), 이상 어드레스가 존재한 경우에는 이상 어드레스에 대한 m×n 비트 중의 m 비트 데이터와 이것의 기대값을 비교하여, 비교 결과가 이상인 경우에는 반도체 기억 장치의 구제 가부를 판정한다(단계 ST25, ST27).

Description

반도체 기억 장치의 시험 방법{METHOD FOR TESTING A SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 기억 장치의 시험 방법에 관한 것으로, 예를들면, 피시험용으로서의 반도체 기억 장치와 논리 회로를 탑재한 시험 회로를 이용한 반도체 기억 장치의 시험 방법에 관한 것이다.

도 10은 종래에 따른 반도체 기억 장치의 시험 방법을 실시하는 경우의 시험 회로의 구성을 나타내는 회로도이다.

도면에 있어, (5)는 16m 비트의 DRAM(52)을 시험하기 위한 시험 회로이며, 도시하지 않은 시험 장치(이하, 테스터라고 함)와 접속된다. (51)은 테스터로부터 송출된 8비트의 입력 데이터 TDI를 입력 D(7:0)에 입력하여 기입 클럭 신호 TWCK의 상승에 의해 유지하고, 출력 제어 신호 TOE-에 근거하여 출력 Q(7:0)가 제어되는 8비트의 D형 플립플롭이다.

(52)는 피시험용의 반도체 기억 장치로서의 16m 비트의 DRAM(Dynamic Random Access Memory)이며, 예를 들면 m×n 비트폭의 와이드 데이터 버스(본 도 10의 예에서는, m=8비트, n=16단의 128비트)를 갖고, 행 어드레스가 4096, 즉 행 어드레스선이 12비트이고, 열 어드레스가 32, 즉 열 어드레스선이 5비트이며, 어드레스선이 총계 17비트인 DRAM이다.

(53)은 16M비트의 DRAM(52)로부터 판독된 8×16비트 데이터로부터, 테스터에 의해 송출된 출력 데이터 선택 신호 TSEL에 근거하여, 1조의 8비트 데이터를 선택하여 8비트의 출력 데이터 TDO로서 출력하는 128대8의 멀티플렉서이다.

각 배선에 부여되어 있는 숫자 (4, 8, 17)는, 각 데이터의 비트수를 나타내고, <0>∼<15>는 8비트 단위로 데이터에 부여된 번호이다.

다음에 동작에 대하여 설명한다.

우선, 16M비트의 DRAM(52)으로의 기입 동작에 대하여 설명한다.

테스터로부터 송출된 입력 데이터 TDI는, D형 플립플롭(51)의 입력 D(7 :0)으로 입력되어, 기입 클럭 신호 TWCK의 상승에 의해 유지된다. 이 경우, 테스터가 하이 레벨(이하, H레벨이라고 함)의 출력 제어 신호 TOE-를 송출하면, D형 플립플롭(51)의 "OE" 단자에는 H레벨이 입력되어 D형 플립플롭(51)의 출력 Q(7:0)부터 8비트의 데이터가 출력된다.

D형 플립플롭(51)의 출력 Q(7:0)에 출력된 데이터는, 8비트 단위로 16조로 분기된다. 그리고, 테스터는 해당하는 행 어드레스 및 열 어드레스를 나타내는 어드레스 신호 TADI와 동시에 로우 레벨(이하, L레벨이라 함)의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(52)의 각 단자에 입력한다. 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그리고, 그 취입 타이밍에 맞춰, 테스터는 L레벨의 기입 제어 신호 TW-를 송출하고, 그 8비트 단위로 16조로 분기된 데이터가, 그 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(52)의 저장 영역에 단자 D(127:0)부터 기입된다. 여기서, H레벨의 출력 제어 신호 TOE-가 입력되어 있기 때문에, 16M비트의 DRAM(52)로부터의 출력은 금지된다.

다음에 16M비트의 DRAM(52)로부터의 판독 동작에 대하여 설명한다.

테스터는 해당하는 행 어드레스 및 열 어드레스를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(52)의 각 단자에 입력한다. 그리고, 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그 취입 타이밍에 맞춰, 테스터는 L레벨의 출력 제어 신호 TOE-를 송출하여, 취입된 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(52)의 저장 영역에 기입된 8×16비트 데이터가 동시에 판독된다. 테스터는 H레벨의 기입 제어 신호 TW-를 송출하고, 또한 L레벨의 출력 제어 신호 TOE-를 송출하고 있기 때문에, 16M비트의 DRAM(52)으로의 기입 및 D형 플립플롭(51)의 출력 Q(7:0)로부터의 출력이 각각 금지된다.

멀티플렉서(53)는, 테스터로부터 송출된 출력 데이터 선택 신호 TSEL에 의해, 16M비트의 DRAM(52)의 출력 Q(127:0)로부터 출력된 8×16비트 데이터 중 1조의 8비트 데이터를 선택하여, 출력 데이터 TDO로서 출력한다.

또한, 상기 시험 회로를 이용하여, 종래에 따른 반도체 기억 장치의 시험 방법의 순서에 대하여 설명한다.

도 11은, 종래에 따른 반도체 기억 장치의 시험 방법의 순서를 나타내는 흐름도이다. 여기서, m×n 비트폭의 와이드 데이터 버스를 갖는 16M비트의 DRAM(52)은, 행 어드레스 사이즈가 x, 열 어드레스 사이즈가 y인 크기를 가지는 DRAM으로 한다.

시험이 시작되면, 테스터로부터 송출된 m×n 비트 데이터가 D형 플립플롭(51)의 입력 D(7:0)에 m 비트 단위로 순서대로 입력 데이터 TDI로서 입력되어, 출력 제어 신호 TOE-가 H레벨일 때 출력 Q(7:0)부터 출력된다. 그리고, 테스터는 행 어드레스가 X=0, 열 어드레스가 Y=0를 설정한다(단계 ST100).

16M비트의 DRAM(52)에 데이터를 기입하기 위해서, 테스터는 상기한 행 어드레스 X=0 및 열 어드레스 Y=0을 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(52)의 각 단자에 입력한다. 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그리고, 그 취입 타이밍에 맞춰, 테스터는 L레벨의 기입 제어 신호 TW-를 송출하여, 그 m×n 비트 데이터가, 그 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(52)의 저장 영역(X=0, Y=0)에 기입된다(단계 ST101).

또한, 16M비트의 DRAM(52)에 기입된 데이터를 판독하기 위해서, 테스터는 설정한 행 어드레스 X=0 및 열 어드레스 Y=0를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(52)의 각 단자에 입력한다. 그리고, 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그 취입 타이밍에 맞춰, 테스터는 L레벨의 출력 제어 신호 TOE-를 송출하여, 그 어드레스 신호 TADI, 즉 행 어드레스 X=0 및 열 어드레스 Y=0에서 지정된 16M비트의 DRAM(52)의 저장 영역(X= 0 Y=O)에 기입된 m×n 비트 데이터가 동시에 판독된다(단계 ST102). 그리고, 테스터로부터 송출된 출력 데이터 선택 신호 TSEL에 의해, 멀티플렉서(53)는 판독된 그 n조의 m비트 데이터로부터 부여된 번호가 N=0의 m 비트 데이터를 선택하여, 출력 데이터 TDO로서 출력한다(단계 ST103). 테스터는 이 출력 데이터 TDO를 입력하여, 이 출력 데이터 TDO와 이것에대한 m 비트의 기대값을 비교하여 정상인지 이상인지를 판정한다(단계 ST104).

판정의 결과, 이상이라고 판정한 경우, 테스터는 해당하는 불량 비트의 정보(어드레스 X=0, Y=0와 m비트에 부여된 번호 N= 0)를 취득한다(단계 ST105). 그리고, m비트의 출력 데이터 TDO를 시험하기 위해서, 테스터는 m비트에 부여된 번호 N을 +1 갱신하여(단계 ST106), 이 번호 N이 n이상으로 되는지 어떤지를 판정한다(단계 ST107). 단계 ST104에서 정상이라고 판정한 경우에는, 마찬가지로 다음 m비트의 출력 데이터 TDO를 시험하기 위해서, 테스터는 m비트에 부여된 번호 N을 +1만큼 갱신하여 (단계 ST106), 이 번호 N이 n 이상으로 되는지 어떤지를 판정한다(단계 ST107).

부여된 번호 N이 n보다 작은 경우에는, 테스터로부터 송출된 출력 데이터 선택 신호 TSEL에 의해, 멀티플렉서(53)는 갱신한 번호 N에 해당하는 m비트 데이터를 선택하여 출력 데이터 TDO로서 출력하여(단계 ST108), 테스터가 이것과 m비트의 기대값을 비교하여 정상/이상을 판정한다는 순서가 반복된다(단계 ST104∼단계 ST108).

단계 (ST107)에서 부여된 번호 N이 n 이상이라고 판정된 경우, 테스터는 열 어드레스 Y를 +1만큼 갱신하여(단계 ST109), 이 열 어드레스 Y가 열 어드레스 사이즈 y보다 큰지 어떤지를 판정한다(단계 ST110). 열 어드레스 Y가 열 어드레스사이즈 y와 같거나 또는 그것보다 작은 경우는, 테스터는 갱신한 열 어드레스 Y를 나타내는 어드레스 신호 TADI를 L레벨의 어드레스 스트로브 신호 TAS-에 의해 취입하고, 이 열 어드레스 Y에서의 m×n 비트 데이터의 기입, 판독을 행하여, m비트의 정상, 이상을 판정한다(단계 ST101∼단계 ST110).

단계 (ST110)에서 열 어드레스 Y가 열 어드레스 사이즈 y보다 커졌다고 판정한 경우에는, 테스터는 행 어드레스 X를 +1만큼 갱신하고 또한 열 어드레스 Y를 0으로 설정하여(단계 ST111), 행 어드레스 X가 행 어드레스 사이즈 x보다 큰 지 어떤지를 판정한다(단계 ST112). 행 어드레스 X가 행 어드레스 사이즈 x보다 작은 경우에, 테스터는 갱신한 행 어드레스 X와 열 어드레스 Y를 나타내는 어드레스 신호 TADI를 L레벨의 어드레스 스트로브 신호 TAS-에 의해 취입하고, m×n 비트 데이터의 기입, 판독하여 상기와 마찬가지로 정상, 이상의 판정을 반복한다(단계 ST10l∼단계 ST112). 또한, 단계 (ST112)에서 행 어드레스 X가 행 어드레스 사이즈 x보다 커졌다고 판정한 경우에는, 이 16M비트의 DRAM(52)의 시험을 종료한다.

최근에 있어서의 반도체 집적 회로의 미세화, 고집적화 기술의 진보에 의해 DRAM 등의 대용량화, 다비트화가 급속히 진행되고, 이것에 따라 이들 DRAM 등의 시험 공정수의 단축화가 요구되고 있다. 그러나, 종래의 반도체 기억 장치의 시험 방법은, 1 어드레스당 m×n 비트 데이터에 있어서 m 비트 단위로 n 회의 시험을 반복하여, 상기 시험을 행 어드레스 사이즈 x 및 열 어드레스 사이즈 y에 대하여 행하고 있기 때문에, 반도체 기억 장치의 모든 비트를 판정하여 종료할 때까지, (xXy×n)회의 시험을 실행하지 않으면 안되고, 시험 공정수가 많아져 비용이 높아지는 문제점이 있었다.

본 발명은, 상기한 바와 같은 과제를 해결하기 위한 것으로, m×n 비트의 데이터 판독 시에, m×n 비트 데이터의 정상, 이상 판정을 동시에 실행하여, 모든 어드레스에 대하여 반도체 기억 장치가 정상일 대는 시험을 종료하고, 이상이 있을 경우에는 m비트 단위의 시험을 실행함으로써 시험 공정수의 삭감을 도모할 수 있는 반도체 기억 장치의 시험 방법을 얻는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치의 시험 방법을 실시할 때에 사용하는 시험 회로의 회로도,

도 2는 본 발명의 실시예 1에 따른 반도체 기억 장치의 시험 방법의 순서를 나타내는 흐름도,

도 3은 본 발명의 실시예 1에 따른 반도체 기억 장치의 저장 영역을 모식적으로 나타낸 도면,

도 4는 본 발명의 실시예 2에 따른 반도체 기억 장치의 시험 방법의 순서를 나타내는 흐름도,

도 5는 본 발명의 실시예 2에 따른 반도체 기억 장치의 시험 방법의 순서를 나타내는 흐름도,

도 6은 본 발명의 실시예 2에 따른 반도체 기억 장치의 저장 영역을 모식적으로 나타낸 도면,

도 7은 본 발명의 실시예 3에 따른 반도체 기억 장치의 시험 방법을 실시할 때에 사용하는 시험 회로의 회로도,

도 8은 본 발명의 실시예 3에 따른 반도체 기억 장치의 시험 방법의 순서를 나타내는 흐름도,

도 9는 본 발명의 실시예 3에 따른 반도체 기억 장치의 시험 방법의 순서를 나타내는 흐름도,

도 10은 종래에 따른 반도체 기억 장치의 시험 방법을 실시할 때에 사용하는 시험 회로의 회로도,

도 11은 종래에 따른 반도체 기억 장치의 시험 방법의 순서를 나타내는 흐름도.

도면의 주요 부분에 대한 부호의 설명

1A, 1B : 시험 회로 11 : 16m 비트의 DRAM

12 : D형 플립플롭 13 : 멀티플렉서

14, 31 : 판정 회로 15 : 와이드 데이터 버스

16, 17 : 데이터선 TW- : 기입 제어 신호

DBS : 데이터 비교 선택 신호 TAS- : 어드레스 스트로브 신호

TDI : 입력 데이터 TDO : 출력 데이터

TOE- : 출력 제어 신호 TADI : 어드레스 신호

TDEC : 판정 신호 TSEL : 출력 데이터 선택 신호

TWCK : 기입 클럭 신호

본 발명에 따른 반도체 기억 장치의 시험 방법은, m×n 비트폭의 와이드 데이터 버스를 갖는 반도체 기억 장치를 시험하는 반도체 기억 장치의 시험 방법에 있어서, 상기 반도체 기억 장치의 각 어드레스에 기입된 m×n 비트 데이터를 판독하고, 판독된 상기 m×n 비트 데이터와 상기 반도체 기억 장치에 기입하기 이전의 상기 m×n 비트 데이터를 비교하여 상기 판독된 m×n 비트 데이터가 정상인지 이상인지를 판정하고, 그것을 이상이라고 판정한 경우에는 상기 이상 데이터에 상당하는 어드레스를 이상 어드레스로서 취득하며, 모든 어드레스에 대하여 정상이라고 판정한 경우에는 상기 반도체 기억 장치의 시험을 종료하는 제 1 공정과, 상기 취득한 이상 어드레스에 m×n 비트 데이터를 기입하여 판독하고, 판독된 상기 m×n 비트 데이터에 대하여, 상기 판독된 m×n 비트 데이터를 구성하는 각 m 비트 데이터와 m 비트 단위로 소정 m 비트 데이터의 기대값과 비교하여, 상기 각 m 비트 데이터가 정상인지 이상인지를 판정하는 제 2 공정을 구비하는 것이다.

본 발명에 따른 반도체 기억 장치의 시험 방법은, m×n 비트폭의 와이드 데이터 버스를 갖는 반도체 기억 장치를 시험하는 반도체 기억 장치의 시험 방법에 있어서, 상기 반도체 기억 장치의 각 어드레스에 기입된 m×n 비트 데이터를 판독하고, 판독된 상기 m×n 비트 데이터와 상기 반도체 기억 장치에 기입하기 이전의 상기 m×n 비트 데이터를 비교하여 상기 판독된 m×n 비트 데이터가 정상인지 이상인지를 판정하고, 그것을 이상이라고 판정한 경우에는 상기 이상 데이터에 상당하는 어드레스를 이상 어드레스로서 취득하여, 모든 어드레스에 대하여 정상이라고 판정한 경우에는 상기 반도체 기억 장치의 시험을 종료하는 제 1 공정과, 상기 취득한 이상 어드레스에 m×n 비트 데이터를 기입하여 판독하고, 판독된 상기 m×n 비트 데이터에 대하여, 상기 m×n 비트보다 작고 m 비트보다 큰 비트 수 단위로 분할하여, 상기 분할한 비트수에 대응하는 판독 데이터와, 이것에 해당하는 반도체 기억 장치에 기입하기 이전의 m×n 비트 데이터를 분할한 비트수에 대응하는 데이터를 비교하여 상기 분할된 데이터의 비트수에 대응하는 데이터가 정상인지 이상인지를 판정하여, 상기 분할된 비트수에 대응하여 이상이 있었던 데이터에 대하여, m 비트 단위로 소정의 m 비트 데이터의 기대값과 비교하여 정상인지 이상인지를 판정하는 제 2 공정을 구비하는 것이다.

본 발명에 따른 반도체 기억 장치의 시험 방법은, 제 1 공정에서, 반도체 기억 장치의 행 어드레스를 1행마다 1 어드레스 단위씩 증가 또는 감소시키거나, 또는, 열 어드레스를 1열마다 1 어드레스 단위씩 증가 또는 감소시켜 각 어드레스를 지정하여 시험해도 좋다.

본 발명에 따른 반도체 기억 장치의 시험 방법은, 제 1 공정 전에, 반도체기억 장치의 행 어드레스 및 열 어드레스를 각각 1 어드레스 단위로 동시에 증가 또는 감소시켜 각 어드레스를 지정하고, 상기 반도체 기억 장치의 각 어드레스에 기입된 m×n 비트 데이터를 판독하여, 판독된 상기 m×n 비트 데이터와 상기 반도체 기억 장치에 기입하기 이전의 상기 m×n 비트 데이터를 비교하여 상기 판독된 m×n 비트 데이터가 정상인지 이상인지를 판정하고, 그것을 이상이라고 판정한 경우에는 상기 이상 어드레스에 상당하는 어드레스를 이상 어드레스로서 취득하여, 이상이 있던 소정의 어드레스에 대응하는 불량 메모리 셀이 반도체 기억 장치가 보유하는 용장의 메모리 셀에 의한 대체에 의해서 구제가 가능한지 어떤지를 판정하여, 구제불가능이라고 판정한 경우는 상기 반도체 기억 장치의 시험을 종료하는 제 3 공정을 갖추도록 해도 좋다.

본 발명에 따른 반도체 기억 장치의 시험 방법은, 제 1 공정에서, 소정의 어드레스에 저장한 m×n 비트 데이터를 이상이라고 판정한 경우, 이상이 있는 소정의 어드레스에 대응하는 불량의 메모리 셀이 반도체 기억 장치가 보유하는 용장의 메모리 셀에 의한 대체에 의해 구제 가능한지 어떤지를 판정하도록 해도 된다.

본 발명에 따른 반도체 기억 장치의 시험 방법은, 제 2 공정에서, 소정의 m 비트 데이터의 기대값과 비교하여 이상이라고 판정한 경우, 이상인 m 비트에 대응하는 불량의 메모리 셀이 반도체 기억 장치가 보유하는 용장의 메모리 셀에 의한 대체에 의해 구제 가능한지 어떤지를 판정하도록 해도 무방하다.

본 발명에 따른 반도체 기억 장치의 시험 방법은, 제 1 공정, 제 2 공정 또는 제 3 공정에서, 반도체 기억 장치가 보유하는 용장의 메모리 셀에 의한 대체에의해 구제 가능한지 어떤지를 판정할 때에, 이상 어드레스 또는 이상인 m 비트에 대응하는 불량의 메모리 셀수가 용장의 메모리 셀수보다 적은 경우는, 상기 반도체 기억 장치의 구제가 가능하다고 판정하도록 해도 좋다.

실시예

이하, 본 발명의 실시예에 대하여 설명한다.

(실시예 1)

도 1은, 본 발명의 실시예 1에 따른 반도체 기억 장치의 시험 방법을 실시할 때에 사용하는 시험 회로의 구성을 나타내는 회로도이다.

또, 시험 회로는 반도체 기억 장치의 시험을 실행하기 위해서 도시하지 않은 시험 장치(이하, 테스터라고 함)와 접속된다.

여기서 시험 대상으로 삼는 반도체 기억 장치는, 예를 들면 m×n 비트폭의 와이드 데이터 버스(이 도 1의 예에서는, m=8비트, n=16단의 128비트)를 갖는 16M비트의 DRAM(Dynamic Random Access Memory)를 예로서 설명한다.

도 1에 있어서, (1A)는 16M비트의 DRAM을 시험하기 위한 시험 회로, (11)은 피시험용의 16M비트의 DRAM으로 이 예에서는 행 어드레스가 4096, 즉 행 어드레스선이 12비트이며, 열 어드레스가 32, 즉 열 어드레스선이 5비트이며, 어드레스선이 총계 17비트인 DRAM이다.

(12)는 입력 데이터 TDI를 입력 D(7:0)로부터 입력하여 기입 클럭 신호 TWCK의 상승으로 유지하고, 테스터로부터 송출된 출력 제어 신호 TOE-에 근거하여 출력 Q(7:0)가 제어되는 8비트의 D형 플립플롭, (13)은 테스터로부터 송출된 출력 데이터 선택 신호 TSEL에 의해 16M비트의 DRAM(11)로부터 판독된 8×16비트 데이터 중 1조의 8비트를 선택하여, 출력 데이터 TDO로서 출력하는 128 대 8의 멀티플렉서이다.

(14)는 기입 전의 D형 플립플롭(12)으로부터 출력된 8비트 단위의 데이터 16개와 16M비트의 DRAM(11)으로부터 판독된 8비트 단위의 데이터 16개를 비교하여, 그 비교 결과를 판정 신호 TDEC로서 출력하는 판정 회로이다. 이 판정 회로(14)를 마련하고 있는 것은, DRAM(11)으로부터 판독된 1 어드레스당 8×16비트가 정상인지 이상인지를 이 판정 회로(14)에서 판정하여, 테스터가 이상이 있는 어드레스를 미리 취득해 두기 위해서이다.

(15)는 8×16비트폭의 와이드 데이터 버스, (16)은 D형 플립플롭(12)으로부터의 8비트 데이터를 16개로 분기되어 16개의 8비트 데이터를 와이드 데이터 버스(15)로 보내는 8비트의 데이터선, (17)은 와이드 데이터 버스(15)로부터 16개의 8비트 단위의 데이터를 판정 회로(14)에 보내는 데이터선이다.

다음에 테스트 회로의 동작에 대하여 설명한다.

우선 기입 동작에 대하여 설명한다. D형 플립플롭(12)의 입력 D(7:0)에 입력된 8비트 단위의 입력 데이터 TDI는, 기입 클럭 신호 TWCK의 상승에 따라 유지되어, 테스터로부터 송출되어 출력 제어 단자 OE에 입력된 출력 제어 신호 TOE-(이 경우 H레벨)에 의해 출력 Q(7:0)로부터 출력된다. D형 플립플롭(12)의 출력Q(7:0)로부터 출력된 데이터는, 8비트 단위로 16조로 분기된 데이터선(16)을 경유하여 8×16의 와이드 데이터 버스(15)에 전달된다. 그리고, 16M비트의 DRAM(11)에 데이터를 기입하기 위해서, 테스터는 해당하는 행 어드레스 및 열 어드레스를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(11)의 각 단자에 입력한다. 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그리고, 그 취입 타이밍에 맞춰, 테스터는 L레벨의 기입 제어 신호 TW-를 송출하고, 그 8비트 단위로 16조로 분기된 데이터가, 그 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(11)의 저장 영역에 단자 DQ(127:0)로부터 기입된다. 여기서, H레벨의 출력 제어 신호 TOE-가 입력되어 있기 때문에, 16M비트의 DRAM(11)로부터의 출력은 금지된다.

다음에, 판독 동작 및 그 후의 동작에 대해여 설명한다.

16M비트의 DRAM(11)에 기입된 데이터를 판독하기 위해서, 테스터는 해당하는 행 어드레스 및 열 어드레스를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(11)의 각 단자에 입력한다. 그리고, 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그 취입 타이밍에 맞춰, 테스터는 L레벨의 출력 제어 신호 TOE-를 송출하고, 취입된 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(11)의 저장 영역에 기입된 8×16비트 데이터가 동시에 판독된다. 이 경우, 기입 제어 신호 TW-는 H레벨이기 때문에 16M비트의 DRAM(11)으로의 기입은 금지된다.

또한, 와이드 데이터 버스(15)상에 판독된 8×16 비트 데이터와 이들의 데이터에 해당하는 기입 전의 D형 플립플롭(12)의 출력 Q(7:0)로부터 출력된 8×16 비트의 데이터가 데이터선(17)에 전송된다. 그리고, 판정 회로(14)는 이들의 데이터를 입력하여 비교한 후, 그 비교 결과를 나타내는 판정 신호 TDEC를 테스터에 출력한다.

또한, 테스터로부터 송출된 출력 데이터 선택 신호 TSEL에 의해, 멀티플렉서(13)는 DRAM(11)보다 와이드 데이터 버스(15) 상에 판독된 8×16비트 데이터로부터 1조의 8비트 데이터를 선택하여, 출력 데이터 TDO로서 출력한다.

다음에, 본 실시예 1에 따른 반도체 기억 장치의 시험 방법에 대하여 설명한다. 도 2는 본 발명의 실시에 1에 따른 반도체 기억 장치의 시험 방법의 순서를 나타내는 흐름도이다. 여기서, 16M비트의 DRAM(11)은, 행 어드레스 사이즈가 x, 열 어드레스 사이즈가 y인 크기를 가지는 DRAM으로 한다. 또한, 이 16M비트의 DRAM(11)는, 정격 기억 용량 이외에 불량 메모리 셀의 대체용으로서 용장 메모리 셀을 갖고 있는 것으로 한다.

우선, 16M비트의 DRAM(11)의 기능 시험을 실시할 때에 판정 회로(14)를 이용하여 m×n 비트 단위로 동시에 정상, 이상을 판정하여, 이상이라고 판정된 m×n 비트에 대응하는 이상 어드레스를 취득하는 공정(제 1 공정)에 대하여 설명한다.

또, m×n 비트는 상술한 것과 마찬가지로 8×16 비트의 경우를 가정한다.

도 3은 16M비트의 DRAM(11)의 저장 영역을 모식적으로 나타낸 도면이다. 이 도면에 있어, 횡축 X는 행 어드레스, 종축 Y는 열 어드레스를 나타내고, 행 어드레스 사이즈 x=2, 열 어드레스 사이즈 y=3(x<y인 경우)인 크기의 저장 영역을 가진반도체 기억 장치의 예이다. 또, 각 어드레스 사이즈에는 각각 0이 포함된다. 도면의 번호는, 본 공정에 의해 행한 경우의 반도체 기억 장치의 저장 영역의 시험 순서를 나타내고 있다. 이것은, 1 열마다 열 어드레스 Y를 1 어드레스씩 갱신하고, Y> y로 된 경우는 행을 바꿔 열 어드레스 Y를 1 어드레스씩 갱신하여, X=x로 될 때까지 같은 순서로 시험을 행하는 것이다.

시험이 시작되면, 테스터가 송출한 m 비트 데이터를 D형 플립플롭(12)의 입력 D(7:0)에 입력 데이터 TDI로서 입력한다. 이 m 비트의 입력 데이터 TDI는 기입 클럭 신호 TWCK의 상승에 의해 유지되고, 출력 제어 신호 TOE-가 H레벨일 때 출력된다. 테스터는 행 어드레스 X=0, 열 어드레스 Y=0을 설정한다(단계 ST10).

그리고, 데이터를 16M비트의 DRAM(11)에 기입하기 위해서, 테스터는 상기의 행 어드레스 X=0 및 열 어드레스 Y=0을 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(11)의 각 단자에 입력한다. 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그리고, 그 취입 타이밍에 맞춰, 테스터는 L레벨의 기입 제어 신호 TW-를 송출하여, D형 플립플롭(12)의 출력 Q(7:0)로부터 출력된 와이드 데이터 버스(15) 상의 m×n 비트 데이터가, 그 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(11)의 저장 영역(X=0, Y=0)에 단자 DQ(127:0)로부터 기입된다(단계 STl1) .

또한, 16M비트의 DRAM(11)에 기입된 데이터를 판독하기 위해서, 테스터는 해당하는 행 어드레스 X=0 및 열 어드레스 Y=0를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(11)의 각 단자에 입력한다. 그리고, 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그 취입 타이밍에 맞춰, 테스터는 L레벨의 출력 제어 신호 TOE-를 송출하여, 그 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(11)의 저장 영역(X=0, Y=0)에 기입된 이 m×n 비트 데이터가 단자 DQ(127:0)로부터 와이드 데이터 버스(15)에 동시에 판독된다(단계 ST12).

행 어드레스가 X=0, 열 어드레스가 Y=0에 해당하는 저장 영역으로부터 판독된 m×n 비트 데이터는, 기입 전의 D형 플립플롭(12)의 출력 Q(7:0)로부터 출력된 m×n 비트 데이터와 판정 회로(14)에서 비교되어, 정상인지 이상인지의 판정이 행하여진다(단계 ST13). 이 판정 회로(14)를 이용하여 m×n 비트의 정상, 이상을 동시에 판정하는 공정을 마련하고 있는 것은, 모든 어드레스에 대하여 m×n 비트 단위로 그 양호, 불량을 미리 판정하여, 이상인 어드레스가 없이 모든 어드레스가 정상이면 그 16M비트의 DRAM(11)의 시험을 종료하고, 이상이 있는 경우는 그 이상이 있는 어드레스만 m 비트 단위로 시험을 실행함으로써 시험 공정수의 삭감이 도모되기 때문이다.

비교 결과, 판독된 m×n 비트 데이터가 이상이라고 판정한 경우에, 테스터는 해당하는 이상 어드레스 정보 X, Y, 이 경우는 X=0, Y=0의 어드레스 정보를 취득하여(단계 ST14), 불량 비트의 구제 가부를 판정한다(단계 ST15).

여기서, 불량 비트의 구제 가부의 판정은, 해당 이상 어드레스의 메모리 셀이 상기 용장인 메모리 셀의 수를 넘어 존재한 경우에 구제 불가능이라고 판정하는 것이다. 또한, 16M비트의 DRAM(11)의 일부에 불량 비트가 있더라도, 용장의 메모리 셀을 사용하여 구제하면, 16M비트의 DRAM(11)의 양품률이 개선된다.

구제 가능이라고 판정한 경우에, 테스터는 다음 어드레스의 m×n 비트 데이터의 시험을 행하기 위해서 열 어드레스 Y를 +1만큼 갱신한다(단계 ST16). 또, 1개의 열 어드레스 Y의 방향에서 순서대로 정상인지 이상인지의 판정이 실행하기 때문에, 16M비트의 DRAM(11)의 불량 모드에서 예를 들면 라인 불량 모드, 즉 하나의 어드레스에서 이상이 검출되면 그 어드레스를 기점으로서 하나의 어드레스 방향으로 연속하여 이상이 검출된다고 하는 불량 모드를 발견할 수 있다.

그리고, 테스터는 열 어드레스 Y가 열 어드레스 사이즈 y를 넘었는지의 여부를 판정한다(단계 ST17). 단계 (ST15)에서 구제 불가능이라고 판정한 경우에, 테스터는 이 16M비트의 DRAM(11)의 시험을 종료한다.

이 구제 가능, 불가능을 판정하는 공정을 마련하면, 구제 불가능이라고 판정할 수 있었던 시점에서, 테스터가 실행하는 후술하는 m 비트 단위의 시험(단계 ST21∼단계 ST31)을 생략할 수 있다.

단계 (ST17)에서 열 어드레스 Y가 열 어드레스 사이즈 y보다 작다고 판정한 경우에, 테스터는 갱신한 열 어드레스 Y를 나타내는 어드레스 신호 TADI를 어드레스 스트로브 신호 TAS-에 의해 취입, m×n 비트 데이터의 기입, 판독을 행하여, 상기와 같이 판정 회로(14)에 의한 판독된 m×n 비트 데이터의 정상, 이상의 판정, 테스터에 의한 이상 어드레스 정보의 취득, 구제 가부의 판정이 반복하여 행하여진다(단계 STl1∼단계 ST17). 단계 (ST17)에서 열 어드레스 Y가 열 어드레스 사이즈 y보다 커졌다고 판정한 경우에, 테스터는 행 어드레스 X를 +1만큼 갱신하고 또한열 어드레스 Y를 0으로 설정하여(단계 ST18), 행 어드레스 X가 행 어드레스 사이즈 x보다 큰지 어떤지를 판정한다(단계 ST19).

그리고, 행 어드레스 X가 행 어드레스 사이즈 x보다 작은 경우, 테스터는 갱신한 행 어드레스 X 및 열 어드레스 Y를 나타내는 어드레스 신호 TADI를 어드레스 스트로브 신호 TAS-에 의해 취입, m×n 비트 데이터의 기입, 판독을 행하여, 판정 회로(14)에 의한 m×n 비트의 정상, 이상 판정, 테스터에 의한 이상 어드레스 정보의 취득, 구제 가부의 판정이 반복하여 실행된다(단계 ST11∼단계 ST19). 또한, 단계 (ST19)에서 행 어드레스 X가 행 어드레스 사이즈 x보다 커졌다고 판정한 경우, 테스터는 모든 어드레스에 관한 정상성, 즉, 단계 (ST13)의 판정 회로(14)에 의한 판독된 m×n 비트 데이터가 정상인지 이상인지를 판정하는 시험으로, 이상 데이터에 상당하는 이상 어드레스가 없이 모든 어드레스가 정상인지 어떤지를 판정한다(단계 ST20). 단계 (ST20)에서 모든 어드레스에 있어서 전부 정상이라고 판정한 경우, 테스터는 이 16M비트의 DRAM(11)의 시험을 종료한다. 이 모든 어드레스에 있어서 정상인지 아닌지를 판정하는 공정을 마련하면, 모든 어드레스가 정상이면 테스터가 실행하는 후술하는 m 비트 단위의 시험(단계 ST21∼단계 ST31)을 생략할 수 있다.

다음에, 이상이라고 판정한 어드레스가 존재한 경우, 16M비트의 DRAM(11)의 이상 어드레스에 해당하는 m 비트와 이것의 기대값의 비교 및 구제 가부를 판정하는 공정(제 2 공정)에 대하여 설명한다.

단계 (ST20)에서 이상이라고 판정한 어드레스가 존재한다고 판정한 경우, 테스터는 단계 (ST14)에서 취득한 이상 어드레스에 해당하는 행 어드레스 X와 열 어드레스 Y를 설정한다(단계 ST21). 그리고, 16M비트의 DRAM(11)에 데이터를 기입하기 위해서, 테스터는 해당하는 행 어드레스 X 및 열 어드레스 Y를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(11)의 각 단자에 입력한다. 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그리고, 그 취입 타이밍에 맞춰, 테스터는 L레벨의 기입 제어 신호 TW-를 송출하여, D형 플립플롭의 출력 Q(7:0)로부터 출력된 와이드 데이터 버스(15)의 m×n 비트 데이터가, 그 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(11)의 저장 영역(X, Y)에 단자 DQ(127:0)로부터 기입된다(단계 ST22).

또한, 16M비트의 DRAM(11)에 기입된 데이터를 판독하기 위해서, 테스터는 해당하는 행 어드레스 X 및 열 어드레스 Y를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(11)의 각 단자에 입력한다. 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그리고, 그 취입 타이밍에 맞춰, 테스터는 L레벨의 출력 제어 신호 TOE-를 송출하여, 그 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(11)의 저장 영역(X, Y)에 기입된 그 m×n 비트 데이터가 동시에 단자 DQ (127:0)로부터 와이드 데이터 버스(15)에 판독된다(단계 ST23). 테스터로부터 송출된 출력 데이터 선택 신호 TSEL에 의해, 멀티플렉서(13)는 판독된 n조의 m 비트 데이터로부터 이들에 부여된 번호 N=0의 m 비트 데이터를 선택하여, 출력 데이터 TDO로서 출력한다(단계ST24). 테스터는 이 출력 데이터 TDO를 입력하여 이 출력 데이터 TDO와 이것에 대응하는 m 비트의 기대값을 비교하여 정상인지 이상인지를 판정한다(단계 ST25).

이 비교 결과로부터 이상이라고 판정한 경우, 테스터는 그 m 비트 데이터를 불량 비트라고 판정하고, 불량 비트 정보, 이 경우는 행 어드레스 X, 열 어드레스 Y, 또한 이 m 비트에 부여된 번호 N을 취득하여 보유한다 (단계 ST26). 그리고, 이 불량 비트의 구제 가부를 판정한다(단계 ST27). 또, 불량 비트의 구제 가부의 판정은, 상기한 단계 (ST15)의 구제 가부의 판정의 경우와 마찬가지다. 구제 불가능이라고 판정한 경우, 테스터는 이 16M비트 데이터의 시험을 종료한다. 또한, 단계 (ST25)에서 그 기대값과의 비교 결과로부터 정상이라고 판정한 경우, 또한 단계 (ST27)에서 구제 가능이라고 판정한 경우, 테스터는 다음 m 비트 데이터를 시험하기 위해서, 이것에 부여된 번호 N을 +1만큼 갱신하여(단계 ST28), 이 번호 N을 m 비트의 개수 n과 비교한다(단계 ST29). 이 번호 N이 n보다 작은 경우, 멀티플렉서(14)는 N 번째의 m 비트 데이터를 선택하여(단계 ST30) 출력 데이터 TDO로서 출력하고, 테스터는 이 출력 데이터 TDO를 입력하여 이 출력 데이터 TDO와 이것에 대응하는 m 비트의 기대값의 비교, 구제 가부의 판정, 불량 비트 정보의 취득을 반복하여 실행한다(단계 ST25∼단계 ST30).

단계 (ST29)에서 m 비트 데이터에 부여된 번호 N이 n 이상이라고 판정한 경우, 테스터는 데이터의 정상, 이상 판정이 단계 (ST14)에서 취득한 모든 이상 어드레스에 대하여 실행되었는 지의 여부를 판정한다(단계 ST31). 정상, 이상 판정이 모든 이상 어드레스에 대하여 실행되었다고 판정한 경우, 테스터는 16M비트의DRAM(11)의 시험을 종료한다. 또한, 단계 (ST31)에서 종료되지 않았다고 판정한 경우, 테스터는 이상이 발견된 어드레스에 해당하는 m 비트 데이터와 이것의 기대값의 비교, 불량 비트 정보의 취득, 구제 가부의 판정을 반복하여 실행한다(단계 ST21∼단계 ST31).

또, 1 열마다 열 어드레스 Y를 1 어드레스씩 증가시켜 16M비트의 DRAM(11)의 시험 방법을 설명했지만, 1 열마다 열 어드레스 Y를 1 어드레스씩 감소시켜 시험을 행하더라도 마찬가지의 효과를 얻는다. 또한, 1 행마다 행 어드레스 X를 1 어드레스씩 증가 또는 감소시켜 16M비트의 DRAM(11)의 시험 방법을 행하더라도 무방하고, 그들의 개시 어드레스가 (0, 0), (x, y), (x, 0), (0, y) 중 어느 하나로부터 개시하더라도 같은 효과를 얻는다.

또한, 반도체 기억 장치로서 16M비트의 DRAM으로 설명했지만, SRAM(Static Random Access Memory) 등의 반도체 기억 장치로도 마찬가지의 효과를 얻는다.

이상과 같이, 본 실시예 1에 의하면, 16M비트의 DRAM(11)의 모든 어드레스에 대하여 m×n 비트 데이터 단위로 정상인지 이상인지의 판정을 판정 회로(14)에서 실행하여, 모든 어드레스에서 전부 정상이라고 판정한 경우는 시험을 종료하고, 이상이라고 판정한 어드레스가 존재한 경우는, 해당 어드레스로부터 판독된 와이드 데이터 버스(15) 상의 m×n 비트 데이터에 대하여 m 비트 단위로 이들의 m 비트 데이터와 미리 준비된 m 비트의 기대값을 비교하여, 이상으로 된 경우에 구제 가부를 판정하도록 함으로써, 모든 어드레스가 전부 정상이라고 판정한 16M비트의 DRAM(11)에 관해서는, m 비트 단위로 실시하는 기대값과 비교하는 시험이나 구제가부의 시험을 실행할 필요가 없어지고, 또한 이상 어드레스가 발견되었을 때에 해당의 이상 어드레스에 대하여만, m 비트 단위로 실시하는 기대값과 비교하는 시험이나 구제 가부의 시험을 실행해도 되므로, 16M비트의 DRAM(11)의 시험 공정수를 대폭 단축할 수 있다는 효과가 얻어진다.

또한, 본 실시예 1에 의하면, 16M비트의 DRAM(11)이 정상인지 이상인지의 판정을 모든 어드레스에 대하여 m×n 비트 단위로 판정 회로(14)에서 실행할 때, 1 행마다 행 어드레스 X(또는 1 열마다 열 어드레스 Y)를 1 어드레스 단위로 증가 또는 감소시켜 시험함으로써, 하나의 어드레스 방향에서 순차적으로 정상, 이상을 판정하기 때문에, 16M비트의 DRAM(11)의 불량 모드로서, 예를 들면 라인 불량 모드를 발견할 수 있다고 하는 효과가 얻어진다.

또한, 본 실시예 1에 의하면, 판정 회로(14)에서 이상이 있다고 판정한 경우(단계 ST13, 실패), 또는 이상 어드레스에 있어서의 m 비트 데이터와 이것의 기대값을 비교하여 그 비교 결과를 이상이라고 판정한 경우(단계 ST25, 실패)에, 16M비트의 DRAM(11)의 구제 가부의 판정(단계 ST15, 단계 ST27)을 실행하도록 함으로써, 16M비트 DRAM(11)의 일부에 이상이 있더라도 구제용의 용장 메모리 셀을 사용하여 정격 용량으로 사용할 수 있게 되어, 16M비트 DRAM(11)의 양품률을 개선할 수 있다고 하는 효과도 얻어진다.

(실시예 2)

이 실시예 2에 따른 시험 회로의 구성은, 실시예 1에 따른 도 1과 같다.

도 4 및 도 5는 본 발명의 실시예 2에 따른 반도체 기억 장치의 시험 방법의 순서를 나타내는 흐름도이다. 이 반도체 기억 장치의 시험 방법은, 행 어드레스 및 열 어드레스를 각각 1 어드레스 단위로 동시에 증가 또는 감소시켜 시험을 행하는 것이다. z개의 반도체 기억 장치를 시험하는 경우, 행 어드레스 X 또는 열 어드레스 Y의 어느 하나를 +1씩 갱신하여 실행하는 시험의 시험 회수가, x×y×z인 것에 비하여, 이 시험 방법의 경우는, 그것보다도 적은 시험 회수로 16M비트 DRAM(11)의 시험을 실행할 수 있다.

도 6은, 16M비트 DRAM(11)의 저장 영역을 모식적으로 나타낸 도면이다. 이 도면에 있어, 횡축 X는 행 어드레스, 종축 Y는 열 어드레스를 나타내고, (ⅰ)은 행 어드레스 사이즈 X=6, 열 어드레스 사이즈 y=2(x>y인 경우). (ⅱ)는 행 어드레스 사이즈 x=2, 열 어드레스 사이즈 y=6 (x<y인 경우). (ⅲ)은 행 어드레스 사이즈 x=2. 열 어드레스 사이즈 y=2 (x=y인 경우) 각각의 크기의 저장 영역을 가진 반도체 기억 장치의 예이다. 또, 각 어드레스 사이즈에 각각 0이 포함되는 것은 실시예 1의 경우와 마찬가지이다. 도면 중의 ①∼⑦, ①∼③의 번호는, 행 어드레스 X 및 열 어드레스 Y를 각각 +1씩 갱신하여 행한 실시예 2의 시험 방법에 의해 행한 경우의 반도체 기억 장치의 저장 영역의 시험 순서를 나타내고 있다.

도 4의 단계 (ST40)∼단계 (ST45)까지의 순서는, 도 2의 단계 (ST10)∼단계 (ST15)와 마찬가지이며, 여기서는 그 설명을 생략한다.

단계 (ST46)∼단계 (ST53)까지의 단계는, 행 어드레스 X 및 열 어드레스 Y를 각각 +1씩 갱신하여 행한 경우, 그 때의 행 어드레스 X 및 열 어드레스 Y가 16M비트 DRAM(11)의 행 어드레스 사이즈 x, 열 어드레스 사이즈 y 이내인지의 여부, 즉 존재하는 저장 영역 내인지의 여부를 판정하기 위한 공정이다.

도 4에 있어서, 단계 (ST43)에서 정상이라고 판정한 경우, 및 단계 (ST45)에서 구제 가능이라고 판정한 경우는, 다음 m×n 비트 데이터를 시험하기 위해서, 테스터는 행 어드레스 X 및 열 어드레스 Y를 각각 +1씩 갱신하여(단계 ST46), 열 어드레스 Y가 열 어드레스 사이즈 y보다 큰지의 여부를 판정한다(단계 ST47).

열 어드레스 Y가 열 어드레스 사이즈 y보다 작은 경우, 테스터는 행 어드레스 X가 행 어드레스 사이즈 x보다 큰지의 여부를 판정한다(단계 ST48).

단계 (ST47)에서, 열 어드레스 Y가 열 어드레스 사이즈 y보다 크다고 판정한 경우, 테스터는 열 어드레스 사이즈 y가 행 어드레스 사이즈 x보다 큰 지 어떤지를 판정한다(단계 ST49). 도 6(ⅰ)와 같이, 열 어드레스 사이즈 y가 행 어드레스 사이즈 x 이하인 경우, 테스터는 열 어드레스 Y를 Y=0으로 설정하고(단계 ST50), 행 어드레스 X가 행 어드레스 사이즈 x보다 큰지의 여부를 판정한다(단계 ST48).

행 어드레스 X가 행 어드레스 사이즈 x 이하인 경우, 테스터는 갱신한 행 어드레스 X 및 열 어드레스 Y를 나타내는 어드레스 신호 TADI를 어드레스 스트로브 신호 TAS-에 의해 취입하여 m×n 비트 데이터의 기입, 판독을 행하여, 판정 회로(14)에 의한 m×n 비트의 정상, 이상 판정, 테스터에 의한 이상 어드레스 정보의 취득, 구제 가부의 판정이 반복하여 실행된다(단계 ST41∼단계 ST48).

단계 (ST48)에서, 행 어드레스 X가 행 어드레스 사이즈 x보다 큰 경우, 테스터는 행 어드레스 사이즈 x가 열 어드레스 사이즈 y보다 큰지의 여부를 판정한다(단계 ST51). 도 6(ⅱ)에 도시된 바와 같이 행 어드레스 사이즈 x가 열 어드레스 사이즈 y 이하인 경우, 테스터는 행 어드레스 X를 X=0으로 설정하고(단계 ST52), 행 어드레스 X가 X=0으로, 열 어드레스 Y가 Y=0으로 함께 0으로 되어있는지의 여부를 판정한다(단계 ST53).

행 어드레스 X가 X=0이 아니거나 또는 열 어드레스 Y가 Y=0으로 되어있지 않은 경우, 테스터는 갱신한 행 어드레스 X 및 열 어드레스 Y를 나타내는 어드레스 신호 TADI를 어드레스 스트로브 신호 TAS-에 의해 취입하여 m×n 비트 데이터의 기입, 판독을 행하여, 판정 회로(14)에 의한 m×n 비트의 정상, 이상 판정, 테스터에 의한 이상 어드레스 정보의 취득, 구제 가부의 판정, 갱신한 행 어드레스 X, 열 어드레스 Y가 각 정격 사이즈 이하인지 여부의 판단을 반복하여 행한다(단계 ST41∼단계 ST53).

단계 (ST49)에서 열 어드레스 사이즈 y가 행 어드레스 사이즈 x보다 크다고 판정한 경우, 또는, 단계 (ST51)에서 행 어드레스 사이즈 x가 열 어드레스 사이즈 y보다 크다고 판정한 경우, 또는, 단계 (ST53)에서, 도 6(ⅲ)에 도시된 바와 같이 행 어드레스 X가 X=0으로 열 어드레스 Y가 Y=0으로 되어있다고 판정한 경우, 테스터는 단계 (ST54)까지 시험 한 모든 어드레스가 정상인지 어떤지의 판정, 즉, 판정 회로(14)에 의한 정상인지 이상인지를 판정하는 시험(단계 ST43)에 있어서 모든 어드레스가 정상인지 어떤지, 또는 구제 가능한지 어떤지를 판정한다(단계 ST54). 모든 어드레스가 정상인 경우, 또는 구제가 가능한 경우에는, 도 5의 단계 (STl0)로 이행하고, 그렇지 않은 경우(단계 ST54에서 아니오)에는, 이 16M비트의DRAM(11)의 시험을 종료한다.

여기서, 도 6(ⅰ)∼(ⅲ)에 근거하여, 단계 (ST47)로부터 단계 (ST54)까지의 단계에 대하여 구체적인 예로 설명한다. 이 도 6(ⅰ)의 예는, 행 어드레스 사이즈 X=6, 열 어드레스 사이즈 y=2로 x>y인 경우이다. 행 어드레스 X 및 열 어드레스 사이즈 y를 동시에 1 어드레스씩 갱신하여 행한다(①∼③). 그리고, 도 6(ⅰ)의 ③' (X=3, Y=3에서 단계 ST47, 예)는 저장 영역 밖으로 된 경우로, 이 때, 시험을 종료할지, 이 이후의 시험에서 실험을 실행할 수 있는 저장 영역이 있는지 어떤지를 판단해야 한다. 이 단계에서 시험을 종료하기 위해서는, 단계 (ST49)에서 y>x일 필요가 있다. 도 6(ⅰ)에 도시된 바와 같이 열 어드레스 사이즈 y가 행 어드레스 사이즈 x보다 작기 때문에 아직 시험하는 영역이 존재하고 있다고 판단된다(단계 ST49, 아니오). 그리고, Y=0을 설정하여(단계 ST50), 이후의 시험을 계속한다(④∼⑥). 도 6(ⅰ)의 ⑥'(X=6, Y=3)인 경우에도 마찬가지이다.

도 6(ⅰ)의 ⑦'(X=7, Y=1)의 예는, 행 어드레스 X=7이 처음으로 행 어드레스 사이즈 x=6보다 커진 경우이다(단계 ST48, 예). 상기와 같이, 시험을 실행할 수 있는 저장 영역이 있는지의 여부를 판단하기 위해서, 단계 (ST51)에서, x>y인지의 여부를 판단한다. 이 경우는, 행 어드레스 사이즈 x 쪽이 열 어드레스 y보다 크기 때문에(단계 ST51, 예), 이 이후의 시험을 계속할 필요가 없다고 판단된다. 따라서, 모든 어드레스가 정상인지의 여부를 판정하는 공정으로 이행한다(단계 ST54).

도 6(ⅱ)의 예는 행 어드레스 사이즈 x=2. 열 어드레스 사이즈 y=6으로 x<y인 경우에, 상기의 도 6(ⅰ)의 경우와 같이 설명할 수 있다.

도6(ⅲ)의 ④(X=4, Y=4)인 경우는, 단계 (ST47)에서 "예"로 되고, 단계 (ST49)에 있어서, x=y에서 "아니오"라고 판단되어, Y=0이 설정된다(단계 ST50). 그리고, 단계 (ST48)에서는 행 어드레스 X=4는 행 어드레스 사이즈 x=3보다 크고, (단계 ST51)에서는 행 어드레스 사이즈 X가 열 어드레스 사이즈 y와 같은 크기라고 판단하여 X=0으로 설정된다(단계 ST52). 그리고, 단계 (ST53)에서는(X, Y)=(0, 0)이기 때문에, 모든 어드레스가 정상인지의 여부를 판정하는 공정으로 이행한다(단계 ST54).

이 이후의 순서, 즉, 도 5에 있어서의 단계 (STl0)으로부터 단계 (ST31)은, 도 2의 단계 (STl0)으로부터 단계 (ST31)과 동일한 순서이기 때문에 그 설명은 생략한다.

또, 본 실시예 2에 따른 행 어드레스 X 및 열 어드레스 Y를 각각 1 어드레스 단위로 동시에 증가 또는 감소시켜서 시험을 행하도록 한 경우, 16M비트의 DRAM(11)의 모든 어드레스의 시험을 실시하지 않기 때문에, 단계 (ST54)에 있어서, 단계 (ST54)까지 시험을 실시한 어드레스가 모두 정상이더라도 시험은 종료하지 않는다. 또한, 이 시험이 많은 반도체 기억 장치로부터 구제 불가능한 반도체 기억 장치를 신속히 찾아내는 것을 목적으로 하고 있기 때문이다.

또, 행 어드레스 X 및 열 어드레스 Y를 각각 1 어드레스 단위로 동시에 증가시켜 16M비트 DRAM(11)의 시험 방법을 설명했지만, 행 어드레스 X=x 및 열 어드레스 Y=y로부터 개시하여 1 어드레스마다 동시에 감소시켜 시험을 행해도 같은 효과를 얻는다.

이상과 같이, 본 실시예 2에 의하면, 16M비트 DRAM(11)이 정상인지 이상인지의 판정을 판정 회로(14)에서 m×n 비트 단위로 실행하는 경우, 행 어드레스 X 및 열 어드레스 Y를 각각 1 어드레스 단위로 동시에 증가 또는 감소시켜 시험을 실행하도록 했기 때문에, 많은 16M비트의 DRAM(11)로부터 구제 불가능한 16M비트의 DRAM(11)을 신속히 검출할 수 있게 되어, 많은 16M비트 DRAM(11) 전체의 시험 공정수를 단축할 수 있다고 하는 효과가 얻어진다.

(실시예 3)

도 7은 본 발명의 실시예 3에 따른 반도체 기억 장치의 시험 방법을 실시할 때에 사용하는 시험 회로의 구성을 나타내는 회로도이다.

본 발명의 실시예 3에 따른 반도체 기억 장치의 시험 방법은, 실시예 1의 시험 방법에 반도체 기억 장치로의 기입 데이터의 정상, 이상 판정순서를 더 추가하여, 얻어진 이상 어드레스에 해당하는 불량의 m 비트에 부여된 번호를 추출하는 것으로, m 비트 단위의 시험 회수가 더욱 삭감된다.

이 도 7에 있어서, 도 1에 나타낸 실시예 1의 각 부와 동일의 구성요소에는 동일 부호를 부여하고, 이 동일 구성 요소의 기능에 관해서는 설명을 생략하며, 서로 다른 점에 대하여 설명한다. (31)은 테스터로부터 송출된 데이터 비교 선택 신호 DBS에 의해 m×n 비트 데이터를 분할하는 단위가 제어되어, 이 분할한 단위의 비트 데이터가 정상인지 이상인지를 판정하는 판정 회로이다. 그 밖의 구성에 관해서는 실시예 1과 같은 구성이다.

이 데이터 비교 선택 신호 DBS가 판정 회로(31)에 입력되면, 16M비트의 DRAM(11)으로부터 동시에 판독된 와이드 데이터 버스(15)의 m×n 비트 데이터가 m×n 비트보다 작고 m 비트보다 큰 (m×n)/k비트로 분할되어, 정상인지 이상인지의 판정 대상으로 되는 비트수가 결정된다. 예를 들면, m=8. n=16인 경우는 그 분할수 k는 2, 4, 8의 값이 고려된다. 판정 대상으로 되는 각각의 비트수는 8개×8비트, 4개×8비트, 2개×8비트이며, 이들의 단위로 정상인지 이상인지의 판정이 행하여진다. 또, k=1인 경우는 16개×8비트로 되어, 실시예 1의 경우에 상당한다.

다음에, 본 실시예 3에 따른 반도체 기억 장치의 시험 방법에 대하여 설명한다. 도 8 및 도 9는 본 발명의 실시예 3에 따른 반도체 기억 장치의 시험 방법의 순서를 나타내는 흐름도이다.

도 8에 있어서, 단계 (ST70)∼단계 (ST80)는, 도 2의 단계 (STl0)∼단계 (ST20)과 동일하기 때문에 그 설명은 생략한다. 또한, 본 실시예 3에서는, 판정 회로(31)에 의한 m×n 비트의 정상, 이상을 판정하는 공정(단계 ST70∼단계 ST79)에서 불량 비트의 구제 가부의 판정을 하는 공정을 포함하고 있지만, 이 구제 가부의 판정을 하는 공정(단계 ST75)이 생약되는 경우도 있는 것은, 실시예 1과 마찬가지이다.

이하에 설명하는 단계 (ST81)∼단계 (ST90)은, 이상이라고 판정한 어드레스가 존재한 경우, m×n 비트보다 작고 m 비트보다 큰 비트수로 분할한 비트수를 단위로서 판정 회로(31)를 이용하여 정상인지 이상인지를 판정하고, 불량 비트 정보를 추출하는 순서이다.

16M비트의 DRAM(11)에 기입되어 있는 어드레스의 비트에 이상이 있는 경우(단계 ST80, 아니오), 테스터는 그 이상이 있는 어드레스 정보로부터 해당하는 행 어드레스 X 및 열 어드레스 Y를 설정한다(단계 ST81).

그리고, 16M비트의 DRAM(11)에 데이터를 기입하기 위해서, 테스터는 해당하는 행 어드레스 X 및 열 어드레스 Y를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(11)의 각 단자에 입력한다. 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그리고, 그 취입 타이밍에 맞춰, 테스터는 L레벨의 기입 제어 신호 TW-를 송출하고, D형 플립플롭(12)의 출력 Q(7:0)로부터 출력된 m×n 비트 데이터가, 그 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(11)의 저장 영역(X, Y)에 단자 DQ(127:0)로부터 기입된다(단계 ST82).

또한, 16M비트의 DRAM(11)에 기입된 데이터를 판독하기 위해서, 테스터는 해당하는 행 어드레스 X 및 열 어드레스 Y를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(11)의 각 단자에 입력한다. 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그리고, 그 취입 타이밍에 맞춰, 테스터는 L레벨의 출력 제어 신호 TOE-를 송출하여, 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(11)의 저장 영역(X, Y)에 기입되고 있는 이상하다고 인정된 m×n 비트 데이터가 동시에 단자 DQ(127:0)로부터 와이드 데이터 버스(15)에 판독된다(단계 ST83).

테스터는 m×n 비트 데이터를 k개로 분할한 (m×n)/k비트 데이터에 부여되어있는 번호 K=0을 설정한다. 16M비트의 DRAM(11)으로부터 판독된 m×n 비트 데이터와 D형 플립플롭(12)의 출력 Q(7:0)로부터 출력된 기입 전의 m×n 비트 데이터가 데이터선(17)을 거쳐서 판정 회로(31)에 입력된다. 그리고, 테스터로부터 송출된 데이터 비교 선택 신호 DBS에 의해, 판정 회로(31)는 (m×n)/k비트 단위로 분할한 데이터에 부여된 번호가 K=0에 상당하는 분할 데이터를 선택하고(단계 ST84), 비교하여 정상인지 이상인지를 판정한 후, 이 비교 결과를 나타내는 판정 신호 TDEC로서 출력한다(단계 ST85). 이 판정 신호 TDEC는 테스터에 입력되어, 판정 신호 TDEC가 이상인 경우에, 테스터는 소정의 처리를 행한다.

즉, 단계 (ST85)에서 이상이라고 판정한 경우, 테스터는 이 때의 (m×n)/k비트의 분할 데이터에 부여된 번호 K, 이 경우는 K=0이라는 번호를 취득하여 불량 비트 정보를 추출한다(단계 ST86). 그리고, 다음 (m×n)/k비트의 분할 데이터를 시험 하기 위해서, 테스터는 (m×n)/k비트의 분할 데이터에 부여된 번호 K를 +1만큼 갱신하여(단계 ST87), 이 번호 K가 k이상으로 되어 있는지의 여부를 판정한다(단계 ST88).

단계 (ST85)에서 이 판정 신호 TDEC로부터 정상이라고 판정한 경우, 다음 (m×n)/k비트의 분할 데이터를 시험하기 위해서, 테스터는 K를 +1만큼 갱신하여, 이 번호 K가 k 이상으로 되어있는지의 여부를 판정한다(단계 ST88). 이 번호 K가 k보다 작은 경우, 상기와 같이 판정 회로(31)는 갱신한 K 번째의 (m×n)/k비트의 분할 데이터를 선택하고(단계 ST89), 비교하여 정상인지 이상인지를 판단한 후, 판정 신호 TDEC로서 출력한다. 그리고, 테스터는 이것을 입력하여 정상인지 이상인지를판정한다(단계 ST85∼단계 ST89). 단계 (ST88)에서 (m×n)/k비트의 분할 데이터에 부여된 번호 K가 k 이상이라고 판정한 경우, 테스터는 이상 어드레스에 해당하는 데이터가 정상인지 이상인지의 판정이 모든 이상 어드레스에 대하여 종료되었는 지의 여부를 판정한다(단계 ST90).

모든 이상 어드레스에 대하여 종료되지 않은 경우는, 그 이상이 있는 어드레스 정보로부터, 테스터는 이상하다고 인정된 행 어드레스 X 및 열 어드레스 Y를 나타내는 어드레스 신호 TADI를 어드레스 스트로브 신호 TAS-에 의해 취입, m×n 비트 데이터의 기입, 판독을 행하여, 판정 회로(31)에 의한 정상인지 이상인지의 판정, 테스터에 의한 불량 비트 정보의 추출, 즉 이상이 있는 (m×n)/k비트의 분할 데이터에 부여된 번호 K를 취득한다(단계 ST81∼단계 ST90).

도 9에서, 도 8의 단계 (ST90)에서 모든 이상 어드레스에 대하여 종료했다고 판정한 경우는, 테스터는 이상이 있는 추출 어드레스 정보로부터 해당하는 행 어드레스 X 및 열 어드레스 Y를 설정한다(단계 ST91).

그리고, 16M비트의 DRAM(11)에 m×n 비트 데이터를 기입하기 위해서, 테스터는 해당하는 행 어드레스 X 및 열 어드레스 Y를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트의 DRAM(11)의 각 단자에 입력한다. 그리고, 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그 취입 타이밍에 맞춰, 테스터는 L레벨의 기입 제어 신호 TW-를 송출하여, D형 플립플롭(12)의 출력 Q(7:0)로부터 출력된 m×n 비트 데이터가, 그 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(11)의 저장 영역(X, Y)에단자 DQ(127:0)로부터 기입된다(단계 ST92).

또한, 16M비트의 DRAM(11)에 기입된 데이터를 판독하기 위해서, 테스터는 해당하는 행 어드레스 X 및 열 어드레스 Y를 나타내는 어드레스 신호 TADI와 동시에 L레벨의 어드레스 스트로브 신호 TAS-를 16M비트 DRAM(11)의 각 단자에 입력한다. 그리고, 이 어드레스 스트로브 신호 TAS-에 의해 그 시점의 어드레스 신호 TADI가 취입된다. 그 취입 타이밍에 맞춰, 테스터는 L레벨의 출력 제어 신호 TOE-를 송출하여, 그 어드레스 신호 TADI에서 지정된 16M비트의 DRAM(11)의 저장 영역(X, Y)에 기입되어 있는 이상하다고 인정된 m×n 비트 데이터가 동시에 단자 DQ(127:0)로부터 와이드 데이터 버스(15) 상에 판독된다(단계 ST93).

그리고, 테스터는 추출된 불량 비트 정보, 즉, (m×n)/k비트의 분할 데이터에 부여된 번호 K에서, m×n 비트 중 어떤 번호의 m 비트를 시험할지 그 번호 N을 결정한다(단계 ST94). 그리고, 테스터로부터 송출된이 번호 N에 해당하는 출력 데이터 선택 신호 TSEL에 의해, 멀티플렉서(13)는 해당하는 번호 N의 m 비트를 선택하여 출력 데이터 TDO로서 출력한다. 테스터는, 이 m 비트의 출력 데이터 TDO를 입력하여 이것에 해당하는 기대값과 비교한다(단계 ST95). 이 비교 결과로부터 이상이라고 판정한 경우, 테스터는 이 불량 비트에 관한 정보의 취득, 즉 이것에 부여된 번호 N을 취득하고(단계 ST96), 불량 비트의 구제 가부를 판정한다(단계 ST97).

여기서, 불량 비트의 구제 가부의 판정은, 상기 (단계 ST27)의 경우와 마찬가지이다. 단계 (ST95)에서 그 기댓값과 비교한 결과가 정상이라고 판정한 경우또는 단계 (ST97)에서 구제 가능이라고 판정한 경우, 테스터는 번호 N에 해당하는 m 비트에 대하여 상기 단계 (ST94)∼단계 (ST97)까지의 시험이 전부 행하여 졌는지의 여부를 판정한다(단계 ST98). 단계 (ST97)에서 구제 불가능이라고 판정한 경우, 테스터는 이 16M비트 DRAM(11)의 시험을 종료한다.

단계 (ST98)에서 번호 N에 해당하는 m 비트 데이터의 정상, 이상 판정이 전부 행하여졌다고 판정한 경우, 테스터는 모든 이상 어드레스에 대한 데이터의 정상. 이상 판정이 종료되었는 지의 여부를 판정한다(단계 ST99). 단계 (ST98)에서, 번호 N에 해당하는 m 비트 데이터의 정상, 이상 판정이 전부 행해지지 않은 경우, 테스터는 추출된 불량 비트 정보, 즉(m×n)/k비트의 분할 데이터에 부여된 번호 K로부터 m×n 비트 중 어떤 번호의 m 비트를 시험할지 그 번호 N을 결정하고, 이 번호 N에 해당하는 m 비트와 이것의 기대값의 비교, 불량 비트 정보의 취득 등을 실행한다(단계 ST94∼단계 ST97).

단계 (ST99)에서 모든 이상 어드레스에 대한 데이터의 정상, 이상 판정이 행하여졌다고 판정한 경우, 테스터는 16M비트 DRAM(11)의 시험을 종료한다. 또한, 단계 (ST99)에서 종료되지 않았다고 판정한 경우, 테스터는 추출된 이상 어드레스 정보로부터 X, Y 및 추출된 불량 비트 정보로부터 어떤 번호의 m 비트를 시험할지 그 번호 N을 결정하고, 이 m 비트와 이것의 기대값의 비교, 불량 비트 정보의 취득 등을 실행한다(단계 ST91 ∼단계 ST99).

또, 본 실시예 3에서는, 16M비트의 DRAM(11)이 정상인지 이상인지의 판정을 모든 어드레스에 대하여 m×n 비트 단위로 판정 회로(31)에서 실행하는 경우, 열어드레스 Y를 1 열마다 1 어드레스 단위씩 갱신시켜 시험을 실시하는 경우에 대하여 설명했지만, 행 어드레스와 열 어드레스를 각각 1 어드레스 단위로 동시에 갱신시키더라도 실시예 2에서 얻어진 효과와 같은 효과를 얻는다.

또, 행 어드레스 X를 1 행마다 1 어드레스 단위씩 갱신시켜서 시험을 실시하더라도 마찬가지의 효과를 얻는 것은, 실시예 1과 마찬가지이다.

이상과 같이, 본 실시예 3에 의하면, 16M비트 DRAM(11)이 정상인지 이상인지의 판정을 모든 어드레스에 대하여 m×n 비트 단위로 판정 회로(31)에서 실행하여, 이상이라고 판정한 어드레스가 존재했을 때, m×n 비트보다 작고 m 비트보다 큰 비트 단위로 정상인지 이상인지의 판정을 판정 회로(31)에서 행하는 순서를 추가함으로써(도 8의 단계 ST81∼단계 ST90), m 비트 단위의 시험을 실행할 때에 어떤 m 비트를 시험할지를 나타내는 (m×n)/k비트의 분할 데이터에 부여된 번호 K를 취득할 수 있기 때문에(도 8의 단계 ST85, 단계 ST86), 16M비트 DRAM(11)의 이상 어드레스에 상당하는 번호 K에 포함되는 번호 N에 대하여 m 비트 단위의 시험을 실행하면 되므로, 시험 회수를 n회보다 적은 회수로 삭감할 수 있다고 하는 효과가 얻어진다.

이상과 같이, 본 발명에 의하면, m×n 비트폭의 와이드 데이터 버스를 갖는 반도체 기억 장치를 시험하는 반도체 기억 장치의 시험 방법에 있어서, 반도체 기억 장치의 각 어드레스에 기입된 m×n 비트 데이터를 판독하고, 판독된 해당 m×n비트 데이터와 해당 반도체 기억 장치에 기입하기 이전의 해당 m×n 비트 데이터를 비교하여 판독된 해당 m×n 비트 데이터가 정상인지 이상인지를 판정하여, 이것을 이상이라고 판정한 경우에는, 해당 이상 데이터에 상당하는 어드레스를 이상 어드레스로서 취득하고, 모든 어드레스에 대하여 정상이라고 판정한 경우에는 상기 반도체 기억 장치의 시험을 종료하는 제 1 공정과, 상기 취득한 이상 어드레스에 m×n 비트 데이터를 기입하고 판독하여, 판독된 해당 m×n 비트 데이터에 대하여, 해당 판독된 m×n 비트 데이터를 구성하는 각 m 비트 데이터와 m 비트 단위로 소정의 m 비트 데이터의 기대값을 비교하여, 해당 각 m 비트 데이터가 정상인지 이상인지를 판정하는 제 2 공정을 구비하도록 했기 때문에, 모든 어드레스가 전부 정상이라고 판정한 정상 반도체 기억 장치에 관해서는, m 비트 단위로 실시하는 기대값과 비교하는 시험이나 구제 가부의 시험을 행할 필요가 없어짐과 동시에, 이상 어드레스가 발견된 경우라도 해당 이상 어드레스에 대하여만 m 비트 단위의 시험을 실행해도 되므로, 반도체 기억 장치의 시험 공정수를 대폭 단축할 수 있는 효과가 있다.

본 발명에 의하면, m×n 비트폭의 와이드 데이터 버스를 갖는 반도체 기억 장치를 시험하는 반도체 기억 장치의 시험 방법에 있어서, 반도체 기억 장치의 각 어드레스에 기입된 m×n 비트 데이터를 판독하고, 판독된 해당 m×n 비트 데이터와 해당 반도체 기억 장치에 기입하기 이전의 해당 m×n 비트 데이터를 비교하여, 해당 판독된 m×n 비트 데이터가 정상인지 이상인지를 판정하며, 그것을 이상이라고 판정한 경우에는 해당 이상 데이터에 상당하는 어드레스를 이상 어드레스로서 취득하고, 모든 어드레스에 대하여 정상이라고 판정한 경우에는 상기 반도체 기억 장치의 시험을 종료하는 제 1 공정과, 상기 취득한 이상 어드레스에 m×n 비트 데이터를 기입하여 판독하고, 판독한 해당 m×n 비트 데이터에 대하여, 해당 m×n 비트보다 작고 m 비트보다 큰 비트수 단위로 분할하여, 해당 분할한 비트수에 대응하는 판독된 데이터와, 이것에 해당하는 반도체 기억 장치에 기입하기 이전의 m×n 비트 데이터를 분할한 비트수에 대응하는 데이터를 비교하여 해당 분할된 데이터의 비트수에 대응하는 데이터가 정상인지 아닌지를 판정하여, 해당 분할한 비트수에 대응하여 이상이 있는 데이터에 대하여, m 비트 단위로 소정의 m 비트 데이터의 기대값과 비교하여 정상인지 이상인지를 판정하는 제 2 공정을 구비하도록 했기 때문에, m×n 비트의 분할 번호를 취득할 수 있으므로 이상이 있는 m 비트를 추출할 수 있도록 되어, 반도체 기억 장치에 대하여 1 어드레스당 m 비트 단위로 실시하는 시험 회수를 n회보다 적은 회수로 시험을 실행해도 무방하게 되어, 반도체 기억 장치의 시험 공정수를 더욱 단축 할 수 있다고 하는 효과가 있다.

본 발명에 의하면, 제 1 공정에서, 반도체 기억 장치의 행 어드레스를 1 행마다 1 어드레스 단위씩 증가 또는 감소시키거나, 또는, 열 어드레스를 1 열마다 1 어드레스 단위씩 증가 또는 감소시키고, 각 어드레스를 지정하여 시험을 실행하도록 했기 때문에, 일 방향의 어드레스로 연속해서 정상, 이상을 판정하게 되어, 메모리 셀의 불량 모드로서 예를 들면 라인 불량 모드를 발견할 수 있다고 하는 효과가 있다.

본 발명에 의하면, 제 1 공정의 전에, 반도체 기억 장치의 행 어드레스 및열 어드레스를, 각각 1 어드레스 단위로 동시에 증가 또는 감소시켜 각 어드레스를 지정하고, 상기 반도체 기억 장치의 각 어드레스에 기입된 m×n 비트 데이터를 판독하며, 판독된 해당 m×n 비트 데이터와 해당 반도체 기억 장치에 기입하기 이전의 해당 m×n 비트 데이터를 비교하여 해당 판독된 m×n 비트 데이터가 정상인지 이상인지를 판정하여, 그것을 이상이라고 판정한 경우는 해당 이상 어드레스에 상당하는 어드레스를 이상 어드레스로서 취득하고, 이상이 있는 소정의 어드레스에 대응하는 불량의 메모리 셀이 반도체 기억 장치가 보유하는 용장 메모리 셀에 의한 대체에 의해 구제 가능한지의 여부를 판정하여, 구제 불가능이라고 판정한 경우는 상기 반도체 기억 장치의 시험을 종료하는 제 3 공정을 갖추도록 했기 때문에, 많은 반도체 기억 장치로부터 구제 불가능한 반도체 기억 장치를 신속하게 검출할 수 있게 되어, 많은 반도체 기억 장치의 전체 시험 공정수를 단축할 수 있다고 하는 효과가 있다.

본 발명에 의하면, 제 1 공정에서, 소정의 어드레스에 저장한 m×n 비트 데이터를 이상이라고 판정한 경우, 이상이 있는 소정의 어드레스에 대응하는 불량 메모리 셀이 반도체 기억 장치가 보유하는 용장 메모리 셀에 의한 대체에 의해 구제 하는한지의 여부를 판정하도록 했기 때문에, 메모리 셀의 일부에 이상이 있더라도 용장 메모리 셀로 대체함으로써 반도체 기억 장치의 정격 용량 내에서 사용이 가능해져, 반도체 기억 장치의 양품률을 개선할 수 있다고 하는 효과가 있다.

본 발명에 의하면, 제 2 공정에서, 소정의 m 비트 데이터의 기대값과 비교하여 이상이라고 판정한 경우, 이상인 m 비트에 대응하는 불량 메모리 셀이 반도체기억 장치가 보유하는 용장 메모리 셀에 의한 대체에 의해 구제가능한지의 여부를 판정하도록 했기 때문에, 메모리 셀의 일부에 이상이 있더라도 용장 메모리 셀로 대체함으로써 반도체 기억 장치의 정격 용량 내에서의 사용이 가능해져, 반도체 기억 장치의 양품률을 개선할 수 있는 효과가 있다.

본 발명에 의하면, 제 1 공정, 제 2 공정 또는 제 3 공정에서, 반도체 기억 장치가 보유하는 용장 메모리 셀에 의한 대체에 의해 구제가 가능한지의 여부를 판정할 때에, 이상 어드레스 또는 이상인 m 비트에 대응하는 불량 메모리 셀수가 용장 메모리 셀수보다 적은 경우는, 상기 반도체 기억 장치의 구제가 가능하다고 판정하도록 했기 때문에, 메모리 셀의 일부에 이상이 있더라도 용장 메모리 셀로 대체함으로써 반도체 기억 장치의 정격 용량 내에서의 사용이 가능해져, 반도체 기억 장치의 양품률을 개선할 수 있다고 하는 효과가 있다.

Claims (2)

1. m×n 비트폭의 와이드 데이터 버스를 갖는 반도체 기억 장치를 시험하는 반도체 기억 장치의 시험 방법에 있어서,

   상기 반도체 기억 장치의 각 어드레스에 기입된 m×n 비트 데이터를 판독하고, 판독된 상기 m×n 비트 데이터와 상기 반도체 기억 장치에 기입하기 이전의 상기 m×n 비트 데이터를 비교하여 상기 판독된 m×n 비트 데이터가 정상인지 이상(異常)인지를 판정하여, 그것을 이상이라고 판정한 경우에는 상기 이상 데이터에 상당하는 어드레스를 이상 어드레스로서 취득하고, 모든 어드레스에 대하여 정상이라고 판정한 경우에는 상기 반도체 기억 장치의 시험을 종료하는 제 1 공정과,

   상기 취득한 이상 어드레스에 m×n 비트 데이터를 기입하여 판독하고, 판독된 상기 m×n 비트 데이터에 대하여, 상기 판독된 m×n 비트 데이터를 구성하는 각 m 비트 데이터와 소정 m 비트 데이터의 기댓값을 m 비트 단위로 비교하여, 상기 각 m 비트 데이터가 정상인지 이상인지를 판정하는 제 2 공정

   을 구비하는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
2. m×n 비트폭의 와이드 데이터 버스를 갖는 반도체 기억 장치를 시험하는 반도체 기억 장치의 시험 방법에 있어서,

   상기 반도체 기억 장치의 각 어드레스에 기입된 m×n 비트 데이터를 판독하고, 판독된 상기 m×n 비트 데이터와 상기 반도체 기억 장치에 기입하기 이전의 상기 m×n 비트 데이터를 비교하여 상기 판독된 m×n 비트 데이터가 정상인지 이상인지를 판정하여, 그것을 이상이라고 판정한 경우에는 상기 이상 데이터에 상당하는 어드레스를 이상 어드레스로서 취득하고, 모든 어드레스에 대하여 정상이라고 판정한 경우에는 상기 반도체 기억 장치의 시험을 종료하는 제 1 공정과,

   상기 취득한 이상 어드레스에 m×n 비트 데이터를 기입하여 판독하고, 판독된 상기 m×n 비트 데이터에 대하여, 상기 m×n 비트보다 작고 m 비트보다 큰 비트수 단위로 분할하여, 상기 분할한 비트수에 대응하는 판독 데이터와, 이것에 해당하는 반도체 기억 장치에 기입하기 이전의 m×n 비트 데이터를 분할한 비트수에 대응하는 데이터를 비교하여 상기 분할된 데이터의 비트수에 대응하는 데이터가 정상인지의 여부를 판정하여, 상기 분할된 비트수에 대응하여 이상이 있는 데이터에 대하여, m 비트 단위로 소정의 m 비트 데이터의 기대값과 비교하여 정상인지 이상인지를 판정하는 제 2 공정

   을 구비하는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.