DE10108044A1 - Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung - Google Patents

Abstract

Ein Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung gemäß einem Ausführungsbeispiel umfaßt die Schritte des Prüfens von Daten in allen Adressen der Halbleiter-Speichereinrichtung (5) auf Richtigkeit in Einheiten von m x n Bits; Beendens, falls ermittelt wird, daß die Daten in der gesamten Halbleiter-Speichereinrichtung korrekt sind; falls es eine fehlerhafte Adresse gibt, Vergleichens aller m-Bit-Daten, die die (m x n)-Bit-Daten bilden, entsprechend der fehlerhaften Adresse mit dem erwarteten Wert; und falls das Vergleichsergebnis anzeigt, daß die m-Bit-Daten fehlerhaft sind, Ermittelns, ob die fehlerhafte Halbleiter-Speichereinrichtung repariert werden kann. Aufgrund dieses Schrittes können die Mannstunden, die zum Prüfen einer Halbleiter-Speichereinrichtung (5) mit einem (m x n)-breiten Datenbus (15) erforderlich sind, beträchtlich verringert werden.

Description

Die Erfindung betrifft ein Verfahren zum Prüfen einer Halb­ leiter-Speichereinrichtung, und bezieht sich insbesondere auf ein Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung durch Verwendung einer Prüfschaltung mit beispielsweise der zu prüfenden Halbleiter-Speichereinrichtung und darauf ange­ brachten Logikschaltkreisen.

Fig. 10 ist ein Schaltungsdiagramm, das die Konfiguration ei­ ner durch ein bekanntes Verfahren zum Prüfen einer Halblei­ ter-Speichereinrichtung verwendeten Prüfschaltung zeigt.

In der Figur bezeichnet das Bezugszeichen 5 eine Prüfschal­ tung zum Prüfen eines DRAMs 52 mit einer Kapazität von 16 Mbits, und die Prüfschaltung 5 ist mit einer nicht gezeigten Prüfeinrichtung (nachstehend in Kurzform als Tester bezeich­ net) verbunden. Das Bezugszeichen 51 bezeichnet ein 8-Bit-D- Flipflop, welches 8-Bit-Eingangsdaten TDI, die von dem Tester ausgegeben werden, über seinen Eingang D (7 : 0) empfängt und die Daten bei einem Anstieg eines Schreibtaktsignals TWCK hält. Der Ausgang Q (7 : 0) des 8-Bit-D-Flipflops 51 wird in Übereinstimmung mit einem Ausgangssteuersignal TOE- gesteu­ ert.

Das Bezugszeichen 52 bezeichnet ein 16-Mbit-DRAM (Dynamic Random Access Memory), das als Probe einer zu prüfenden Halb­ leiter-Speichereinrichtung verwendet wird, und weist einen breiten Datenbus, beispielsweise der Breite von (m × n) Bits, auf. In dem Beispiel von Fig. 10 ist m = 8 (Bits) und n = 16 (Stufen), insgesamt also 128 Bits. Es gibt 4096 Reihenadres­ sen und 32 Spaltenadressen, d. h. eine 12-bittige Reihena­ dreßleitung und eine 5-bittige Spaltenadreßleitung mit insge­ samt 17 Bits für die Reihen- und die Spaltenadreßleitung.

Das Bezugszeichen 53 bezeichnet einen 128-nach-8-Multiplexer, der (8 × 16)-Bit-Daten aus dem 16-Mbit-DRAM 52 liest, einen Satz von 8-Bit-Daten aus den gelesenen (8 × 16)-Bit-Daten auf der Grundlage eines von dem Tester zugeführten Ausgangsaus­ wahlsignals TSEL wählt, und die ausgewählten 8-Bit-Daten als 8-Bit-Ausgangsdaten TDO ausgibt.

Die Zahlen 4, 8 oder 17, die für jede Leitung vergeben sind, geben die Anzahl der für die Leitung verwendeten Datenbits an, und die in Klammern gesetzten Zahlen <0< bis <15< geben jeweils ein entsprechendes 8-Bit-Datum an.

Nachstehend wird der Betriebsablauf der Prüfschaltung be­ schrieben.

Zunächst wird der Schreibvorgang in das 16-Mbit-DRAM 52 be­ schrieben.

Die von dem Tester ausgegebenen Eingangsdaten TDI werden dem Eingang D (7 : 0) des D-Flipflops 51 zugeführt und bei einem Anstieg eines Schreibtaktsignals TWCK gehalten. Zu dieser Zeit wird dann, wenn der Tester ein Ausgangssteuersignal TOE- mit einem hohen Pegel (ein Signal mit H-Pegel bzw. ein hoch­ pegeliges Signal) ausgibt, um das hochpegelige Signal an den OE-Anschluß des D-Flipflops 51 anzulegen, ein 8-Bit-Datum aus dem Ausgang Q (7 : 0) des D-Flipflops 51 ausgegeben.

Die aus dem Ausgang Q (7 : 0) des D-Flipflops 51 ausgegebenen Daten verzweigen in 16 Datensätze mit jeweils 8 Bits. Dann gibt der Tester ein Adreßsignal TADI, welches eine Reihen­ adresse und eine Spaltenadresse angibt, und ein Adreßtaktsi­ gnal TAS- mit einem niedrigen Pegel (einem L-Pegel bzw. ein niedrigpegeliges Signal) in die entsprechenden Anschlüsse des 16-Mbit-DRAMs 52 ein. Das aktuelle Adreßsignal TADI wird zu einem Zeitpunkt gemäß dem Adreßtaktsignal in das 16-Mbit-DRAM 52 geleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das 16-Mbit-DRAM 52 gibt der Tester ein niedrigpege­ liges Schreibsteuersignal TW- aus, so daß infolgedessen die Daten, welche in die 16 Datensätze zu jeweils 8 Bits ver­ zweigten, über einen Anschluß D (127 : 0) in einen durch das Adreßsignal TADI spezifizierten Speicherbereich in dem 16- Mbit-DRAM 52 geschrieben werden. Zu dieser Zeit wird, da dem 16-Mbit-DRAM ein hochpegeliges Ausgangssteuersignal TOE- zu­ geführt wird, der Ausgang des 16-Mbit-DRAMs 52 gesperrt.

Nachstehend wird der Lesevorgang aus dem 16-Mbit-DRAM be­ schrieben.

Der Tester gibt in die entsprechenden Anschlüsse des 16-Mbit- DRAMs 52 ein Adreßsignal TADI, welches eine Reihenadresse und eine Spaltenadresse angibt, und ein niedrigpegeliges Adreß­ taktsignal TAS- ein. Das aktuelle Adreßsignal TADI wird zu einem Zeitpunkt gemäß dem Adreßtaktsignal in das 16-Mbit-DRAM 52 eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das 16-Mbit-DRAM 52 gibt der Tester ein niedrigpege­ liges Ausgangssteuersignal TOE- aus, so daß infolgedessen (8 × 16)-Bit-Daten, die in einen durch das eingeleitete Adreßsignal TADI spezifizierten Speicherbereich in dem 16- Mbit-DRAM 51 geschrieben worden waren, gleichzeitig ausgele­ sen werden. Zu diesem Zeitpunkt werden, da der Tester ein hochpegeliges Schreibsteuersignal TW- und ein niedrigpegeli­ ges Ausgangssteuersignal TOE- ausgibt, sowohl der Schreibvor­ gang in das 16-Mbit-DRAM 52 als auch die Ausgabe aus dem Aus­ gang Q (7 : 0) des D-Flipflops 51 gesperrt.

Der Multiplexer 53 wählt auf der Grundlage eines von dem Te­ ster eingegebenen Ausgangsdaten-Auswahlsignals TSEL einen Satz von 8-Bit-Daten aus aus dem Ausgang Q (127 : 0) des 16- Mbit-DRAMs gelieferten (8 × 16)-Bit-Daten aus und gibt den ausgewählten Satz von 8-Bit-Daten als ein Ausgangsdatum TDO aus.

Nachstehend wird die Prozedur eines bekannten Verfahrens zum Prüfen einer Halbleiter-Speichereinrichtung unter Verwendung der vorstehenden Prüfschaltung beschrieben.

Fig. 11 ist ein Ablaufdiagramm, das die Prozedur eines be­ kannten Verfahrens zum Prüfen einer bekannten Halbleiter- Speichereinrichtung zeigt. Es sei angenommen, daß das 16- Mbit-DRAM 52 mit einem breiten Datenbus der Breite von (m × n) Bits einen Reihenadreßumfang von x und einen Spal­ tenadreßumfang von y hat.

Zunächst werden von dem Tester zugeführte (m × n)-Bit-Daten dem Eingang D (7 : 0) des D-Flipflops 51 in Einheiten von m Bits sequentiell als Eingangsdaten TDI zugeführt und aus dem Ausgang Q (7 : 0) geliefert, wenn das Ausgangssteuersignal TOE- hochpegelig ist. Dann setzt der Tester in einem Schritt ST100 die Reihenadresse X und die Spaltenadresse Y so, daß X = 0 und Y = 0.

Um die Daten in das 16-Mbit-DRAM 52 zu schreiben, gibt der Tester ein Adreßsignal TADI, welches angibt, daß die Reihena­ dresse X = 0 und die Spaltenadresse Y = 0 sind, sowie ein niedrigpegeliges Adreßtaktsignal TAS- in die entsprechenden Anschlüsse des 16-Mbit-DRAMs 52 ein. Das aktuelle Adreßsignal TADI wird zu einem Zeitpunkt gemäß dem Adreßtaktsignal TAS­ in das 16-Mbit-DRAM 52 eingeleitet. Zum Zeitpunkt der Einlei­ tung des Adreßtaktsignals TADI in das DRAM 52 gibt der Tester ein niedrigpegeliges Adreßtaktsignal TW- aus, so daß infolge­ dessen in einem Schritt ST101 die (m × n)-Bit-Daten in einen durch das Adreßsignal TADI spezifizierten Speicherbereich (X = 0, Y = 0) in dem 16-Mbit-DRAM 52 geschrieben werden.

Um die in das 16-Mbit-DRAM 52 geschriebenen Daten auszulesen, gibt der Tester ein Adreßsignal TADI, welches angibt, daß die Reihenadresse X = 0 und die Spaltenadresse Y = 0 sind, und ein niedrigpegeliges Adreßtaktsignal TAS- in die entsprechen­ den Anschlüsse des 16-Mbit-DRAMs 52 ein. Das aktuelle Adreß­ signal TADI wird zu einem Zeitpunkt gemäß dem Adreßtaktsignal TAS- in das 16-Mbit-DRAM 52 eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das DRAM 52 gibt der Te­ ster ein niedrigpegeliges Ausgangssteuersignal TOE- aus, so daß infolgedessen in einem Schritt ST102 die (8 × 16)-Bit- Daten, die in den durch das eingeleitete Adreßsignal TADI spezifizierten Speicherbereich (X = 0, Y = 0) in dem 16-Mbit- DRAM 52 geschrieben worden waren, gleichzeitig ausgelesen werden. Der Multiplexer 53 wählt gemäß einem von dem Tester gelieferten Ausgangsdaten-Auswahlsignal TSEL durch eine Zahl N von 0 angegebene m-Bit-Daten aus den ausgelesenen n Sätzen von m-Bit-Daten aus und gibt in einem Schritt ST103 die aus­ gewählten m-Bit-Daten als Ausgangsdaten TDO aus. Der Tester empfängt in einem Schritt ST104 die Ausgangsdaten TDO und vergleicht sie mit einem erwarteten Wert der entsprechenden m-Bit-Daten, um zu ermitteln, ob die Ausgangsdaten TDO kor­ rekt sind.

Falls ermittelt wird, daß die Ausgangsdaten TDO fehlerhaft sind, erhält der Tester in einem Schritt ST105 die entspre­ chende Bitfehlerinformation (die angibt, daß die Reihenadres­ se X = 0 ist, daß die Spaltenadresse Y = 0 ist, und daß die den verglichenen m-Bit-Daten gegebene Zahl N = 0 ist). Um die nächsten m-Bit-Ausgangsdaten TDO zu prüfen, addiert der Te­ ster in einem Schritt ST106 dann 1 zu der den aktuellen m-Bit-Daten gegebenen Zahl N und ermittelt in einem Schritt ST107, ob die Zahl N gleich oder größer als n ist. In einem Schritt ST104 addiert andererseits, falls ermittelt wird, daß die Ausgangsdaten TDO korrekt sind, der Tester gleichfalls 1 zu der den aktuellen m-Bit-Daten gegebenen Zahl N, um in Schritt ST106 die nächsten m-Bit-Ausgangsdaten TDO zu prüfen, und ermittelt in Schritt ST107, ob die Zahl N gleich oder größer als n ist.

Falls die Zahl N kleiner als n ist, wählt der Multiplexer 53 m-Bit-Daten entsprechend der aktualisierten Zahl N gemäß ei­ nem von dem Tester gelieferten Ausgangsdaten-Auswahlsignal TSEL aus und gibt in einem Schritt ST108 die ausgewählten m- Bit-Daten als Ausgangsdaten TDO aus. Der Tester vergleicht dann die Ausgangsdaten mit einem erwarteten Wert der entspre­ chenden m-Bit-Daten, um zu ermitteln, ob die Ausgangsdaten TDO korrekt sind. Diese Prozedur (Schritte ST104 bis ST108) wird wiederholt.

Falls in Schritt ST107 ermittelt wird, daß die Zahl N gleich oder größer als n ist, addiert andererseits in einem Schritt ST109 der Tester 1 zu der Spaltenadresse Y und ermittelt in einem Schritt ST110, ob die aktualisierte Spaltenadresse Y größer als der Spaltenadreßumfang y ist. Falls die Spaltena­ dresse Y gleich oder kleiner als der Spaltenadreßumfang y ist, leitet der Tester in den Schritten ST101 bis ST110 unter Verwendung eines niedrigpegeligen Adreßsignals TAS- ein Adreßsignal TADI ein, welches die aktualisierte Spaltenadres­ se Y angibt, schreibt und liest dann (m × n)-Bit-Daten aus der aktualisierten Spaltenadresse Y aus, und ermittelt, ob alle durch den Multiplexer 53 ausgewählten m-Bit-Daten kor­ rekt sind.

Falls in Schritt ST110 ermittelt wird, daß die aktualisierte Spaltenadresse Y größer als der Spaltenadreßumfang y ist, ad­ diert andererseits in Schritt ST111 der Tester 1 zu der Rei­ henadresse X und setzt die Spaltenadresse Y auf 0, und ermit­ telt in einem Schritt ST112, ob die Reihenadresse X größer als der Reihenadreßumfang x ist. Falls die Reihenadresse X gleich oder kleiner als der Reihenadreßumfang x ist, leitet der Tester unter Verwendung eines niedrigpegeligen Adreßsi­ gnals TAS- ein Adreßsignal TADI ein, welches die aktualisier­ te Reihenadresse X und die Spaltenadresse Y angibt, schreibt und liest dann (m × n)-Bit-Daten aus, und ermittelt, ob alle durch den Multiplexer ausgewählten m-Bit-Daten korrekt sind, in den Schritten ST101 bis ST112 wie vorstehend beschrieben. Diese Prozedur wird wiederholt. Falls andererseits in Schritt ST112 ermittelt wird, daß die aktualisierte Reihenadresse X größer als der Reihenadreßumfang ist, wird die Prüfung dieses 16-Mbit-DRAMs 52 beendet.

Mit dem kürzlichen Fortschritt in Verfahren zum Herstellen kleinerer und höher integrierter Halbleiterschaltungen haben Komponenten wie beispielsweise DRAMs eine höhere Kapazität und eine größere Anzahl von Bits erreicht, zuletzt mit hoher Geschwindigkeit, welches eine Verkürzung der Mannstunden bzw. des Zeitaufwands zum Prüfen dieser DRAMs erforderlich machte. Bei dem bekannten Verfahren zum Prüfen einer Halbleiter- Speichereinrichtung jedoch werden, um (m × n)-Bit-Daten für jede Adresse zu prüfen, die Daten n mal in Einheiten von m Bits geprüft, und wird diese Prüfung für jede Reihenadresse und jede Spaltenadresse wiederholt, d. h. die Prüfung wird mit einer Anzahl von Malen wiederholt, die gleich dem Rei­ henadreßumfang mal dem Spaltenadreßumfang ist. Demgemäß ist es notwendig, die Prüfung x × y × n Male zu wiederholen, um alle Bits der Halbleiter-Speichereinrichtung zu prüfen, wel­ ches eine große Zahl von Mannstunden und hohe Kosten erfor­ dert.

Die Erfindung soll die vorgenannten Probleme lösen. Ihr liegt daher die Aufgabe zugrunde, ein Prüfverfahren für eine Halb­ leiter-Speichereinrichtung bereitzustellen, das in der Lage ist, die Anzahl von Mannstunden zu verringern, die zur Prü­ fung erforderlich sind, indem zur gleichen Zeit dann, wenn (m × n)-Bit-Daten ausgelesen werden, ermittelt wird, ob die (m × n)-Bit-Daten korrekt sind, und der Test beendet wird, falls alle Daten in allen Adressen der Halbleiter-Speicher­ einrichtung korrekt sind, oder die Daten andernfalls in Ein­ heiten von m Bits geprüft werden.

Diese Aufgabe wird durch ein Verfahren zum Prüfen einer Halb­ leiter-Speichereinrichtung nach Anspruch 1 gelöst; alternativ wird diese Aufgabe durch ein Verfahren zum Prüfen einer Halb­ leiter-Speichereinrichtung nach Anspruch 2 gelöst. Vorteil­ hafte Weiterbildungen der Erfindung sind Gegenstand der bei­ gefügten Unteransprüche.

Gemäß einem Gesichtspunkt der Erfindung ist somit ein Verfah­ ren zum Prüfen einer Halbleiter-Speichereinrichtung dadurch gekennzeichnet, daß das Verfahren eine Halbleiter-Speicher­ einrichtung mit einem (m × n)-Bit breiten Datenbus prüft und einen ersten Prozeß und einen zweiten Prozeß beinhaltet, wo­ bei der erste Prozeß die folgenden Schritte umfaßt: Auslesen von (m × n)-Bit-Daten, die in jede Adresse der Halbleiter- Speichereinrichtung geschrieben sind; Vergleichen der ausge­ lesenen (m × n)-Bit-Daten mit den entsprechenden (m × n)-Bit- Daten vor deren geschriebenem Zustand, um zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind; falls ermit­ telt wird, daß die ausgelesenen (m × n)-Bit-Daten fehlerhaft sind, Erhalten einer Adresse entsprechend den fehlerhaften Daten als Defektadresse; und Beenden der Prüfung der Halblei­ ter-Speichereinrichtung falls ermittelt wird, daß die ausge­ lesenen (m × n)-Bit-Daten aus allen Adressen der Halbleiter- Speichereinrichtung korrekt sind; und wobei der zweite Prozeß die folgenden Schritte umfaßt: Schreiben von (m × n)-Bit- Daten in die erhaltene Defektadresse und dann Auslesen der geschriebenen (m × n)-Bit-Daten; und Vergleichen aller m-Bit- Daten, die die ausgelesenen (m × n)-Bit-Daten bilden, mit ei­ nem erwarteten Wert eines vorbestimmten m-Bit-Datums, um zu ermitteln, ob alle m-Bit-Daten, die die ausgelesenen (m × n)- Bit-Daten bilden, korrekt sind.

Gemäß einem alternativen Gesichtspunkt der Erfindung ist ein Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung da­ durch gekennzeichnet, daß das Verfahren eine Halbleiter-Spei­ chereinrichtung mit einem (m × n)-Bit breiten Datenbus prüft und einen ersten Prozeß und einen zweiten Prozeß beinhaltet, wobei der erste Prozeß die folgenden Schritte umfaßt: Ausle­ sen von (m × n)-Bit-Daten, die in jede Adresse der Halblei­ ter-Speichereinrichtung geschrieben sind; Vergleichen der ausgelesenen (m × n)-Bit-Daten mit den entsprechenden (m × n)-Bit-Daten vor deren geschriebenem Zustand, um zu er­ mitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind; falls ermittelt wird, daß die ausgelesenen (m × n)-Bit-Daten fehlerhaft sind, Erhalten einer Adresse entsprechend den feh­ lerhaften Daten als Defektadresse; und Beenden der Prüfung der Halbleiter-Speichereinrichtung falls ermittelt wird, daß die ausgelesenen (m × n)-Bit-Daten aus allen Adressen der Halbleiter-Speichereinrichtung korrekt sind; und wobei der zweite Prozeß die folgenden Schritte umfaßt: Schreiben von (m × n)-Bit-Daten in die erhaltene Defektadresse und dann Auslesen der geschriebenen (m × n)-Bit-Daten; Aufteilen der ausgelesenen (m × n)-Bit-Daten in Teile, von denen jedes eine Anzahl von Bits kleiner als m × n und größer als m hat; Ver­ gleichen jedes Teils der aufgeteilten ausgelesenen Daten mit dieser Anzahl von Bits mit einem entsprechenden Teil von Da­ ten, der als Ergebnis der Aufteilung der (m × n)-Bit-Daten vor deren geschriebenem Zustand in Teile mit jeweils dieser Anzahl von Bits erhalten wurde, um zu ermitteln, ob jeder Teil der aufgeteilten ausgelesenen Daten korrekt ist; und Vergleichen aller m-Bit-Daten, die einen fehlerhaften Teil der aufgeteilten ausgelesenen Daten mit dieser Anzahl von Bits bilden, mit einem erwarteten Wert eines vorbestimmten m-Bit-Datums, um zu ermitteln, ob alle m-Bit-Daten, die den fehlerhaften Teil der aufgeteilten ausgelesenen Daten bilden, korrekt sind.

Bevorzugt ist das erstgenannte Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung derart ausgestaltet, daß der erste Prozeß jede Adresse der Halbleiter-Speichereinrichtung durch Erhöhen oder Verringern einer Reihenadresse der Halb­ leiter-Speichereinrichtung um jeweils eine Adresse für jede Reihe oder durch Erhöhen oder Verringern einer Spaltenadresse der Halbleiter-Speichereinrichtung um jeweils eine Adresse für jede Spalte spezifiziert, um die Halbleiter-Speicherein­ richtung zu prüfen.

Weiter bevorzugt ist das erstgenannte Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung derart ausgestaltet, daß das Verfahren ferner einen dritten Prozeß beinhaltet, der vor dem ersten Prozeß verwendet wird, wobei der dritte Prozeß die folgenden Schritte umfaßt: Spezifizieren jeder Adresse der Halbleiter-Speichereinrichtung durch Erhöhen oder Verringern sowohl einer Reihenadresse als auch einer Spaltenadresse der Halbleiter-Speichereinrichtung gleichzeitig um jeweils eine Adresse; Auslesen von (m × n)-Bit-Daten, die in jede Adresse der Halbleiter-Speichereinrichtung geschrieben sind; Verglei­ chen der ausgelesenen (m × n)-Bit-Daten mit den entsprechen­ den (m × n)-Bit-Daten vor deren geschriebenem Zustand, um zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind; falls ermittelt wird, daß die ausgelesenen (m × n)-Bit- Daten fehlerhaft sind, Erhalten einer Adresse entsprechend den fehlerhaften Daten als Defektadresse und Ermitteln, ob defekte Speicherzellen entsprechend der Defektadresse durch Ersetzen der defekten Speicherzellen durch redundante Spei­ cherzellen der Halbleiter-Speichereinrichtung repariert wer­ den können; und Beenden der Prüfung der Halbleiter-Speicher­ einrichtung, falls ermittelt wird, daß die defekten Speicher­ zellen nicht repariert werden können.

Vorteilhaft ist bei dem erstgenannten Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung, daß der erste Prozeß ferner den folgenden Schritt umfaßt: Ermitteln, ob defekte Speicherzellen entsprechend der Defektadresse durch Ersetzen der defekten Speicherzellen durch redundante Speicherzellen der Halbleiter-Speichereinrichtung repariert werden können, falls ermittelt wird, daß in einer vorbestimmten Adresse ge­ speicherte (m × n)-Bit-Daten fehlerhaft sind.

Weiter vorteilhaft ist bei dem erstgenannten Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung, daß der zweite Prozeß ferner den folgenden Schritt umfaßt: falls aus dem Vergleich von m-Bit-Daten mit einem erwarteten Wert eines vorbestimmten m-Bit-Datums ermittelt wird, daß die erstge­ nannten m-Bit-Daten fehlerhaft sind, Ermitteln, ob defekte Speicherzellen entsprechend den fehlerhaften m-Bit-Daten durch Ersetzen der defekten Speicherzellen durch redundante Speicherzellen der Halbleiter-Speichereinrichtung repariert werden können.

In einer Weiterbildung des Verfahrens zum Prüfen einer Halb­ leiter-Speichereinrichtung kann in dem Fall, in dem der erste Prozeß, der zweite Prozeß oder der dritte Prozeß ermittelt, daß eine Halbleiter-Speichereinrichtung, die einige defekte Speicherzellen entsprechend einer Defektadresse oder fehler­ hafte m-Bit-Daten aufweist, durch Ersetzen der defekten Spei­ cherzellen mit redundanten Speicherzellen der Halbleiter- Speichereinrichtung repariert werden kann, dann, wenn die An­ zahl der defekten Speicherzellen kleiner ist als die Anzahl der redundanten Speicherzellen, ermittelt werden, daß die de­ fekte Halbleiter-Speichereinrichtung repariert werden kann.

Das vorstehend zweitgenannte, alternative Verfahren zum Prü­ fen einer Halbleiter-Speichereinrichtung ist bevorzugt derart ausgestaltet, daß der erste Prozeß jede Adresse der Halblei­ ter-Speichereinrichtung durch Erhöhen oder Verringern einer Reihenadresse der Halbleiter-Speichereinrichtung um jeweils eine Adresse für jede Reihe oder durch Erhöhen oder Verrin­ gern einer Spaltenadresse um jeweils eine Adresse für jede Spalte spezifiziert, um die Halbleiter-Speichereinrichtung zu prüfen.

Weiter wird bevorzugt, das alternative Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung so durchzuführen, daß das Verfahren ferner einen dritten Prozeß beinhaltet, der vor dem ersten Prozeß verwendet wird, wobei der dritte Prozeß die folgenden Schritte umfaßt: Spezifizieren jeder Adresse der Halbleiter-Speichereinrichtung durch Erhöhen oder Verringern sowohl einer Reihenadresse als auch einer Spaltenadresse der Halbleiter-Speichereinrichtung gleichzeitig um jeweils eine Adresse; Auslesen von (m × n)-Bit-Daten, die in jede Adresse der Halbleiter-Speichereinrichtung geschrieben sind; Verglei­ chen der ausgelesenen (m × n)-Bit-Daten mit den entsprechen­ den (m × n)-Bit-Daten vor deren geschriebenem Zustand, um zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind; falls ermittelt wird, daß die ausgelesenen (m × n)-Bit- Daten fehlerhaft sind, Erhalten einer Adresse entsprechend den fehlerhaften Daten als Defektadresse und Ermitteln, ob defekte Speicherzellen entsprechend der Defektadresse durch Ersetzen der defekten Speicherzellen durch redundante Spei­ cherzellen der Halbleiter-Speichereinrichtung repariert wer­ den können; und Beenden der Prüfung der Halbleiter-Speicher­ einrichtung falls ermittelt wird, daß die defekten Speicher­ zellen nicht repariert werden können.

Hierbei kann insbesondere der erste Prozeß ferner den folgen­ den Schritt umfassen: Ermitteln, ob defekte Speicherzellen entsprechend der Defektadresse durch Ersetzen der defekten Speicherzellen durch redundante Speicherzellen der Halblei­ ter-Speichereinrichtung repariert werden können, falls ermit­ telt wird, daß in einer vorbestimmten Adresse gespeicherte (m × n)-Bit-Daten fehlerhaft sind.

Zudem kann der zweite Prozeß ferner den folgenden Schritt um­ fassen: falls aus dem Vergleich von m-Bit-Daten mit einem er­ warteten Wert eines vorbestimmten m-Bit-Datums ermittelt wird, daß die erstgenannten m-Bit-Daten fehlerhaft sind, Er­ mitteln, ob defekte Speicherzellen entsprechend den fehler­ haften m-Bit-Daten durch Ersetzen der defekten Speicherzellen durch redundante Speicherzellen der Halbleiter-Speicherein­ richtung repariert werden können.

Bevorzugt wird auch hierbei in dem Fall, in dem der erste Prozeß, der zweite Prozeß oder der dritte Prozeß ermittelt, daß eine Halbleiter-Speichereinrichtung, die einige defekte Speicherzellen entsprechend einer Defektadresse oder fehler­ hafte m-Bit-Daten aufweist, durch Ersetzen der defekten Spei­ cherzellen mit redundanten Speicherzellen der Halbleiter- Speichereinrichtung repariert werden kann, dann, wenn die An­ zahl der defekten Speicherzellen kleiner ist als die Anzahl der redundanten Speicherzellen, ermittelt, daß die defekte Halbleiter-Speichereinrichtung repariert werden kann.

Nachstehend wird die Erfindung anhand bevorzugter Ausfüh­ rungsbeispiele unter Bezugnahme auf die beigefügte Zeichnung näher beschrieben. Es zeigen:

Fig. 1 ein Schaltungsdiagramm, das eine durch ein Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung gemäß einem ersten Ausführungsbeispiel verwendete Prüfschaltung zeigt;

Fig. 2 ein Ablaufdiagramm, das die Prozedur eines Verfahrens zum Prüfen einer Halbleiter-Speichereinrichtung gemäß dem er­ sten Ausführungsbeispiel zeigt;

Fig. 3 ein vereinfachtes Diagramm, das einen Speicherbereich einer Halbleiter-Speichereinrichtung gemäß dem ersten Ausfüh­ rungsbeispiel der Erfindung zeigt;

Fig. 4 ein Ablaufdiagramm, das die Prozedur eines Verfahrens zum Prüfen einer Halbleiter-Speichereinrichtung gemäß einem zweiten Ausführungsbeispiel zeigt;

Fig. 5 ein Ablaufdiagramm, das die Prozedur eines Verfahrens zum Prüfen einer Halbleiter-Speichereinrichtung gemäß dem zweiten Ausführungsbeispiel zeigt;

Fig. 6A bis 6C vereinfachte Diagramme, die einen Speicherbe­ reich einer Halbleiter-Speichereinrichtung gemäß dem zweiten Ausführungsbeispiel zeigen;

Fig. 7 ein Schaltungsdiagramm, das eine durch ein Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung verwendete Prüfschaltung zeigt;

Fig. 8 ein Ablaufdiagramm, das die Prozedur eines Verfahrens zum Prüfen einer Halbleiter-Speichereinrichtung gemäß dem dritten Ausführungsbeispiel zeigt;

Fig. 9 ein Ablaufdiagramm, das die Prozedur eines Verfahrens zum Prüfen einer Halbleiter-Speichereinrichtung gemäß dem dritten Ausführungsbeispiel zeigt;

Fig. 10 ein Schaltungsdiagramm, das eine von einem bekannten Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung verwendete Prüfschaltung zeigt, und

Fig. 11 ein Ablaufdiagramm, das die Prozedur eines bekannten Verfahrens zum Prüfen einer Halbleiter-Speichereinrichtung zeigt.

Erstes Ausführungsbeispiel

Fig. 1 ist ein Schaltungsdiagramm, das den Aufbau einer von einem Verfahren zum Prüfen einer Halbleiter-Speicherein­ richtung gemäß einem ersten Ausführungsbeispiel zeigt.

Es wird angemerkt, daß die Prüfschaltung mit einer nicht ge­ zeigten Prüfeinrichtung (nachstehend in Kurzform als Tester bezeichnet) verbunden ist, um die Prüfung einer Halbleiter- Speichereinrichtung durchzuführen.

In der nachfolgenden Beschreibung wird ein 16-Mbit-DRAM (Dynamic Random Access Memory) mit einem breiten Datenbus der breite (m × n) Bits als ein Beispiel einer zu prüfenden Halb­ leiter-Speichereinrichtungsprobe verwendet. In dem Beispiel von Fig. 1 ist m = 8 (Bits) und n = 16 (Stufen), woraus sich insgesamt also 128 Bits ergeben.

Bezugnehmend auf Fig. 1 bezeichnet ein Bezugszeichen 1A eine Prüfschaltung zum Prüfen eines 16-Mbit-DRAMs, und bezeichnet 11 ein zu prüfendes 16-Mbit-DRAM. Das 16-Mbit-DRAM 11 in die­ sem Beispiel hat 4096 Zeilen- bzw. Reihenadressen und 32 Spaltenadressen, d. h. eine 12-bittige Reihenadreßleitung bzw. eine 5-bittige Spaltenadreßleitung, woraus sich insge­ samt 17 Bits für die Reihenadreßleitung und die Spaltenadreß­ leitung ergeben.

Das Bezugszeichen 12 bezeichnet ein 8-Bit-D-Flipflop, welches Eingangsdaten TDI über einen Eingang D (7 : 0) empfängt und die Daten bei einem Anstieg eines Schreibtaktsignals TWCK hält bzw. zwischenspeichert. Der Ausgang Q (7 : 0) des 8-Bit-D-Flip­ flops 12 wird in Übereinstimmung mit einem von dem Tester zu­ geführten Ausgangssteuersignal TOE- gesteuert. Das Bezugszei­ chen 13 bezeichnet einen 128-nach-8-Multiplexer, der (8 × 16)-Bit aus dem 16-Mbit-DRAM 11 ausliest, einen Satz von 8 Bit aus den ausgelesenen (8 × 16)-Bit-Daten auf der Grund­ lage eines von dem Tester zugeführten Ausgangsdaten-Auswahl­ signals TSEL auswählt und den ausgewählten Satz von 8 Bits als Ausgangsdaten TDO ausgibt.

Das Bezugszeichen 14 bezeichnet eine Ermittlungsschaltung, die 16 Teile von 8-Bit-Daten, welche von dem D-Flipflop 12 ausgegeben wurden, bevor sie in das 16-Mbit-DRAM 11 geschrie­ ben werden, mit den entsprechenden 16 Teilen von aus dem 16- Mbit-DRAM 11 ausgelesenen 8-Bit-Daten vergleicht und das Ver­ gleichsergebnis in Form eines Ermittlungssignals TDEC aus­ gibt. Die Ermittlungsschaltung 14 ist dafür vorgesehen, um zu ermitteln, ob aus jeder Adresse des DRAMs 11 ausgelesene (8 × 16)-Bit-Daten korrekt sind, so daß der Tester vorab den fehlerhaften Daten entsprechende Adressen als Defektadressen erhalten kann.

Das Bezugszeichen 15 bezeichnet einen breiten Datenbus mit einer Breite von (8 × 16) Bit; 16 bezeichnet 8-bittige Daten­ leitungen, die zum Verzweigen von Teilen von 8-Bit-Daten, welche von dem D-Flipflop 12 ausgegeben wurden, in 16 Leitun­ gen verwendet werden, um die 16 Teile von 8-Bit-Daten dem breiten Datenbus 15 zuzuführen; und 17 bezeichnet Datenlei­ tungen, die zum Liefern der 16 Teile von 8-Bit-Daten aus dem breiten Datenbus 15 an die Ermittlungsschaltung 14 verwendet werden.

Nachstehend wird der Betriebsablauf der Prüfschaltung be­ schrieben.

Zunächst wird der Schreibvorgang in das 16-Mbit-DRAM be­ schrieben.

Eingangsdaten TDI, die ein Einheiten von 8 Bits dem Eingang D (7 : 0) des D-Flipflops 12 zugeführt werden, werden bei einem Anstieg eines Schreibtaktsignals TWCK gehalten und werden aus dem Ausgang Q (7 : 0) in Übereinstimmung mit einem von dem Tester gelieferten (in diesem Fall niedrigpegeligen) Aus­ gangssteuersignal TOE- an einen Ausgangssteueranschluß OE geliefert. Die aus dem Ausgang Q (7 : 0) des D-Flipflops 12 gelieferten Daten werden über 16 verzweigte Datenleitungen 16 mit jeweils 8 Bits dem (8 × 16)-Bit breiten Datenbus 15 zugeführt. Dann gibt der Tester, um die Daten in das 16-Mbit- DRAM 11 zu schreiben, ein Adreßsignal TADI, welches eine Reihenadresse und eine Spaltenadresse angibt, und ein niedrigpegeliges Adreßtaktsignal TAS- in die entsprechenden Anschlüsse des 16-Mbit-DRAMs 11 ein. Das aktuelle Adreßsignal TADI wird zu einem Zeitpunkt gemäß dem Taktsignal TAS- in das 16-Mbit-DRAM 11 eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das DRAM 11 gibt der Tester ein niedrig­ pegeliges Schreibsteuersignal TW- aus, so daß infolgedessen die Daten, die in 16 Sätze von Daten mit jeweils 8 Bits verzweigt wurden, durch einen Anschluß DQ (127 : 0) in einen durch das Adreßsignal TADI spezifizierten Speicherbereich in dem 16-Mbit-DRAM 11 geschrieben werden. Zu dieser Zeit wird, da dem 16-Mbit-DRAM 11 ein hochpegeliges Ausgangssteuersignal TOE- zugeführt wird, der Ausgang des 16-Mbit-DRAMs 11 gesperrt.

Um die in das 16-Mbit-DRAM 11 geschriebenen Daten auszulesen, gibt der Tester ein Adressignal TADI, welches eine Reihen­ adresse und eine Spaltenadresse angibt, und ein niedrigpege­ liges Adreßtaktsignal TAS- in die entsprechenden Anschlüsse des 16-Mbit-DRAMs ein. Das aktuelle Adreßsignal TADI wird zu einem Zeitpunkt gemäß dem Adreßtaktsignal TAS- in das 16- Mbit-DRAM 11 eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das DRAM 11 gibt der Tester ein niedrigpegeliges Ausgangssteuersignal TOE- aus, so daß infolgedessen die (8 × 16)-Bit-Daten, die in den durch das eingeleitete Adreßsignal TADI spezifizierten Speicherbereich in dem 16-Mbit-DRAM geschrieben wurden, gleichzeitig ausgelesen werden. Zu diesem Zeitpunkt wird, da das Schreibsteuersignal TW- hochpegelig ist, der Schreibvorgang in das 16-Mbit-DRAM 11 gesperrt.

Die auf den breiten Datenbus 15 ausgelesenen (8 × 16)-Bit- Daten und die entsprechenden (8 × 16)-Bit-Daten in deren Zustand vor dem Schreiben, die aus dem Ausgang Q (7 : 0) des D-Flipflops 12 ausgegeben wurden, werden auf die Daten­ leitungen 17 übertragen. Die Ermittlungsschaltung 14 vergleicht die beiden Daten und gibt ein Ermittlungssignal TDEC an den Tester aus, das das Vergleichsergebnis anzeigt.

Ferner wählt der Multiplexer 13 einen Satz von 8-Bit-Daten aus den (8 × 16)-Bit-Daten, die aus dem DRAM 11 auf den breiten Datenbus 15 ausgegeben wurden, in Übereinstimmung mit einem von dem Tester gelieferten Ausgangsdaten-Auswahlsignal TSEL, und gibt den ausgewählten Satz von 8-Bit-Daten als Ausgangsdaten TDO aus.

Nachstehend wird ein Verfahren zum Prüfen einer Halbleiter- Speichereinrichtung gemäß dem ersten Ausführungsbeispiel beschrieben. Fig. 2 ist ein Ablaufdiagramm, das die Prozedur des Verfahrens zum Prüfen einer Halbleiter-Speichereinrich­ tung gemäß dem ersten Ausführungsbeispiel zeigt. Es wird angenommen, das das 16-Mbit-DRAM 11 einen Reihenadreßumfang von x und einen Spaltenadreßumfang von y hat. Darüber hinaus wird angenommen, daß das 16-Mbit-DRAM 11 zusätzlich zu seiner Nennspeicherkapazität über redundante Speicherzellen zum Ersetzen defekter Zellen verfügt.

Zunächst wird ein Prozeß (ein erster Prozeß) beschrieben, welcher gleichzeitig unter Verwendung der Ermittlungsschal­ tung 4 in Einheiten von (m × n)-Bits ermittelt, ob Daten korrekt sind, und eine Adresse entsprechend den Daten eines Satzes von (m × n)-Bits, die als fehlerhaft ermittelt wurden, erhält, bevor eine funktionelle Prüfung des 16-Mbit-DRAMs durchgeführt wird.

Es wird angemerkt, daß der Ausdruck "m × n-Bits" 8 × 16 Bits bedeutet, wie vorstehend beschrieben wurde.

Fig. 3 ist ein vereinfachtes Diagramm, das einen Speicher­ bereich des 16-Mbit-DRAMs 11 zeigt. In der Figur repräsen­ tiert die horizontale Achse X die Reihenadresse, während die vertikale Achse Y die Spaltenadresse repräsentiert. Die Figur gibt ein Beispiel einer Halbleiter-Speichereinrichtung an, welche einen Speicherbereich mit einem Reihenadreßumfang x von 2 und einen Spaltenadreßumfang y von 3 (wenn x < y) verwendet. Es wird angemerkt, daß das Zählen jedes Adreß­ umfangs mit der Zahl 0 beginnt. Die Adressen in der Figur sind in der Reihenfolge ihrer Prüfung numeriert, wenn der Speicherbereich der Halbleiter-Speichereinrichtung in dem ersten Prozeß geprüft wird. Das heißt, die Prüfung wird durchgeführt, während die Spaltenadresse Y jeweils um eins inkrementiert wird, bis Y < y ist. Dann wird die Reihen­ adresse X um 1 inkrementiert, und wird die Spaltenadresse Y um 1 inkrementiert, bis wieder Y < y ist. Dieselbe Prozedur wird wiederholt, bis X = x ist.

Zu Beginn werden von dem Tester ausgegebene m-Bit-Daten dem Eingang D (7 : 0) des D-Flipflops 12 als Eingangsdaten TDI zugeführt. Diese m-Bit-Eingangsdaten TDI werden bei einem Anstieg eines Schreibtaktsignals TWCK gehalten und ausgege­ ben, wenn das Ausgangssteuersignal TOE- hochpegelig ist. Dann setzt der Tester in einem Schritt ST10 die Reihenadresse X und die Spaltenadresse Y so, daß X = 0 und Y = 0 sind.

Um die Daten in das 16-Mbit-DRAM 11 zu schreiben, gibt der Tester ein Adreßsignal TADI, welches angibt, daß die Reihen­ adresse X = 0 und die Spaltenadresse Y = 0 sind, sowie ein niedrigpegeliges Adreßtaktsignal TAS- in die entsprechenden Anschlüsse des 16-Mbit-DRAMs 11 ein. Das aktuelle Adreßsignal TADI wird zu einem Zeitpunkt gemäß dem Adreßtaktsignal TAS­ in das 16-Mbit-DRAM 11 eingeleitet. Zum Zeitpunkt der Einlei­ tung des Adreßtaktsignals TADI in das 16-Mbit-DRAM 11 gibt der Tester ein niedrigpegeliges Schreibsteuersignal TW- aus, so daß infolgedessen in einem Schritt ST11 (m × n)-Bit-Daten, die aus dem Ausgang Q (7 : 0) des D-Flipflops 12 auf den brei­ ten Datenbus 15 ausgegeben wurden, über den Anschluß DQ (127 : 0) in einen durch das Adreßsignal TADI spezifizierten Speicherbereich (X = 0, Y = 0) in dem 16-Mbit-DRAM 11 ge­ schrieben werden.

Um die in das 16-Mbit-DRAM 11 geschriebenen Daten auszulesen, gibt der Tester ein Adreßsignal TADI, welches angibt, daß die Reihenadresse X = 0 und die Spaltenadresse Y = 0 sind, und ein niedrigpegeliges Adreßtaktsignal TAS- in die entsprechen­ den Anschlüsse des 16-Mbit-DRAMs 11 ein. Das aktuelle Adreß­ signal TADI wird zu einem Zeitpunkt gemäß dem Adreßtaktsignal TAS- in das 16-Mbit-DRAM 11 eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das DRAM 11 gibt der Te­ ster ein niedrigpegeliges Ausgangssteuersignal TOE- aus, so daß infolgedessen in einem Schritt ST12 die (m × n)-Bit- Daten, die in den durch das eingeleitete Adreßsignal TADI spezifizierten Speicherbereich (X = 0, Y = 0) in dem 16-Mbit- DRAM 11 geschrieben worden waren, aus dem Ausgang DQ (127 : 0) auf den breiten Datenbus gleichzeitig ausgelesen werden.

Die Ermittlungsschaltung 14 vergleicht in einem Schritt ST13 die (m × n)-Bit-Daten, die aus dem Speicherbereich entspre­ chend einer Reihenadresse X von 0 und einer Spaltenadresse Y von 0 ausgelesen wurden, mit den entsprechenden (m × n)-Bit- Daten, die aus dem Ausgang Q (7 : 0) des D-Flipflops 12 ausge­ lesen wurden, um zu ermitteln, ob die ausgelesenen (m × n)- Bit-Daten korrekt sind. Dieser Prozeß des gleichzeitigen Er­ mittelns der Korrektheit von m × n Bits unter Verwendung der Ermittlungsschaltung 14 wird verwendet, weil es möglich ist, die Korrektheit von Daten in allen Adressen in Einheiten von m × n Bits im voraus zu prüfen, und dann, wenn die Daten in allen Adressen ohne Defektadresse korrekt sind, die Prüfung des 16-Mbit-DRAMs 11 beendet werden kann. Falls ein Fehler in den Daten gefunden wird, ist es möglich, nur Daten in der De­ fektadresse in Einheiten von m × n Bits zu prüfen, wodurch für die Prüfung bzw. den Test erforderliche Mannstunden redu­ ziert werden.

Falls aus dem Vergleichsergebnis ermittelt wird, daß die aus­ gelesenen (m × n)-Bit-Daten fehlerhaft sind, erhält der Te­ ster in einem Schritt ST14 die entsprechende Defektadreßin­ formation X und Y (in diesem Fall X = 0 und Y = 0) und ermit­ telt in einem Schritt ST15, ob die defekten Bits korrigiert werden können.

Wenn die Anzahl der Speicherzellen entsprechend der Defek­ tadresse die Anzahl der vorstehend beschriebenen redundanten Speicherzellen übersteigt, wird ermittelt, daß die defekten Bits nicht korrigiert werden können. Durch Reparieren 16- Mbit-DRAMs 11 mit einigen defekten Bits unter Verwendung ih­ rer redundanten Zellen ist es möglich, ihren Produktionser­ trag zu verbessern.

Falls ermittelt wird, daß die defekten Bits korrigiert werden können, inkrementiert der Tester in einem Schritt ST16 die Spaltenadresse Y um 1, um (m × n)-Bit-Daten in der näch­ sten Adresse zu prüfen. Nebenbei bemerkt ist es, da Daten in Adressen in der Richtung der Spaltenadresse Y sequentiell auf Korrektheit bzw. Richtigkeit geprüft werden, möglich, einen linearen Fehlermodus in dem 16-Mbit-DRAM 11 zu finden. Ein linearer Fehlermodus ist ein Fehlermodus, in dem dann, nach­ dem eine Defektadresse einmal erfaßt ist, weitere Defekt­ adressen sequentiell in einer Richtung von der erfaßten De­ fektadresse ausgehend gefunden werden können.

Der Tester ermittelt in einem Schritt ST17, ob die Spalten­ adresse Y den Spaltenadreßumfang y überschreitet. Anderer­ seits beendet der Tester dann, wenn in Schritt ST15 ermittelt wird, daß defekte Bits nicht korrigiert werden können, die Prüfung des 16-Mbit-DRAMs 11.

Folglich wird es durch Hinzufügen eines Prozesses zum Ermit­ teln, ob fehlerhafte m × n-Bit-Daten korrigiert werden kön­ nen, möglich, die noch zu beschreibende, durch den Tester durchgeführte Prüfung von Daten in Einheiten von m Bits (noch zu beschreibende Schritte ST21 bis ST31) wegzulassen, falls ermittelt wird, daß die fehlerhaften m × n-Bit-Daten (bzw. die entsprechenden defekten Bits) nicht korrigiert werden können.

Falls in Schritt ST17 ermittelt wird, daß die Spaltenadresse Y gleich oder kleiner als der Spaltenadreßumfang y ist, lei­ tet der Tester ein Adreßsignal TADI, das die aktualisierte Spaltenadresse Y angibt, gemäß einem Adreßtaktsignal TAS­ ein, und schreibt und liest dann (m × n)-Bit-Daten aus. Dann ermittelt, wie vorstehend beschrieben wurde, die Ermittlungs­ schaltung 14, ob die (m × n)-Bit-Daten korrekt sind, und er­ hält gegebenenfalls der Tester Defektadreßinformationen, um zu ermitteln, ob die defekten Bits korrigiert werden können. Die vorstehende Prozedur (Schritte ST11 bis ST17) wird wie­ derholt, bis in Schritt ST17 ermittelt wird, daß die Spal­ tenadresse Y den Spaltenadreßumfang y überschreitet. Falls dies geschieht, addiert der Tester in einem Schritt ST18 1 zu der Reihenadresse X und setzt die Spaltenadresse auf 0, und ermittelt in einem Schritt ST19 ob die Reihenadresse den Rei­ henadreßumfang x überschreitet.

Falls ermittelt wird, daß die Reihenadresse X gleich oder kleiner als der Reihenadreßumfang x ist, leitet der Tester ein Adreßsignal TADI, das die aktualisierte Reihenadresse X und die aktualisierte Spaltenadresse Y angibt, gemäß einem Adreßtaktsignal TAS- ein, und schreibt und liest dann (m × n)-Bit-Daten aus. Dann ermittelt die Ermittlungsschal­ tung 14, ob die (m × n)-Bit-Daten korrekt sind, und der Te­ ster erhält Defektadreßinformationen, soweit vorhanden, um zu ermitteln, ob die defekten Bits korrigiert werden können. Die vorstehende Prozedur (Schritte ST11 bis ST19) wird wieder­ holt, bis in Schritt ST19 ermittelt wird, daß die Reihen­ adresse X den Reihenadreßumfang x überschreitet. Falls dies geschieht, prüft der Tester in einem Schritt ST20, ob Daten in allen Adressen korrekt sind, das heißt, ob die Ermitt­ lungsschaltung 14 in Schritt ST13 ermittelt hat, daß Daten in allen Adressen korrekt sind, ohne Defektadresse. Falls in Schritt ST20 ermittelt wird, daß Daten in allen Adressen kor­ rekt sind, beendet der Tester die Prüfung des 16-Mbit-DRAMs 11. Folglich ist es durch Hinzufügen eines Prozesses zum Er­ mitteln, ob Daten in allen Adressen korrekt sind, möglich, die noch zu beschreibende, durch den Tester durchgeführte Prüfung von Daten in Einheiten von m Bits (noch zu beschrei­ bende Schritte ST21 bis ST31) wegzulassen, falls ermittelt wird, daß Daten in allen Adressen korrekt sind.

Nachstehend wird ein zweiter Prozeß beschrieben, der durchge­ führt wird, wenn eine als defekt ermittelte Adresse exi­ stiert. Dieser Prozeß vergleicht alle m-Bit-Daten, die der Defektadresse entsprechen, mit ihrem erwarteten Wert und er­ mittelt, ob die Defektadresse repariert werden kann.

In einem Schritt ST21 setzt dann, wenn in Schritt ST20 ermit­ telt wird, daß eine Defektadresse existiert, der Tester die Reihenadresse X und die Spaltenadresse Y auf der in Schritt ST14 erhaltenen Defektadresse entsprechende Werte. Dann lei­ tet, um Daten in das 16-Mbit-DRAM 11 zu schreiben, der Tester ein Adreßsignal TADI, das die festgelegte Reihenadresse X und die Spaltenadresse Y angibt, und ein niedrigpegeliges Adreß­ taktsignal TAS- in die entsprechenden Anschlüsse des 16-Mbit- DRAMs 11 ein. Das aktuelle Adreßsignal TADI wird zu einem Zeitpunkt gemäß dem Adreßtaktsignal TAS- in das 16-Mbit-DRAM 11 eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das 16-Mbit-DRAM 11 gibt der Tester ein niedrigpege­ liges Schreibsteuersignal TW- aus, so daß infolgedessen in einem Schritt ST22 (m × n)-Bit-Daten, die aus dem Ausgang Q (7 : 0) des D-Flipflops 12 auf den breiten Datenbus 15 ausgege­ ben wurden, über den Anschluß DQ (127 : 0) in einen durch das Adreßsignal TADI spezifizierten Speicherbereich (X, Y) in dem 16-Mbit-DRAM 11 geschrieben werden.

Um die in das 16-Mbit-DRAM 11 geschriebenen Daten auszulesen, gibt der Tester ein Adreßsignal TADI, welches die festgelegte Reihenadresse X und die festgelegte Spaltenadresse Y angibt, und ein niedrigpegeliges Adreßtaktsignal TAS- in die entspre­ chenden Anschlüsse des 16-Mbit-DRAMs 11 ein. Das aktuelle Adreßsignal TADI wird zu einem Zeitpunkt gemäß dem Adreßtakt­ signal TAS- in das 16-Mbit-DRAM 11 eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das DRAM 11 gibt der Tester ein niedrigpegeliges Ausgangssteuersignal TOE- aus, so daß infolgedessen in einem Schritt ST23 die (m × n)-Bit- Daten, die in den durch das eingeleitete Adreßsignal TADI spezifizierten Speicherbereich (X, Y) in dem 16-Mbit-DRAM 11 geschrieben worden waren, aus dem Ausgang DQ (127 : 0) auf den breiten Datenbus 15 gleichzeitig ausgelesen werden. In einem Schritt ST24 wählt der Multiplexer 13 m-Bit-Daten, die durch eine Zahl N von 0 angegeben wird, aus den ausgelesenen n Sät­ zen von m-Bit-Daten in Übereinstimmung mit einem von dem Te­ ster gelieferten Ausgangsdaten-Auswahlsignal TSEL aus und gibt die ausgewählten m-Bit-Daten als Ausgangsdaten TDO aus. In einem Schritt ST25 empfängt der Tester die Ausgangsdaten TDO und vergleicht sie mit einem entsprechenden m-Bit-Erwar­ tungswert, um zu ermitteln, ob die Ausgangsdaten TDO korrekt sind.

Falls aus dem Vergleichsergebnis ermittelt wird, daß die Aus­ gangsdaten TDO fehlerhaft sind, ermittelt der Tester in einem Schritt ST26, daß die m Bits defekt sind, und erhält und hält die Defektbitinformation(en) (in diesem Fall die Reihenadres­ se X und die Spaltenadresse Y sowie die den m-Bit-Daten gege­ bene Zahl N). Der Tester ermittelt dann in einem Schritt ST27, ob die defekten Bits repariert werden können. Es wird angemerkt, daß die Möglichkeit einer Korrektur defekter Bits auf dieselbe Art und Weise ermittelt wird, wie dies in dem vorstehend beschriebenen Schritt ST15 erfolgt. Falls ermit­ telt wird, daß die defekten Bits nicht korrigiert werden kön­ nen, beendet der Tester die Prüfung des 16-Mbit-DRAMs 11. An­ dererseits addiert dann, wenn in Schritt ST25 durch Verglei­ chen der Daten mit dem entsprechenden erwarteten Wert ermit­ telt wird, daß die Ausgangsdaten korrekt sind, oder wenn in Schritt ST27 ermittelt wird, daß die defekten Bits korrigiert werden können, in einem Schritt ST28 der Tester 1 zu der Zahl N, um die nächsten m-Bit-Daten zu prüfen und vergleicht in einem Schritt ST29 die aktualisierte Zahl N mit der Zahl n, welche die Anzahl von m-Bit-Datensätzen angibt, die (m × n)- Bit-Daten ergeben. Falls die Zahl N kleiner als n ist, wählt der Multiplexer 13 in einem Schritt ST30 die N-ten m-Bit- Daten aus und gibt die ausgewählten N-ten m-Bit-Daten als Ausgangsdaten TDO aus. Der Tester empfängt die Ausgangsdaten TDO, vergleicht sie mit einem entsprechenden m-Bit-Erwar­ tungswert, um die Korrektheit der Ausgangsdaten TDO zu ermit­ teln, erhält die Defektbitinformationen, soweit vorhanden, und ermittelt, ob defekte Bits korrigiert werden können. Die vorstehende Prozedur (Schritte ST25 bis ST30) wird wieder­ holt.

Falls in Schritt ST29 ermittelt wird, daß die Zahl N gleich oder größer als n ist, ermittelt der Tester in einem Schritt ST31, ob Daten in allen in Schritt ST14 erhaltenen Defek­ tadressen auf Korrektheit geprüft wurden. Falls ermittelt wird, daß die Daten in allen Defektadressen auf Korrektheit geprüft wurden, beendet der Tester die Prüfung des 16-Mbit- DRAMs. Andererseits vergleicht dann, wenn in Schritt ST31 er­ mittelt wird, daß noch nicht alle Defektadressen geprüft wur­ den, der Tester alle m-Bit-Daten bzw. jedes m-Bit-Datum ent­ sprechend der nächsten Defektadresse mit seinem erwarteten Wert, erhält die Defektbitinformation(en), und ermittelt, ob die defekten Bits korrigiert werden können. Die vorstehende Prozedur (Schritte ST21 bis ST31) wird wiederholt.

Nebenbei bemerkt wird in der vorstehenden Beschreibung des Verfahrens zum Prüfen des 16-Mbit-DRAMs 11 die Spaltenadresse Y um jeweils eins für jede Spalte inkrementiert. Die Spal­ tenadresse Y kann jedoch mit derselben Wirkung um jeweils eins für jede Spalte dekrementiert werden. Ferner kann das 16-Mbit-DRAM 11 durch Inkrementieren oder Dekrementieren der Reihenadresse X um jeweils 1 geprüft werden. Zu dieser Zeit kann die Anfangsadresse mit immer derselben Wirkung (0, 0), (x, y), (x, 0) oder (0, y) sein.

In der vorstehenden Beschreibung wird erfindungsgemäß ein 16- Mbit-DRAM 11 als Probe einer Halbleiter-Speichereinrichtung verwendet. Die Erfindung kann jedoch auch auf andere Halblei­ ter-Speichereinrichtungen wie beispielsweise SRAMs (Static Random Access Memory) angewandt werden und erzeugt dort die­ selbe Wirkung.

Wie vorstehend beschrieben wurde, prüft gemäß dem ersten Aus­ führungsbeispiel die Ermittlungsschaltung 14 Daten in allen Adressen des 16-Mbit-DRAMs auf Korrektheit in Einheiten von m × n Bits, und wird, falls ermittelt wird, daß die Daten in allen Adressen korrekt sind, die Prüfung beendet. Falls er­ mittelt wird, daß eine Adresse existiert, deren Daten als fehlerhaft beurteilt werden, wird andererseits jedes m-Bit- Datum, das (m × n)-Bit-Daten bildet, das bzw. die aus der De­ fektadresse auf den breiten Datenbus 15 ausgelesen wurde(n), mit einem im voraus erstellten erwarteten Wert entsprechender m-Bit-Daten verglichen, um zu ermitteln, ob alle der ausgele­ senen m-Bit-Daten korrekt sind. Falls die ausgelesenen m-Bit- Daten fehlerhaft sind, wird ermittelt, ob die defekten Bits korrigiert bzw. repariert werden können. Bei dieser Anordnung bedeutet dies dann, wenn ermittelt wird, daß es keine defekte Adresse in dem 16-Mbit-DRAM gibt, daß es nicht notwendig ist, einen Prozeß durchzuführen, in welchem fehlerhafte Daten mit ihrem erwarteten Wert in Einheiten von m Bits verglichen wer­ den und ermittelt wird, ob die fehlerhaften Daten korrigiert werden können. Ferner ist es dann, wenn eine defekte Adresse gefunden wurde, nur notwendig, die defekte Adresse allein durch Vergleichen von Daten in der defekten Adresse mit ihrem erwarteten Wert in Einheiten von m Bits zu prüfen und zu er­ mitteln, ob die Adresse repariert werden kann, welches für die Prüfung des 16-Mbit-DRAMs 11 erforderliche Mannstunden beträchtlich reduziert.

Ferner ist es gemäß dem ersten Ausführungsbeispiel, da die Ermittlungsschaltung 14 Daten in allen Adressen des 16-Mbit- DRAMs 11 auf Korrektheit in Einheiten von m × n Bits durch Inkrementieren oder Dekrementieren der Reihenadresse um je­ weils eins für jede Reihe (oder der Spaltenadresse Y um je­ weils eins für jede Spalte) prüft, um die Korrektheit jeder Adresse sequentiell in einer Richtung zu ermitteln, möglich, einen linearen Fehlermodus in dem 16-Mbit-DRAM 11 zu finden.

Darüber hinaus wird gemäß dem ersten Ausführungsbeispiel dann, wenn die Ermittlungsschaltung 14 ermittelt hat, daß (m × n)-Bit-Daten fehlerhaft sind, welches durch eine Leitung "Fehler" in Schritt ST13 angezeigt wird, oder wenn der Ver­ gleich von m-Bit-Daten in einer Defektadresse mit ihrem er­ warteten Wert anzeigt, daß die m-Bit-Daten fehlerhaft sind, welches durch eine Leitung "Fehler" in Schritt ST25 angezeigt wird, in den Schritten ST15 und ST27 geprüft, ob das 16-Mbit- DRAM 11 mit solchen fehlerhaften Daten repariert werden kann. Dies ermöglicht es, ein 16-Mbit-DRAM 11 mit einigen defekten Bits unter Verwendung redundanter Zellen zur Reparatur zu re­ parieren und das 16-Mbit-DRAM 11 mit seiner Nennkapazität zu verwenden, wodurch der Ertrag der 16-Mbit-DRAMs 11 verbessert wird.

Zweites Ausführungsbeispiel

Der Aufbau einer Prüfschaltung gemäß einem zweiten Ausfüh­ rungsbeispiel ist derselbe wie der des in Fig. 1 gezeigten ersten Ausführungsbeispiels.

Fig. 4 und 5 sind Ablaufdiagramme, die die Prozedur eines Verfahrens zum Prüfen einer Halbleiter-Speichereinrichtung gemäß dem zweiten Ausführungsbeispiel zeigen. Dieses Verfah­ ren zum Prüfen einer Halbleiter-Speichereinrichtung inkremen­ tiert oder dekrementiert die Reihenadresse und die Spaltena­ dresse gleichzeitig um jeweils eine Adresse. Um z Halbleiter- Speichereinrichtungen bei dem bekannten Verfahren, bei dem entweder die Reihenadresse X oder die Spaltenadresse Y um je­ weils 1 inkrementiert oder dekrementiert wird, ist es not­ wendig, den entsprechenden Vorgang x × y × z Mal durchzufüh­ ren. Dieses Verfahren gemäß dem zweiten Ausführungsbeispiel erfordert demgegenüber einen solchen Vorgang weniger häufig, um die Prüfung derselben z 16-Mbit-DRAMs durchzuführen.

Fig. 6A bis 6C sind vereinfachte Diagramme, die einen Speicherbereich des 16-Mbit-DRAMs 11 zeigen. In den Figuren repräsentiert die horizontale Achse X die Reihenadresse, während die vertikale Achse Y die Spaltenadresse repräsen­ tiert. Fig. 6A zeigt ein Beispiel eines Speicherbereichs einer Halbleiter-Speichereinrichtung mit einem Reihenadreß­ umfang x von 6 und einen Spaltenadreßumfang y von 2 (wenn x < y); Fig. 6B zeigt ein Beispiel eines Speicherbereichs mit einem Reihenadreßumfang von 2 und einen Spaltenadreßumfang von 6 (wenn x < y); und Fig. 6C zeigt ein Beispiel eines Speicherbereichs mit einem Reihenadreßumfang von 2 und einem Spaltenadreßumfang von 2 (wenn x = y). Es wird angemerkt, daß wie in dem ersten Ausführungsbeispiel das Zählen jedes Adreßumfangs von der Zahl 0 aus beginnt. In der Figur geben Bezugszeichen bis und bis die Reihenfolge der Prüfung von Adressen in einem Speicherbereich einer Halbleiter-Speichereinrichtung gemäß dem Verfahren nach dem zweiten Ausführungsbeispiel, in welchem die Reihenadresse X und die Spaltenadresse Y gleichzeitig um jeweils eins inkrementiert oder dekrementiert werden, an.

Da der Ablauf der Schritte ST40 bis ST45 in Fig. 4 derselbe ist wie der Ablauf der Schritte ST10 bis ST15 in Fig. 2, wird die Erklärung dieser Schritte weggelassen.

Der durch den Ablauf der Schritte ST46 bis ST53 in Fig. 4 angegebene Prozeß ermittelt, ob die Reihenadresse X und die Spaltenadresse Y innerhalb des Reihenadreßumfangs x bzw. des Spaltenadreßumfangs y des 16-Mbit-DRAMs 11 liegen, das heißt, ob jede Adresse innerhalb des existierenden Speicherbereichs liegt, nachdem die Reihenadresse X und die Spaltenadresse Y um jeweils 1 inkrementiert wurden.

Bezugnehmend auf Fig. 4 inkrementiert dann, wenn in Schritt ST43 ermittelt wird, daß die ausgelesenen (m × n)-Bit-Daten korrekt sind, oder wenn in Schritt ST45 ermittelt wird, daß die defekte Adresse repariert werden kann, der Tester in einem Schritt ST46 sowohl die Reihenadresse X als auch die Spaltenadresse Y um 1 und ermittelt in einem Schritt ST47, ob die Spaltenadresse Y größer als der Spaltenadreßumfang y ist, um die nächsten (m × n)-Bit-Daten zu prüfen.

Falls die Spaltenadresse Y gleich oder größer als der Spaltenadreßumfang y ist, ermittelt der Tester in einem Schritt ST48, ob die Reihenadresse X größer als der Reihen­ adreßumfang x ist.

Falls in Schritt ST47 ermittelt wird, daß die Spaltenadresse Y größer als der Spaltenadreßumfang y ist, ermittelt der Tester in einem Schritt ST49 andererseits, ob der Spalten­ adreßumfang y größer als der Reihenadreßumfang x ist. Falls der Spaltenadreßumfang y gleich oder kleiner ist als der Reihenadreßumfang x, wie in Fig. 6A gezeigt, setzt der Tester in einem Schritt ST50 die Spaltenadresse Y auf 0 und ermittelt in einem Schritt ST48, ob die Reihenadresse X größer als der Reihenadreßumfang x ist.

Falls die Reihenadresse X gleich oder kleiner als der Reihenadreßumfang x ist, leitet der Tester ein Adreßsignal TADI, das die aktualisierte Reihenadresse X und die aktuali­ sierte Spaltenadresse Y angibt, gemäß einem Adreßtaktsignal TAS- in das 16-Mbit-DRAM 11 ein, und schreibt und liest dann (m × n)-Bit-Daten aus. Dann ermittelt die Ermittlungsschal­ tung 14, ob die (m × n)-Bit-Daten korrekt sind, und erhält der Tester Defektadreßinformation(en), soweit vorhanden, um zu ermitteln, ob die defekten Bits korrigiert werden können. Die vorstehende Prozedur (Schritte ST41 bis ST48) wird wiederholt.

Andererseits ermittelt der Tester in einem Schritt ST51 dann, wenn in Schritt ST48 die Reihenadresse X größer als der Reihenadreßumfang x ist, ob der Reihenadreßumfang x größer ist als der Spaltenadreßumfang y. Falls der Reihenadreßumfang x gleich oder kleiner ist als der Spaltenadreßumfang, wie in Fig. 6(ii) gezeigt, setzt der Tester in einem Schritt ST52 die Reihenadresse X auf 0 und ermittelt in einem Schritt ST53, ob sowohl die Reihenadresse X als auch die Spalten­ adresse Y 0 sind.

Falls entweder die Reihenadresse X oder die Spaltenadresse Y auf 0 gesetzt ist, leitet der Tester ein Adreßsignal TADI, das die aktualisierte Reihenadresse X und die aktualisierte Spaltenadresse Y angibt, gemäß einem Adreßtaktsignal TAS- in das 16-Mbit-DRAM 11 ein, und schreibt und liest dann (m × n)- Bit-Daten aus. Dann ermittelt die Ermittlungsschaltung 14, ob die (m × n)-Bit-Daten korrekt sind, und erhält der Tester Defektadreßinformation(en), soweit vorhanden, um zu ermit­ teln, ob die defekten Bits korrigiert werden können. Danach aktualisiert dann, wenn ermittelt wird, daß die defekten Bits korrigiert werden können, der Tester die Reihenadresse X und die Spaltenadresse Y, und prüft, ob die aktualisierte Reihenadresse X und die aktualisierte Spaltenadresse Y gleich oder kleiner sind als ihr Nennumfang. Die vorstehende Proze­ dur (Schritte ST41 bis ST53) wird wiederholt.

Falls in Schritt ST49 ermittelt wird, daß der Spaltenadreß­ umfang y größer als der Reihenadreßumfang x ist, oder wenn in Schritt ST51 ermittelt wird, daß der Reihenadreßumfang x größer als der Spaltenadreßumfang y ist, oder wenn in Schritt ST53 ermittelt wird, daß sowohl die Reihenadresse X als auch die Spaltenadresse Y auf 0 gesetzt sind, wie in Fig. 6(iii) gezeigt, ermittelt der Tester, ob die Daten in allen Adres­ sen, die bis zu Schritt ST54 geprüft wurden, korrekt sind, das heißt ermittelt, ob in Schritt ST43, in welchem die Ermittlungsschaltung 14 ermittelt, ob alle (m × n)-Bit-Daten korrekt sind, Daten in allen Adressen als korrekt ermittelt wurden, oder ob in Schritt ST45 ermittelt wurde, daß alle Defektadressen repariert werden können (Schritt ST54). Falls die Daten in allen Adressen korrekt sind, oder alle Defekt­ adressen repariert werden können, schreitet der Prozeßablauf zu Schritt ST10 fort; andernfalls (das Ergebnis in Schritt ST54 lautet NEIN) wird die Prüfung dieses 16-Mbit-DRAMs beendet.

Bezugnehmend auf Fig. 6A bis 6C werden die Prozesse in den Schritten ST47 bis ST54 unter Verwendung eines bestimmten Beispiels beschrieben. Fig. 6A zeigt ein Beispiel eines Speicherbereichs mit einer Reihenadresse X bzw. einem Reihenadreßumfang x von 6 und einer Spaltenadresse Y bzw. einem Spaltenadreßumfang y von 2 (x < y). Die Reihenadresse X und die Spaltenadresse Y werden gleichzeitig um jeweils 1 inkrementiert ( bis ) Das Bezugszeichen ' in Fig. 6A gibt eine Adresse außerhalb des Speicherbereichs an (X = 3, Y = 3, und das Ergebnis in Schritt ST47 lautet JA). Zu dieser Zeit ist es notwendig, zu ermitteln, ob irgendeine Adresse in dem Speicherbereich für die nachfolgende Prüfung verbleibt, und falls nicht, die Prüfung zu beenden. Das heißt, falls in Schritt ST49 y < x ist, sollte die Prüfung beendet werden. Falls der Spaltenadreßumfang y kleiner ist als der Reihen­ adreßumfang x, wie in Fig. 6A gezeigt, wird ermittelt, daß ein zu prüfender Adreßbereich verbleibt (in Schritt ST49 lautet das Ergebnis NEIN). Demgemäß setzt der Tester in Schritt ST50 die Spaltenadresse Y auf 0 und führt die nachfolgende Prüfung durch ( bis ). Die vorstehende Prozedur wird auch für die durch das Bezugszeichen ' in Fig. 6A angegebene Adresse durchgeführt, d. h. X = 6 und Y = 3.

Das Bezugszeichen ' in Fig. 6A zeigt eine Adresse (X = 7, Y = 1) an, die den Fall repräsentiert, in welchem die Reihenadresse X zum ersten Mal größer als der Reihenadreß­ umfang x geworden ist; im einzelnen ist X = 7 und x = 6 (das Ergebnis in Schritt ST48 lautet JA). Wie in dem vorstehenden Fall wird, um zu prüfen, ob irgendeine Adresse in dem Speicherbereich für die nachfolgende Prüfung verbleibt, in Schritt ST51 ermittelt, ob x < y ist. In diesem Fall wird, da der Reihenadreßumfang x größer als der Spaltenadreßumfang y ist (das Ergebnis in Schritt ST51 lautet JA), ermittelt, daß es nicht notwendig ist, die Prüfung fortzusetzen. Demgemäß schreitet der Prozeßablauf zu dem Prozeß in Schritt ST54 fort, welcher ermittelt, ob die Daten in allen Adressen korrekt sind.

Fig. 6B gibt ein Beispiel eines Speicherbereichs mit einem Reihenadreßumfang von 2 und einem Spaltenadreßumfang von 6 an (x < y). Die vorstehende Beschreibung des Beispiels in Fig. 6A kann auf diesen Fall angewandt werden.

In dem Beispiel der durch in Fig. 6C angegebenen Adresse (X = 4, Y = 4) schreitet der Prozeßablauf wie folgt fort.

In Schritt ST47 lautet das Ergebnis JA, und in Schritt ST49 lautet das Ergebnis NEIN, da x = y ist, welches dazu führt, daß in Schritt ST50 die Spaltenadresse Y auf 0 gesetzt wird. Da in Schritt ST48 ermittelt wird, daß die Reihenadresse X (= 4) größer ist als der Reihenadreßumfang x (= 3), und in Schritt ST51 ermittelt wird, daß der Reihenadreßumfang x gleich dem Spaltenadreßumfang y ist, wird in Schritt ST52 die Reihenadresse X derart festgelegt, daß X = 0 ist. Dann schreitet, da in Schritt ST53 (X, Y) = (0, 0) ist, der Prozeßablauf zu dem Prozeß in Schritt ST54 fort, welcher ermittelt, ob die Daten in allen Adressen korrekt sind.

Da die Schritte nach diesem Schritt, d. h. die Schritte ST10 bis ST30 in Fig. 5, dieselben sind wie die Schritte ST10 bis ST31 in Fig. 2, wird die Erklärung dieser Schritte wegge­ lassen.

Es wird angemerkt, daß in einem Fall wie dem Verfahren gemäß dem zweiten Ausführungsbeispiel, in welchem die Reihenadresse X und die Spaltenadresse Y gleichzeitig um jeweils 1 inkrementiert oder dekrementiert werden, um das 16-Mbit-DRAM 11 zu prüfen, nicht alle Adressen des 16-Mbit-DRAMs geprüft werden. Daher wird die Prüfung des 16-Mbit-DRAMs auch dann nicht beendet, wenn die Daten in bis zu Schritt ST54 geprüften Adressen korrekt waren. Dieses Verfahren wird verwendet, um aus einer Anzahl von Halbleiter-Speicherein­ richtungen schnell Halbleiter-Speichereinrichtungen zu finden, die nicht repariert werden können.

In der vorstehenden Beschreibung des Verfahrens zum Prüfen des 16-Mbit-DRAMs 11 werden die Reihenadresse X und die Spaltenadresse Y gleichzeitig um jeweils 1 inkrementiert. Die Reihenadresse X und die Spaltenadresse Y können jedoch um eine Adresse gleichzeitig dekrementiert werden, nachdem die Reihenadresse X und die Spaltenadresse Y so festgelegt wurden, daß X = x und Y = y sind, welches dieselbe Wirkung erzeugt.

Gemäß dem vorstehend beschriebenen zweiten Ausführungsbei­ spiel prüft die Ermittlungsschaltung 14 Daten in Adressen des 16-Mbit-DRAMs 11 in Einheiten von m × n Bits, um zu ermit­ teln, ob das 16-Mbit-DRAM 11 defekt ist, während die Reihen­ adresse X und die Spaltenadresse Y gleichzeitig um jeweils 1 inkrementiert oder dekrementiert werden. Mit dieser Anordnung ist es möglich, aus einer Anzahl von Proben von 16- Mbit-DRAMs 11 schnell eine Probe eines 16-Mbit-DRAMs 11 zu erfassen, das nicht repariert werden kann, wodurch zum Prüfen der gesamten Anzahl von Proben erforderliche Mannstunden reduziert werden.

Drittes Ausführungsbeispiel

Fig. 7 ist ein Schaltungsdiagramm, das den Aufbau einer durch ein Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung gemäß einem dritten Ausführungsbeispiel verwendeten Prüf­ schaltung zeigt.

Das Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung gemäß dem dritten Ausführungsbeispiel fügt zu dem ersten Ausführungsbeispiel eine weitere Prozedur zum Ermitteln, ob ausgelesene Daten korrekt sind, hinzu, um Sätze von m Bits, die zu prüfen sind, aus denen, die einer erhaltenen Defekt­ adresse entsprechen, einzuengen, unter Verwendung einer jedem Satz gegebenen Nummer bzw. Zahl, wodurch die Anzahl von Prüfungen, die für alle m-Bit-Daten durchgeführt werden müssen, reduziert wird.

Da Komponenten in Fig. 7, welche gleich solchen des in Fig. 1 gezeigten ersten Ausführungsbeispiels sind, mit denselben Bezugszeichen bezeichnet sind, wird die funktionelle Erklärung dieser Komponenten weggelassen und werden nur unterschiedliche Elemente beschrieben. Das Bezugszeichen 31 bezeichnet eine Ermittlungsschaltung zum Ermitteln einer Aufteilungseinheit, durch welche (m × n)-Bit-Daten aufzu­ teilen sind, auf der Grundlage eines von dem Tester gelie­ ferten Datenvergleichs-Auswahlsignals DBS, und zum Ermitteln, ob jedes Teil aufgeteilter Bit-Daten korrekt ist. Die übrigen Konfigurationen sind dieselben wie die des ersten Ausfüh­ rungsbeispiels.

Bei Empfang eines Datenvergleichs-Auswahlsignals DBS teilt die Ermittlungsschaltung 31 gleichzeitig aus dem 16-Mbit-DRAM 11 auf den breiten Datenbus 15 ausgelesene (m × n)-Bit-Daten in Teile auf, von denen jeder eine Anzahl von Bits hat, die um (m × n/k) kleiner als m × n und größer als m sind, um in der Lage zu sein, in Einheiten der vorstehenden Anzahl von Bits zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind. Beispielsweise kann dann, wenn m = 8 und n = 16 sind, ein Wert von 2, 4 oder 8 als Aufteilungszahl k verwendet werden, wodurch eine Einheit (m × n/k) von 8 × 8, 4 × 8 bzw. 2 × 8 Bits erzeugt wird. Diese Einheit wird verwendet, wenn die Korrektheit von Daten ermittelt wird. Es wird angemerkt, daß dann, wenn k = 1 ist, die berechnete Einheit 6 × 8 Bits umfaßt, welche zu der in dem ersten Ausführungsbeispiel verwendeten äquivalent ist.

Nachstehend wird ein Verfahren zum Prüfen einer Halbleiter- Speichereinrichtung gemäß dem dritten Ausführungsbeispiel beschrieben. Fig. 8 und 9 sind Ablaufdiagramme, die die Prozedur eines Verfahrens zum Prüfen einer Halbleiter- Speichereinrichtung gemäß dem dritten Ausführungsbeispiel zeigen.

Da die Schritte ST70 bis ST80 in Fig. 8 dieselben sind wie die Schritte ST10 bis ST20 in Fig. 2, wird die Erklärung dieser Komponenten weggelassen. Der Ablauf von Prozessen in den Schritten ST70 bis ST79 gemäß dem dritten Ausführungs­ beispiel, in welchem die Ermittlungsschaltung 31 ermittelt, ob (m × n)-Bit-Daten korrekt sind, beinhaltet den Prozeß in Schritt ST75, welcher ermittelt, ob defekte Bits korrigiert werden können. Dieser Prozeß zum Ermitteln, ob defekte Bits korrigiert werden können, kann weggelassen werden, wie es bei dem ersten Ausführungsbeispiel der Fall ist.

Schritte ST81 bis ST90 wie nachstehend beschrieben führen einen Prozeß durch, in welchem dann, wenn es eine als defekt ermittelte Adresse gibt, aus der defekten Adresse ausgelesene (m × n)-Bit-Daten in Teile aufgeteilt werden, von denen jeder eine Anzahl von Bits kleiner als m × n und größer als m hat, und die Ermittlungsschaltung 31 ermittelt, ob jeder Teil der aufgeteilten Daten korrekt ist, um die Defektbitinforma­ tion(en) einzuengen bzw. einzugrenzen.

Falls es einen Fehler in in eine Adresse des 16-Mbit-DRAMs 11 geschriebenen Bits gibt (das Ergebnis in Schritt ST80 lautet NEIN), legt der Tester in Schritt ST81 die Reihenadresse X und die Spaltenadresse Y auf der Grundlage der Defektadreß­ information fest.

Um die Daten in das 16-Mbit-DRAM 11 zu schreiben, gibt der Tester ein Adreßsignal TADI, welches die Reihenadresse X und die Spaltenadresse Y angibt, und ein niedrigpegeliges Adreß­ taktsignal TAS- in die entsprechenden Anschlüsse des 16-Mbit- DRAMs 11 ein. Das aktuelle Adreßsignal TADI wird zu einem Zeitpunkt gemäß dem Adreßtaktsignal TAS- in das 16-Mbit-DRAM 11 eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das 16-Mbit-DRAM 11 gibt der Tester ein niedrig­ pegeliges Schreibsteuersignal TW- aus, so daß infolgedessen in einem Schritt ST82 (m × n)-Bit-Daten, die aus dem Ausgang Q (7 : 0) des D-Flipflops 12 auf den breiten Datenbus 15 ausge­ geben wurden, über den Anschluß DQ (127 : 0) in einen durch das Adreßsignal TADI spezifizierten Speicherbereich (X, Y) in dem 16-Mbit-DRAM 11 geschrieben werden.

Um die in das 16-Mbit-DRAM 11 geschriebenen Daten auszulesen, gibt der Tester ein Adreßsignal TADI, welches die Reihen­ adresse X und die Spaltenadresse Y angibt, und ein niedrigpe­ geliges Adreßtaktsignal TAS- in die entsprechenden Anschlüsse des 16-Mbit-DRAMs 11 ein. Das aktuelle Adreßsignal TADI wird zu einem Zeitpunkt gemäß dem Adreßtaktsignal TAS- in das 16- Mbit-DRAM 11 eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das 16-Mbit-DRAM 11 gibt der Tester ein niedrigpegeliges Ausgangssteuersignal TOE- aus, so daß infol­ gedessen in einem Schritt ST83 die (m × n)-Bit-Daten, die in den durch das eingeleitete Adreßsignal TADI spezifizierten Speicherbereich (X, Y) in dem 16-Mbit-DRAM 11 geschrieben worden waren und die als fehlerhaft ermittelt wurden, aus dem Ausgang DQ (127 : 0) auf den breiten Datenbus gleichzeitig aus­ gelesen werden.

Der Tester legt 0 für die Zahl K fest, welche eine Zahl angibt, die einem Teil von (m × n)-Bit-Daten gegeben wird, die als Ergebnis des Aufteilens (m × n)-Bit-Daten in k Teile erhalten werden. Die Ermittlungsschaltung 31 empfängt aus dem 16-Mbit-DRAM 11 ausgelesene (m × n)-Bit-Daten und die ent­ sprechenden geschriebenen (m × n)-Bit-Daten, die von dem Ausgang Q (7 : 0) des D-Flipflops 12 zugeführt werden, über die Datenleitungen 17. Die Ermittlungsschaltung 31 wählt in einem Schritt ST84 einen Teil von (m × n/k)-Bit-Daten, der durch die Zahl K ( = 0) angegeben wird, gemäß einem von dem Tester ausgegebenen Datenvergleichs-Auswahlsignal DBS aus. Dann vergleicht in einem Schritt ST85 die Ermittlungsschaltung 31 den ausgewählten Teil von (m × n/k)-Bit-Daten, die aus dem 16-Mbit-DRAM 11 ausgelesen wurden, mit den entsprechenden geschriebenen Daten, die von dem D-Flipflop 12 ausgegeben wurden, und gibt ein Ermittlungssignal TDEC an, welches das Vergleichsergebnis anzeigt. Das Ermittlungssignal TDEC wird in den Tester eingegeben, und falls das Ermittlungssignal TDEC anzeigt, daß der ausgewählte Teil von (m × n/k)-Bit- Daten fehlerhaft ist, führt der Tester eine vorbestimmte Verarbeitung durch.

Das heißt, falls in Schritt ST85 ermittelt wird, daß der ausgewählte Teil von (m × n/k)-Bit-Daten fehlerhaft ist, erhält der Tester in einem Schritt ST86 die Zahl K (in diesem Fall ist K = 0), die die dem ausgewählten Teil von (m × n/k)- Bit-Daten gegeben wurde, um die Defektbitinformation(en) einzuengen. Um den nächsten Teil von (m × n/k)-Bit-Daten zu prüfen, inkrementiert der Tester in einem Schritt ST87 die Zahl K (welche eine Nummer angibt, die einem Teil von (m × n/k)-Bit-Daten gegeben wurde, die als Ergebnis des Aufteilens von (m × n)-Bit-Daten in k Teile erhalten wurden, wie vorstehend beschrieben) um 1, und ermittelt in einem Schritt ST88, ob die Zahl K gleich oder größer als k ist.

Andererseits inkrementiert dann, wenn in Schritt ST85 auf der Grundlage des Ermittlungssignals TDEC ermittelt wird, daß der ausgewählte Teil von (m × n/k)-Bit-Daten korrekt ist, in Schritt ST88 die Zahl K um 1, um den nächsten Teil von (m × n/k)-Bit-Daten zu prüfen, und ermittelt, ob die Zahl K gleich oder größer als k ist. Falls die Zahl K kleiner ist als k, wählt die Ermittlungsschaltung 31 in einem Schritt ST89 den K-ten (die aktualisierte Zahl K) Teil von (m × n/k)- Bit-Daten, ermittelt durch Vergleich, ob der K-te Teil von (m × n/k)-Bit-Daten korrekt ist, und gibt das Vergleichs­ ergebnis als Ermittlungssignal TDEC aus. Der Tester empfängt dann das Ermittlungssignal TDEC und engt die Defektbitinfor­ mation(en) ein. Der vorstehende Prozeß wird durch den Ablauf der Schritte ST85 bis ST89 durchgeführt. Falls ermittelt wird, daß die Zahl K (welche eine Nummer angibt, die einem Teil von (m × n/k)-Bit-Daten gegeben wurde, die als Ergebnis des Aufteilens von (m × n)-Bit-Daten in k Teile erhalten wurden, wie vorstehend beschrieben) gleich oder größer als k ist, ermittelt der Tester in einem Schritt ST90, ob die Daten in allen Defektadressen geprüft wurden.

Falls noch nicht alle Adressen geprüft wurden, wird der nachfolgende Prozeß in den Schritten ST81 bis ST90 durchgeführt. Der Tester leitet ein Adreßsignal TADI, das eine Reihenadresse X und eine Spaltenadresse Y angibt, die auf der Grundlage der Defektadreßinformation als defekt ermittelt wurden, in Übereinstimmung mit einem Adreßtakt­ signal TAS- in das 16-Mbit-DRAM 11 ein, und schreibt und liest dann (m × n)-Bit-Daten aus; die Ermittlungsschaltung 31 ermittelt, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind; und der Tester engt die Defektbitinformation(en) ein, d. h. erhält die Zahl K, die die Nummer anzeigt, die einem fehlerhaften Teil von (m × n/k)-Bit-Daten gegeben wurde, falls solche vorhanden sein sollten.

Falls in Schritt ST90 in Fig. 8 ermittelt wird, daß alle Defektadressen geprüft wurden, legt der Tester in einem in Fig. 9 gezeigten Schritt ST91 eine Reihenadresse X und eine Spaltenadresse Y auf der Grundlage eingeengter Defektadreß­ information fest. Um (m × n)-Bit-Daten in das 16-Mbit-DRAM 11 zu schreiben, gibt der Tester ein Adreßsignal TADI, welches die Reihenadresse X und die Spaltenadresse Y angibt, sowie ein niedrigpegeliges Adreßtaktsignal TAS- in die ent­ sprechenden Anschlüsse des 16-Mbit-DRAMs ein. Das aktuelle Adreßsignal TADI wird in das 16-Mbit-DRAM 11 zu einem Zeitpunkt gemäß dem Adreßtaktsignal TAS- eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das 16- Mbit-DRAM 11 gibt der Tester ein niedrigpegeliges Schreib­ steuersignal TW- aus, so daß infolgedessen in einem Schritt ST92 (m × n)-Bit-Daten, die aus dem Ausgang Q (7 : 0) des D- Flipflops 12 ausgegeben wurden, über den Anschluß DQ (127 : 0) in einen durch das Adreßsignal TADI spezifizierten Speicher­ bereich (X, Y) des 16-Mbit-DRAMs geschrieben werden.

Um die in das 16-Mbit-DRAM 11 geschriebenen Daten auszulesen, gibt der Tester ein Adreßsignal TADI, das die Reihenadresse X und die Spaltenadresse Y angibt, sowie ein niedrigpegeliges Adreßtaktsignal TAS- in die entsprechenden Anschlüsse des 16- Mbit-DRAMs 11 ein. Das aktuelle Adreßsignal TADI wird zum einem Zeitpunkt gemäß dem Adreßtaktsignal TAS- in das 16- Mbit-DRAM 11 eingeleitet. Zum Zeitpunkt der Einleitung des Adreßsignals TADI in das 16-Mbit-DRAM 11 gibt der Tester ein niedrigpegeliges Ausgangssteuersignal TOE- aus, so daß infolgedessen in einem Schritt ST93 die (m × n)-Bit-Daten, die in den Speicherbereich (X, Y) in dem 16-Mbit-DRAM geschrieben worden waren und die als fehlerhaft ermittelt wurden, gleichzeitig aus dem Anschluß DQ (127 : 0) auf den breiten Datenbus 15 ausgelesen werden.

In einem Schritt ST94 ermittelt der Tester die Zahl N, welche die Nummer angibt, die einem Satz von m zu prüfenden Bits gegeben wurde und die aus m × n Bits auf der Grundlage eingeengter Defektbitinformation(en) ausgewählt sind, das heißt die Zahl K, welche eine Nummer angibt, die einem Teil von (m × n/k)-Bit-Daten gegeben wurde, der als Ergebnis der Aufteilung von (m × n)-Bit-Daten in k Teile erhalten wurde. Der Multiplexer 13 wählt den Satz von m Bits, der durch die Zahl N angegeben ist, in Übereinstimmung mit einem Ausgangsdaten-Auswahlsignal TSEL, welches von dem Tester ausgegeben wird und der Zahl N entspricht, aus und gibt den ausgewählten Satz von m Bits als Ausgangsdaten TDO aus. In einem Schritt ST95 empfängt der Tester die m-Bit-Ausgangs­ daten TDO und vergleicht sie mit ihrem erwarteten Wert. Falls aus dem Vergleichsergebnis ermittelt wird, daß die Ausgangs­ daten fehlerhaft sind, erhält der Tester in einem Schritt ST96 die Defektbitinformation(en), das heißt die Zahl N, und ermittelt in einem Schritt ST97, ob die defekten Bits korrigiert werden können.

Die Ermittlung, ob die defekten Bits korrigiert werden können, wird auf dieselbe Art und Weise durchgeführt, wie sie in dem vorstehenden Schritt ST29 erfolgt. Falls in Schritt ST95 aus dem Vergleichsergebnis der m-Bit-Ausgangsdaten mit ihrem erwarteten Wert ermittelt wird, daß die Daten korrekt sind, oder in Schritt ST97 ermittelt wird, daß die defekten Bits korrigiert werden können, ermittelt der Tester in Schritt ST98, ob alle Schritte ST94 bis ST97 für alle Sätze von m Bits, von denen jeder jeder Zahl N entspricht, durchgeführt wurden. Falls in Schritt ST97 ermittelt wird, daß die defekten Bits nicht korrigiert werden können, beendet der Tester die Prüfung dieses 16-Mbit-DRAMs 11.

Falls in Schritt ST98 ermittelt wird, daß alle Sätze von m Bits, von denen jeder jeder Zahl N entspricht, auf Korrekt­ heit geprüft wurden, ermittelt der Tester in einem Schritt ST99, ob die Daten in allen defekten Adressen auf Korrektheit geprüft wurden. Falls in Schritt ST98 noch nicht alle Sätze von m Bits, von denen jeder jeder Zahl N entspricht, auf Korrektheit geprüft wurden, ermittelt der Tester die Zahl N, welche die Nummer angibt, die dem nächsten Satz von m zu prüfenden Bits gegeben wurde und die aus den m × n Bits auf der Grundlage der eingeengten Defektbitinformation(en) ausgewählt sind, das heißt die Zahl K, die eine Nummer angibt, die einem Teil von (m × n/k)-Bitdaten gegeben wurde, die als Ergebnis der Aufteilung von (m × n)-Bit-Daten in k Teile erhalten wurden, vergleicht den Satz von m Bits (den nächsten Satz von m Bits), der durch die Zahl N angegeben ist, mit ihren erwarteten Werten, erhält die Defektbitinfor­ mation(en), falls der Satz von m Bits fehlerhaft ist, usw. in Schritten ST94 bis ST97.

Falls in Schritt ST99 ermittelt wird, daß die Daten in allen defekten Adressen auf Korrektheit geprüft wurden, beendet der Tester die Prüfung des 16-Mbit-DRAMs 11. Falls ermittelt wird, daß die Daten in allen defekten Adressen noch nicht auf Korrektheit geprüft wurden, ermittelt andererseits der Tester die Reihenadresse X und die Spaltenadresse Y auf der Grund­ lage der eingeengten Defektadreßinformation und die Zahl N, welche die einem Satz von zu prüfenden m Bits gegeben wurde, vergleicht den Satz von m Bits mit ihren erwarteten Werten, erhält die Defektbitinformation(en), falls der Satz von m Bits fehlerhaft ist, usw. in Schritten ST91 bis ST99.

Nebenbei bemerkt prüft in der vorstehenden Beschreibung des dritten Ausführungsbeispiels die Ermittlungsschaltung 31 Daten in allen Adressen des 16-Mbit-DRAMs 11 auf Korrektheit in Einheiten von m × n Bits durch Inkrementieren oder Dekrementieren der Spaltenadresse Y um jeweils 1 für jede Spalte, um die Prüfung durchzuführen. Die Reihenadresse X und die Spaltenadresse Y können jedoch gleichzeitig um jeweils 1 inkrementiert oder dekrementiert werden, mit derselben Wirkung wie die, die in dem zweiten Ausführungsbeispiel erhalten wird.

Es wird angemerkt, daß die Reihenadresse X allein um jeweils eins für jede Reihe inkrementiert oder dekrementiert werden kann, wodurch dieselbe Wirkung erzeugt wird wie diejenige, die in dem ersten Ausführungsbeispiel erhalten wird.

Wie vorstehend beschrieben wurde, fügt das dritte Ausfüh­ rungsbeispiel, um zu ermitteln, ob das 16-Mbit-DRAM defekt ist, dem ersten Ausführungsbeispiel einen Prozeß hinzu, in welchem die Ermittlungsschaltung 31 Daten in allen Adressen des 16-Mbit-DRAMs 11 auf Korrektheit in Einheiten von m × n Bits prüft, und prüft die Ermittlungsschaltung 31 Daten in der defekten Adresse in Einheiten von einer Anzahl von Bits kleiner als m × n und größer als m in Schritten ST81 bis ST90 in Fig. 8. Mit dieser Anordnung ist es möglich, in den Schritten ST85 und ST86 die Zahl K zu erhalten, welche die Nummer angibt, die einem Teil von in Einheiten von m Bits zu prüfenden (m × n/k)-Bit-Daten gegeben wurde. Folglich ist es nur notwendig, Sätze von m Bits zu prüfen bzw. testen, die durch jede Zahl N angegeben wird, die in Defektbitinforma­ tion(en) enthalten ist, angegeben durch jede Zahl K, wodurch es möglich ist, die Anzahl durchzuführender Prüfungen auf eine Anzahl kleiner als n für jedes (m × n)-Bit-Datum zu reduzieren.

Wie vorstehend beschrieben wurde, prüft gemäß einem Gesichts­ punkt der Erfindung ein Verfahren zum Prüfen einer Halblei­ ter-Speichereinrichtung eine Halbleiter-Speichereinrichtung mit einem (m × n)-Bit breiten Datenbus und beinhaltet einen ersten Prozeß und einen zweiten Prozeß, wobei der erste Pro­ zeß die folgenden Schritte umfaßt: Auslesen von (m × n)-Bit- Daten, die in jede Adresse der Halbleiter-Speichereinrichtung geschrieben sind; Vergleichen der ausgelesenen (m × n)-Bit- Daten mit den entsprechenden (m × n)-Bit-Daten vor deren ge­ schriebenem Zustand, um zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind; falls ermittelt wird, daß die ausgelesenen (m × n)-Bit-Daten fehlerhaft sind, Erhalten ei­ ner Adresse entsprechend den fehlerhaften Daten als Defekt­ adresse; und Beenden der Prüfung der Halbleiter-Speicherein­ richtung falls ermittelt wird, daß die ausgelesenen (m × n)- Bit-Daten aus allen Adressen der Halbleiter-Speichereinrich­ tung korrekt sind und wobei der zweite Prozeß die folgenden Schritte umfaßt: Schreiben von (m × n)-Bit-Daten in die er­ haltene Defektadresse und dann Auslesen der geschriebenen (m × n)-Bit-Daten; und Vergleichen aller m-Bit-Daten, die die ausgelesenen (m × n)-Bit-Daten bilden, mit einem erwarteten Wert eines vorbestimmten m-Bit-Datums, um zu ermitteln, ob alle m-Bit-Daten, die die ausgelesenen (m × n)-Bit-Daten bil­ den, korrekt sind. Demgemäß ist es bei einer Halbleiter- Speichereinrichtung, deren Daten in allen ihren Adressen kor­ rekt sein sollen, nicht notwendig, alle m-Bit-Daten mit ihren erwarteten Werten zu vergleichen und zu ermitteln, ob defekte Bits korrigiert werden können, und ist es dann, wenn eine de­ fekte Adresse gefunden wurde, lediglich notwendig, Daten in der defekten Adresse allein in Einheiten von m Bits zu prü­ fen, wodurch es möglich wird, zum Prüfen eines Halbleiter- Speichereinrichtung erforderliche Mannstunden beträchtlich zu reduzieren.

Gemäß einem weiteren Gesichtspunkt der Erfindung prüft ein Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung ei­ ne Halbleiter-Speichereinrichtung mit einem (m × n)-Bit brei­ ten Datenbus und beinhaltet einen ersten Prozeß und einen zweiten Prozeß, wobei der erste Prozeß die folgenden Schritte umfaßt: Auslesen von (m × n)-Bit-Daten, die in jede Adresse der Halbleiter-Speichereinrichtung geschrieben sind; Verglei­ chen der ausgelesenen (m × n)-Bit-Daten mit den entsprechen­ den (m × n)-Bit-Daten vor deren geschriebenem Zustand, um zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind; falls ermittelt wird, daß die ausgelesenen (m × n)-Bit- Daten fehlerhaft sind, Erhalten einer Adresse entsprechend den fehlerhaften Daten als Defektadresse; und Beenden der Prüfung der Halbleiter-Speichereinrichtung falls ermittelt wird, daß die ausgelesenen (m × n)-Bit-Daten aus allen Adres­ sen der Halbleiter-Speichereinrichtung korrekt sind; und wo­ bei der zweite Prozeß die folgenden Schritte umfaßt: Schrei­ ben von (m × n)-Bit-Daten in die erhaltene Defektadresse und dann Auslesen der geschriebenen (m × n)-Bit-Daten; Aufteilen der ausgelesenen (m × n)-Bit-Daten in Teile, von denen jeder eine Anzahl von Bits kleiner als m × n und größer als m hat; Vergleichen jedes Teils der aufgeteilten ausgelesenen Daten mit dieser Anzahl von Bits mit einem entsprechenden Teil von Daten, der als Ergebnis der Aufteilung der (m × n)-Bit-Daten vor deren geschriebenem Zustand in Teile mit jeweils dieser Anzahl von Bits erhalten wurde, um zu ermitteln, ob jeder Teil der aufgeteilten ausgelesenen Daten korrekt ist; und Vergleichen aller m-Bit-Daten, die einen fehlerhaften Teil der aufgeteilten ausgelesenen Daten mit dieser Anzahl von Bits bilden, mit einem erwarteten Wert eines vorbestimmten m- Bit-Datums, um zu ermitteln, ob alle m-Bit-Daten, die den fehlerhaften Teil der aufgeteilten ausgelesenen Daten bilden, korrekt sind. Demgemäß ist es, da die jedem Teil von Daten, der als Ergebnis der Aufteilung von m × n-Bit-Daten in Teile erhalten wird, gegebene Nummer gewonnen werden kann, möglich, mögliche fehlerhafte Teile von m-Bit-Daten einzuengen bzw. einzugrenzen und die Anzahl der in Einheiten von m Bits für eine Adresse einer Halbleiter-Speichereinrichtung durchzufüh­ renden Prüfungen auf eine Anzahl kleiner als n zu reduzieren, wodurch die zum Prüfen einer Halbleiter-Speichereinrichtung erforderliche Anzahl von Mannstunden weiter reduziert wird.

Bevorzugt ist das erstgenannte Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung derart ausgestaltet, daß der erste Prozeß jede Adresse der Halbleiter-Speichereinrichtung durch Erhöhen oder Verringern einer Reihenadresse der Halb­ leiter-Speichereinrichtung um jeweils eine Adresse für jede Reihe oder durch Erhöhen oder Verringern einer Spaltenadresse der Halbleiter-Speichereinrichtung um jeweils eine Adresse für jede Spalte spezifiziert, um die Halbleiter-Speicherein­ richtung zu prüfen. Demgemäß ist es, da Adressen in einer Richtung sequentiell bzw. aufeinanderfolgend auf Korrektheit geprüft werden, möglich, einen linearen Fehlermodus in Spei­ cherzellen zu finden.

Weiter bevorzugt ist das erstgenannte Verfahren zu 05511 00070 552 001000280000000200012000285910540000040 0002010108044 00004 05392m Prüfen einer Halbleiter-Speichereinrichtung derart ausgestaltet, daß das Verfahren ferner einen dritten Prozeß beinhaltet, der vor dem ersten Prozeß verwendet wird, wobei der dritte Prozeß die folgenden Schritte umfaßt: Spezifizieren jeder Adresse der Halbleiter-Speichereinrichtung durch Erhöhen oder Verringern sowohl einer Reihenadresse als auch einer Spaltenadresse der Halbleiter-Speichereinrichtung gleichzeitig um jeweils eine Adresse; Auslesen von (m × n)-Bit-Daten, die in jede Adresse der Halbleiter-Speichereinrichtung geschrieben sind; Verglei­ chen der ausgelesenen (m × n)-Bit-Daten mit den entsprechen­ den (m × n)-Bit-Daten vor deren geschriebenem Zustand, um zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind; falls ermittelt wird, daß die ausgelesenen (m × n)-Bit- Daten fehlerhaft sind, Erhalten einer Adresse entsprechend den fehlerhaften Daten als Defektadresse und Ermitteln, ob defekte Speicherzellen entsprechend der Defektadresse durch Ersetzen der defekten Speicherzellen durch redundante Spei­ cherzellen der Halbleiter-Speichereinrichtung repariert wer­ den können; und Beenden der Prüfung der Halbleiter-Speicher­ einrichtung, falls ermittelt wird, daß die defekten Speicher­ zellen nicht repariert werden können. Demgemäß ist es mög­ lich, aus einer Anzahl von Halbleiter-Speichereinrichtungen schnell defekte Halbleiter-Speichereinrichtungen zu finden, die nicht repariert werden können, wodurch die Gesamtzahl der zum Prüfen einer Anzahl von Halbleiter-Speichereinrichtung erforderlichen Mannstunden reduziert wird.

Vorteilhaft ist bei dem erstgenannten Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung, daß der erste Prozeß ferner den folgenden Schritt umfaßt: Ermitteln, ob defekte Speicherzellen entsprechend der Defektadresse durch Ersetzen der defekten Speicherzellen durch redundante Speicherzellen der Halbleiter-Speichereinrichtung repariert werden können, falls ermittelt wird, daß in einer vorbestimmten Adresse ge­ speicherte (m × n)-Bit-Daten fehlerhaft sind. Demgemäß ist es möglich, eine Halbleiter-Speichereinrichtung mit einigen de­ fekten Speicherzellen durch Ersetzen der defekten Speicher­ zellen durch redundante Speicherzellen zu reparieren und die Halbleiter-Speichereinrichtung mit ihrer angegebenen Nennka­ pazität zu verwenden, wodurch der Ertrag der Halbleiter- Speichereinrichtung verbessert wird.

Weiter vorteilhaft ist bei dem erstgenannten Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung, daß der zweite Prozeß ferner den folgenden Schritt umfaßt: falls aus dem Vergleich von m-Bit-Daten mit einem erwarteten Wert eines vorbestimmten m-Bit-Datums ermittelt wird, daß die erstge­ nannten m-Bit-Daten fehlerhaft sind, Ermitteln, ob defekte Speicherzellen entsprechend den fehlerhaften m-Bit-Daten durch Ersetzen der defekten Speicherzellen durch redundante Speicherzellen der Halbleiter-Speichereinrichtung repariert werden können. Demgemäß ist es möglich, eine Halbleiter- Speichereinrichtung mit einigen defekten Speicherzellen durch Ersetzen der defekten Speicherzellen durch redundante Spei­ cherzellen zu reparieren und die Halbleiter-Speichereinrich­ tung mit ihrer angegebenen Nennkapazität zu verwenden, wo­ durch der Ertrag der Halbleiter-Speichereinrichtung verbes­ sert wird.

In einer Weiterbildung des Verfahrens zum Prüfen einer Halb­ leiter-Speichereinrichtung kann in dem Fall, in dem der erste Prozeß, der zweite Prozeß oder der dritte Prozeß ermittelt, daß eine Halbleiter-Speichereinrichtung, die einige defekte Speicherzellen entsprechend einer Defektadresse oder fehler­ hafte m-Bit-Daten aufweist, durch Ersetzen der defekten Spei­ cherzellen mit redundanten Speicherzellen der Halbleiter- Speichereinrichtung repariert werden kann, dann, wenn die An­ zahl der defekten Speicherzellen kleiner ist als die Anzahl der redundanten Speicherzellen, ermittelt werden, daß die de­ fekte Halbleiter-Speichereinrichtung repariert werden kann. Demgemäß ist es möglich, eine Halbleiter-Speichereinrichtung mit einigen defekten Speicherzellen durch Ersetzen der defek­ ten Speicherzellen durch redundante Speicherzellen zu repa­ rieren und die Halbleiter-Speichereinrichtung mit ihrer ange­ gebenen Nennkapazität zu verwenden, wodurch der Ertrag der Halbleiter-Speichereinrichtung verbessert wird.

Wie vorstehend beschrieben wurde, umfaßt somit ein Verfahren zum Prüfen einer Halbleiter-Speichereinrichtung gemäß einem Ausführungsbeispiel die Schritte des Prüfens von Daten in al­ len Adressen der Halbleiter-Speichereinrichtung (5) auf Rich­ tigkeit in Einheiten von m × n Bits; Beendens, falls ermit­ telt wird, daß die Daten in der gesamten Halbleiter-Speicher­ einrichtung korrekt sind; falls es eine fehlerhafte Adresse gibt, Vergleichens aller m-Bit-Daten, die die (m × n)-Bit- Daten bilden, entsprechend der fehlerhaften Adresse mit dem erwarteten Wert; und falls das Vergleichsergebnis anzeigt, daß die m-Bit-Daten fehlerhaft sind, Ermittelns, ob die feh­ lerhafte Halbleiter-Speichereinrichtung repariert werden kann. Aufgrund dieses Schrittes können Mannstunden, die zum Prüfen einer Halbleiter-Speichereinrichtung 5 mit einem (m × n)-breiten Datenbus 15 erforderlich sind, beträchtlich verringert werden.

Claims (12)

1. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung, dadurch gekennzeichnet, daß das Verfahren eine Halblei­ ter-Speichereinrichtung (5) mit einem (m × n)-Bit breiten Da­ tenbus (15) prüft und einen ersten Prozeß und einen zweiten Prozeß beinhaltet, wobei der erste Prozeß die folgenden Schritte umfaßt:
Auslesen von (m × n)-Bit-Daten, die in jede Adresse der Halbleiter-Speichereinrichtung (5) geschrieben sind;
Vergleichen der ausgelesenen (m × n)-Bit-Daten mit den entsprechenden (m × n)-Bit-Daten vor deren geschriebenem Zu­ stand, um zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind;
falls ermittelt wird, daß die ausgelesenen (m × n)-Bit- Daten fehlerhaft sind,
Erhalten einer Adresse entsprechend den fehlerhaften Daten als Defektadresse; und
Beenden der Prüfung der Halbleiter-Speichereinrichtung (5) falls ermittelt wird, daß die ausgelesenen (m × n)-Bit- Daten aus allen Adressen der Halbleiter-Speichereinrichtung (5) korrekt sind; und
wobei der zweite Prozeß die folgenden Schritte umfaßt:
Schreiben von (m × n)-Bit-Daten in die erhaltene Defek­ tadresse und dann Auslesen der geschriebenen (m × n)-Bit- Daten; und
Vergleichen aller m-Bit-Daten, die die ausgelesenen (m × n)-Bit-Daten bilden, mit einem erwarteten Wert eines vorbe­ stimmten m-Bit-Datums, um zu ermitteln, ob alle m-Bit-Daten, die die ausgelesenen (m × n)-Bit-Daten bilden, korrekt sind.

2. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung, dadurch gekennzeichnet, daß das Verfahren eine Halblei­ ter-Speichereinrichtung (5) mit einem (m × n)-Bit breiten Da­ tenbus (15) prüft und einen ersten Prozeß und einen zweiten Prozeß beinhaltet,
wobei der erste Prozeß die folgenden Schritte umfaßt:
Auslesen von (m × n)-Bit-Daten, die in jede Adresse der Halbleiter-Speichereinrichtung (5) geschrieben sind;
Vergleichen der ausgelesenen (m × n)-Bit-Daten mit den entsprechenden (m × n)-Bit-Daten vor deren geschriebenem Zu­ stand, um zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind;
falls ermittelt wird, daß die ausgelesenen (m × n)-Bit- Daten fehlerhaft sind,
Erhalten einer Adresse entsprechend den fehlerhaften Daten als Defektadresse; und
Beenden der Prüfung der Halbleiter-Speichereinrichtung (5) falls ermittelt wird, daß die ausgelesenen (m × n)-Bit- Daten aus allen Adressen der Halbleiter-Speichereinrichtung (5) korrekt sind; und
wobei der zweite Prozeß die folgenden Schritte umfaßt:
Schreiben von (m × n)-Bit-Daten in die erhaltene Defek­ tadresse und dann Auslesen der geschriebenen (m × n)-Bit- Daten;
Aufteilen der ausgelesenen (m × n)-Bit-Daten in Teile, von denen jedes eine Anzahl von Bits kleiner als m × n und größer als m hat;
Vergleichen jedes Teils der aufgeteilten ausgelesenen Daten mit dieser Anzahl von Bits mit einem entsprechenden Teil von Daten, der als Ergebnis der Aufteilung der (m × n)- Bit-Daten vor deren geschriebenem Zustand in Teile mit je­ weils dieser Anzahl von Bits erhalten wurde, um zu ermitteln, ob jeder Teil der aufgeteilten ausgelesenen Daten korrekt ist; und
Vergleichen aller m-Bit-Daten, die einen fehlerhaften Teil der aufgeteilten ausgelesenen Daten mit dieser Anzahl von Bits bilden, mit einem erwarteten Wert eines vorbestimm­ ten m-Bit-Datums, um zu ermitteln, ob alle m-Bit-Daten, die den fehlerhaften Teil der aufgeteilten ausgelesenen Daten bilden, korrekt ist.

3. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Prozeß jede Adresse der Halbleiter-Speichereinrichtung durch Erhöhen oder Verringern einer Reihenadresse der Halbleiter- Speichereinrichtung (5) um jeweils eine Adresse für jede Rei­ he oder durch Erhöhen oder Verringern einer Spaltenadresse der Halbleiter-Speichereinrichtung um jeweils eine Adresse für jede Spalte spezifiziert, um die Halbleiter-Speicherein­ richtung (5) zu prüfen.

4. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung (5) nach Anspruch 1, dadurch gekennzeichnet, daß das Verfahren ferner einen dritten Prozeß beinhaltet, der vor dem ersten Prozeß verwendet wird, wobei der dritte Prozeß die folgenden Schritte umfaßt:
Spezifizieren jeder Adresse der Halbleiter-Speicherein­ richtung durch Erhöhen oder Verringern sowohl einer Reihena­ dresse als auch einer Spaltenadresse der Halbleiter-Speicher­ einrichtung gleichzeitig um jeweils eine Adresse;
Auslesen von (m × n)-Bit-Daten, die in jede Adresse der Halbleiter-Speichereinrichtung (5) geschrieben sind;
Vergleichen der ausgelesenen (m × n)-Bit-Daten mit den entsprechenden (m × n)-Bit-Daten vor deren geschriebenem Zu­ stand, um zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind;
falls ermittelt wird, daß die ausgelesenen (m × n)-Bit- Daten fehlerhaft sind, Erhalten einer Adresse entsprechend den fehlerhaften Daten als Defektadresse und Ermitteln, ob defekte Speicherzellen entsprechend der Defektadresse durch Ersetzen der defekten Speicherzellen durch redundante Spei­ cherzellen der Halbleiter-Speichereinrichtung repariert wer­ den können; und
Beenden der Prüfung der Halbleiter-Speichereinrichtung (5), falls ermittelt wird, daß die defekten Speicherzellen nicht repariert werden können.

5. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Prozeß ferner den folgenden Schritt umfaßt:
Ermitteln, ob defekte Speicherzellen entsprechend der Defektadresse durch Ersetzen der defekten Speicherzellen durch redundante Speicherzellen der Halbleiter-Speicherein­ richtung repariert werden können, falls ermittelt wird, daß in einer vorbestimmten Adresse gespeicherte (m × n)-Bit-Daten fehlerhaft sind.

6. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Prozeß ferner den folgenden Schritt umfaßt:
falls aus dem Vergleich von m-Bit-Daten mit einem erwar­ teten Wert eines vorbestimmten m-Bit-Datums ermittelt wird, daß die erstgenannten m-Bit-Daten fehlerhaft sind, Ermitteln, ob defekte Speicherzellen entsprechend den fehlerhaften m- Bit-Daten durch Ersetzen der defekten Speicherzellen durch redundante Speicherzellen der Halbleiter-Speichereinrichtung (5) repariert werden können.

7. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung nach Anspruch 4, dadurch gekennzeichnet, daß in dem Fall, in dem der erste Prozeß, der zweite Prozeß oder der dritte Prozeß ermittelt, daß eine Halbleiter-Speicherein­ richtung, die einige defekte Speicherzellen entsprechend ei­ ner Defektadresse oder fehlerhafte m-Bit Daten aufweist, durch Ersetzen der defekten Speicherzellen mit redundanten Speicherzellen der Halbleiter-Speichereinrichtung (5) repa­ riert werden kann, dann, wenn die Anzahl der defekten Spei­ cherzellen kleiner ist als die Anzahl der redundanten Spei­ cherzellen, ermittelt wird, daß die defekte Halbleiter- Speichereinrichtung (5) repariert werden kann.

8. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung nach Anspruch 2, dadurch gekennzeichnet, daß der erste Prozeß jede Adresse der Halbleiter-Speichereinrichtung (5) durch Erhöhen oder Verringern einer Reihenadresse der Halb­ leiter-Speichereinrichtung um jeweils eine Adresse für jede Reihe oder durch Erhöhen oder Verringern einer Spaltenadresse um jeweils eine Adresse für jede Spalte spezifiziert, um die Halbleiter-Speichereinrichtung zu prüfen.

9. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung nach Anspruch 2, dadurch gekennzeichnet, daß das Verfah­ ren ferner einen dritten Prozeß beinhaltet, der vor dem er­ sten Prozeß verwendet wird, wobei der dritte Prozeß die fol­ genden Schritte umfaßt:
Spezifizieren jeder Adresse der Halbleiter-Speicherein­ richtung durch Erhöhen oder Verringern sowohl einer Reihena­ dresse als auch einer Spaltenadresse der Halbleiter-Speicher­ einrichtung gleichzeitig um jeweils eine Adresse;
Auslesen von (m × n)-Bit-Daten, die in jede Adresse der Halbleiter-Speichereinrichtung (5) geschrieben sind;
Vergleichen der ausgelesenen (m × n)-Bit-Daten mit den entsprechenden (m × n)-Bit-Daten vor deren geschriebenem Zu­ stand, um zu ermitteln, ob die ausgelesenen (m × n)-Bit-Daten korrekt sind;
falls ermittelt wird, daß die ausgelesenen (m × n)-Bit- Daten fehlerhaft sind, Erhalten einer Adresse entsprechend den fehlerhaften Daten als Defektadresse und Ermitteln, ob defekte Speicherzellen entsprechend der Defektadresse durch Ersetzen der defekten Speicherzellen durch redundante Spei­ cherzellen der Halbleiter-Speichereinrichtung repariert wer­ den können; und
Beenden der Prüfung der Halbleiter-Speichereinrichtung (5) falls ermittelt wird, daß die defekten Speicherzellen nicht repariert werden können.

10. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung nach Anspruch 2, dadurch gekennzeichnet, daß der erste Prozeß ferner den folgenden Schritt umfaßt:
Ermitteln, ob defekte Speicherzellen entsprechend der Defektadresse durch Ersetzen der defekten Speicherzellen durch redundante Speicherzellen der Halbleiter-Speicherein­ richtung (5) repariert werden können, falls ermittelt wird, daß in einer vorbestimmten Adresse gespeicherte (m × n)-Bit- Daten fehlerhaft sind.

11. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung nach Anspruch 2, dadurch gekennzeichnet, daß der zweite Prozeß ferner den folgenden Schritt umfaßt:
falls aus dem Vergleich von m-Bit-Daten mit einem erwar­ teten Wert eines vorbestimmten m-Bit-Datums ermittelt wird, daß die erstgenannten m-Bit-Daten fehlerhaft sind,
Ermitteln, ob defekte Speicherzellen entsprechend den fehlerhaften m- Bit-Daten durch Ersetzen der defekten Speicherzellen durch redundante Speicherzellen der Halbleiter-Speichereinrichtung (5) repariert werden können.

12. Verfahren zum Prüfen einer Halbleiter-Speichereinrich­ tung nach Anspruch 9, dadurch gekennzeichnet, daß in dem Fall, in dem der erste Prozeß, der zweite Prozeß oder der dritte Prozeß ermittelt, daß eine Halbleiter-Speicherein­ richtung (5), die einige defekte Speicherzellen entsprechend einer Defektadresse oder fehlerhafte m-Bit-Daten aufweist, durch Ersetzen der defekten Speicherzellen mit redundanten Speicherzellen der Halbleiter-Speichereinrichtung (5) repa­ riert werden kann, dann, wenn die Anzahl der defekten Spei­ cherzellen kleiner ist als die Anzahl der redundanten Spei­ cherzellen, ermittelt wird, daß die defekte Halbleiter- Speichereinrichtung (5) repariert werden kann.