KR101251636B1

KR101251636B1 - 반도체 기억 장치

Info

Publication number: KR101251636B1
Application number: KR1020040104258A
Authority: KR
Inventors: 니시하라도시유끼; 사까이요시오
Original assignee: 소니 주식회사
Priority date: 2003-12-11
Filing date: 2004-12-10
Publication date: 2013-04-05
Also published as: US7385863B2; US20050128830A1; JP4062247B2; KR20050058224A; US7248514B2; JP2005174462A; US20070165468A1

Abstract

메모리의 결함 구제에 수반하는 액세스 속도의 저하를 억제하면서, 한정된 용장 메모리를 사용하여 효율적으로 결함 구제를 행하는 것이 가능한 발명을 제공한다. 제1 메모리 어레이(1)가, 16개의 워드선마다 복수의 메모리 영역으로 구분되고, 그 각 영역 내의 결함 메모리 어드레스가 제2 메모리 어레이(2)에 기억된다. 제1 메모리 어레이(1)에 액세스하기 위한 메모리 어드레스가 입력되면, 그 액세스 대상의 메모리가 포함되는 메모리 영역의 결함 메모리 어드레스가 제2 메모리 어레이(2)로부터 판독된다. 이와 같이, 워드선 16개분의 메모리 영역 내에 존재하는 결함 메모리 어드레스를 제2 메모리 어레이(2)에 저장하므로, 보다 넓은 범위의 결함 메모리 어드레스를 기억할 수 있다. 이 때문에, 랜덤하게 발생하는 결함을 효율적으로 구제하는 것이 가능하게 된다.

용장 메모리, 결함 구제, 메모리 어레이, 워드선, 메모리 영역, 결함 메모리 어드레스, 액세스

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}

도 1은 제1 실시예에 따른 반도체 기억 장치의 구성의 일례를 나타내는 블록도.

도 2는 제1 실시예에 따른 용장 세트의 구성예를 도해한 도면.

도 3은 도 1에 도시하는 반도체 기억 장치의 동작의 일례를 설명하기 위한 흐름도.

도 4는 제2 실시예에 따른 비교 판정부 및 디코더의 구성의 일례를 나타내는 블록도.

도 5는 제3 실시예에 따른 반도체 기억 장치의 구성의 일례를 나타내는 블록도.

도 6은 제3 실시예에 따른 용장 세트의 구성예를 도해한 도면.

도 7은 제4 실시예에 따른 비교 판정부 및 디코더의 구성의 일례를 나타내는 블록도.

도 8은 제5 실시예에 따른 반도체 기억 장치의 구성의 일례를 나타내는 블록도.

도 9는 제5 실시예에 따른 용장 세트의 구성예를 도해한 도면.

도 10은 도 8에 도시하는 반도체 기억 장치의 동작의 일례를 설명하기 위한 흐름도.

도 11은 제6 실시예에 따른 비교 판정부 및 디코더의 구성의 일례를 나타내는 블록도.

도 12는 제7 실시예에 따른 반도체 기억 장치의 구성의 일례를 나타내는 블록도.

도 13은 제7 실시예에 따른 용장 세트의 구성예를 도해한 도면.

도 14는 제8 실시예에 따른 비교 판정부 및 디코더의 구성의 일례를 나타내는 블록도.

도 15는 제9 실시예에 따른 반도체 기억 장치의 구성의 일례를 나타내는 블록도.

도 16은 종래의 펑션 테스트의 수순의 일례를 도해한 도면.

도 17은 도 15에 도시하는 반도체 기억 장치를 이용한 펑션 테스트의 수순의 일례를 도해한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1, 1B, 1C : 제1 메모리 어레이

2, 2A∼2C : 제2 메모리 어레이

3, 7 : 행 디코더

5, 13 : 열 선택부

4, 4B, 4C, 8, 8A∼8C : 감지 증폭기

6, 6A∼6C, 6_0∼6_15, 6C_0∼6C_63 : 셀렉터

9, 9C, 9_1∼9_N, 9A_1∼9A_N, 9B_1∼9B_N, 9C_1∼9C_N : 비교 판정부

10, 10C, 10C_1, 10C_ 2 : 디코더

15 : 제어부

본 발명은, 메모리 어레이 내의 결함 메모리에의 액세스를 미리 설치한 용장 메모리에의 액세스로 전환하는 기능을 갖는 반도체 기억 장치에 관한 것이다.

최근, 반도체 미세 가공 기술의 진전에 수반하여, 반도체 메모리의 대용량화가 현저한 진전을 보이고 있다. 그러나, 그 한편으로, 미세한 메모리 셀에서 발생하는 신호는 매우 미약하게 되어 있어, 제조 공정의 변동에 수반하는 통계적인 셀 결함의 발생 확률이 높아지고 있다.

메모리 셀의 결함 구제는, 그 구제 단위마다 결함의 어드레스 등을 기재한 결함 맵을 참조하여 행해지는 것이 일반적이다. 종래, 결함 맵은 퓨즈 등을 이용하여 프로그램되어 있고, 워드선이나 비트선 등의 큰 그룹을 구제 단위로 하여, 용장 셀과의 치환이 행하여지고 있었다. 그러나, 상술한 바와 같은 통계적 셀 결함은 랜덤하게 작은 단위에서 다수 발생하기 때문에, 이와 같이 구제 단위가 큰 방법으로서는 매우 다수의 퓨즈와 용장 셀을 준비하지 않으면, 대응할 수 없다.

이러한 문제에 대하여, 구제 단위를 단일 비트나 바이트, 워드 레벨로 소형화함과 함께, 결함 맵을 칩 내에 탑재된 불휘발성 메모리 등에 보존하고, 그것을 이용하여 작은 단위로 대량의 결함을 구제하는 제안이 이루어져 있다.

예를 들면, 데이터용 셀 어레이, 용장용 셀 어레이, 결함 어드레스 기억부를 개별로 설치하고, 행, 열 쌍방의 어드레스를 해당 결함 어드레스 기억부에 저장하여, 데이터용 셀 어레이 중의 결함을 비트 단위로 용장용 셀 어레이 중의 메모리 셀로 치환하는 방법이 있다. 이 방법에서는, 결함 어드레스 기억부에 기억된 복수의 결함 어드레스의 어느 하나가 입력 어드레스와 일치하면, 일치한 결함 어드레스에 대응하는 용장 셀이 선택되고, 결함 셀로 바뀌어 액세스된다.

그러나, 이와 같이 메모리 전역에 대하여 공통의 결함 맵을 준비하여, 랜덤한 결함을 구제하려고 하면, 입력 어드레스에 대하여 결함 어드레스 기억부에 기억되는 모든 어드레스를 스캔하여, 일치하는 어드레스를 검색하지 않으면 안된다. 결함이 적은 경우에는 그다지 문제로는 되지 않지만, 결함이 다량으로 발생하면 다수의 결함 어드레스의 각각에 대하여 비교 회로를 탑재할 필요가 생기기 때문에, 방대한 비교 회로가 필요하게 되어, 회로 점유 면적과 비교 검색 시간의 양면에서 바람직하지 못하다.

이에 대하여, 메모리 영역을 어드레스에 따라 구분하고, 각각의 구분마다 랜덤한 결함을 구제하기 위한 결함 맵을 설치하는 방법도 제안되어 있다. 각 결함 맵에는, 대응하는 구역 내에 한정된 결함 개소의 특정용 정보가 기재된다. 이 방법에 따르면, 입력 어드레스로부터 선택 구역에 대응하는 결함 맵을 미리 디코더 등에서 선택함으로써, 검색 대상으로 되는 결함 맵을 소규모화할 수 있기 때문에, 비교 회로의 수나 검색 시간을 삭감할 수 있다.

예를 들면, 외부로부터 입력되는 어드레스를 인덱스부와 태그부로 변환하고, 해당 인덱스부를 이용하여 상기 구분을 행하는 방법이 있다. 이 방법에서는, 본체 메모리와는 별도로 결함 구제용 메모리를 설치하고, 후자에 결함 맵용 및 용장용의 메모리 셀을 설치한다. 외부로부터 어드레스가 입력되면, 이것을 인덱스부와 태그부로 변환하고, 인덱스부에 대응하는 결함 맵을 결함 구제용 메모리로부터 디코더에서 선택하여 판독한다. 그리고, 해당 판독한 결함 맵과 태그부를 비교 참조함으로써 결함 개소를 특정한다.

또한, 하기의 특허 문헌 1에는, 어레이 내의 동일 행 상에 데이터용 셀 외에, 용장 셀과 결함 맵 저장용 셀을 세트로 설치하는 구성이 제안되어 있다. 본 문헌에서는, 어레이 내의 1행을 상기 구분이나 상기 인덱스부에 대응하는 메모리 영역이라고 볼 수 있다. 입력되는 어드레스의 행 어드레스에 따라 메모리의 행 선택이 이루어지면, 동시에 그 행에 대응한 결함 맵이 선택 출력되어, 행 내의 결함 개소가 특정된다. 이에 의해, 랜덤한 결함 구제를 행마다 행하는 것이 가능하게 된다.

[특허 문헌 1] 일본특허공개 평11-120788호 공보

상술한 바와 같은 구분에 수반하는 소 단위의 결함의 구제 방법은, 기본 개념으로서는 유효하지만, 실제의 메모리 칩에 적용하는 경우, 이하와 같은 불이익이 있다.

예를 들면, 입력 어드레스를 인덱스부와 태그부로 변환하는 방법에서는, 그 변환은 「구제 효율을 최적화하도록 행한다」고 하고 있을 뿐이다. 즉, 인덱스부는 결함 구제용 메모리에 대해서는 워드선 선택용의 어드레스에 대응하지만, 그 본체 메모리측의 어레이 구성에의 물리적 대응은 임의의 상태에 머물러 있다.

그 결과, 본체 메모리와 결함 구제용 메모리에의 액세스는 서로 관련, 동기하지 않고, 전혀 독립적으로 행해지게 된다. 따라서, 외부로부터 데이터 액세스가 있을 때마다, 결함 구제용 메모리측에서는 그 어드레스를 인덱스로 변환하고, 워드선을 디코더에서 다시 선택하여, 감지 회로에서 데이터를 판독하지 않으면 안된다.

한편, 본체 메모리에 관해서는, 예를 들면 그것이 DRAM인 경우, 랜덤 액세스는 비교적 저속이지만, 워드선을 상승시킨 후에 이루어지는 CAS(column address strobe)의 랜덤 액세스나 버스트 액세스는 매우 고속이다. 또한, 비교적 저속인 플래시 메모리 등에서도 마찬가지의 고속 액세스가 가능하다. 일반적으로, 행 어드레스를 선택하여 동일 워드선 상의 데이터군을 래치에 병렬로 출력하고, 그 후, 열 어드레스에 따라, 래치의 데이터군에 대하여 고속의 액세스를 실시하는 방법은, 많은 메모리에서 이용되고 있다.

따라서, 이러한 고속 액세스 모드를 사용한 경우, 본체 메모리측에서는 워드선의 액세스가 행하여지지 않는다. 그 한편으로, 결함 구제용 메모리측에서는, 인덱스 변환, 행 선택, 결함 맵 판독, 그리고 어드레스와 맵의 일치 판정이 통상의 수순으로 실시된다. 그 결과, 결함 구제용 메모리로부터의 출력과, 그에 후속되는 비교 판정이, 본체 메모리의 액세스에 충분하지 않게 된다고 하는 불이익을 발생한다.

한편, 특허 문헌 1의 방법은, 행 어드레스와 인덱스부가 직접 대응하고 있기 때문에, 행 어드레스가 주어지면, 이 행에 포함되는 데이터용 메모리 셀, 결함 맵 저장용 셀, 용장 셀이 동시에 액세스 가능하게 된다. 따라서, 상술한 고속 액세스 모드에도 대응하기 용이하다.

그러나, 본 문헌에 의한 방법에서는 워드선에 용장 세트(결함 맵 저장용 셀과 용장 셀의 조)가 직접 할당되기 때문에, 결함의 구제에 기여하지 않는 쓸데없는 용장 세트가 많아져, 구제 효율이 낮게 된다고 하는 불이익이 있다. 또한, 면적적 제약으로부터, 본 방법에 의해서 각 워드선에 할당 가능한 용장 세트는 1∼2 세트 정도라고 예상되기 때문에, 동일한 워드선 상에 그 이상의 결함 셀이 포함되면 구제가 불가능하게 된다고 하는 불이익도 있다.

또한, 상술한 바와 같은 방법에 의해 출하 전에 불량을 구제하는 경우, 결함 개소를 특정하는 결함 맵 등의 데이터의 기입이 매우 번잡하다.

즉, 다량의 불량 개소를 우선 여러 가지의 패턴을 이용한 펑션 테스트로 검출하고, 그 데이터를 일단 외부에 집적, 보존하며, 그러한 후에 다시 각각의 기억 장치에 대응한 결함 맵 저장용 디바이스에 이들을 기입하지 않으면 안된다. 이러한 결함 구제 공정에는 방대한 시간과 코스트를 필요로 한다. 또, 결함 맵을 동일 칩에 저장하는 경우, 맵의 기입은 통상 데이터의 기입과는 전혀 다르다. 따라서, 결함 맵용의 데이터 입력 핀을 특별히 설치하여, 특수한 전송 모드를 설정할 필요도 생긴다.

또한, 상술한 메모리 결함의 구제 방법에서는, 출하 후에 경시적인 디바이스 의 열화 등에 의해 발생하는 결함에는 대응할 수 없다고 하는 불이익도 있다.

본 발명은 이러한 사정을 감안하여 이루어진 것으로, 그 목적은, 메모리의 결함 구제에 수반하는 액세스 속도의 저하를 억제하면서, 한정된 용장 메모리를 사용하여 효율적으로 결함 구제를 행할 수 있는 반도체 기억 장치를 제공하는 것에 있다.

본 발명의 제1 발명은, 주어지는 결함 메모리 어드레스에 기초하여 결함 메모리를 특정하고, 해당 특정한 결함 메모리에의 액세스를 미리 구비한 용장 메모리에의 액세스로 전환하는 것이 가능한 반도체 기억 장치로서, 제1 메모리 어레이와, 상기 제1 메모리 어레이를 하나 또는 복수의 워드선마다 구분하는 복수의 메모리 영역의 각각에 대응하여, 그 영역 내에서의 결함 메모리 어드레스를 기억하는 제2 메모리 어레이와, 상기 제1 메모리 어레이 상의 메모리에 액세스하기 위한 메모리 어드레스가 입력된 경우, 그 액세스 대상의 메모리가 포함되는 메모리 영역의 결함 메모리 어드레스를 상기 제2 메모리 어레이로부터 판독하는 제어 수단을 포함한다.

상기 제1 발명에 의하면, 제1 메모리 어레이가 하나 또는 복수의 워드선마다 복수의 메모리 영역으로 구분되고, 그 각 영역 내에서의 상기 결함 메모리 어드레스가 제2 메모리 어레이에 기억된다. 그리고, 상기 제1 메모리 어레이에 액세스하기 위한 메모리 어드레스가 입력되면, 그 액세스 대상의 메모리가 포함되는 메모리 영역의 결함 메모리 어드레스가 상기 제2 메모리 어레이로부터 판독된다.

이와 같이, 메모리 영역 내에 존재하는 결함 메모리의 어드레스를 제2 메모 리 어레이에 저장함으로써, 워드선마다 결함 메모리 어드레스가 고정적으로 할당되는 경우에 비해, 하나의 결함 메모리 어드레스에 의한 결함 메모리의 특정 가능 범위가 넓게 되어, 결함의 구제 효율이 높게 된다.

또한, 상기 제1 메모리 어레이의 메모리 영역은 워드선마다 구분된 영역이기 때문에, 상기 제1 메모리 어레이에서의 임의의 선택 워드선 상의 영역에 대응하는 결함 메모리 어드레스는, 반드시 상기 제2 메모리 어레이에서 해당 선택 워드선에 대응하는 하나의 워드선 상에만 존재하게 된다. 따라서, 예를 들면, 상기 제1 메모리 어레이에서 워드선이 일단 선택된 후에, 열 선택만을 행하는 고속 액세스 모드에 들어간 경우, 그것에 대응하는 결함 메모리 어드레스는 이미 상기 제2 메모리 어레이로부터 판독되어 있고, 상기 제2 메모리 어레이의 워드선 선택을 다시 행할 필요는 없다. 이와 같이, 본 발명에서는, 상기 제2 메모리 어레이에의 액세스가, 메모리 전체의 액세스 속도를 저해하는 일은 없다.

또, 입력되는 메모리 어드레스로부터 워드선의 선택에 관련되는 부분을 직접 이용하여, 상기 제2 메모리 어레이 상의 메모리에 액세스하여, 그 데이터를 판독할 수 있다. 이 때문에, 통상의 액세스 모드에서도, 입력되는 메모리 어드레스에 변환 등의 처리를 가하는 경우에 비해, 상기 제2 메모리 어레이로부터의 결함 메모리 어드레스의 판독이 고속화된다.

상기 제1 발명은, 상기 메모리 영역마다, 그 영역 내의 메모리를 액세스 대상으로 하는 메모리 어드레스가 입력된 경우에 액세스 가능하게 되는 용장 메모리를 구비하여도 된다. 그리고, 상기 제어 수단은, 상기 메모리 어드레스가 입력된 경우, 상기 제1 메모리 어레이, 상기 제2 메모리 어레이, 및 상기 용장 메모리에 대한 데이터의 판독 처리를 병행하여 실행하여도 된다.

이에 의해, 통상, 가장 액세스 시간을 사용하는 메모리로부터의 판독 처리가 병행하여 실행되기 때문에, 액세스 속도가 고속화된다.

또한, 상기 제1 발명은, 입력되는 상기 메모리 어드레스와, 이에 따라 판독되는 상기 결함 메모리 어드레스와의 비교에 기초하여, 해당 메모리 어드레스가 결함 메모리의 어드레스인지의 여부를 판정하고, 결함 메모리의 어드레스라고 판정한 경우, 해당 결함 메모리에의 액세스를, 해당 메모리 어드레스에 따라 액세스 가능하게 되는 용장 메모리에의 액세스로 전환하는 액세스 전환 수단을 구비하여도 된다.

상기 용장 메모리는 상기 제2 메모리 어레이에 포함되어 있어도 된다.

이 경우, 상기 제2 메모리 어레이는, 적어도 상기 결함 메모리 어드레스를 기억하기 위한 메모리와 상기 용장 메모리를 1조로 하는 메모리군을, 대응하는 메모리 영역마다 소정수씩 구비하여도 되고, 상기 메모리 어드레스가 입력된 경우, 그 액세스 대상의 메모리가 포함되는 메모리 영역에 대응한 상기 소정수의 메모리군으로부터 상기 결함 메모리 어드레스를 출력함과 함께, 해당 메모리군에 포함되는 상기 소정수의 용장 메모리가 액세스 가능하게 되어도 된다.

상기 액세스 전환 수단은, 입력되는 상기 메모리 어드레스와, 이에 따라 출력되는 상기 소정수의 결함 메모리 어드레스와의 비교에 기초하여, 해당 메모리 어드레스가 결함 메모리의 어드레스인지의 여부를 판정하고, 결함 메모리의 어드레스라고 판정한 경우, 해당 결함 메모리에의 액세스를, 해당 결함 메모리의 어드레스를 출력하는 메모리와 동일한 메모리군에 포함되는 용장 메모리에의 액세스로 전환하여도 된다.

상기 용장 메모리는 상기 제1 메모리 어레이에 포함되어 있어도 된다.

이 경우, 입력되는 상기 메모리 어드레스에 따라 하나의 메모리가 액세스 대상이 될 때에, 해당 메모리와 공통의 워드선에 접속되는 용장 메모리가 액세스 가능하게 되어도 된다.

상기 제2 메모리 어레이는, 상기 메모리 영역마다 하나 또는 복수의 결함 메모리 어드레스를 기억 가능하여도 된다.

상기 액세스 전환 수단은, 입력되는 상기 메모리 어드레스와, 이에 따라 출력되는 상기 하나 또는 복수의 결함 메모리 어드레스와의 비교에 기초하여, 해당 메모리 어드레스가 결함 메모리의 어드레스인지의 여부를 판정하고, 결함 메모리의 어드레스라고 판정한 경우, 해당 결함 메모리에의 액세스를, 해당 결함 메모리와 공통의 워드선에 접속되는 용장 메모리에의 액세스로 전환하여도 된다.

상술한 구성에 의하면, 결함을 갖지 않은 메모리 셀과 이것을 대체하는 용장 메모리가 공통의 메모리 어레이에 포함되기 때문에, 양자의 액세스 속도의 차이가 적어진다.

또한, 상기 제1 발명은, 상기 메모리 영역을 더욱 구분하는 복수의 소 메모리 영역의 각각에 대응하는 용장 메모리를 구비하여도 된다.

이 경우, 입력되는 상기 메모리 어드레스에 따라 하나의 소 메모리 영역의 메모리가 액세스 대상이 될 때에, 해당 소 메모리 영역에 대응하는 용장 메모리가 액세스 가능하게 되어도 된다.

또한, 이 경우, 상기 액세스 전환 수단은, 입력되는 상기 메모리 어드레스를, 결함 메모리를 포함하는 소 메모리 영역의 어드레스라고 판정한 경우, 해당 소 메모리 영역 중의 결함 메모리에의 액세스를, 해당 소 메모리 영역에 대응하는 용장 메모리에의 액세스로 전환하여도 된다.

상술한 구성에 의하면, 소 메모리 영역에 포함되는 메모리의 결함이 일괄 구제된다. 따라서, 소 메모리 영역에 포함되는 일련의 메모리에 순차적으로 액세스하는 경우에도, 액세스마다 결함 구제를 행할 필요가 없게 되어, 액세스 속도가 고속화된다.

본 발명의 제2 발명은, 주어지는 정보에 기초하여 결함 메모리를 특정하고, 해당 특정한 결함 메모리에의 액세스를 미리 구비한 용장 메모리에의 액세스로 전환하는 것이 가능한 반도체 기억 장치로서, 제1 메모리 어레이와, 상기 제1 메모리 어레이를 구분하는 복수의 메모리 영역의 각각에 대응하여, 그 영역 내에서의 결함 메모리를 특정하기 위한 정보를 기억하는 제2 메모리 어레이와, 상기 액세스 전환 처리를 거쳐 판독된 데이터의 오류에 따라 상기 제1 메모리 어레이의 결함 메모리를 검출하는 결함 검출 수단과, 상기 결함 검출 수단의 검출 결과에 기초하여, 상기 제2 메모리 어레이에 기억되는 정보를 갱신하는 제어 수단을 포함한다.

상기 제2 발명에 의하면, 상기 액세스 전환 처리를 거쳐 판독된 데이터의 오류에 따라 상기 제1 메모리 어레이의 결함 메모리가 검출되고, 해당 검출 결과에 기초하여 상기 제2 메모리 어레이에 기억되는 결함 메모리 특정용의 정보가 갱신된다. 이에 의해, 예를 들면 경시적인 디바이스의 열화 등에 의해 발생하는 새로운 메모리 결함의 구제가 가능하게 된다.

본 발명의 제3 발명은, 메모리 어레이와, 상기 메모리 어레이 상의 메모리를 대체 가능한 적어도 하나의 용장 메모리와, 상기 메모리 어레이에 포함되는 결함 메모리를 특정하기 위한 정보를 기억하는 기억 수단을 구비하며, 상기 기억 수단에 기억되는 정보에 기초하여 결함 메모리를 특정하고, 해당 특정한 결함 메모리에의 액세스를 상기 용장 메모리에의 액세스로 전환하는 것이 가능한 반도체 기억 장치로서, 상기 메모리 어레이로부터의 판독 데이터와 입력되는 데이터를 비교하고, 해당 비교 결과에 기초하여 상기 메모리 어레이에 포함되는 결함 메모리를 검출하는 결함 검출 수단과, 결함 검출 동작의 개시를 지시하는 소정의 신호가 입력된 경우, 상기 메모리 어레이 상의 각 메모리에 기억되는 데이터를 소정의 순서로 판독하고, 상기 결함 검출 수단의 검출 결과에 기초하여, 상기 기억 수단에 기억되는 정보를 갱신하는 제어 수단을 포함한다.

상기 제3 발명에 의하면, 결함 검출 동작의 개시를 지시하는 소정의 신호가 입력된 경우, 상기 제어 수단에 의해서 상기 메모리 어레이 상의 각 메모리에 기억되는 데이터가 소정의 순서로 판독되고, 해당 판독 데이터와 입력되는 데이터가 상기 결함 검사 수단에서 순차적으로 비교되며, 해당 비교 결과에 기초하여 상기 메모리 어레이에 포함되는 결함 메모리가 검출된다. 상기 제어 수단에서는, 이 검출 결과에 기초하여, 상기 기억 수단에 기억되는 결함 메모리 특정용의 정보가 갱신된 다.

따라서, 상기 소정의 신호가 주어진 후에 비교용의 데이터를 순차적으로 입력하는 간이한 조작으로, 결함 메모리의 검출과 기억 수단의 기억 갱신이 가능하게 된다.

<실시예>

이하, 본 발명의 실시예에 대하여, 도면을 참조하여 설명한다.

(제1 실시예)

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성의 일례를 나타내는 블록도이다.

도 1에 예시하는 반도체 기억 장치는, 제1 메모리 어레이(1) 및 제2 메모리 어레이(2)와, 행 디코더(3 및 7)와, 열 선택부(5)와, 감지 증폭기(4 및 8)와, 비교 판정부(9)와, 셀렉터(6)와, 제어부(15)를 구비한다.

제1 메모리 어레이(1)는 제1 발명에서의 제1 메모리 어레이의 일 실시예이다.

제2 메모리 어레이(2)는 제1 발명에서의 제2 메모리 어레이의 일 실시예이다.

비교 판정부(9) 및 셀렉터(6)를 포함하는 유닛은 제1 발명에서의 액세스 전환 수단의 일 실시예이다.

제어부(15)는 제1 발명에서의 제어 수단의 일 실시예이다.

제1 메모리 어레이(1)는, 통상 사용되는 메모리를 포함하는 본 반도체 기억 장치의 메인 기억부이다. 도 1의 예에서는, 12 비트의 행 어드레스 ADR 및 8 비트의 열 어드레스 ADC에 의해 지시되는 2¹²×2⁸개의 어드레스에 각각 16 비트의 메모리를 구비한다. 따라서, 본 예에서의 제1 메모리 어레이(1)는 2¹²×2⁸×16=16M 비트의 기억 용량을 갖는다.

행 디코더(3)는, 입력되는 12 비트의 행 어드레스 ADR에 따라, 제1 메모리 어레이(1)에서의 액세스 대상의 워드선을 선택한다.

행 디코더(7)는, 입력되는 12 비트의 행 어드레스 ADR 중의 8 비트의 어드레스에 따라, 제2 메모리 어레이(2)에서의 액세스 대상의 워드선을 선택한다.

감지 증폭기(4)는 제1 메모리 어레이(1)의 각 비트선을 통하여 메모리 셀에서의 데이터의 판독이나 기입을 행한다.

감지 증폭기(8)는 제2 메모리 어레이(2)의 각 비트선을 통하여 메모리 셀에서의 데이터의 판독이나 기입을 행한다.

열 선택부(5)는, 감지 증폭기(4)를 통하여 액세스되는 제1 메모리 어레이(1)의 1행분의 메모리로부터, 입력되는 8 비트의 열 어드레스 ADC에 따라 1 워드(16 비트)분의 메모리를 선택한다.

제2 메모리 어레이(2)는, 제1 메모리 어레이(1) 중에 존재하는 결함 메모리를 대체하기 위한 용장 메모리와, 그 결함 메모리를 특정하는 어드레스(결함 메모리 어드레스)를 기억하기 위한 메모리와, 해당 결함 메모리 어드레스가 유효인지의 여부를 나타내는 플래그 데이터를 기억하기 위한 메모리를 1조로 하는 메모리군(이 후, 용장 세트라고 함)을 복수 구비한다.

예를 들면, 제2 메모리 어레이(2)는, 12 비트의 행 어드레스 ADR 중의 8 비트의 어드레스에 의해 지시되는 2⁸개의 워드선을 구비하고 있고, 그 각 워드선에 상술한 용장 세트를 각각 구비하고 있다.

따라서, 12 비트의 행 어드레스 ADR 중, 행 디코더(7)에 입력되는 8 비트의 어드레스가 동일하면, 나머지 4 비트가 다르더라도, 행 디코더(7)에서는 동일한 워드선이 선택된다. 다시 말해서, 제2 메모리 어레이(2)에서의 1개의 워드선(12)과, 제1 메모리 어레이(1)에서의 16개의 워드선군(11)이 일대일로 대응하고 있어, 행 디코더(3)에서 워드선군의 어느 하나의 워드선이 선택되는 경우, 이 워드선군에 대응하는 공통의 워드선이 행 디코더(7)에서 선택되어, 그 용장 세트가 액세스 가능하게 된다.

이와 같이, 제2 메모리 어레이(2)는, 제1 메모리 어레이(1)를 16개의 워드선마다 구분하는 복수의 메모리 영역의 각각에 대응하는 용장 세트를 구비하고 있다.

도 2는 제2 메모리 어레이(2)의 용장 세트의 구성예를 도해한 도면이다.

예를 들면, 도 2에 도시하는 바와 같이, 용장 세트는, 결함 메모리 어드레스(21)를 기억하는 12 비트의 메모리와, 플래그 데이터(24)를 기억하는 3 비트의 메모리와, 1 워드(16 비트)의 용장 메모리를 구비한다.

결함 메모리 어드레스(21)는 상술한 워드선군(11)에 대응하는 메모리 영역 중의 결함 메모리를 특정하기 위한 어드레스이고, 2개의 어드레스(22 및 23)를 포 함하고 있다.

어드레스(22)는, 행 어드레스 ADR 중에서 행 디코더(7)에 입력되는 8 비트의 어드레스를 제외한 4 비트의 어드레스이다. 이 어드레스(22)에 의해서, 워드선군(11)에서의 16개의 워드선 중의 1개를 특정한다.

어드레스(23)는 8 비트의 열 어드레스로서, 이것에 의해서 1개의 워드선 상에서의 1 워드의 메모리가 특정된다.

플래그 데이터(24)는, 이 용장 세트의 결함 메모리 어드레스(21)가 유효인지의 여부를 나타낸다. 즉, 이 플래그 데이터(24)가 유효인 경우, 결함 메모리 어드레스(21)에 구제할 결함 메모리가 존재하고, 플래그 데이터(24)가 유효가 아닌 경우, 해당 어드레스에 구제할 결함 메모리가 존재하지 않는 것이 표시된다.

또한, 도 2에 도시하는 바와 같이, 플래그 데이터(24)는, 3 비트의 메모리 셀에 각각 저장되어 있고, 이 3 비트 중의 2 비트 이상이 '1'인 경우, 후술하는 비교 판정부(9)에서 플래그 데이터(24)는 유효라고 간주된다.

통상, 유효/무효만을 나타내는 플래그 데이터는 1 비트로 족하다. 그러나, 만일 플래그 데이터의 저장 메모리에 결함이 발생하면 치명적인 오동작이 야기될 우려가 있다. 그래서, 본 예에서는, 플래그 데이터(24)를 3 비트로 하여 다수결에 의해 유효/무효의 판정을 행한다. 이에 의해, 플래그 데이터의 판정 실패에 의한 오동작의 발생 확률을 억제할 수 있다.

결함 메모리 어드레스(21) 및 플래그 데이터(24)는 전원의 온 오프에 상관없이 항상 보유할 필요가 있기 때문에, 제2 메모리 어레이(2)는 강유전체 메모리 등 의 불휘발성 메모리인 것이 바람직하다. 제2 메모리 어레이(2)를 휘발성 메모리로 구성하는 경우에는, 예를 들면 칩 내외에 별도 설치한 불휘발성 메모리로부터 이들 데이터를 로드하여도 된다.

비교 판정부(9)는, 행 어드레스 ADR에 따라서 감지 증폭기(8)로부터 일제히 판독되는 용장 세트의 각 데이터 중, 행 어드레스 ADR 중에서 행 디코더(7)에 입력되는 8 비트의 어드레스를 제외한 4 비트의 어드레스와 용장 세트의 어드레스(22)를 비교함과 함께, 8 비트의 열 어드레스 ADC와 용장 세트의 어드레스(23)를 비교한다. 또한, 3 비트의 플래그 데이터(24) 중의 2 비트 이상이 '1'로 되는지의 여부 즉, 플래그 데이터(24)가 유효 상태인지의 여부의 판정도 행한다.

그리고, 비교 판정부(9)는, 이들 어드레스가 모두 일치하고, 또한 플래그 데이터(24)가 유효 상태인 경우, 입력 어드레스(ADR, ADC)를 결함 메모리의 어드레스라고 판정한다. 반대로, 어드레스가 모두 일치하지 않는 경우나, 플래그 데이터(24)가 유효 상태가 아닌 경우, 입력 어드레스(ADR, ADC)를 결함 메모리가 아닌 정상적인 메모리의 어드레스라고 판정한다.

셀렉터(6)는, 열 선택부(5)를 통하여 입출력되는 제1 메모리 어레이(1)의 데이터, 또는 감지 증폭기(8)를 통하여 입출력되는 용장 메모리의 데이터(25)를, 비교 판정부(9)의 판정 결과에 따라 선택한다.

즉, 입력 어드레스가 결함 메모리의 어드레스라고 판정된 경우, 용장 메모리의 데이터(25)가 전송되는 감지 증폭기(8)의 입출력선을 데이터 버스 DIO에 접속한다. 입력 어드레스가 정상 메모리의 어드레스라고 판정된 경우에는, 제1 메모리 어레이(1)의 열 선택부(5)의 입출력선을 데이터 버스 DIO에 접속한다.

제어부(15)는 반도체 기억 장치의 전체적인 동작에 관한 여러 가지 제어를 행한다.

예를 들면, 행 어드레스 ADR 및 열 어드레스 ADC가 입력되어, 데이터의 기입 또는 판독을 지시하는 소정의 제어 신호가 입력된 경우, 행 디코더(3, 7)에서의 워드선의 선택이나, 감지 증폭기(4, 8)에서의 비트선으로부터의 데이터 판독 동작 등을, 적절한 타이밍에서 실행시키기 위한 제어를 행한다.

여기서, 상술한 구성을 갖는 도 1에 도시하는 반도체 기억 장치의 동작에 대하여, 도 3에 도시하는 흐름도를 참조하여 설명한다.

(단계 ST10 및 ST11)

데이터의 기입 또는 판독을 지시하는 소정의 제어 신호와 함께 행 어드레스 ADR 및 열 어드레스 ADC가 입력되면, 제어부(15)의 제어에 기초하여, 행 디코더(3 및 7)에서의 워드선의 선택 동작이 병행하여 실행된다.

(단계 ST12 및 ST13)

각 워드선 상의 데이터는 비트선에 판독되고, 감지 증폭기(4 및 8)에 의해 증폭되고, 그 값이 래치된다. 이에 의해, 제1 메모리 어레이(1)로부터는 행 어드레스 ADR에 대응하는 워드선 상의 각 메모리 셀의 데이터가, 제2 메모리 어레이(2)로부터는 이것에 대응하는 용장 세트의 데이터가 각각 취득된다.

일반적으로, 반도체 메모리에의 액세스에서는 이 데이터 센싱 공정에 가장 긴 시간을 요하지만, 도 1에 도시하는 반도체 기억 장치에 따르면, 입력 어드레스 에 특별한 변환을 행하지 않고, 제1 메모리 어레이(1)와 제2 메모리 어레이(2)에서의 데이터 센싱 공정의 동작을 동기, 병렬화시킬 수 있다. 이 때문에, 결함 구제에 수반하는 액세스 시간의 지연이 최소한으로 억제된다.

(단계 ST14 및 ST15)

제1 메모리 어레이(1)로부터 취득되는 데이터는 열 선택부(5)에 입력되고, 해당 데이터 중에서 열 어드레스 ADC에 따른 1 워드의 데이터가 선택된다.

한편, 제2 메모리 어레이(2)로부터 취득되는 데이터 중, 결함 메모리 어드레스(21)와 플래그 데이터(24)는 비교 판정부(9)에 입력된다. 그리고, 결함 메모리 어드레스(21)에서의 어드레스(23)는 열 어드레스 ADC와 비교되고, 어드레스(22)는 행 어드레스 ADR의 일부(4 비트)와 비교된다. 또, 플래그 데이터(24)는, 그 3 비트 데이터에 포함되는 '1'의 비트의 수에 따라서, 유효 상태인지의 여부가 판정된다.

(단계 ST16)

제2 메모리 어레이(2)로부터 취득한 결함 메모리의 어드레스(22, 23)와 입력 어드레스가 일치하고, 또한 플래그 데이터(24)가 유효 상태인 경우, 입력 어드레스는 결함 메모리의 어드레스라고 판정된다. 이 경우, 결함 메모리에의 액세스가 용장 메모리에의 액세스로 전환되도록, 셀렉터(6)에서 감지 증폭기(8)의 입출력선이 데이터 버스 DIO에 접속된다. 한편, 입력 어드레스가 정상 메모리의 어드레스라고 판정된 경우에는, 이 정상 메모리가 액세스되도록, 셀렉터(6)에서 열 선택부(5)의 입출력선이 데이터 버스 DI0에 접속된다.

(단계 ST17)

셀렉터(6)의 접속이 확정된 상태에서, 제1 메모리 어레이(1) 또는 제2 메모리 어레이(2)의 메모리에 대한 판독이나 기입이 행해진다.

이상 설명한 바와 같이, 도 1에 도시하는 반도체 기억 장치에 따르면, 제1 메모리 어레이(1)가 16개의 워드선마다 복수의 메모리 영역으로 구분되고, 그 각 영역 내에서의 결함 메모리 어드레스가 제2 메모리 어레이(2)에 기억된다. 그리고, 제1 메모리 어레이(1)에 액세스하기 위한 메모리 어드레스가 입력되면, 그 액세스 대상의 메모리가 포함되는 메모리 영역의 결함 메모리 어드레스가, 제2 메모리 어레이(1)로부터 판독된다.

이와 같이, 워드선의 16개분의 메모리 영역 내에 존재하는 결함 메모리의 어드레스를 제2 메모리 어레이(2)에 저장하므로, 예를 들면 특허 문헌 1에 기재된 바와 같이 1개의 결함 메모리 어드레스로 워드선의 1개분의 메모리 영역밖에 커버할 수 없는 경우에 비해, 보다 넓은 범위의 결함 메모리의 어드레스를 기억할 수 있다. 이 때문에, 랜덤하게 발생하는 결함을 효율적으로 구제하는 것이 가능하게 된다.

또한, 제1 메모리 어레이(1)의 상술한 메모리 영역은 워드선마다 구분된 영역이기 때문에, 입력 어드레스에서 워드선의 선택에 관련된 행 어드레스 ADR의 일부를 직접 이용하여, 제2 메모리 어레이(2) 상의 메모리에 액세스하고, 그 용장 세트로부터 데이터를 판독하는 것이 가능하다. 이 때문에, 입력 어드레스에 변환 등의 처리를 가하는 경우에 비해, 제2 메모리 어레이(2)로부터 결함 메모리 어드레스 등의 데이터를 고속으로 판독하는 것이 가능하게 되어, 결함 구제에 수반하는 액세스 속도의 저하를 억제할 수 있다.

더욱이, 제1 메모리 어레이에 액세스하기 위한 어드레스(ADR, ADC)가 입력된 경우, 도 3에 도시하는 바와 같이, 제1 메모리 어레이(1) 및 제2 메모리 어레이(2)에 대한 데이터의 판독 처리가 병행하여 실행된다.

이와 같이, 가장 액세스 시간을 요하는 메모리로부터의 판독 처리가 병행하여 실행되기 때문에, 결함 구제에 수반하는 액세스 속도의 저하를 보다 효과적으로 억제할 수 있다.

DRAM, SRAM, 플래시 메모리, 강유전체 메모리, 자성 메모리 등, 많은 반도체 메모리에서는 데이터 센싱 공정(도 3의 단계 ST12, ST13)까지 행한 후, 열 어드레스만을 내부 카운터나 외부 입력에서 변경하면서, 이후의 액세스를 반복하는 고속의 액세스 모드를 갖고 있다. 도 1에 도시하는 반도체 기억 장치에 따르면, 제2 메모리 어레이(2)에서의 용장 세트의 선택 및 데이터 센싱과, 제1 메모리 어레이(1)에서의 행 선택 및 데이터 센싱을 병행하여 실행시키기 때문에, 양자의 데이터 센싱을 마찬가지의 타이밍에서 완료시키는 것이 가능하다. 즉, 데이터 센싱 후의 공정을 반복하는 단계에서, 용장 세트의 데이터 센싱을 반복할 필요가 없기 때문에, 상술한 바와 같은 고속 액세스 모드에서도, 액세스 속도의 저하를 억제하면서 결함 구제를 실현할 수 있다.

그런데, 대용량의 메모리에는, 비트선의 부하나 소비 전력을 저감시키기 위해서, 메모리 내를 복수의 어레이로 미세하게 분할하는 것이 있다. 이러한 구성의 반도체 메모리에서는, 우선, 어레이의 선택이 행하여지고, 그 후에 어레이 내의 워드선의 선택이 행하여지지만, 이 어레이 선택에 이용되는 어드레스는 본 발명에서의 행 어드레스의 일부라고 간주할 수 있다.

또, 워드선 방향으로 어레이를 분할하는 방식의 메모리에서는, 복수 어레이의 워드선이 각각 일대일로 대응하고 동기하여 기동한다. 이러한 메모리의 경우에는 택일적으로 행 선택이 행하여지는 점에서, 단일의 어레이와 본질적으로 동일하다.

이러한 어레이 분할 방식의 메모리는, 제1 메모리 어레이(1) 및 제2 메모리 어레이(2)의 어느 것에도 적용 가능하다. 본 실시예의 반도체 기억 장치는, 이와 같은 어레이 분할에 상관없이, 상술한 바와 같이 동작하여, 마찬가지의 효과를 발휘할 수 있다.

또한, 동일 반도체 칩 상에 복수의 뱅크를 설치하고, 각각의 뱅크에서 다른 행 어드레스에 대응하는 워드선을 병렬로 기동시키는 메모리도 존재하지만, 이러한 메모리의 경우에는, 각각의 뱅크마다 상술한 바와 마찬가지의 제1 메모리 어레이 및 제2 메모리 어레이를 세트로 설치하는 것이 타당할 것이다.

또한, 상술한 바와 같은 2개의 메모리 어레이의 밀접한 제휴는, 다수의 신호를 저 부하로 자유롭게 교환할 수 있는 동일 반도체 칩 내에서 행하는 것이 바람직하다. 그러나, 최근에는 SIP(system in package)라 불리우는 기술이 진전되고 있어, 패키지 내의 복수의 반도체 칩에서도 저 부하, 고속, 다량의 신호 교환이 가능하게 되고 있다. 따라서, 이러한 기술을 이용하면, 2개의 메모리 어레이는 각기 다른 반도체 칩에서 동일 패키지 내에 수납하는 것도 가능할 것이다.

(제2 실시예)

다음에, 본 발명의 제2 실시예에 대하여 설명한다.

도 1에 도시하는 반도체 기억 장치에서는, 제1 메모리 어레이(1)의 각 메모리 영역(16개의 워드선군(11)의 메모리 영역) 내의 결함 구제에 이용할 수 있는 용장 세트는, 각각 1개이다. 이에 대하여, 본 실시예에 따른 반도체 기억 장치에서는, 1개의 메모리 영역에 대하여 N개(N은 2 이상의 자연수를 나타냄)의 용장 세트가 결함 구제에 이용 가능하다.

본 실시예에 따른 반도체 기억 장치는, 도 1에 도시하는 반도체 기억 장치와 마찬가지로, 제1 메모리 어레이(1) 및 제2 메모리 어레이(2)와, 행 디코더(3 및 7)와, 열 선택부(5)와, 감지 증폭기(4 및 8)와, 셀렉터(6)와, 제어부(15)를 구비한다.

단, 본 실시예에서, 제2 메모리 어레이(2)의 각 워드선에는, 도 2에 도시하는 구성의 용장 세트가 N개씩 접속되어 있다. 행 디코더(7)에 의해 1개의 워드선이 선택되면, 감지 증폭기(8)로부터는 N개의 용장 세트의 데이터가 각각 판독된다.

이후의 설명에서는, 이들 N개의 용장 세트를 각각 제1 용장 세트∼제N 용장 세트라고 칭하고 구별한다.

또한, 도 4에 도시하는 바와 같이, 본 실시예에 따른 반도체 기억 장치는, N개의 비교 판정부(9_1∼9_N)와, 이들 비교 판정부로부터 출력되는 후술하는 판정 신호의 논리합을 연산하는 OR 회로(94)를 구비한다.

비교 판정부(9_i)(i는 1부터 N까지의 정수를 나타냄)는, 비교부(90_i)와, 플래그 판정부(91_i)와, AND 회로(92_i)와, 패스 게이트(93_i)를 구비한다.

비교부(90_i)는, 행 어드레스 ADR의 4 비트분의 어드레스 및 열 어드레스 ADC(이후, 이들 어드레스를 어드레스 AD1이라고 표기함)를 입력받고, 해당 어드레스 AD1과, 제i 용장 세트로부터 판독되는 결함 메모리 어드레스(21_i)를 비교한다. 그리고, 양자가 일치한 경우에 '1', 일치하지 않는 경우에 '0'의 신호를 출력한다.

플래그 판정부(91_i)는, 제i 용장 세트로부터 판독되는 3 비트의 플래그 데이터(24_i)를 입력받고, 이 3 비트 중에 '1'의 비트가 2 이상 포함되는 경우에 '1', 그렇지 않은 경우에 '0'의 신호를 출력한다.

AND 회로(92_i)는 비교부(90_i) 및 플래그 판정부(91_i)의 출력 신호의 논리곱을 연산하고, 이 연산 결과를, 입력 어드레스(ADR, ADC)가 결함 메모리의 어드레스인지의 여부를 나타내는 판정 신호로서 출력한다. 즉, 이 판정 신호가 '1'인 경우, 입력 어드레스는 결함 메모리의 어드레스이고, 판정 신호가 '0'인 경우, 입력 어드레스는 정상 메모리의 어드레스이다.

따라서, AND 회로(92_1∼92_N)의 모든 판정 신호의 논리합인 OR 회로(94)의 출력 신호는, 입력 어드레스가 결함 메모리의 어드레스인 경우에 '1', 정상 메모리의 어드레스인 경우에 '0'으로 된다. OR 회로(94)의 출력 신호는, 판정 신호선 L1에 출력된다.

패스 게이트(93_i)는, 한쪽 단자가 제i 용장 세트의 용장 메모리에 연결되는 감지 증폭기(8)의 입출력선에 접속되어 있고, 다른 쪽 단자가 공통선 L2를 통해 셀 렉터(6)에 접속되어 있다. 그리고, 이 2개의 단자는, AND 회로(92_i)의 판정 신호가 '1'인 경우에 도통되고, 판정 신호가 '0'인 경우에 차단된다.

셀렉터(6)는, 판정 신호선 L1에 출력되는 OR 회로(94)의 출력 신호가 '1'인 경우, 패스 게이트(93_1∼93_N)에 연결되는 공통선 L2와 데이터 버스 DIO를 접속한다. 출력 신호가 '0'인 경우는, 열 선택부(5)의 입출력선 L3와 데이터 버스 DIO를 접속한다.

다음에, 상술한 구성을 갖는 본 실시예에 따른 반도체 기억 장치의 동작을 설명한다.

본 실시예에 따른 반도체 기억 장치의 전체적인 동작은, 도 3에 도시하는 흐름도와 마찬가지이다. 도 1에 도시하는 반도체 기억 장치와 다른 점은, 단계 ST 15에서의 결함 판정 동작과 단계 ST16에서의 액세스 전환 동작이 N개의 용장 세트의 데이터에 기초하여 행해지는 점에 있다.

즉, 입력 어드레스(ADR, ADC)의 일부인 어드레스 AD1은, N개의 용장 세트로부터 출력되는 N개의 결함 메모리 어드레스와 각각 비교된다. 그리고, 어드레스 AD1이 예를 들면 결함 메모리 어드레스(21_i)와 일치함과 함께 이것에 대응하는 플래그 데이터(24_i)가 유효 상태인 경우, AND 회로(92_i)의 판정 신호가 '1'로 되어, 패스 게이트(93_i)가 도통됨과 함께, OR 회로(94)의 출력 신호가 '1'로 된다.

여기서, N개의 용장 세트에 저장되는 결함 메모리 어드레스가 모두 다른 어드레스인 것으로 하면, AND 회로(92_1∼92_N)의 판정 신호 중 '1'로 되는 것은 AND 회로(92_i)의 출력 신호만이고, 패스 게이트(93_1∼93_N) 중 도통되는 것은 패스 게이트(93_i)만이다.

따라서, 행 디코더(7)에 의해 선택되는 워드선 상의 N개의 용장 메모리 중, 어드레스 AD1과 일치하는 유효인 결함 메모리 어드레스가 판독된 메모리와 동일 용장 세트에 포함되는 용장 메모리만이 데이터 버스 DIO보다 액세스 가능하게 된다.

이상 설명한 바와 같이, 본 실시예에 따른 반도체 기억 장치에서는, 제2 메모리 어레이(1)에서, 제1 메모리 어레이(1)의 메모리 영역(16개의 워드선군(11)의 메모리 영역)마다, 대응하는 N개씩의 용장 세트가 설치되어 있다. 제1 메모리 어레이(1)에 액세스하기 위한 어드레스(ADR, ADC)가 입력되면, 그 액세스 대상의 메모리가 포함되는 메모리 영역에 대응한 N개의 용장 세트가 선택되고, 그 각 용장 세트로부터 결함 메모리 어드레스와 플래그 데이터가 판독됨과 함께, 각 용장 세트에 포함되는 용장 메모리가 각각 액세스 가능한 상태로 된다. 비교 판정부(9_1∼9_N)에서는, 용장 세트로부터 판독되는 결함 메모리 어드레스(21_1∼21_N)와 어드레스 AD1이 각각 비교되고, 또한 용장 세트로부터 판독되는 플래그 데이터(24_1∼24_N)가 유효인지의 여부의 판정이 각각 행해진다. 이 어드레스 비교 및 플래그 판정의 결과에 기초하여, 비교 판정부(9_1∼9_N)의 어느 하나에서 입력 어드레스가 결함 메모리의 어드레스라고 판정된 경우, 해당 결함 메모리에의 액세스가, 해당 결함 메모리의 어드레스가 판독된 메모리와 동일한 용장 세트에 포함되는 용장 메모리에의 액세스로 전환된다.

따라서, 제1 메모리 어레이(1)의 1개의 메모리 영역 내에서 복수의 결함 메모리를 구제하는 것이 가능하게 된다.

(제3 실시예)

다음에, 본 발명의 제3 실시예에 대하여 설명한다.

상술한 제1 및 제2 실시예에 따른 반도체 기억 장치에서는, 1 워드(16 비트)의 메모리 중에 결함을 갖는 메모리 셀이 1 비트라도 포함되는 경우, 그 1 워드의 모든 메모리 셀이 1 워드의 용장 메모리로 치환된다. 한편, 다음에 설명하는 도 5에 도시하는 반도체 기억 장치에서는, 용장 세트에 저장되는 어드레스에 의해 1 워드 중의 결함을 갖는 메모리 셀이 더 지정되고, 이 결함 메모리 셀이 1 비트의 용장 메모리 셀로 치환된다.

도 5는 본 발명의 제3 실시예에 따른 반도체 기억 장치의 구성의 일례를 나타내는 블록도이며, 도 1과 동일한 부호는 동일한 구성 요소를 나타낸다.

즉, 도 5에 예시하는 반도체 기억 장치는, 도 1에 도시하는 반도체 기억 장치와 마찬가지로, 제1 메모리 어레이(1)와, 행 디코더(3 및 7)와, 감지 증폭기(4)와, 열 선택부(5)와, 비교 판정부(9)와, 제어부(15)를 구비한다. 또한, 도 1에 도시하는 반도체 기억 장치와 다른 구성 요소로서, 제2 메모리 어레이(2A)와, 감지 증폭기(8A)와, 셀렉터(6A)와, 디코더(10)를 구비한다.

제2 메모리 어레이(2A)는, 제1 메모리 어레이(1)와 비교하여, 용장 세트의 구성이 다르다.

도 6은 제2 메모리 어레이(2A)의 용장 세트의 구성예를 도해한 도면이다.

예를 들면 도 6에 도시하는 바와 같이, 제2 메모리 어레이(2A)의 용장 세트는, 이미 설명한 도 2와 마찬가지로 결함 메모리 어드레스(21) 및 플래그 데이터 (24)용의 메모리를 구비함과 함께, 결함 셀 어드레스(26)를 기억하기 위한 4 비트의 메모리와, 1 비트의 용장 메모리를 구비한다.

결함 셀 어드레스(26)는, 결함 메모리 어드레스(21)의 지시 대상의 메모리를 구성하는 16 비트의 메모리 셀 중 어느 하나가 결함을 갖는지를 지시한다.

따라서, 결함 메모리 어드레스(21)에서 지시되는 1 워드 중의, 결함 셀 어드레스(26)에서 지시되는 1 비트의 결함 메모리 셀이, 용장 세트의 1 비트의 용장 메모리로 치환된다.

감지 증폭기(8A)는 도 6에 도시하는 용장 세트에 대하여 데이터의 판독이나 기입을 행한다. 감지 증폭기(8)와 비교하여, 입출력 데이터의 비트 수가 다르다.

셀렉터(6A)는, 디코더(10)로부터 공급되는 디코드 신호에 따라, 열 선택부(5)의 16 비트의 입출력선 중 지시된 어느 하나 대신에, 1 비트의 용장 메모리에 연결되는 감지 증폭기(8A)의 1 비트의 입출력선을 데이터 버스 DIO의 대응하는 비트에 접속함과 함께, 나머지 15 비트의 입출력선을 데이터 버스 DIO의 대응하는 비트에 접속한다. 혹은, 열 선택부(5)의 16 비트의 입출력선을 모두 데이터 버스 DIO의 대응하는 비트에 접속한다.

디코더(10)는, 비교 판정부(9)에서 입력 어드레스가 결함 메모리의 어드레스라고 판정된 경우, 용장 세트로부터 출력되는 4 비트의 결함 셀 어드레스(26)에 기초하여, 열 선택부(5)의 16 비트의 입출력선 중 어느 하나를 용장 메모리용의 입출력선으로 전환하는 디코드 신호를 생성한다. 입력 어드레스가 정상 메모리의 어드레스라고 판정된 경우에는, 해당 16 비트의 입출력선을 모두 데이터 버스 DIO에 접 속하는 디코드 신호를 생성한다.

상술한 구성을 갖는 도 5에 도시하는 반도체 기억 장치의 전체 동작은, 이미 설명한 도 3에 도시하는 흐름도와 마찬가지이다. 도 1에 도시하는 반도체 기억 장치와 다른 점은, 단계 ST16의 액세스 전환 동작에서, 16 비트의 결함 메모리 중 결함 셀 어드레스(26)에 의해 지시되는 1 비트의 결함 메모리 셀에의 액세스가, 1 비트의 용장 메모리에의 액세스로 전환되는 점에 있다.

메모리 셀마다 랜덤하게 발생하는 결함의 경우, 이와 같이 메모리 셀 단위의 구제에서도 16 비트 단위로 변하지 않는 확률로 결함을 구제할 수 있다. 이와 같이, 용장 세트의 비트 길이를 짧게 할 수 있기 때문에, 제2 메모리 어레이나 그 감지 증폭기의 회로 규모를 작게 할 수 있다.

(제4 실시예)

다음에, 본 발명의 제4 실시예에 대하여 설명한다.

도 5에 도시하는 반도체 기억 장치에서는, 제1 메모리 어레이(1)의 각 메모리 영역 내의 결함 구제에 이용할 수 있는 용장 세트는, 각각 1개이다. 이에 대하여, 본 실시예에 따른 반도체 기억 장치에서는, 1개의 메모리 영역에 대하여 N개의 용장 세트가 결함 구제에 이용 가능하다.

본 실시예에 따른 반도체 기억 장치는, 도 5에 도시하는 반도체 기억 장치와 마찬가지로, 제1 메모리 어레이(1) 및 제2 메모리 어레이(2A)와, 행 디코더(3 및 7)와, 열 선택부(5)와, 감지 증폭기(4 및 8A)와, 셀렉터(6A)와, 제어부(15)를 구비한다.

단, 본 실시예에서, 제2 메모리 어레이(2A)의 각 워드선에는, 도 6에 도시하는 구성의 용장 세트가 N개씩 접속되어 있다. 행 디코더(7)에 의해 1개의 워드선이 선택되면, 감지 증폭기(8A)에서는 N개의 용장 세트(제1 용장 세트∼제N 용장 세트)의 데이터가 각각 판독된다.

또한, 도 7에 도시하는 바와 같이, 본 실시예에 따른 반도체 기억 장치는, N개의 비교 판정부(9A_1∼9A_N)와, 이들 비교 판정부로부터 출력되는 판정 신호의 논리합을 연산하는 OR 회로(94)를 구비한다.

비교 판정부(9A_i)는, 도 4에 도시하는 비교 판정부(9_i)와 마찬가지로, 비교부(90_i)와, 플래그 판정부(91_i)와, AND 회로(92_i)를 구비한다. 또, 비교 판정부(9_i)와 다른 구성 요소로서, 패스 게이트(95_i 및 96_i)를 구비한다.

패스 게이트(95_i)는, 한쪽 단자가 제i 용장 세트의 결함 셀 어드레스(26_i)가 전송되는 입출력선에 접속되어 있고, 다른 쪽 단자가 공통선 L4를 통해 디코더(10)의 결함 셀 어드레스 입력 단자에 접속되어 있다. 그리고, 이 2개의 단자는, AND 회로(92_i)의 판정 신호가 '1'인 경우에 도통되고, 판정 신호가 '0'인 경우에 차단된다.

패스 게이트(96_i)는, 한쪽 단자가 제i 용장 세트의 1 비트 용장 메모리에 연결되는 감지 증폭기(8)의 입출력선에 접속되어 있고, 다른 쪽 단자가 공통선 L5를 통해 셀렉터(6A)에 접속되어 있다. 그리고, 이 2개의 단자는, AND 회로(92_i)의 판정 신호가 '1'인 경우에 도통되고, 판정 신호가 '0'인 경우에 차단된다.

셀렉터(6A)는, 예를 들면 도 7에 도시하는 바와 같이, 16 비트의 각 비트에 대응하는 셀렉터(6_0∼6_15)를 구비한다.

셀렉터(6_k)(k는 0부터 15까지의 정수를 나타냄)는, 디코더(10)로부터 셀렉터(6_k)용으로 공급되는 디코드 신호에 따라, 패스 게이트(96_1∼96_N)에 연결되는 공통선 L5 또는, 열 선택부(5)의 입출력선 L6의 제k 비트 신호선의 어느 한쪽을 선택하여, 데이터 버스 DIO의 제k 비트 신호선과 접속한다.

본 실시예에 따른 반도체 기억 장치의 전체적인 동작은, 도 5에 도시하는 반도체 기억 장치와 마찬가지이고, 이것과 다른 점은, 결함 판정 동작 및 액세스 전환 동작이 N개의 용장 세트의 데이터에 기초하여 행해지는 점에 있다.

즉, 입력 어드레스(ADR, ADC)의 일부인 어드레스 AD1은, N개의 용장 세트로부터 출력되는 N개의 결함 메모리 어드레스와 각각 비교된다. 그리고, 어드레스 AD1이 예를 들면 21_i에 일치함과 함께 이것에 대응하는 플래그 데이터(24_i)가 유효 상태라고 하면, AND 회로(92_i)의 판정 신호가 '1'로 되어, 패스 게이트(95_i 및 96_i)가 도통됨과 함께, OR 회로(94)의 출력 신호가 '1'로 된다.

여기서, N개의 용장 세트에 저장되는 결함 메모리 어드레스가 모두 다른 것으로 하면, 패스 게이트(95_1∼95_N) 중 도통되는 것은 패스 게이트(95_i)만이고, 패스 게이트(96_1∼96_N) 중 도통되는 것은 패스 게이트(96_i)만이다.

이 때문에, 디코더(10)에는 제i 용장 세트의 결함 셀 어드레스(26_i)가 입력되고, 셀렉터(6_0∼6_15)에 연결되는 공통선 L5에는 제i 용장 세트의 용장 메모리 의 데이터 입출력선이 접속된다. 그리고, 결함 셀 어드레스(26_i)에 따른 디코드 신호가 디코더(10)에서 생성되어, 셀렉터(6_0∼6_15)의 선택 상태가 각각 설정되면, 데이터 버스 DIO의 어느 하나의 비트의 신호선이 제i 용장 세트의 용장 메모리의 데이터 입출력선에 접속되고, 다른 비트의 신호선이 열 선택부(5)의 대응하는 비트의 입출력선에 각각 접속된다.

이상 설명한 바와 같이, 본 실시예에 따른 반도체 기억 장치에 따르면, 입력 어드레스가 결함 메모리의 어드레스라고 판정된 경우에는, 해당 결함 메모리 중의, 결함 셀 어드레스에서 지시되는 메모리 셀에의 액세스가, 용장 메모리에의 액세스로 전환된다. 그리고, 이 액세스 전환처의 용장 메모리로서는, 행 디코더(7)에 의해 선택되는 워드선 상의 N개의 용장 메모리 중, 어드레스 AD1과 일치하는 유효인 결함 메모리 어드레스가 판독된 메모리와 동일한 용장 세트에 포함되는 용장 메모리가 선택된다.

따라서, 제1 메모리 어레이(1)의 1개의 메모리 영역 내에서 복수의 결함 메모리를 구제하는 것이 가능하게 됨과 함께, 비트 단위의 결함 구제를 행하므로, 용장 세트의 비트 길이가 짧게 되어, 제2 메모리 어레이나 그 감지 증폭기의 회로 규모를 작게 할 수 있다.

(제5 실시예)

다음에, 본 발명의 제5 실시예에 대하여 설명한다.

도 1이나 도 5에 도시하는 반도체 기억 장치에서는, 용장 메모리를 통상 사용되는 제1 메모리 어레이와는 다른 제2 메모리 어레이 내에 설치하고 있었다. 이 때문에, 이들 용장 메모리는 제1 메모리 어레이에서의 메모리와 동일한 타이밍에서 액세스하는 것이 곤란하다.

예를 들면, 용장 세트로부터 판독한 결함 메모리 어드레스에 따라 용장 메모리를 액세스 가능 상태로 설정하고, 그 후 용장 메모리에 대하여 기입을 행하는 경우, 제2 메모리 어레이 상의 용장 메모리와 제1 메모리 어레이 상의 메모리에서는, 기입 시에 구동하는 신호 경로의 부하나 저항이 전혀 다르기 때문에, 양자의 기입 속도는 다를 가능성이 있다. 용장 메모리에의 기입 속도가 제1 메모리 어레이에의 기입 속도에 비해 고속이면 문제 없지만, 그 보증은 전혀 없기 때문에, 용장 셀에의 기입 속도가 메모리 전체의 액세스 속도를 제한할 가능성이 있다. 특히, 제2 메모리 어레이 자체의 기입 속도가 제1 메모리 어레이보다 뒤떨어져 있으면, 이 문제는 확실하게 발생한다.

이러한 문제는 제2 메모리 어레이의 구성에도 제약을 가져온다. 예를 들면, 제1 메모리 어레이가 DRAM이었던 경우, 이보다 기입 속도가 뒤떨어지는 강유전체 메모리나 플래시 메모리 등을 제2 메모리 어레이로서 이용할 수 없게 된다.

다음에 설명하는 도 8에 도시하는 반도체 기억 장치에서는, 용장 셀을 제1 메모리 셀 상에 설치함으로써, 통상 사용되는 메모리와 용장 메모리 사이에서의 상술한 바와 같은 액세스 속도의 차이가 해소된다.

도 8은 본 발명의 제5 실시예에 따른 반도체 기억 장치의 구성의 일례를 나타내는 블록도이다.

도 8에 예시하는 반도체 기억 장치는, 제1 메모리 어레이(1B) 및 제2 메모리 어레이(2B)와, 행 디코더(3 및 7)와, 열 선택부(5B)와, 감지 증폭기(4B 및 8B)와, 셀렉터(6B)와, 비교 판정부(9)와, 디코더(10)와, 제어부(15)를 구비한다.

단, 도 1, 도 5, 도 8의 동일 부호는 동일한 구성 요소를 나타낸다. 즉, 행 디코더(3 및 7), 비교 판정부(9), 디코더(10), 제어부(15)에 대해서는 도 1, 도 5를 참조하여 이미 설명한 바와 마찬가지이다. 따라서, 이하에서는 이들 설명을 생략하고, 다른 구성 요소에 대하여 설명한다.

제1 메모리 어레이(1B)는 본 반도체 기억 장치에서의 메인 기억부로서, 12 비트의 행 어드레스 ADR 및 8 비트의 열 어드레스 ADC에 의해 지시되는 (2¹²)×(2⁸)개의 어드레스에 각각 16 비트의 메모리 및 1 비트의 용장 메모리를 구비한다. 즉, 입력 어드레스의 지시 대상으로 되는 1 워드의 메모리마다, 대응하는 1 비트의 용장 메모리를 구비하고 있다.

따라서, 본 예에서의 제1 메모리 어레이(1B)는 (2¹²)×(2⁸)×17=17M 비트의 기억 용량을 갖고, 상술한 제1 메모리 어레이(1)보다 용장 메모리의 1M 비트 분만큼 기억 용량이 많다.

감지 증폭기(4B)는 제1 메모리 어레이(1B)의 각 비트선을 통하여 메모리 셀에서의 데이터의 판독이나 기입을 행한다.

감지 증폭기(8B)는 제2 메모리 어레이(2B)의 각 비트선을 통하여 메모리 셀에서의 데이터의 판독이나 기입을 행한다.

감지 증폭기(4B 및 8B)는, 상술한 감지 증폭기(4 및 8)과 비교하여, 입출력 되는 데이터의 비트 수가 다르다.

열 선택부(5B)는, 감지 증폭기(4B)를 통하여 액세스되는 제1 메모리 어레이(1B)의 1행분의 메모리로부터, 입력되는 8 비트의 열 어드레스 ADC에 따라서 17 비트의 메모리(통상 사용되는 1 워드의 메모리+1 비트 용장 메모리의 세트)를 선택한다.

제2 메모리 어레이(2B)는, 제1 메모리 어레이(1B)를 16개의 워드선마다 구분하는 복수의 메모리 영역의 각 영역 내에서의 결함 메모리 어드레스를 기억하기 위한 메모리와, 해당 결함 메모리 어드레스가 유효인지의 여부를 나타내는 플래그 데이터를 기억하기 위한 메모리와, 해당 결함 메모리 어드레스의 지시 대상의 메모리를 구성하는 복수의 메모리 셀 중 어느 하나가 결함을 갖는지를 지시하는 결함 셀 어드레스를 기억하기 위한 메모리를 1조로 하는 용장 세트를 복수 구비한다.

예를 들면, 제2 메모리 어레이(2B)는, 12 비트의 행 어드레스 ADR 중의 8 비트의 어드레스에 의해 지시되는 2⁸개의 워드선을 구비하고 있고, 그 각 워드선에 상술한 용장 세트를 각각 구비하고 있다.

따라서, 제2 메모리 어레이(2B)에서의 1개의 워드선(12)과, 제1 메모리 어레이(1B)에서의 16개의 워드선군(11)이 일대일로 대응하고 있어, 행 디코더(3)에서 워드선군의 어느 하나의 워드선이 선택되는 경우, 이 워드선군에 대응하는 공통의 워드선이 행 디코더(7)에서 선택되어, 그 용장 세트가 액세스 가능하게 된다.

즉, 제2 메모리 어레이(2B)는, 제1 메모리 어레이(1B)를 16개의 워드선마다 구분하는 복수의 메모리 영역의 각각에 대응하는 용장 세트를 구비하고 있다.

도 9는 제2 메모리 어레이(2B)의 용장 세트의 구성예를 도해한 도면이다.

예를 들면 도 9에 도시하는 바와 같이, 제2 메모리 어레이(2B)의 용장 세트는, 결함 메모리 어드레스(21)를 기억하는 12 비트의 메모리와, 플래그 데이터(24)를 기억하는 3 비트의 메모리와, 결함 셀 어드레스(26)를 기억하는 4 비트의 메모리를 구비한다. 이 구성은, 도 6에 도시하는 용장 세트에서 1 비트 용장 메모리를 제외한 것과 동일하다.

결함 메모리 어드레스(21)나 플래그 데이터(24), 결함 셀 어드레스(26)는 전원의 온 오프에 상관없이 항상 보유할 필요가 있기 때문에, 제2 메모리 어레이(2B)는 강유전체 메모리 등의 불휘발성 메모리인 것이 바람직하다. 제2 메모리 어레이(2B)를 휘발성 메모리로 구성하는 경우에는, 예를 들면 칩 내외에 별도로 설치한 불휘발성 메모리로부터 이들 데이터를 로드하여도 된다.

셀렉터(6B)는, 디코더(10)로부터 공급되는 디코드 신호에 따라, 통상 사용되는 16 비트의 메모리에 연결되는 열 선택부(5)의 16 비트의 입출력선 중의 지시된 어느 하나 대신에, 1 비트의 용장 메모리에 연결되는 열 선택부(5)의 1 비트의 입출력선을 데이터 버스 DIO의 대응하는 비트에 접속함과 함께, 나머지 15 비트의 입출력선을 데이터 버스 DIO의 대응하는 비트에 접속한다. 혹은, 열 선택부(5)의 16 비트의 입출력선을 모두 데이터 버스 DIO의 대응하는 비트에 접속한다.

여기서, 상술한 구성을 갖는 도 8에 도시하는 반도체 기억 장치의 동작에 대하여, 도 10에 도시하는 흐름도를 참조하여 설명한다.

(단계 ST20 및 ST21)

데이터의 기입 또는 판독을 지시하는 소정의 제어 신호가 입력되면, 제어부(15)의 제어에 기초하여, 행 디코더(3 및 7)에서의 워드선의 선택 동작이 병행하여 실행된다.

(단계 ST22 및 ST23)

각 워드선 상의 데이터는 비트선에 판독되고, 감지 증폭기(4B 및 8B)에 의해 증폭되고, 그 값이 래치된다. 이에 의해, 제1 메모리 어레이(1B)에서는 행 어드레스 ADR에 대응하는 워드선 상의 각 메모리 셀의 데이터가, 제2 메모리 어레이(2B)에서는 이것에 대응하는 용장 세트의 데이터가 각각 취득된다.

통상의 반도체 메모리에의 액세스에서는, 이 데이터 센싱 공정에 가장 긴 시간을 요하지만, 도 8에 도시하는 반도체 기억 장치에 따르면, 입력 어드레스에 특별한 변환을 행하지 않고, 제1 메모리 어레이(1B)와 제2 메모리 어레이(2B)에서의 데이터 센싱 공정의 동작을 동기, 병렬화시킬 수 있다. 이 때문에, 결함 구제에 수반하는 액세스 시간의 지연이 최소한으로 억제된다.

(단계 ST24 및 ST25)

제1 메모리 어레이(1B)로부터 취득되는 데이터는 열 선택부(5B)에 입력되고, 해당 데이터 중에서 열 어드레스 ADC에 따른 (1 워드+1 용장 비트)의 데이터가 선택된다.

한편, 제2 메모리 어레이(2B)로부터 취득되는 데이터 중, 결함 메모리 어드레스(21)와 플래그 데이터(24)는 비교 판정부(9)에 입력된다. 그리고, 결함 메모 리의 어드레스(23)는 열 어드레스 ADC와 비교되고, 어드레스(22)는 행 어드레스 ADR의 일부(4 비트)와 비교된다. 또한, 플래그 데이터(24)는, 그 3 비트 데이터에 포함되는 '1'의 비트의 수에 따라서, 유효 상태인지의 여부를 판정된다.

(단계 ST26)

제2 메모리 어레이(2)로부터 취득한 결함 메모리의 어드레스(22, 23)와 입력 어드레스가 일치하고, 또한 플래그 데이터(24)가 유효 상태인 경우, 입력 어드레스는 결함 메모리의 어드레스라고 판정된다. 이 경우, 용장 세트로부터 출력되는 결함 셀 어드레스(26)에 기초하여, 열 선택부(5)의 통상 사용 메모리용의 16 비트 입출력선 중 1 비트가, 동일한 열 선택부(5)의 용장 메모리용의 1 비트 입출력선으로 전환된다.

한편, 입력 어드레스가 정상 메모리의 어드레스라고 판정된 경우에는, 해당 16 비트의 통상 사용 메모리용 입출력선이 모두 데이터 버스 DIO에 접속된다.

(단계 ST27)

셀렉터(6B)의 접속이 확정된 상태에서, 제1 메모리 어레이(1B)의 통상 사용 메모리 또는 용장 메모리에 대한 판독이나 기입이 행해진다.

이상 설명한 바와 같이, 도 8에 도시하는 반도체 기억 장치에 따르면, 용장 메모리가 제1 메모리 어레이(1B)에 포함되어 있고, 입력 어드레스(ADR, ADC)에 따라서 제1 메모리 어레이(1B)에서의 하나의 메모리가 액세스 대상으로 되면, 해당 메모리와 공통의 워드선에 접속되는 용장 메모리가 액세스 가능하게 된다. 그리고, 이 입력 어드레스가 비교 판정부(9)에서 유효인 결함 메모리의 어드레스라고 판정된 경우, 해당 결함 메모리 중, 결함 셀 어드레스(26)에 의해 특정되는 결함 메모리 셀에의 액세스가, 해당 결함 메모리 셀과 공통의 워드선에 접속되는 1 비트의 용장 메모리에의 액세스로 전환된다.

이와 같이, 통상 사용되는 메모리와 용장 메모리가 동일한 메모리 어레이 상에 설치됨으로써, 액세스 속도의 차이가 미소하게 되기 때문에, 액세스처가 용장 메모리로 전환되었을 때의 액세스 속도 저하의 문제를 해소할 수 있다. 또, 이러한 문제가 해소됨으로부터, 제1 메모리 어레이(1B) 및 제2 메모리 어레이(2B)에 이용하는 메모리의 종류의 제약을 없앨 수 있다.

그 외, 용장 세트에 광범위한 결함 메모리 어드레스가 기억되는 점이나, 입력 어드레스에 특별한 변환 처리를 가하는 일없이 용장 세트에의 액세스가 행하여지는 점, 2개의 메모리 어레이(1B 및 2B)에 대한 데이터의 판독 처리가 병행하여 실행되는 점, 1 워드의 메모리 중의 1 비트의 결함 메모리 셀에의 액세스가 용장 메모리에의 액세스로 전환되는 점 등에 대하여는, 이미 설명한 도 1, 도 5에 도시하는 반도체 기억 장치와 마찬가지이고, 이것과 마찬가지의 효과를 발휘할 수 있다.

또한, 제1 메모리 어레이(1B), 제2 메모리 어레이(2B)에 어레이 분할 방식이나 복수 뱅크 방식의 메모리를 적용할 수 있는 점에 대해서도, 이미 설명한 반도체 기억 장치와 마찬가지이다.

(제6 실시예)

다음에, 본 발명의 제6 실시예에 대하여 설명한다.

도 8에 도시하는 반도체 기억 장치에서는, 제1 메모리 어레이(1B)의 각 메모리 영역 내의 결함 구제에 이용할 수 있는 용장 세트는, 각각 1개이다. 이에 대하여, 본 실시예에 따른 반도체 기억 장치에서는, 1개의 메모리 영역에 대하여 N개의 용장 세트가 결함 구제에 이용 가능하다.

본 실시예에 따른 반도체 기억 장치는, 도 8에 도시하는 반도체 기억 장치와 마찬가지로, 제1 메모리 어레이(1B) 및 제2 메모리 어레이(2B)와, 행 디코더(3 및 7)와, 열 선택부(5B)와, 감지 증폭기(4B 및 8B)와, 셀렉터(6B)와, 디코더(10)와, 제어부(15)를 구비한다.

또한, 도 11에 도시하는 바와 같이, 본 실시예에 따른 반도체 기억 장치는, N개의 비교 판정부(9B_1∼9B_N)와, 이들 비교 판정부로부터 출력되는 판정 신호의 논리합을 연산하는 OR 회로(94)를 구비한다.

비교 판정부(9B_i)는, 도 7에 도시하는 비교 판정부(9A_i)와 마찬가지로, 비교부(90_i)와, 플래그 판정부(91_i)와, AND 회로(92_i)와, 패스 게이트(95_i)를 구비하고 있고, 비교 판정부(9A_i)와의 차이는 패스 게이트(96_i)를 포함하지 않는 점에 있다.

패스 게이트(95_i)는, 한쪽 단자가 제i 용장 세트의 결함 셀 어드레스(26_i)가 전송되는 입출력선에 접속되어 있고, 다른 쪽 단자가 공통선 L4를 통해 디코더(10)의 결함 셀 어드레스용 입력 단자에 접속되어 있다. 그리고, 이 2개의 단자는, AND 회로(92_i)의 판정 신호가 '1'인 경우에 도통되고, 판정 신호가 '0'인 경우에 차단된다.

셀렉터(6B)는, 도 7에 도시하는 셀렉터(6A)와 마찬가지로, 16 비트의 각 비트에 대응하는 셀렉터(6_0∼6_15)를 구비하고 있고, 셀렉터(6A)와의 차이는 용장 메모리측의 접속에 있다. 즉, 도 11에 도시하는 바와 같이, 셀렉터(6B)에서는, 셀렉터(6_0∼6_15)의 용장 메모리측의 단자에, 열 선택부(5B)의 용장 메모리용의 입출력선 L7이 접속되어 있다.

상술한 구성을 갖는 본 실시예에 따른 반도체 기억 장치의 동작은, 액세스처의 용장 메모리가 제2 메모리 어레이(2B)인 점을 제외하고, 제4 실시예에서 설명한 반도체 기억 장치와 거의 마찬가지이다.

즉, 입력 어드레스가 결함 메모리의 어드레스라고 판정된 경우, 해당 결함 메모리 중의, 결함 셀 어드레스에서 지시되는 메모리 셀에의 액세스가, 제1 메모리 어레이(1B)에 포함되는 용장 메모리에의 액세스로 전환된다. 그리고, 이 액세스 전환처의 용장 메모리로서는, 행 디코더(3)에 의해 선택되는 워드선 상의 N개의 용장 메모리 중, 입력 어드레스의 지시 대상의 메모리와 쌍을 이루는 용장 메모리가 열 선택부(5B)에 의해 선택된다.

따라서, 제1 메모리 어레이(1B)의 1개의 메모리 영역 내에서 복수의 결함 메모리를 구제하는 것이 가능하게 되어, 점 결함이 많은 메모리에서도 구제의 확률을 높여 수율을 향상시킬 수 있다.

(제7 실시예)

다음에, 본 발명의 제7 실시예에 대하여 설명한다.

상술한 도 1, 도 5, 도 8의 반도체 기억 장치에서는, 제1 메모리 어레이에서 워드선을 선택하고, 또한 열 선택을 행한 상태에서 셀렉터에 의해 통상 사용 메모리와 용장 메모리와의 전환을 행하고 있다. 또한, 이 전환에서는, 워드 단위에서의 일괄 또는 1 비트만의 전환을 행하고 있다. 그러나, 본 발명은 이러한 구성에 제약되는 것이 아니고, 많은 베리에이션이 존재할 수 있다.

다음에 설명하는 도 12에 도시하는 반도체 기억 장치에서는, 통상 사용 메모리와 용장 메모리와의 전환을 행하는 셀렉터의 전단과 후단에서, 열 선택 동작이 2 단계로 행해진다.

도 12는 본 발명의 제7 실시예에 따른 반도체 기억 장치의 구성의 일례를 나타내는 블록도이다.

도 12에 예시하는 반도체 기억 장치는, 제1 메모리 어레이(1C) 및 제2 메모리 어레이(2C)와, 행 디코더(3 및 7)와, 열 선택부(5C 및 13)와, 감지 증폭기(4C 및 8C)와, 셀렉터(6C)와, 비교 판정부(9C)와, 디코더(10C)와, 제어부(15)를 구비한다.

단, 도 1, 도 12의 동일 부호는 동일한 구성 요소를 나타낸다. 즉, 행 디코더(3 및 7), 제어부(15)에 대해서는 도 1을 참조하여 이미 설명한 바와 동일하다. 따라서, 이하에서는 이들 설명을 생략하고, 다른 구성 요소에 대하여 설명한다.

제1 메모리 어레이(1C)는 본 반도체 기억 장치에서의 메인 기억부로서, 12 비트의 행 어드레스 ADR 및 8 비트의 열 어드레스 ADC에 의해 지시되는 2¹²×2⁸개의 어드레스에 각각 1 워드(16 비트)의 메모리를 구비한다. 또한, 연속한 4 워드의 메모리 영역을 소 메모리 영역으로 하면, 이 소 메모리 영역마다 2 비트의 용장 메모리가 설치되어 있다. 즉, 16개의 워드선을 단위로 하는 메모리 영역이 또한 4 워드마다의 소 메모리 영역으로 구분되고, 그 소 메모리 영역마다 2 비트의 용장 메모리가 설치되어 있다.

따라서, 제1 메모리 어레이(1C)에서 통상 사용 메모리의 기억 용량은 제1 메모리 어레이(1)와 동일한 16M 비트이고, 용장 메모리의 기억 용량은 2¹²×2⁶×2=512K 비트이다.

감지 증폭기(4C)는 제1 메모리 어레이(1C)의 각 비트선을 통하여 메모리 셀에서의 데이터의 판독이나 기입을 행한다.

감지 증폭기(8C)는 제2 메모리 어레이(2C)의 각 비트선을 통하여 메모리 셀에서의 데이터의 판독이나 기입을 행한다.

감지 증폭기(4C 및 8C)는, 상술한 감지 증폭기(4 및 8)과 비교하여, 입출력되는 데이터의 비트 수가 다르다.

열 선택부(5C)는, 감지 증폭기(4C)를 통하여 액세스되는 제1 메모리 어레이(1C)의 1행분의 메모리로부터, 입력되는 8 비트의 열 어드레스 ADC에 따라 66 비트의 메모리(통상 사용되는 4 워드의 메모리+2 비트 용장 메모리의 세트)를 선택한다.

제2 메모리 어레이(2C)는, 제1 메모리 어레이(1C)를 구분하는 복수의 메모리 영역(16개의 워드선의 영역)의 각 영역 내에서 결함 메모리를 포함하는 소 메모리 영역(4 워드의 영역)의 어드레스를 기억하기 위한 메모리와, 해당 소 메모리 영역 어드레스가 유효인지의 여부를 나타내는 플래그 데이터를 기억하기 위한 메모리와, 해당 소 메모리 영역 어드레스의 지시 대상의 소 메모리 영역을 구성하는 복수의 메모리 셀 중 어느 하나가 결함을 갖는지를 지시하는 결함 셀 어드레스를 기억하기 위한 메모리와, 해당 결함 메모리 셀을 대체하는 용장 메모리를 지시하는 용장 메모리 지시 데이터를 기억하기 위한 메모리를 1조로 하는 용장 세트를 복수 구비한다.

예를 들면, 제2 메모리 어레이(2C)는, 12 비트의 행 어드레스 ADR 중의 8 비트의 어드레스에 의해 지시되는 2⁸개의 워드선을 구비하고 있고, 그 각 워드선에 상술한 용장 세트를 각각 구비하고 있다.

따라서, 제2 메모리 어레이(2C)에서의 1개의 워드선(12)과, 제1 메모리 어레이(1C)에서의 16개의 워드선군(11)이 일대일로 대응하고 있어, 행 디코더(3)에서 워드선군의 어느 하나의 워드선이 선택되는 경우, 이 워드선군에 대응하는 공통의 워드선이 행 디코더(7)에서 선택되어, 그 용장 세트가 액세스 가능하게 된다.

즉, 제2 메모리 어레이(2C)는, 제1 메모리 어레이(1C)를 16개의 워드선마다 구분하는 복수의 메모리 영역의 각각에 대응하는 용장 세트를 구비하고 있다.

도 13은 제2 메모리 어레이(2C)의 용장 세트의 구성예를 도해한 도면이다.

예를 들면 도 13에 도시하는 바와 같이, 제2 메모리 어레이(2C)의 용장 세트는, 결함 메모리를 포함하는 소 메모리 영역(이후, 결함 소 메모리 영역이라고 표기함)의 어드레스(21C)를 기억하는 10 비트의 메모리와, 플래그 데이터(24)를 기억 하는 3 비트의 메모리와, 소 메모리 영역 중의 결함 셀 어드레스(26C)를 기억하는 6 비트의 메모리와, 용장 메모리 지시 데이터를 기억하는 1 비트의 메모리를 구비한다.

소 메모리 영역의 어드레스(21C)는, 상술한 워드선군(11)에 대응하는 메모리 영역 중에서, 결함 소 메모리 영역을 특정하기 위한 어드레스이며, 2개의 어드레스(22 및 23)를 포함하고 있다.

어드레스(22)는, 이미 설명한 바와 같이, 행 어드레스 ADR 중에서 행 디코더(7)에 입력되는 8 비트의 어드레스를 제외한 4 비트의 어드레스이다. 이에 의해, 워드선군(11)에서의 16개의 워드선 중의 1개가 특정된다.

어드레스(23C)는 8 비트의 열 어드레스 중의 6 비트의 어드레스이고, 이것에 의해서, 메모리 영역 내에서의 4 워드의 소 메모리 영역이 특정된다.

결함 셀 어드레스(26C)는 4 워드(64 비트)의 결함 소 메모리 영역 내에서의 1 비트의 결함 메모리 셀을 특정하는 어드레스이다.

용장 메모리 지시 데이터(27)는, 소 메모리 영역마다 설치되는 2 비트의 용장 메모리 중의 어느 것을 결함 메모리 셀의 대체에 사용하는가를 지시하기 위한 데이터이다.

비교 판정부(9C)는, 행 어드레스 ADR에 따라 감지 증폭기(8C)로부터 일제히 판독되는 용장 세트의 각 데이터 중, 행 어드레스 ADR 중에서 행 디코더(7)에 입력되는 8 비트의 어드레스를 제외한 4 비트의 어드레스와 용장 세트의 어드레스(22)를 비교함과 함께, 8 비트의 열 어드레스 ADC 중의 6 비트의 어드레스와 용장 세트 의 어드레스(23C)를 비교한다. 또한, 3 비트의 플래그 데이터(24) 중의 2 비트 이상이 '1'로 되는지의 여부 즉, 플래그 데이터(24)가 유효 상태인지의 여부의 판정도 행한다.

그리고, 비교 판정부(9C)는, 이들 어드레스가 모두 일치하고, 또한 플래그 데이터(24)가 유효 상태인 경우, 입력 어드레스(ADR, ADC)를 결함 소 메모리 영역의 어드레스라고 판정한다. 반대로, 어드레스가 모두 일치하지 않는 경우나, 플래그 데이터(24)가 유효 상태가 아닌 경우, 입력 어드레스(ADR, ADC)는 결함 소 메모리 영역의 어드레스가 아니라고 판정한다.

디코더(10C)는, 비교 판정부(9C)에서 입력 어드레스가 결함 소 메모리 영역의 어드레스라고 판정된 경우, 용장 세트로부터 출력되는 6 비트의 결함 셀 어드레스(26C)에 기초하여, 열 선택부(5C)의 통상 사용 메모리용의 입출력선(64 비트) 중 어느 하나의 1 비트가 용장 셀 지시 데이터(27)에서 지시되는 용장 메모리용의 입출력선으로 전환하도록 디코드 신호를 생성한다. 입력 어드레스가 정상 메모리의 어드레스라고 판정된 경우에는, 해당 통상 사용 메모리용의 입출력선이 모두 신호선 D64에 접속되도록 디코드 신호를 생성한다.

셀렉터(6C)는, 디코더(10C)로부터 공급되는 디코드 신호에 따라, 통상 사용되는 64 비트의 소 메모리 영역에 연결되는 열 선택부(5)의 64 비트의 입출력선 중 지시된 1 비트의 입출력선 대신에, 용장 메모리 지시 데이터(27)에서 지시되는 용장 메모리에 연결되는 열 선택부(5C)의 입출력선을 64 비트의 신호선 D64의 대응하는 비트에 접속함과 함께, 나머지 63 비트의 입출력선을 신호선 D64의 대응하는 비 트에 접속한다. 혹은, 열 선택부(5C)의 64 비트의 입출력선을 모두 신호선 D64의 대응하는 비트에 접속한다.

열 선택부(13)는, 셀렉터(6C)에 연결되는 64 비트의 신호선 D64 중에서, 비교 판정부(9C)에 입력되는 열 어드레스 ADC의 6 비트를 제외한 나머지 2 비트의 어드레스에 기초하여 16 비트의 신호선을 선택하여, 데이터 버스 DIO에 접속한다.

다음에, 상술한 구성을 갖는 도 12에 도시하는 반도체 기억 장치의 동작을 설명한다.

데이터의 기입 또는 판독을 지시하는 소정의 제어 신호가 입력되면, 제어부(15)의 제어에 기초하여, 행 디코더(3 및 7)에서의 워드선의 선택 동작이 병행하여 실행되어, 제1 메모리 어레이(1C)의 1행분의 메모리가 감지 증폭기(4C)를 통하여 액세스 가능하게 되고, 이것에 대응하는 제2 메모리 어레이(2C)의 용장 세트(도 13)가 감지 증폭기(8C)를 통하여 액세스 가능하게 된다.

열 선택부(5C)에서는, 액세스 가능하게 된 제1 메모리 어레이(1C)의 1행분의 메모리로부터, 열 어드레스 ADC의 6 비트분의 어드레스에 따라 66 비트의 메모리(64 비트의 소 메모리 영역+2 비트의 용장 메모리의 세트)가 선택된다.

한편, 제2 메모리 어레이(2C)에서 액세스 가능하게 된 용장 세트 중, 결함 소 메모리 영역의 어드레스(21C)와 플래그 데이터(24)는 비교 판정부(9C)에 입력된다. 그리고, 이 어드레스(21C)에서의 어드레스(23C)는 열 어드레스 ADC의 일부(6 비트)와 비교되고, 어드레스(22)는 행 어드레스 ADR의 일부(4 비트)와 비교된다. 또한, 플래그 데이터(24)는, 그 3 비트 데이터에 포함되는 '1'의 비트의 수에 따 라, 유효 상태인지의 여부가 판정된다.

제2 메모리 어레이(2C)로부터 취득한 결함 메모리의 어드레스(22, 23C)와 입력 어드레스가 일치하고, 또한 플래그 데이터(24)가 유효 상태인 경우, 입력 어드레스는 결함 소 메모리 영역의 어드레스라고 판정된다. 이 경우, 결함 소 메모리 영역 중의 결함 셀 어드레스(26C)에서 지시되는 메모리에의 액세스가 용장 메모리 지시 데이터(27)에서 지시되는 용장 메모리에의 액세스로 전환되도록, 셀렉터(6C)에서 열 선택부(5C)의 통상 사용 메모리용의 입출력선의 일부가, 동일한 열 선택부(5C)의 용장 메모리용의 입출력선으로 전환되어 64 비트의 신호선 D64에 접속된다. 한편, 입력 어드레스가 결함 소 메모리 영역의 어드레스가 아니라고 판정된 경우에는, 이 정상적인 메모리가 액세스되도록, 열 선택부(5)의 통상 사용 메모리용의 입출력선이 모두 신호선 D64에 접속된다.

또한, 열 선택부(13)에서는, 셀렉터(6C)에 연결되는 64 비트의 신호선 D64 중, 열 어드레스 ADC의 나머지 일부(2 비트)에 기초하여 16 비트의 신호선이 선택되어, 데이터 버스 DIO에 접속된다.

셀렉터(6C) 및 열 선택부(13)의 접속이 확정된 상태에서, 제1 메모리 어레이(1C)의 통상 사용 메모리 또는 용장 메모리에 대한 판독이나 기입이 행해진다.

이상 설명한 바와 같이, 도 12에 도시하는 반도체 기억 장치에서는, 제1 메모리 어레이(1C)를 16개의 워드선마다 구분한 메모리 영역이, 또한 4 워드마다의 소 메모리 영역에 구분되고, 이 각 소 메모리 영역에 대하여 2 비트씩의 용장 메모리가 각각 설치되어 있다. 제1 메모리 어레이(1C)에 액세스하기 위한 어드레스가 입력되면, 해당 입력 어드레스에 따라 하나의 소 메모리 영역의 메모리가 액세스 대상이 됨과 함께, 이 소 메모리 영역에 대응하는 용장 메모리가 액세스 가능하게 된다. 또한, 비교 판정부(9C)에서는, 해당 입력 어드레스에 따라 제2 메모리 어레이(2C)로부터 판독되는 용장 세트의 데이터에 기초하여, 해당 입력 어드레스가 결함 소 메모리 영역의 어드레스인지의 여부의 판정이 행하여진다. 결함 소 메모리 영역의 어드레스라고 판정된 경우, 해당 소 메모리 영역 중의 결함 메모리에의 액세스가, 해당 소 메모리 영역에 대응하는 용장 메모리에의 액세스로 전환되도록 셀렉터(6C)의 접속이 설정된다.

이와 같이, 4 워드의 소 메모리 영역에 포함되는 메모리의 결함을 일괄하여 구제할 수 있기 때문에, 소 메모리 영역에 포함되는 일련의 메모리에 순차적으로 액세스하는 경우에도, 액세스마다 결함 구제를 행할 필요가 없게 되어, 액세스 속도를 고속화할 수 있다.

반도체 메모리의 고속 액세스 모드에서는, 예를 들면 열 어드레스를 지정한 후, 이 열 어드레스에 후속되는 2∼4 워드의 메모리로부터 연속적으로 데이터를 판독하는 모드(버스트 모드)가 있다. 본 예와 같이, 미리 넓은 범위의 결함을 일괄하여 구제할 수 있으면, 이러한 고속 모드에 지연없이 대응할 수 있다.

(제8 실시예)

다음에, 본 발명의 제8 실시예에 대하여 설명한다.

도 12에 도시하는 반도체 기억 장치에서는, 제1 메모리 어레이(1C)의 각 메모리 영역 내의 결함 구제에 이용할 수 있는 용장 세트는, 각각 1개이다. 이에 대 하여, 본 실시예에 따른 반도체 기억 장치에서는, 1개의 메모리 영역에 대하여 N개의 용장 세트가 결함 구제에 이용 가능하다.

본 실시예에 따른 반도체 기억 장치는, 도 12에 도시하는 반도체 기억 장치와 마찬가지로, 제1 메모리 어레이(1C) 및 제2 메모리 어레이(2C)와, 행 디코더(3 및 7)와, 열 선택부(5C 및 13)와, 감지 증폭기(4C 및 8C)와, 셀렉터(6C)와, 제어부(15)를 구비한다.

단, 본 실시예에서, 제2 메모리 어레이(2C)의 각 워드선에는, 도 13에 도시하는 구성의 용장 세트가 N개씩 접속되어 있다. 행 디코더(7)에 의해 1개의 워드선이 선택되면, 감지 증폭기(8C)에서는 N개의 용장 세트(제1 용장 세트∼제N 용장 세트)의 데이터가 각각 판독된다.

또한, 도 14에 도시하는 바와 같이, 본 실시예에 따른 반도체 기억 장치는, N개의 비교 판정부(9C_1∼9C_N)와, 이들 비교 판정부로부터 출력되는 2계통의 판정 신호의 논리합을 각각 연산하는 OR 회로(94_1 및 94_2)와, 2계통의 디코더(10C_1 및 10C_2)를 구비한다.

비교 판정부(9C_i)는, 비교부(90C_i)와, 플래그 판정부(91_i)와, AND 회로(92_i, 98_i, 99_i)와, 패스 게이트(97_i)를 구비한다.

비교부(90C_i)는, 행 어드레스 ADR의 4 비트분의 어드레스 및 열 어드레스 ADC의 6 비트분의 어드레스(이후, 이들 어드레스를 어드레스 AD2로 표기함)를 입력받고, 해당 입력 어드레스 AD2와, 제i 용장 세트로부터 판독되는 결함 소 메모리 영역 어드레스(21C_i)를 비교한다. 그리고, 양자가 일치한 경우에 '1', 일치하지 않는 경우에 '0'의 신호를 출력한다.

플래그 판정부(91_i) 및 AND 회로(92_i)는, 이미 설명한 비교부(90_i)와 마찬가지의 기능을 갖는다.

즉, 플래그 판정부(91_i)는, 제i 용장 세트의 플래그 데이터(24_i)가 유효 상태인 경우에 '1', 그렇지 않은 경우에 '0'을 출력한다.

AND 회로(92_i)는, 비교부(90C_i) 및 플래그 판정부(91_i)의 출력 신호의 논리곱을 판정 신호로서 출력한다. 이 판정 신호가 '1'인 경우, 입력 어드레스는 결함 소 메모리 영역의 어드레스이고, 판정 신호가 '0'인 경우, 입력 어드레스는 정상적인 소 메모리 영역의 어드레스이다.

패스 게이트(97_i)는 3개의 단자(제1 단자∼제3 단자)를 갖고 있고, 이들의 접속 관계를 AND 회로(92_i)의 판정 신호에 따라 전환한다.

제1 단자는 제i 용장 세트의 결함 셀 어드레스(26C_i)의 입출력선에 접속되고, 제2 단자는 공통선 L9을 통하여 디코더(10C_1)의 결함 셀 어드레스 입력 단자에 접속되며, 제3 단자는 공통선 L11을 통하여 디코더(10C_2)의 결함 셀 어드레스 입력 단자에 접속되어 있다. AND 회로(92_i)의 판정 신호가 '1'인 경우, 제1 단자 및 제2 단자가 도통되고, 제1 단자 및 제3 단자가 차단된다. 판정 신호가 '0'인 경우는, 제1 단자 및 제3 단자가 도통되고, 제1 단자 및 제2 단자가 차단된다.

AND 회로(98_i)는, AND 회로(92_i)의 판정 신호와, 제i 용장 세트로부터 판독되는 용장 메모리 지시 데이터(27_i)와의 논리곱을 제1 판정 신호로서 출력한다.

AND 회로(99_i)는, AND 회로(92_i)의 판정 신호와, 용장 메모리 지시 데이터 (27_i)를 논리 반전한 신호와의 논리곱을 제2 판정 신호로서 출력한다.

따라서, 용장 메모리 지시 데이터(27_i)가 '1'인 경우, 제1 판정 신호가 AND 회로(92_i)의 판정 신호와 같게 되고, 제2 판정 신호가 '0'으로 된다. 용장 메모리 지시 데이터(27_i)가 '0'인 경우는, 제2 판정 신호가 AND 회로(92_i)의 판정 신호와 같게 되어, 제1 판정 신호가 '0'으로 된다.

OR 회로(94_1)는, 비교 판정부(9C_1∼9C_N)로부터 출력되는 제1 판정 신호의 논리합을 제1 판정 신호선 L8에 출력한다.

OR 회로(94_2)는, 비교 판정부(9C_1∼9C_N)로부터 출력되는 제2 판정 신호의 논리합을 제2 판정 신호선 L10에 출력한다.

셀렉터(6C)는, 열 선택부(5C)의 통상 사용 메모리용의 64 비트 입출력선 L14에서의 각 비트에 대응한, 64개의 셀렉터(6C_0∼6C_63)를 갖는다.

셀렉터(6C_n)(n은 0부터 63까지의 정수를 나타냄)는, 디코더(10C_1 및 10C_2)로부터 셀렉터(6C_n)용으로 공급되는 디코드 신호에 따라, 열 선택부(5C)의 제1 용장 메모리용의 입출력선 L12, 열 선택부(5C)의 제2 용장 메모리용의 입출력선 L13, 또는 열 선택부(5C)의 통상 사용 메모리용의 입출력선 L14의 제n 비트 신호선 중 어느 하나를 선택하여, 신호선 D64의 제n 비트 신호선과 접속한다.

디코더(10C_1)는, 제1 판정 신호선 L8의 신호와, 공통선 L9을 통하여 패스 게이트(97_1∼97_N)의 제2 단자로부터 출력되는 결함 셀 어드레스를 입력받고, 이에 따라 셀렉터(6C_1∼6C_N)의 접속 상태를 설정한다.

즉, 제1 판정 신호선 L8의 신호가 '1'인 경우, 공통선 L9을 통하여 입력되는 결함 셀 어드레스에 따라, 신호선 D64의 어느 하나의 비트가 제1 용장 메모리용의 입출력선 L12에 접속되고, 신호선 D64의 나머지 비트가 통상 사용 메모리용의 입출력선 L14(디코더(10C_2)의 디코드 신호에 의해서는 제2 용장 메모리용의 입출력선 L13)의 대응하는 비트에 접속되도록 디코드 신호를 생성한다.

또한, 제1 판정 신호선 L8의 신호가 '0'인 경우는, 신호선 D64의 모든 비트가 통상 사용 메모리용의 입출력선 L14(디코더(10C_2)의 디코드 신호에 의해서는 제2 용장 메모리용의 입출력선 L13)의 대응하는 비트에 접속되도록 디코드 신호를 생성한다.

디코더(10C_2)는, 제2 판정 신호선 L10의 신호와, 공통선 L11을 통하여 패스 게이트(97_1∼97_N)의 제3 단자로부터 출력되는 결함 셀 어드레스를 입력받고, 이것에 따라서 셀렉터(6C_1∼6C_N)의 접속 상태를 설정한다.

즉, 제2 판정 신호선 L10의 신호가 '1'인 경우, 공통선 L11을 통하여 입력되는 결함 셀 어드레스에 따라서, 신호선 D64의 어느 하나의 비트가 제2 용장 메모리용의 입출력선 L13에 접속되고, 신호선 D64의 나머지 비트가 통상 사용 메모리용의 입출력선 L14(디코더(10C_1)의 디코드 신호에 의해서는 제1 용장 메모리용의 입출력선 L12)의 대응하는 비트에 접속되도록 디코드 신호를 생성한다.

또, 제2 판정 신호선 L10의 신호가 '0'인 경우는, 신호선 D64의 모든 비트가 통상 사용 메모리용의 입출력선 L14(디코더(10C_1)의 디코드 신호에 의해서는 제1 용장 메모리용의 입출력선 L12)의 대응하는 비트에 접속되도록 디코드 신호를 생성한다.

기입/판독 액세스를 지시하는 제어 신호와 함께 메모리 어드레스(ADR, ADC)가 입력되면, 행 디코더(3 및 7)의 워드선의 선택 동작이 병행하여 실행되어, 제1 메모리 어레이(1C)의 1행분의 메모리와 이것에 대응하는 제2 메모리 어레이(2C)의 N개의 용장 세트가 각 감지 증폭기를 통하여 액세스 가능하게 된다.

열 선택부(5C)에서는, 액세스 가능한 제1 메모리 어레이(1C)의 1행분의 메모리로부터, 열 어드레스 ADC의 6 비트분의 어드레스에 따라 66 비트의 메모리(64 비트의 소 메모리 영역+2 비트의 용장 메모리의 세트)가 선택된다.

비교 판정부(9C_1∼9C_N)에서는, 용장 세트로부터 판독되는 결함 소 메모리 영역 어드레스(21C_1∼21C_N)와 입력 어드레스 AD2와의 비교 및 용장 세트로부터 판독되는 플래그 데이터(24_1∼24_N)의 판정이 각각 행해지고, 그 결과에 기초하여, 입력 어드레스가 결함 소 메모리 영역의 어드레스인지의 여부가 판정된다.

비교 판정부(9C_1∼9C_N)의 판정 결과는, 용장 메모리 지시 데이터(27_1∼27_N)의 값 즉, 결함 메모리 셀의 구제에 2개의 용장 메모리(제1 용장 메모리, 제2 용장 메모리) 중 어느 것을 이용할지에 따라, 2개의 계통 중 어느 하나로 분류된다.

예를 들면, 비교 판정부(9C_i)에 입력되는 용장 메모리 지시 데이터(27_i)가 '1'에 설정되어 있는 경우, 그 판정 결과에 기초하는 결함 메모리 셀의 구제로는 제1 용장 메모리가 사용된다. 이 경우, AND 회로(92_i)의 판정 신호는, AND 회로 (98_i)로부터 OR 회로(94_1), 공통선 L8을 통하여, 디코더(10C_1)에 입력된다. 또한, 결함 셀 어드레스(26C_i)는, 패스 게이트(97_i)의 제2 단자 및 공통선 L9을 통하여 디코더(10C_1)에 입력된다. 그리고, 이 경우에 AND 회로(92_i)의 판정 신호가 '1'이면, 결함 셀 어드레스(26C_i)에 기초하여, 셀렉터(6C_1∼6C_63)의 어느 하나가 신호선 D64와 제1 용장 메모리용의 입출력선 L12를 접속하도록 설정된다.

반대로, 비교 판정부(9C_i)에 입력되는 용장 메모리 지시 데이터(27_i)가 '0'에 설정되어 있는 경우, 그 판정 결과에 기초하는 결함 메모리 셀의 구제로는 제2 용장 메모리가 사용된다. 이 경우, AND 회로(92_i)의 판정 신호는, AND 회로(99_i)로부터 OR 회로(94_2), 공통선 L10을 통하여, 디코더(10C_2)에 입력된다. 또한, 결함 셀 어드레스(26C_i)는, 패스 게이트(97_i)의 제3 단자 및 공통선 L9을 통하여 디코더(10C_2)에 입력된다. 그리고, 이 경우에 AND 회로(92_i)의 판정 신호가 '1'이면, 결함 셀 어드레스(26C_i)에 기초하여, 셀렉터(6C_1∼6C_63)의 어느 하나가 신호선 D64와 제2 용장 메모리용의 입출력선 L13을 접속하도록 설정된다.

열 선택부(13)에서는, 열 어드레스 ADC의 2 비트의 어드레스에 기초하여, 셀렉터(6C)의 선택 결과로부터 16 비트의 신호선이 선택되어, 데이터 버스 DIO에 접속된다.

이상 설명한 바와 같이, 본 실시예에 따른 반도체 기억 장치에 따르면, 도 12에 도시하는 반도체 기억 장치와 마찬가지의 효과를 발휘하는 것이 가능함과 함 께, 제1 메모리 어레이(1C)의 1개의 메모리 영역 내에서 복수의 결함 메모리를 구제하는 것이 가능하게 되어, 점 결함이 많은 메모리에서도 구제의 확률을 높여 수율을 향상시킬 수 있다.

(제9 실시예)

다음에, 본 발명의 제9 실시예에 대하여 설명한다.

본 실시예에 따른 반도체 기억 장치에서는, 제1 메모리 어레이의 결함 메모리의 검출이 행하여지고, 이 검출 결과에 따라서, 제2 메모리 어레이에 저장되는 결함 메모리 특정용의 정보가 갱신된다.

도 15는 본 발명의 제9 실시예에 따른 반도체 기억 장치의 구성의 일례를 나타내는 블록도이다.

도 15에 도시하는 반도체 기억 장치는, 제1 메모리 어레이(40)와, 제2 메모리 어레이(41)와, 어드레스 레지스터(42)와, 레지스터(43)와, 액세스 전환부(44)와, 결함 검출부(45)와, 제어부(46)를 구비한다.

제1 메모리 어레이(40)는 제2 발명에서의 제1 메모리 어레이의 일 실시예이다.

제2 메모리 어레이(41)는 제2 발명에서의 제2 메모리 어레이의 일 실시예이다.

결함 검출부(45)는 제2 발명에서의 결함 검출 수단의 일 실시예이다.

제어부(46)는 제2 발명에서의 제어 수단의 일 실시예이다.

제1 메모리 어레이(40)는, 통상 사용되는 메모리를 포함하는 본 반도체 기억 장치의 메인 기억부이다.

제2 메모리 어레이(41)는, 제1 메모리 어레이를 구분하는 4개의 메모리 영역(R1∼R4)의 각각에 대하여, 그 영역 내의 결함 메모리를 특정하기 위한 정보를 기억한다. 도 15의 예에서는, 메모리 영역 R1∼R4에 관한 결함 메모리 특정용 정보를 기억하기 위한 메모리 영역 M1∼M4를 갖고 있다.

또, 제1 메모리 어레이는, 예를 들면 상술한 각 실시예와 같이, 행 어드레스의 일부 등을 사용하여 복수의 메모리 영역으로 구분된다.

어드레스 레지스터(42)는, 제1 메모리 어레이(40)에 대하여 액세스가 행하여질 때에, 그 액세스 대상의 메모리의 어드레스를 보유한다.

레지스터(43)는, 제2 메모리 어레이(41)로부터 판독되는 1 메모리 영역(M1∼M4)분의 결함 메모리 특정용 정보를 보유한다. 제2 메모리 어레이(41)에 래치형 감지 증폭기가 사용되고 있는 경우에는, 그것을 레지스터(43)로서 사용하여도 된다.

액세스 전환부(44)는, 레지스터(43)에 보유되는 결함 메모리 특정용 정보에 기초하여 결함 메모리를 특정하고, 해당 특정한 결함 메모리에의 액세스를 도시하지 않은 용장 메모리에의 액세스로 전환한다. 즉, 결함 메모리를 비선택으로 함 과 함께 용장 메모리를 선택하여 결함을 구제한다. 이 결함 메모리 구제 수순은, 예를 들면 상술한 각 실시예와 마찬가지의 방법으로 실현된다.

결함 검출부(45)는, 예를 들면 별도로 입력되는 에러 검출용의 확인 데이터와의 비교에 기초하여, 액세스 전환부(44)의 액세스 전환 처리를 거쳐 판독된 데이 터에 포함되는 에러를 검출한다. 에러를 검출한 경우, 예를 들면 그 에러를 검출한 메모리 셀의 위치에 관한 정보 등을 제어부(46)에 출력한다.

제어부(46)는, 제1 메모리 어레이(40)나 제2 메모리 어레이(41)에 대한 데이터의 판독, 기입에 관한 제어나, 결함 검출부(45)의 검출 결과에 기초하여 제2 메모리 어레이(41)의 정보를 갱신하는 처리 등, 전체적인 동작에 관한 여러 가지의 제어, 처리를 행한다.

다음에, 상술한 구성을 갖는 도 15에 도시하는 반도체 기억 장치의 동작을 설명한다.

어드레스 레지스터(42)에 보유되는 어드레스에 따라 제1 메모리 어레이(40)에 액세스가 행하여지는 경우, 제어부(46)에 의해서, 그 액세스 대상의 메모리가 포함되는 메모리 영역(R1∼R4)에 대응한 제2 메모리 어레이(41)의 메모리 영역(M1∼M4)으로부터 결함 메모리 특정용 정보가 판독되어, 레지스터(43)에 보유된다.

예를 들면, 제1 메모리 어레이(40)의 영역 R2의 영역(47)으로부터 1 워드의 데이터가 판독되는 경우, 메모리 영역 R2에 대응하는 제2 메모리 어레이(41)의 메모리 영역 M2로부터 결함 메모리 특정용 정보가 판독되어, 레지스터(43)에 보유된다.

결함 검출부(45)에서 메모리의 결함이 검출되어, 그 메모리 셀의 위치 정보 등을 받은 경우, 제어부(46)에 의해서 어드레스 레지스터(42)로부터 결함 메모리의 어드레스가 취득되고, 해당 취득된 어드레스 및 결함 검출부(45)로부터의 위치 정보에 기초하여, 메모리 영역 R2의 결함 메모리 특정 정보가 생성된다. 그리고, 이 생성된 정보를 바탕으로, 레지스터(43)에 보유된 정보가 갱신된다.

예를 들면, 레지스터(43)에 저장된 각 용장 세트의 플래그 데이터가 검사되어, 플래그 데이터가 무효 상태(미사용)인 용장 세트가 있으면, 그 용장 세트에 대응한 레지스터에 결함 메모리 특정용 정보가 기입됨과 함께, 그 플래그 데이터가 무효 상태로부터 유효 상태(사용)로 변경된다.

레지스터(43)의 갱신이 행하여진 경우, 제어부(46)에 의해서, 그 갱신 후의 모든 데이터가 제2 메모리 어레이(41)의 대응하는 메모리 영역에 재기입된다.

이상 설명한 바와 같이, 도 15에 도시하는 반도체 기억 장치에 따르면, 액세스 전환 처리를 거쳐 판독된 데이터의 오류에 따라 제1 메모리 어레이(40)의 결함 메모리가 검출되고, 이 검출 결과에 기초하여 제2 메모리 어레이(41)에 기억되는 결함 메모리 특정용의 정보가 갱신된다.

이와 같이, 장치의 내부에서 자동적으로 결함을 검출하고, 그 부분의 결함 메모리 특정용 정보를 갱신하여 결함의 구제를 행할 수 있기 때문에, 예를 들면 제품의 출하 후에 경시적인 디바이스의 열화 등에 의해 발생하는 새로운 메모리 결함을 용이하게 구제하는 것이 가능하게 된다.

결함 검출부(45)에서의 데이터의 에러 검출은, 제1 메모리 어레이(40)의 데이터에 패리티 데이터 등의 에러 검출용 코드를 첨부하고, 그것을 이용하여 행하여도 된다. 이러한 에러 검출과 상술한 결함 메모리 특정용 정보의 갱신을, 예를 들면 데이터가 판독될 때마다 행하면, 경시 열화 등에 의해서 출하 후에 발생한 메모리 결함을, 사용자에게 부담을 주지 않고 자동적으로 구제하는 것이 가능하게 된 다.

예를 들면, 제1 메모리 어레이(40)에서 판독되는 데이터를 (64+7) 비트로 하고, 7 비트를 패리티로 하여 사용하면, 결함 검출부(45)에서는 1 비트의 에러를 검출하여 정정할 수 있다. 만일 1 비트의 에러 정정을 행하고 있는 상태에서 또한 메모리의 결함이 발생하면, 패리티만으로 에러 정정을 행하는 종래의 방법에서는 이 결함을 구제할 수 없다. 한편, 상술한 바와 같이, 검출한 에러 개소를 용장 비트와의 치환으로 자동 구제하면, 재차 결함이 발생하여도, 다시 패리티로 에러를 정정할 수 있기 때문에, 결함의 구제가 가능하게 된다. 이 경우, 용장 메모리와 결함 메모리 특정용 정보의 메모리에 빈 부분이 있는 한, 반복하여 결함을 구제할 수 있다.

또한, 상술한 결함 메모리 특정용 정보를 자동적으로 구제하는 기능은, 특히 점 결함을 다량으로 구제하는 경우에 매우 유용하다. 예를 들면, 출하 전에, 본 기능을 이용하여 결함 메모리 특정용 정보를 생성함으로써, 결함의 검출, 구제에 관한 시간과 코스트를 대폭 저감할 수 있다.

종래의 가장 단순한 결함 검출·구제 수순은, 플래시 메모리에서의 기입 검증 등에서 이용되는 수순을 응용한 것으로, 이하와 같다.

(1) 데이터 기입 시에, 우선 입력 데이터를 레지스터에 일단 보존한다.

(2) 메모리 어레이에의 기입 후, 즉시 동일한 개소의 판독을 행한다.

(3) 입력 데이터와 출력 데이터를 비교하여, 에러를 검출한다.

(4) 검출한 에러를 기초로 결함을 추가로 구제한다.

그러나, 상기 방법으로는 효율적이고 또한 충분한 결함 검출을 행하는 것은 어렵다.

예를 들면, 점 결함에는 데이터 보유에 수반하여 발생하는 것이 있다. 이것을 검출하기 위해서는 보유 후에 일정한 방치 기간이 필요하지만, 상술한 방법에서는 1 워드를 기입할 때마다 데이터를 방치할 필요가 발생하여, 방대한 테스트 시간이 필요하게 된다.

또, 기입 시, 인접 셀에 오기입을 발생시키는 메모리 결함도 존재한다. 이러한 결함은 메모리 셀을 1개씩 검사하는 방법으로서는 검출할 수 없다.

그 외 여러 가지의 불량 발생 케이스에 따라 다양한 테스트가 필요하게 되지만, 상술한 방법으로는 그와 같은 검사에 유연하게 대처하는 것이 곤란하다.

이러한 종래 방법의 문제에 대하여, 도 15에 도시하는 반도체 기억 장치를 이용하여 결함 메모리의 검출과 그 특정용 정보의 자동 생성을 행하는 테스트 방법을 이용하면, 모든 테스트 시퀀스에 유연하게 대응하는 것이 가능하다.

도 16은 종래의 기능 테스트의 수순의 일례를 도해한 도면이고, 도 17은 도 15에 도시하는 반도체 기억 장치를 이용한 기능 테스트의 수순의 일례를 도해한 도면이다.

도 16에 도시하는 종래의 기능 테스트에서는, 기입 시에는 기입 패턴을, 판독 시에는 기입 패턴과 동일한 비교 패턴(정답)을 테스터에 준비하고, 또한 반도체 기억 장치로부터 판독되는 데이터와 비교 패턴을 비교하는 양부 판정도 테스터측에서 행하고 있었다.

한편, 도 17에 도시하는 기능 테스트에서는, 종래의 판독 조작 대신에, 테스터측으로부터 반도체 기억 장치로 비교 패턴이 공급된다. 반도체 기억 장치 내에서는 테스터로부터 공급되는 비교 패턴과 메모리 어레이로부터 판독되는 데이터와의 비교에 의해 결함 검출이 행하여지고, 이에 따라서 반도체 기억 장치 내에 저장되는 결함 메모리 특정용 정보가 갱신된다.

즉, 테스터로부터 결함 검출 동작의 개시를 지시하는 소정의 신호가 입력된 경우, 제어부(46)에 의해서, 제1 메모리 어레이(40)의 각 메모리에 미리 기억된 데이터가 소정의 순서로 판독된다. 이 때, 테스터로부터는, 기억 장치에 대하여 「정답」으로 되는 데이터가 순차적으로 입력된다. 결함 검출부(45)에서, 제1 메모리 어레이(40)로부터의 판독 데이터와 테스터로부터의 비교 패턴이 순차적으로 비교되고, 이 비교 결과에 기초하여, 제1 메모리 어레이(40)에 포함되는 결함 메모리의 검출이 행하여진다. 결함 검출부(45)에서 결함 메모리가 검출된 경우, 그 검출한 결함 메모리를 특정하기 위한 정보가 제어부(46)에 의해서 제2 메모리 어레이(41)에 기입된다.

이와 같이, 결함의 검출과 구제를 행하기 위해서 반도체 기억 장치의 외부에서 행해지고 있었던 번거로운 공정이 간략화되기 때문에, 이들 공정에 요하는 시간과 코스트를 삭감할 수 있다. 또, 테스터측의 복잡한 처리는 불필요하기 때문에, 종래의 기능 테스트에 그대로 적용하는 것이 가능하다.

또, 이와 같이 반도체 기억 장치 내에서 결함의 검출과 결함 메모리 특정용 정보의 갱신을 행하는 테스트 모드는, 통상의 동작 모드와 구별할 필요가 있는 것 으로, 예를 들면 반도체 기억 장치에 테스트용의 핀을 설치하고, 그것에 적당한 신호를 공급함으로써, 테스트 모드를 실행시켜도 되고, 혹은 종래의 입력 핀으로부터 특수한 조합으로 신호를 입력함으로써, 테스트 모드를 실행시켜도 된다.

또한, 반도체 기억 장치의 특정한 출력 핀 등을 통하여, 에러의 유무나, 결함 메모리 특정용 정보의 갱신의 성공 여부를 통지하는 신호를 메모리측으로부터 테스터측에 통지하는 수단을 설치하여도 된다.

또한, 상술한 결함 구제는, 우선 비트선이나 워드선을 최저 구제 단위로 한 그룹 불량을 수동으로 구제하고, 그 후에 실시되는 것이 바람직하다. 왜냐하면, 이 구제를 위해, 상술한 자동 결함 구제 방법이 적용되어, 하나의 그룹 불량에 대량의 용장 세트가 소비되는 것은 바람직하지 않기 때문이다.

이러한 그룹 불량의 구제로는, 퓨즈 등을 결함 맵의 기억 수단으로서 이용한 비트선 혹은 워드선마다의 구제 방법을 적용할 수 있다.

즉, 제1 메모리 어레이(41)의 비트선 혹은 워드선의 1개 또는 복수개분의 메모리를 포함하는 제2 용장 메모리와, 제1 메모리 어레이(41) 상에서 결함 메모리에 접속되는 비트선 혹은 워드선을 특정하기 위한 정보를 기억하는 제2 기억부와, 어드레스 레지스터(42)에 보유되는 입력 어드레스의 액세스 대상의 메모리가, 제2 기억부의 정보에 기초하여 특정되는 비트선 혹은 워드선에 접속되는 경우에, 해당 메모리에의 액세스를 제2 용장 메모리에의 액세스로 전환하는 제2 액세스 전환부를, 도 15에 도시하는 반도체 기억 장치에 더 설치하여도 된다.

이 제2 기억부에, 그룹 불량이 발생하고 있는 비트선이나 워드선의 정보를 미리 기억시킨 후, 상술한 자동 결함 구제 방법을 적용함으로써, 그룹 불량에서 대량의 용장 세트가 소비되는 문제를 회피하는 것이 가능하다.

또한, 자동 결함 구제 방법은 도 15에 도시하는 반도체 기억 장치의 구성에 한정되지 않는다. 즉, 메모리 어레이와, 이 메모리 어레이 상의 메모리를 대체 가능한 적어도 1개의 용장 메모리와, 메모리 어레이에 포함되는 결함 메모리를 특정하기 위한 정보를 기억하는 기억 수단을 구비하며, 해당 기억 수단에 기억되는 정보에 기초하여 결함 메모리를 특정하고, 해당 특정한 결함 메모리에의 액세스를 용장 메모리에의 액세스로 전환하는 것이 가능한 여러 가지의 반도체 기억 장치에도 적용 가능하다.

이상, 본 발명의 몇몇 실시예에 대하여 설명하였지만, 본 발명은 이들 실시예에만 한정되는 것이 아니고, 여러 가지의 변경이 가능하다.

예를 들면, 상술한 실시예에서는 용장 메모리가 제1 메모리 어레이와 제2 메모리 어레이 중 한쪽에 포함되는 예를 나타내었지만, 이것에 한정되지 않고, 예를 들면 이들 메모리 어레이와 독립된 제3 메모리 어레이에 용장 메모리를 설치하여도 된다. 적어도, 용장 메모리는, 제1 메모리 어레이를 하나 또는 복수의 워드선마다 구분하는 복수의 메모리 영역의 각각에 대하여, 그 영역 내의 메모리를 액세스 대상으로 하는 메모리 어드레스가 입력된 경우에 액세스 가능하게 되는 것이면 된다.

제5 및 제6 실시예에 따른 반도체 기억 장치에서, 제1 메모리 어레이(1B)는, 입력 어드레스의 액세스 대상으로 되는 1 워드의 메모리마다 용장 메모리를 1개 구비할 뿐이지만, 이것을 복수개로 하여도 된다. 이 경우의 반도체 기억 장치는 도 12나 도 14에 도시하는 반도체 기억 장치에서 열 선택부(13)를 제거한 것으로, 각 신호의 비트 길이가 다른 점을 제외하고, 거의 마찬가지의 구성으로 된다.

즉, 이 경우의 용장 세트는 용장 메모리 지시 데이터를 기억하기 위한 메모리를 포함하고, 제어부(15)는 메모리 어드레스가 입력된 경우에 용장 메모리 지시 데이터를 판독하며, 비교 판정부 및 셀렉터는, 입력 어드레스를 결함 메모리의 어드레스라고 판정한 경우에, 해당 결함 메모리 중의, 결함 셀 어드레스에서 지시되는 메모리 셀에의 액세스를, 용장 메모리 지시 데이터에서 지시되는 용장 메모리에의 액세스로 전환한다.

본 발명에 따르면, 메모리의 결함 구제에 수반하는 액세스 속도의 저하를 억제하면서, 한정된 용장 메모리를 사용하여 효율적으로 결함 구제를 행할 수 있다.

Claims

제1 메모리 어레이와,

상기 제1 메모리 어레이를 복수의 워드선마다 구분하는 복수의 메모리 영역의 각각에 대응하여, 그 영역 내에서의 결함 메모리 어드레스를, 하나의 워드선에 대응하는 영역에 기억하는 제2 메모리 어레이와,

상기 제1 메모리 어레이 내의 메모리를 액세스 대상으로 하는 메모리 어드레스가 입력된 경우에 액세스 가능하게 되는 용장 메모리와,

상기 액세스 대상의 상기 메모리에 대응하는 상기 결함 메모리 어드레스를, 상기 제2 메모리 어레이로부터 판독하는 제어 수단과,

상기 입력된 메모리 어드레스와, 해당 메모리 어드레스에 따라서 판독되는 상기 결함 메모리 어드레스를 비교하여, 해당 비교의 결과에 기초하여, 상기 입력된 메모리 어드레스가 상기 결함 메모리의 어드레스인지의 여부를 판정하고, 결함 메모리의 어드레스라고 판정한 경우, 해당 결함 메모리에의 액세스를, 상기 입력된 메모리 어드레스에 따라서 액세스 가능하게 되는 상기 용장 메모리에의 액세스로 전환하는 액세스 전환 수단을 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 제1 메모리 어레이는, 입력되는 상기 메모리 어드레스 내의 행 어드레스의 일부에 기초하여, 상기 메모리 영역을 구분하는 상기 복수의 워드선이 특정되는 반도체 기억 장치.
제2항에 있어서,

상기 결함 메모리 어드레스는, 상기 행 어드레스의 일부를 포함하는 반도체 기억 장치.
제1항에 있어서,

상기 용장 메모리는 상기 제2 메모리 어레이에 포함되어 있고,

상기 제2 메모리 어레이는, 적어도 상기 결함 메모리 어드레스를 기억하기 위한 메모리와 상기 용장 메모리를 1조로 하는 메모리군을, 대응하는 메모리 영역마다 소정수씩 구비하고,

상기 제어 수단은, 상기 메모리 어드레스가 입력된 경우, 그 액세스 대상의 메모리가 포함되는 메모리 영역에 대응한 상기 소정수의 메모리군으로부터 상기 결함 메모리 어드레스를 판독함과 함께, 해당 메모리군에 포함되는 상기 소정수의 용장 메모리를 액세스 가능한 상태로 하며,

상기 액세스 전환 수단은, 입력되는 상기 메모리 어드레스와, 이에 따라 판독되는 상기 소정수의 결함 메모리 어드레스와의 비교에 기초하여, 해당 메모리 어드레스가 결함 메모리의 어드레스인지의 여부를 판정하고, 결함 메모리의 어드레스라고 판정한 경우, 해당 결함 메모리에의 액세스를, 해당 결함 메모리의 어드레스가 판독된 메모리와 동일한 메모리군에 포함되는 용장 메모리에의 액세스로 전환하는 반도체 기억 장치.
제4항에 있어서,

상기 메모리군은, 상기 결함 메모리 어드레스의 지시 대상의 메모리를 구성하는 복수의 메모리 셀 중 어느 하나가 결함을 갖는지를 지시하는 결함 셀 어드레스를 기억하기 위한 메모리를 포함하고,

상기 제어 수단은, 상기 메모리 어드레스가 입력된 경우에 상기 결함 셀 어드레스를 판독하며,

상기 액세스 전환 수단은, 입력되는 상기 메모리 어드레스를 결함 메모리의 어드레스라고 판정한 경우, 해당 결함 메모리 중의, 상기 결함 셀 어드레스에서 지시되는 메모리 셀에의 액세스를 상기 용장 메모리에의 액세스로 전환하는 반도체 기억 장치.
제1항에 있어서,

상기 용장 메모리는 상기 제1 메모리 어레이에 포함되어 있고,

입력되는 상기 메모리 어드레스에 따라서 하나의 메모리가 액세스 대상으로 되면, 해당 메모리와 공통의 워드선에 접속되는 용장 메모리가 액세스 가능하게 되며,

상기 제2 메모리 어레이는, 상기 메모리 영역마다 하나 또는 복수의 결함 메모리 어드레스를 기억 가능하고,

상기 액세스 전환 수단은, 입력되는 상기 메모리 어드레스와, 이에 따라 판독되는 상기 하나 또는 복수의 결함 메모리 어드레스와의 비교에 기초하여, 해당 메모리 어드레스가 결함 메모리의 어드레스인지의 여부를 판정하고, 결함 메모리의 어드레스라고 판정한 경우, 해당 결함 메모리에의 액세스를, 해당 결함 메모리와 공통의 워드선에 접속되는 용장 메모리에의 액세스로 전환하는 반도체 기억 장치.
제6항에 있어서,

상기 제1 메모리 어레이는, 상기 메모리 어드레스의 지시 대상으로 되는 메모리마다, 대응하는 용장 메모리를 구비하고 있고,

상기 제2 메모리 어레이는, 적어도, 상기 결함 메모리 어드레스를 기억하기 위한 메모리와, 해당 결함 메모리 어드레스의 지시 대상의 메모리를 구성하는 복수의 메모리 셀 중 어느 하나가 결함을 갖는지를 지시하는 결함 셀 어드레스를 기억하기 위한 메모리를 1조로 하는 메모리군을, 대응하는 메모리 영역마다 하나 또는 복수 구비하며,

상기 제어 수단은, 상기 메모리 어드레스가 입력된 경우, 그 액세스 대상의 메모리가 포함되는 메모리 영역에 대응한 상기 하나 또는 복수의 메모리군으로부터 상기 결함 메모리 어드레스 및 상기 결함 셀 어드레스를 판독하고,

상기 액세스 전환 수단은, 입력되는 상기 메모리 어드레스를 결함 메모리의 어드레스라고 판정한 경우, 해당 결함 메모리 중의, 상기 결함 셀 어드레스에서 지시되는 메모리 셀에의 액세스를, 해당 결함 메모리에 대응하는 용장 메모리에의 액세스로 전환하는 반도체 기억 장치.
제7항에 있어서,

상기 제1 메모리 어레이는, 상기 메모리 어드레스의 지시 대상으로 되는 메모리마다, 대응하는 용장 메모리를 복수 구비하고 있고,

상기 메모리군은, 상기 결함 셀 어드레스의 지시 대상의 메모리 셀을 대체하는 용장 메모리를 지시하는 용장 메모리 지시 데이터를 기억하기 위한 메모리를 포함하며,

상기 제어 수단은, 상기 메모리 어드레스가 입력된 경우에 상기 용장 메모리지시 데이터를 판독하고,

상기 액세스 전환 수단은, 입력되는 상기 메모리 어드레스를 결함 메모리의 어드레스라고 판정한 경우, 해당 결함 메모리 중의, 상기 결함 셀 어드레스에서 지시되는 메모리 셀에의 액세스를, 상기 용장 메모리 지시 데이터에서 지시되는 용장 메모리에의 액세스로 전환하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 영역을 더욱 구분하는 복수의 소 메모리 영역의 각각에 대응하는 용장 메모리를 구비하고,

입력되는 상기 메모리 어드레스에 따라 하나의 소 메모리 영역의 메모리가 액세스 대상으로 되면, 해당 소 메모리 영역에 대응하는 용장 메모리가 액세스 가능하게 되며,

상기 액세스 전환 수단은, 입력되는 상기 메모리 어드레스를, 결함 메모리를 포함하는 소 메모리 영역의 어드레스라고 판정한 경우, 해당 소 메모리 영역 중의 결함 메모리에의 액세스를, 해당 소 메모리 영역에 대응하는 용장 메모리에의 액세스로 전환하는 반도체 기억 장치.
제9항에 있어서,

상기 소 메모리 영역마다, 대응하는 용장 메모리를 복수 구비하고,

입력되는 상기 메모리 어드레스에 따라 하나의 소 메모리 영역 중의 메모리가 액세스 대상으로 되면, 해당 소 메모리 영역에 대응하는 상기 복수의 용장 메모리가 액세스 가능하게 되며,

상기 제2 메모리 어레이는, 적어도, 결함 메모리를 포함하는 소 메모리 영역의 어드레스를 기억하기 위한 메모리와, 해당 소 메모리 영역 어드레스의 지시 대상의 소 메모리 영역을 구성하는 복수의 메모리 셀 중 어느 하나가 결함을 갖는지를 지시하는 결함 셀 어드레스를 기억하기 위한 메모리와, 해당 결함 메모리 셀을 대체하는 용장 메모리를 지시하는 용장 메모리 지시 데이터를 기억하기 위한 메모리를 1조로 하는 메모리군을, 대응하는 메모리 영역마다 하나 또는 복수 구비하고,

상기 제어 수단은, 상기 메모리 어드레스가 입력된 경우, 그 액세스 대상의 메모리가 포함되는 메모리 영역에 대응한 상기 하나 또는 복수의 메모리군으로부터 상기 소 메모리 영역 어드레스, 상기 결함 셀 어드레스, 및 상기 용장 메모리 지시 데이터를 판독하며,

상기 액세스 전환 수단은, 입력되는 상기 메모리 어드레스와, 이에 따라 판독되는 상기 하나 또는 복수의 상기 소 메모리 영역 어드레스와의 비교에 기초하여, 해당 메모리 어드레스가 결함 메모리를 포함하는 소 메모리 영역의 어드레스인지의 여부를 판정하고, 결함 메모리를 포함하는 소 메모리 영역의 어드레스라고 판정한 경우, 해당 소 메모리 영역 중의 상기 결함 셀 어드레스에서 지시되는 메모리 셀에의 액세스를, 상기 용장 메모리 지시 데이터에서 지시되는 용장 메모리에의 액세스로 전환하는 반도체 기억 장치.
제1항에 있어서,

상기 제2 메모리 어레이는, 적어도, 상기 결함 메모리 어드레스를 기억하기 위한 메모리와, 해당 결함 메모리 어드레스가 유효인지의 여부를 나타내는 플래그 데이터를 기억하기 위한 메모리를 1조로 하는 메모리군을 대응하는 메모리 영역마다 구비하고,

상기 제어 수단은, 상기 메모리 어드레스가 입력된 경우, 상기 결함 메모리 어드레스와 함께 상기 플래그 데이터를 판독하고,

상기 액세스 전환 수단은, 상기 메모리 어드레스와 상기 결함 메모리 어드레스와의 비교 결과 및 상기 플래그 데이터의 상태에 기초하여, 해당 메모리 어드레스가 결함 메모리의 어드레스인지의 여부를 판정하는 반도체 기억 장치.
제11항에 있어서,

상기 메모리군은 상기 플래그 데이터를 복수의 메모리 셀에 저장하고,

상기 액세스 전환 수단은, 상기 복수의 메모리 셀 중의 소정수를 넘는 메모리 셀에, 상기 결함 메모리 어드레스가 유효인 것을 나타내는 플래그 데이터가 저장되어 있는 경우, 상기 결함 메모리 어드레스를 유효라고 간주하여 상기 판정을 행하는 반도체 기억 장치.
삭제
삭제
삭제
삭제
삭제