JP5595514B2

JP5595514B2 - Ｄｒａｍエラー訂正用のビット交換技術

Info

Publication number: JP5595514B2
Application number: JP2012539947A
Authority: JP
Inventors: エー．ウェア，フレデリック; ツェーン，イーリー; ヴォゲルサン，トーマス
Original assignee: ラムバス・インコーポレーテッド
Priority date: 2009-11-20
Filing date: 2010-11-10
Publication date: 2014-09-24
Anticipated expiration: 2030-11-10
Also published as: EP2502234A2; EP2502234B1; JP2013511790A; WO2011062825A3; US20120221902A1; US8930779B2; CN102714061A; WO2011062825A2; EP2502234A4

Description

本開示は、半導体メモリ装置用の耐障害性技術に関する。より具体的には、本開示は、ビット交換技術を用いて不良メモリセルを交換セルにリマッピングするメモリ装置に関する。

ＤＲＡＭ装置上の加工寸法が減少し続けるのと共に、既存レベルのメモリセル容量を維持することが次第に一層困難になっている。したがって、加工寸法が減少し続けるのと共に、メモリセル容量もまた減少し、これは、データ保持時間における対応する減少をもたらす。これは、メモリセルのより大きな割合が、最小限のデータ保持時間要件を満たすことができず、このことが、ＤＲＡＭ装置用の製造歩留まりに悪影響を及ぼす可能性があることを意味する。

開示した実施形態によるメモリシステムを示す。開示した実施形態によるメモリ装置を示す。開示した実施形態に従ってデータを記憶するデータマット要素を示す。開示した実施形態に従ってタグ情報を記憶するタグマット要素を示す。開示した実施形態による、読み出し動作用のタグマッチング回路を示す。開示した実施形態による、パリティ論理およびパイプラインレジスタを備えたタグマッチング回路を示す。開示した実施形態による、読み出し動作用のタイミングを示す。開示した実施形態による、書き込み動作用のタグマッチング回路を示す。開示した実施形態による、パイプライン回路をサポートする回路を備えたタグマット要素を示す。開示した実施形態による、書き込み動作用のタイミングを示す。開示した実施形態による、単一の追加タグ列を備えたメモリ装置用のエラー解析を提供する。開示した実施形態による、２つの追加タグ列を備えたメモリ装置用のエラー解析を提供する。ＤＲＡＭ装置および関連するＤＲＡＭマップが、開示した実施形態に従ってＤＲＡＭモジュールメーカーとシステムインテグレータとの間でどのように送られるかを示す図を提示する。タグ情報が、開示した実施形態に従ってメモリ装置においてどのように初期化されるかを示す流れ図を提示する。不良メモリセルが、開示した実施形態に従ってどのようにリマッピングされるかを示す流れ図を提示する。

概観
開示した実施形態において、不良メモリセルを交換セルにリマッピングする新しいビット交換技術を用いるメモリ装置が開示される。メモリ装置は、タグ情報および交換データビットの両方をダイナミック記憶装置に維持し、タグ情報は、不良（例えば弱い）メモリセルの状況を把握する。不良メモリセルを含むメモリアクセス中に、メモリ装置は、不良メモリセルの代わりに交換データセルをマッピングする。不良セルを識別するアドレス情報が、ダイナミックメモリ装置に記憶される。このアドレス情報によって、ダイナミックメモリ装置は、不良セルを交換セルに効率的にリマッピングすることが可能になる。

また、いくつかの実施形態において、新しいビット交換技術を、エラー訂正コーディング（ＥＣＣ）技術と一緒に用いることができる。このように、新しいビット交換技術は、周知の不良メモリセルを交換セルにリマッピングするために用いることができ、一方でＥＣＣ技術は、システム動作中に発生するスプリアスな一時的エラーを訂正するために用いることができる。

新しいビット交換技術の様々な実施形態を以下で説明するが、しかし最初に、この技術を用いるメモリシステムを説明する。

システム
図１は、開示した実施形態によるメモリシステム１００を示す。このメモリシステムは、一般に、限定するわけではないが、マイクロプロセッサ、メインフレームコンピュータ、デジタル信号プロセッサ、携帯計算装置、個人用整理手帳、携帯電話、デバイスコントローラまたは機器内の計算エンジンに基づいたコンピュータシステムを含む任意のタイプのコンピュータシステムの一部とすることができる。

メモリシステム１００には、コントローラまたはプロセッサ１０２が含まれ、コントローラまたはプロセッサ１０２は、ダイナミックメモリ装置１１０を含む１つまたは複数のダイナミックランダムアクセスメモリ装置（以下では「ダイナミックメモリ装置」）と通信する。このコントローラまたはプロセッサ１０２は、一般に、独立型のチップとするか、または任意のタイプのシステムオンチップ（ＳＯＣ）、プロセッサ、もしくはメモリコントローラかプロセッサなどの、メモリ装置と通信するコンピュータシステムコンポーネントの一部として含むことができる。コントローラまたはプロセッサ１０２はまた、フラッシュメモリなどの不揮発性メモリ装置１０４に結合される。

ダイナミックメモリ装置１１０は、周期的にリフレッシュする必要があるダイナミックメモリセルにデータを記憶する、シンクロナスＤＲＡＭなどの任意のタイプのランダムアクセスメモリ装置とすることができる。より具体的には、ダイナミックメモリ装置１１０には、データ１１４を記憶するために用いられるダイナミックメモリセルセット、およびタグ情報１１２を記憶するために用いられる交換ダイナミックメモリセルセットが含まれる。このタグ情報１１２には、ダイナミックメモリセルセットにおける所定の不良セル用の交換データビットを含むデータセルと、不良セルの位置を識別するアドレスビットを含むアドレスセルと、が含まれる。より具体的には、タグ情報１１２には、「列アドレス」情報、「列選択」情報、「交換データビット」情報、および「イネーブル制御」情報を含むことができる。（「弱い」セルは、何らかの理由で、任意の特定の動作において規定の保持時間にわたり「１」、「０」、または両方を記憶できないセルである。「弱い」セルは、全てのセルの保持時間分布における低保持時間の末端に属する。「不良」セルには、弱いセルを含むことができるが、しかしより一般的には、何らかの理由で誤動作するあらゆるセルを含むことができる。)

各データセルは、ダイナミックメモリセルセットにおける関連する不良セルを識別するアドレスセルのグループに関連付けられる。ダイナミックメモリ装置１１０にはまた、リマッピング回路（図示せず）が含まれ、このリマッピング回路は、不良セルを関連する交換セルにリマッピングするように構成される。このリマッピング回路は、以下でより詳細に説明する。ダイナミックメモリ装置１１０にはまた、ダイナミックメモリ装置１１０を識別する、通し番号などの識別子を含んでもよい。

システム初期化中に、コントローラまたはプロセッサ１０２は、不揮発性メモリ装置１０４からダイナミックメモリ装置１１０にタグ情報１１２を転送する。（タグ情報はまた、システムにおける他の位置、すなわち、コントローラもしくはプロセッサ１０２上の揮発性か不揮発性記憶装置、または揮発性か不揮発性記憶装置を有し得る、システムの他のチップを含む他の位置に記憶することが可能であることに留意されたい。）このタグ情報１１２は、通常のメモリアクセスを実行するために用いられる主データ経路１０８をわたって転送することができる。代替として、タグ情報１１２は、Ｉ^２Ｃバスなどの２次データ経路１０９または専用シリアルインターフェイスをわたって転送することができる。

ダイナミックメモリ装置
図２Ａは、１つまたは複数の実施形態によるダイナミックメモリ装置の構造を示す。図２Ａに示すように、このダイナミックメモリ装置には、行および列に編成される「マット」のセットが含まれる。（各マットは、図２Ａにおいて小さな正方形として示されている。）図示の実施形態において、各マットには、６４Ｋビットのデータが含まれる。図示のメモリ装置において、データビットを含む１６Ｋ「データマット」と、約１Ｇビットの総記憶容量用の、タグ情報を記憶する２５６の「タグマット」と、が含まれる。（タグマットは、わずかに異なって編成され、より多くのアクセスワイヤを有する。）メモリアクセス中に、行デコーダからのワード線が、６４マットを通過する特定の行を選択する。次に、列デコード論理が、６４マットのそれぞれから単一のビットを選択する。（６４の選択されたビットは、メモリアクセスのターゲットであるデータワードを構成する。このデータワードは、図２Ａの底部に位置する２つのインターフェースのうちの１つを通して供給される。）さらに、マット当たり異なる数のビットが存在し得る。例えば、別のインプリメンテーションにおいて、（６４マットが、それぞれ一ビットを送出するのではなく）１６マットが、それぞれ４ビットを送出する。

データを記憶する列に加えて、各行における不良メモリセルをリマッピングするために使用できるタグ情報を記憶するタグマットの単一列（図２Ａの左側において黒で強調されている）が存在する。図示の実施形態において、この単一の追加的な列は、約１．５％の追加メモリ記憶装置のオーバーヘッドを必要とする。

図２Ｂを参照すると、実施形態において、データを記憶する各マット要素が、行デコード論理、センス増幅器および列デコード論理を含む２５６ビット×２５６ビットアレイとして編成される。メモリアクセス中に、アドレスビットのうちの８ビットが、マット要素における行デコード論理に供給されて、マット要素における２５６行から特定の行を選択するために用いられる。これは、図２Ｂにおいてハッチングによって強調されたメモリセルおよび行デコード論理を含む行によって示されている。別の８アドレスビットが、列デコード論理に供給され、この列デコード論理が、マット要素における２５６の可能な列から特定の列を選択するために用いられる。これは、図２Ｂにおけるクロスハッチングによって強調されたメモリセル、センス増幅器および列デコード論理によって示されている。この行および列デコーディングプロセスが完了すると、マット要素における６４Ｋビットからの単一のビットが、選択される。

図２Ｃに示すように、タグ情報を記憶する「タグマット」要素は、わずかに異なる構造を有する。タグマット要素もまた、２５６ビット×２５６ビットアレイとして編成され、かつそれには、図２Ｂに示すデータマット要素と同じタイプのメモリセルおよびセンス増幅器が含まれる。しかしながら、各メモリアクセス中に単一のビットを出力する代わりに、タグマット要素は、１６ビットを出力する。メモリアクセス中において、行デコーディングは、図２Ｂに示すデータマット要素用と同じである。したがって、アドレスビットのうちの８ビットは、タグマット要素における行デコード論理に供給され、タグマット要素における２５６の可能な行から特定の行を選択するために用いられる。これは、図２Ｃにおけるハッチングによって強調された、メモリセルおよび行デコード論理を含む行によって示されている。しかしながら、列デコーディングは、わずかに異なる。４アドレスビットだけが、列デコーディング用に用いられる。これらの４アドレスビットは、タグマット要素における２５６の可能な列から１６列を選択し、これらの１６列は、ＴＡＧ［０．．１５］として現れる。これは、図２Ｃにおけるクロスハッチングによって強調されたメモリセル、センス増幅器および列デコード論理によって示されている。タグマット要素には、１６タグビット全てへの追加的な列ラインが含まれる。

読み出し用のタグマッチング回路
図３Ａは、開示した実施形態による読み出し動作用のタグマッチング回路を示す。差し込みボックス３０１を参照すると、各メモリアクセスは、（８ビットの８列グループとしてそれぞれ示された）６４データビットと、ＴＡＧ［１５．．０］として表された、１６ビットタグを含む追加列と、に関連付けられる。図３Ａに示すタグマッチング回路は、このタグの下位１２ビット、すなわちＴＡＧ［１１．．０］を動作させる。ＴＡＧ［１５．．１２］における４ビットは、この実施形態では使用されないが、しかしタグにおいて、より大きなアドレスまたはデータフィールドを必要とする他の実施形態においては用いてもよい。

ＴＡＧ［０］には、不良セル用の単一の交換データビットが含まれるが、他の実施形態は、多数のデータビット（例えば２または４）を各タグに関連付ける。各タグに関連するビットの最適数の決定は、メモリ参照の代表的パターンおよび不良メモリセルの代表的パターンにおける特性に基づいて経験的に決定することができる。

タグビットＴＡＧ［１１：８］の４つは、３つの下位アドレスビットＡＣ［３：０］と比較される。これらが一致する場合、およびイネーブルビットＴＡＧ［７］がまた設定される（これは、タグが有効な交換セルを含むことを示す）場合に、ＭＵＸイネーブル信号３０３は高くなる。最後に、タグビットＴＡＧ［６：１］の６つが、記憶アドレスに位置する選択された６４ビットデータワードからリマッピングされる特定のビットを選択するために用いられる。

図３Ａに示すタグマッチング回路は、直接マップキャッシュを効果的に実現する。この直接マップキャッシュ内において、４つの上位アドレスビットＡＣ［７：４］が、タグマット要素（図２Ｃを参照）の選択された行における２５６ビットから１６タグビットのセット（１２ビットタグを含む）を選択するために用いられる。次に、上記のように、タグビットＴＡＧ［１１：８］が、３つの下位アドレスビットＡＣ［３：０］と比較されて、タグがメモリアクセスのアドレスと一致するかどうかを決定し、これが、ビット交換が行われるべきであることを示す。したがって、図３Ａに示すタグマッチング回路は、選択されたタグと関連付けることができる１６の可能なアドレスからの単一のアドレスのための単一タグを記憶する直接マップキャッシュを実現する。

標準ＥＣＣを実行するシステムと異なり、新しいビット交換技術システムを用いるシステムが、エラーを訂正するために、データワードの６４ビット全て（および関連する８ビットシンドローム）にわたって機能を実行する必要がないことに留意されたい。したがって、図３Ａに示す回路は、ＥＣＣに基づいた標準ハミングコードを実行する回路よりはるかに単純で高速である。さらに、６４ビットデータワード全体にわたって動作する標準ＥＣＣはまた、「データマスク」問題、すなわち、メモリ参照が、６４ビットデータワードにおける８バイトのサブセットだけにアクセスする場合に発生する「データマスク」問題に悩まされる。例えば、たとえ６４ビットデータワードの１バイトだけが更新された場合であっても、６４ビットデータワード全体が、最初に読み出されなければならず、ハミングコードは、単一のバイトへの更新をコミットできる前に、データワードの６４ビット全体にわたって再計算されなければならない。これは、バイト更新の実行を厄介にする。

タグビット自体に対してエラー検出および訂正を実行することがまた望ましい。例えば、図３Ｂは、ＴＡＧ［７］におけるイネーブルビットの代わりにタグ用のパリティビットを記憶する、タグマッチング回路の変形を示す。この実施形態は、パリティ回路３０２を用いてタグビット［１１：１］にわたりパリティチェックを実行する。パリティが、ビット［１１：１］にわたって維持されている場合に、このパリティ回路３０２の出力は、イネーブルを生成する。その他の場合で、パリティが維持されていない場合に、関連するタグは、破損されており、ビット交換は行われない。再び図１を参照すると、この場合に、タグ情報１１２は、不揮発性メモリ装置１０４（または代替として揮発性メモリ装置から）から再ロードすることができる。代替実施形態において、パリティチェックを実行してエラー検出を提供する代わりに、システムは、１２ビットタグにわたってハミングコードを計算して、エラー検出および訂正の両方を提供する。このハミングコードは、１２ビットタグにおける単一ビットエラーを訂正するために４ビットシンドロームを必要として合計１６ビットとなるか、または代替として単一ビットエラーを訂正し、かつまたダブルビットエラーを検出するために５ビットシンドロームを必要として合計１７ビットとなる。

図３Ｂはまた、パイプラインレジスタ３０４を示すが、このパイプラインレジスタ３０４は、前のタグ比較の結果を記憶するために使用でき、その結果、タグマッチング動作は、前のデータアクセスとパイプライン化することができる。これは、タグマッチング回路が、遅すぎて所望のメモリアクセス速度と歩調を合わせることができない場合に有用である。

図３Ｃは、開示した実施形態による読み出し動作用のタイミング図を示す。図３Ｃおける２倍の太線によって示された読み出しトランザクションを参照すると、読み出しトランザクション用の行を開く起動コマンドＡＣＴ_Ｂ、Ｒおよび行アドレスが、最初に、制御／アドレス線ＣＡ_Ｐ／Ｎ［１：０］線３２０を通ってメモリ装置に送信される。この起動コマンドは、次のサイクルにおいてグローバルバンク／行アドレス線３２１に伝わる。次に、列アクセス読み出しコマンドＲＤＡ_Ｂ、Ｃが、ＣＡ_Ｐ／Ｎ［１：０］線３２０をわたってメモリ装置に送信される。この列アクセス読み出しコマンドは、次のサイクルにおいてタグ＋グローバルバンク／列アドレス線３２２に伝わる。最後に、読み出しデータは、タグ＋グローバル列Ｉ／Ｏ線３２３に現れる。次のサイクルにおいて、読み出しデータは、データ線ＤＱ_Ｐ／Ｎ［７：０］３２４を通って外に伝わる。（しかしながら、読み出しトランザクションが、例えば図３Ｂに示すパイプラインレジスタ３０４を用いることによってパイプライン化された場合に、データは、後でサイクルに現れる。）

書き込み用のタグマッチング回路
図４Ａは、開示した実施形態による書き込み動作用のタグマッチング回路を示す。このタグマッチング回路は、書き込みデータが読み出しデータと反対の方向に伝わる以外は、図３Ａに示す読み出しタグマッチング回路と類似している。また、パイプラインレジスタ４０２が設けられるが、このパイプラインレジスタ４０２は、タグマッチング動作を、前のデータアクセスとパイプライン化できるように、前のタグ比較の結果を記憶するために用いられる。より具体的には、ＴＡＧ［１１：１］ビットを取得する列読み出し動作は、制御されている最中の関連する列書き込み動作より少なくとも一サイクル早く発生しなければならない。待ち時間の追加的な段階を書き込み動作に加えても、システム性能にはほとんど影響がない。なぜなら、後続の処理動作は、典型的には、前の書き込み動作が完了するのを待つ必要がないからである。別の差異は、（タグビットＴＡＧ［６：１］およびイネーブル信号４０１に加えて）８データマスクビットＤＭ［７：０］が、８連続ビットのグループ（バイト）を書き込むこともまたは書き込まないこともできるようにするために用いられる。

図４Ｂは、開示した実施形態によるパイプライン化をサポートする回路を備えたタグマット要素を示す。このタグマット要素は、それが、列アドレス４１０および４１２を供給する２つの回路セットを含む以外は、図２Ｃに示すタグマット要素と同じである。第１のセット４１０は、後続のメモリアクセス用のタグ検索を実行するための列アドレスを提供し、一方で第２のセット４１２は、現在のメモリアクセス用の交換データビットにアクセスするための列アドレスを提供する。したがって、タグアクセスは、サイクル（ｔ）において発生し、データアクセスは、サイクル（ｔ＋１）において発生する。いくつかの実施形態において、このパイプライン化は、書き込み動作中に行われるが、しかし読み出し動作中には行われない。他の実施形態において、このパイプライン化は、書き込み動作中および読み出し動作中の両方で行われる。

図４Ｃは、開示した実施形態による書き込み動作用のタイミングを示す。最初に、書き込みトランザクション用の行を開く起動コマンドＡＣＴ_Ｂ、Ｒが、ＣＡ_Ｐ／Ｎ［１：０］線４２０を通してメモリ装置に送信される。この起動コマンドは、次のサイクルにおいてグローバルバンク／行アドレス線４２２に伝わる。次に、列アクセス書き込みコマンドＷＲＡ_Ｂ、Ｃが、ＣＡ_Ｐ／Ｎ［１：０］線４２０をわたってメモリ装置に送信される。この列アクセス書き込みコマンドは、次のサイクルにおいてタグバンク／列アドレス線４２３に伝わる。この、次のサイクルにおいて、タグアクセスが、タグ列Ｉ／Ｏ線４２４で行われる。また、同じサイクルにおいて、書き込みデータ（Ｄ_Ｂ、Ｃ０およびＤ_Ｂ、Ｃ１）が、データ線ＤＱ_Ｐ／Ｎ［７：０］４２１をわたってメモリ装置に送信される。続くサイクルにおいて、書き込みデータは、グローバル列Ｉ／Ｏ線４２６に伝わり、列アクセス書き込みコマンドは、グローバルバンク／列アドレス線４２５に伝わって、書き込み動作を完了する。このパイプライン化された書き込み動作において、（タグ列Ｉ／Ｏ線４２４上の）タグアクセスは、（グローバル列Ｉ／Ｏ線４２６上の）関連する書き込みデータに先立つ一サイクルである。

代替タイミングアプローチにおいて、タグ情報は、起動コマンドの完了の直後に内部で（ＤＲＡＭ内で）生成された読み出しコマンドによって読み出され、かつラッチに記憶される。比較および最終的な交換（読み出し中および書き込み中の両方）は、ラッチされたタグアドレスおよび交換データビットに基づいて動作する。プリチャージコマンドが発行された場合に、それは、内部で遅延され、かつラッチからメモリアレイに逆にデータビットを書き込む、内部で生成された書き込みコマンドによって先行される。このように、タグ情報は、通常のアレイデータと同時には決して読み込まれることも書き込まれることもない。したがって、それは、通常のデータマットにおける追加列に記憶することができ、かつ非標準的なビットアクセス幅および異なる列デコーダを備えた特別のタグアレイを必要としない。アレイ構造のこの単純化のためのトレードオフは、行サイクル時間の増加である（これには、ＲＥＡＤ期間だけＡＣＴを拡張すること、およびＷＲＩＴＥ期間だけＰＲＥを拡張することが含まれる）。

エラー解析
図５Ａは、開示した実施形態に従って、タグ情報を含む単一の追加列を備えたメモリ装置用のエラー解析を示す。図５Ａにおいて、タグビットは、図の左側のより小さいアレイに記憶される。このより小さいアレイは、１６対１の列デコーダを有するが、この列デコーダは、４アドレスビットＡＣ［７：４］を用いて、各行用に１６の可能な列グループの１つを選択する。対照的に、図５Ａの右側に位置するより大きいデータアレイは、２５６対１の列デコーダを有し、この列デコーダは、８アドレスビットＡＣ［７：０］を用いて、行ごとに２５６の可能な列の１つを選択する。したがって、所与の行において、各１２ビットタグ用に１６の可能なデータ列が存在する。これは、１６列を含む列グループ用のエラーを訂正するために、単一のタグだけが利用可能であることを意味する。（これは、図５Ａに示す１６列幅の列グループによって示されている）。

したがって、各列グループにおいて、ただ１つの不良セルだけをリマッピングすることができる。列グループにおいて発生する不良セルの確率が、ｐ＝（Ｇ^＊Ｗ／Ｔ）であり、Ｇ＝６４ｂが、訂正可能な列グループのサイズである場合に、Ｗは、許容できる不良セルの総数であり、Ｔ＝１Ｇｂは、総メモリ装置容量であり、２つ以上の不良セルが同じ列グループにおいて発生する確率は、ｐ^２である。これが生じる場合に、２つの不良セルの１つだけをリマッピングすることができる。より頻繁にリフレッシュすることおよび不良セルのいくつかを回復することは不可能かまたは望ましくないので、２つのビットエラーによる歩留まり損失は高すぎる。

場合によっては、図５Ｂに示すように、タグ情報を含む２列を提供することが望ましくなり得る。この実施形態は、タグ情報を記憶する２つの追加列を必要とするが、しかしそれはまた、各列グループ用に最大２つの交換セルを提供する。これは、各列グループにおいて最大２つの不良セルをリマッピングできることを意味する。不良セルが列グループに発生する確率はｐであり、３つ以上の不良セルが同じ列グループに発生する確率はｐ^３である。

製造プロセス
図６Ａは、ＤＲＡＭ装置６０４および関連するＤＲＡＭマップ６０６が、開示した実施形態に従って、ＤＲＡＭモジュールメーカー６０２とシステムインテグレータ６０８との間でどのように送られるかを示す図である。最初に、ＤＲＡＭモジュールメーカー６０２が、ＤＲＡＭ装置６０４を製造する。このＤＲＡＭ装置６０４は、単一のＤＲＡＭチップ、またはチップキャリアモジュールに統合されたＤＲＡＭチップとすることができる。次に、ＤＲＡＭ装置６０４が製造された後で、ＤＲＡＭ装置６０４は、ＤＲＡＭ装置における各セルが、どのくらいの期間にわたってデータビットを保持するかを確かめるためにテストされる。このテストプロセスの結果は、ＤＲＡＭマップ６０６へと編集され、ＤＲＡＭマップ６０６は、ＤＲＡＭ装置６０４における不良メモリセルを識別する。例えば、これらの不良メモリセルは、メモリ装置における他のダイナミックメモリセルより短い保持時間を有する可能性がある。

次に、ＤＲＡＭ装置６０４およびＤＲＡＭマップ６０６は、システムインテグレータ６０８に送られる。なぜなら、例示的なＤＲＡＭ装置６０４は、普通郵便を介してシステムインテグレータ６０８に送ることができ、ＤＲＡＭマップ６０６は、インターネットなどのコンピュータネットワークを介してシステムインテグレータ６０８に送信することができるからである。次に、システムインテグレータ６０８は、ＤＲＡＭ装置６０４およびＤＲＡＭマップ６０６を、例えばコンピュータシステムであってもよいシステム６０９に統合する。図１に示すメモリシステムを再び参照すると、メモリシステムは、ＤＲＡＭマップ６０６を不揮発性メモリ装置１０４に記憶することを含むことができ、その結果、ＤＲＡＭマップ６０６における情報は、システム初期化中にダイナミックメモリ装置１１０におけるタグ情報１１２にロードすることができる。（上記のように、このタグ情報は、揮発性メモリ装置に対して電力が維持されている限り、代替として揮発性メモリ装置に記憶することができる。）

ＤＲＡＭマップ６０６は、必ずしも、ＤＲＡＭモジュールメーカー６０２によって生成する必要はない。代替として、ＤＲＡＭマップ６０６は、システムインテグレータ６０８によって実行されるテスト動作を介して生成することができる。組み立てられたかまたは部分的に組み立てられたシステムは、システムにおけるＤＲＡＭ装置用のＤＲＡＭマップ結果を生成することになるＤＲＡＭテストをサポートすることが可能である（例えば、ＤＲＡＭテスタへのバイパスアクセスおよび／またはコントローラにおけるテストサポート）。次に、ＤＲＡＭマップは、ＤＲＡＭ装置を初期化するシステムにおける不揮発性記憶装置に記憶することが可能である。ＤＲＡＭマップ情報はまた、ＤＲＡＭメーカーへ逆に送って、さらなる歩留まり向上のために、製造歩留まりに対するフィードバックを提供することが可能である。代替として、ＤＲＡＭマップは、テスト動作を介して生成および／または更新することが可能であり、これらのテスト動作は、例えば、システム起動プロセス中にか、またはメンテナンス動作としての実行時間中に、コンピュータ装置６０９によって自動的に実行される。

システム初期化
図６Ｂは、開示した実施形態に従い、ダイナミックメモリ装置においてタグ情報がどのように初期化されるかを示す流れ図を提示する。この初期化プロセスは、例えばコンピュータシステム用の起動シーケンス中に行うことができる。最初に、システムは、ダイナミックメモリ装置用の、製造通し番号などの識別情報を取得する（ステップ６１２）。（場合によっては、この識別子は、メモリ装置から読み出すことができる。）次に、システムは、識別情報を用いて、ダイナミックメモリ装置用のタグ情報を取得する（ステップ６１４）。例えば、図１を参照すると、システムは、不揮発性メモリ装置１０４（または恐らく揮発性メモリ装置）からの識別情報に基づいて、タグ情報１１２を検索することができる。代替として、識別情報を用いて、別個のコンピュータ上に常駐するタグ情報を検索することが可能であり、その特定のタグ情報は、設定されている最中のシステムにロードすることができる。最後に、システムは、タグ情報を、ダイナミックメモリ装置１１０におけるダイナミックメモリセルセットに書き込む（ステップ６１６）。このタグ情報１１２には、ダイナミックメモリセルにおける不良セルを識別するアドレスが含まれ、その結果、ダイナミックメモリ装置は、不良セルの代わりに交換セルをマッピングすることができる。このリマッピングプロセスは、以下でより詳細に説明する。

セルリマッピング
図７は、開示した実施形態に従って、メモリ動作中に不良セルがどのように自動的にリマッピングされるかを示す流れ図を提示する。最初に、システムは、ダイナミックメモリ装置において（ロードまたは記憶などの）メモリアクセスを受信するが、この場合にメモリアクセスには、アドレスが含まれる（ステップ７０２）。次に、ダイナミックメモリ装置内の回路は、メモリアクセスからのアドレスビットを、交換ダイナミックメモリセルセットに記憶されたアドレスビット（タグビット）と比較して、アドレスが、所定の不良セルのアドレスと一致するかどうかを決定する（ステップ７０４）。最後に、ダイナミックメモリ装置は、データワードへのメモリアクセスを実行するが、このデータワードには、そのアドレスに位置するダイナミックメモリセルのグループが含まれる。このプロセス中に、アドレスが、所定の不良セルを備えたデータワードのアドレスと一致する場合に、メモリアクセスは、不良セルの代わりに、関連する交換データセルをマッピングする（ステップ７０６）。

前述の説明は、いかなる当業者も、開示した実施形態を作成および使用できるように提示され、かつ特定の用途およびその要件の文脈において提供される。開示した実施形態への様々な修正が、当業者には容易に明らかであろうし、本明細書で定義される一般原則は、開示した実施形態の趣旨および範囲から逸脱せずに、他の実施形態および用途に適用することが可能である。したがって、開示した実施形態は、図示の実施形態に限定されず、本明細書で開示する原理および特徴と一致する最も広い範囲を与えられるべきである。したがって、多くの修正および変更が、当業者には明らかになろう。さらに、上記の開示は、本説明を限定するようには意図されていない。本説明の範囲は、添付の特許請求の範囲によって定義される。

また、上記の方法およびプロセスのいくつかは、コードおよび／またはデータとして具体化することができ、これらのコードおよび／またはデータは、上記のようなコンピュータ可読記憶媒体に記憶することができる。コンピュータシステムが、コンピュータ可読記憶媒体に記憶されたコードおよび／またはデータを読み出して実行する場合に、コンピュータシステムは、データ構造およびコードとして具体化された、かつコンピュータ可読記憶媒体内に記憶された方法およびプロセスを実行する。さらに、下記の方法およびプロセスは、ハードウェアモジュールに含むことができる。例えば、ハードウェアモジュールには、限定するわけではないが、特定用途向け集積回路（ＡＳＩＣ）チップ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および現在周知かまたは今後開発される他のプログラマブル論理装置を含むことができる。ハードウェアモジュールが起動されると、ハードウェアモジュールは、ハードウェアモジュール内に含まれる方法およびプロセスを実行する。

Claims

ダイナミックメモリセルセットと、
交換ダイナミックメモリセルセットであって、
前記ダイナミックメモリセルセットにおける所定の不良セル用の交換データビットを記憶するセルと、
交換データビットを記憶するためのセルに関連して、前記所定の不良セルを識別するアドレスビットを記憶するアドレスセルと、を含む交換ダイナミックメモリセルセットと、
前記ダイナミックメモリセルセットにおけるセルへのアクセスを、前記交換ダイナミックメモリセルセットにおける関連する交換セルでリマッピングするように構成されたリマッピング回路と、
を含み、
書き込み動作中に、アドレス検索およびデータ検索がパイプライン化され、その結果、連続的メモリ動作用のタグアドレスビットにアクセスする検索が、現在のメモリ動作用の交換データビットおよび通常データビットにアクセスする検索と同時に行われる、ダイナミックメモリ装置。
前記所定の不良セルが、前記ダイナミックメモリセルセットにおける他のダイナミックメモリセルより短い保持時間を有する弱いセルである、請求項１に記載のダイナミックメモリ装置。
前記ダイナミックメモリセルセットが、主アレイを形成する列セットに編成され、
前記交換ダイナミックメモリセルセットが、前記主アレイに隣接する１つまたは複数の特別の列に編成される、請求項１に記載のダイナミックメモリ装置。
前記交換ダイナミックメモリセルセットにおける交換セル、および前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが、類似の記憶セル設計を用いる、請求項１に記載のダイナミックメモリ装置。
連続的な列書き込み動作シーケンス中に同じ列サイクルにおいて、前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが書き込まれ、かつ前記交換ダイナミックメモリセルセットにおける交換セルが読み出される、請求項１に記載のダイナミックメモリ装置。
前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが、通常の列書き込み動作中に書き込まれ、
前記交換ダイナミックメモリセルセットにおける交換セルが、初期化およびメンテナンス動作中に用いられる特別の書き込み動作によって書き込まれる、請求項１に記載のダイナミックメモリ装置。
アドレスへのメモリアクセス中に、前記リマッピング回路が、前記アドレスの第１の部分を用いて、前記交換ダイナミックメモリセルセットにおけるタグを検索するように構成され、前記タグが、交換データセルからの交換データビット、および関連するアドレスセルグループからのアドレスビットを含み、
前記リマッピング回路が、前記アドレスの第２の部分を前記タグからの上位アドレスビットと照合して、前記タグが前記メモリアクセス用の前記アドレスと一致するかどうかを決定しようと試みるマッチング論理を含む、請求項１に記載のダイナミックメモリ装置。
前記アドレスの前記第２の部分が、前記タグからの前記上位アドレスビットと一致する場合に、前記リマッピング回路が、前記タグからの下位アドレスビットを用いて、前記アドレスにおけるデータワード内でリマッピングされるビットを選択するように構成される、請求項７に記載のダイナミックメモリ装置。
所定の不良セルを識別するアドレスビットを、前記交換ダイナミックメモリセルセットにおけるアドレスセルグループに書き込むことによって、前記交換ダイナミックメモリセルセットを初期化するように構成された初期化機構をさらに含む、請求項１に記載のダイナミックメモリ装置。
ダイナミックメモリ装置においてメモリアクセスを処理するための方法であって、
前記ダイナミックメモリ装置において前記メモリアクセスを受信することであって、前記メモリアクセスがアドレスを含み、前記ダイナミックメモリ装置が、ダイナミックメモリセルセットおよび交換ダイナミックメモリセルを含むことと、
前記アドレスを、前記交換ダイナミックメモリセルセットに記憶されたアドレスビットと比較して、前記アドレスが、前記ダイナミックメモリセルセットにおける所定の不良セルのアドレスと一致するかどうかを決定することと、
前記アドレスに位置するダイナミックメモリセルグループを含むデータワードに対する前記メモリアクセスを実行することであって、前記アドレスが、所定の不良セルを備えたデータワードのアドレスと一致する場合に、前記メモリアクセスが、前記不良セルの代わりに関連するダイナミック交換セルを用いるようにすることと、
を含み、
書き込み動作中に、アドレス検索およびデータ検索がパイプライン化され、その結果、連続的メモリ動作用にタグアドレスビットにアクセスする検索が、現在のメモリ動作用の交換データビットおよび通常データビットにアクセスする検索と同時に行われる、方法。
前記交換ダイナミックメモリセルセットが、前記ダイナミックメモリセルセットにおける所定の不良セル用の交換データビットを含むデータセルと、前記不良セルを識別するアドレスビットを含むアドレスセルと、を含み、各データセルが、前記ダイナミックメモリセルセットにおける関連する不良セルを識別するアドレスセルグループと関連付けられる、請求項１０に記載の方法。
前記アドレスを、前記交換ダイナミックメモリセルセットに記憶された前記アドレスビットと比較することが、
前記アドレスの第１の部分を用いて、前記交換ダイナミックメモリセルセットにおけるタグを検索することであって、前記タグが、前記ダイナミックメモリセルセットにおける関連する不良セルを識別するアドレスビットを含むことと、
前記アドレスの第２の部分を、前記タグからの上位アドレスビットと照合して、前記アドレスが、前記ダイナミックメモリセルセットにおける関連する所定の不良セルのアドレスと一致するかどうかを決定しようと試みることと、
を含む、請求項１０に記載の方法。
前記不良セルの代わりに前記交換データセルをマッピングすることが、前記タグからの下位アドレスビットを用いて、前記アドレスに位置する前記データワードにおいてリマッピングされるビットを選択することを含む、請求項１２に記載の方法。
所定の不良セルを識別するアドレスビットを、前記交換ダイナミックメモリセルセットにおけるアドレスセルグループに書き込むことによって、前記交換ダイナミックメモリセルセットを初期化することをさらに含む、請求項１０に記載の方法。
前記所定の不良セルが、前記ダイナミックメモリセルセットにおける他のダイナミックメモリセルより短い保持時間を有する弱いセルを含むことができる、請求項１０に記載の方法。
連続的な列書き込み動作シーケンス中に同じ列サイクルにおいて、前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが書き込まれ、かつ前記交換ダイナミックメモリセルセットにおける交換セルが読み出される、請求項１０に記載の方法。
前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが、通常の列書き込み動作中に書き込まれ、
前記交換ダイナミックメモリセルセットにおける交換セルが、初期化およびメンテナンス動作中に用いられる特別の書き込み動作によって書き込まれる、請求項１０に記載の方法。
揮発性または不揮発性とすることができる少なくとも１つのタグメモリと、
少なくとも１つのダイナミックメモリであって、ダイナミックメモリセルセットおよび交換ダイナミックメモリセルセットを含む少なくとも１つのダイナミックメモリと、
前記少なくとも１つのタグメモリから前記少なくとも１つのダイナミックメモリに情報を書き込むように構成された初期化機構であって、前記情報が、前記ダイナミックメモリにおける所定の不良セルを識別する初期化機構と、
を含むメモリシステムであって、
前記少なくとも１つのダイナミックメモリが、前記ダイナミックメモリセルセットにおける不良セルを、前記交換ダイナミックメモリセルセットにおける関連する交換セルにリマッピングするリマッピング回路を含み、
書き込み動作中に、前記アドレス検索およびデータ検索がパイプライン化され、その結果、連続的メモリ動作用のタグアドレスビットにアクセスする検索が、現在のメモリ動作用の交換データビットおよび通常データビットにアクセスする検索と同時に行われる、メモリシステム。
前記所定の不良セルが、前記ダイナミックメモリセルセットにおける他のダイナミックメモリセルより短い保持時間を有する弱いセルを含むことができる、請求項１８に記載のメモリシステム。
前記ダイナミックメモリセルセットが、主アレイを形成する列セットに編成され、
前記交換セルセットが、前記主アレイに隣接する１つまたは複数の特別の列に編成される、請求項１８に記載のメモリシステム。
前記交換ダイナミックメモリセルセットにおける交換セル、および前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが、類似の記憶セル設計を用いる、請求項１８に記載のメモリシステム。
連続的な列書き込み動作シーケンス中に同じ列サイクルにおいて、前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが書き込まれ、かつ前記交換ダイナミックメモリセルセットにおける交換セルが読み出される、請求項１８に記載のメモリシステム。
前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが、通常の列書き込み動作中に書き込まれ、
前記交換ダイナミックメモリセルセットにおける交換セルが、初期化およびメンテナンス動作中に用いられる特別の書き込み動作によって書き込まれる、請求項１８に記載のメモリシステム。
アドレスへのメモリアクセス中に、前記リマッピング回路が、前記アドレスの第１の部分を用いて、前記交換セルセットにおけるタグを検索するように構成され、前記タグが、交換データセルからの交換データビット、および関連するアドレスセルグループからのアドレスビットを含み、
前記リマッピング回路が、前記アドレスの第２の部分を前記タグからの上位アドレスビットと照合して、前記タグが前記メモリアクセス用の前記アドレスと一致するかどうかを決定するマッチング論理を含む、請求項１８に記載のメモリシステム。
前記アドレスの前記第２の部分が、前記タグからの前記上位アドレスビットと一致する場合に、前記リマッピング回路が、前記タグからの下位アドレスビットを用いて、前記アドレスに位置するデータワード内でリマッピングされるビットを選択するように構成される、請求項２４に記載のメモリシステム。
前記初期化機構が、システム起動中に動作する、請求項１８に記載のメモリシステム。
ダイナミックメモリセルセットおよび交換ダイナミックメモリセルセットを含むダイナミックメモリ装置を初期化するための方法であって、
前記ダイナミックメモリ装置用の識別情報を取得することと、
前記識別情報を用いて、前記ダイナミックメモリ装置用のタグ情報を取得することと、
前記タグ情報を前記ダイナミックメモリ装置に書き込むことであって、前記タグ情報が、前記ダイナミックメモリセルにおける所定の不良セルを識別し、その結果、前記ダイナミックメモリ装置が、前記不良セルの代わりに交換セルを用いることができることと、
を含み、
前記ダイナミックメモリ装置においてメモリアクセスを受信することであって、前記メモリアクセスがアドレスを含むことと、
前記アドレスを、前記交換ダイナミックメモリセルセットに記憶されたアドレスビットと比較して、前記アドレスが、前記ダイナミックメモリセルセットにおける所定の不良セルのアドレスと一致するかどうかを決定することと、
前記アドレスに位置するダイナミックメモリセルグループを含むデータワードへの前記メモリアクセスを実行することであって、前記アドレスが、所定の不良セルを備えたデータワードのアドレスと一致する場合に、前記メモリアクセスが、前記不良セルの代わりに関連する交換データセルを用いることと、
をさらに含み、
書き込み動作中に、アドレス検索およびデータ検索がパイプライン化され、その結果、連続的メモリ動作用にタグアドレスビットにアクセスする検索が、現在のメモリ動作用の交換データビットおよび通常データビットにアクセスする検索と同時に行われる、方法。
前記所定の不良セルが、前記ダイナミックメモリセルセットにおける他のダイナミックメモリセルより短い保持時間を有する弱いセルを含むことができる、請求項２７に記載の方法。
前記初期化がシステム起動中に行われる、請求項２７に記載の方法。
前記タグ情報を検索することが、前記識別情報を用いて、遠隔サーバから前記タグ情報を検索することを含む、請求項２７に記載の方法。
前記識別情報を取得する前に、前記ダイナミックメモリ装置用のバーンインテスト中に不良セルを識別することによって、前記タグ情報を生成することをさらに含む、請求項２７に記載の方法。
前記交換ダイナミックメモリセルセットが、前記ダイナミックメモリセルセットにおける所定の不良セル用の交換データビットを含むデータセルと、前記不良セルを識別するアドレスビットを含むアドレスセルと、を含み、各データセルが、前記ダイナミックメモリセルセットにおける関連する不良セルを識別するアドレスセルグループと関連付けられる、請求項２７に記載の方法。
前記アドレスを、前記交換ダイナミックメモリセルセットに記憶された前記アドレスビットと比較することが、
前記アドレスの第１の部分を用いて、前記交換セルセットにおけるタグを検索することであって、前記タグが、前記ダイナミックメモリセルセットにおける関連する不良セルを識別するアドレスビットを含むことと、
前記アドレスの第２の部分を、前記タグからの上位アドレスビットと照合して、前記アドレスが、前記ダイナミックメモリセルセットにおける関連する所定の不良セルのアドレスと一致するかどうかを決定しようと試みることと、
を含む、請求項２７に記載の方法。
前記不良セルの代わりに前記交換データセルを用いることが、前記タグからの下位アドレスビットを用いて、前記アドレスに位置するデータワードにおいてリマッピングされるビットを選択することを含む、請求項３３に記載の方法。
連続的な列書き込み動作シーケンス中に同じ列サイクルにおいて、前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが書き込まれ、かつ前記交換ダイナミックメモリセルセットにおける交換セルが読み出される、請求項２７に記載の方法。
前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが、通常の列書き込み動作中に書き込まれ、
前記交換ダイナミックメモリセルセットにおける交換セルが、初期化およびメンテナンス動作中に用いられる特別の書き込み動作によって書き込まれる、請求項２７に記載の方法。
アドレスへのメモリアクセス中に、前記リマッピング回路が、前記アドレスの第１の部分を用いて、前記交換ダイナミックメモリセルセットにおけるタグを検索するように構成され、前記タグが、交換データセルからの交換データビット、および関連するアドレスセルグループからのアドレスビットを含み、
前記リマッピング回路が、前記アドレスの第２の部分を前記タグからの上位アドレスビットと照合して、前記タグが前記メモリアクセス用の前記アドレスと一致するかどうかを決定しようと試みるマッチング論理を含む、請求項２７に記載の方法。
少なくとも１つのタグメモリと結合するタグメモリインターフェースと、
少なくとも１つのダイナミックメモリと結合するダイナミックメモリインターフェースであって、前記ダイナミックメモリが、ダイナミックメモリセルセットおよび交換ダイナミックメモリセルを含むダイナミックメモリインターフェースと、
前記少なくとも１つのタグメモリから前記少なくとも１つのダイナミックメモリに情報を書き込むように構成された初期化機構であって、前記情報が、前記ダイナミックメモリにおける所定の不良セルを識別する初期化機構と、
を含むメモリコントローラであって、
前記少なくとも１つのダイナミックメモリが、前記ダイナミックメモリセルセットにおける不良セルを、前記交換ダイナミックメモリセルセットにおける関連する交換セルにリマッピングするリマッピング回路を含み、
書き込み動作中に、アドレス検索およびデータ検索がパイプライン化され、その結果、連続的メモリ動作用のタグアドレスビットにアクセスする検索が、現在のメモリ動作用の交換データビットおよび通常データビットにアクセスする検索と同時に行われる、メモリコントローラ。
前記所定の不良セルが、前記ダイナミックメモリセルセットにおける他のダイナミックメモリセルより短い保持時間を有する弱いセルを含むことができる、請求項３８に記載のメモリコントローラ。
前記ダイナミックメモリセルセットにおけるダイナミックメモリセルが、通常の列書き込み動作中に書き込まれ、
前記交換ダイナミックメモリセルセットにおける交換セルが、初期化およびメンテナンス動作中に用いられる特別の書き込み動作によって書き込まれる、請求項３８に記載のメモリコントローラ。
前記初期化機構が、システム起動中に動作する、請求項３８に記載のメモリコントローラ。
ダイナミックメモリ装置においてメモリアクセスを処理するための方法であって、
前記ダイナミックメモリ装置において前記メモリアクセスを受信することであって、前記メモリアクセスがアドレスを含み、前記ダイナミックメモリ装置が、前記ダイナミックメモリ装置における同じタイプの列に記憶されたダイナミックメモリセルセットおよび交換ダイナミックメモリセルを含むことと、
前記アドレスの第１の部分を用いて、前記交換ダイナミックメモリセルセットにおけるタグを検索することであって、前記タグが、前記ダイナミックメモリセルセットにおける不良セル用の交換データビットを含む交換データセルを含み、前記タグがまた、前記不良セルを識別するアドレスビットを含むことと、
前記タグをラッチに記憶することと、
前記アドレスの第２の部分を、前記タグからの上位アドレスビットと照合して、前記アドレスが、前記不良セルのアドレスと一致するかどうかを決定しようと試みることと、
前記アドレスに位置するダイナミックメモリセルグループを含むデータワードへの前記メモリアクセスを実行することであって、前記アドレスが、所定の不良セルを備えたデータワードのアドレスと一致する場合に、前記メモリアクセスが、前記不良セルの代わりに関連する関連するダイナミック交換セルを用いるようにすることと、
を含み、
書き込み動作中に、アドレス検索およびデータ検索がパイプライン化され、その結果、連続的メモリ動作用にタグアドレスビットにアクセスする検索が、現在のメモリ動作用の交換データビットおよび通常データビットにアクセスする検索と同時に行われる、方法。
前記メモリアクセスを実行した後で、
後続のプリチャージコマンドの発行を遅延させることと、
前記タグにおけるデータビットを、前記ラッチから、前記タグが生じた起点となる前記交換ダイナミックメモリセルセットに書き込むことと、
をさらに含む、請求項４２に記載の方法。