CN104143356B - 一种具有存储控制器的dram - Google Patents
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Abstract
本发明公开了一种具有存储控制器的DRAM，外部数据总线与系统数据线相连接，内部与ECC检验和纠错模块相连接，ECC检验和纠错模块进一步与主数据DRAM模组的数据线相连接，ECC检验和纠错模块完成对写入的数据进行ECC编码，对读取出的数据进行ECC解码；DRAM参数存储模块内部与地址重映射模块相连结，DRAM参数存储模块通过独立的数据接口与系统相连接；外部地址总线对外与系统地址线相连接，内部先与地址重映射模块相连，再连接延时模块，最后与内部DRAM的地址线相连接；外部命令总线先与延时模块连接，再与内部主数据DRAM的命令总线相连接。通过增加了ECC检验、纠错模块和地址重映射模块，利用地址重映射模块上连接的DRAM存储ECC检验和纠错信息，整体上降低了DRAM的不良率。
Description
技术领域
本发明涉及信息存储领域，尤其涉及一种带有新型存储控制器的具有高可靠性的DRAM。
背景技术
DRAM制程工艺的发展，在降低单位cell(存储单元)的成本的同时，DRAM本身的可靠性也越来越差。目前DRAM制程工艺已经发展到了2X nm时代，后续将会继续想1X nm甚至更小的制程工艺发展。随着制程工艺越来越小，DRAM cell的可靠性会越来越低；在DRAM的生产过程中，由于杂质污染等原因导致坏cell出现的概率也越来越高。这将导致当前正在使用的DRAM冗余和替换方式不再具有可持续性，原因是复杂性太高，成本也将不可接受。
当前的DRAM冗余和替换方式，DRAM的存储整列分为WL和BL，每个WL和BL的交叉点为一个cell，可以存储1bit数据。每个DRAM的硅片都会冗余增加一些备用WL和BL的存储空间，替换只能整条WL或BL进行替换，而且这些冗余空间对于用户是不可见、也不可操作的。DRAM的硅片生产出来后，测试设备会对每个cell进行测试，找出所有坏的cell，判断这些坏cell处于那个WL和BL，并利用备用的WL或BL对这些存在坏cell的WL和BL进行替换。
这种替换方式相对比较简单，但是一个WL或BL存在一个坏cell就要替换整条WL或BL，随着DRAM制程工艺的发展，出现坏cell的情况将越来越多，这就导致用于备份的WL和BL需要非常多，而且这些用于备份的WL和BL本身存在坏cell的概率也在增加。所有随着DRAM制程工艺的发展，这种简单的把所有坏cell都替换掉的方式必将不可持续。
现有DRAM模组和系统或者没有考虑DRAM制程工艺的影响，或者只在系统上进行简单的ECC校验，对于整个DRAM模组和系统的可靠性还主要依靠DRAM本身。有以下两种方法：
A)普通DRAM模组，简单的将DRAM颗粒组成系统对模组要求的64bit组合。只要有任何一个一个DRAM颗粒中的一个cell出错，就将导致系统从DRAM系统读出的数据出错。
B)LRDIMM模组，利用一个存储控制器将多个DRAM组合成一个72bit的DRAM模组，系统利用这多出来的8bit作为ECC校验，提升DRAM系统的可靠性。但是这种做法对DRAM的要求还是很高，同时又增加了系统的负担；对多于一个bit的错误也将无能为力。
发明内容
针对以上缺陷，本发明目的在于提出了一种具有存储控制器的DRAM，利用该存储控制器对连接在其上面的DRAM进行管理和使用，为计算机系统提供无错误的DRAM存储环境。
为了实现上述目的，本发明提供了一种具有存储控制器的DRAM，包括主数据DRAM模组和存储控制器，其特征在于所述存储控制器包括延时模块、ECC检验和纠错模块、地址重映射模块、DRAM参数存储模块、外部数据总线、外部地址总线和外部命令总线，外部数据总线对外与待连接的系统数据线相连接，内部与ECC检验和纠错模块相连接，所述ECC检验和纠错模块进一步与主数据DRAM模组的数据线相连接，ECC检验和纠错模块完成对写入的数据进行ECC编码，对读取出的数据进行ECC解码；DRAM参数存储模块内部与地址重映射模块相连结，内部至少存储地址重映射信息、DRAM的时序信息和DRAM的容量信息，DRAM参数存储模块通过独立的数据接口与待连接的系统相连接；外部地址总线对外与待连接的系统地址线相连接，内部先与地址重映射模块相连，再连接延时模块，最后与内部DRAM的地址线相连接；外部命令总线先与延时模块连接，再与内部主数据DRAM的命令总线相连接。
所述的具有存储控制器的DRAM,其特征在于所述的地址重映射信息在DRAM生产时，通过检测工具检测主数据DRAM内部发生损坏的DRAM模组,并记录发生损坏的地址，并设置替换的DRAM模组地址，生成出厂的地址重映射信息和DRAM的容量信息。
所述的具有存储控制器的DRAM，其特征在于在DRAM上电时系统进行DRAM自检，自动检测主数据DRAM内部发生损坏的DRAM模组,并记录发生损坏的地址，并设置替换的DRAM模组地址，更新使用过程中产生的损坏的DRAM模组的地址重映射信息，同时更新DRAM的容量信息。
所述的具有存储控制器的DRAM,其特征在于在DRAM实际使用中，当ECC检验和纠错模块发现DRAM模组的数据错误位超过ECC纠错算法所能纠错的位数时，则判定该DRAM模组为发生损坏的DRAM模组，触发地址重映射模块，并记录发生损坏的地址，并设置替换的DRAM模组地址，更新使用过程中产生的损坏的DRAM模组的地址重映射信息，同时更新DRAM的容量信息。
所述的具有存储控制器的DRAM,其特征在于DRAM参数存储模块通过I2C接口与待连接的系统相连接。
所述的具有存储控制器的DRAM,其特征在于在还包括地址/命令接收器、地址/命令发送器、主机数据收发器和DRAM数据收发器，用于对发送和接收的信号进行整形，提高信号质量。。
本发明在现有DRAM的基础上，增加了ECC检验和纠错模块，同时增加了DRAM的地址重映射模块，利用冗地址重映射模块上连接的DRAM存储ECC检验和纠错信息，整体上提高DRAM模组的整体可靠性水平降低了DRAM的不良率。
附图说明
图1是具有存储控制器的DRAM的系统框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1是具有存储控制器的DRAM的系统框图，包括主数据DRAM模组9和存储控制器，所述存储控制器包括延时模块7、ECC检验和纠错模块8、地址重映射模块6、DRAM参数存储模块5、外部数据总线4、外部地址总线2和外部命令总线1，外部数据总线4对外与待连接的系统数据线相连接，内部经过主机数据收发器13先与ECC检验和纠错模块8相连接后，再通过DRAM数据收发器11与主数据DRAM模组9的数据线相连接，ECC检验和纠错模块8包括ECC编码模块和ECC解码模块，ECC编码模块完成对写入的数据进行ECC编码，ECC解码模块对读取出的数据进行ECC解码；DRAM参数存储模块5内部与地址重映射模块6相连结，内部存储地址重映射信息、DRAM的时序信息和DRAM的容量信息，DRAM参数存储模块通过独立的数据接口3与待连接的系统相连接；外部地址总线2对外与待连接的系统地址线相连接，内部经过地址/命令接收器12先与地址重映射模块相连，再连接延时模块7，最后通过地址/命令发送器10与内部DRAM的地址线相连接；外部命令总线1经过地址/命令接收器12先与延时模块7连接，再与通过地址/命令发送器10内部主数据DRAM的命令总线相连接。
一般信号收发器，包括地址/命令接收器、地址/命令发送器、主机数据收发器、DRAM数据收发器都会延迟一个时钟周期，ECC编码模块延迟m个时钟，ECC解码模块延迟n个时钟，地址重映射模块一般可以做到不延迟或者延迟半个时钟，m和n都是正整数。
考虑到这些实际系统的时延，本发明具体的数据写入DRAM过程：
外接系统的内存控制器按照DRAM要求的写入时序将地址、命令和数据发送给DRAM的存储控制器。存储控制器的地址/命令接收器12在一个时钟周期内接收并将命令发给延时模块7、将地址发给地址重映射模块6，地址重映射模块6判断该地址是否经过重映射并将确认后的地址发给延时模块7，判断如果该地址不需要重映射则将该地址直接发给延时模块7，判断存在重映射，则将重映射后的地址发给延时模块7。延时模块7将这些信号延迟m个时钟后发给地址/命令发送器10，地址/命令发送器10在下个时钟将这些信息发给主数据DRAM模组。
主机数据收发器13持续接收外接系统内存控制器发送过来的数据并发送给ECC编码模块。ECC编码模块持续接收这些数据并按流水线方式将进来的数据进行ECC编码后发送给DRAM数据收发器，这个过程每个数据会延迟m个时钟，DRAM数据收发器持续的将ECC编码后的数据发送给主数据DRAM模组，实现数据的写入操作。
具体的数据读取DRAM过程：外接系统的内存控制器按照DRAM要求的写入时序将地址、命令发送给DRAM的存储控制器。存储控制器的地址/命令接收器12在一个时钟周期内接收并将命令发给延时模块7、将地址发给地址重映射模块6，地址重映射模块6判断该地址是否需要重映射并将确认后的地址发给延时模块7，若该地址不需要重映射则将该地址直接发给延时模块7，若需要重映射，则将重映射后的地址发给延时模块7。延时模块7判断为读命令，则将这些信号不做延迟发给地址/命令发送器10，地址/命令发送器10在下个时钟将这些信息发给主数据DRAM模组，DRAM数据收发器11按照DRAM时序持续的接收主数据DRAM模组送过来的数据，并传递给ECC解码模块；ECC解码模块以流水线的时序持续的对数据进行解码，数据从进入ECC解码模块到解码完成一般会延迟m个时钟周期，将成功解码没有错误的数据发给主机数据收发器；主机数据收发器按照正确时序将数据发给主机。
若ECC解码模块发现数据错误位数超过纠错能力，则触发地址重映射模块；地址重映射模块将该地址重新映射到其他可用空间，并将映射关系保存，修改DRAM参数存储模块中容量及映射关系等内容。
同样对于数据写入DRAM过程可增加回读校验的操作，ECC解码模块发现回读的数据错误位数超过纠错能力，则触发地址重映射模块；地址重映射模块将该地址重新映射到其他可用空间，并将映射关系保存，重新写入数据操作，并修改DRAM参数存储模块中容量及映射关系等内容。
为了保证系统的稳定性，要求外接系统的内存控制器上电初始化时，要求必须先读取DRAM参数存储模块中关于内存时序参数和容量信息，并根据这些信息对内存控制器进行配置。
以上所揭露的仅为本发明一种实施例而已，当然不能以此来限定本之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于本发明所涵盖的范围。
Claims (1)
1.一种具有存储控制器的DRAM，包括主数据DRAM模组和存储控制器，其特征在于所述存储控制器包括延时模块、ECC检验和纠错模块、地址重映射模块、DRAM参数存储模块、外部数据总线、外部地址总线和外部命令总线，外部数据总线对外与待连接的系统数据线相连接，内部与ECC检验和纠错模块相连接，所述ECC检验和纠错模块进一步与主数据DRAM模组的数据线相连接，ECC检验和纠错模块完成对写入的数据进行ECC编码，对读取出的数据进行ECC解码；DRAM参数存储模块内部与地址重映射模块相连结，内部至少存储地址重映射信息、DRAM的时序信息和DRAM的容量信息，DRAM参数存储模块通过独立的数据接口与待连接的系统相连接；外部地址总线对外与待连接的系统地址线相连接，内部先与地址重映射模块相连，再连接延时模块，最后与内部DRAM的地址线相连接；外部命令总线先与延时模块连接，再与内部主数据DRAM的命令总线相连接。
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