JP2014534539A - 妥当性マスクを記憶する装置および方法ならびに操作装置 - Google Patents

Abstract

妥当性マスクを記憶する装置および方法ならびに操作装置が記述される。装置を操作するいくつかの方法は、一群のページ内のいくつかのメモリセルのページに関連付けられ、その一群のページ内のいくつかのメモリセルのページに関する妥当性情報を提供する、妥当性マスクを記憶することを含む。【選択図】図２

Description

本開示は、概して、半導体メモリ装置および方法に関して、より具体的には、妥当性マスクを記憶する装置および方法ならびに操作装置に関する。

メモリデバイスは一般的に、コンピュータまたはその他の電子デバイス内に内部の、半導体、集積回路として提供されている。揮発性および不揮発性メモリを含め多くの異なった型式のメモリがある。揮発性メモリは、例えばデータなどのその情報を維持するための電力を必要し得、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）を含み得る。不揮発性メモリは、電力が供給されないときでも、記憶された情報を保持することによって、永続的な情報を提供し得、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、電気的に消去可能なＲＯＭ（ＥＥＰＲＯＭ）、消去可能型ＲＯＭ（ＥＰＲＯＭ）、および相変化ランダムアクセスメモリ（ＰＣＲＡＭ）を含み得る。

メモリデバイスはソリッドステート駆動装置（ＳＳＤ）を形成するために共に組み合され得る。ソリッドステート駆動装置は、様々なその他の不揮発性および揮発性メモリの中でも、例えば、ＮＡＮＤフラッシュメモリおよびＮＯＲフラッシュメモリなどの不揮発性メモリを含み得、および／または、例えば、ＤＲＡＭおよびＳＲＡＭなどの揮発性メモリを含み得る。窒化層内の電荷トラップ内情報を記憶する半導体−酸化−窒化−酸化−半導体および金属−酸化−窒化−酸化−半導体キャパシタ構造体を使用した浮遊ゲートフラッシュデバイスおよび電荷トラップフラッシュ（ＣＴＦ）デバイスを含むフラッシュメモリデバイスは、広範な電子機器用途のための不揮発性メモリとして活用されるかもしれない。フラッシュメモリデバイスは、一般的に高メモリ密度、高い信頼性、および少ない電力消費を可能にする一トランジスタ型メモリセルを使用する。

ソリッドステート駆動装置が性能、大きさ、重量、丈夫さ、操作温度域、および電力消費の見地からハード駆動装置よりも有利性を有していることから、ＳＳＤは計算システム用の主記憶デバイスとしてハードディスク駆動装置に取って代わり使用され得る。例えば、ＳＳＤは、可動部品がないので、磁気ディスク駆動装置と比較して優れた性能を有し得、検索時間、待機時間、および磁気ディスク駆動装置に関連付けられたその他の電子機構的な遅延を回避する可能性がある。ＳＳＤ製造業者は、内部電池供給を使用しなくてもよいフラッシュＳＳＤを作るために不揮発性フラッシュメモリを使用し得、それにより、駆動装置がより汎用かつ小型になることを可能にする。

ＳＳＤは、例えば、いくつかのメモリチップのようないくつかのメモリデバイスを含み得る（本明細書で使用されるとき、「いくつかの」物は１つ以上のそのような物を指し示し得、例えば、いくつかのメモリデバイスは１つ以上のメモリデバイスを指し示し得る）。当業者が理解することとして、メモリチップはいくつかのダイおよび／または論理ユニット（ＬＵＮ）を含み得る。各ダイはその上にいくつかのメモリ配列および周辺回路を含み得る。メモリ配列は、いくつかの物理ページに編成されるいくつかのメモリセルを含み得、そして、物理ページはいくつかのブロックに編成され得る。

リダンダントアレイオブインデペンデントデバイス（ＲＡＩＤ）は、複数のメモリデバイスの中でデータを分割および／または複製するコンピュータデータ記憶体系のための包括的な用語である。ＲＡＩＤ配列内の複数のメモリデバイスは、ユーザおよびコンピュータのオペレーティングシステムにとっては、例えば、ディスクのような単一のメモリデバイスとして認識される可能性がある。

１つのブロックのいくつかのページのようなメモリデバイスの一部は破損し得、そして、データをそれらに書き込むこと、および／または、それらからデータを読み込むことができない可能性がある。破損したメモリデバイスの一部は、マスター記録の中で指摘される可能性がある。マスター記録の一部は、また、破損し得、かように、メモリデバイスの破損した部分を突き止める能力を失う。

本開示のいくつかの実施形態に従った計算システムの形式の装置の機能ブロック図である。 本開示のいくつかの実施形態に従った計算システム内に記憶されるいくつかの妥当性マスクの表を例示している。

本開示は、妥当性マスクを記憶する装置および方法ならびに操作装置を含む。装置を操作するためのいくつかの方法は、一群のページ内のいくつかのメモリセルのページに関連付けられ、その一群のページ内のそのいくつかのメモリセルのページに関する妥当性情報を提供する、妥当性マスクを記憶することを含む。

本開示の次の詳細な説明において、その一部を形成する添付図面に参照がなされ、その中で、例示によって、本開示のいくつかの実施形態がいかに実行される可能性があるかが示されている。これらの実施形態は、当業者が本開示の実施形態を実行できるようにするために十分詳細に記述されており、さらに、その他の実施形態が活用されてもよく、本開示の範囲を逸脱することなく、処理上の、電気的、および／または構造的な変更がされる可能性があることを理解されたい。

本明細書で使用されているときには、図面における参照番号に関して指示子「Ｎ」は、そのように指示されているいくつかの特定の特性が本開示のいくつかの実施形態と共に含まれ得るということを示している。さらに、本明細書で使用されているときには、「いくつかの」物は１つ以上のそのような物を指し示し得る。例えば、いくつかのメモリデバイスは１つ以上のメモリデバイスを指し示し得る。

本明細書における図は、最初の数字は図面番号に対応し、残りの数字は図面内での要素または構成部分を特定するという番号化規定に従っている。異なる図の間の類似の要素または構成部分が、類似する数字の使用によって特定される場合がある。例えば、１５０は図１では要素５０を指し示し、類似の要素が図２では２５０として参照される場合がある。理解されることとして、ここで様々な実施形態において示される要素は、本開示のいくつかの追加的な実施形態を提供するために、追加、変更、および／あるいは削除され得る。さらに、理解されることとして、図に提示されている要素の比率および相対的な大きさは、本開示の実施形態を例示するために意図されており、限定された意味にとられるべきではない。

図１は本開示のいくつかの実施形態に従った少なくとも１つのメモリシステム１０４を含む計算システム１００の形式の装置の機能ブロック図である。図１に例示されている実施形態において、メモリシステム１０４は、例えば、ソリッドステート駆動装置（ＳＳＤ）は、物理ホストインターフェース１０６、メモリシステムコントローラ１０８、例えば、ＳＳＤコントローラ、およびいくつかのソリッドステートメモリデバイス１１０−１〜１１０−Ｎを含み得る。ソリッドステートメモリデバイス１１０−１〜１１０−Ｎは、メモリシステムに記憶ボリュームを提供することができる。いくつかの実施形態において、ソリッドステートメモリシステムコントローラ１０８は特定用途向け集積回路（ＡＳＩＣ）となり得、コントローラ１０８、例えば、ＡＳＩＣの形で、物理インターフェース１０６およびソリッドステートメモリデバイス１１０−１〜１１０−Ｎを含むプリント回路板に接続される。

図１に例示されているとおり、メモリシステムコントローラ１０８、例えば、ソリッドステートメモリシステムコントローラは、物理ホストインターフェース１０６およびソリッドステートメモリデバイス１１０−１〜１１０−Ｎに接続し得る。物理ホストインターフェース１０６は、メモリシステム１０４とホスト１０２のような別のデバイスとの間で情報を通信させるために使用され得る。ホスト１０２は、メモリアクセスデバイス、例えば、プロセッサを含み得る。当業者は、「プロセッサ」は、並列処理システム、いくつかのコプロセッサ、その他のような、いくつかのプロセッサを意図し得ることを理解する。ホストの事例は、ラップトップ型コンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録および再生デバイス、携帯電話、ＰＤＡ、メモリカード読取器、インターフェースハブ、およびその他同種のものを含む。いくつかの実施形態のために、物理ホストインターフェース１０６は標準化された物理インターフェースの形でありうる。例えば、メモリシステム１０４が計算システム１００内で情報記憶のために使用されているときに、物理ホストインターフェース１０６は、数あるインターフェースの中でも、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）の物理インターフェース、ペリフェラルコンポーネントインターコネクトエキスプレス（ＰＣＩｅ）の物理インターフェース、小型コンピュータシステムインターフェース（ＳＣＳＩ）のインターフェース、シリアルアタッチメントＳＣＳＩ（ＳＡＳ）インターフェース、またはユニバーサルシリアルバス（ＵＳＢ）の物理インターフェースとなり得る。通常、しかしながら、物理ホストインターフェース１０６は、メモリシステム１０４と物理ホストインターフェース１０６に対する互換レセプタを有するホスト１０２との間で制御、アドレス、情報、例えばデータ、およびその他の信号を送るためのインターフェースを提供し得る。

ソリッドステートメモリシステムコントローラ１０８は、数ある操作の中でも、情報を読み込み、書き込み、および消去するために、ソリッドステートメモリデバイス１１０−１〜１１０−Ｎと通信し得る。ソリッドステートメモリシステムコントローラ１０８は、いくつかの集積回路および／または別々の構成要素になる可能性のあるファームウェアおよび／または回路を有し得る。いくつかの実施形態のために、ソリッドステートメモリシステムコントローラ１０８内の回路はソリッドステートメモリデバイス１１０−１〜１１０−Ｎをまたいだアクセスを制御するための制御回路およびホスト１０２とメモリシステム１０４との間の変換層を提供するための回路を含んでもよい。このように、メモリコントローラは、適時に適切なＩ／Ｏ接続時に適切な信号を受信するために、ソリッドステートメモリデバイス１１０−１〜１１０−ＮのＩ／Ｏ接続（図１には示されていない）と選択的に連結することができる。同様に、ホスト１０２とメモリシステム１０４との間の通信プロトコルは、ソリッドステートメモリデバイス１１０−１〜１１０−Ｎのアクセスに必要とされるものとは違ってもよい。ソリッドステートメモリシステムコントローラ１０８は、その後、ソリッドステートメモリデバイス１１０−１〜１１０−Ｎへの所望のアクセスを達成するために、ホスト１０２から受信したコマンドを適切なコマンドに変換できる。

ソリッドステートメモリデバイス１１０−１〜１１０−Ｎは、共に関連し得るいくつかのメモリセルを含み得る。ここで使用されているときには、いくつかのメモリセルは、ページ、ブロック、プレーン、ダイ、配列全体、またはその他の関連付けとして、共に関連付けられ得る。例えば、メモリ配列によっては、１ブロックのメモリセルを構成するいくつかのメモリセルのページを含み得る。１ページのメモリセルは、単一の操作において読み込まれまたは書き込まれるそれらのメモリセルである。オールビットライン構造のようないくつかの場合には１ページのメモリセルは、一般的に特定のワード線に結合される１列のメモリセルとなり得る。密閉されたビットライン構造のようなその他の構造において、１ページのメモリセルは一般的に特定のワード線に結合される１列のメモリセルのうちの一つおきのメモリセルとなり得る（例えば、一般的に特定のワード線に結合される１列のメモリセルは２ページのメモリセルを含んでもよい：「奇数」ページと「偶数」ページ）。１ページのメモリセルを形成するメモリセルのその他の関連付けは、過去、現在、将来に存在してもよい。いくつかのブロックは、１つのプレーンのメモリセルに含まれ得る。いくつかのプレーンのメモリセルは１つのダイ上に含まれ得る。事例として、１２８ＧＢメモリデバイスは、メモリセルの１ページ当り４３２０バイトのデータ、１ブロック当り１２８ページ、１プレーン当り２０４８ブロック、および１デバイス当り１６プレーンを含み得るメモリセルのページを含み得る。

いくつかの実施形態において、各ソリッドステートメモリデバイス１１０−１〜１１０−Ｎは、個別のチャネルによって制御回路１０８と結合され得る。各チャネルは別々のチャネル制御回路と関連付けされ得る。

コントローラ１０８は、各チャネル制御回路に結合される、エラー修復（例えば、検出および／または訂正）回路１１２、例えば、エラー訂正コード（ＥＣＣ）回路、および／または、２つ以上のチャネルと共に使用され得るいくつかのエラー修復（例えば、検出および／または訂正）回路を含み得る。エラー修復回路１１２は、ソリッドステートメモリデバイス１１０−１〜１１０−Ｎから読み込まれる情報と関連付けられたエラーを検出および／または訂正するよう構成され得る。エラー修復回路１１２は、シングルレベルセルおよび／またはマルチレベルセル（ＳＬＣ／ＭＬＣ）操作のための異なるエラー修復体系を提供するように構成され得る。

ＲＡＩＤ配列において、ストライプ書き込み操作は、複数のページ書き込み操作、例えば、不揮発性メモリ制御回路に関連付けられた各チャネルごとに１ページの書き込み操作を含み得る。いくつかの実施形態において、ストライプ書き込み操作における複数のページの書き込み操作は、複数のチャネルをまたいで実質的に同時に遂行され得る。ページ書き込み操作は、メモリセルのページへのアクセスを許可し得る。ページ書き込みコマンドは、所望のチャネルメモリコントローラに送信され（例えば、キューに入れられ）得、いくつかのソリッドステートメモリデバイス１１０−１〜１１０−Ｎ上で実行され得る。例えば、ページ書き込み操作は、メタデータと共にソリッドステートメモリデバイス１１０−１〜１１０−Ｎ内のメモリセルのページの大きさによって、４キロバイト（ＫＢ）、８ＫＢ、または他の容量のユーザデータを含み得る。ページ書き込み操作からのデータは、チャネルメモリコントローラによって、書き込みバッファからソリッドステートメモリデバイス１１０−１〜１１０−Ｎに転送され得る。ストライプ書き込み操作のための書き込みデータは、ホスト、例えば、図１におけるホスト１０２から受信され得る。

書き込みデータは、複数のソリッドステートメモリデバイス１１０−１〜１１０−Ｎの記憶ボリューム全体にストライプ化され得る。例えば、ホストから受信される書き込みデータの第１の部分は、第１のメモリデバイスに書き込みされ得、第２の部分は第２のメモリデバイスに書き込まれ得る、等。データストライプベースの操作において書き込まれ得るが、データは依然としてページベースの操作において読み込まれてもよい。１ページのメモリセルに対する書き込みデータに含まれるデータ、例えば、ユーザデータに加えてメタデータなどは、妥当性マスクを含み得る。妥当性マスクは、データのいくつかのユニット、例えば、ビットを含み得、その中で、データの各ユニットは、ストライプ書き込み操作中の記憶ボリューム全体に書き込まれたメモリセルのそれぞれのページの妥当性状態を提供する。妥当性マスクの中でデータのユニットにより提供される妥当性状態は、１ページのメモリセルに関する妥当性情報を提供し得る。妥当性マスクは、ＲＡＩＤ配列内のいくつかのメモリデバイスにストライプされたデータが修復されることになる、ＲＡＩＤ修復操作中に使用され得る。妥当性マスクは、１ストライプのデータの中の１ページのメモリセルからのデータが妥当かどうか、したがって、ＲＡＩＤ修復操作が１ページのメモリセルからのデータを修復するための試みをすべきかどうかを判定するために使用され得る。

メモリシステム１０４は、一群のメモリセルページに関連付けられた妥当性マスクを記憶し得る。妥当性マスクはいくつかのデータのビットを含み得、そこで、いくつかのビットの一部が、一群のページ内のいくつかのメモリセルのページに関する妥当性情報を提供する。妥当性マスクは、一群のページの１ページ、例えばターゲットページのメモリセル内に記憶され得、そして、妥当性マスクが記憶されるページ、例えば、ターゲットページのメモリセル、および一群のページのいくつかのその他のページのメモリセルに関する妥当性情報を含み得る。妥当性マスクは、１ページのメモリセル内に記憶されるメタデータの一部となり得、記憶されるそのページのメモリセルに関連付けられ得る。

いくつかの実施形態において、妥当性マスクは、メモリセルのページが書き込まれた順序に基づき、一群のページのいくつかのメモリセルのページに関する妥当性情報を記憶し得る。一群のページのメモリセルのページは既知の順番で書き込まれ、したがって、その一群のページの１ページのメモリセル内に記憶される妥当性マスクは、その妥当性マスクが記憶されるそのページのメモリセルの前および／または後に書き込まれたいくつかのメモリセルのページの妥当性情報を含む。例えば、妥当性マスクは、妥当性マスクが記憶されるそのページのメモリセルの前に書き込まれる特定の数のページのメモリセルおよび妥当性マスクが記憶されるそのページのメモリセルの後に書き込まれる特定の数のページのメモリセルに関する妥当性情報を含み得る。

いくつかの実施形態において、妥当性情報は、妥当性マスクとして記憶される、バイナリデータ値、例えば、「１」、「０」を表示するデータのビットに基づき得、そこでは、バイナリデータ値「１」は、そのビットに関連付けられたページのメモリセルは良好で、例えば、そのページのメモリセルにデータを書き込むこと、および／または、そのページのメモリセルからデータを読み込むことが可能で、そして、バイナリデータ値「０」は、そのビットに関連付けられたページのメモリセルは破損および／または不良であり、例えば、そのページのメモリセルにデータを書き込むこと、および／またはそのページのメモリセルからデータを読み込むことができない。１ページのメモリセルは、破損および／または不良が知らされ、書込み操作中にスキップされ得、かつ／あるいは１ページのメモリセルは、メモリデバイスの操作中に破損および／または不良となり得、そのページのメモリセルからデータの読み込みを試みる時に、読み取りエラーが発生する。妥当性情報は、読み込み不能の一群のページ内のデータを修復させようと試みるときに、メモリシステムによって使用され得る。メモリシステムは、読み込み不能の一群のページからの１ページのメモリセルが修復されるべきデータを有していたかを判定するために、妥当性マスクからの妥当性情報を使用し得る。例えば、読み込み不能の一群のページからの１ページのメモリセルが、妥当性マスクからの妥当性情報に基づいて、破損および／または不良であると知らされた場合には、そのページのメモリセルからのデータを修復させる試みは、ＥＣＣ操作中および／またはＲＡＩＤ修復操作には行われず、例えば、ＥＣＣ操作および／またはＲＡＩＤ修復操作は、妥当性マスク内の妥当性情報に基づきその一群のページの破損および／または不良のページのメモリセルをスキップし得る。

いくつかの実施形態において、妥当性マスクは一群のページのメモリセルの各ページに関する妥当性情報を含み得る。いくつかの実施形態において、妥当性マスクは一群のページのメモリセルのページの一部の妥当性情報を含み得る。妥当性マスク内に記憶された妥当性情報を有する一群のページのメモリセルのページの一部は、その一群のページのメモリセルのページが書き込まれる順序ならびに／または破損および／もしくは不良となるメモリセルのページ、例えば、それらにデータを書き込むこと、および／または、それらからデータを読み込むことができないメモリセルのページ上のデータを修復させるためＥＣＣ操作および／またはＲＡＩＤ修復操作の能力に、基づき得る。例えば、妥当性マスクは、その妥当性マスクが記憶されるメモリセルのページの直前に書き込まれたメモリセルの１５ページに関する妥当性情報およびその妥当性マスクが記憶されるメモリセルのページの直後に書き込まれたメモリセルの１６ページに関する妥当性情報を含み得る。妥当性マスクは、例えば、ＥＣＣ操作および／またはＲＡＩＤ修復操作を介して修復され得るよりも少なくとも１ページ多くなり得る、メモリセルの３２ページに関する妥当性情報を含む。

図１に例示されている計算システム１００は、例示されていることを越えて追加的な回路を含み得る。図１に例示されている計算システム１００の詳細は、本開示の実施形態を不明瞭にしないために、簡略化されている。例えば、メモリシステム１０４は、Ｉ／Ｏ回路を通じたＩ／Ｏ接続を越えて提供されるアドレス信号をラッチさせるためのアドレス回路を含み得る。アドレス信号は、ソリッドステートメモリデバイス１１０−１〜１１０−Ｎにアクセスするために、列デコーダおよび行デコーダによって受信および復号され得る。アドレス入力接続数は、ソリッドステートメモリデバイス１１０−１〜１１０−Ｎの密度およびアーキテクチャに依存することについては、当業者により理解される。

図２は本開示のいくつかの実施形態に従った計算システムに記憶されるいくつかの妥当性マスクの表を例示している。図２は、いくつかのメモリセルのページに記憶されるいくつかの妥当性マスク、２３２−０、２３２−１２、２３２−４４、２３２−８０、２３２−１００、および２３２−１２７を例示している。いくつかのメモリセルのページはブロックのような、一群の一部であり、例えば、１ブロックは１２８ページを含み得る。図２において、妥当性マスク２３２−０はその一群のページ０に記憶され、妥当性マスク２３２−１２はその一群のページ１２に記憶され、妥当性マスク２３２−４４はその一群のページ４４に記憶され妥当性マスク２３２−８０はその一群のページ８０に記憶され、妥当性マスク２３２−１００はその一群のページ１００に記憶され、妥当性マスク２３２−１２７はその一群のページ１２７に記憶される。

妥当性マスク、２３２−０、２３２−１２、２３２−４４、２３２−８０、２３２−１００、および２３２−１２７は、それぞれが、その一群内のメモリセルのページ数を示す総数２２０；その妥当性マスクに関連付けられた一群内のメモリセルのページを示すオフセット２２２；第１ウィンドウ２２４；第２ウィンドウ２２６；第３ウィンドウ２２８；第４ウィンドウ２３０、を含み、各ウィンドウはその一群のメモリセルのページの妥当性状態を提供するいくつかのビットを含む。

いくつかの実施形態において、一群のページは、さらにメモリセルの８ページのウィンドウに分割され得、そこで、妥当性マスクに関連付けられたウィンドウは、その一群内のいくつかのメモリセルのページに関連付けられた妥当性マスク内のいくつかのビットを含み得る。例えば、各ウィンドウは８ビットを含み得、それぞれがその一群内の異なったメモリセルのページと関連付けられており、したがって、各ウィンドウはその一群内のメモリセルの８ページに関する妥当性情報を含んでいる。第１ウィンドウ２２４は、妥当性マスクが記憶されるメモリセルのページ以前に８ページ書き込まれたメモリセルのページを含むウィンドウ内のメモリセルの８ページに関する妥当性情報を含み得る。第２ウィンドウ２２６は、妥当性マスクが記憶されるメモリセルのページを含むウィンドウ内のメモリセルの８ページに関する妥当性情報を含み得る。第３ウィンドウ２２８は、妥当性マスクが記憶されるメモリセルのページ以後に８ページ書き込まれたメモリセルのページを含むウィンドウ内のメモリセルの８ページに関する妥当性情報を含み得る。第４ウィンドウ２３０は、妥当性マスクが記憶されるメモリセルのページ以後に１６ページ書き込まれたメモリセルのページを含むウィンドウ内のメモリセルの８ページに関する妥当性情報を含み得る。

いくつかの実施形態において、妥当性マスク、２３２−０、２３２−１２、２３２−４４、２３２−８０、２３２−１００、および２３２−１２８は４８ビットを含み得、そのうち８ビットは総数を提供し、８ビットはオフセットを提供し、一群のいくつかのメモリセルのページに関する妥当性情報を提供する４つのウィンドウの各々に８ビットが提供される。いくつかの実施形態において、いくつかのビットは妥当性情報を提供し得る。例えば、妥当性マスクはメモリセルの３２ページに関する妥当性情報を提供する３２ビットを含み得、そして、別の事例においては、妥当性マスクはメモリセルの４８ページに関する妥当性情報を提供する４８ビットを含み得る。妥当性情報を提供するために使用される妥当性マスク内のビット数は、妥当性マスクを記憶するために取っておかれる記憶の容量およびＥＣＣ操作および／またはＲＡＩＤ修復操作中の使用のためにアクセス可能な妥当性情報を有することの要望に基づき得る。

いくつかの実施形態において、いくつかの妥当性マスクからの妥当性情報は、コンピュータシステム内の一群のページ内のメモリセルの各ページまたはメモリセルのページの各々のような、いくつかのメモリセルのページに関する妥当性情報を取得するために、組み合わせて使用され得る。一群のページ内のメモリセルのページの一部に関する妥当性情報を含む妥当性マスクは、一群のページ内のメモリセルの各ページに関する妥当性情報を取得するために、組み合わせられ得、それによって、その一群のページのメモリセルの特定のページに記憶される妥当性マスク内の全体のページのグループに関する妥当性情報を記憶する必要性を低減させる。妥当性マスクは、ＥＣＣ操作および／あるいはＲＡＩＤ修復操作中に修復され得るメモリセルのページ数よりも少なくとも１つ多い数のページに関する妥当性情報を含み得る。したがって、一群のページのメモリセルの各ページに関する妥当性情報は、一群のページのメモリセルのページに記憶されている妥当性マスクを介して、および／またはＥＣＣ操作および／あるいはＲＡＩＤ修復操作中に修復されたデータを通じて、知らされ得る。

いくつかの実施形態において、その他情報がある中で、計算システム内のメモリセルの各ページに関する妥当性状態を示すマスター記録は、計算システムのいくつかのメモリデバイス内に記憶され得る。マスター記録が破損した場合には、計算システムのメモリセルのページ内に記憶された妥当性マスクが、そのマスター記録を修復するために使用され得る。計算システムのメモリセルのページ内に記憶された妥当性マスクは、１ページのメモリセルの妥当性状態を判定するときに、マスター記録の代わりとしても使用され得る。

＜結論＞
本開示は、妥当性マスクを記憶する装置および方法ならびに操作装置を含む。装置を操作するためのいくつかの方法は、一群のページ内のいくつかのメモリセルのページに関連付けられ、その一群のページ内のそのいくつかのメモリセルのページに関する妥当性情報を提供する、妥当性マスクを記憶することを含む。

特定の実施形態が、ここに例示され、記述されているが、当業者は、同様の結果を達成するために算定される取り決めが、示されている特定の実施形態の代替となり得ることを理解する。この開示は、本開示のいくつかの実施形態の改造または変型を網羅することが意図されている。上記の記述は例示の形で行なわれたものであり、制限的ではないことを理解されたい。上記実施形態の組み合わせ、および、本明細書に具体的に記載されない他の実施形態は、上記説明を検討することにより当業者に理解される。本開示のいくつかの実施形態の範囲は、上記の構造および方法が使用されるその他の応用を含む。したがって、本開示のいくつかの実施形態の範囲は、付記された特許請求の範囲を、その特許請求の範囲が権限を有する均等物の完全な範囲を伴い、参照して判断されるべきである。

前述の発明を実施するための形態において、いくつかの特性は、開示を合理化する目的で、単一の実施形態に共に集められている。この開示の方法は、本開示の開示された実施形態が各請求項に明示的に引用されている以上の特性を使用しなければならないという意図を反映するものとして理解されない。逆に、以下の特許請求の範囲を反映するものとして、発明の主題は、単一の開示された実施形態のすべての特性より少ない中にある。このように、以下の特許請求の範囲は、各請求項がそれ自体で個別の実施形態として有効であるように、ここで発明を実施するための形態に組み込まれている。

Claims (35)

1. 一群のページ内のいくつかのメモリセルのページに関連付けられ、前記一群のページ内の前記いくつかのメモリセルのページに関する妥当性情報を提供する妥当性マスクを記憶することを含む、装置を操作する方法。
2. 前記妥当性マスクを記憶することは、ターゲットページのメモリセル内に前記妥当性マスクを記憶することを含む、請求項１に記載の方法。
3. 前記一群のページは、前記ターゲットページのメモリセルの前に書き込まれたいくつかのメモリセルのページを含む、請求項２に記載の方法。
4. 前記一群のページは、前記ターゲットページのメモリセルの後に書き込まれたいくつかのメモリセルのページを含む、請求項２に記載の方法。
5. 前記妥当性マスクを記憶することは、前記装置内に前記妥当性マスクを記憶することを含む、請求項１〜４のいずれか１項に記載の方法。
6. 前記装置はメモリシステムである、請求項５に記載の方法。
7. 前記妥当性マスクを記憶することは、前記装置のいくつかのメモリデバイス内に前記妥当性マスクを記憶することを含む、請求項５に記載の方法。
8. 前記妥当性マスクを記憶することは、前記妥当性マスクと関連付けられた前記一群のページ内のメモリセルのページ数を示す総数を記憶することを含む、請求項１〜４のいずれか１項に記載の方法。
9. 前記妥当性マスクを記憶することは、前記妥当性マスクと関連付けられた前記一群のページ内の前記ターゲットページのメモリセルの位置を示すオフセットを記憶することを含む、請求項２〜４のいずれか１項に記載の方法。
10. 前記妥当性マスクを記憶することは、前記妥当性マスクのいくつかのデータのユニット内の総数、オフセット、および妥当性情報を記憶することを含む、請求項１〜４のいずれか１項に記載の方法。
11. 前記妥当性マスクを記憶することは、前記妥当性マスクのいくつかのデータのユニットを記憶することを含み、前記いくつかのユニットの一部は前記一群のページ内の特定のメモリセルのページの妥当性状態を示す、請求項１〜４のいずれか１項に記載の方法。
12. 一群のページ内の特定のメモリセルのページ内に妥当性マスクのいくつかのデータのユニットを記憶することを含み、前記いくつかのデータのユニットは前記一群のページのいくつかのメモリセルのページに関する妥当性情報を提供する、装置を操作する方法。
13. 前記妥当性マスクの前記いくつかのデータのユニットを記憶することは、前記装置内に前記いくつかのデータのユニットを記憶することを含む、請求項１２に記載の方法。
14. 前記妥当性マスクの前記いくつかのデータのユニットを記憶することは、前記装置のいくつかのメモリデバイス内に前記いくつかのデータのユニットを記憶することを含む、請求項１３に記載の方法。
15. 前記妥当性情報は、ＥＣＣ操作を使用して修復され得るメモリセルのページ数よりも少なくとも１つ多いページに関する妥当性情報を提供することを含む、請求項１２に記載の方法。
16. 前記妥当性情報は、前記特定のページの前に書き込まれたメモリセルのページのためのおよび前記特定のページの後に書き込まれたメモリセルのページのための妥当性情報を含む、請求項１２に記載の方法。
17. 前記一群のページのための妥当性マスクを形成するために、前記特定のメモリセルのページの前記妥当性マスクと前記群内のいくつかのメモリセルのページに関連付けられたその他の妥当性マスクを組み合わせることを含む、請求項１２〜１６のいずれか１項に記載の方法。
18. 前記妥当性情報は、書込み操作中はスキップされることになるメモリセルのページに関する妥当性情報を含む、請求項１２〜１６のいずれか１項に記載の方法。
19. 前記妥当性情報は、前記ページに関連付けられた読み込みエラーにより、メモリセルの前記ページからデータが読み込まれ得ないと判定されるメモリセルのページに関する妥当性情報を含む、請求項１２〜１６のいずれか１項に記載の方法。
20. 前記いくつかのユニットの一部は、連続して書き込まれるメモリセルのそれぞれのページに関する妥当性情報を提供する、請求項１２〜１６のいずれか１項に記載の方法。
21. 順序どおりにメモリセルのいくつかのページにデータを書き込むことと、
    前記順序どおりに前記いくつかのメモリセルのページの少なくとも一部に関連付けられた妥当性マスクを記憶することと、を含む、装置を操作する方法。
22. 前記妥当性マスクを記憶することは、前記装置のいくつかのメモリデバイス内に前記妥当性マスクを記憶することを含む、請求項２１に記載の方法。
23. 前記妥当性マスクは、ターゲットページのメモリセルの前に書き込まれた前記順序どおりのメモリセルのページ、前記ターゲットページのメモリセル、および前記ターゲットページのメモリセルの後に書き込まれたメモリセルのページを含む前記順序どおりの前記いくつかのメモリセルのページに関する妥当性情報を含む、請求項２１に記載の方法。
24. 前記妥当性マスクは、少なくとも前記順序どおりのメモリセルのページの前記一部のメモリセルの各ページに関する妥当性状態を示す妥当性情報を含む、請求項２１〜２３のいずれか１項に記載の方法。
25. 前記妥当性マスクは、ＥＣＣ操作を使用して修復され得るメモリセルのページ数よりも少なくとも１つ多いページに関する妥当性情報を含む、請求項２１〜２３のいずれか１項に記載の方法。
26. 前記妥当性マスクは、前記いくつかのメモリセルのページのうちのどれに対してＥＣＣ操作を使用して修復を試みるかを示す妥当性情報を含む、請求項２１〜２３のいずれか１項に記載の方法。
27. メモリセルのいくつかの配列と、
    前記いくつかの配列に動作可能に接続されたコントローラであって、
    一群のページのメモリセルにデータをストライプ化し、前記一群のページは前記いくつかの配列のメモリセルの、メモリセルのページを含み、
    前記一群のページ内のいくつかのメモリセルのページに関する妥当性情報を提供する妥当性マスクを記憶するように構成されたコントローラと、を備えた装置。
28. 前記妥当性マスクのいくつかのデータのユニットは、メモリセルの前記一群のページへの書き込みデータの順序に基づく、請求項２７に記載の装置。
29. 前記妥当性マスクの１ユニットのデータは、前記一群のページの前記いくつかのページの特定のページの前記妥当性状態を提供する、請求項２７に記載の装置。
30. 前記妥当性マスクは、前記妥当性マスクに関連付けられた前記一群のページ内のメモリセルの前記いくつかのページを示す総数を含む、請求項２７〜２９のいずれか１項に記載の装置。
31. 前記妥当性マスクは、前記妥当性マスクに関連付けられた前記一群のページのターゲットページのメモリセルの位置を示すオフセットを含み、前記妥当性マスクは前記ターゲットページのメモリセルに記憶される、請求項２７〜２９のいずれか１項に記載の装置。
32. メモリセルのいくつかの配列と、
    前記いくつかの配列に動作可能に接続され、
    メモリセルの配列内のいくつかのメモリセルのページに関連付けられた妥当性マスクを記憶するよう構成されるコントローラと、を備え、前記いくつかのメモリセルのページは、書き込み順序においてターゲットページのメモリセルの前の第１のいくつかのメモリセルのページおよび前記書き込み順序において前記ターゲットページのメモリセルの後の第２のいくつかのメモリセルのページを含む、装置。
33. 前記いくつかのメモリセルのページは、ＥＣＣ操作を使用して訂正され得るメモリセルのページ数よりも少なくとも１つ多いページを含む、請求項３２に記載の装置。
34. 前記妥当性マスクは、いくつかのデータのビットを含み、そこで前記ビットの一部は前記いくつかのメモリセルのページのそれぞれのページの妥当性情報を提供する、請求項３２〜３３のいずれか１項に記載の装置。
35. 前記妥当性マスクはメモリセルの前記ターゲットページに関連付けられたメタデータとして記憶される、請求項３２〜３３のいずれか１項に記載の装置。

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