JP4398574B2 - 半導体記憶装置とその冗長方法 - Google Patents
半導体記憶装置とその冗長方法 Download PDFInfo
- Publication number
- JP4398574B2 JP4398574B2 JP2000219756A JP2000219756A JP4398574B2 JP 4398574 B2 JP4398574 B2 JP 4398574B2 JP 2000219756 A JP2000219756 A JP 2000219756A JP 2000219756 A JP2000219756 A JP 2000219756A JP 4398574 B2 JP4398574 B2 JP 4398574B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- redundant
- redundant information
- redundancy
- charge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、さらに詳しくは、欠陥のあるメモリセルを救済する冗長回路を備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
一般にダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、揮発性のメモリであるため、データを保持するために定期的にリフレッシュされる。
【０００３】
ここで、メモリセルに微細な欠陥がある場合には、データが消失する速度が速くなるため、リフレッシュする間隔（リフレッシュ時間）は短くする必要がある。
【０００４】
しかしながら、メモリセルをリフレッシュする場合には所定の電力が消費されるため、リフレッシュ時間が短い半導体記憶装置は多大な電力を消費するという問題がある。
【０００５】
このような問題に対しては、欠陥のあるメモリセルを冗長メモリセルに置換する技術が従来より考えられているが、ＤＲＡＭにおいては、常により効果的な置換方法が模索され、リフレッシュ時間をより長くする技術が研究されている。
【０００６】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、消費電力を低減できると共に製造が容易な半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的は、冗長情報に応じて欠陥のあるメモリセルを冗長メモリセルに置き換える半導体記憶装置であって、所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって冗長情報をプログラムし、電荷蓄積素子に所定の電荷を供給してリフレッシュすることによって冗長情報を再現することを特徴とする半導体記憶装置を提供することにより達成される。このような手段によれば、プログラムされた冗長情報は電荷蓄積素子をリフレッシュすることにより再現されるため、簡易な構成により冗長機能を備えた半導体記憶装置を実現することができる。
【０００８】
また、メモリセルと冗長メモリセルに共有されたワード線をさらに備え、上記ワード線に接続されたメモリセルを、上記ワード線に接続された冗長メモリセルと置き換えることとすれば、上記ワード線を活性化することにより、同じワード線に接続されたメモリセル同士を置換することができる。
【０００９】
また、上記置換は、欠陥のあるメモリセルを含むブロックに対応した第一読み出し手段を不活性化すると共に、冗長メモリセルからデータを読み出す第二読み出し手段を活性化することにより容易に達成される。
【００１０】
また、第一及び第二の冗長メモリセルブロックを備えると共に、冗長情報ブロックは第一及び第二の記憶領域を含み、第一の記憶領域から読み出された第一の冗長情報に応じて、第一の冗長メモリセルブロックに含まれる冗長メモリセルを置換対象とし、第二の記憶領域から読み出された第二の冗長情報に応じて、第二の冗長メモリセルブロックに含まれた冗長メモリセルを置換対象とする半導体記憶装置によれば、第一及び第二の冗長情報に応じて、第一及び第二の冗長メモリセルブロックに含まれたそれぞれの冗長メモリセルにより欠陥のあるメモリセルが救済されるため、冗長の自由度を高めることができる。
【００１１】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一又は相当部分を示す。
［実施の形態１］
図１は、本発明の実施の形態１に係る半導体記憶装置の構成を示すブロック図である。図１に示されるように、本実施の形態１に係る半導体記憶装置は、ＤＲＡＭセルによるメモリアレーからなるメモリセルブロックＭＢ１〜ＭＢｎ及び冗長メモリセルブロックＲＭＢと、冗長情報ブロックＩＭＢと、メインワードドライバＭＷＤと、サブワードドライバＳＷＤと、センスアンプＳＡと、コラムデコーダＣＤ１〜ＣＤｎ，ＣＤＲと、データ入出力回路１と、データバスＢＵＳと、冗長回路ＲＣと、内部信号生成回路２と、冗長制御回路３と、チャージポンプ５と、メインワード線ＭＷＬと、サブワード線ＳＷＬとを備える。
【００１２】
ここで、メインワード線ＭＷＬは、メモリブロックＭＢ１〜ＭＢｎと冗長メモリセルブロックＲＭＢ、及び冗長情報ブロックＩＭＢに共有され、ロウアドレスが供給されるメインワードドライバＭＷＤにより駆動される。また、各メモリセルブロックＭＢ１〜ＭＢｎにはサブワードドライバＳＷＤとサブワード線ＳＷＬが備えられ、選択的に駆動されたメインワード線ＭＷＬに応じて活性化されるサブワードドライバＳＷＤがサブワード線ＳＷＬを駆動する。
【００１３】
また、各メモリセルブロックＭＢ１〜ＭＢｎと冗長メモリセルブロックＲＭＢ及び冗長情報ブロックＩＭＢには、それぞれセンスアンプＳＡが接続される。そして、各メモリセルブロックＭＢ１〜ＭＢｎに接続された各センスアンプＳＡにはコラムデコーダＣＤ１〜ＣＤｎが接続され、冗長メモリセルブロックＲＭＢに接続されたセンスアンプにはコラムデコーダＣＤＲが接続される。
【００１４】
ここで、各コラムデコーダＣＤ１〜ＣＤｎ，ＣＤＲにはコラムアドレス及びブロックアドレスが供給されると共に、各コラムデコーダＣＤ１〜ＣＤｎ，ＣＤＲはデータバスＢＵＳに接続される。また、データバスＢＵＳに接続されたデータ入出力回路１からデータＤＱが入出力される。
【００１５】
また、冗長情報ブロックＩＭＢに接続されたセンスアンプＳＡには、データバスＢＵＳに接続される冗長回路ＲＣが接続される。ここで、冗長回路ＲＣはコラムデコーダＣＤ１〜ＣＤｎに対して後述するブロック非選択信号Ｓ２を供給し、コラムデコーダＣＤＲに対して冗長ブロック選択信号Ｓ１を供給する。
【００１６】
また、内部信号生成回路２は、供給されるコマンド及び外部クロック信号ＣＬＫに応じて、信号ＰＲＯＧ及び信号ＳＥＴＵＰ等の内部信号を生成し冗長制御回路３へ供給する。
【００１７】
また、冗長制御回路３が冗長情報ブロックＩＭＢに接続されたセンスアンプと冗長回路ＲＣとに接続され、各メモリセルブロックＭＢ１〜ＭＢｎ及び冗長メモリセルブロックＲＭＢに含まれた各サブワードドライバＳＷＤに対して、後述するサブワードドライバ非活性化信号Ｓ３を供給する。
【００１８】
そして、チャージポンプ５は冗長制御回路３に接続され、冗長情報ブロックＩＭＢに含まれたメモリセルに負電圧を供給するが、この点については後に詳しく説明する。
【００１９】
上記のような構成を有する本実施の形態１に係る半導体記憶装置においては、冗長情報を格納する冗長情報ブロックＩＭＢがＤＲＡＭセルで構成される。そして、冗長制御回路３により制御された冗長回路ＲＣは、該ＤＲＡＭセルに含まれたセル容量の絶縁を電気的に破壊することにより冗長情報をプログラムする。従って、上記のように絶縁破壊されたセル容量は高抵抗で短絡した状態となるため、該冗長情報は電源切断時においても保持される。
【００２０】
そして、通常使用時において電源をオンすると、冗長情報ブロックＩＭＢに含まれる全てのメモリセルに電荷がチャージされる。このとき、上記のように絶縁破壊されたメモリセルには、チャージされた該電荷がリークする経路が存在することになるため、該メモリセルに蓄積された該電荷は速やかに抜けることになる。
【００２１】
そしてさらに、冗長情報ブロックＩＭＢに含まれたメモリセルは定期的にリフレッシュされることにより、絶縁破壊されていないメモリセルでは電荷がチャージされた状態が保持され、絶縁破壊されたプログラム済みのメモリセルでは電荷がチャージされていない状態が保持される。
【００２２】
このようにして、プログラムされた冗長情報が冗長情報ブロックＩＭＢを構成するメモリセルに再現され、該冗長情報が冗長回路ＲＣに供給されることにより、該冗長情報に応じて、欠陥のあるメモリセルが冗長メモリセルブロックＲＭＢに含まれた冗長メモリセルに置換される。ここで、該冗長情報には、冗長メモリセルブロックＲＭＢを使用するか否か、そして、どのメモリセルブロックＭＢ１〜ＭＢｎを冗長するかについての情報が含まれる。
【００２３】
以上が、本実施の形態１に係る半導体記憶装置の動作の概要であるが、以下において、図１に示された半導体記憶装置についてより詳しく説明する。
【００２４】
図２は、図１に示された冗長回路ＲＣの構成を示す回路図である。なお、図２においては、８個のメモリセルブロックＭＢ１〜ＭＢ８に対して１個の冗長メモリセルブロックＲＭＢが設けられた例が示される。そして、各メモリセルブロックＭＢ１〜ＭＢ８が、ｎ本のサブワード線ＳＷＬと、ｍ対のビット線ＢＬ，／ＢＬから構成されているとすれば、冗長メモリセルブロックＲＭＢも同じ構成を有するものとされる。また、このとき冗長情報ブロックＩＭＢは、ｎ本のサブワード線ＳＷＬと、４対のビット線で構成される。
【００２５】
なお、図１においては省略されているが、図２においては、冗長情報ブロックＩＭＢとセンスアンプＳＡとの間に接続されたプリチャージ回路ＰＲＥが示される。また、図１に示されたデータバスＢＵＳは、図２においては６本の信号線からなるデータバスＢ０，／Ｂ０〜Ｂ３，／Ｂ３として示される。
【００２６】
図２に示されるように、冗長回路ＲＣは、ＰチャネルＭＯＳトランジスタＰＴと、ＮチャネルＭＯＳトランジスタＮＴと、データバスＢ０，／Ｂ０〜Ｂ３，／Ｂ３と、ゲート回路ＧＴと、ラッチ回路Ｌ１〜Ｌ４と、反転回路１１〜１２と、ＮＯＲ回路１４〜１６と、ＮＡＮＤ回路１８〜２０とを含む。
【００２７】
ここで、ＰチャネルＭＯＳトランジスタＰＴと、ＮチャネルＭＯＳトランジスタＮＴとはデータバスＢ０，／Ｂ０〜Ｂ３，／Ｂ３の数だけ設けられ、互いに直列接続される。そして、ＰチャネルＭＯＳトランジスタＰＴのゲートには冗長制御回路３から信号ＲＰ１ｘが供給され、ＮチャネルＭＯＳトランジスタＮＴのゲートには冗長制御回路３から信号ＲＷ１ｚが供給される。また、ＰチャネルＭＯＳトランジスタＰＴ及びＮチャネルＭＯＳトランジスタＮＴのドレインはセンスアンプＳＡとゲート回路ＧＴの間に接続された信号線ＳＬ，／ＳＬに接続される。なお、この信号ＲＷ１ｚはチャージポンプ５へ供給される。
【００２８】
また、各ゲート回路ＧＴを構成するＮチャネルＭＯＳトランジスタのゲートには、冗長制御回路３から信号ＲＲ２ｚが供給され、該ゲート回路ＧＴのそれぞれには対応するラッチ回路Ｌ１〜Ｌ４が接続される。ここで、ラッチ回路Ｌ１には冗長制御回路３からリセットのための信号ＰＲＥ−Ｒｚが供給され、ラッチ回路Ｌ２には信号線Ｓ２，／Ｓ２が接続され、ラッチ回路Ｌ３には信号線Ｓ３，／Ｓ３が接続され、ラッチ回路Ｌ４には信号線Ｓ４，／Ｓ４がそれぞれ接続される。
【００２９】
また、反転回路１２の入力ノードはラッチ回路Ｌ１に接続され、反転回路１２に接続された反転回路１１の出力ノードからは冗長メモリセルブロックＲＭＢに対応するコラムデコーダＣＤＲへ信号Ｓ１が供給される。一方、ＮＡＮＤ回路１８の入力ノードは信号線Ｓ２，Ｓ３，Ｓ４に接続され、ＮＡＮＤ回路１９の入力ノードは信号線Ｓ２，Ｓ３，／Ｓ４に接続される。さらに、ＮＡＮＤ回路２０の入力ノードは信号線／Ｓ２，／Ｓ３，／Ｓ４に接続される。
【００３０】
また、ＮＯＲ回路１４の入力ノードはラッチ回路Ｌ１と、ＮＡＮＤ回路１８に接続され、出力ノードはメモリセルブロックＭＢ１に対応するコラムデコーダＣＤ１に接続される。同様に、ＮＯＲ回路１５の入力ノードはラッチ回路Ｌ１と、ＮＡＮＤ回路１９の出力ノードに接続され、出力ノードはメモリセルブロックＭＢ２に対応するコラムデコーダＣＤ２に接続される。さらに、ＮＯＲ回路１６の入力ノードはラッチ回路Ｌ１と、ＮＡＮＤ回路２０の出力ノードに接続され、出力ノードはメモリセルブロックＭＢ８に対応するコラムデコーダＣＤ８に接続される。
【００３１】
なお、図２に示されるように、各センスアンプＳＡには冗長制御回路３から信号ＰＳＡ−Ｒｚ及び信号ＮＳＡ−Ｒｘが供給され、各プリチャージ回路ＰＲＥには信号ＰＲＥ−Ｒｚが供給される。
【００３２】
また、冗長情報ブロックＩＭＢには、図２に示されるように、ビット線ＢＬ及び相補ビット線／ＢＬが含まれ、サブワード線ＳＷＬとの交点にそれぞれメモリセルＭＣが配設されるが、冗長情報ブロックＩＭＢの構成については、後に詳しく説明する。
【００３３】
上記のような構成を有する冗長回路ＲＣにおいて、ラッチ回路Ｌ１からは、冗長メモリセルブロックＲＭＢに含まれた冗長情報メモリセルによる置換を実行するか否かを示す信号Ｓ１が出力され、ラッチ回路Ｌ２〜Ｌ４からは非選択とするメモリブロックを特定する信号Ｓ２が出力される。
【００３４】
以下において、図２に示された冗長回路ＲＣの動作を、図３に示されたタイミングチャートを参照しつつ説明する。なお、図３以下の図において、「Ｈ」は電源電圧ＶＤＤであることを示し、「Ｌ」は接地電圧ＶＳＳであることを示す。
【００３５】
まず、図３（ａ）に示されるように、時刻Ｔ０においては、冗長制御回路３からハイレベル（Ｈ）の信号ＰＲＥ−Ｒｚが各プリチャージ回路ＰＲＥ及びラッチ回路Ｌ１に供給されるため、ビット線ＢＬと相補ビット線／ＢＬはイコライズされＶＤＤ／２の電圧にプリチャージされると共に、ラッチ回路Ｌ１がリセットされる。
【００３６】
そして、図３（ａ）に示されるように、時刻Ｔ１で信号ＰＲＥ−Ｒｚがロウレベル（Ｌ）とされた後、選択されたメモリセルブロックＭＢ１〜ＭＢｎ内のサブワード線ＳＷＬが活性化されると、冗長メモリセルブロックＲＭＢ及び冗長情報ブロックＩＭＢに含まれ、同じメインワード線ＭＷＬに接続されたサブワード線ＳＷＬには、図３（ｂ）に示されるように、時刻Ｔ２において同時に昇圧電圧ＶＰＰが供給される。なお、この昇圧電圧ＶＰＰは、外部から供給される外部電源電圧が内部昇圧回路（図示していない）によりポンピングされることにより生成される。
【００３７】
以上のような動作により、冗長情報ブロックＩＭＢにプログラムされた冗長情報が、図３（ｄ）に示されるように、ＶＤＤ／２の電圧を有するビット線対ＢＬ，／ＢＬに読み出される。そして、図３（ｃ）に示されるように、時刻Ｔ３においてハイレベルの信号ＰＳＡ−Ｒｚ及びロウレベルの信号ＮＳＡ−ＲｘがセンスアンプＳＡに供給されることにより、センスアンプＳＡが活性化され、時刻Ｔ２において読み出された信号がセンスアンプＳＡにより増幅される。
【００３８】
そして、図３（ｅ）に示されるように、時刻Ｔ４において信号ＲＲ２ｚがハイレベルに遷移すると、ゲート回路ＧＴがオンしてラッチ回路Ｌ１〜Ｌ４に上記冗長情報がラッチされると共に、図３（ｆ）及び図３（ｇ）に示されるように、時刻Ｔ４において該冗長情報に応じた信号Ｓ１及び信号Ｓ２が、冗長回路ＲＣからコラムデコーダＣＤ１〜ＣＤ８，ＣＤＲに供給される。
【００３９】
ここで、上記信号Ｓ１がロウレベルとされる場合には、メモリブロックＭＢ１〜ＭＢ８に含まれたメモリセルがデータの読み出し、又は書き込みの対象とされ、信号Ｓ１がハイレベルとされる場合には、メモリブロックＭＢ１〜ＭＢ８に含まれた欠陥のあるメモリセルが、冗長メモリセルブロックＲＭＢに含まれた冗長メモリセルに置換される。
【００４０】
すなわち、該置換がなされる場合には、信号Ｓ１に応じてコラムデコーダＣＤＲが活性化されると共に、置換対象とするメモリセルブロックを指定する信号Ｓ２に応じて、該メモリセルブロックに対応するコラムデコーダが非活性化される。そして、上記コラムデコーダＣＤＲは、供給されるブロックアドレスが信号Ｓ２により指定されたメモリセルブロックを示すものである場合には、冗長メモリセルブロックＲＭＢに含まれた冗長メモリセルをデータの読み書き対象とする。
【００４１】
上記のような冗長方法によれば、サブワード線ＳＷＬに接続されたメモリセル毎に一括して冗長メモリセルと置換することができるため、欠陥のあるメモリセルを救済するいわゆる冗長の自由度を大幅に向上させることができる。
【００４２】
なお、図３（ｈ）及び図３（ｉ）に示されるように、冗長制御回路３から出力される信号ＲＲ１ｘはハイレベルとされ、信号ＲＷ１ｚはロウレベルとされるため、ＰチャネルＭＯＳトランジスタＰＴ及びＮチャネルＭＯＳトランジスタＮＴは共にオフされる。そして、図３（ｊ）に示されるように、データバスＢ０，／Ｂ０〜Ｂ３，／Ｂ３の電圧はＶＤＤ／２とされる。
【００４３】
また、冗長情報ブロックＩＭＢにプログラムされた冗長情報も、通常のＤＲＡＭセルに記憶される情報と同様に破壊読み出しがなされるが、読み出された情報はセンスアンプＳＡにより増幅され、もとのメモリセルにライトバックされる。そして、冗長情報ブロックに含まれたメモリセルは、メモリセルブロックＭＢ１〜ＭＢ８及び冗長メモリセルブロックＲＭＢに含まれたメモリセルと同様に定期的にリフレッシュされて冗長情報が保持されるが、該リフレッシュについては後述する。
【００４４】
上記のように、本発明の実施の形態１に係る半導体記憶装置においては、試験の結果得られた冗長情報は、ＤＲＡＭセルからなる冗長情報ブロックＩＭＢにプログラムされ、該情報は実際の使用時まで保持される。以下において、冗長情報ブロックＩＭＢに含まれたメモリセルに対する冗長情報のプログラム方法を、図４及び図６を参照しつつ説明する。
【００４５】
図４は、図１に示された冗長情報ブロックＩＭＢの構成を示す図である。なお、図４においては、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３を含み、ビット線対ＢＬ，／ＢＬに等電圧Ｖｐｒを供給するプリチャージ回路ＰＲＥと、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２及びＮチャネルＭＯＳトランジスタＮＴ４，ＮＴ５を含み、ビット線対ＢＬ，／ＢＬに読み出されたデータを増幅するセンスアンプＳＡの回路構成が示される。
【００４６】
図４に示されるように、冗長情報ブロックＩＭＢに含まれた各メモリセルＭＣは、通常のＤＲＡＭセルであり、キャパシタＣ１と、ビット線ＢＬまたは相補ビット線／ＢＬのいずれか一方とキャパシタＣ１との間に接続され、ゲートがサブワード線ＳＷＬ１〜ＳＷＬ３のいずれか一つに接続されたＮチャネルＭＯＳトランジスタＮＴ１０とを含む。ここで、キャパシタＣ１とＮチャネルＭＯＳトランジスタＮＴ１０とはセルノードＣＮにおいて接続され、対向電極ＯＥは負電圧を発生するチャージポンプ５に接続される。なお、チャージポンプ５は、メモリセルブロックＭＢ１〜ＭＢ８や冗長メモリセルブロックＲＭＢに含まれたメモリセルに対し、接続されていない。
【００４７】
上記のような構成を有する冗長情報ブロックＩＭＢに対し、冗長情報がプログラムされる場合には、図６（ｄ）に示されるように冗長制御回路３から供給される信号ＲＷ１ｚはハイレベルとされ、チャージポンプ５が活性化される。これにより、図６（ｉ）に示されるように、チャージポンプ５から出力される電圧ＶＰＲ−Ｒは、接地電圧ＶＳＳから電圧Ｖｎに低減される。なお、上記のチャージポンプ５の代わりに、専用のパッドや端子を設けて該パッドや端子を介して外部から負電圧を供給するようにしても良い。
【００４８】
一方、冗長情報書き込み時には、本実施の形態に係る半導体記憶装置に備えられた図示していない外部電源端子を介して、内部電源電圧ＶＤＤより高い電圧が内部昇圧回路（図示していない）に供給され、昇圧電圧ＶＰＰよりさらに高い電圧ＶＰＰ２が該電圧に応じて生成される。そして、このように生成された電圧ＶＰＰ２が選択されたサブワード線ＳＷＬに供給される。
【００４９】
また、図６（ｄ）に示されるように、時刻Ｔ１において冗長制御回路３から出力される信号ＲＷ１ｚはハイレベルとされ、ＮチャネルＭＯＳトランジスタＮＴがオンするため、各ビット線ＢＬ及び各相補ビット線／ＢＬはそれぞれ対応するデータバスＢ０〜Ｂ３，／Ｂ０〜／Ｂ３に接続される。
【００５０】
ここで、データ入出力回路１の入出力端子には、冗長情報を示すデータＤＱが供給され、該データＤＱはデータバスＢ０〜Ｂ３，／Ｂ０〜／Ｂ３を介して冗長情報ブロックＩＭＢに含まれたメモリセルＭＣに供給される。なお、図６（ｂ）に示されるように、冗長情報の書き込み時には、冗長制御回路３から出力される信号ＰＳＡ−Ｒｘはハイレベルとされると共に、信号ＮＳＡ−Ｒｚはロウレベルとされ、センスアンプＳＡは活性化された状態にされる。
【００５１】
従って、上記のようにメモリセルＭＣの対向電極ＯＥに負の電圧Ｖｎが供給された状態において、図６（ｈ）に示されるように順次サブワード線ＳＷＬ１〜ＳＷＬｎが選択され、上記データＤＱに応じてＮチャネルＭＯＳトランジスタＮＴ１０のゲートに上記電圧ＶＰＰ２が供給される。これにより、該メモリセルＭＣへ選択的にハイレベルのデータを書き込むと、その最中においてキャパシタＣ１の両電極間に過大な電圧が印加されるため、ブレークダウンを起こしてキャパシタＣ１が短絡する。そして、この場合には図５に示されるように、該データの書き込み後におけるメモリセルＭＣは、キャパシタＣ１が抵抗Ｒでショートされた状態となる。
【００５２】
なお、上記のメモリセルＭＣに対しロウレベルのデータを書き込んだ場合には、メモリセルＭＣに上記のような物理的な変化を生じさせることはない。また、上記の冗長情報書き込み時においては、図６（ｃ）に示されるように、冗長制御回路３が出力する信号ＲＲ１ｘはハイレベルとされ、ＰチャネルＭＯＳトランジスタＰＴはオフされる。また、図６（ｅ）に示されるように、信号ＲＲ２ｚはロウレベルとされ、冗長情報書き込み時においてはゲート回路ＧＴが閉じられる。
以上のような方法によって、冗長情報ブロックＩＭＢに対して冗長情報がプログラムされるが、電圧ＶＰＰ２が供給されセルノードＣＮがハイレベルとされたメモリセルＭＣは、上記のようにキャパシタＣ１の絶縁が破壊されリークが生じるメモリセルＭＣとなるため、ロウレベルのデータがプログラムされたこととなる。
【００５３】
従って、冗長情報をプログラムするときにデータ入出力回路１に供給されるデータＤＱと、半導体記憶装置の通常動作時において冗長情報ブロックＩＭＢから読み出される冗長情報とは、論理レベルが反転した関係となる。
【００５４】
また、冗長制御回路３からメモリブロックＭＢ１〜ＭＢ８及び冗長メモリセルブロックＲＭＢに含まれたサブワードドライバＳＷＤに供給される信号Ｓ３は、図６（ｊ）に示されるように、該冗長情報書き込み時においてハイレベルとされ、該サブワードドライバＳＷＤが不活性化される。これにより、メモリセルブロックＭＢ１〜ＭＢ８に含まれたサブワード線ＳＷＬが活性化されることは回避され、冗長情報の書き込み中に、メモリセルブロックＭＢ１〜ＭＢ８に含まれたメモリセルＭＣを構成するＮチャネルＭＯＳトランジスタＮＴ１０のゲートに、高い電圧ＶＰＰ２が供給されてダメージを受けることが防止される。
【００５５】
次に、本実施の形態１に係る半導体記憶装置における冗長セットアップ動作を、図７に示されたタイミングチャートを参照しつつ説明する。なお、「冗長セットアップ動作」とは、通常の使用時にまず電源を投入して、冗長情報ブロックＩＭＢに格納された冗長情報を使用できる状態にする時の初期動作のことをいう。
【００５６】
ここで上記のように、冗長情報ブロックＩＭＢにはキャパシタＣ１にリークが生じるプログラム済みのメモリセルＭＣと、キャパシタＣ１が絶縁されていない未プログラムのメモリセルＭＣとが存在する。そして、これらメモリセルＭＣの全てに対して、通常のＤＲＡＭセルと同様な方法によりハイレベルのデータを書き込むと、上記のプログラム済みのメモリセルＭＣにおいては、蓄積された電荷がリークして抜けてしまうため、ハイレベルのデータを保持することができない。
【００５７】
この時、チャージポンプ５から対向電極ＯＥに供給する電圧ＶＰＲ−Ｒを接地電圧ＶＳＳとしておくと、プログラム済みのメモリセルＭＣのセルノードＣＮは接地電圧ＶＳＳ（Ｌ）となる。そして、所定の時間が経過した後にリフレッシュすると、プログラム済みのメモリセルＭＣはロウレベルのデータを保持することとなり、プログラムされていないメモリセルＭＣはハイレベルのデータを保持することとなる。なお、以降においては定期的にリフレッシュして、該データが保持される。
【００５８】
以下において、図７を参照しつつより詳しく説明する。図７（ｃ）及び図７（ｄ）に示されるように、信号ＲＷ１ｚがロウレベルとされ、時刻Ｔ１において冗長制御回路３から出力される信号ＲＲ１ｘがロウレベルとされると、図２に示されたＮチャネルＭＯＳトランジスタＮＴがオフし、ＰチャネルＭＯＳトランジスタＰＴがオンするため、図７（ｇ）に示されるように、冗長情報ブロックＩＭＢに含まれた全てのビット線対ＢＬ，／ＢＬには電源電圧ＶＤＤが供給される。
【００５９】
このような状態において、図７（ｈ）に示されるように、昇圧電圧ＶＰＰが供給されるサブワード線ＳＷＬ１〜ＳＷＬｎを順次選択し、冗長情報ブロックＩＭＢに含まれた全てのメモリセルＭＣにハイレベルのデータを書き込む。ここで、上記のようにサブワード線ＳＷＬを順次選択するためには、ＤＲＡＭに通常備えられているリフレッシュ用のリフレッシュアドレスカウンタを用いれば良い。また、この動作に用いられるクロック信号は、外部クロック信号を利用しても良いし、セルフリフレッシュ用に搭載している発振器の出力信号を使用しても良い。なお、図７において示された他の信号のレベルは、図６に示された時刻Ｔ１における該信号のレベルと同様に設定されるため、説明を省略する。
【００６０】
なお、上記のような方法により冗長情報ブロックＩＭＢに含まれた全てのメモリセルＭＣにハイレベルのデータを書き込んだ後は、セルフリフレッシュ動作を実行することによって、冗長情報を保持することができる。
【００６１】
図８は、図１に示された半導体記憶装置による冗長情報保持（リフレッシュ）動作を示すタイミング図である。ここで、図８に示された動作は、図３に示された冗長情報読み出し動作と同様なものであり、図８（ｂ）に示されるように、時刻Ｔ２においてサブワード線ＳＷＬが活性化されることによって読み出されたデータは、時刻Ｔ３において活性化されたセンスアンプＳＡにより増幅され、冗長情報ブロックＩＭＢに含まれたメモリセルＭＣにおいて該冗長情報が再書き込みされる。なおこのとき、図８（ｊ）に示されるように、チャージポンプ５から冗長情報ブロックＩＭＢに含まれたメモリセルＭＣの対向電極ＯＥへ供給される電圧ＶＰＲ−Ｒは、常に接地電圧ＶＳＳとされる。
【００６２】
なお、上記のようなリフレッシュ動作を行った半導体記憶装置は、通常の使用状態において動作するが、この通常動作中においても上記電圧ＶＰＲ−Ｒは接地電圧ＶＳＳとされる。また、メモリセルブロックＭＢ１〜ＭＢｎ及び冗長メモリセルブロックＲＭＢに含まれたメモリセルＭＣの対向電極ＯＥには、ＶＤＤ／２の電圧が供給される。
【００６３】
図９は、図１に示された冗長制御回路３の構成を示す回路図である。図９に示されるように、冗長制御回路３は反転回路２１〜２６と、ＮＯＲ回路２８と、ＮＡＮＤ回路３０〜３３と、遅延回路３５と、センスアンプ駆動回路３６とを含む。ここで、センスアンプ駆動回路３６は、ＰチャネルＭＯＳトランジスタＰＴ３と、ＮチャネルＭＯＳトランジスタＮＴ６〜ＮＴ９とを含む。
【００６４】
上記において、ＮＯＲ回路２８には、図１に示された内部信号生成回路２から信号ＰＲＯＧと信号ＳＥＴＵＰが供給され、反転回路２４及び遅延回路３５にはセンスアンプ活性化信号ＳＡが供給される。また、上記信号ＳＥＴＵＰは反転回路２１により論理レベルが反転され、信号ＲＲ１ｘが生成される。
【００６５】
また、反転回路２２はＮＯＲ回路２８に接続され、信号Ｓ３を生成する。そして、ＮＡＮＤ回路３０はＮＯＲ回路２８に接続されると共に、プリチャージ信号ＰＲＥｚが供給され、反転回路２３はＮＡＮＤ回路３０で生成された信号を反転して信号ＰＲＥ−Ｒｚを生成する。なお、上記プリチャージ信号ＰＲＥｚ及びセンスアンプ活性化信号ＳＡは、通常の動作時において、冗長情報ブロックＩＭＢをメモリセルブロックＭＢ１〜ＭＢｎ及び冗長メモリセルブロックＲＭＢと同時に読み書きの対象とする信号とされる。
【００６６】
そして、ＮＡＮＤ回路３１及びＮＡＮＤ回路３２は、ＮＯＲ回路２８及び反転回路２４に接続され、反転回路２５はＮＡＮＤ回路３１により生成された信号を反転する。また、ＮＡＮＤ回路３３はＮＯＲ回路２８及び遅延回路３５に接続され、反転回路２６はＮＡＮＤ回路３３により生成された信号を反転して信号ＲＲ２ｚを生成する。
【００６７】
さらに、センスアンプ駆動回路３６に含まれたＰチャネルＭＯＳトランジスタＰＴ３及びＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ８，ＮＴ９のゲートには、反転回路２５から出力された信号が供給され、ＮチャネルＭＯＳトランジスタＮＴ８，ＮＴ９のドレインにはＶＤＤ／２の大きさを有する電圧が供給される。また、ＮチャネルＭＯＳトランジスタＮＴ７のゲートにはＮＡＮＤ回路３２から出力された信号が供給される。そして、上記のような構成を有するセンスアンプ駆動回路３６においては、ＰチャネルＭＯＳトランジスタＰＴ３のドレインを構成するノードから信号ＰＳＡ−Ｒｚが出力され、ＮチャネルＭＯＳトランジスタＮＴ７のドレインを構成するノードから信号ＮＳＡ−Ｒｚがそれぞれ出力される。
【００６８】
図１０は、図１に示された内部信号生成回路２の構成を示す回路図である。図１０に示されるように、内部信号生成回路２はクロックバッファ３９と、コマンドデコーダ４１と、リフレッシュ制御回路４３と、リフレッシュアドレスカウンタ４４と、スタータ４５と、セットアップ制御回路４７と、モードレジスタ４９とを含む。
【００６９】
ここで、セットアップ制御回路４７はスタータ４５に接続され、電源の投入によりスタータ４５から供給されたスタート信号に応じて信号ＳＥＴＵＰを生成し、出力する。また、リフレッシュ制御回路４３はクロックバッファ３９とコマンドデコーダ４１、及びセットアップ制御回路４７に接続され、セットアップ制御回路４７から供給される信号ＳＥＴＵＰに応じて動作し、リフレッシュ信号を出力する。なお、リフレッシュ制御回路４３は、セットアップされた冗長情報を保持するため、セルフリフレッシュを継続する。
【００７０】
また、リフレッシュアドレスカウンタ４４はリフレッシュ制御回路４３に接続され、ロウアドレス（リフレッシュアドレス）を自動的に生成する。ここで、該ロウアドレスは、リフレッシュ制御回路４３から供給されるカウントアップ信号ＣＵに応じて順次インクリメントされる。そして、このロウアドレスがリフレッシュアドレスとしてメインワードドライバＭＷＤに供給され、リフレッシュ動作が行われる。さらに、リフレッシュアドレスカウンタ４４は、該ロウアドレスのインクリメントが一通り終了した段階において、カウント終了信号ＣＥをセットアップ制御回路４７に供給することにより、信号ＳＥＴＵＰがセットアップ制御回路４７によって非活性化される。
【００７１】
また、モードレジスタ４９は、供給されたコマンドに応じて信号ＰＲＯＧを生成する。すなわち例えば、冗長情報をプログラムするプログラムモードを設定するためのコマンドがモードレジスタ４９に供給された場合には、モードレジスタ４９はハイレベルの信号ＰＲＯＧを生成し出力する。なお、上記プログラムモードを解除するためのコマンドがモードレジスタ４９に供給された場合には、モードレジスタ４９は、ロウレベルの信号ＰＲＯＧを生成し出力する。
【００７２】
なお、クロックバッファ３９は供給された外部クロック信号ＣＬＫを緩衝して内部クロック信号を生成し、該内部クロック信号をリフレッシュ制御回路４３へ供給する。また、コマンドデコーダ４１は、供給されたコマンドをデコードした信号をリフレッシュ制御回路４３へ供給する。
【００７３】
以上が本発明の実施の形態１に係る半導体記憶装置の説明であるが、以下において、冗長情報が書き込まれるキャパシタＣ１の電流−電圧特性について説明する。ここで、より具体的には、一例として該キャパシタＣ１はセルノードＣＮと対向電極ＯＥとの間にキャパシタ絶縁膜を有するＭＯＳキャパシタにより構成される。
【００７４】
そして、本実施の形態においては、冗長情報をプログラムするため、絶縁破壊が発生する前のＭＯＳキャパシタのインプリント現象を利用して、該ＭＯＳキャパシタに微小なリークを生じさせる。これにより、メモリセルＭＣのデータ保持時間が、メモリセルブロックＭＢ１〜ＭＢｎに含まれたメモリセルＭＣのデータ保持時間に対し１／１０程度とされる。
【００７５】
図１１は、上記ＭＯＳキャパシタの電流−電圧特性を示すグラフである。なお、該グラフの縦軸は該キャパシタのリーク電流（Ａ）を示し、横軸は該キャパシタにおける電極間電圧（Ｖ）を示す。図１１において、上記ＭＯＳキャパシタの静的な電流−電圧特性は、グラフ５１により示され、領域Ｉは通常使用される範囲であって長時間該特性が変化しない領域である。また、領域ＩＩは、流れる電子により該絶縁膜中に電荷が蓄積し、時間と共にリーク電流の値が変化する領域である。そして、領域ＩＩＩは、流れる電流により短時間で絶縁破壊を起こす領域である。
【００７６】
ここで、本実施の形態においては、上記のうち該ＭＯＳキャパシタにおける領域ＩＩにおける性質を利用する。すなわち、一例として２．５Ｖ用に設計されたキャパシタに２．５Ｖを印加すると、図１１に示されるように、該キャパシタには１０−６Ａのリーク電流が流れる（点Ｐ１）。そして次に、該キャパシタに５．０Ｖの電圧を印加すると、静的には１０−２Ａ程度のリーク電流が流れることになるが（点Ｐ２）、上記のように領域ＩＩにおいては時間と共にリーク電流が増大するため、５．０Ｖの電圧を所定時間印加することにより１０−１Ａのリーク電流が流れるようにすることができる（点Ｐ３）。
【００７７】
この後において、該キャパシタに再度２．５Ｖの電圧を印加すると、図１１に示される点Ｐ４における特性を有し、１０−５Ａのリーク電流が流れることとなる。従って、冗長情報がプログラムされたメモリセルＭＣにおいては、プログラムされていないメモリセルＭＣに比して１０倍のリーク電流が流れることとなる。
【００７８】
ここで、上記のように、プログラムされたメモリセルＭＣにおけるリーク電流は、他のメモリセルＭＣにおけるリーク電流に対して１０倍程度に抑えられるため、冗長情報ブロックＩＭＢに含まれたメモリセルＭＣのリフレッシュ間隔（リフレッシュ時間）は、１０−２（ｓ）程度と比較的長い時間にすることができ、消費電力を抑制することができる。
【００７９】
なお、図１１に示されるように、該キャパシタＣ１の電極間に６．０Ｖの電圧を印加すると、瞬間的に絶縁が破壊されるため大きなリーク電流が発生する。また、図１１に示された領域ＩＩ及び領域ＩＩＩにおける特性は、該ＭＯＳキャパシタの製造条件に大きく依存するため、上記のような特性を発揮するＭＯＳキャパシタの製造においては、精密な製造条件の設定が必要とされる。
【００８０】
以上より、本発明の実施の形態１に係る半導体記憶装置によれば、冗長情報ブロックＩＭＢに含まれたキャパシタＣ１に選択的に高い電圧が印加されることによって、選択された該キャパシタＣ１のリーク電流が増大され冗長情報がプログラムされる。
【００８１】
そして、このようにプログラムされた該冗長情報に応じて、欠陥のあるメモリセルがサブワード線ＳＷＬ単位で冗長メモリセルに置換されるため、冗長の自由度が高められる。これにより、欠陥のあるメモリセルのうち救済されるメモリセルの割合を増加させることができ、全体としてリフレッシュ時間を長くして消費電力を低減することができる。
【００８２】
また、本実施の形態１に係る冗長情報ブロックＩＭＢは、上記のようにＤＲＡＭセルにより構成されるため、容易に製造することができる。
［実施の形態２］
図１２は、本発明の実施の形態２に係る半導体記憶装置の構成を示すブロック図である。図１２に示されるように、本実施の形態２に係る半導体記憶装置は、図１に示された実施の形態１に係る半導体記憶装置と同様な構成を有するが、二つの冗長メモリセルブロックＲＭＢ１，ＲＭＢ２を備え、冗長情報ブロックＩＭＢは二つのメモリ領域ＩＭ１，ＩＭ２を含む点で相違するものである。
【００８３】
ここで、図１２に示されるように、冗長回路ＲＣ１は冗長メモリセルブロックＲＭＢ１に対応するコラムデコーダＣＤＲ１及び冗長メモリセルブロックＲＭＢ２に対応するコラムデコーダＣＤＲ２に対し、冗長ブロック選択信号Ｓ１を供給する。
【００８４】
上記のような構成を有する半導体記憶装置は、実施の形態１に係る半導体記憶装置と同様に動作するが、ある一つのメインワード線ＭＷＬが選択されたときに同時に選択されるサブワード線ＳＷＬのうち、任意の二つのサブワード線ＳＷＬに接続されたメモリセルをそれぞれ一括して、冗長メモリセルブロックＲＭＢ１，ＲＭＢ２に含まれたメモリセルと置き換えることができる。
【００８５】
そしてこのとき、冗長メモリセルブロックＲＭＢ１に含まれた冗長メモリセルは、例えば、冗長情報ブロックＩＭＢのメモリ領域ＩＭ１に格納された冗長情報に応じて置換され、冗長メモリセルブロックＲＭＢ２に含まれた冗長メモリセルは、冗長情報ブロックＩＭＢのメモリ領域ＩＭ２に格納された冗長情報に応じて置換される。
【００８６】
このように、本実施の形態２に係る半導体記憶装置によれば、複数の冗長メモリセルブロックＲＭＢ１，ＲＭＢ２と、冗長メモリセルブロックＲＭＢ１，ＲＭＢ２の数に応じたメモリ領域ＩＭ１，ＩＭ２を含む冗長情報ブロックＩＭＢとが備えられる。そして、メモリ領域ＩＭ１，ＩＭ２にそれぞれ格納された冗長情報に応じて、複数のメモリセルブロックＭＢ１〜ＭＢｎが複数の冗長メモリセルブロックＲＭＢ１，ＲＭＢ２と自由に置換されるため、冗長の自由度が向上され欠陥のあるメモリセルの救済率をさらに高めることができる。
【００８７】
以上より、本発明の実施の形態２に係る半導体装置は、実施の形態１に係る半導体記憶装置と同様な効果を奏すると共に、さらに消費電力を低減することができる。
（付記１）冗長情報に応じて、欠陥のあるメモリセルを冗長メモリセルに置き換える冗長手段を有する半導体記憶装置であって、所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって、前記冗長情報をプログラムする冗長情報記録手段と、前記電荷蓄積素子に所定の電荷を供給する電荷供給手段と、電荷が供給された前記電荷蓄積素子をリフレッシュすることによって、前記冗長情報記録手段によりプログラムされた前記冗長情報を再現し、前記冗長情報を前記冗長手段に供給する冗長制御手段とを備えたことを特徴とする半導体記憶装置。
（付記２）前記冗長制御手段は、前記電荷供給手段により電荷が供給された前記電荷蓄積素子を、所定の周期でリフレッシュする付記１に記載の半導体記憶装置。 このように、電荷が供給された電荷蓄積素子を所定の周期でリフレッシュすることにより、再現された冗長情報を保持することができるため、通常動作においてデータを読み書きする間において、欠陥のあるメモリセルを確実に置換することができる。
（付記３）前記メモリセルと前記冗長メモリセルに共有されたワード線をさらに備え、前記冗長手段は、前記ワード線に接続されたメモリセルを、前記ワード線に接続された前記冗長メモリセルと置き換える付記１に記載の半導体記憶装置。
（付記４）前記メモリセルは、複数のブロックからなるメモリセルアレイを構成し、前記ブロックのそれぞれに対応して設けられ、前記メモリセルからデータを読み出す複数の第一読み出し手段と、前記冗長メモリセルからデータを読み出す第二読み出し手段とをさらに備え、前記冗長手段は、欠陥のある前記メモリセルを含む前記ブロックに対応した前記第一読み出し手段を不活性化すると共に、前記第二読み出し手段を活性化する付記３に記載の半導体記憶装置。
（付記５）メモリセルを含むメモリセルブロックと、冗長メモリセルを含む冗長メモリセルブロックと、欠陥のある前記メモリセルを前記冗長メモリセルに置き換えるための冗長情報を記憶する冗長情報ブロックと、前記冗長情報に応じて前記欠陥のあるメモリセルを前記冗長メモリセルに置き換える冗長手段とを含む半導体記憶装置であって、前記冗長情報ブロックに含まれた所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって、前記冗長情報をプログラムする冗長情報記録手段と、前記電荷蓄積素子に所定の電荷を供給する電荷供給手段と、電荷が供給された前記電荷蓄積素子をリフレッシュすることによって、前記冗長情報記録手段によりプログラムされた前記冗長情報を前記冗長情報ブロックにおいて再現し、再現された前記冗長情報を前記冗長手段に供給する冗長制御手段とを備えたことを特徴とする半導体記憶装置。
（付記６）前記メモリセルと前記冗長メモリセルに共有されるワード線をさらに備え、前記ワード線に接続された前記メモリセルは、前記メモリセルブロックを単位として、前記ワード線に接続された前記冗長メモリセルと置き換えられる付記５に記載の半導体記憶装置。
（付記７）複数の前記メモリセルブロックと、前記メモリセルブロックのそれぞれに対応して設けられ、前記メモリセルからデータを読み出す複数の第一読み出し手段と、前記冗長メモリセルブロックに対応して設けられ、前記冗長メモリセルからデータを読み出す第二読み出し手段とをさらに備え、前記冗長手段は、欠陥のある前記メモリセルを含む前記メモリセルブロックに対応した前記第一読み出し手段を不活性化すると共に、前記第二読み出し手段を活性化する付記５に記載の半導体記憶装置。
（付記８）第一及び第二の前記冗長メモリセルブロックを備えると共に、前記冗長情報ブロックは第一及び第二の記憶領域を含み、前記冗長手段は、前記第一の記憶領域から読み出された第一の冗長情報に応じて、前記第一の冗長メモリセルブロックに含まれる前記冗長メモリセルを置換対象とし、前記第二の記憶領域から読み出された第二の冗長情報に応じて、前記第二の冗長メモリセルブロックに含まれた前記冗長メモリセルを置換対象とする付記５に記載の半導体記憶装置。
（付記９）欠陥のあるメモリセルを冗長メモリセルに置換する半導体記憶装置の冗長方法であって、所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって、冗長情報をプログラムする第一のステップと、前記電荷蓄積素子に所定の電荷を供給する第二のステップと、電荷が供給された前記電荷蓄積素子をリフレッシュする第三のステップと、前記電荷蓄積素子に再現された前記冗長情報に応じて、前記メモリセルを前記冗長メモリセルに置換する第四のステップとを有することを特徴とする半導体記憶装置の冗長方法。
（付記１０）前記第三のステップでは、前記電荷蓄積素子に電荷を供給した後において、所定の周期で前記リフレッシュを実行する付記９に記載の半導体記憶装置の冗長方法。
（付記１１）前記第四のステップでは、前記メモリセルを共通のワード線に接続された前記冗長メモリセルにより置換する付記９に記載の半導体記憶装置の冗長方法。
（付記１２）前記第四のステップでは、欠陥のある前記メモリセルからデータを読み出す第一の読み出し手段を不活性化すると共に、置換の対象とする前記冗長メモリセルからデータを読み出す第二の読み出し手段を活性化する付記９に記載の半導体記憶装置の冗長方法。
（付記１３）前記第四のステップでは、第一の前記電荷蓄積素子から読み出された第一の冗長情報に応じて第一の前記冗長メモリセルを置換対象とし、第二の前記電荷蓄積素子から読み出された第二の冗長情報に応じて第二の前記冗長メモリセルを置換対象とする付記９に記載の半導体記憶装置の冗長方法。
【００８８】
【発明の効果】
上述の如く、本発明に係る半導体記憶装置によれば、プログラムされた冗長情報は電荷蓄積素子をリフレッシュすることにより再現されるため、簡易な構成により冗長機能を備えた半導体記憶装置を実現することができる。
【００８９】
また、ワード線に接続されたメモリセルを、該ワード線に接続された冗長メモリセルと置き換えることとすれば、該ワード線を活性化することにより、同じワード線に接続されたメモリセル同士を置換することができるため、冗長の自由度を高め、欠陥のあるメモリセルをより効果的に救済することができる。
【００９０】
また、冗長情報ブロックにおける第一及び第二の記憶領域にそれぞれ格納された第一及び第二の冗長情報に応じて、第一及び第二の各冗長メモリセルブロックに含まれた冗長メモリセルにより欠陥のあるメモリセルを救済すれば、冗長の自由度をさらに高め、消費電力をより低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１に示された冗長回路の構成を示す回路図である。
【図３】図１に示された半導体記憶装置による冗長情報読み出し動作を示すタイミング図である。
【図４】図１に示された冗長情報ブロックの構成を示す図である。
【図５】図４に示されたメモリセルに対する冗長情報の書き込み状態を説明する図である。
【図６】図１に示された半導体記憶装置が冗長情報をプログラムする動作を示すタイミング図である。
【図７】図１に示された半導体記憶装置による冗長セットアップ動作を示すタイミング図である。
【図８】図１に示された半導体記憶装置による冗長情報保持（リフレッシュ）動作を示すタイミング図である。
【図９】図１に示された冗長制御回路の構成を示す回路図である。
【図１０】図１に示された内部信号生成回路の構成を示す回路図である。
【図１１】図４に示されたメモリセルの電流−電圧特性を示すグラフである。
【図１２】本発明の実施の形態２に係る半導体記憶装置の構成を示すブロック図である。
【符号の説明】
１ データ入出力回路
２ 内部信号生成回路
３，５０ 冗長制御回路
５ チャージポンプ
１１，１２，２１〜２６ 反転回路
１４〜１６，２８ ＮＯＲ回路
１８〜２０，３０〜３３ ＮＡＮＤ回路
３５ 遅延回路
３６ センスアンプ駆動回路
３９ クロックバッファ
４１ コマンドデコーダ
４３ リフレッシュ制御回路
４４ リフレッシュアドレスカウンタ
４５ スタータ
４７ セットアップ制御回路
４９ モードレジスタ
５１ グラフ
ＭＣ メモリセル
Ｃ１ キャパシタ
ＣＮ セルノード
ＯＥ 対向電極
ＭＷＬ メインワード線
ＳＷＬ サブワード線
ＢＬ ビット線
／ＢＬ 相補ビット線
ＲＣ，ＲＣ１ 冗長回路
ＩＭＢ 冗長情報ブロック
ＩＭ１，ＩＭ２ 冗長情報記憶領域
ＲＭＢ，ＲＭＢ１，ＲＭＢ２ 冗長メモリセルブロック
ＭＢ１〜ＭＢｎ メモリセルブロック
ＭＷＤ メインワードドライバ
ＳＷＤ サブワードドライバ
ＳＡ センスアンプ
ＳＬ，／ＳＬ，Ｓ２，／Ｓ２，Ｓ３，／Ｓ３，Ｓ４，／Ｓ４ 信号線
ＣＤ１〜ＣＤｎ，ＣＤＲ コラムデコーダ
ＢＵＳ，Ｂ０〜Ｂ３，／Ｂ０〜／Ｂ３ データバス
ＰＲＥ プリチャージ回路
ＰＴ，ＰＴ１〜ＰＴ３ ＰチャネルＭＯＳトランジスタ
ＮＴ，ＮＴ１〜ＮＴ１０ ＮチャネルＭＯＳトランジスタ
ＧＴ ゲート回路
Ｌ１〜Ｌ４ ラッチ回路
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、さらに詳しくは、欠陥のあるメモリセルを救済する冗長回路を備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
一般にダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、揮発性のメモリであるため、データを保持するために定期的にリフレッシュされる。
【０００３】
ここで、メモリセルに微細な欠陥がある場合には、データが消失する速度が速くなるため、リフレッシュする間隔（リフレッシュ時間）は短くする必要がある。
【０００４】
しかしながら、メモリセルをリフレッシュする場合には所定の電力が消費されるため、リフレッシュ時間が短い半導体記憶装置は多大な電力を消費するという問題がある。
【０００５】
このような問題に対しては、欠陥のあるメモリセルを冗長メモリセルに置換する技術が従来より考えられているが、ＤＲＡＭにおいては、常により効果的な置換方法が模索され、リフレッシュ時間をより長くする技術が研究されている。
【０００６】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、消費電力を低減できると共に製造が容易な半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的は、冗長情報に応じて欠陥のあるメモリセルを冗長メモリセルに置き換える半導体記憶装置であって、所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって冗長情報をプログラムし、電荷蓄積素子に所定の電荷を供給してリフレッシュすることによって冗長情報を再現することを特徴とする半導体記憶装置を提供することにより達成される。このような手段によれば、プログラムされた冗長情報は電荷蓄積素子をリフレッシュすることにより再現されるため、簡易な構成により冗長機能を備えた半導体記憶装置を実現することができる。
【０００８】
また、メモリセルと冗長メモリセルに共有されたワード線をさらに備え、上記ワード線に接続されたメモリセルを、上記ワード線に接続された冗長メモリセルと置き換えることとすれば、上記ワード線を活性化することにより、同じワード線に接続されたメモリセル同士を置換することができる。
【０００９】
また、上記置換は、欠陥のあるメモリセルを含むブロックに対応した第一読み出し手段を不活性化すると共に、冗長メモリセルからデータを読み出す第二読み出し手段を活性化することにより容易に達成される。
【００１０】
また、第一及び第二の冗長メモリセルブロックを備えると共に、冗長情報ブロックは第一及び第二の記憶領域を含み、第一の記憶領域から読み出された第一の冗長情報に応じて、第一の冗長メモリセルブロックに含まれる冗長メモリセルを置換対象とし、第二の記憶領域から読み出された第二の冗長情報に応じて、第二の冗長メモリセルブロックに含まれた冗長メモリセルを置換対象とする半導体記憶装置によれば、第一及び第二の冗長情報に応じて、第一及び第二の冗長メモリセルブロックに含まれたそれぞれの冗長メモリセルにより欠陥のあるメモリセルが救済されるため、冗長の自由度を高めることができる。
【００１１】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一又は相当部分を示す。
［実施の形態１］
図１は、本発明の実施の形態１に係る半導体記憶装置の構成を示すブロック図である。図１に示されるように、本実施の形態１に係る半導体記憶装置は、ＤＲＡＭセルによるメモリアレーからなるメモリセルブロックＭＢ１〜ＭＢｎ及び冗長メモリセルブロックＲＭＢと、冗長情報ブロックＩＭＢと、メインワードドライバＭＷＤと、サブワードドライバＳＷＤと、センスアンプＳＡと、コラムデコーダＣＤ１〜ＣＤｎ，ＣＤＲと、データ入出力回路１と、データバスＢＵＳと、冗長回路ＲＣと、内部信号生成回路２と、冗長制御回路３と、チャージポンプ５と、メインワード線ＭＷＬと、サブワード線ＳＷＬとを備える。
【００１２】
ここで、メインワード線ＭＷＬは、メモリブロックＭＢ１〜ＭＢｎと冗長メモリセルブロックＲＭＢ、及び冗長情報ブロックＩＭＢに共有され、ロウアドレスが供給されるメインワードドライバＭＷＤにより駆動される。また、各メモリセルブロックＭＢ１〜ＭＢｎにはサブワードドライバＳＷＤとサブワード線ＳＷＬが備えられ、選択的に駆動されたメインワード線ＭＷＬに応じて活性化されるサブワードドライバＳＷＤがサブワード線ＳＷＬを駆動する。
【００１３】
また、各メモリセルブロックＭＢ１〜ＭＢｎと冗長メモリセルブロックＲＭＢ及び冗長情報ブロックＩＭＢには、それぞれセンスアンプＳＡが接続される。そして、各メモリセルブロックＭＢ１〜ＭＢｎに接続された各センスアンプＳＡにはコラムデコーダＣＤ１〜ＣＤｎが接続され、冗長メモリセルブロックＲＭＢに接続されたセンスアンプにはコラムデコーダＣＤＲが接続される。
【００１４】
ここで、各コラムデコーダＣＤ１〜ＣＤｎ，ＣＤＲにはコラムアドレス及びブロックアドレスが供給されると共に、各コラムデコーダＣＤ１〜ＣＤｎ，ＣＤＲはデータバスＢＵＳに接続される。また、データバスＢＵＳに接続されたデータ入出力回路１からデータＤＱが入出力される。
【００１５】
また、冗長情報ブロックＩＭＢに接続されたセンスアンプＳＡには、データバスＢＵＳに接続される冗長回路ＲＣが接続される。ここで、冗長回路ＲＣはコラムデコーダＣＤ１〜ＣＤｎに対して後述するブロック非選択信号Ｓ２を供給し、コラムデコーダＣＤＲに対して冗長ブロック選択信号Ｓ１を供給する。
【００１６】
また、内部信号生成回路２は、供給されるコマンド及び外部クロック信号ＣＬＫに応じて、信号ＰＲＯＧ及び信号ＳＥＴＵＰ等の内部信号を生成し冗長制御回路３へ供給する。
【００１７】
また、冗長制御回路３が冗長情報ブロックＩＭＢに接続されたセンスアンプと冗長回路ＲＣとに接続され、各メモリセルブロックＭＢ１〜ＭＢｎ及び冗長メモリセルブロックＲＭＢに含まれた各サブワードドライバＳＷＤに対して、後述するサブワードドライバ非活性化信号Ｓ３を供給する。
【００１８】
そして、チャージポンプ５は冗長制御回路３に接続され、冗長情報ブロックＩＭＢに含まれたメモリセルに負電圧を供給するが、この点については後に詳しく説明する。
【００１９】
上記のような構成を有する本実施の形態１に係る半導体記憶装置においては、冗長情報を格納する冗長情報ブロックＩＭＢがＤＲＡＭセルで構成される。そして、冗長制御回路３により制御された冗長回路ＲＣは、該ＤＲＡＭセルに含まれたセル容量の絶縁を電気的に破壊することにより冗長情報をプログラムする。従って、上記のように絶縁破壊されたセル容量は高抵抗で短絡した状態となるため、該冗長情報は電源切断時においても保持される。
【００２０】
そして、通常使用時において電源をオンすると、冗長情報ブロックＩＭＢに含まれる全てのメモリセルに電荷がチャージされる。このとき、上記のように絶縁破壊されたメモリセルには、チャージされた該電荷がリークする経路が存在することになるため、該メモリセルに蓄積された該電荷は速やかに抜けることになる。
【００２１】
そしてさらに、冗長情報ブロックＩＭＢに含まれたメモリセルは定期的にリフレッシュされることにより、絶縁破壊されていないメモリセルでは電荷がチャージされた状態が保持され、絶縁破壊されたプログラム済みのメモリセルでは電荷がチャージされていない状態が保持される。
【００２２】
このようにして、プログラムされた冗長情報が冗長情報ブロックＩＭＢを構成するメモリセルに再現され、該冗長情報が冗長回路ＲＣに供給されることにより、該冗長情報に応じて、欠陥のあるメモリセルが冗長メモリセルブロックＲＭＢに含まれた冗長メモリセルに置換される。ここで、該冗長情報には、冗長メモリセルブロックＲＭＢを使用するか否か、そして、どのメモリセルブロックＭＢ１〜ＭＢｎを冗長するかについての情報が含まれる。
【００２３】
以上が、本実施の形態１に係る半導体記憶装置の動作の概要であるが、以下において、図１に示された半導体記憶装置についてより詳しく説明する。
【００２４】
図２は、図１に示された冗長回路ＲＣの構成を示す回路図である。なお、図２においては、８個のメモリセルブロックＭＢ１〜ＭＢ８に対して１個の冗長メモリセルブロックＲＭＢが設けられた例が示される。そして、各メモリセルブロックＭＢ１〜ＭＢ８が、ｎ本のサブワード線ＳＷＬと、ｍ対のビット線ＢＬ，／ＢＬから構成されているとすれば、冗長メモリセルブロックＲＭＢも同じ構成を有するものとされる。また、このとき冗長情報ブロックＩＭＢは、ｎ本のサブワード線ＳＷＬと、４対のビット線で構成される。
【００２５】
なお、図１においては省略されているが、図２においては、冗長情報ブロックＩＭＢとセンスアンプＳＡとの間に接続されたプリチャージ回路ＰＲＥが示される。また、図１に示されたデータバスＢＵＳは、図２においては６本の信号線からなるデータバスＢ０，／Ｂ０〜Ｂ３，／Ｂ３として示される。
【００２６】
図２に示されるように、冗長回路ＲＣは、ＰチャネルＭＯＳトランジスタＰＴと、ＮチャネルＭＯＳトランジスタＮＴと、データバスＢ０，／Ｂ０〜Ｂ３，／Ｂ３と、ゲート回路ＧＴと、ラッチ回路Ｌ１〜Ｌ４と、反転回路１１〜１２と、ＮＯＲ回路１４〜１６と、ＮＡＮＤ回路１８〜２０とを含む。
【００２７】
ここで、ＰチャネルＭＯＳトランジスタＰＴと、ＮチャネルＭＯＳトランジスタＮＴとはデータバスＢ０，／Ｂ０〜Ｂ３，／Ｂ３の数だけ設けられ、互いに直列接続される。そして、ＰチャネルＭＯＳトランジスタＰＴのゲートには冗長制御回路３から信号ＲＰ１ｘが供給され、ＮチャネルＭＯＳトランジスタＮＴのゲートには冗長制御回路３から信号ＲＷ１ｚが供給される。また、ＰチャネルＭＯＳトランジスタＰＴ及びＮチャネルＭＯＳトランジスタＮＴのドレインはセンスアンプＳＡとゲート回路ＧＴの間に接続された信号線ＳＬ，／ＳＬに接続される。なお、この信号ＲＷ１ｚはチャージポンプ５へ供給される。
【００２８】
また、各ゲート回路ＧＴを構成するＮチャネルＭＯＳトランジスタのゲートには、冗長制御回路３から信号ＲＲ２ｚが供給され、該ゲート回路ＧＴのそれぞれには対応するラッチ回路Ｌ１〜Ｌ４が接続される。ここで、ラッチ回路Ｌ１には冗長制御回路３からリセットのための信号ＰＲＥ−Ｒｚが供給され、ラッチ回路Ｌ２には信号線Ｓ２，／Ｓ２が接続され、ラッチ回路Ｌ３には信号線Ｓ３，／Ｓ３が接続され、ラッチ回路Ｌ４には信号線Ｓ４，／Ｓ４がそれぞれ接続される。
【００２９】
また、反転回路１２の入力ノードはラッチ回路Ｌ１に接続され、反転回路１２に接続された反転回路１１の出力ノードからは冗長メモリセルブロックＲＭＢに対応するコラムデコーダＣＤＲへ信号Ｓ１が供給される。一方、ＮＡＮＤ回路１８の入力ノードは信号線Ｓ２，Ｓ３，Ｓ４に接続され、ＮＡＮＤ回路１９の入力ノードは信号線Ｓ２，Ｓ３，／Ｓ４に接続される。さらに、ＮＡＮＤ回路２０の入力ノードは信号線／Ｓ２，／Ｓ３，／Ｓ４に接続される。
【００３０】
また、ＮＯＲ回路１４の入力ノードはラッチ回路Ｌ１と、ＮＡＮＤ回路１８に接続され、出力ノードはメモリセルブロックＭＢ１に対応するコラムデコーダＣＤ１に接続される。同様に、ＮＯＲ回路１５の入力ノードはラッチ回路Ｌ１と、ＮＡＮＤ回路１９の出力ノードに接続され、出力ノードはメモリセルブロックＭＢ２に対応するコラムデコーダＣＤ２に接続される。さらに、ＮＯＲ回路１６の入力ノードはラッチ回路Ｌ１と、ＮＡＮＤ回路２０の出力ノードに接続され、出力ノードはメモリセルブロックＭＢ８に対応するコラムデコーダＣＤ８に接続される。
【００３１】
なお、図２に示されるように、各センスアンプＳＡには冗長制御回路３から信号ＰＳＡ−Ｒｚ及び信号ＮＳＡ−Ｒｘが供給され、各プリチャージ回路ＰＲＥには信号ＰＲＥ−Ｒｚが供給される。
【００３２】
また、冗長情報ブロックＩＭＢには、図２に示されるように、ビット線ＢＬ及び相補ビット線／ＢＬが含まれ、サブワード線ＳＷＬとの交点にそれぞれメモリセルＭＣが配設されるが、冗長情報ブロックＩＭＢの構成については、後に詳しく説明する。
【００３３】
上記のような構成を有する冗長回路ＲＣにおいて、ラッチ回路Ｌ１からは、冗長メモリセルブロックＲＭＢに含まれた冗長情報メモリセルによる置換を実行するか否かを示す信号Ｓ１が出力され、ラッチ回路Ｌ２〜Ｌ４からは非選択とするメモリブロックを特定する信号Ｓ２が出力される。
【００３４】
以下において、図２に示された冗長回路ＲＣの動作を、図３に示されたタイミングチャートを参照しつつ説明する。なお、図３以下の図において、「Ｈ」は電源電圧ＶＤＤであることを示し、「Ｌ」は接地電圧ＶＳＳであることを示す。
【００３５】
まず、図３（ａ）に示されるように、時刻Ｔ０においては、冗長制御回路３からハイレベル（Ｈ）の信号ＰＲＥ−Ｒｚが各プリチャージ回路ＰＲＥ及びラッチ回路Ｌ１に供給されるため、ビット線ＢＬと相補ビット線／ＢＬはイコライズされＶＤＤ／２の電圧にプリチャージされると共に、ラッチ回路Ｌ１がリセットされる。
【００３６】
そして、図３（ａ）に示されるように、時刻Ｔ１で信号ＰＲＥ−Ｒｚがロウレベル（Ｌ）とされた後、選択されたメモリセルブロックＭＢ１〜ＭＢｎ内のサブワード線ＳＷＬが活性化されると、冗長メモリセルブロックＲＭＢ及び冗長情報ブロックＩＭＢに含まれ、同じメインワード線ＭＷＬに接続されたサブワード線ＳＷＬには、図３（ｂ）に示されるように、時刻Ｔ２において同時に昇圧電圧ＶＰＰが供給される。なお、この昇圧電圧ＶＰＰは、外部から供給される外部電源電圧が内部昇圧回路（図示していない）によりポンピングされることにより生成される。
【００３７】
以上のような動作により、冗長情報ブロックＩＭＢにプログラムされた冗長情報が、図３（ｄ）に示されるように、ＶＤＤ／２の電圧を有するビット線対ＢＬ，／ＢＬに読み出される。そして、図３（ｃ）に示されるように、時刻Ｔ３においてハイレベルの信号ＰＳＡ−Ｒｚ及びロウレベルの信号ＮＳＡ−ＲｘがセンスアンプＳＡに供給されることにより、センスアンプＳＡが活性化され、時刻Ｔ２において読み出された信号がセンスアンプＳＡにより増幅される。
【００３８】
そして、図３（ｅ）に示されるように、時刻Ｔ４において信号ＲＲ２ｚがハイレベルに遷移すると、ゲート回路ＧＴがオンしてラッチ回路Ｌ１〜Ｌ４に上記冗長情報がラッチされると共に、図３（ｆ）及び図３（ｇ）に示されるように、時刻Ｔ４において該冗長情報に応じた信号Ｓ１及び信号Ｓ２が、冗長回路ＲＣからコラムデコーダＣＤ１〜ＣＤ８，ＣＤＲに供給される。
【００３９】
ここで、上記信号Ｓ１がロウレベルとされる場合には、メモリブロックＭＢ１〜ＭＢ８に含まれたメモリセルがデータの読み出し、又は書き込みの対象とされ、信号Ｓ１がハイレベルとされる場合には、メモリブロックＭＢ１〜ＭＢ８に含まれた欠陥のあるメモリセルが、冗長メモリセルブロックＲＭＢに含まれた冗長メモリセルに置換される。
【００４０】
すなわち、該置換がなされる場合には、信号Ｓ１に応じてコラムデコーダＣＤＲが活性化されると共に、置換対象とするメモリセルブロックを指定する信号Ｓ２に応じて、該メモリセルブロックに対応するコラムデコーダが非活性化される。そして、上記コラムデコーダＣＤＲは、供給されるブロックアドレスが信号Ｓ２により指定されたメモリセルブロックを示すものである場合には、冗長メモリセルブロックＲＭＢに含まれた冗長メモリセルをデータの読み書き対象とする。
【００４１】
上記のような冗長方法によれば、サブワード線ＳＷＬに接続されたメモリセル毎に一括して冗長メモリセルと置換することができるため、欠陥のあるメモリセルを救済するいわゆる冗長の自由度を大幅に向上させることができる。
【００４２】
なお、図３（ｈ）及び図３（ｉ）に示されるように、冗長制御回路３から出力される信号ＲＲ１ｘはハイレベルとされ、信号ＲＷ１ｚはロウレベルとされるため、ＰチャネルＭＯＳトランジスタＰＴ及びＮチャネルＭＯＳトランジスタＮＴは共にオフされる。そして、図３（ｊ）に示されるように、データバスＢ０，／Ｂ０〜Ｂ３，／Ｂ３の電圧はＶＤＤ／２とされる。
【００４３】
また、冗長情報ブロックＩＭＢにプログラムされた冗長情報も、通常のＤＲＡＭセルに記憶される情報と同様に破壊読み出しがなされるが、読み出された情報はセンスアンプＳＡにより増幅され、もとのメモリセルにライトバックされる。そして、冗長情報ブロックに含まれたメモリセルは、メモリセルブロックＭＢ１〜ＭＢ８及び冗長メモリセルブロックＲＭＢに含まれたメモリセルと同様に定期的にリフレッシュされて冗長情報が保持されるが、該リフレッシュについては後述する。
【００４４】
上記のように、本発明の実施の形態１に係る半導体記憶装置においては、試験の結果得られた冗長情報は、ＤＲＡＭセルからなる冗長情報ブロックＩＭＢにプログラムされ、該情報は実際の使用時まで保持される。以下において、冗長情報ブロックＩＭＢに含まれたメモリセルに対する冗長情報のプログラム方法を、図４及び図６を参照しつつ説明する。
【００４５】
図４は、図１に示された冗長情報ブロックＩＭＢの構成を示す図である。なお、図４においては、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ３を含み、ビット線対ＢＬ，／ＢＬに等電圧Ｖｐｒを供給するプリチャージ回路ＰＲＥと、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２及びＮチャネルＭＯＳトランジスタＮＴ４，ＮＴ５を含み、ビット線対ＢＬ，／ＢＬに読み出されたデータを増幅するセンスアンプＳＡの回路構成が示される。
【００４６】
図４に示されるように、冗長情報ブロックＩＭＢに含まれた各メモリセルＭＣは、通常のＤＲＡＭセルであり、キャパシタＣ１と、ビット線ＢＬまたは相補ビット線／ＢＬのいずれか一方とキャパシタＣ１との間に接続され、ゲートがサブワード線ＳＷＬ１〜ＳＷＬ３のいずれか一つに接続されたＮチャネルＭＯＳトランジスタＮＴ１０とを含む。ここで、キャパシタＣ１とＮチャネルＭＯＳトランジスタＮＴ１０とはセルノードＣＮにおいて接続され、対向電極ＯＥは負電圧を発生するチャージポンプ５に接続される。なお、チャージポンプ５は、メモリセルブロックＭＢ１〜ＭＢ８や冗長メモリセルブロックＲＭＢに含まれたメモリセルに対し、接続されていない。
【００４７】
上記のような構成を有する冗長情報ブロックＩＭＢに対し、冗長情報がプログラムされる場合には、図６（ｄ）に示されるように冗長制御回路３から供給される信号ＲＷ１ｚはハイレベルとされ、チャージポンプ５が活性化される。これにより、図６（ｉ）に示されるように、チャージポンプ５から出力される電圧ＶＰＲ−Ｒは、接地電圧ＶＳＳから電圧Ｖｎに低減される。なお、上記のチャージポンプ５の代わりに、専用のパッドや端子を設けて該パッドや端子を介して外部から負電圧を供給するようにしても良い。
【００４８】
一方、冗長情報書き込み時には、本実施の形態に係る半導体記憶装置に備えられた図示していない外部電源端子を介して、内部電源電圧ＶＤＤより高い電圧が内部昇圧回路（図示していない）に供給され、昇圧電圧ＶＰＰよりさらに高い電圧ＶＰＰ２が該電圧に応じて生成される。そして、このように生成された電圧ＶＰＰ２が選択されたサブワード線ＳＷＬに供給される。
【００４９】
また、図６（ｄ）に示されるように、時刻Ｔ１において冗長制御回路３から出力される信号ＲＷ１ｚはハイレベルとされ、ＮチャネルＭＯＳトランジスタＮＴがオンするため、各ビット線ＢＬ及び各相補ビット線／ＢＬはそれぞれ対応するデータバスＢ０〜Ｂ３，／Ｂ０〜／Ｂ３に接続される。
【００５０】
ここで、データ入出力回路１の入出力端子には、冗長情報を示すデータＤＱが供給され、該データＤＱはデータバスＢ０〜Ｂ３，／Ｂ０〜／Ｂ３を介して冗長情報ブロックＩＭＢに含まれたメモリセルＭＣに供給される。なお、図６（ｂ）に示されるように、冗長情報の書き込み時には、冗長制御回路３から出力される信号ＰＳＡ−Ｒｘはハイレベルとされると共に、信号ＮＳＡ−Ｒｚはロウレベルとされ、センスアンプＳＡは活性化された状態にされる。
【００５１】
従って、上記のようにメモリセルＭＣの対向電極ＯＥに負の電圧Ｖｎが供給された状態において、図６（ｈ）に示されるように順次サブワード線ＳＷＬ１〜ＳＷＬｎが選択され、上記データＤＱに応じてＮチャネルＭＯＳトランジスタＮＴ１０のゲートに上記電圧ＶＰＰ２が供給される。これにより、該メモリセルＭＣへ選択的にハイレベルのデータを書き込むと、その最中においてキャパシタＣ１の両電極間に過大な電圧が印加されるため、ブレークダウンを起こしてキャパシタＣ１が短絡する。そして、この場合には図５に示されるように、該データの書き込み後におけるメモリセルＭＣは、キャパシタＣ１が抵抗Ｒでショートされた状態となる。
【００５２】
なお、上記のメモリセルＭＣに対しロウレベルのデータを書き込んだ場合には、メモリセルＭＣに上記のような物理的な変化を生じさせることはない。また、上記の冗長情報書き込み時においては、図６（ｃ）に示されるように、冗長制御回路３が出力する信号ＲＲ１ｘはハイレベルとされ、ＰチャネルＭＯＳトランジスタＰＴはオフされる。また、図６（ｅ）に示されるように、信号ＲＲ２ｚはロウレベルとされ、冗長情報書き込み時においてはゲート回路ＧＴが閉じられる。
以上のような方法によって、冗長情報ブロックＩＭＢに対して冗長情報がプログラムされるが、電圧ＶＰＰ２が供給されセルノードＣＮがハイレベルとされたメモリセルＭＣは、上記のようにキャパシタＣ１の絶縁が破壊されリークが生じるメモリセルＭＣとなるため、ロウレベルのデータがプログラムされたこととなる。
【００５３】
従って、冗長情報をプログラムするときにデータ入出力回路１に供給されるデータＤＱと、半導体記憶装置の通常動作時において冗長情報ブロックＩＭＢから読み出される冗長情報とは、論理レベルが反転した関係となる。
【００５４】
また、冗長制御回路３からメモリブロックＭＢ１〜ＭＢ８及び冗長メモリセルブロックＲＭＢに含まれたサブワードドライバＳＷＤに供給される信号Ｓ３は、図６（ｊ）に示されるように、該冗長情報書き込み時においてハイレベルとされ、該サブワードドライバＳＷＤが不活性化される。これにより、メモリセルブロックＭＢ１〜ＭＢ８に含まれたサブワード線ＳＷＬが活性化されることは回避され、冗長情報の書き込み中に、メモリセルブロックＭＢ１〜ＭＢ８に含まれたメモリセルＭＣを構成するＮチャネルＭＯＳトランジスタＮＴ１０のゲートに、高い電圧ＶＰＰ２が供給されてダメージを受けることが防止される。
【００５５】
次に、本実施の形態１に係る半導体記憶装置における冗長セットアップ動作を、図７に示されたタイミングチャートを参照しつつ説明する。なお、「冗長セットアップ動作」とは、通常の使用時にまず電源を投入して、冗長情報ブロックＩＭＢに格納された冗長情報を使用できる状態にする時の初期動作のことをいう。
【００５６】
ここで上記のように、冗長情報ブロックＩＭＢにはキャパシタＣ１にリークが生じるプログラム済みのメモリセルＭＣと、キャパシタＣ１が絶縁されていない未プログラムのメモリセルＭＣとが存在する。そして、これらメモリセルＭＣの全てに対して、通常のＤＲＡＭセルと同様な方法によりハイレベルのデータを書き込むと、上記のプログラム済みのメモリセルＭＣにおいては、蓄積された電荷がリークして抜けてしまうため、ハイレベルのデータを保持することができない。
【００５７】
この時、チャージポンプ５から対向電極ＯＥに供給する電圧ＶＰＲ−Ｒを接地電圧ＶＳＳとしておくと、プログラム済みのメモリセルＭＣのセルノードＣＮは接地電圧ＶＳＳ（Ｌ）となる。そして、所定の時間が経過した後にリフレッシュすると、プログラム済みのメモリセルＭＣはロウレベルのデータを保持することとなり、プログラムされていないメモリセルＭＣはハイレベルのデータを保持することとなる。なお、以降においては定期的にリフレッシュして、該データが保持される。
【００５８】
以下において、図７を参照しつつより詳しく説明する。図７（ｃ）及び図７（ｄ）に示されるように、信号ＲＷ１ｚがロウレベルとされ、時刻Ｔ１において冗長制御回路３から出力される信号ＲＲ１ｘがロウレベルとされると、図２に示されたＮチャネルＭＯＳトランジスタＮＴがオフし、ＰチャネルＭＯＳトランジスタＰＴがオンするため、図７（ｇ）に示されるように、冗長情報ブロックＩＭＢに含まれた全てのビット線対ＢＬ，／ＢＬには電源電圧ＶＤＤが供給される。
【００５９】
このような状態において、図７（ｈ）に示されるように、昇圧電圧ＶＰＰが供給されるサブワード線ＳＷＬ１〜ＳＷＬｎを順次選択し、冗長情報ブロックＩＭＢに含まれた全てのメモリセルＭＣにハイレベルのデータを書き込む。ここで、上記のようにサブワード線ＳＷＬを順次選択するためには、ＤＲＡＭに通常備えられているリフレッシュ用のリフレッシュアドレスカウンタを用いれば良い。また、この動作に用いられるクロック信号は、外部クロック信号を利用しても良いし、セルフリフレッシュ用に搭載している発振器の出力信号を使用しても良い。なお、図７において示された他の信号のレベルは、図６に示された時刻Ｔ１における該信号のレベルと同様に設定されるため、説明を省略する。
【００６０】
なお、上記のような方法により冗長情報ブロックＩＭＢに含まれた全てのメモリセルＭＣにハイレベルのデータを書き込んだ後は、セルフリフレッシュ動作を実行することによって、冗長情報を保持することができる。
【００６１】
図８は、図１に示された半導体記憶装置による冗長情報保持（リフレッシュ）動作を示すタイミング図である。ここで、図８に示された動作は、図３に示された冗長情報読み出し動作と同様なものであり、図８（ｂ）に示されるように、時刻Ｔ２においてサブワード線ＳＷＬが活性化されることによって読み出されたデータは、時刻Ｔ３において活性化されたセンスアンプＳＡにより増幅され、冗長情報ブロックＩＭＢに含まれたメモリセルＭＣにおいて該冗長情報が再書き込みされる。なおこのとき、図８（ｊ）に示されるように、チャージポンプ５から冗長情報ブロックＩＭＢに含まれたメモリセルＭＣの対向電極ＯＥへ供給される電圧ＶＰＲ−Ｒは、常に接地電圧ＶＳＳとされる。
【００６２】
なお、上記のようなリフレッシュ動作を行った半導体記憶装置は、通常の使用状態において動作するが、この通常動作中においても上記電圧ＶＰＲ−Ｒは接地電圧ＶＳＳとされる。また、メモリセルブロックＭＢ１〜ＭＢｎ及び冗長メモリセルブロックＲＭＢに含まれたメモリセルＭＣの対向電極ＯＥには、ＶＤＤ／２の電圧が供給される。
【００６３】
図９は、図１に示された冗長制御回路３の構成を示す回路図である。図９に示されるように、冗長制御回路３は反転回路２１〜２６と、ＮＯＲ回路２８と、ＮＡＮＤ回路３０〜３３と、遅延回路３５と、センスアンプ駆動回路３６とを含む。ここで、センスアンプ駆動回路３６は、ＰチャネルＭＯＳトランジスタＰＴ３と、ＮチャネルＭＯＳトランジスタＮＴ６〜ＮＴ９とを含む。
【００６４】
上記において、ＮＯＲ回路２８には、図１に示された内部信号生成回路２から信号ＰＲＯＧと信号ＳＥＴＵＰが供給され、反転回路２４及び遅延回路３５にはセンスアンプ活性化信号ＳＡが供給される。また、上記信号ＳＥＴＵＰは反転回路２１により論理レベルが反転され、信号ＲＲ１ｘが生成される。
【００６５】
また、反転回路２２はＮＯＲ回路２８に接続され、信号Ｓ３を生成する。そして、ＮＡＮＤ回路３０はＮＯＲ回路２８に接続されると共に、プリチャージ信号ＰＲＥｚが供給され、反転回路２３はＮＡＮＤ回路３０で生成された信号を反転して信号ＰＲＥ−Ｒｚを生成する。なお、上記プリチャージ信号ＰＲＥｚ及びセンスアンプ活性化信号ＳＡは、通常の動作時において、冗長情報ブロックＩＭＢをメモリセルブロックＭＢ１〜ＭＢｎ及び冗長メモリセルブロックＲＭＢと同時に読み書きの対象とする信号とされる。
【００６６】
そして、ＮＡＮＤ回路３１及びＮＡＮＤ回路３２は、ＮＯＲ回路２８及び反転回路２４に接続され、反転回路２５はＮＡＮＤ回路３１により生成された信号を反転する。また、ＮＡＮＤ回路３３はＮＯＲ回路２８及び遅延回路３５に接続され、反転回路２６はＮＡＮＤ回路３３により生成された信号を反転して信号ＲＲ２ｚを生成する。
【００６７】
さらに、センスアンプ駆動回路３６に含まれたＰチャネルＭＯＳトランジスタＰＴ３及びＮチャネルＭＯＳトランジスタＮＴ６，ＮＴ８，ＮＴ９のゲートには、反転回路２５から出力された信号が供給され、ＮチャネルＭＯＳトランジスタＮＴ８，ＮＴ９のドレインにはＶＤＤ／２の大きさを有する電圧が供給される。また、ＮチャネルＭＯＳトランジスタＮＴ７のゲートにはＮＡＮＤ回路３２から出力された信号が供給される。そして、上記のような構成を有するセンスアンプ駆動回路３６においては、ＰチャネルＭＯＳトランジスタＰＴ３のドレインを構成するノードから信号ＰＳＡ−Ｒｚが出力され、ＮチャネルＭＯＳトランジスタＮＴ７のドレインを構成するノードから信号ＮＳＡ−Ｒｚがそれぞれ出力される。
【００６８】
図１０は、図１に示された内部信号生成回路２の構成を示す回路図である。図１０に示されるように、内部信号生成回路２はクロックバッファ３９と、コマンドデコーダ４１と、リフレッシュ制御回路４３と、リフレッシュアドレスカウンタ４４と、スタータ４５と、セットアップ制御回路４７と、モードレジスタ４９とを含む。
【００６９】
ここで、セットアップ制御回路４７はスタータ４５に接続され、電源の投入によりスタータ４５から供給されたスタート信号に応じて信号ＳＥＴＵＰを生成し、出力する。また、リフレッシュ制御回路４３はクロックバッファ３９とコマンドデコーダ４１、及びセットアップ制御回路４７に接続され、セットアップ制御回路４７から供給される信号ＳＥＴＵＰに応じて動作し、リフレッシュ信号を出力する。なお、リフレッシュ制御回路４３は、セットアップされた冗長情報を保持するため、セルフリフレッシュを継続する。
【００７０】
また、リフレッシュアドレスカウンタ４４はリフレッシュ制御回路４３に接続され、ロウアドレス（リフレッシュアドレス）を自動的に生成する。ここで、該ロウアドレスは、リフレッシュ制御回路４３から供給されるカウントアップ信号ＣＵに応じて順次インクリメントされる。そして、このロウアドレスがリフレッシュアドレスとしてメインワードドライバＭＷＤに供給され、リフレッシュ動作が行われる。さらに、リフレッシュアドレスカウンタ４４は、該ロウアドレスのインクリメントが一通り終了した段階において、カウント終了信号ＣＥをセットアップ制御回路４７に供給することにより、信号ＳＥＴＵＰがセットアップ制御回路４７によって非活性化される。
【００７１】
また、モードレジスタ４９は、供給されたコマンドに応じて信号ＰＲＯＧを生成する。すなわち例えば、冗長情報をプログラムするプログラムモードを設定するためのコマンドがモードレジスタ４９に供給された場合には、モードレジスタ４９はハイレベルの信号ＰＲＯＧを生成し出力する。なお、上記プログラムモードを解除するためのコマンドがモードレジスタ４９に供給された場合には、モードレジスタ４９は、ロウレベルの信号ＰＲＯＧを生成し出力する。
【００７２】
なお、クロックバッファ３９は供給された外部クロック信号ＣＬＫを緩衝して内部クロック信号を生成し、該内部クロック信号をリフレッシュ制御回路４３へ供給する。また、コマンドデコーダ４１は、供給されたコマンドをデコードした信号をリフレッシュ制御回路４３へ供給する。
【００７３】
以上が本発明の実施の形態１に係る半導体記憶装置の説明であるが、以下において、冗長情報が書き込まれるキャパシタＣ１の電流−電圧特性について説明する。ここで、より具体的には、一例として該キャパシタＣ１はセルノードＣＮと対向電極ＯＥとの間にキャパシタ絶縁膜を有するＭＯＳキャパシタにより構成される。
【００７４】
そして、本実施の形態においては、冗長情報をプログラムするため、絶縁破壊が発生する前のＭＯＳキャパシタのインプリント現象を利用して、該ＭＯＳキャパシタに微小なリークを生じさせる。これにより、メモリセルＭＣのデータ保持時間が、メモリセルブロックＭＢ１〜ＭＢｎに含まれたメモリセルＭＣのデータ保持時間に対し１／１０程度とされる。
【００７５】
図１１は、上記ＭＯＳキャパシタの電流−電圧特性を示すグラフである。なお、該グラフの縦軸は該キャパシタのリーク電流（Ａ）を示し、横軸は該キャパシタにおける電極間電圧（Ｖ）を示す。図１１において、上記ＭＯＳキャパシタの静的な電流−電圧特性は、グラフ５１により示され、領域Ｉは通常使用される範囲であって長時間該特性が変化しない領域である。また、領域ＩＩは、流れる電子により該絶縁膜中に電荷が蓄積し、時間と共にリーク電流の値が変化する領域である。そして、領域ＩＩＩは、流れる電流により短時間で絶縁破壊を起こす領域である。
【００７６】
ここで、本実施の形態においては、上記のうち該ＭＯＳキャパシタにおける領域ＩＩにおける性質を利用する。すなわち、一例として２．５Ｖ用に設計されたキャパシタに２．５Ｖを印加すると、図１１に示されるように、該キャパシタには１０−６Ａのリーク電流が流れる（点Ｐ１）。そして次に、該キャパシタに５．０Ｖの電圧を印加すると、静的には１０−２Ａ程度のリーク電流が流れることになるが（点Ｐ２）、上記のように領域ＩＩにおいては時間と共にリーク電流が増大するため、５．０Ｖの電圧を所定時間印加することにより１０−１Ａのリーク電流が流れるようにすることができる（点Ｐ３）。
【００７７】
この後において、該キャパシタに再度２．５Ｖの電圧を印加すると、図１１に示される点Ｐ４における特性を有し、１０−５Ａのリーク電流が流れることとなる。従って、冗長情報がプログラムされたメモリセルＭＣにおいては、プログラムされていないメモリセルＭＣに比して１０倍のリーク電流が流れることとなる。
【００７８】
ここで、上記のように、プログラムされたメモリセルＭＣにおけるリーク電流は、他のメモリセルＭＣにおけるリーク電流に対して１０倍程度に抑えられるため、冗長情報ブロックＩＭＢに含まれたメモリセルＭＣのリフレッシュ間隔（リフレッシュ時間）は、１０−２（ｓ）程度と比較的長い時間にすることができ、消費電力を抑制することができる。
【００７９】
なお、図１１に示されるように、該キャパシタＣ１の電極間に６．０Ｖの電圧を印加すると、瞬間的に絶縁が破壊されるため大きなリーク電流が発生する。また、図１１に示された領域ＩＩ及び領域ＩＩＩにおける特性は、該ＭＯＳキャパシタの製造条件に大きく依存するため、上記のような特性を発揮するＭＯＳキャパシタの製造においては、精密な製造条件の設定が必要とされる。
【００８０】
以上より、本発明の実施の形態１に係る半導体記憶装置によれば、冗長情報ブロックＩＭＢに含まれたキャパシタＣ１に選択的に高い電圧が印加されることによって、選択された該キャパシタＣ１のリーク電流が増大され冗長情報がプログラムされる。
【００８１】
そして、このようにプログラムされた該冗長情報に応じて、欠陥のあるメモリセルがサブワード線ＳＷＬ単位で冗長メモリセルに置換されるため、冗長の自由度が高められる。これにより、欠陥のあるメモリセルのうち救済されるメモリセルの割合を増加させることができ、全体としてリフレッシュ時間を長くして消費電力を低減することができる。
【００８２】
また、本実施の形態１に係る冗長情報ブロックＩＭＢは、上記のようにＤＲＡＭセルにより構成されるため、容易に製造することができる。
［実施の形態２］
図１２は、本発明の実施の形態２に係る半導体記憶装置の構成を示すブロック図である。図１２に示されるように、本実施の形態２に係る半導体記憶装置は、図１に示された実施の形態１に係る半導体記憶装置と同様な構成を有するが、二つの冗長メモリセルブロックＲＭＢ１，ＲＭＢ２を備え、冗長情報ブロックＩＭＢは二つのメモリ領域ＩＭ１，ＩＭ２を含む点で相違するものである。
【００８３】
ここで、図１２に示されるように、冗長回路ＲＣ１は冗長メモリセルブロックＲＭＢ１に対応するコラムデコーダＣＤＲ１及び冗長メモリセルブロックＲＭＢ２に対応するコラムデコーダＣＤＲ２に対し、冗長ブロック選択信号Ｓ１を供給する。
【００８４】
上記のような構成を有する半導体記憶装置は、実施の形態１に係る半導体記憶装置と同様に動作するが、ある一つのメインワード線ＭＷＬが選択されたときに同時に選択されるサブワード線ＳＷＬのうち、任意の二つのサブワード線ＳＷＬに接続されたメモリセルをそれぞれ一括して、冗長メモリセルブロックＲＭＢ１，ＲＭＢ２に含まれたメモリセルと置き換えることができる。
【００８５】
そしてこのとき、冗長メモリセルブロックＲＭＢ１に含まれた冗長メモリセルは、例えば、冗長情報ブロックＩＭＢのメモリ領域ＩＭ１に格納された冗長情報に応じて置換され、冗長メモリセルブロックＲＭＢ２に含まれた冗長メモリセルは、冗長情報ブロックＩＭＢのメモリ領域ＩＭ２に格納された冗長情報に応じて置換される。
【００８６】
このように、本実施の形態２に係る半導体記憶装置によれば、複数の冗長メモリセルブロックＲＭＢ１，ＲＭＢ２と、冗長メモリセルブロックＲＭＢ１，ＲＭＢ２の数に応じたメモリ領域ＩＭ１，ＩＭ２を含む冗長情報ブロックＩＭＢとが備えられる。そして、メモリ領域ＩＭ１，ＩＭ２にそれぞれ格納された冗長情報に応じて、複数のメモリセルブロックＭＢ１〜ＭＢｎが複数の冗長メモリセルブロックＲＭＢ１，ＲＭＢ２と自由に置換されるため、冗長の自由度が向上され欠陥のあるメモリセルの救済率をさらに高めることができる。
【００８７】
以上より、本発明の実施の形態２に係る半導体装置は、実施の形態１に係る半導体記憶装置と同様な効果を奏すると共に、さらに消費電力を低減することができる。
（付記１）冗長情報に応じて、欠陥のあるメモリセルを冗長メモリセルに置き換える冗長手段を有する半導体記憶装置であって、所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって、前記冗長情報をプログラムする冗長情報記録手段と、前記電荷蓄積素子に所定の電荷を供給する電荷供給手段と、電荷が供給された前記電荷蓄積素子をリフレッシュすることによって、前記冗長情報記録手段によりプログラムされた前記冗長情報を再現し、前記冗長情報を前記冗長手段に供給する冗長制御手段とを備えたことを特徴とする半導体記憶装置。
（付記２）前記冗長制御手段は、前記電荷供給手段により電荷が供給された前記電荷蓄積素子を、所定の周期でリフレッシュする付記１に記載の半導体記憶装置。 このように、電荷が供給された電荷蓄積素子を所定の周期でリフレッシュすることにより、再現された冗長情報を保持することができるため、通常動作においてデータを読み書きする間において、欠陥のあるメモリセルを確実に置換することができる。
（付記３）前記メモリセルと前記冗長メモリセルに共有されたワード線をさらに備え、前記冗長手段は、前記ワード線に接続されたメモリセルを、前記ワード線に接続された前記冗長メモリセルと置き換える付記１に記載の半導体記憶装置。
（付記４）前記メモリセルは、複数のブロックからなるメモリセルアレイを構成し、前記ブロックのそれぞれに対応して設けられ、前記メモリセルからデータを読み出す複数の第一読み出し手段と、前記冗長メモリセルからデータを読み出す第二読み出し手段とをさらに備え、前記冗長手段は、欠陥のある前記メモリセルを含む前記ブロックに対応した前記第一読み出し手段を不活性化すると共に、前記第二読み出し手段を活性化する付記３に記載の半導体記憶装置。
（付記５）メモリセルを含むメモリセルブロックと、冗長メモリセルを含む冗長メモリセルブロックと、欠陥のある前記メモリセルを前記冗長メモリセルに置き換えるための冗長情報を記憶する冗長情報ブロックと、前記冗長情報に応じて前記欠陥のあるメモリセルを前記冗長メモリセルに置き換える冗長手段とを含む半導体記憶装置であって、前記冗長情報ブロックに含まれた所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって、前記冗長情報をプログラムする冗長情報記録手段と、前記電荷蓄積素子に所定の電荷を供給する電荷供給手段と、電荷が供給された前記電荷蓄積素子をリフレッシュすることによって、前記冗長情報記録手段によりプログラムされた前記冗長情報を前記冗長情報ブロックにおいて再現し、再現された前記冗長情報を前記冗長手段に供給する冗長制御手段とを備えたことを特徴とする半導体記憶装置。
（付記６）前記メモリセルと前記冗長メモリセルに共有されるワード線をさらに備え、前記ワード線に接続された前記メモリセルは、前記メモリセルブロックを単位として、前記ワード線に接続された前記冗長メモリセルと置き換えられる付記５に記載の半導体記憶装置。
（付記７）複数の前記メモリセルブロックと、前記メモリセルブロックのそれぞれに対応して設けられ、前記メモリセルからデータを読み出す複数の第一読み出し手段と、前記冗長メモリセルブロックに対応して設けられ、前記冗長メモリセルからデータを読み出す第二読み出し手段とをさらに備え、前記冗長手段は、欠陥のある前記メモリセルを含む前記メモリセルブロックに対応した前記第一読み出し手段を不活性化すると共に、前記第二読み出し手段を活性化する付記５に記載の半導体記憶装置。
（付記８）第一及び第二の前記冗長メモリセルブロックを備えると共に、前記冗長情報ブロックは第一及び第二の記憶領域を含み、前記冗長手段は、前記第一の記憶領域から読み出された第一の冗長情報に応じて、前記第一の冗長メモリセルブロックに含まれる前記冗長メモリセルを置換対象とし、前記第二の記憶領域から読み出された第二の冗長情報に応じて、前記第二の冗長メモリセルブロックに含まれた前記冗長メモリセルを置換対象とする付記５に記載の半導体記憶装置。
（付記９）欠陥のあるメモリセルを冗長メモリセルに置換する半導体記憶装置の冗長方法であって、所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって、冗長情報をプログラムする第一のステップと、前記電荷蓄積素子に所定の電荷を供給する第二のステップと、電荷が供給された前記電荷蓄積素子をリフレッシュする第三のステップと、前記電荷蓄積素子に再現された前記冗長情報に応じて、前記メモリセルを前記冗長メモリセルに置換する第四のステップとを有することを特徴とする半導体記憶装置の冗長方法。
（付記１０）前記第三のステップでは、前記電荷蓄積素子に電荷を供給した後において、所定の周期で前記リフレッシュを実行する付記９に記載の半導体記憶装置の冗長方法。
（付記１１）前記第四のステップでは、前記メモリセルを共通のワード線に接続された前記冗長メモリセルにより置換する付記９に記載の半導体記憶装置の冗長方法。
（付記１２）前記第四のステップでは、欠陥のある前記メモリセルからデータを読み出す第一の読み出し手段を不活性化すると共に、置換の対象とする前記冗長メモリセルからデータを読み出す第二の読み出し手段を活性化する付記９に記載の半導体記憶装置の冗長方法。
（付記１３）前記第四のステップでは、第一の前記電荷蓄積素子から読み出された第一の冗長情報に応じて第一の前記冗長メモリセルを置換対象とし、第二の前記電荷蓄積素子から読み出された第二の冗長情報に応じて第二の前記冗長メモリセルを置換対象とする付記９に記載の半導体記憶装置の冗長方法。
【００８８】
【発明の効果】
上述の如く、本発明に係る半導体記憶装置によれば、プログラムされた冗長情報は電荷蓄積素子をリフレッシュすることにより再現されるため、簡易な構成により冗長機能を備えた半導体記憶装置を実現することができる。
【００８９】
また、ワード線に接続されたメモリセルを、該ワード線に接続された冗長メモリセルと置き換えることとすれば、該ワード線を活性化することにより、同じワード線に接続されたメモリセル同士を置換することができるため、冗長の自由度を高め、欠陥のあるメモリセルをより効果的に救済することができる。
【００９０】
また、冗長情報ブロックにおける第一及び第二の記憶領域にそれぞれ格納された第一及び第二の冗長情報に応じて、第一及び第二の各冗長メモリセルブロックに含まれた冗長メモリセルにより欠陥のあるメモリセルを救済すれば、冗長の自由度をさらに高め、消費電力をより低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体記憶装置の構成を示すブロック図である。
【図２】図１に示された冗長回路の構成を示す回路図である。
【図３】図１に示された半導体記憶装置による冗長情報読み出し動作を示すタイミング図である。
【図４】図１に示された冗長情報ブロックの構成を示す図である。
【図５】図４に示されたメモリセルに対する冗長情報の書き込み状態を説明する図である。
【図６】図１に示された半導体記憶装置が冗長情報をプログラムする動作を示すタイミング図である。
【図７】図１に示された半導体記憶装置による冗長セットアップ動作を示すタイミング図である。
【図８】図１に示された半導体記憶装置による冗長情報保持（リフレッシュ）動作を示すタイミング図である。
【図９】図１に示された冗長制御回路の構成を示す回路図である。
【図１０】図１に示された内部信号生成回路の構成を示す回路図である。
【図１１】図４に示されたメモリセルの電流−電圧特性を示すグラフである。
【図１２】本発明の実施の形態２に係る半導体記憶装置の構成を示すブロック図である。
【符号の説明】
１ データ入出力回路
２ 内部信号生成回路
３，５０ 冗長制御回路
５ チャージポンプ
１１，１２，２１〜２６ 反転回路
１４〜１６，２８ ＮＯＲ回路
１８〜２０，３０〜３３ ＮＡＮＤ回路
３５ 遅延回路
３６ センスアンプ駆動回路
３９ クロックバッファ
４１ コマンドデコーダ
４３ リフレッシュ制御回路
４４ リフレッシュアドレスカウンタ
４５ スタータ
４７ セットアップ制御回路
４９ モードレジスタ
５１ グラフ
ＭＣ メモリセル
Ｃ１ キャパシタ
ＣＮ セルノード
ＯＥ 対向電極
ＭＷＬ メインワード線
ＳＷＬ サブワード線
ＢＬ ビット線
／ＢＬ 相補ビット線
ＲＣ，ＲＣ１ 冗長回路
ＩＭＢ 冗長情報ブロック
ＩＭ１，ＩＭ２ 冗長情報記憶領域
ＲＭＢ，ＲＭＢ１，ＲＭＢ２ 冗長メモリセルブロック
ＭＢ１〜ＭＢｎ メモリセルブロック
ＭＷＤ メインワードドライバ
ＳＷＤ サブワードドライバ
ＳＡ センスアンプ
ＳＬ，／ＳＬ，Ｓ２，／Ｓ２，Ｓ３，／Ｓ３，Ｓ４，／Ｓ４ 信号線
ＣＤ１〜ＣＤｎ，ＣＤＲ コラムデコーダ
ＢＵＳ，Ｂ０〜Ｂ３，／Ｂ０〜／Ｂ３ データバス
ＰＲＥ プリチャージ回路
ＰＴ，ＰＴ１〜ＰＴ３ ＰチャネルＭＯＳトランジスタ
ＮＴ，ＮＴ１〜ＮＴ１０ ＮチャネルＭＯＳトランジスタ
ＧＴ ゲート回路
Ｌ１〜Ｌ４ ラッチ回路
Claims (6)
- 冗長情報に応じて、欠陥のあるメモリセルを冗長メモリセルに置き換える冗長手段を有する半導体記憶装置であって、
所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって、前記冗長情報をプログラムする冗長情報記録手段と、
前記電荷蓄積素子に所定の電荷を供給する電荷供給手段と、
電荷が供給された前記電荷蓄積素子をリフレッシュすることによって、前記冗長情報記録手段によりプログラムされた前記冗長情報を再現し、前記冗長情報を前記冗長手段に供給する冗長制御手段とを備えたことを特徴とする半導体記憶装置。 - 前記メモリセルと前記冗長メモリセルに共有されたワード線をさらに備え、
前記冗長手段は、前記ワード線に接続されたメモリセルを、前記ワード線に接続された前記冗長メモリセルと置き換える請求項１に記載の半導体記憶装置。 - 前記メモリセルは、複数のブロックからなるメモリセルアレイを構成し、
前記ブロックのそれぞれに対応して設けられ、前記メモリセルからデータを読み出す複数の第一読み出し手段と、
前記冗長メモリセルからデータを読み出す第二読み出し手段とをさらに備え、
前記冗長手段は、欠陥のある前記メモリセルを含む前記ブロックに対応した前記第一読み出し手段を不活性化すると共に、前記第二読み出し手段を活性化する請求項２に記載の半導体記憶装置。 - メモリセルを含むメモリセルブロックと、冗長メモリセルを含む冗長メモリセルブロックと、欠陥のある前記メモリセルを前記冗長メモリセルに置き換えるための冗長情報を記憶する冗長情報ブロックと、前記冗長情報に応じて前記欠陥のあるメモリセルを前記冗長メモリセルに置き換える冗長手段とを含む半導体記憶装置であって、
前記冗長情報ブロックに含まれた所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって、前記冗長情報をプログラムする冗長情報記録手段と、
前記電荷蓄積素子に所定の電荷を供給する電荷供給手段と、
電荷が供給された前記電荷蓄積素子をリフレッシュすることによって、前記冗長情報記録手段によりプログラムされた前記冗長情報を前記冗長情報ブロックにおいて再現し、再現された前記冗長情報を前記冗長手段に供給する冗長制御手段とを備えたことを特徴とする半導体記憶装置。 - 第一及び第二の前記冗長メモリセルブロックを備えると共に、
前記冗長情報ブロックは第一及び第二の記憶領域を含み、
前記冗長手段は、前記第一の記憶領域から読み出された第一の冗長情報に応じて、前記第一の冗長メモリセルブロックに含まれる前記冗長メモリセルを置換対象とし、前記第二の記憶領域から読み出された第二の冗長情報に応じて、前記第二の冗長メモリセルブロックに含まれた前記冗長メモリセルを置換対象とする請求項４に記載の半導体記憶装置。 - 欠陥のあるメモリセルを冗長メモリセルに置換する半導体記憶装置の冗長方法であって、
所定の容量を有する電荷蓄積素子を選択的に絶縁破壊することによって、冗長情報をプログラムする第一のステップと、
前記電荷蓄積素子に所定の電荷を供給する第二のステップと、
電荷が供給された前記電荷蓄積素子をリフレッシュする第三のステップと、
前記電荷蓄積素子に再現された前記冗長情報に応じて、前記メモリセルを前記冗長メモリセルに置換する第四のステップとを有することを特徴とする半導体記憶装置の冗長方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219756A JP4398574B2 (ja) | 2000-07-19 | 2000-07-19 | 半導体記憶装置とその冗長方法 |
| US09/855,662 US6421285B2 (en) | 2000-07-19 | 2001-05-16 | Semiconductor storage device using redundancy method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219756A JP4398574B2 (ja) | 2000-07-19 | 2000-07-19 | 半導体記憶装置とその冗長方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002042483A JP2002042483A (ja) | 2002-02-08 |
| JP4398574B2 true JP4398574B2 (ja) | 2010-01-13 |
Family
ID=18714481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000219756A Expired - Fee Related JP4398574B2 (ja) | 2000-07-19 | 2000-07-19 | 半導体記憶装置とその冗長方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6421285B2 (ja) |
| JP (1) | JP4398574B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414207B1 (ko) * | 2001-09-11 | 2004-01-13 | 삼성전자주식회사 | 반도체 메모리 장치 |
| WO2003060920A1 (en) * | 2002-01-11 | 2003-07-24 | Reflectivity, Inc. | Spatial light modulator with charge-pump pixel cell |
| JP2005092969A (ja) | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US6888521B1 (en) | 2003-10-30 | 2005-05-03 | Reflectivity, Inc | Integrated driver for use in display systems having micromirrors |
| TWI323462B (en) * | 2004-07-02 | 2010-04-11 | Koltek Inc | Operating method for dynamic random access memory |
| US7411844B2 (en) * | 2005-11-30 | 2008-08-12 | Infineon Technologies Flash Gmbh & Co. Kg | Semiconductor memory device having a redundancy information memory directly connected to a redundancy control circuit |
| JP2009080884A (ja) * | 2007-09-26 | 2009-04-16 | Panasonic Corp | 不揮発性半導体記憶装置 |
| JP5595514B2 (ja) * | 2009-11-20 | 2014-09-24 | ラムバス・インコーポレーテッド | Ｄｒａｍエラー訂正用のビット交換技術 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617365A (en) * | 1988-10-07 | 1997-04-01 | Hitachi, Ltd. | Semiconductor device having redundancy circuit |
| JP2535084B2 (ja) | 1990-02-19 | 1996-09-18 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3019869B2 (ja) * | 1990-10-16 | 2000-03-13 | 富士通株式会社 | 半導体メモリ |
| JPH0620494A (ja) * | 1992-06-30 | 1994-01-28 | Hitachi Ltd | 半導体記憶装置 |
| JPH0883497A (ja) | 1994-09-12 | 1996-03-26 | Hitachi Ltd | 半導体集積回路装置 |
| JP2000123592A (ja) | 1998-10-19 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置 |
| JP2000215687A (ja) | 1999-01-21 | 2000-08-04 | Fujitsu Ltd | 冗長セルを有するメモリデバイス |
| US6181614B1 (en) * | 1999-11-12 | 2001-01-30 | International Business Machines Corporation | Dynamic repair of redundant memory array |
-
2000
- 2000-07-19 JP JP2000219756A patent/JP4398574B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-16 US US09/855,662 patent/US6421285B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002042483A (ja) | 2002-02-08 |
| US20020018363A1 (en) | 2002-02-14 |
| US6421285B2 (en) | 2002-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5473019B2 (ja) | 負電圧書き込み支援回路を有するメモリ及びその方法 | |
| KR100223990B1 (ko) | 반도체 기억장치 | |
| JP3551858B2 (ja) | 半導体メモリ装置 | |
| US7266032B2 (en) | Memory device having low Vpp current consumption | |
| US5602784A (en) | Power consumption reducing circuit having word-line resetting ability regulating transistors | |
| KR20060100227A (ko) | 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치 | |
| JP3752288B2 (ja) | 半導体記憶装置 | |
| US6185138B1 (en) | Method and apparatus for testing random access memory devices | |
| JPH103789A (ja) | トランジスタのしきい値補正回路及び半導体記憶装置並びにしきい値補正方法 | |
| JPH06176598A (ja) | ダイナミック型半導体メモリ回路 | |
| JP2006324007A (ja) | Ｄｒａｍアレイ用ビット線プリチャージ手法 | |
| JP4229230B2 (ja) | ダイナミック型半導体記憶装置及びそのビット線プリチャージ方法 | |
| JP4398574B2 (ja) | 半導体記憶装置とその冗長方法 | |
| US5517451A (en) | Semiconductor memory device and memory initializing method | |
| US6894942B2 (en) | Refresh control circuit and method for semiconductor memory device | |
| US7012831B2 (en) | Semiconductor memory device | |
| KR100248645B1 (ko) | 반도체 기억 장치 및 그 테스트 방법 | |
| KR100521376B1 (ko) | 불량 워드라인을 스크린하고 불량 워드라인에 브릿지가존재하더라도 리프레쉬 전류나 스탠바이 전류를증가시키지 않는 반도체 메모리 장치 및 그 워드라인 구동방법 | |
| KR100294450B1 (ko) | 반도체메모리장치의어레이내부전원전압발생회로 | |
| US20050105372A1 (en) | Semiconductor memory | |
| US6667919B1 (en) | Semiconductor memory device and test method thereof using row compression test mode | |
| JP2002042481A (ja) | スペアセルを含むダイナミックメモリー回路 | |
| JP3878566B2 (ja) | 強誘電体メモリ及びそのテスト方法 | |
| JP4137060B2 (ja) | 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法 | |
| JP4471902B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070518 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091020 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091023 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131030 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |