JP2000215687A - 冗長セルを有するメモリデバイス - Google Patents

冗長セルを有するメモリデバイス

Info

Publication number
JP2000215687A
JP2000215687A JP11013613A JP1361399A JP2000215687A JP 2000215687 A JP2000215687 A JP 2000215687A JP 11013613 A JP11013613 A JP 11013613A JP 1361399 A JP1361399 A JP 1361399A JP 2000215687 A JP2000215687 A JP 2000215687A
Authority
JP
Japan
Prior art keywords
redundant
memory area
memory
column
replacement
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11013613A
Other languages
English (en)
Inventor
Hidekazu Nagai
英一 長井
Chikau Ono
誓 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP11013613A priority Critical patent/JP2000215687A/ja
Priority to TW089100807A priority patent/TW469427B/zh
Priority to US09/487,878 priority patent/US6246616B1/en
Priority to KR1020000002588A priority patent/KR100656215B1/ko
Publication of JP2000215687A publication Critical patent/JP2000215687A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】冗長構成を簡単化したFeRAMなどのメモリデバ
イスを提供する。 【解決手段】本発明は、冗長セルへの置換をすべき不良
セル否かの置換情報を記録する冗長ファイルメモリを、
通常のメモリセルと同じ構成のメモリセルで構成し、通
常のメモリセルへのアクセス時に同時に冗長ファイルメ
モリにアクセス可能にする。そして、通常メモリセルへ
のアクセス時に冗長ファイルメモリに記録された置換情
報を同時に読み出し、その置換情報に従って不良セルか
ら冗長セルへの置き換えを行う。かかる構成にすること
で、冗長ファイルメモリの構成を通常メモリセルと冗長
セルと同じにすることができ、冗長回路構成を簡単にす
ることができる。また、冗長ファイルメモリには通常の
メモリセルと同様に書き込みを行うことができるので、
メモリチップがパッケージ内に収納された後であっても
不良セルから冗長セルへの置換とその置換情報の記録を
行うことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、冗長セルを有する
メモリデバイスに関し、特に冗長セルへの置換情報を記
録する冗長ファイルを通常セルと同等の構成にし、例え
ば、ウエハ段階はもちろん、パッケージに収納された後
でも不良セルを冗長セルに置き換えることが可能なメモ
リデバイスに関する。
【０００２】
【従来の技術】半導体を利用したメモリデバイスは、大
容量化に伴い不良セルの救済のために冗長セルを有す
る。コンピュータのキャッシュメモリとして利用される
ＤＲＡＭは、冗長セルを有し、冗長セルに置換された不
良セルのアドレス情報をフューズＲＯＭ（冗長ＲＯＭ）
内に記憶する。そして、供給されるアドレスと冗長ＲＯ
Ｍの記憶アドレスとを比較し、一致する場合に通常セル
へのアクセスを禁止し、冗長セルへのアクセスを許可す
る。
【０００３】一方、半導体を利用したメモリデバイスの
一つである、強誘電体材料の残留分極作用を利用した強
誘電体メモリ（以下単にFeRAMと称する。）は、ＤＲＡ
Ｍなみの高速書き込みが可能な不揮発性メモリとして注
目されている。ＤＲＡＭのメモリセルと同様に、FeRAM
のメモリセルも選択トランジスタとキャパシタからなる
簡単な構成であり、将来の大容量化の可能性を有する。
キャパシタの誘電体は、上記の通り強誘電体材料が使用
され、キャパシタの電極間に一定方向の電界を印加する
と強誘電体が分極し、その電界がなくなっても残留分極
が残ってデータを記憶することができる。従って、FeRA
Mは、電源を切っても記憶データが保持される不揮発性
メモリである。しかも、FeRAMは、現在普及しているEEP
ROMやフラッシュメモリに比較して、書き込みや消去に
要する時間が短く、ＤＲＡＭに変わる大容量の不揮発性
メモリとして期待されている。
【０００４】
【発明が解決しようとする課題】FeRAMは、未だ開発が
始まったばかりであり、現在のところそれほど大きな容
量のデバイスは開発されていない。従って、冗長セルと
冗長セルへの置換構成についての提案はない。しかし、
将来の大容量化に伴いFeRAMにおいても冗長セル構成が
必要になることは明らかであり、そのための冗長セルと
置換構成について提案することが必要である。
【０００５】FeRAMがDRAMなどと異なる点は、次の通り
である。第1に、製造プロセスが未だ初期段階にあり、
冗長セル構成をできるだけ簡単な回路構成にする必要が
ある。第2に、FeRAMは、ウエハ試験によって不良セルが
検出されるとともに、パッケージ内にメモリチップが収
納された後に行われる加速試験の後で不良セルが検出さ
れる頻度が少なくなく、パッケージに収納した後でも不
良セルを冗長セルに置換することができる必要がある。
【０００６】従って、DRAMで採用されているレーザによ
って切断されるヒューズＲＯＭを冗長ＲＯＭに使用する
ことは、メモリセルと異なる構造のメモリを冗長ＲＯＭ
としてチップ内に形成する必要がある。また、ウエハ段
階でしか不良セルを救済できず、パッケージ内に収納さ
れた後に不良セルを救済することはできない。
【０００７】また、DRAMにおいても、現在のヒューズＲ
ＯＭによって冗長ＲＯＭを構成する限りにおいては、第
1にパッケージに収納した後に検出された不良セルを救
済することはできない。また、通常のＤＲＡＭでは不良
セルを含むコラムは冗長コラムと置き換えることが一般
的である。かかる置換方法では、不良セルがチップ内で
分散的に発生した場合、置換可能な冗長コラムの数に限
界があり、救済不能になる場合がある。従って、救済確
率にはおのずと限界がある。
【０００８】そこで、本発明の目的は、冗長セルと冗長
セルへの置換情報を記録する冗長ファイルメモリを簡単
な構成で実現したメモリデバイスを提供することにあ
る。
【０００９】また、本発明の目的は、メモリチップがパ
ッケージに収納された後であっても不良セルを冗長セル
に置き換えることができるメモリデバイスを提供するこ
とにある。
【００１０】さらに、本発明の目的は、冗長セルの救済
確率を高めたメモリデバイスを提供することにある。
【００１１】さらに、本発明の目的は、冗長セルと冗長
セルへの置換情報を記録する冗長ファイルメモリを簡単
な構成で実現したFeRAMを提供することにある。
【００１２】また、本発明の目的は、メモリチップがパ
ッケージに収納された後であっても不良セルを冗長セル
に置き換えることができるFeRAMを提供することにあ
る。
【００１３】さらに、本発明の目的は、冗長セルの救済
確率を高めたFeRAMを提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、冗長セルへの置換をすべき不良セル否
かの置換情報を記録する冗長ファイルメモリを、通常の
メモリセルと同じ構成のメモリセルで構成し、通常のメ
モリセルへのアクセス時に同時に冗長ファイルメモリに
アクセス可能にする。そして、通常メモリセルへのアク
セス時に冗長ファイルメモリに記録された置換情報を同
時に読み出し、その置換情報に従って不良セルから冗長
セルへの置き換えを行う。
【００１５】かかる構成にすることで、冗長ファイルメ
モリの構成を通常メモリセル及び冗長セルと同じにする
ことができ、冗長回路構成を簡単にすることができる。
また、冗長ファイルメモリには通常のメモリセルと同様
に書き込みを行うことができるので、メモリチップがパ
ッケージ内に収納された後であっても不良セルから冗長
セルへの置換とその置換情報の記録を行うことができ
る。すなわち、メモリチップがパッケージ内に収納され
た後であっても、不良セルを救済することができる。更
に、冗長ファイルメモリには、不良セルか否かの置換情
報が記録されるので、その置換情報をワード線毎に変更
することの可能であり、かかる構成にすると、不良セル
単位で冗長セルへの置換を行うことができる。従って、
かかる構成の場合は、コラム単位、ワード単位で冗長セ
ルに置き換えるよりも不良セルの救済確率を高めること
ができる。
【００１６】上記目的を達成するために、本発明は、通
常メモリ領域と冗長メモリ領域とを有し、前記通常メモ
リ領域内の不良セルを前記冗長メモリ領域内の冗長セル
に置き換え可能にしたメモリデバイスにおいて、前記通
常メモリ領域及び冗長メモリ領域内のセルと同じ構成の
セルを有し、前記通常メモリ領域内のアクセスされたセ
ルの置換情報を記録し、前記通常メモリ領域がアクセス
される時に同時にアクセスされ、前記置換情報の信号を
出力する冗長ファイルメモリと、不良セルに対応する前
記置換情報の信号に応答して、通常メモリ領域の選択を
禁止し、前記冗長メモリ領域の選択を許可する選択回路
を有することを特徴とする。
【００１７】上記発明によれば、置換情報を記録する冗
長ファイルメモリを通常のメモリセルと同じ構成にする
ことができるので、特別の冗長ファイルメモリ用のROM
を設ける必要がなく、構成を簡単化することができる。
また、メモリチップをパッケージ内に収納した後であっ
ても、冗長セルへの置き換えと置換情報の書き込みが可
能である。
【００１８】更に、上記目的を達成するために、本発明
は、通常メモリ領域内の不良セルを冗長メモリ領域内の
冗長セルに置換可能なメモリデバイスにおいて、複数の
ワード線と、それに交差する複数のビット線と、前記ワ
ード線とビット線の交差位置に配置された複数のセルと
を有するメモリ領域を有し、前記メモリ領域は、前記通
常メモリ領域、前記冗長メモリ領域及び前記不良セルの
置換情報を記録する冗長ファイルメモリ領域とを有し、
前記ワード線に接続される不良セルの前記置換情報が、
当該ワード線に接続される前記冗長ファイルメモリ領域
内のセルに記録され、前記ワード線の選択に応答して前
記冗長ファイルメモリ領域から前記置換情報が出力さ
れ、更に、前記置換情報に応答して、前記通常メモリ領
域の選択を禁止し、前記冗長メモリ領域の選択を許可す
る選択回路を有することを特徴とする。
【００１９】上記の発明によれば、置換情報を記録する
冗長ファイルメモリを通常のメモリセルと同じ構成にす
ることができるので、特別の冗長ファイルメモリ用のRO
Mを設ける必要がなく、構成を簡単化することができ
る。また、メモリチップをパッケージ内に収納した後で
あっても、冗長セルへの置き換えと置換情報の書き込み
が可能である。
【００２０】上記の発明において、本発明は、更に、前
記通常メモリ領域は、置換単位毎の複数のコラムを有
し、前記冗長ファイルメモリ領域は、前記複数のコラム
に対応して設けられ、置換するか否かについての前記置
換情報を記録する複数のセルを前記ワード線に沿って有
し、前記選択回路は、前記ワード線の駆動に従って前記
複数のセルから出力されるそれぞれの前記置換情報信号
に応答して、対応する前記コラムの選択を禁止し、前記
冗長メモリ領域内のコラムの選択を許可することを特徴
とする。
【００２１】また、上記の発明において、本発明は、更
に、前記通常メモリ領域は、置換単位毎の複数のコラム
を有し、前記冗長ファイルメモリ領域は、前記複数のコ
ラムのうち置換されるコラムのアドレスについての前記
置換情報を記録する複数のセルを前記ワード線に沿って
有し、前記選択回路は、前記ワード線の駆動に従って前
記複数のセルから出力されるそれぞれの前記置換情報信
号が、前記複数のコラムに対する供給アドレスと一致す
る時に、当該供給アドレスに対応する前記コラムの選択
を禁止し、前記冗長メモリ内のコラムの選択を許可する
ことを特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００２３】本発明は、強誘電体膜を利用したFeRAMに
限定されず、他の種類のメモリデバイスにも適用できる
が、以下の実施の形態例は、FeRAMを例にして説明す
る。
【００２４】図１は、本実施の形態例におけるFeRAMの
メモリセル構成を示す図である。FeRAMのメモリセルMC
は、ワード線WLとビット線BLに接続された選択用のトラ
ンジスタQと、強誘電体膜を有する記憶用キャパシタCF
とで構成される。キャパシタCFの一方の電極はトランジ
スタQに接続され、他方の電極はプレート線PLに接続さ
れる。トランジスタQに接続されたビット線BLは、反対
側のビット線／ＢＬと共にセンスアンプＳＡに接続され
る。
【００２５】図２は、強誘電体膜のヒステリシス特性図
である。横軸が強誘電体膜の膜方向に 印加される電界
（電圧）を示し、縦軸が分極作用による電荷Ｑを示す。
図２に示される通り、点Ｈ２の状態から強誘電体膜に正
の電界を印加すると矢印の方向に沿って分極の方向が変
化し、点Ｈ３の状態になり、その後電界がかからなくな
ると、点Ｈ４の状態で残留分極を維持する。また、点Ｈ
４の状態から強誘電体膜に負の電界を印加すると矢印の
方向に沿って分極の方向が変化し、点Ｈ１の状態にな
り、その後電界がかからなくなると、点Ｈ２の状態で残
留分極を維持する。従って、点Ｈ２の状態をデータ
「１」の状態、点Ｈ４の状態をデータ「０」の状態とす
ることで、２値のデータを記録することができる。
【００２６】上記の原理を利用して、図１のメモリセル
ＭＣへの書き込みは、ビット線ＢＬをＨレベルにしてプ
レート線ＰＬをＬレベルにし、ワード線ＷＬをＨレベル
にしてトランジスタＱを導通させると、キャパシタＣＦ
の強誘電体膜に第１の方向の電界が印加され、たとえば
点Ｈ１の状態にされる。その後、ワード線ＷＬをＬレベ
ルにしてトランジスタＱを非導通にしてキャパシタＣＦ
の強誘電体膜の電界がなくなっても、強誘電体膜は、状
態Ｈ２のデータ「１」を記憶した分極状態を維持する。
また、ビット線ＢＬをＬレベルにプレート線ＰＬをＨレ
ベルにしてワード線をＨレベルにし、キャパシタの強誘
電体膜に上記と逆の第２の方向の電界を印加し、その後
ワード線をＬレベルにすると、強誘電体膜は状態Ｈ４の
データ「０」を記憶した分極状態を維持する。
【００２７】図３は、FeRAMの読み出し動作波形図であ
る。図１のメモリセルＭＣの読み出しは、ビット線ＢＬ
をＬレベル（グランドレベル）にリセットし、ワード線
ＷＬをＨレベルにすると共にプレート線ＰＬもＨレベル
にすることで行われる。プレート線ＰＬをＨレベルにし
た結果、キャパシタＣＦの強誘電体膜には上記のデータ
「０」を書き込む場合の電界が印加され、図２の状態Ｈ
３になる。その結果、データ「１」が記憶されている場
合は、状態Ｈ２から状態Ｈ３に変化し、大きな電荷ΔＱ
１がビット線ＢＬに流出する。また、データ「０」が記
憶されている場合は、状態Ｈ４から状態Ｈ３に変化し、
小さい電荷ΔＱ０がビット線ＢＬに流出する。従って、
記憶データに応じて、ビット線ＢＬのレベルは、大きく
上昇するしたり（データ「１」）、小さく上昇したり
（データ「０」）する。この変化したレベルを、センス
アンプＳＡが基準電圧Ｖrefとの比較により、検出す
る。
【００２８】FeRAMは、上記の通り破壊読出しであるの
で、ビット線ＢＬのレベルがＨレベルまたはＬレベルに
十分増幅された後で、プレート線ＰＬがＬレベルに引き
下げられ、それぞれの検出したデータに対応する書き込
み状態の電界が強誘電体膜に印加される。その後、ワー
ド線ＷＬを引き下げることで、それぞれのデータを記憶
した状態に戻り、再書き込みが終了する。
【００２９】図４は、FeRAMにおけるメモリセルの別の
構成例を示す図である。この例のメモリセルＭＣは、図
１のセルを１対にした２トランジスタ・２キャパシタ型
である。このタイプのメモリセルＭＣの場合は、１対の
キャパシタＣＦ０，ＣＦ１に互いに反転するデータを書
き込むことにより、読み出し動作時のビット線対間の差
動電圧を利用してデータ検出を容易にしている。
【００３０】図５は、図４のメモリセルの読み出し動作
を示す波形図である。読み出し時に両ビット線ＢＬ，／
ＢＬをＬレベルにリセットした後、ワード線ＷＬをＨレ
ベルに立ち上げると共にプレート線ＰＬもＨレベルに駆
動する。それにより、図３の場合と同様にして、データ
「１」を記憶するキャパシタＣＦ０側のビット線ＢＬの
レベルは大きく上昇するのに対して、データ「０」を記
憶するキャパシタＣＦ１側のビット線ＢＬのレベルはわ
ずかに上昇するのみである。これらのビット線の電位の
差がセンスアンプＳＡにより検出され、増幅される。そ
の後の再書き込みの動作は、上記と同様である。
【００３１】図６は、FeRAMのメモリ領域でのコラムの
構成例を示す図である。コラムは、８対のビット線BL
0、/BL0〜BL7、/BL7と、複数のワード線WL0〜WL511を有
し、８対のビット線対は、それぞれコラム選択信号Ｃ０
により同時に導通するコラムゲートCL0、/CL0〜CL7、/C
L7を介して、８対のデータバス線DB0、/DB0〜DB7、/DB7
に同時に接続される。ビット線とワード線との交差位置
にメモリセルＭＣが配置される。プレート線PL0は、偶
数側ワード線WL0と奇数側ワード線WL1とで共用される。
従って、偶数側ワード線WL0が選択される場合は、読み
出しデータはビット線BL0側に出力され、更にデータバ
ス線DB0側に出力される。また、偶数側ワード線WL1が選
択される場合は、読み出しデータはビット線/BL0側に出
力され、更にデータバス線/DB0側に出力される。従っ
て、データバス線対は、駆動されるワード線が奇数側か
偶数側かに応じて、いずれか一方の出力が有効化され
る。
【００３２】以上の通り、FeRAMのコラム構成は、８対
のビット線ＢＬが、同時に８対のデータバス線ＤＢに接
続される。従って、コラム内に不良セルが存在する場合
は、コラム全体が冗長メモリ領域内のコラムと置換され
る。
【００３３】FeRAMのビット線ＢＬは、読み出し動作を
適切に行う為に、ある程度長くしてその寄生容量ＣBLを
ある程度大きくする必要がある。FeRAMの読み出し動作
では、前述した通り、ビット線BLをフローティング状態
にしてから、プレート線ＰＬをＬレベルからＨレベルに
駆動して、セルのキャパシタＣCELに電界を印加し、図
２で示した原理により情報を読み出す。各セル内のキャ
パシタＣCELは、セルトランジスタを介してビット線B
L、/BLに接続されるので、ビット線の寄生容量ＣBLをあ
る程度大きくしないと、プレート線PLの駆動に伴う電界
をセルキャパシタＣCELに有効に印加することができな
くなる。このような理由から、FeRAMではビット線の長
さを比較的長くし、ワード線の数を比較的多くする構成
をとるのが一般的である。
【００３４】従って、通常のFeRAMでは、図６のコラム
が複数個設けられ、それらのコラムの選択を、コラムア
ドレスをデコードして行う。ビット線の長さを比較的長
くした結果、コラム数は比較的少なく、ワード線やプレ
ート線の長さは比較的短い。ビット線の長さが比較的長
く、ワード線の長さが比較的短いので、複数の不良セル
が発生する確率は、ビット線方向のほうがワード線方向
よりも高くなる傾向にある。従って、FeRAMのメモリデ
バイスにおいては、そのようなビット線方向の複数の不
良セルを救済できることが望まれる。
【００３５】図７は、冗長セルを有するメモリデバイス
の全体構成図である。図７のメモリデバイスは、通常メ
モリ領域内に８個のコラムCOL0〜COL7が設けられ、通常
メモリ領域内の不良セルを救済するための冗長コラムRC
OLが１コラム分設けられる。また、不良セルを冗長セル
に置き換えるための置換情報を記録する冗長ファイルメ
モリRFLも、８対のビット線対からなる１コラム分の容
量を有する。
【００３６】図７の例では、同じワード線ＷＬに沿っ
て、冗長ファイルメモリRFL内に置換情報が記録され
る。仮に、ワード線WL0について述べると、コラムCOL0
内のワード線WL0に接続されるメモリセルのいずれかが
不良セルの場合、ワード線WL0が選択された場合は、通
常メモリ領域内のコラムCOL0に代わって、冗長メモリ領
域の冗長コラムRCOLが選択される。その置き換えを有効
にするために、冗長ファイルメモリRFL0内の同じワード
線上に位置し、冗長ファイルメモリＲＦＬ内のコラムCO
L0に対応するメモリセルに、置き換えすべきことを示す
置換情報が記録される。
【００３７】従って、ワード線WL0が選択され駆動され
ると、冗長ファイルメモリ領域RFL内の置換情報を記録
するセルRMC00が選択され、置換すべきことを示す置換
情報信号S0が冗長ファイルメモリRFL0から出力される。
この置換情報信号S0がコラム選択回路CS0に供給され、
コラム選択信号C0を非選択状態にする。同時に、置換情
報信号S0が冗長選択回路RCSにも供給され、冗長メモリ
領域のコラムRCOLの選択信号RCを選択状態にする。その
結果、不良セルを有するコラムCOL0は、冗長メモリ領域
のコラムRCOLに置換される。
【００３８】通常メモリ領域のコラムCOL1内に不良セル
が存在する場合は、図７の例に示される通り、同じワー
ド線WL1上であって対応する冗長ファイルメモリRFL1内
のメモリセルRMC11に、不良セルであることを示す置換
情報が記録される。従って、ワード線WL1が選択され駆
動されると、冗長ファイルメモリRFL1内のメモリセルRM
C11も選択され、置換すべきことを示す置換情報信号S1
が冗長ファイルメモリRFL1から出力される。この置換情
報信号S1に応答して、コラム選択回路CS1はそのコラム
の選択を禁止し、冗長選択回路RCSは冗長メモリ領域の
冗長コラムRCOLの選択を許可する。
【００３９】図７の冗長ファイルメモリ構成は、コラム
内の不良セルをワード線毎に冗長メモリ領域内の冗長コ
ラムに置き換えることを可能にする。しかも、ワード線
を選択して駆動すると、それに対応する冗長ファイルメ
モリから置換情報が読み出されるので、その置換情報の
信号を利用して、通常メモリ領域の選択を禁止し、冗長
メモリ領域の選択を許可することができる。従って、冗
長メモリ領域に１つの冗長コラムしか設けなくても、通
常メモリ領域内の複数のコラムに発生する不良セルを救
済することができる。但し、同一ワード線上に複数のコ
ラム内に不良セルが発生する場合は、図７の構成例では
救済することはできない。但し、前述の通り、FeRAMで
はワード線方向が比較的短く、ビット線方向が比較的長
いので、ワード線方向に複数の不良セルが発生する確率
はビット線方向に比較して低く、図７の構成でも十分に
不良セルの救済確率を高めることができる。
【００４０】図７の冗長ファイルメモリには、置換単位
のコラムに対応して不良セルか否かについての置換情報
が記録される。従って、冗長ファイルメモリRFLには、
ワード線方向に沿って８ビットの置換情報記録用のメモ
リセルを設ける必要がある。そこで、別の例としては、
冗長ファイルメモリに、不良セルを有するコラムのアド
レスを記録することもできる。その場合は、通常メモリ
領域内に８コラムが存在するので、冗長ファイルメモリ
内には３ビットのアドレスを示す置換情報が記録され
る。この例については、後述する。
【００４１】図８及び図９は、第１の実施の形態例にお
けるメモリデバイスを示す図である。図８が左半分を、
図９が右半分をそれぞれ示す。図８に示される通り、通
常メモリ領域１００内には、図６で示したコラムが８個
COL0〜COL7設けられる。それぞれのコラム内には、図６
と同様に８対のビット線BL0、/BL0〜BL7、/BL7と５１２
本のワード線ＷＬ及び２５６本のプレート線ＰＬが設け
られる。そして、８対のビット線は、それぞれのコラム
選択信号C0、C1によって導通するコラムゲートCL0、/CL
0〜CL7、/CL7を介して、８対のデータバス線DB0、/DB0
〜DB7、/DB7に接続される。
【００４２】また、コラム選択回路CS0、CS1は、それぞ
れコラムデコーダ４０から供給されるコラムアドレス選
択信号CA0、CA1に応答して、置換情報信号Ｓ０，Ｓ１が
非置換状態の時に、コラム選択信号C0、C1を選択状態に
する。即ち、コラム選択回路CS0の場合は、コラムアド
レス選択信号CA0が選択状態のＨレベルで置換情報信号
Ｓ０が非置換状態のＨレベルであると、NANDゲート１０
の出力がＬレベルになり、インバータ１１によりコラム
選択信号Ｃ０がＨレベルになり、コラムゲートトランジ
スタCL0、/CL0が導通する。また、コラムアドレス選択
信号CA0が選択状態のＨレベルであっても、置換情報信
号Ｓ０が置換状態のＬレベルであると、NANDゲート１０
の出力がＨレベルになり、インバータ１１によりコラム
選択信号Ｃ０がＬレベルになり、コラムゲートトランジ
スタCL0、/CL0が非導通となり、コラムCOL0からの出力
または入力（コラムの選択）が禁止される。
【００４３】図９に示される通り、冗長メモリ領域の冗
長コラムRCOLは、通常メモリ領域１００内のコラムと同
じ構成である。そして、この冗長コラムRCOLの８対のビ
ット線対RBL0、/RBL0〜RBL7、/RBL7は、冗長選択回路RC
Sからの冗長選択信号ＲＣに応答して、８対のデータバ
ス線対DB〜/DB7に接続される。
【００４４】冗長ファイルメモリRFLも、通常メモリ領
域１００内のコラムと同じ構成であり、８対のビット線
RFBL0、/RFBL0〜RFBL7、/RFBL7を有する。これらのビッ
ト線は、冗長ファイルメモリ選択信号RFCLに応答して導
通するトランジスタを介してデータバス線に接続され
る。これにより、冗長ファイルメモリへの置換情報の書
込が行われる。また、これらのビット線は、直接置換情
報信号生成部２００に接続される。
【００４５】メモリセル領域において偶数ワード線と奇
数ワード線とがプレート線を共有して、偶数ワード線が
選択される時はメモリセルからのデータは左側のビット
線（例えばRFBL0）に出力され、奇数ワード線が選択さ
れる時はメモリセルからのデータは右側のビット線（例
えば/RFBL0）に出力される。そのため、置換情報信号生
成部２００は、それらのビット線からの信号を例えば偶
数ワード線選択信号WLeによって適宜選択して、置換情
報信号S0〜S7を生成する。そのために、置換情報信号生
成部２００は、NANDゲート２２，２３とNANDゲート２４
及びインバータ２５を有する。NANDゲート２２，２３
は、偶数ワード線選択信号WLeによって、いずれかのビ
ット線からの置換情報信号が選択され、NANDゲート２４
とインバータ２５からなる回路を経由して、置換情報信
号S0が生成される。
【００４６】今仮に、図８の通常メモリ領域のコラムCO
L0にあるセルＭＣeが不良セルとすると、図９の冗長フ
ァイルメモリRFL内のセルRFMCeに置換すべきことを示す
Ｈレベルが記録される。そして、ワード線WL0が選択さ
れ駆動されると、ビット線RFBL0にＨレベルが読み出さ
れ、偶数ワード線選択信号ＷＬeのＨレベルにより、NAN
Dゲート２２の出力がＬレベルになり、置換情報信号Ｓ
０は置換状態のＬレベルになる。このＬレベルの置換情
報信号Ｓ０に従って、通常メモリ領域のコラムCOL0の選
択が禁止され、冗長メモリ領域のコラムRCOLの選択が許
可される。
【００４７】同様に、図８の通常メモリ領域のコラムCO
L0にあるセルＭＣoが不良セルとすると、図９の冗長フ
ァイルメモリRFL内のセルRFMCoに置換すべきことを示す
Ｈレベルが記録される。そして、ワード線WL1が選択さ
れると、偶数ワード線選択信号ＷＬeがＬレベルにな
り、奇数ワード線選択信号WLoがＨレベルになり、同様
にして置換情報信号Ｓ０が置換状態のＬレベルになる。
【００４８】冗長選択回路RCSは、NANDゲート１５，１
６とNORゲート１７及びインバータ１８により、いずれ
かの置換情報信号S0〜S7が置換状態のＬレベルであれ
ば、インバータ１８の出力がＨレベルになり、コラム選
択タイミング信号φCLに応答して、冗長選択信号ＲＣを
Ｈレベルにし、冗長メモリからの読み出しまたは書込を
許可する。置換情報信号S0〜S7が全て非置換状態のＨレ
ベルであれば、インバータ１８の出力がＬレベルにな
り、冗長選択信号ＲＣはＬレベルになり、冗長メモリの
選択は行われない。
【００４９】以上の様に、第１の実施の形態例では、冗
長ファイルメモリRFL内に、置換単位のコラムに対応し
て設けられたメモリセル内に、不良セルか否かの情報
（置換情報）記録される。従って、通常メモリに対する
ワード線が選択され駆動されると、それに伴い冗長ファ
イルメモリから記録データが読み出され、その記録情報
に基づいて、置換情報信号S0〜Ｓ7が出力され、不良セ
ルを冗長セルに置き換える。
【００５０】図１０及び図１１は、第２の実施の形態例
におけるメモリデバイスの回路図である。同様に、図１
０が左半分を、図１１が右半分をそれぞれ示す。また、
図８，９と同じ部分には同じ引用番号を付した。
【００５１】第２の実施の形態例において、通常メモリ
領域、冗長メモリ領域及び冗長ファイルメモリ領域は、
第１の実施の形態例と同じ構成である。また、第２の実
施の形態例においても、冗長ファイルメモリRFL内の通
常メモリのコラムに対応するメモリセルに、不良セルの
存在を示す置換情報が記録される。そして、置換情報信
号発生部２００により、対応する置換情報信号S0〜S7が
生成される。第２の実施の形態例において、第１の実施
の形態例と異なるところは、冗長選択回路RCS内のNORゲ
ート１７の出力が、置換情報信号S0〜S7をまとめた置換
信号S100として、通常メモリのコラム選択回路CS0、CS1
に供給されることである。このように置換情報信号をま
とめて置換信号S100を供給することで、多数の置換情報
信号線を通常メモリ領域に配置する必要がなく、集積度
向上に寄与することができる。それ以外は、第２の実施
の形態例は、第１の実施の形態例と同様の動作になる。
【００５２】図１２及び図１３は、第３の実施の形態例
におけるメモリデバイスを示す図である。図１２が左半
分、図１３が右半分を示す。第３の実施の形態例は、冗
長ファイルメモリRFLには、不良セルが存在するコラム
のアドレス情報が記録される。従って、第１及び第２の
実施の形態例の如く、通常メモリ領域のコラムに対応す
るメモリセルに不良セルの有無を示す置換情報が記録さ
れるわけではない。従って、冗長ファイルメモリRFL
は、３対のビット線からなり、その容量は第１及び第２
の実施の形態例より小さい。即ち、第３の実施の形態例
では、通常メモリ領域の置換対象のコラム数が多くなっ
ても、さほど冗長ファイルメモリの容量を大きくする必
要はない。
【００５３】第３の実施の形態例では、冗長ファイルメ
モリRFL内に不良セルを有するコラムのアドレス情報
を、置換情報として記録する。従って、ワード線の選択
及び駆動に伴い、冗長ファイルメモリRFLからは置換す
べきコラムのアドレスが出力される。そこで、第３の実
施の形態例では、図１３に示される通り、コラムデコー
ダ及び比較回路１０２が設けられる。コラムデコーダ及
び比較回路１０２は、コラムアドレスCAddとタイミング
信号φCLとが供給され、更に、置換情報信号発生部２０
０から３ビットの置換アドレス信号S0〜S2が供給され
る。置換情報信号発生部２００は、第１〜第３の実施の
形態例と同様に、偶数ワード線と奇数ワード線に対応す
る冗長ファイルメモリからの信号が選択される。その選
択の動作は、第１の実施の形態例と同様である。
【００５４】コラムデコーダ及び比較回路１０２は、コ
ラムアドレスＣAddと置換情報信号Ｓ０，Ｓ１，Ｓ２と
を比較する。一致する場合は、コラムデコーダ及び比較
回路１０２は、冗長アドレス選択信号CARをＨレベルに
し、その結果冗長選択信号ＲＣはＨレベルになり、冗長
メモリRCOLは選択状態になる。また、通常メモリへのコ
ラムアドレス選択信号CA0〜CA7を全てＬレベルにし、全
てのコラム選択信号C0〜C7がＬレベルになり、通常メモ
リへのアクセスは禁止される。不一致の場合は、冗長ア
ドレス選択信号CARがＬレベルになり、冗長選択信号RC
はＬレベルになり、冗長メモリRCOLへのアクセスは禁止
される。そして、コラムデコーダ及び比較回路１０２
は、コラムアドレスＣAddをデコードし、選択されたコ
ラムアドレス選択信号CA0〜CA7のいずれかをＨレベルに
し、選択されたコラムへのアクセスを許可する。
【００５５】図１４及び図１５は、第４の実施の形態例
におけるメモリデバイスを示す図である。第４の実施の
形態例は、第２の実施の形態例の冗長構成を改良したも
のである。第２の実施の形態例では、冗長メモリ領域
は、１つのコラムしか有していなかったが、第４の実施
の形態例では、冗長メモリ領域に、２つの冗長コラムRC
OL0とRCOL1を設け不良セルの救済確率を高めている。即
ち、冗長コラムRCOL0、RCOL1は、通常メモリ領域内のコ
ラムCOL0〜COL7と同じ８対のビット線RBLを有する。ま
た、冗長コラムRCOL0、RCOL1に対応して、冗長選択回路
RCS0、RCS1が設けられ、それぞれの冗長選択信号RC0,RC
1が生成される。
【００５６】更に、それに伴い、第４の実施の形態例で
は、冗長ファイルメモリ領域が、２つの冗長ファイルコ
ラムRFL0とRFL1に分けられ、置換信号発生部も２つの発
生部２００と２０１に分けられる。この発生部の回路構
成は、第１及び第２の実施の形態例と同じである。
【００５７】第４の実施の形態例においても、第１及び
第２の実施の形態例と同様に、冗長ファイルメモリ領域
に、置換単位のコラムに対応するメモリを設け、そこに
不良セルの有無、即ち置換すべきか否かの置換情報が記
録される。従って、通常メモリ領域が８コラムCOL0〜CO
L7で構成されることに対応して、冗長ファイルコラムRF
L0とRFL1は、それぞれ４対ずつのビット線RFBLを有す
る。その結果、２つに分けられた冗長ファイルコラム全
体で、８つのコラムCOL0〜COL7それぞれに対する置換情
報を記録する。
【００５８】通常メモリ領域内のコラムCOL0〜COL3内に
不良セルが存在する場合は、その情報は、冗長ファイル
メモリRFL0内のメモリセルに記録される。その結果、ワ
ード線が選択され駆動されると、冗長ファイルメモリRF
L0内の４対のビット線のいずれかにＨレベルが生成さ
れ、置換情報発生部２００により、置換情報信号S0〜S3
のいずれかがＬレベルになる。そして、冗長選択回路RC
S0内のNANDゲート１５の出力がＨレベルになり、インバ
ータ６０の出力の置換信号S100をＬレベルにして、通常
メモリ領域内のコラムCOL0〜COL3の選択を禁止する。ま
た、NANDゲート１５の出力のＨレベルに伴い、コラムタ
イミング信号φCL0に応答して、第１の冗長選択回路RCS
0が第１の冗長選択信号RC0をＨレベルにし、第１の冗長
コラムRCOL0を選択する。
【００５９】通常メモリ領域内のコラムCOL4〜COL7内に
不良セルが存在する場合は、その情報は、冗長ファイル
メモリRFL1内のメモリセルに記録される。その後の動作
は、上記と同様であり、コラムCOL4〜COL7の選択が禁止
され、第２の冗長コラムRCOL1の選択が許可される。
【００６０】第４の実施の形態例では、不良セルがコラ
ムCOL0〜COL3内とコラムCOL4〜COL7内にそれぞれ存在す
る場合でも、２つの冗長コラムRCOL0,RCOL1によってそ
れぞれ救済されるので、不良セルの救済確率を高めるこ
とができる。尚、第４の実施の形態例において、置換信
号S100、S101の代わりに、第１の実施の形態例の様に、
置換情報信号S0〜S7をそのまま、コラム選択回路CS0〜C
S7に供給しても良い。
【００６１】図１６及び図１７は、第５の実施の形態例
におけるメモリデバイスを示す図である。第５の実施の
形態例におけるメモリデバイスは、第３の実施の形態例
を改良したものである。第５の実施の形態例も、冗長フ
ァイルメモリには、不良セルが存在するコラムのアドレ
スが記録される。そして、置換可能な冗長メモリは、２
つの冗長コラムRCOL0、RCOL1を有し、通常メモリ領域内
の２つの不良セルを有するコラムを救済することができ
る。それに伴い、冗長ファイルメモリも２つの冗長ファ
イルRFL0、RFL1を有し、それぞれに不良セルを有するコ
ラムのコラムアドレスが記録される。従って、冗長ファ
イルRFL0、RFL1は、それぞれ３ビットのアドレスが記録
できるように、３対のビット線RFBLを有する。
【００６２】置換情報信号発生部２００，２０１は、第
３の実施の形態例と同じ構成であり、それらが生成する
置換情報信号S0〜S3及びS4〜S7を生成し、コラムデコー
ダ及び比較回路１０２に供給する。コラムデコーダ及び
比較回路１０２は、第３の実施の形態例と同様の機能を
有し、外部からのコラムアドレスＣAddと、２セットの
置換情報信号S0〜S3及びS4〜S7とをそれぞれ比較し、い
ずれかが一致する場合は、コラムアドレス選択信号CA0
〜CA7を全てＬレベルにして通常メモリのコラムの選択
を禁止する。そして、一致した側の置換情報信号のセッ
トに対応する冗長コラムアドレス選択信号CAR0、CAR1を
Ｈレベルにして、冗長選択回路RCS0、RCS1に供給する。
その結果、対応する冗長選択信号RC0、RC1がＨレベルに
なり、いずれかの冗長コラムRCOL0、RCOL1が選択され
る。また、不一致の場合は、外部コラムアドレスＣAdd
をデコードして、選択されるコラムアドレス選択信号CA
0〜CA7のいずれかをＨレベルにして、通常メモリのコラ
ムの選択を許可する。その場合は、冗長選択回路RCS0、
RCS1はＬレベルの冗長選択信号RC0、RC1を生成し、冗長
コラムの選択を禁止する。
【００６３】第５の実施の形態例では、冗長ファイルメ
モリRFL0、RFL1内に不良セルが存在するコラムのアドレ
スを記録する。従って、８つのコラムCOL0〜COL7内にい
かなる組み合わせで不良セルが存在しても、２つの通常
コラムまで冗長コラムRCOL0,RCOL1と置換することがで
きる。例えば、コラムCOL0に不良セルが存在する場合
は、冗長ファイルメモリRFL0内にそのアドレス「000」
を記録することで、コラムCOL0を冗長コラムRCOL0と置
換することができる。また、更に、コラムCOL1内に不良
セルが存在する場合は、冗長ファイルメモリRFL1内にそ
のアドレス「001」を記録することで、コラムCOL1を冗
長コラムRCOL1と置換することができる。従って、第５
の実施の形態例では、不良セルの救済確率を第３の実施
の形態例より高くすることができると共に、第４の実施
の形態例よりも不良セルの発生に対して柔軟性良く対応
して救済することができる。
【００６４】上記の実施の形態例では、FeRAMを例にし
て説明したが、FeRAMの場合は、前述の通りワード線が
比較的短く、ビット線が比較的長いので、上記の如き冗
長構成を採用することが好ましい。但し、かかる冗長構
成は、他の不揮発性メモリであるフローティングゲート
を利用したメモリデバイスにおいても利用することがで
きる。更に、DRAMにおいても適用することができる。但
し、DRAMの場合は、冗長ファイルメモリの記録情報が不
揮発性ではないので、電源起動時などに他の不揮発性メ
モリからローディングするなどの構成を必要とする。ま
た、上記実施の形態例では、１トランジスタと１キャパ
シタからなるメモリセル構成のFeRAMで説明したが、図
４の如き２トランジスタ及び２キャパシタからなるメモ
リセル構成のFeRAMにおいても、同様に適用することが
できる。
【００６５】上記の５つの実施の形態例において、置換
すべき不良セルの情報を記録する冗長ファイルメモリ
を、通常メモリ及び冗長メモリと同じメモリセルで構成
した。それにより、一種類のメモリセルを提供するだけ
でよく、ヒューズROMなどを利用する方式に比べて、メ
モリデバイスの構成を簡単にすることができる。しか
も、冗長ファイルメモリへの置換情報の記録は、電気的
に行われるので、メモリチップをパッケージ内に格納し
た後でも不良セルの救済処置を可能にする。
【００６６】
【発明の効果】以上、本発明によれば、冗長セルへの置
換情報を記録するメモリの構成を簡単にすることができ
る。また、メモリチップをパッケージ内に収納した後で
も、不良セルの救済を行うことができる。
【図面の簡単な説明】
【図１】本実施の形態例におけるFeRAMのメモリセル構
成を示す図である。
【図２】強誘電体膜のヒステリシス特性図である。
【図３】FeRAMの読み出し動作波形図である。
【図４】FeRAMにおけるメモリセルの別の構成例を示す
図である。
【図５】FeRAMの読み出し動作波形図である。
【図６】FeRAMのメモリ領域でのコラムの構成例を示す
図である。
【図７】冗長セルを有するメモリデバイスの全体構成図
である。
【図８】第１の実施の形態例におけるメモリデバイスを
示す図である。
【図９】第１の実施の形態例におけるメモリデバイスを
示す図である。
【図１０】第２の実施の形態例におけるメモリデバイス
を示す図である。
【図１１】第２の実施の形態例におけるメモリデバイス
を示す図である。
【図１２】第３の実施の形態例におけるメモリデバイス
を示す図である。
【図１３】第３の実施の形態例におけるメモリデバイス
を示す図である。
【図１４】第４の実施の形態例におけるメモリデバイス
を示す図である。
【図１５】第４の実施の形態例におけるメモリデバイス
を示す図である。
【図１６】第５の実施の形態例におけるメモリデバイス
を示す図である。
【図１７】第５の実施の形態例におけるメモリデバイス
を示す図である。
【符号の説明】
１００ 通常メモリ領域 COL0〜COL7 通常メモリ領域内のコラム RCOL 冗長メモリ領域のコラム RFL 冗長ファイルメモリ領域 CS0〜CS7 コラム選択回路 RCS 冗長選択回路 ２００ 置換情報信号発生部 S0〜S7 置換情報信号 S100、S101 置換信号 １０２ コラムデコーダ及び比較回路
フロントページの続き Ｆターム(参考） 5B024 AA03 AA15 BA02 BA15 BA18 BA29 CA17 CA27 5L106 AA01 CC01 CC22

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】通常メモリ領域と冗長メモリ領域とを有
    し、前記通常メモリ領域内の不良セルを前記冗長メモリ
    領域内の冗長セルに置き換え可能にしたメモリデバイス
    において、 前記通常メモリ領域及び冗長メモリ領域内のセルと同じ
    構成のセルを有し、前記通常メモリ領域内のアクセスさ
    れたセルの置換情報を記録し、前記通常メモリ領域がア
    クセスされる時に同時にアクセスされ、前記置換情報の
    信号を出力する冗長ファイルメモリと、 不良セルに対応する前記置換情報の信号に応答して、通
    常メモリ領域の選択を禁止し、前記冗長メモリ領域の選
    択を許可する選択回路を有することを特徴とするメモリ
    デバイス。
  2. 【請求項２】請求項１において、 前記通常メモリ領域、冗長メモリ領域及び前記冗長ファ
    イルメモリは、同時に駆動されるワード線を有し、前記
    ワード線の駆動に従って前記冗長ファイルメモリから前
    記置換情報信号が出力されることを特徴とするメモリデ
    バイス。
  3. 【請求項３】請求項２において、 前記通常メモリ領域は、置換単位毎の複数のコラムを有
    し、 前記冗長ファイルメモリは、前記複数のコラムに対応し
    て設けられ、置換するか否かについての前記置換情報を
    記録する複数のセルを前記ワード線に沿って有し、 前記選択回路は、前記ワード線の駆動に従って前記複数
    のセルから出力されるそれぞれの前記置換情報信号に応
    答して、対応する前記コラムの選択を禁止し、前記冗長
    メモリ領域内のコラムの選択を許可することを特徴とす
    るメモリデバイス。
  4. 【請求項４】請求項２において、 前記通常メモリ領域は、置換単位毎の複数のコラムを有
    し、 前記冗長ファイルメモリは、前記複数のコラムのうち置
    換されるコラムのアドレスについての前記置換情報を記
    録する複数のセルを前記ワード線に沿って有し、 前記選択回路は、前記ワード線の駆動に従って前記複数
    のセルから出力される前記置換情報信号が、前記複数の
    コラムに対する供給アドレスと一致する時に、当該供給
    アドレスに対応する前記コラムの選択を禁止し、前記冗
    長メモリ内のコラムの選択を許可することを特徴とする
    メモリデバイス。
  5. 【請求項５】請求項３または４において、 前記コラムは、複数のビット線を有することを特徴とす
    るメモリデバイス。
  6. 【請求項６】請求項３または４において、前記冗長メモ
    リ領域は、置換単位の複数のコラムを有し、前記冗長フ
    ァイルメモリは、複数組の置換情報を記録することを特
    徴とするメモリデバイス。
  7. 【請求項７】請求項１乃至６のいずれかにおいて、 前記通常メモリ領域、冗長メモリ領域及び冗長ファイル
    メモリ内のセルは、強誘電体膜を用いたセルで構成され
    ることを特徴とするメモリデバイス。
  8. 【請求項８】請求項２乃至６のいずれかにおいて、 前記通常メモリ領域、冗長メモリ領域及び冗長ファイル
    メモリ内のセルは、前記ワード線に接続されるトランジ
    スタと前記トランジスタに接続され強誘電体膜を有する
    キャパシタとを有することを特徴とするメモリデバイ
    ス。
  9. 【請求項９】通常メモリ領域内の不良セルを冗長メモリ
    領域内の冗長セルに置換可能なメモリデバイスにおい
    て、 複数のワード線と、それに交差する複数のビット線と、
    前記ワード線とビット線の交差位置に配置された複数の
    セルとを有するメモリ領域を有し、前記メモリ領域は、
    前記通常メモリ領域、前記冗長メモリ領域及び前記不良
    セルの置換情報を記録する冗長ファイルメモリ領域とを
    有し、前記ワード線に接続される不良セルの前記置換情
    報が、当該ワード線に接続される前記冗長ファイルメモ
    リ領域内のセルに記録され、前記ワード線の選択に応答
    して前記冗長ファイルメモリ領域から前記置換情報が出
    力され、 更に、前記置換情報に応答して、前記通常メモリ領域の
    選択を禁止し、前記冗長メモリ領域の選択を許可する選
    択回路を有することを特徴とするメモリデバイス。
  10. 【請求項１０】請求項９において、 前記通常メモリ領域は、置換単位毎の複数のコラムを有
    し、 前記冗長ファイルメモリ領域は、前記複数のコラムに対
    応して設けられ、置換するか否かについての前記置換情
    報を記録する複数のセルを前記ワード線に沿って有し、 前記選択回路は、前記ワード線の駆動に従って前記複数
    のセルから出力されるそれぞれの前記置換情報信号に応
    答して、対応する前記コラムの選択を禁止し、前記冗長
    メモリ領域内のコラムの選択を許可することを特徴とす
    るメモリデバイス。
  11. 【請求項１１】請求項９において、 前記通常メモリ領域は、置換単位毎の複数のコラムを有
    し、 前記冗長ファイルメモリ領域は、前記複数のコラムのう
    ち置換されるコラムのアドレスについての前記置換情報
    を記録する複数のセルを前記ワード線に沿って有し、 前記選択回路は、前記ワード線の駆動に従って前記複数
    のセルから出力されるそれぞれの前記置換情報信号が、
    前記複数のコラムに対する供給アドレスと一致する時
    に、当該供給アドレスに対応する前記コラムの選択を禁
    止し、前記冗長メモリ内のコラムの選択を許可すること
    を特徴とするメモリデバイス。
  12. 【請求項１２】請求項１０または１１において、 前記冗長メモリ領域は、前記置換単位毎の複数のコラム
    を有し、 前記冗長ファイルメモリ領域は、同一のワード線に属す
    る複数のコラムを前記冗長メモリ領域内の複数のコラム
    に置換することを示す置換情報を記録することを特徴と
    するメモリデバイス。
  13. 【請求項１３】請求項９乃至１２のいずれかにおいて、 前記通常メモリ領域、冗長メモリ領域及び冗長ファイル
    メモリ領域内のセルは、強誘電体膜を用いたセルで構成
    されることを特徴とするメモリデバイス。
JP11013613A 1999-01-21 1999-01-21 冗長セルを有するメモリデバイス Pending JP2000215687A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP11013613A JP2000215687A (ja) 1999-01-21 1999-01-21 冗長セルを有するメモリデバイス
TW089100807A TW469427B (en) 1999-01-21 2000-01-19 Memory device having redundancy cells
US09/487,878 US6246616B1 (en) 1999-01-21 2000-01-20 Memory device having redundancy cells
KR1020000002588A KR100656215B1 (ko) 1999-01-21 2000-01-20 용장 셀을 갖는 메모리 디바이스

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11013613A JP2000215687A (ja) 1999-01-21 1999-01-21 冗長セルを有するメモリデバイス

Publications (1)

Publication Number Publication Date
JP2000215687A true JP2000215687A (ja) 2000-08-04

Family

ID=11838090

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11013613A Pending JP2000215687A (ja) 1999-01-21 1999-01-21 冗長セルを有するメモリデバイス

Country Status (4)

Country Link
US (1) US6246616B1 (ja)
JP (1) JP2000215687A (ja)
KR (1) KR100656215B1 (ja)
TW (1) TW469427B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421285B2 (en) 2000-07-19 2002-07-16 Fujitsu Limited Semiconductor storage device using redundancy method
JP2002216491A (ja) * 2001-01-19 2002-08-02 Fujitsu Ltd 半導体メモリ
FR2828328A1 (fr) * 2001-08-03 2003-02-07 Nec Corp Memoire semi-conductrice comprenant un circuit de compensation de cellule memoire defectueuse
KR100447224B1 (ko) * 2001-09-20 2004-09-04 주식회사 하이닉스반도체 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로
KR100753131B1 (ko) * 2000-12-30 2007-08-30 주식회사 하이닉스반도체 강유전체 메모리의 로우 리페어 장치
WO2022074947A1 (ja) * 2020-10-08 2022-04-14 ソニーセミコンダクタソリューションズ株式会社 メモリ制御回路、メモリ、および、メモリモジュール

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002008390A (ja) * 2000-06-16 2002-01-11 Fujitsu Ltd 冗長セルを有するメモリデバイス
TW512520B (en) * 2001-01-19 2002-12-01 Fujitsu Ltd Semiconductor memory
US7055074B2 (en) * 2001-04-25 2006-05-30 Hewlett-Packard Development Company, L.P. Device to inhibit duplicate cache repairs
JP2003045195A (ja) * 2001-07-31 2003-02-14 Mitsubishi Electric Corp 半導体メモリ
JP2003122638A (ja) 2001-10-18 2003-04-25 Fujitsu Ltd 半導体集積回路装置
US20030163769A1 (en) * 2002-02-27 2003-08-28 Sun Microsystems, Inc. Memory module including an error detection mechanism for address and control signals
US6941493B2 (en) * 2002-02-27 2005-09-06 Sun Microsystems, Inc. Memory subsystem including an error detection mechanism for address and control signals
US7017074B2 (en) * 2002-03-12 2006-03-21 Sun Microsystems, Inc. System architecture providing redundant components to improve die yields and system reliability
KR100449953B1 (ko) * 2002-05-16 2004-09-30 주식회사 하이닉스반도체 강유전체 메모리 장치의 셀어레이
US6996766B2 (en) * 2002-06-28 2006-02-07 Sun Microsystems, Inc. Error detection/correction code which detects and corrects a first failing component and optionally a second failing component
US6976194B2 (en) * 2002-06-28 2005-12-13 Sun Microsystems, Inc. Memory/Transmission medium failure handling controller and method
US6973613B2 (en) * 2002-06-28 2005-12-06 Sun Microsystems, Inc. Error detection/correction code which detects and corrects component failure and which provides single bit error correction subsequent to component failure
JP3851856B2 (ja) * 2002-09-06 2006-11-29 株式会社東芝 半導体記憶装置
JP4679036B2 (ja) * 2002-09-12 2011-04-27 ルネサスエレクトロニクス株式会社 記憶装置
US6996686B2 (en) * 2002-12-23 2006-02-07 Sun Microsystems, Inc. Memory subsystem including memory modules having multiple banks
US7779285B2 (en) * 2003-02-18 2010-08-17 Oracle America, Inc. Memory system including independent isolated power for each memory module
US7530008B2 (en) * 2003-08-08 2009-05-05 Sun Microsystems, Inc. Scalable-chip-correct ECC scheme
US7188296B1 (en) 2003-10-30 2007-03-06 Sun Microsystems, Inc. ECC for component failures using Galois fields
JP3940730B2 (ja) * 2004-04-16 2007-07-04 株式会社東芝 半導体記憶装置
WO2006104019A1 (en) * 2005-03-28 2006-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and measuring method thereof
US7411844B2 (en) * 2005-11-30 2008-08-12 Infineon Technologies Flash Gmbh & Co. Kg Semiconductor memory device having a redundancy information memory directly connected to a redundancy control circuit
US7996736B2 (en) * 2008-10-26 2011-08-09 Sandisk 3D Llc Bad page marking strategy for fast readout in memory
US7898859B2 (en) * 2009-06-15 2011-03-01 Micron Technology, Inc. Use of emerging non-volatile memory elements with flash memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346850B2 (ja) * 1993-08-25 2002-11-18 株式会社東芝 不揮発性半導体メモリ
JPH098247A (ja) * 1995-06-15 1997-01-10 Hitachi Ltd 半導体記憶装置
JPH09128991A (ja) 1995-08-25 1997-05-16 Sharp Corp 冗長救済回路
US5959878A (en) * 1997-09-15 1999-09-28 Celis Semiconductor Corporation Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421285B2 (en) 2000-07-19 2002-07-16 Fujitsu Limited Semiconductor storage device using redundancy method
KR100753131B1 (ko) * 2000-12-30 2007-08-30 주식회사 하이닉스반도체 강유전체 메모리의 로우 리페어 장치
JP2002216491A (ja) * 2001-01-19 2002-08-02 Fujitsu Ltd 半導体メモリ
FR2828328A1 (fr) * 2001-08-03 2003-02-07 Nec Corp Memoire semi-conductrice comprenant un circuit de compensation de cellule memoire defectueuse
JP2003051199A (ja) * 2001-08-03 2003-02-21 Nec Corp 不良メモリセル救済回路を有する半導体記憶装置
US6819604B2 (en) 2001-08-03 2004-11-16 Nec Corporation Semiconductor memory having a defective memory cell relieving circuit
US6879529B2 (en) 2001-08-03 2005-04-12 Nec Corporation Semiconductor memory having a defective memory cell relieving circuit
KR100447224B1 (ko) * 2001-09-20 2004-09-04 주식회사 하이닉스반도체 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로
WO2022074947A1 (ja) * 2020-10-08 2022-04-14 ソニーセミコンダクタソリューションズ株式会社 メモリ制御回路、メモリ、および、メモリモジュール

Also Published As

Publication number Publication date
TW469427B (en) 2001-12-21
US6246616B1 (en) 2001-06-12
KR100656215B1 (ko) 2006-12-15
KR20000053542A (ko) 2000-08-25

Similar Documents

Publication Publication Date Title
KR100656215B1 (ko) 용장 셀을 갖는 메모리 디바이스
KR100497164B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR100195606B1 (ko) 반도체메모리장치 및 그 구동방법
US7463529B2 (en) Word line driving circuit putting word line into one of high level, low level and high impedance
JP3623454B2 (ja) メモリ回路のワード線に対するシフト冗長スキーム回路
JP3916837B2 (ja) 強誘電体メモリ
US20100002530A1 (en) Memory Address Repair Without Enable Fuses
KR100284716B1 (ko) 반도체 기억 장치
JPH07114077B2 (ja) 不揮発性半導体記憶装置
US6259636B1 (en) Semiconductor memory device having redundancy circuit for relieving faulty memory cells
EP0881571B1 (en) Semiconductor memory device with redundancy
JP2002008390A (ja) 冗長セルを有するメモリデバイス
JP5119563B2 (ja) 不良メモリセル救済回路を有する半導体記憶装置
CN110301006B (zh) 带有分段的板线的铁电随机存取存储器(feram)阵列
JP2008299918A (ja) 不揮発性半導体記憶装置及びその不良ブロック置き換え方法
US6992911B2 (en) Semiconductor memory device
US7266036B2 (en) Semiconductor memory device
US5877992A (en) Data-bit redundancy in semiconductor memories
JP2000048577A (ja) 強誘電体メモリ
US6563749B2 (en) Dynamic memory circuit including spare cells
JPH07254298A (ja) 半導体記憶装置
US6836439B1 (en) Ferroelectric memory device comprising redundancy circuit
KR100351000B1 (ko) 반도체 집적회로장치
JP2006209817A (ja) 半導体記憶装置およびメモリセルの救済方法
US6975548B2 (en) Memory device having redundant memory cell

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050502

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050517

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050719

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051213

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731