JPH09128991A - 冗長救済回路 - Google Patents
冗長救済回路Info
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- JPH09128991A JPH09128991A JP8066875A JP6687596A JPH09128991A JP H09128991 A JPH09128991 A JP H09128991A JP 8066875 A JP8066875 A JP 8066875A JP 6687596 A JP6687596 A JP 6687596A JP H09128991 A JPH09128991 A JP H09128991A
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Abstract
(57)【要約】
【課題】 電気的手段により冗長救済を行う。
【解決手段】 救済アドレスを記憶する強誘電体記憶素
子ＦＥ１〜ＦＥｎと冗長イネーブル信号を記憶する強誘
電体記憶素子ＦＥｅとを含む記憶回路４０２と、救済ア
ドレスを強誘電体記憶素子ＦＥ１〜ＦＥｎに書き込み、
冗長イネーブル信号を強誘電体記憶素子ＦＥｅに書き込
む書き込み回路４０１と、救済アドレスを強誘電体記憶
素子ＦＥ１〜ＦＥｎから読み出し、冗長イネーブル信号
を強誘電体記憶素子ＦＥｅから読み出す読み出し回路４
０３と、外部アドレスと読み出し回路４０３によって読
み出された救済アドレスとを比較して、その比較結果と
読み出し回路４０３によって読み出された冗長イネーブ
ル信号とに応じてその外部アドレスに対応する記憶素子
と冗長用記憶素子とを切り換える冗長デコーダ４０４と
を備えた冗長救済回路。
子ＦＥ１〜ＦＥｎと冗長イネーブル信号を記憶する強誘
電体記憶素子ＦＥｅとを含む記憶回路４０２と、救済ア
ドレスを強誘電体記憶素子ＦＥ１〜ＦＥｎに書き込み、
冗長イネーブル信号を強誘電体記憶素子ＦＥｅに書き込
む書き込み回路４０１と、救済アドレスを強誘電体記憶
素子ＦＥ１〜ＦＥｎから読み出し、冗長イネーブル信号
を強誘電体記憶素子ＦＥｅから読み出す読み出し回路４
０３と、外部アドレスと読み出し回路４０３によって読
み出された救済アドレスとを比較して、その比較結果と
読み出し回路４０３によって読み出された冗長イネーブ
ル信号とに応じてその外部アドレスに対応する記憶素子
と冗長用記憶素子とを切り換える冗長デコーダ４０４と
を備えた冗長救済回路。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
おいて欠陥、ごみ等の原因により発生する不良セル（不
良ビット、不良ビット線、不良ワード線）を救済するた
めに、不良セル（不良ビット、不良ビット線、不良ワー
ド線）を冗長セル（冗長ビット、冗長ビット線、冗長ワ
ード線）に置換する冗長救済回路に関する。
おいて欠陥、ごみ等の原因により発生する不良セル（不
良ビット、不良ビット線、不良ワード線）を救済するた
めに、不良セル（不良ビット、不良ビット線、不良ワー
ド線）を冗長セル（冗長ビット、冗長ビット線、冗長ワ
ード線）に置換する冗長救済回路に関する。
【０００２】
【従来の技術】図１９は、従来の冗長救済回路１９００
の構成例を示す。冗長救済回路１９００には、アドレス
デコード信号Ａ１〜Ａｎが入力される。アドレスデコー
ド信号Ａ１〜Ａｎは、冗長救済回路１９００を有する半
導体記憶装置の外部から入力されるアドレス信号をデコ
ード回路（図示せず）によってデコードすることにより
得られる。アドレスデコード信号Ａ１〜Ａｎのうち２以
上の信号が同時にＨｉｇｈレベルとなることはなく、い
ずれか１つの信号のみがＨｉｇｈレベルとなる。従っ
て、冗長救済回路１９００に入力されたアドレスデコー
ド信号Ａ１〜ＡｎのうちＨｉｇｈレベルの信号に対応す
る主記憶素子、又は行方向若しくは列方向に連なるすべ
ての主記憶素子が選択される。また、半導体記憶装置に
含まれる複数の主記憶素子がいくつかのブロックに分割
されている場合には、冗長救済回路１９００に入力され
たアドレスデコード信号Ａ１〜ＡｎのうちＨｉｇｈレベ
ルの信号に対応するブロックの主記憶素子群が選択され
る。
の構成例を示す。冗長救済回路１９００には、アドレス
デコード信号Ａ１〜Ａｎが入力される。アドレスデコー
ド信号Ａ１〜Ａｎは、冗長救済回路１９００を有する半
導体記憶装置の外部から入力されるアドレス信号をデコ
ード回路（図示せず）によってデコードすることにより
得られる。アドレスデコード信号Ａ１〜Ａｎのうち２以
上の信号が同時にＨｉｇｈレベルとなることはなく、い
ずれか１つの信号のみがＨｉｇｈレベルとなる。従っ
て、冗長救済回路１９００に入力されたアドレスデコー
ド信号Ａ１〜ＡｎのうちＨｉｇｈレベルの信号に対応す
る主記憶素子、又は行方向若しくは列方向に連なるすべ
ての主記憶素子が選択される。また、半導体記憶装置に
含まれる複数の主記憶素子がいくつかのブロックに分割
されている場合には、冗長救済回路１９００に入力され
たアドレスデコード信号Ａ１〜ＡｎのうちＨｉｇｈレベ
ルの信号に対応するブロックの主記憶素子群が選択され
る。
【０００３】冗長救済回路１９００において、複数のＮ
ｃｈトランジスタＮ１〜ＮｎのドレインはＰｃｈトラン
ジスタＰ０のドレイン（Ｂ）に共通に接続されている。
ＮｃｈトランジスタＮ１〜Ｎｎの各ゲートにはアドレス
デコード信号Ａ１〜Ａｎがそれぞれ供給される。Ｎｃｈ
トランジスタＮ１〜Ｎｎの各々のソースはヒューズＦ１
〜Ｆｎの一方の端子に直列に接続されている。ヒューズ
Ｆ１〜Ｆｎの他方の端子はＮｃｈトランジスタＮｅのド
レイン（Ｃ）に共通に接続されている。ヒューズＦ１〜
Ｆｎの各々は、例えばポリシリコンのような導電性の材
料で構成されており、レーザートリマー等を用いた切断
手段によってヒューズを物理的に溶断することにより、
そのヒューズの一方の端点と他方の端点との間を電気的
に切り放すことを実現している。また、Ｐｃｈトランジ
スタＰ０のソースは電源端子に接続され、Ｐｃｈトラン
ジスタＰ０のゲートはチップイネーブル信号ＣＥ／に接
続されている。また、ＮｃｈトランジスタＮｅのソース
はＧＮＤに接続されている。更に、電源端子とＧＮＤと
の間にＰｃｈトランジスタＰｅとヒューズＦｅとが直列
に接続されており、ＰｃｈトランジスタＰｅのゲートは
チップイネーブル信号ＣＥ／に接続されている。Ｐｃｈ
トランジスタＰｅとヒューズＦｅとによって冗長イネー
ブル回路が構成される。冗長イネーブル信号（Ｄ）はＮ
ｃｈトランジスタＮｅのゲートに接続されている。ま
た、冗長出力信号（Ｂ）は、コンパレータＡＤ１〜ＡＤ
ｎのそれぞれに接続されており、コンパレータＡＤ１〜
ＡＤｎの出力に応じて主記憶素子又は主記憶素子群ＭＲ
１〜ＭＲｎを活性化又は非活性化することができるよう
に構成されている。更に、冗長出力信号（Ｂ）は、イン
バータＩ１を介して冗長用記憶素子又は冗長用記憶素子
群ＲＭＲに接続されている。
ｃｈトランジスタＮ１〜ＮｎのドレインはＰｃｈトラン
ジスタＰ０のドレイン（Ｂ）に共通に接続されている。
ＮｃｈトランジスタＮ１〜Ｎｎの各ゲートにはアドレス
デコード信号Ａ１〜Ａｎがそれぞれ供給される。Ｎｃｈ
トランジスタＮ１〜Ｎｎの各々のソースはヒューズＦ１
〜Ｆｎの一方の端子に直列に接続されている。ヒューズ
Ｆ１〜Ｆｎの他方の端子はＮｃｈトランジスタＮｅのド
レイン（Ｃ）に共通に接続されている。ヒューズＦ１〜
Ｆｎの各々は、例えばポリシリコンのような導電性の材
料で構成されており、レーザートリマー等を用いた切断
手段によってヒューズを物理的に溶断することにより、
そのヒューズの一方の端点と他方の端点との間を電気的
に切り放すことを実現している。また、Ｐｃｈトランジ
スタＰ０のソースは電源端子に接続され、Ｐｃｈトラン
ジスタＰ０のゲートはチップイネーブル信号ＣＥ／に接
続されている。また、ＮｃｈトランジスタＮｅのソース
はＧＮＤに接続されている。更に、電源端子とＧＮＤと
の間にＰｃｈトランジスタＰｅとヒューズＦｅとが直列
に接続されており、ＰｃｈトランジスタＰｅのゲートは
チップイネーブル信号ＣＥ／に接続されている。Ｐｃｈ
トランジスタＰｅとヒューズＦｅとによって冗長イネー
ブル回路が構成される。冗長イネーブル信号（Ｄ）はＮ
ｃｈトランジスタＮｅのゲートに接続されている。ま
た、冗長出力信号（Ｂ）は、コンパレータＡＤ１〜ＡＤ
ｎのそれぞれに接続されており、コンパレータＡＤ１〜
ＡＤｎの出力に応じて主記憶素子又は主記憶素子群ＭＲ
１〜ＭＲｎを活性化又は非活性化することができるよう
に構成されている。更に、冗長出力信号（Ｂ）は、イン
バータＩ１を介して冗長用記憶素子又は冗長用記憶素子
群ＲＭＲに接続されている。
【０００４】冗長切り換えを行わない通常の動作の場
合、ヒューズＦ１〜Ｆｎ及びＦｅはいずれも切断されな
いので、ＮｃｈトランジスタＮｅは常にＯＦＦ状態とな
る。その結果、チップ選択時にチップイネーブル信号Ｃ
Ｅ／がＬｏｗレベルになり、ノードＢが電源電圧Ｖｃｃ
にチャージアップされた後、アドレスが選択されること
によりアドレスデコード信号Ａ１〜Ａｎの何れかがＨｉ
ｇｈレベルになったとしても、ノードＢは電源電圧Ｖｃ
ｃを維持する。従って、主記憶素子又は主記憶素子群Ｍ
Ｒ１〜ＭＲｎのうち、選択されたアドレスに対応する主
記憶素子又は主記憶素子群が活性化される。一方、冗長
用記憶素子又は冗長用記憶素子群ＲＭＲは常に非活性化
される。
合、ヒューズＦ１〜Ｆｎ及びＦｅはいずれも切断されな
いので、ＮｃｈトランジスタＮｅは常にＯＦＦ状態とな
る。その結果、チップ選択時にチップイネーブル信号Ｃ
Ｅ／がＬｏｗレベルになり、ノードＢが電源電圧Ｖｃｃ
にチャージアップされた後、アドレスが選択されること
によりアドレスデコード信号Ａ１〜Ａｎの何れかがＨｉ
ｇｈレベルになったとしても、ノードＢは電源電圧Ｖｃ
ｃを維持する。従って、主記憶素子又は主記憶素子群Ｍ
Ｒ１〜ＭＲｎのうち、選択されたアドレスに対応する主
記憶素子又は主記憶素子群が活性化される。一方、冗長
用記憶素子又は冗長用記憶素子群ＲＭＲは常に非活性化
される。
【０００５】冗長切り換えを行う場合、まずヒューズＦ
１〜Ｆｎのうち、冗長切り換えを行いたいアドレスに対
応するヒューズ以外のヒューズを全て切断し、更に、ヒ
ューズＦｅも切断する。例えば、アドレスデコード信号
Ａ１に対して冗長切り換えを行う場合には、ヒューズＦ
２〜Ｆｎ及びヒューズＦｅを切断する。その結果、チッ
プ選択時にチップイネーブル信号ＣＥ／信号がＬｏｗレ
ベルになり、ノードＢが電源電圧Ｖｃｃにチャージアッ
プされ、ＮｃｈトランジスタＮｅがＯＮした後、アドレ
スデコード信号Ａ１が選択的にＨｉｇｈレベルになる
と、ノードＢの電荷が引き抜かれるため、ノードＢはＬ
ｏｗレベルになる。従って、本来選択されるべき主記憶
素子又は主記憶素子群ＭＲ１が非活性化され、その代り
に冗長用記憶素子又は冗長用記憶素子群ＲＭＲが活性化
される。また、アドレスデコード信号Ａ１に対応するア
ドレス以外のアドレスが選択された場合は、それらのア
ドレスに対応するヒューズがあらかじめ切断されている
ので、ノードＢの電荷は引き抜かれず、ノードＢは電源
電圧Ｖｃｃを維持する。従って、主記憶素子又は主記憶
素子群ＭＲ１〜ＭＲｎのうち、選択されたアドレスに対
応する主記憶素子又は主記憶素子群が活性化される。一
方、冗長用記憶素子又は冗長用記憶素子群ＲＭＲは非活
性化される。
１〜Ｆｎのうち、冗長切り換えを行いたいアドレスに対
応するヒューズ以外のヒューズを全て切断し、更に、ヒ
ューズＦｅも切断する。例えば、アドレスデコード信号
Ａ１に対して冗長切り換えを行う場合には、ヒューズＦ
２〜Ｆｎ及びヒューズＦｅを切断する。その結果、チッ
プ選択時にチップイネーブル信号ＣＥ／信号がＬｏｗレ
ベルになり、ノードＢが電源電圧Ｖｃｃにチャージアッ
プされ、ＮｃｈトランジスタＮｅがＯＮした後、アドレ
スデコード信号Ａ１が選択的にＨｉｇｈレベルになる
と、ノードＢの電荷が引き抜かれるため、ノードＢはＬ
ｏｗレベルになる。従って、本来選択されるべき主記憶
素子又は主記憶素子群ＭＲ１が非活性化され、その代り
に冗長用記憶素子又は冗長用記憶素子群ＲＭＲが活性化
される。また、アドレスデコード信号Ａ１に対応するア
ドレス以外のアドレスが選択された場合は、それらのア
ドレスに対応するヒューズがあらかじめ切断されている
ので、ノードＢの電荷は引き抜かれず、ノードＢは電源
電圧Ｖｃｃを維持する。従って、主記憶素子又は主記憶
素子群ＭＲ１〜ＭＲｎのうち、選択されたアドレスに対
応する主記憶素子又は主記憶素子群が活性化される。一
方、冗長用記憶素子又は冗長用記憶素子群ＲＭＲは非活
性化される。
【０００６】上述したように、従来の技術によれば、ヒ
ューズを切断することによって、物理的に回路変更を行
い、不良記憶素子又は不良記憶素子群の救済を行ってい
る。
ューズを切断することによって、物理的に回路変更を行
い、不良記憶素子又は不良記憶素子群の救済を行ってい
る。
【０００７】また、特開平２−２３９５００号公報に
は、ＥＰＲＯＭ（消去不可能な読み出し専用メモリ）に
記憶したデータを用いて、入力アドレス信号およびその
反転信号をＸＮＯＲ／ＸＯＲすることにより、冗長行若
しくは冗長列へのアクセスを行う回路が記載されてい
る。
は、ＥＰＲＯＭ（消去不可能な読み出し専用メモリ）に
記憶したデータを用いて、入力アドレス信号およびその
反転信号をＸＮＯＲ／ＸＯＲすることにより、冗長行若
しくは冗長列へのアクセスを行う回路が記載されてい
る。
【０００８】また、特開平４−１３２０９２号公報に
は、リダンダンシー用のアドレスメモリの出力とアドレ
スレジスタの出力とを比較して、アドレスが一致するか
否かを検出し、アドレスが一致した場合には冗長プログ
ラムメモリのデータを出力する回路が記載されている。
リダンダンシー用のアドレスメモリは外部から書き込み
可能なメモリであるとの記載があるが、リダンダンシー
用のアドレスメモリの詳細は明らかでない。
は、リダンダンシー用のアドレスメモリの出力とアドレ
スレジスタの出力とを比較して、アドレスが一致するか
否かを検出し、アドレスが一致した場合には冗長プログ
ラムメモリのデータを出力する回路が記載されている。
リダンダンシー用のアドレスメモリは外部から書き込み
可能なメモリであるとの記載があるが、リダンダンシー
用のアドレスメモリの詳細は明らかでない。
【０００９】図３０は、従来の冗長置換設定回路３００
０の構成例を示す。冗長置換設定回路３０００には、ア
ドレスプリデコーダ（図示せず）から出力されるアドレ
スプリデコード信号とプリチャージ信号／ＰＲとが入力
される。アドレスプリデコード信号は、入力アドレスＡ
ｊ、Ａｊ−１をプリデコードすることによって得られ、
２ビットのアドレスビット対／Ａｊ・／Ａｊ−１、／Ａ
ｊ・Ａｊ−１、Ａｊ・／Ａｊ−１、Ａｊ・Ａｊ−１によ
って表される。アドレスプリデコーダに入力される入力
アドレスとアドレスプリデコーダから出力されるアドレ
スプリデコード信号との関係は、図３２に示される。例
えば、Ａｊ＝０，Ａｊ−１＝０の場合は、／Ａｊ・／Ａ
ｊ−１のみ１となり、またＡｊ＝１，Ａｊ−１＝１の場
合は、Ａｊ・Ａｊ−１のみ１となる。
０の構成例を示す。冗長置換設定回路３０００には、ア
ドレスプリデコーダ（図示せず）から出力されるアドレ
スプリデコード信号とプリチャージ信号／ＰＲとが入力
される。アドレスプリデコード信号は、入力アドレスＡ
ｊ、Ａｊ−１をプリデコードすることによって得られ、
２ビットのアドレスビット対／Ａｊ・／Ａｊ−１、／Ａ
ｊ・Ａｊ−１、Ａｊ・／Ａｊ−１、Ａｊ・Ａｊ−１によ
って表される。アドレスプリデコーダに入力される入力
アドレスとアドレスプリデコーダから出力されるアドレ
スプリデコード信号との関係は、図３２に示される。例
えば、Ａｊ＝０，Ａｊ−１＝０の場合は、／Ａｊ・／Ａ
ｊ−１のみ１となり、またＡｊ＝１，Ａｊ−１＝１の場
合は、Ａｊ・Ａｊ−１のみ１となる。
【００１０】冗長置換設定回路３０００は、複数の冗長
プリデコーダ３０２０を有している。冗長プリデコーダ
３０２０のそれぞれは、２ビットのアドレスビット対／
Ａｊ・／Ａｊ−１、／Ａｊ・Ａｊ−１、Ａｊ・／Ａｊ−
１、Ａｊ・Ａｊ−１のうち１つをヒューズの切断によっ
て選択する回路である。
プリデコーダ３０２０を有している。冗長プリデコーダ
３０２０のそれぞれは、２ビットのアドレスビット対／
Ａｊ・／Ａｊ−１、／Ａｊ・Ａｊ−１、Ａｊ・／Ａｊ−
１、Ａｊ・Ａｊ−１のうち１つをヒューズの切断によっ
て選択する回路である。
【００１１】冗長プリデコーダ３０２０は、Ｎチャンネ
ルＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）Ｑ１
〜Ｑ４とヒューズＦ１〜Ｆ４とを含んでいる。ＮＭＯＳ
ＦＥＴ（Ｑ１〜Ｑ４）とヒューズＦ１〜Ｆ４は直列に接
続される。ＮＭＯＳＦＥＴ（Ｑ１〜Ｑ４）のゲートに
は、アドレスプリデコード信号が入力される。冗長プリ
デコーダ３０２０は、ＰチャンネルＭＯＳ電界効果トラ
ンジスタ（ＰＭＯＳＦＥＴ）Ｑ５をさらに含んでいる。
ＰＭＯＳＦＥＴ（Ｑ５）のゲートには、プリチャージ信
号／ＰＲが入力される。ＰＭＯＳＦＥＴ（Ｑ５）のソー
スは電源Ｖｃｃに接続されている。ＰＭＯＳＦＥＴ（Ｑ
５）のドレインと接地との間に、４組のチャンネルＭＯ
Ｓ電界効果トランジスタ（ＮＭＯＳＦＥＴ）Ｑ１〜Ｑ４
とヒューズＦ１〜Ｆ４とが並列に挿入されている。
ルＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）Ｑ１
〜Ｑ４とヒューズＦ１〜Ｆ４とを含んでいる。ＮＭＯＳ
ＦＥＴ（Ｑ１〜Ｑ４）とヒューズＦ１〜Ｆ４は直列に接
続される。ＮＭＯＳＦＥＴ（Ｑ１〜Ｑ４）のゲートに
は、アドレスプリデコード信号が入力される。冗長プリ
デコーダ３０２０は、ＰチャンネルＭＯＳ電界効果トラ
ンジスタ（ＰＭＯＳＦＥＴ）Ｑ５をさらに含んでいる。
ＰＭＯＳＦＥＴ（Ｑ５）のゲートには、プリチャージ信
号／ＰＲが入力される。ＰＭＯＳＦＥＴ（Ｑ５）のソー
スは電源Ｖｃｃに接続されている。ＰＭＯＳＦＥＴ（Ｑ
５）のドレインと接地との間に、４組のチャンネルＭＯ
Ｓ電界効果トランジスタ（ＮＭＯＳＦＥＴ）Ｑ１〜Ｑ４
とヒューズＦ１〜Ｆ４とが並列に挿入されている。
【００１２】最初は、プリチャージ信号／ＰＲは”Ｌ”
である。その結果、ＰＭＯＳＦＥＴ（Ｑ５）はオン状態
となるため、出力ＯＵＴｊは”Ｈ”にプリチャージされ
る。冗長メモリを使用しない場合には、すべてのヒュー
ズＦ１〜Ｆ４が切断される。従って、プリチャージ信号
／ＰＲが”Ｈ”に反転した後、出力ＯＵＴｊは常に”
Ｈ”となる。ＮＭＯＳＦＥＴＱ１〜Ｑ４のすべてが非導
通であるため、どのアドレスプリデコード信号が”Ｈ”
になっても出力ＯＵＴｊにプリチャージされた電荷が放
電されないからである。欠陥メモリを冗長メモリに置き
換える場合には、ヒューズＦ１〜Ｆ４のうち欠陥メモリ
のアドレスに対応する１つのヒューズのみが切断されず
に残る。そのヒューズと直列に接続されたＮＭＯＳＦＥ
Ｔのゲートに活性化されたアドレスプリデコード信号が
入力された場合にのみ、出力ＯＵＴｊにプリチャージさ
れた電荷が放電される。その結果、出力ＯＵＴは”Ｌ”
になる。例えば、ヒューズＦ４だけが切断されずに残っ
た場合には、Ａｊ−１＝Ａｊ＝１の時のみ出力ＯＵＴｊ
が”Ｌ”になる。
である。その結果、ＰＭＯＳＦＥＴ（Ｑ５）はオン状態
となるため、出力ＯＵＴｊは”Ｈ”にプリチャージされ
る。冗長メモリを使用しない場合には、すべてのヒュー
ズＦ１〜Ｆ４が切断される。従って、プリチャージ信号
／ＰＲが”Ｈ”に反転した後、出力ＯＵＴｊは常に”
Ｈ”となる。ＮＭＯＳＦＥＴＱ１〜Ｑ４のすべてが非導
通であるため、どのアドレスプリデコード信号が”Ｈ”
になっても出力ＯＵＴｊにプリチャージされた電荷が放
電されないからである。欠陥メモリを冗長メモリに置き
換える場合には、ヒューズＦ１〜Ｆ４のうち欠陥メモリ
のアドレスに対応する１つのヒューズのみが切断されず
に残る。そのヒューズと直列に接続されたＮＭＯＳＦＥ
Ｔのゲートに活性化されたアドレスプリデコード信号が
入力された場合にのみ、出力ＯＵＴｊにプリチャージさ
れた電荷が放電される。その結果、出力ＯＵＴは”Ｌ”
になる。例えば、ヒューズＦ４だけが切断されずに残っ
た場合には、Ａｊ−１＝Ａｊ＝１の時のみ出力ＯＵＴｊ
が”Ｌ”になる。
【００１３】複数の冗長プリデコーダ３０２０からの出
力ＯＵＴｊ（ｊ＝１〜ｎ）は、ＮＡＮＤ素子３０３０に
入力される。ＮＡＮＤ素子３０３０は、出力ＯＵＴｊに
応じて信号ＲＥを出力する。信号ＲＥは、不良メモリア
レイのデコーダと冗長メモリアレイの冗長デコーダとの
うちいずれを活性化すべきかを決定するために使用され
る。複数の冗長プリデコーダ３０２０からの出力ＯＵＴ
ｊが全て”Ｌ”である場合に、信号ＲＥは”Ｈ”とな
り、その他の場合に信号ＲＥは”Ｌ”となる。信号ＲＥ
が”Ｈ”であることは、不良メモリアレイにアクセスす
る行デコーダ（または列デコーダ）を不活性にし、冗長
メモリアレイにアクセスする冗長行デコーダ（または冗
長列デコーダ）を活性にすることを示す。信号ＲＥが”
Ｌ”であることは、不良メモリアレイにアクセスする行
デコーダ（または列デコーダ）を活性にし、冗長行デコ
ーダ（冗長列デコーダ）を不活性にすることを示す。こ
れにより、不良メモリアレイが冗長メモリアレイに置き
換えられる。その後は、冗長メモリアレイに対して不良
メモリアレイに対してと同様の読みだし動作が行われ
る。
力ＯＵＴｊ（ｊ＝１〜ｎ）は、ＮＡＮＤ素子３０３０に
入力される。ＮＡＮＤ素子３０３０は、出力ＯＵＴｊに
応じて信号ＲＥを出力する。信号ＲＥは、不良メモリア
レイのデコーダと冗長メモリアレイの冗長デコーダとの
うちいずれを活性化すべきかを決定するために使用され
る。複数の冗長プリデコーダ３０２０からの出力ＯＵＴ
ｊが全て”Ｌ”である場合に、信号ＲＥは”Ｈ”とな
り、その他の場合に信号ＲＥは”Ｌ”となる。信号ＲＥ
が”Ｈ”であることは、不良メモリアレイにアクセスす
る行デコーダ（または列デコーダ）を不活性にし、冗長
メモリアレイにアクセスする冗長行デコーダ（または冗
長列デコーダ）を活性にすることを示す。信号ＲＥが”
Ｌ”であることは、不良メモリアレイにアクセスする行
デコーダ（または列デコーダ）を活性にし、冗長行デコ
ーダ（冗長列デコーダ）を不活性にすることを示す。こ
れにより、不良メモリアレイが冗長メモリアレイに置き
換えられる。その後は、冗長メモリアレイに対して不良
メモリアレイに対してと同様の読みだし動作が行われ
る。
【００１４】図３１は、従来の冗長置換設定回路３１０
０の構成例を示す。冗長置換設定回路３１００は、図３
０に示される冗長置換設定回路３０００とは異なる構成
を有している。
０の構成例を示す。冗長置換設定回路３１００は、図３
０に示される冗長置換設定回路３０００とは異なる構成
を有している。
【００１５】冗長置換設定回路３１００は、複数の冗長
プリデコーダ３１２１を有している。冗長プリデコーダ
３１２１のそれぞれは、２ビットのアドレスビット対／
Ａｊ・／Ａｊ−１、／Ａｊ・Ａｊ−１、Ａｊ・／Ａｊ−
１、Ａｊ・Ａｊ−１のうち１つをヒューズの切断によっ
て選択する回路である。
プリデコーダ３１２１を有している。冗長プリデコーダ
３１２１のそれぞれは、２ビットのアドレスビット対／
Ａｊ・／Ａｊ−１、／Ａｊ・Ａｊ−１、Ａｊ・／Ａｊ−
１、Ａｊ・Ａｊ−１のうち１つをヒューズの切断によっ
て選択する回路である。
【００１６】冗長プリデコーダ３１２１は、ＮＭＯＳＦ
ＥＴとＰＭＯＳＦＥＴとが並列に接続されたトランスフ
ァゲートＴ１〜Ｔ４とヒューズＦ１〜Ｆ４を含んでい
る。トランスファゲートＴ１〜Ｔ４とヒューズＦ１〜Ｆ
４とは直列に接続される。トランスファゲートＴ１〜Ｔ
４のそれぞれのＮＭＯＳＦＥＴのゲートには、プリチャ
ージ信号／ＰＲが入力される。トランスファゲートＴ１
〜Ｔ４のそれぞれのＰＭＯＳＦＥＴのゲートには、プリ
チャージ信号／ＰＲの反転信号が入力される。
ＥＴとＰＭＯＳＦＥＴとが並列に接続されたトランスフ
ァゲートＴ１〜Ｔ４とヒューズＦ１〜Ｆ４を含んでい
る。トランスファゲートＴ１〜Ｔ４とヒューズＦ１〜Ｆ
４とは直列に接続される。トランスファゲートＴ１〜Ｔ
４のそれぞれのＮＭＯＳＦＥＴのゲートには、プリチャ
ージ信号／ＰＲが入力される。トランスファゲートＴ１
〜Ｔ４のそれぞれのＰＭＯＳＦＥＴのゲートには、プリ
チャージ信号／ＰＲの反転信号が入力される。
【００１７】アドレスプリデコード信号とプルダウンＮ
ＭＯＳＦＥＴＱ６との間に、４組のトランスファゲート
Ｔ１〜Ｔ４とヒューズＦ１〜Ｆ４とが並列に挿入されて
いる。
ＭＯＳＦＥＴＱ６との間に、４組のトランスファゲート
Ｔ１〜Ｔ４とヒューズＦ１〜Ｆ４とが並列に挿入されて
いる。
【００１８】最初は、プリチャージ信号／ＰＲは”Ｌ”
である。その結果、トランスファゲートＴ１〜Ｔ４のそ
れぞれは非導通であるため、出力ＯＵＴｊは”Ｌ”であ
る。冗長メモリを使用しない場合には、すべてのヒュー
ズＦ１〜Ｆ４が切断される。従って、プリチャージ信号
／ＰＲが”Ｈ”に反転した後、出力ＯＵＴｊは”Ｌ”の
ままである。すべてのヒューズＦ１〜Ｆ４が切断されて
いるため、どのアドレスプリデコード信号が”Ｈ”にな
ってもそのアドレスデコード信号が出力ＯＵＴｊに伝達
されないからである。欠陥メモリを冗長メモリに置き換
える場合には、ヒューズＦ１〜Ｆ４のうち欠陥メモリの
アドレスに対応する１つのヒューズのみが切断されずに
残る。そのヒューズと直列に接続されたトランスファゲ
ートに活性化されたアドレスプリデコード信号が入力さ
れた場合にのみ、出力ＯＵＴｊは”Ｈ”になる。例え
ば、ヒューズＦ４だけが切断されずに残った場合には、
Ａｊ−１＝Ａｊ＝１の時のみ出力ＯＵＴｊが”Ｈ”にな
る。
である。その結果、トランスファゲートＴ１〜Ｔ４のそ
れぞれは非導通であるため、出力ＯＵＴｊは”Ｌ”であ
る。冗長メモリを使用しない場合には、すべてのヒュー
ズＦ１〜Ｆ４が切断される。従って、プリチャージ信号
／ＰＲが”Ｈ”に反転した後、出力ＯＵＴｊは”Ｌ”の
ままである。すべてのヒューズＦ１〜Ｆ４が切断されて
いるため、どのアドレスプリデコード信号が”Ｈ”にな
ってもそのアドレスデコード信号が出力ＯＵＴｊに伝達
されないからである。欠陥メモリを冗長メモリに置き換
える場合には、ヒューズＦ１〜Ｆ４のうち欠陥メモリの
アドレスに対応する１つのヒューズのみが切断されずに
残る。そのヒューズと直列に接続されたトランスファゲ
ートに活性化されたアドレスプリデコード信号が入力さ
れた場合にのみ、出力ＯＵＴｊは”Ｈ”になる。例え
ば、ヒューズＦ４だけが切断されずに残った場合には、
Ａｊ−１＝Ａｊ＝１の時のみ出力ＯＵＴｊが”Ｈ”にな
る。
【００１９】複数の冗長プリデコーダ３１２１からの出
力ＯＵＴｊ（ｊ＝１〜ｎ）は、ＮＡＮＤ素子３１３０に
入力される。ＮＡＮＤ素子３１３０は、出力ＯＵＴｊに
応じて信号／ＲＥを出力する。信号／ＲＥは、不良メモ
リアレイのデコーダと冗長メモリアレイの冗長デコーダ
とのうちいずれを活性化すべきかを決定するために使用
される。複数の冗長プリデコーダ３１２１からの出力Ｏ
ＵＴｊが全て”Ｈ”である場合に、信号／ＲＥは”Ｌ”
となり、その他の場合に信号／ＲＥは”Ｈ”となる。
力ＯＵＴｊ（ｊ＝１〜ｎ）は、ＮＡＮＤ素子３１３０に
入力される。ＮＡＮＤ素子３１３０は、出力ＯＵＴｊに
応じて信号／ＲＥを出力する。信号／ＲＥは、不良メモ
リアレイのデコーダと冗長メモリアレイの冗長デコーダ
とのうちいずれを活性化すべきかを決定するために使用
される。複数の冗長プリデコーダ３１２１からの出力Ｏ
ＵＴｊが全て”Ｈ”である場合に、信号／ＲＥは”Ｌ”
となり、その他の場合に信号／ＲＥは”Ｈ”となる。
【００２０】次に、従来のテストフローと冗長置換方法
について、図３３にしたがって説明する。まず、プリテ
ストを行い、メモリーに不良がないかどうか判定し、良
品と不良品を選別する。不良品は、冗長救済可能品と不
能品とに分けられ、冗長救済可能品は冗長置換アドレス
に対応した冗長プリデコーダのヒューズを切断する。最
後に、ホストテストで不良がないか再判定し、冗長救済
可能品が冗長置換されて良品になっていることを確認す
る。
について、図３３にしたがって説明する。まず、プリテ
ストを行い、メモリーに不良がないかどうか判定し、良
品と不良品を選別する。不良品は、冗長救済可能品と不
能品とに分けられ、冗長救済可能品は冗長置換アドレス
に対応した冗長プリデコーダのヒューズを切断する。最
後に、ホストテストで不良がないか再判定し、冗長救済
可能品が冗長置換されて良品になっていることを確認す
る。
【００２１】上述したように、従来の技術によれば、ヒ
ューズを切断することによって、物理的に回路変更を行
い、不良記憶素子又は不良記憶素子群の救済を行ってい
る。
ューズを切断することによって、物理的に回路変更を行
い、不良記憶素子又は不良記憶素子群の救済を行ってい
る。
【００２２】また、ヒューズ切断による冗長救済方式が
有する課題を解決する手段として、内容アドレスメモリ
方式が提案されている（特開平２−２７８６００参
照）。
有する課題を解決する手段として、内容アドレスメモリ
方式が提案されている（特開平２−２７８６００参
照）。
【００２３】以下、図３４を用いて動作の説明を行う。
【００２４】図３４のＥＰＲＯＭ冗長ＣＡＭセル回路
は、ＥＰＲＯＭセル３４１１，３４１２とトランジスタ
３４２１，３４２２を介して相互接続されている負荷ト
ランジスタ３４３１，３４３２と、ＥＰＲＯＭセル３４
１１，３４１２へのプログラム時にＯＮするトランジス
タ３４４１，３４４２とワードラインＷＬにより選択さ
れるスイッチトランジスタ３４５１〜３４５４から構成
される。
は、ＥＰＲＯＭセル３４１１，３４１２とトランジスタ
３４２１，３４２２を介して相互接続されている負荷ト
ランジスタ３４３１，３４３２と、ＥＰＲＯＭセル３４
１１，３４１２へのプログラム時にＯＮするトランジス
タ３４４１，３４４２とワードラインＷＬにより選択さ
れるスイッチトランジスタ３４５１〜３４５４から構成
される。
【００２５】ここでＥＰＲＯＭセル３４１１への情報書
き込みは、プログラミング信号ＰＲＯＧによりトランジ
スタ３４４１をＯＮするとともに、ワードラインＷＬ
１，ＷＬ２がスイッチトランジスタ３４５１，３４５２
をＯＮすることにより行われる。また、ＥＰＲＯＭセル
３４１２への情報書き込み対しても、プログラミング信
号ＰＲＯＧによりトランジスタ３４４２をＯＮするとと
もに、ワードラインＷＬ３，ＷＬ４がスイッチトランジ
スタ３４５３，３４５４をＯＮすることにより行われ
る。尚、ＥＰＲＯＭセルはいずれか一方のみプログラム
されるため閾値が上昇し、他方は消去状態を維持する。
よって、ＥＰＲＯＭセル３４１１に対してプログラムが
実施され、ＥＰＲＯＭセル３４１２が消去状態を維持す
るとき、負荷トランジスタ３４３１，３４３２はそれぞ
れＯＮ，ＯＦＦするため、ＯＵＴよりＬＯＷレベルが出
力される。外部より入力されたアドレスがＥＰＲＯＭ冗
長ＣＡＭセル回路に記憶された情報と一致するとき、冗
長アレイが選択される。
き込みは、プログラミング信号ＰＲＯＧによりトランジ
スタ３４４１をＯＮするとともに、ワードラインＷＬ
１，ＷＬ２がスイッチトランジスタ３４５１，３４５２
をＯＮすることにより行われる。また、ＥＰＲＯＭセル
３４１２への情報書き込み対しても、プログラミング信
号ＰＲＯＧによりトランジスタ３４４２をＯＮするとと
もに、ワードラインＷＬ３，ＷＬ４がスイッチトランジ
スタ３４５３，３４５４をＯＮすることにより行われ
る。尚、ＥＰＲＯＭセルはいずれか一方のみプログラム
されるため閾値が上昇し、他方は消去状態を維持する。
よって、ＥＰＲＯＭセル３４１１に対してプログラムが
実施され、ＥＰＲＯＭセル３４１２が消去状態を維持す
るとき、負荷トランジスタ３４３１，３４３２はそれぞ
れＯＮ，ＯＦＦするため、ＯＵＴよりＬＯＷレベルが出
力される。外部より入力されたアドレスがＥＰＲＯＭ冗
長ＣＡＭセル回路に記憶された情報と一致するとき、冗
長アレイが選択される。
【００２６】
【発明が解決しようとする課題】ヒューズを切断するこ
とにより冗長救済を行う従来の冗長救済回路は、置換す
べきアドレス情報を記憶する素子としてヒューズを使用
し、ヒューズが物理的に切断されているか否かに応じて
不良アドレスを記憶する。しかし、ヒューズを切断する
といった物理的な手段で不良記憶素子の救済を行う場合
には、以下に示すような問題があった。
とにより冗長救済を行う従来の冗長救済回路は、置換す
べきアドレス情報を記憶する素子としてヒューズを使用
し、ヒューズが物理的に切断されているか否かに応じて
不良アドレスを記憶する。しかし、ヒューズを切断する
といった物理的な手段で不良記憶素子の救済を行う場合
には、以下に示すような問題があった。
【００２７】１）半導体回路検査工程においてヒューズ
を切断する工程が必要であり、且つ、ヒューズを切断す
る装置（レーザートリマー等）が必要となる。
を切断する工程が必要であり、且つ、ヒューズを切断す
る装置（レーザートリマー等）が必要となる。
【００２８】２）ヒューズを切断するときにチップにダ
メージを与える。
メージを与える。
【００２９】３）ヒューズの切れ残りやアライメントず
れによる切断ミスが発生する。
れによる切断ミスが発生する。
【００３０】４）比較的テスト条件の緩いウエハテスト
の条件下での不良モードしか救済できず、パッケージン
グ後バーンイン等で発生した不良を救済できない。
の条件下での不良モードしか救済できず、パッケージン
グ後バーンイン等で発生した不良を救済できない。
【００３１】また、特開平２−２３９５００号公報に記
載される回路の場合、パッケージング後不良と判断され
たメモリセルに対応するアドレスを記憶する手段として
ＥＰＲＯＭ等のフローティングゲートを有する不揮発性
半導体記憶装置を使用するため、ＥＰＲＯＭにデータを
書き込むために電源電圧を昇圧させる必要があり、半導
体記憶装置に昇圧回路を内蔵する必要が生じる。特開平
４−１３２０９２号公報に記載される回路において、不
良と判断されたメモリセルに対応するアドレスを記憶す
る手段としてＥＰＲＯＭ等のフローティングゲートを有
する不揮発性半導体記憶装置を使用する場合も同様であ
る。
載される回路の場合、パッケージング後不良と判断され
たメモリセルに対応するアドレスを記憶する手段として
ＥＰＲＯＭ等のフローティングゲートを有する不揮発性
半導体記憶装置を使用するため、ＥＰＲＯＭにデータを
書き込むために電源電圧を昇圧させる必要があり、半導
体記憶装置に昇圧回路を内蔵する必要が生じる。特開平
４−１３２０９２号公報に記載される回路において、不
良と判断されたメモリセルに対応するアドレスを記憶す
る手段としてＥＰＲＯＭ等のフローティングゲートを有
する不揮発性半導体記憶装置を使用する場合も同様であ
る。
【００３２】また、図３３に示したテストフローでは、
プリテストの後不良メモリに対し、別途ヒューズ切断の
工程が必要になり、その後ポストテストで良品の確認が
行なわれる為、これによって次の問題が生ずる。
プリテストの後不良メモリに対し、別途ヒューズ切断の
工程が必要になり、その後ポストテストで良品の確認が
行なわれる為、これによって次の問題が生ずる。
【００３３】１）単一試験装置を用いた単一工程で行な
えないため、時間がかかる。
えないため、時間がかかる。
【００３４】２）ヒューズを切断するためのレーザトリ
マ等の装置が必要になり、コスト高となる。
マ等の装置が必要になり、コスト高となる。
【００３５】３）ヒューズ切断工程でのチップダメー
ジ、不純物イオンの注入が起こる。
ジ、不純物イオンの注入が起こる。
【００３６】４）ヒューズ切れ残りによる不良発生、ヒ
ューズ切断ミスによる不良発生が起こる。
ューズ切断ミスによる不良発生が起こる。
【００３７】また、特開平２−２７８６００号公報に記
載される回路の場合、パッケージング後不良と判断され
たメモリセルに対応するアドレスを記憶する手段として
ＥＰＲＯＭ等のフローティングゲートを有する不揮発性
半導体記憶装置を使用するため、ＥＰＲＯＭにデータを
書き込むために電源電圧を昇圧させる必要が生じる。こ
のため、Ｖｃｃ電源をもとに駆動およびアクセスされる
揮発性情報記憶装置および不揮発性情報記憶装置におい
て昇圧回路を内蔵する必要が生じる。
載される回路の場合、パッケージング後不良と判断され
たメモリセルに対応するアドレスを記憶する手段として
ＥＰＲＯＭ等のフローティングゲートを有する不揮発性
半導体記憶装置を使用するため、ＥＰＲＯＭにデータを
書き込むために電源電圧を昇圧させる必要が生じる。こ
のため、Ｖｃｃ電源をもとに駆動およびアクセスされる
揮発性情報記憶装置および不揮発性情報記憶装置におい
て昇圧回路を内蔵する必要が生じる。
【００３８】本発明は、上記問題を解決するため、物理
的手段によって冗長救済を行わず、電気的手断によって
冗長救済を行うことができる冗長救済回路を提供するこ
とを目的としている。また、本発明は、ロジック電源の
みで書き込み／消去が可能であり、半導体記憶装置に昇
圧回路を内蔵することを必要としない冗長救済回路を提
供することを目的としている。
的手段によって冗長救済を行わず、電気的手断によって
冗長救済を行うことができる冗長救済回路を提供するこ
とを目的としている。また、本発明は、ロジック電源の
みで書き込み／消去が可能であり、半導体記憶装置に昇
圧回路を内蔵することを必要としない冗長救済回路を提
供することを目的としている。
【００３９】
【課題を解決するための手段】本発明の冗長救済回路
は、救済アドレスを記憶する第１強誘電体記憶素子と冗
長イネーブル信号を記憶する第２強誘電体記憶素子とを
含む記憶手段と、該救済アドレスを該第１強誘電体記憶
素子に書き込み、該冗長イネーブル信号を該第２強誘電
体記憶素子に書き込む書き込み手段と、該救済アドレス
を該第１強誘電体記憶素子から読み出し、該冗長イネー
ブル信号を該第２強誘電体記憶素子から読み出す読み出
し手段と、外部アドレスと該読み出し手段によって読み
出された該救済アドレスとを比較して、該比較結果と該
読み出し手段によって読み出された該冗長イネーブル信
号とに応じて該外部アドレスに対応する記憶素子と冗長
用記憶素子とを切り換える冗長デコーダ手段とを備えて
おり、これにより、上記目的が達成される。
は、救済アドレスを記憶する第１強誘電体記憶素子と冗
長イネーブル信号を記憶する第２強誘電体記憶素子とを
含む記憶手段と、該救済アドレスを該第１強誘電体記憶
素子に書き込み、該冗長イネーブル信号を該第２強誘電
体記憶素子に書き込む書き込み手段と、該救済アドレス
を該第１強誘電体記憶素子から読み出し、該冗長イネー
ブル信号を該第２強誘電体記憶素子から読み出す読み出
し手段と、外部アドレスと該読み出し手段によって読み
出された該救済アドレスとを比較して、該比較結果と該
読み出し手段によって読み出された該冗長イネーブル信
号とに応じて該外部アドレスに対応する記憶素子と冗長
用記憶素子とを切り換える冗長デコーダ手段とを備えて
おり、これにより、上記目的が達成される。
【００４０】前記冗長記憶回路は、前記読み出し手段に
よって読み出された前記救済アドレスと前記冗長イネー
ブル信号とを保持する保持手段をさらに備えており、前
記冗長デコーダ手段は、前記外部アドレスと該保持手段
によって保持された該救済アドレスとを比較して、該比
較結果と該保持手段によって保持された該冗長イネーブ
ル信号とに応じて該外部アドレスに対応する記憶素子と
冗長用記憶素子とを切り換えてもよい。
よって読み出された前記救済アドレスと前記冗長イネー
ブル信号とを保持する保持手段をさらに備えており、前
記冗長デコーダ手段は、前記外部アドレスと該保持手段
によって保持された該救済アドレスとを比較して、該比
較結果と該保持手段によって保持された該冗長イネーブ
ル信号とに応じて該外部アドレスに対応する記憶素子と
冗長用記憶素子とを切り換えてもよい。
【００４１】前記読み出し手段による前記救済アドレス
と前記冗長イネーブル信号の読み出しは電源投入時に１
回だけ行わてもよい。
と前記冗長イネーブル信号の読み出しは電源投入時に１
回だけ行わてもよい。
【００４２】前記第１及び第２強誘電体記憶素子のそれ
ぞれは、ＭＦＳ−ＦＥＴを含んでいてもよい。
ぞれは、ＭＦＳ−ＦＥＴを含んでいてもよい。
【００４３】前記第１及び第２強誘電体記憶素子のそれ
ぞれは、強誘電体キャパシタを含んでいてもよい。
ぞれは、強誘電体キャパシタを含んでいてもよい。
【００４４】前記第１及び第２強誘電体記憶素子のそれ
ぞれは、ＮＤＲＯトランジスタを含んでいてもよい。
ぞれは、ＮＤＲＯトランジスタを含んでいてもよい。
【００４５】前記第１及び第２強誘電体記憶素子のそれ
ぞれは、直列に接続された第１ＮＤＲＯトランジスタと
第２ＮＤＲＯトランジスタとを含んでおり、該第１強誘
電体記憶素子は、該第１ＮＤＲＯトランジスタの抵抗値
と該第２ＮＤＲＯトランジスタの抵抗値との比に応じて
前記救済アドレスを記憶し、該第２強誘電体記憶素子
は、該第１ＮＤＲＯトランジスタの抵抗値と該第２ＮＤ
ＲＯトランジスタの抵抗値との比に応じて前記冗長イネ
ーブル信号を記憶してもよい。
ぞれは、直列に接続された第１ＮＤＲＯトランジスタと
第２ＮＤＲＯトランジスタとを含んでおり、該第１強誘
電体記憶素子は、該第１ＮＤＲＯトランジスタの抵抗値
と該第２ＮＤＲＯトランジスタの抵抗値との比に応じて
前記救済アドレスを記憶し、該第２強誘電体記憶素子
は、該第１ＮＤＲＯトランジスタの抵抗値と該第２ＮＤ
ＲＯトランジスタの抵抗値との比に応じて前記冗長イネ
ーブル信号を記憶してもよい。
【００４６】本発明の冗長救済回路によれば、電源投入
後、あるアドレスが選択された時、読み出し手段によっ
て記憶手段に予め記憶されている救済アドレスと冗長イ
ネーブル信号が読み出される。冗長デコーダによって救
済アドレスの値と選択されたアドレスの値とが比較され
る。救済アドレスの値と選択されたアドレスの値とが一
致した場合は、冗長デコーダによって、選択されたアド
レスに対応する主記憶素子又は主記憶素子群が非活性化
され、冗長用記憶素子又は冗長用記憶素子群が活性化さ
れる。救済アドレスの値と選択されたアドレスの値とが
一致しない場合は、冗長デコーダによって、選択された
アドレスに対応する主記憶素子又は主記憶素子群が活性
化され、冗長用記憶素子又は冗長用記憶素子群が非活性
化される。このようにして、選択されたアドレスに対応
する主記憶素子又は主記憶素子群と冗長用記憶素子又は
冗長用記憶素子群とが切り換えられる。
後、あるアドレスが選択された時、読み出し手段によっ
て記憶手段に予め記憶されている救済アドレスと冗長イ
ネーブル信号が読み出される。冗長デコーダによって救
済アドレスの値と選択されたアドレスの値とが比較され
る。救済アドレスの値と選択されたアドレスの値とが一
致した場合は、冗長デコーダによって、選択されたアド
レスに対応する主記憶素子又は主記憶素子群が非活性化
され、冗長用記憶素子又は冗長用記憶素子群が活性化さ
れる。救済アドレスの値と選択されたアドレスの値とが
一致しない場合は、冗長デコーダによって、選択された
アドレスに対応する主記憶素子又は主記憶素子群が活性
化され、冗長用記憶素子又は冗長用記憶素子群が非活性
化される。このようにして、選択されたアドレスに対応
する主記憶素子又は主記憶素子群と冗長用記憶素子又は
冗長用記憶素子群とが切り換えられる。
【００４７】このような冗長救済によれば、不良アドレ
スの冗長救済を全て電気的な手段によって行うため、チ
ップにダメージを与えることなく、また、レーザートリ
マーによるヒューズの切断ミス等の不慮の事態を招くこ
となく不良アドレスの冗長救済を行うことができる。
スの冗長救済を全て電気的な手段によって行うため、チ
ップにダメージを与えることなく、また、レーザートリ
マーによるヒューズの切断ミス等の不慮の事態を招くこ
となく不良アドレスの冗長救済を行うことができる。
【００４８】本発明の他の冗長救済回路によれば、電源
投入時に、読み出し手段によって記憶手段に予め記憶さ
れている救済アドレスと冗長イネーブル信号とが読み出
される。読み出された救済アドレスと冗長イネーブル信
号とは保持手段に保持される。電源投入後、あるアドレ
スが選択された時、冗長デコーダによって保持手段に保
持されている救済アドレスの値と選択されたアドレスの
値とが比較される。救済アドレスの値と選択されたアド
レスの値とが一致した場合は、冗長デコーダによって、
選択されたアドレスに対応する主記憶素子又は主記憶素
子群が非活性化され、冗長用記憶素子又は冗長用記憶素
子群が活性化される。救済アドレスの値と選択されたア
ドレスの値とが一致しない場合は、冗長デコーダによっ
て、選択されたアドレスに対応する主記憶素子又は主記
憶素子群が活性化され、冗長用記憶素子又は冗長用記憶
素子群が非活性化される。このようにして、選択された
アドレスに対応する主記憶素子又は主記憶素子群と冗長
用記憶素子又は冗長用記憶素子群とが切り換えられる。
投入時に、読み出し手段によって記憶手段に予め記憶さ
れている救済アドレスと冗長イネーブル信号とが読み出
される。読み出された救済アドレスと冗長イネーブル信
号とは保持手段に保持される。電源投入後、あるアドレ
スが選択された時、冗長デコーダによって保持手段に保
持されている救済アドレスの値と選択されたアドレスの
値とが比較される。救済アドレスの値と選択されたアド
レスの値とが一致した場合は、冗長デコーダによって、
選択されたアドレスに対応する主記憶素子又は主記憶素
子群が非活性化され、冗長用記憶素子又は冗長用記憶素
子群が活性化される。救済アドレスの値と選択されたア
ドレスの値とが一致しない場合は、冗長デコーダによっ
て、選択されたアドレスに対応する主記憶素子又は主記
憶素子群が活性化され、冗長用記憶素子又は冗長用記憶
素子群が非活性化される。このようにして、選択された
アドレスに対応する主記憶素子又は主記憶素子群と冗長
用記憶素子又は冗長用記憶素子群とが切り換えられる。
【００４９】このような冗長救済によれば、不良アドレ
スの冗長救済を全て電気的な手段によって行うため、チ
ップにダメージを与えることなく、また、レーザートリ
マーによるヒューズの切断ミス等の不慮の事態を招くこ
となく不良アドレスの冗長救済を行うことができる。さ
らに、アドレスが選択される度に救済アドレスを記憶手
段から読み出す必要がないため、アクセスタイムに影響
を及ぼさず、消費電力も低減される。
スの冗長救済を全て電気的な手段によって行うため、チ
ップにダメージを与えることなく、また、レーザートリ
マーによるヒューズの切断ミス等の不慮の事態を招くこ
となく不良アドレスの冗長救済を行うことができる。さ
らに、アドレスが選択される度に救済アドレスを記憶手
段から読み出す必要がないため、アクセスタイムに影響
を及ぼさず、消費電力も低減される。
【００５０】本発明の他の冗長救済回路は、メモリアレ
イと冗長メモリアレイとを含む半導体記憶装置におい
て、該メモリアレイに対するアクセスを該冗長メモリア
レイに対するアクセスに置換することにより、該メモリ
アレイの欠陥を救済する冗長救済回路であって、アドレ
スプリデコード信号に応答して、該メモリアレイに対す
るアクセスと該冗長メモリアレイに対するアクセスのう
ちの一方を活性化する活性化信号を出力する冗長置換設
定手段と、該アドレスプリデコード信号と該活性化信号
とを受け取り、該活性化信号が活性化状態である場合
に、該アドレスプリデコード信号に応じて、該冗長メモ
リアレイをアクセスする冗長デコード手段とを備えてお
り、該冗長置換設定手段は、導通状態と非導通状態のう
ち一方を初期設定された複数の強誘電体ゲート電界効果
トランジスタを有しており、導通状態に初期設定された
強誘電体ゲート電界効果トランジスタは、該アドレスプ
リデコード信号のうち置換すべきアドレス部分に対応づ
けられている。これにより、上記目的が達成される。
イと冗長メモリアレイとを含む半導体記憶装置におい
て、該メモリアレイに対するアクセスを該冗長メモリア
レイに対するアクセスに置換することにより、該メモリ
アレイの欠陥を救済する冗長救済回路であって、アドレ
スプリデコード信号に応答して、該メモリアレイに対す
るアクセスと該冗長メモリアレイに対するアクセスのう
ちの一方を活性化する活性化信号を出力する冗長置換設
定手段と、該アドレスプリデコード信号と該活性化信号
とを受け取り、該活性化信号が活性化状態である場合
に、該アドレスプリデコード信号に応じて、該冗長メモ
リアレイをアクセスする冗長デコード手段とを備えてお
り、該冗長置換設定手段は、導通状態と非導通状態のう
ち一方を初期設定された複数の強誘電体ゲート電界効果
トランジスタを有しており、導通状態に初期設定された
強誘電体ゲート電界効果トランジスタは、該アドレスプ
リデコード信号のうち置換すべきアドレス部分に対応づ
けられている。これにより、上記目的が達成される。
【００５１】前記複数の強誘電体ゲート電界効果トラン
ジスタのそれぞれはＰ型の強誘電体ゲート電界効果トラ
ンジスタであり、該Ｐ型の強誘電体ゲート電界効果トラ
ンジスタのゲートに接地電圧を印加することにより、該
Ｐ型の強誘電体ゲート電界効果トランジスタの状態は導
通状態に初期設定され、該Ｐ型の強誘電体ゲート電界効
果トランジスタのゲートに電源電圧を印加することによ
り、該Ｐ型の強誘電体ゲート電界効果トランジスタの状
態は非導通状態に初期設定されるようにしてもよい。
ジスタのそれぞれはＰ型の強誘電体ゲート電界効果トラ
ンジスタであり、該Ｐ型の強誘電体ゲート電界効果トラ
ンジスタのゲートに接地電圧を印加することにより、該
Ｐ型の強誘電体ゲート電界効果トランジスタの状態は導
通状態に初期設定され、該Ｐ型の強誘電体ゲート電界効
果トランジスタのゲートに電源電圧を印加することによ
り、該Ｐ型の強誘電体ゲート電界効果トランジスタの状
態は非導通状態に初期設定されるようにしてもよい。
【００５２】前記複数の強誘電体ゲート電界効果トラン
ジスタのそれぞれはＮ型の強誘電体ゲート電界効果トラ
ンジスタであり、該Ｎ型の強誘電体ゲート電界効果トラ
ンジスタのゲートに電源電圧を印加することにより、該
Ｎ型の強誘電体ゲート電界効果トランジスタの状態は導
通状態に初期設定され、該Ｎ型の強誘電体ゲート電界効
果トランジスタのゲートに接地電圧を印加することによ
り、該Ｎ型の強誘電体ゲート電界効果トランジスタの状
態は非導通状態に初期設定されるようにしてもよい。
ジスタのそれぞれはＮ型の強誘電体ゲート電界効果トラ
ンジスタであり、該Ｎ型の強誘電体ゲート電界効果トラ
ンジスタのゲートに電源電圧を印加することにより、該
Ｎ型の強誘電体ゲート電界効果トランジスタの状態は導
通状態に初期設定され、該Ｎ型の強誘電体ゲート電界効
果トランジスタのゲートに接地電圧を印加することによ
り、該Ｎ型の強誘電体ゲート電界効果トランジスタの状
態は非導通状態に初期設定されるようにしてもよい。
【００５３】前記冗長置換設定手段は、前記複数の強誘
電体ゲート電界効果トランジスタに直列に接続され、そ
れのゲートにアドレスプリデコード信号が入力される複
数の第１トランジスタと、それのゲートにプリチャージ
信号が入力される第２トランジスタとを備えており、電
源電圧に接続された該第２トランジスタと接地との間
に、前記複数の強誘電体ゲート電界効果トランジスタと
該複数の第１トランジスタとが並列に挿入されていても
よい。
電体ゲート電界効果トランジスタに直列に接続され、そ
れのゲートにアドレスプリデコード信号が入力される複
数の第１トランジスタと、それのゲートにプリチャージ
信号が入力される第２トランジスタとを備えており、電
源電圧に接続された該第２トランジスタと接地との間
に、前記複数の強誘電体ゲート電界効果トランジスタと
該複数の第１トランジスタとが並列に挿入されていても
よい。
【００５４】前記冗長置換設定手段は、前記複数の強誘
電体ゲート電界効果トランジスタに直列に接続され、プ
リチャージ信号と該プリチャージ信号の反転信号とが入
力される複数のトランスファゲートと、プルダウントラ
ンジスタとを備えており、前記アドレスプリデコード信
号と該プルダウントランジスタとの間に、前記複数の強
誘電体ゲート電界効果トランジスタと該複数のトランス
ファゲートとが並列に挿入されていてもよい。
電体ゲート電界効果トランジスタに直列に接続され、プ
リチャージ信号と該プリチャージ信号の反転信号とが入
力される複数のトランスファゲートと、プルダウントラ
ンジスタとを備えており、前記アドレスプリデコード信
号と該プルダウントランジスタとの間に、前記複数の強
誘電体ゲート電界効果トランジスタと該複数のトランス
ファゲートとが並列に挿入されていてもよい。
【００５５】以下、強誘電体ゲート電界効果トランジス
タ（強誘電体ゲートＦＥＴ）を含む冗長救済回路の作用
について説明する。
タ（強誘電体ゲートＦＥＴ）を含む冗長救済回路の作用
について説明する。
【００５６】強誘電体ゲートＦＥＴのゲートに所定の電
圧を印加することにより、強誘電体ゲートＦＥＴの状態
が導通状態または非導通状態に初期設定される。例え
ば、強誘電体ゲートＦＥＴがＰ型の場合には、１つの強
誘電体ゲートＦＥＴのゲートに接地電位を印加すること
によりその強誘電体ゲートＦＥＴの状態は導通状態に初
期設定される。また、それ以外の強誘電体ゲートＦＥＴ
のゲートに電源電位を印加することによりそれらの強誘
電体ゲートＦＥＴの状態は非導通状態に初期設定され
る。導通状態の強誘電体ゲートＦＥＴと直列に接続され
た第１トランジスタのゲートに、置換すべきアドレスに
対応するアドレスプリデコード信号が入力された時にの
み、メモリアレイを非選択状態（非活性化状態）にし、
かつ、冗長メモリアレイを選択状態（活性化状態）にす
る冗長置換活性化信号が出力される。これにより、メモ
リアレイに対するアクセスが冗長メモリアレイに対する
アクセスに置換される。
圧を印加することにより、強誘電体ゲートＦＥＴの状態
が導通状態または非導通状態に初期設定される。例え
ば、強誘電体ゲートＦＥＴがＰ型の場合には、１つの強
誘電体ゲートＦＥＴのゲートに接地電位を印加すること
によりその強誘電体ゲートＦＥＴの状態は導通状態に初
期設定される。また、それ以外の強誘電体ゲートＦＥＴ
のゲートに電源電位を印加することによりそれらの強誘
電体ゲートＦＥＴの状態は非導通状態に初期設定され
る。導通状態の強誘電体ゲートＦＥＴと直列に接続され
た第１トランジスタのゲートに、置換すべきアドレスに
対応するアドレスプリデコード信号が入力された時にの
み、メモリアレイを非選択状態（非活性化状態）にし、
かつ、冗長メモリアレイを選択状態（活性化状態）にす
る冗長置換活性化信号が出力される。これにより、メモ
リアレイに対するアクセスが冗長メモリアレイに対する
アクセスに置換される。
【００５７】また、他の冗長救済回路においては、導通
状態の強誘電体ゲートＦＥＴと直列に接続されたトラン
スファゲートのソースあるいはドレインに、置換すべき
アドレスに対応するアドレスプリデコード信号が入力さ
れた時にのみ、メモリアレイを非選択状態（非活性化状
態）にし、かつ、冗長メモリアレイを選択状態（活性化
状態）にする冗長置換活性化信号が出力される。これに
より、メモリアレイに対するアクセスが冗長メモリアレ
イに対するアクセスに置換される。
状態の強誘電体ゲートＦＥＴと直列に接続されたトラン
スファゲートのソースあるいはドレインに、置換すべき
アドレスに対応するアドレスプリデコード信号が入力さ
れた時にのみ、メモリアレイを非選択状態（非活性化状
態）にし、かつ、冗長メモリアレイを選択状態（活性化
状態）にする冗長置換活性化信号が出力される。これに
より、メモリアレイに対するアクセスが冗長メモリアレ
イに対するアクセスに置換される。
【００５８】
【発明の実施の形態】図１は、本発明による冗長救済回
路を含む半導体記憶装置１００の構成を示す。アドレス
レジスタ１０１に格納されたアドレスａ１〜ａｎは、列
デコーダ回路１０２によってアドレスデコード信号Ａ１
〜Ａｎに変換される。アドレスデコード信号Ａ１〜Ａｎ
のうち２以上の信号が同時にＨｉｇｈレベルとなること
はなく、いずれか１つの信号のみがＨｉｇｈレベルとな
る。列方向の冗長救済回路１０３は、メモリ領域１０４
に含まれる複数の主記憶素子のうち、アドレスデコード
信号Ａ１〜Ａｎによって選択される主記憶素子が不良セ
ルであった場合に、その不良セルを冗長セルに置換する
ことにより、その不良セルを救済する。あるいは、列方
向の冗長救済回路１０３は、列方向（ビット線方向）に
連なるすべての主記憶素子、又は、列方向（ビット線方
向）の特定のブロックに属する主記憶素子群を置換する
ようにしてもよい。
路を含む半導体記憶装置１００の構成を示す。アドレス
レジスタ１０１に格納されたアドレスａ１〜ａｎは、列
デコーダ回路１０２によってアドレスデコード信号Ａ１
〜Ａｎに変換される。アドレスデコード信号Ａ１〜Ａｎ
のうち２以上の信号が同時にＨｉｇｈレベルとなること
はなく、いずれか１つの信号のみがＨｉｇｈレベルとな
る。列方向の冗長救済回路１０３は、メモリ領域１０４
に含まれる複数の主記憶素子のうち、アドレスデコード
信号Ａ１〜Ａｎによって選択される主記憶素子が不良セ
ルであった場合に、その不良セルを冗長セルに置換する
ことにより、その不良セルを救済する。あるいは、列方
向の冗長救済回路１０３は、列方向（ビット線方向）に
連なるすべての主記憶素子、又は、列方向（ビット線方
向）の特定のブロックに属する主記憶素子群を置換する
ようにしてもよい。
【００５９】例えば、図２において、ワードラインＷＬ
１とビットラインＢＬ１とによって選択される主記憶素
子ＭＲ１１が不良セルであったと仮定する。この場合、
列方向の冗長救済回路１０３は、主記憶素子ＭＲ１１に
対応するアドレスを救済アドレスとして記憶する。列方
向の冗長救済回路１０３は、アドレスデコード信号Ａ１
〜Ａｎと列方向の冗長救済回路１０３に記憶される救済
アドレスとが一致するか否かを判定する。アドレスデコ
ード信号Ａ１〜Ａｎと列方向の冗長救済回路１０３に記
憶される救済アドレスとが一致した場合には、列方向の
冗長救済回路１０３は、ビットラインＢＬ１を非選択状
態とし、冗長用ビットラインＲＢＬ１を選択状態とす
る。このようにして、ビットラインＢＬ１に接続される
すべての主記憶素子ＭＲ１１〜ＭＲ１４が、冗長用ビッ
トラインＲＢＬ１に接続される冗長用記憶素子ＲＭＲ１
１〜ＲＭＲ１４に置換される。
１とビットラインＢＬ１とによって選択される主記憶素
子ＭＲ１１が不良セルであったと仮定する。この場合、
列方向の冗長救済回路１０３は、主記憶素子ＭＲ１１に
対応するアドレスを救済アドレスとして記憶する。列方
向の冗長救済回路１０３は、アドレスデコード信号Ａ１
〜Ａｎと列方向の冗長救済回路１０３に記憶される救済
アドレスとが一致するか否かを判定する。アドレスデコ
ード信号Ａ１〜Ａｎと列方向の冗長救済回路１０３に記
憶される救済アドレスとが一致した場合には、列方向の
冗長救済回路１０３は、ビットラインＢＬ１を非選択状
態とし、冗長用ビットラインＲＢＬ１を選択状態とす
る。このようにして、ビットラインＢＬ１に接続される
すべての主記憶素子ＭＲ１１〜ＭＲ１４が、冗長用ビッ
トラインＲＢＬ１に接続される冗長用記憶素子ＲＭＲ１
１〜ＲＭＲ１４に置換される。
【００６０】図１に示される行方向の冗長救済回路１０
６も、同様にして、アドレスデコード信号Ｂ１〜Ｂｎに
よって選択される主記憶素子、行方向（ワード線方向）
に連なるすべての主記憶素子、又は、行方向（ワード線
方向）の特定のブロックに属する主記憶素子群を救済す
る。
６も、同様にして、アドレスデコード信号Ｂ１〜Ｂｎに
よって選択される主記憶素子、行方向（ワード線方向）
に連なるすべての主記憶素子、又は、行方向（ワード線
方向）の特定のブロックに属する主記憶素子群を救済す
る。
【００６１】図３は、アドレスが２ビットで表され、か
つ、アドレスデコード信号が４ビットで表される場合の
列デコーダ回路１０２及び行デコーダ回路１０５の構成
を示す。
つ、アドレスデコード信号が４ビットで表される場合の
列デコーダ回路１０２及び行デコーダ回路１０５の構成
を示す。
【００６２】（第１の実施の形態）図４は、本発明によ
る第１の実施の形態の冗長救済回路４００の構成を示
す。なお、図１９に示した従来の冗長救済回路１９００
と同じ機能を有する構成部材には同じ番号を付記する。
る第１の実施の形態の冗長救済回路４００の構成を示
す。なお、図１９に示した従来の冗長救済回路１９００
と同じ機能を有する構成部材には同じ番号を付記する。
【００６３】冗長救済回路４００は、救済アドレス書き
込み回路４０１と救済アドレス記憶回路４０２と救済ア
ドレス読み出し回路４０３と冗長デコーダ４０４とを有
している。
込み回路４０１と救済アドレス記憶回路４０２と救済ア
ドレス読み出し回路４０３と冗長デコーダ４０４とを有
している。
【００６４】救済アドレス書き込み回路４０１は、書き
込みバッファ回路Ｗｅと複数の書き込みバッファ回路Ｗ
１〜Ｗｎとを有している。また、救済アドレス書き込み
回路４０１は、ＮｃｈＭＯＳトランジスタＱＷｅと複数
のＮｃｈＭＯＳトランジスタＱＷ１〜ＱＷｎとをさらに
有している。ＮｃｈＭＯＳトランジスタＱＷｅは書き込
みバッファ回路Ｗｅに接続され、ＮｃｈＭＯＳトランジ
スタＱＷ１〜ＱＷｎは書き込みバッファ回路Ｗ１〜Ｗｎ
にそれぞれ接続されている。ＮｃｈＭＯＳトランジスタ
ＱＷｅ及びＱＷ１〜ＱＷｎの各ゲートには書き込み制御
信号ＲＷＥが供給される。書き込みバッファ回路Ｗｅに
は冗長イネーブル入力信号ＥＩが入力され、書き込みバ
ッファ回路Ｗ１〜Ｗｎには救済アドレス入力信号ＡＩ１
〜ＡＩｎがそれぞれ入力される。救済アドレス書き込み
回路４０１は、冗長イネーブル書き込み信号ＥＷと救済
アドレス書き込み信号ＡＷ１〜ＡＷｎとを救済アドレス
記憶回路４０２に出力する。
込みバッファ回路Ｗｅと複数の書き込みバッファ回路Ｗ
１〜Ｗｎとを有している。また、救済アドレス書き込み
回路４０１は、ＮｃｈＭＯＳトランジスタＱＷｅと複数
のＮｃｈＭＯＳトランジスタＱＷ１〜ＱＷｎとをさらに
有している。ＮｃｈＭＯＳトランジスタＱＷｅは書き込
みバッファ回路Ｗｅに接続され、ＮｃｈＭＯＳトランジ
スタＱＷ１〜ＱＷｎは書き込みバッファ回路Ｗ１〜Ｗｎ
にそれぞれ接続されている。ＮｃｈＭＯＳトランジスタ
ＱＷｅ及びＱＷ１〜ＱＷｎの各ゲートには書き込み制御
信号ＲＷＥが供給される。書き込みバッファ回路Ｗｅに
は冗長イネーブル入力信号ＥＩが入力され、書き込みバ
ッファ回路Ｗ１〜Ｗｎには救済アドレス入力信号ＡＩ１
〜ＡＩｎがそれぞれ入力される。救済アドレス書き込み
回路４０１は、冗長イネーブル書き込み信号ＥＷと救済
アドレス書き込み信号ＡＷ１〜ＡＷｎとを救済アドレス
記憶回路４０２に出力する。
【００６５】救済アドレス記憶回路４０２は、強誘電体
記憶素子ＦＥｅと複数の強誘電体記憶素子ＦＥ１〜ＦＥ
ｎを有している。冗長イネーブル書き込み信号ＥＷは、
強誘電体記憶素子ＦＥｅに記憶され、冗長イネーブル読
み出し信号ＥＲとして救済アドレス読み出し回路４０３
に出力される。救済アドレス書き込み信号ＡＷ１〜ＡＷ
ｎは、強誘電体記憶素子ＦＥ１〜ＦＥｎにそれぞれ記憶
され、救済アドレス読み出し信号ＡＲ１〜ＡＲｎとして
救済アドレス読み出し回路４０３に出力される。
記憶素子ＦＥｅと複数の強誘電体記憶素子ＦＥ１〜ＦＥ
ｎを有している。冗長イネーブル書き込み信号ＥＷは、
強誘電体記憶素子ＦＥｅに記憶され、冗長イネーブル読
み出し信号ＥＲとして救済アドレス読み出し回路４０３
に出力される。救済アドレス書き込み信号ＡＷ１〜ＡＷ
ｎは、強誘電体記憶素子ＦＥ１〜ＦＥｎにそれぞれ記憶
され、救済アドレス読み出し信号ＡＲ１〜ＡＲｎとして
救済アドレス読み出し回路４０３に出力される。
【００６６】救済アドレス読み出し回路４０３は、Ｎｃ
ｈトランジスタＱｅと複数のＮｃｈトランジスタＱ１〜
Ｑｎとを有している。また、救済アドレス読み出し回路
４０３は、センスアンプＳｅと複数のセンスアンプＳ１
〜Ｓｎとをさらに有している。センスアンプＳｅはＮｃ
ｈトランジスタＱｅに接続され、センスアンプＳ１〜Ｓ
ｎはＮｃｈトランジスタＱ１〜Ｑｎに接続されている。
ＮｃｈトランジスタＱｅ及びＱ１〜Ｑｎの各ゲートには
読み出し制御信号ＲＥが供給される。Ｎｃｈトランジス
タＱｅには冗長イネーブル読み出し信号ＥＲが入力さ
れ、ＮｃｈトランジスタＱ１〜Ｑｎには救済アドレス読
み出し信号ＡＲ１〜ＡＲｎが入力される。救済アドレス
読み出し回路４０３は、冗長イネーブル信号ＥＮと救済
アドレス選択信号とを冗長デコーダ４０４に出力する。
ｈトランジスタＱｅと複数のＮｃｈトランジスタＱ１〜
Ｑｎとを有している。また、救済アドレス読み出し回路
４０３は、センスアンプＳｅと複数のセンスアンプＳ１
〜Ｓｎとをさらに有している。センスアンプＳｅはＮｃ
ｈトランジスタＱｅに接続され、センスアンプＳ１〜Ｓ
ｎはＮｃｈトランジスタＱ１〜Ｑｎに接続されている。
ＮｃｈトランジスタＱｅ及びＱ１〜Ｑｎの各ゲートには
読み出し制御信号ＲＥが供給される。Ｎｃｈトランジス
タＱｅには冗長イネーブル読み出し信号ＥＲが入力さ
れ、ＮｃｈトランジスタＱ１〜Ｑｎには救済アドレス読
み出し信号ＡＲ１〜ＡＲｎが入力される。救済アドレス
読み出し回路４０３は、冗長イネーブル信号ＥＮと救済
アドレス選択信号とを冗長デコーダ４０４に出力する。
【００６７】以下、冗長デコーダ４０４の構成を説明す
る。電源電圧ＶｃｃとノードＢとの問にＰｃｈトランジ
スタＰ０が接統されている。ＰｃｈトランジスタＰ０の
ゲートにはチップイネーブル信号ＣＥ／が供給される。
ノードＢに並列にＮｃｈトランジスタＮ１〜Ｎｎが接続
されている。ＮｃｈトランジスタＮ１〜Ｎｎの各ゲート
にはアドレスデコード信号Ａ１〜Ａｎが供給される。Ｎ
ｃｈトランジスタＮ１〜Ｎｎの各ソースはＮｃｈトラン
ジスタＦＮ１〜ＦＮｎに直列に接続されている。Ｎｃｈ
トランジスタＦＮ１〜ＦＮｎの各ソースはノードＣに並
列に接統されている。ＮｃｈトランジスタＦＮ１〜ＦＮ
ｎの各ゲートは、救済アドレス読み出し回路４０３に含
まれるセンスアンプＳ１〜Ｓｎの出力にそれぞれ接続さ
れている。
る。電源電圧ＶｃｃとノードＢとの問にＰｃｈトランジ
スタＰ０が接統されている。ＰｃｈトランジスタＰ０の
ゲートにはチップイネーブル信号ＣＥ／が供給される。
ノードＢに並列にＮｃｈトランジスタＮ１〜Ｎｎが接続
されている。ＮｃｈトランジスタＮ１〜Ｎｎの各ゲート
にはアドレスデコード信号Ａ１〜Ａｎが供給される。Ｎ
ｃｈトランジスタＮ１〜Ｎｎの各ソースはＮｃｈトラン
ジスタＦＮ１〜ＦＮｎに直列に接続されている。Ｎｃｈ
トランジスタＦＮ１〜ＦＮｎの各ソースはノードＣに並
列に接統されている。ＮｃｈトランジスタＦＮ１〜ＦＮ
ｎの各ゲートは、救済アドレス読み出し回路４０３に含
まれるセンスアンプＳ１〜Ｓｎの出力にそれぞれ接続さ
れている。
【００６８】さらに、電源電圧Ｖｃｃと接地電圧ＧＮＤ
との間にＰｃｈトランジスタＰｅ及びＦＮｅとが直列に
接続されている。ＰｃｈトランジスタＰｅ及びＦＮｅの
各ドレインはノードＤを介してＮｃｈトランジスタＮｅ
のゲートに接続されている。ＰｃｈトランジスタＰｅの
ゲートにはチップイネーブル信号ＣＥ／が供給される。
ＰｃｈトランジスタＦＮｅのゲートはインバータＩ２を
介してセンスアンプＳｅの出力に接続されている。ま
た、ＰｃｈトランジスタＦＮｅのドレインはノードＣに
接続され、それのソースはＧＮＤに接続されている。冗
長出力ノードＢはコンパレータＡＤ１〜ＡＤｎの第１の
入力端子に接続され、コンパレータＡＤ１〜ＡＤｎの第
２の入力端子にはアドレスデコード信号Ａ１〜Ａｎがそ
れぞれ接続されている。また、コンパレータＡＤ１〜Ａ
Ｄｎの出力は記憶素子又は記憶素子群ＭＲ１〜ＭＲｎに
接続され、各々の活性／非活性を制御している。更に、
ノードＢは、インバータＩ１を介して冗長用記憶素子又
は冗長用記憶素子群ＲＭＲに接続され、これの活性／非
活性を制御している。
との間にＰｃｈトランジスタＰｅ及びＦＮｅとが直列に
接続されている。ＰｃｈトランジスタＰｅ及びＦＮｅの
各ドレインはノードＤを介してＮｃｈトランジスタＮｅ
のゲートに接続されている。ＰｃｈトランジスタＰｅの
ゲートにはチップイネーブル信号ＣＥ／が供給される。
ＰｃｈトランジスタＦＮｅのゲートはインバータＩ２を
介してセンスアンプＳｅの出力に接続されている。ま
た、ＰｃｈトランジスタＦＮｅのドレインはノードＣに
接続され、それのソースはＧＮＤに接続されている。冗
長出力ノードＢはコンパレータＡＤ１〜ＡＤｎの第１の
入力端子に接続され、コンパレータＡＤ１〜ＡＤｎの第
２の入力端子にはアドレスデコード信号Ａ１〜Ａｎがそ
れぞれ接続されている。また、コンパレータＡＤ１〜Ａ
Ｄｎの出力は記憶素子又は記憶素子群ＭＲ１〜ＭＲｎに
接続され、各々の活性／非活性を制御している。更に、
ノードＢは、インバータＩ１を介して冗長用記憶素子又
は冗長用記憶素子群ＲＭＲに接続され、これの活性／非
活性を制御している。
【００６９】次に、冗長救済回路４００の動作を、冗長
救済を行う場合と冗長救済を行わない場合とに分けて説
明する。
救済を行う場合と冗長救済を行わない場合とに分けて説
明する。
【００７０】冗長救済回路４００によって冗長救済を行
う場合、救済アドレス記憶回路４０２の強誘電体記憶素
子ＦＥ１〜ＦＥｎには救済アドレスを予め書き込んでお
き、救済アドレス記憶回路４０２の強誘電体記憶素子Ｆ
Ｅｅには”１”を予め書き込んでおく。これらの情報の
書き込みは、例えば、生産時のウエハーテスト工程にお
いて行われる。例えば、記憶素子ＭＲ１が不良であり、
アドレスデコード信号Ａ１が救済アドレスであると仮定
する。この場合、冗長イネーブル入力信号ＥＩと救済ア
ドレス入力信号ＡＩ１とを”Ｈｉｇｈ”とし、救済アド
レス入力信号ＡＩ２〜ＡＩｎを”Ｌｏｗ”とし、冗長イ
ネーブル書き込み信号ＲＷＥに正のパルスを与えること
により、救済アドレス記憶回路４０２への書き込みが完
了する。この結果、救済アドレス記憶回路４０２の強誘
電体記憶素子ＦＥｅとＦＥ１には”１”が書き込まれ、
救済アドレス記憶回路４０２の強誘電体記憶素子ＦＥ２
〜ＦＥｎには”０”が書き込まれる。
う場合、救済アドレス記憶回路４０２の強誘電体記憶素
子ＦＥ１〜ＦＥｎには救済アドレスを予め書き込んでお
き、救済アドレス記憶回路４０２の強誘電体記憶素子Ｆ
Ｅｅには”１”を予め書き込んでおく。これらの情報の
書き込みは、例えば、生産時のウエハーテスト工程にお
いて行われる。例えば、記憶素子ＭＲ１が不良であり、
アドレスデコード信号Ａ１が救済アドレスであると仮定
する。この場合、冗長イネーブル入力信号ＥＩと救済ア
ドレス入力信号ＡＩ１とを”Ｈｉｇｈ”とし、救済アド
レス入力信号ＡＩ２〜ＡＩｎを”Ｌｏｗ”とし、冗長イ
ネーブル書き込み信号ＲＷＥに正のパルスを与えること
により、救済アドレス記憶回路４０２への書き込みが完
了する。この結果、救済アドレス記憶回路４０２の強誘
電体記憶素子ＦＥｅとＦＥ１には”１”が書き込まれ、
救済アドレス記憶回路４０２の強誘電体記憶素子ＦＥ２
〜ＦＥｎには”０”が書き込まれる。
【００７１】チップ選択時にチップイネーブル信号ＣＥ
／が”Ｌｏｗ”レベルとなると、ノードＤ及びノードＢ
がチャージアップされる。この時、読み出し制御信号Ｒ
Ｅを”Ｈｉｇｈ”にすることにより、救済アドレス記憶
回路４０２から救済アドレスの値及び冗長イネーブルの
値を読み出す。即ち、冗長イネーブル信号ＥＮ及び救済
アドレス選択信号ＡＳ１は”Ｈｉｇｈ”レベルとなり、
救済アドレス選択信号ＡＳ２〜ＡＳｎは”Ｌｏｗ”レベ
ルとなる。従って、インバータＩ２を介してＰｃｈトラ
ンジスタＦＮｅのゲートは”Ｌｏｗ”レベルになるた
め、ＰｃｈトランジスタＦＮｅはＯＦＦする。その結
果、ノードＤは”Ｈｉｇｈ”レベルを維持するため、Ｎ
ｃｈトランジスタＮｅはＯＮする。また、救済アドレス
選択信号ＡＳ１〜ＡＳｎの値に応じて、Ｎｃｈトランジ
スタＦＮ１はＯＮし、ＮｃｈトランジスタＦＮ２〜ＦＮ
ｎはＯＦＦする。
／が”Ｌｏｗ”レベルとなると、ノードＤ及びノードＢ
がチャージアップされる。この時、読み出し制御信号Ｒ
Ｅを”Ｈｉｇｈ”にすることにより、救済アドレス記憶
回路４０２から救済アドレスの値及び冗長イネーブルの
値を読み出す。即ち、冗長イネーブル信号ＥＮ及び救済
アドレス選択信号ＡＳ１は”Ｈｉｇｈ”レベルとなり、
救済アドレス選択信号ＡＳ２〜ＡＳｎは”Ｌｏｗ”レベ
ルとなる。従って、インバータＩ２を介してＰｃｈトラ
ンジスタＦＮｅのゲートは”Ｌｏｗ”レベルになるた
め、ＰｃｈトランジスタＦＮｅはＯＦＦする。その結
果、ノードＤは”Ｈｉｇｈ”レベルを維持するため、Ｎ
ｃｈトランジスタＮｅはＯＮする。また、救済アドレス
選択信号ＡＳ１〜ＡＳｎの値に応じて、Ｎｃｈトランジ
スタＦＮ１はＯＮし、ＮｃｈトランジスタＦＮ２〜ＦＮ
ｎはＯＦＦする。
【００７２】救済アドレスＡ１が選択された場合、即ち
アドレスデコード信号Ａ１が”Ｈｉｇｈ”レベルとな
り、アドレスデコード信号Ａ２〜Ａｎが”Ｌｏｗ”レベ
ルとなった場合には、ＮｃｈトランジスタＮ１がＯＮす
るため、ノードＢの電荷が引き抜かれ”Ｌｏｗ”レベル
となる。その結果、コンパレータＡＤ１〜ＡＤｎは全て
非選択状態になり、主記憶素子又は主記憶素子群ＭＲ１
〜ＭＲｎは非活性化される。それと同時に、インバータ
Ｉ１を介して、冗長用記憶素子又は冗長用記憶素子群Ｒ
ＭＲは活性化される。以上のようにして冗長切り換えが
行われる。
アドレスデコード信号Ａ１が”Ｈｉｇｈ”レベルとな
り、アドレスデコード信号Ａ２〜Ａｎが”Ｌｏｗ”レベ
ルとなった場合には、ＮｃｈトランジスタＮ１がＯＮす
るため、ノードＢの電荷が引き抜かれ”Ｌｏｗ”レベル
となる。その結果、コンパレータＡＤ１〜ＡＤｎは全て
非選択状態になり、主記憶素子又は主記憶素子群ＭＲ１
〜ＭＲｎは非活性化される。それと同時に、インバータ
Ｉ１を介して、冗長用記憶素子又は冗長用記憶素子群Ｒ
ＭＲは活性化される。以上のようにして冗長切り換えが
行われる。
【００７３】また、救済アドレスＡ１以外のアドレスが
選択された場合、即ちアドレスデコード信号Ａ２〜Ａｎ
のうちいずれか１つの選択された信号が”Ｈｉｇｈ”レ
ベルになり、アドレスデコード信号Ａ２〜Ａｎのうち選
択された信号以外の信号とアドレスデコード信号Ａ１と
が”Ｌｏｗ”レベルになった場合には、Ｎｃｈトランジ
スタＮ２〜Ｎｎのうち１つだけがＯＮし、その他はＯＦ
Ｆする。ところが、ＮｃｈトランジスタＦＮ２〜ＦＮｎ
が全てＯＦＦしており、また、ＮｃｈトランジスタＮ１
もＯＦＦしているため、ノードＢの電荷は保たれる。そ
の結果、ノードＢは”Ｈｉｇｈ”レベルを維持する。従
って、コンパレータＡＤ１〜ＡＤｎのうち、選択された
アドレス信号を入力に持つ主記憶素子又は主記憶素子群
が活性化され、その他の主記憶素子又は主記憶素子群は
非活性化される。同時に、インバータＩ１を介して冗長
用記憶素子又は冗長用記憶素子群ＲＭＲが非活性化され
る。以上のように、救済アドレス以外のアドレスが選択
された場合は、冗長救済は行われない。
選択された場合、即ちアドレスデコード信号Ａ２〜Ａｎ
のうちいずれか１つの選択された信号が”Ｈｉｇｈ”レ
ベルになり、アドレスデコード信号Ａ２〜Ａｎのうち選
択された信号以外の信号とアドレスデコード信号Ａ１と
が”Ｌｏｗ”レベルになった場合には、Ｎｃｈトランジ
スタＮ２〜Ｎｎのうち１つだけがＯＮし、その他はＯＦ
Ｆする。ところが、ＮｃｈトランジスタＦＮ２〜ＦＮｎ
が全てＯＦＦしており、また、ＮｃｈトランジスタＮ１
もＯＦＦしているため、ノードＢの電荷は保たれる。そ
の結果、ノードＢは”Ｈｉｇｈ”レベルを維持する。従
って、コンパレータＡＤ１〜ＡＤｎのうち、選択された
アドレス信号を入力に持つ主記憶素子又は主記憶素子群
が活性化され、その他の主記憶素子又は主記憶素子群は
非活性化される。同時に、インバータＩ１を介して冗長
用記憶素子又は冗長用記憶素子群ＲＭＲが非活性化され
る。以上のように、救済アドレス以外のアドレスが選択
された場合は、冗長救済は行われない。
【００７４】また、冗長救済を行わない場合は、救済ア
ドレス記憶回路４０２の強誘電体記憶素子ＦＥｅに予
め”０”を書き込んでおけばよい。この場合、救済アド
レス記憶回路４０２の強誘電体記憶素子ＦＥ１〜ＦＥｎ
に記憶される救済アドレスの値は動作に全く関与しな
い。
ドレス記憶回路４０２の強誘電体記憶素子ＦＥｅに予
め”０”を書き込んでおけばよい。この場合、救済アド
レス記憶回路４０２の強誘電体記憶素子ＦＥ１〜ＦＥｎ
に記憶される救済アドレスの値は動作に全く関与しな
い。
【００７５】チップイネーブル信号ＣＥ／が”Ｌｏｗ”
レベルになると、ノードＤ及びノードＢがチャージアッ
プされる。この時、読み出し制御信号ＲＥを”Ｈｉｇ
ｈ”にすることにより、救済アドレス記憶回路４０２か
ら救済アドレスの値及び冗長イネーブルの値を読み出
す。即ち、冗長イネーブル信号ＥＮは”Ｌｏｗ”レベル
となる。従って、インバータＩ２を介してＰｃｈトラン
ジスタＦＮｅのゲートは”Ｈｉｇｈ”レベルになるた
め、ＰｃｈトランジスタＦＮｅはＯＮする。その結果、
ノードＤの電荷が引き抜かれるため、ノードＤの電位は
ＰｃｈトランジスタＰｅとＦＮｅの能力に応じて電源電
圧Ｖｃｃよりも低いある電位になる。ノードＤの電位が
ＮｃｈトランジスタＮｅのしきい値よりも低くなるよう
にＰｃｈトランジスタＰｅの能力を決めておけば、Ｎｃ
ｈトランジスタＮｅはＯＦＦ状態となる。従って、ノー
ドＢは”Ｈｉｇｈ”レベルを維持し，ＭＲ１〜ＭＲｎの
うち選択されたアドレスに応じた主記憶素子又は主記憶
素子群が活性化され、同時にインバータＩ１を介して冗
長用記憶素子又は冗長用記憶素子群ＲＭＲは非活性化さ
れる。
レベルになると、ノードＤ及びノードＢがチャージアッ
プされる。この時、読み出し制御信号ＲＥを”Ｈｉｇ
ｈ”にすることにより、救済アドレス記憶回路４０２か
ら救済アドレスの値及び冗長イネーブルの値を読み出
す。即ち、冗長イネーブル信号ＥＮは”Ｌｏｗ”レベル
となる。従って、インバータＩ２を介してＰｃｈトラン
ジスタＦＮｅのゲートは”Ｈｉｇｈ”レベルになるた
め、ＰｃｈトランジスタＦＮｅはＯＮする。その結果、
ノードＤの電荷が引き抜かれるため、ノードＤの電位は
ＰｃｈトランジスタＰｅとＦＮｅの能力に応じて電源電
圧Ｖｃｃよりも低いある電位になる。ノードＤの電位が
ＮｃｈトランジスタＮｅのしきい値よりも低くなるよう
にＰｃｈトランジスタＰｅの能力を決めておけば、Ｎｃ
ｈトランジスタＮｅはＯＦＦ状態となる。従って、ノー
ドＢは”Ｈｉｇｈ”レベルを維持し，ＭＲ１〜ＭＲｎの
うち選択されたアドレスに応じた主記憶素子又は主記憶
素子群が活性化され、同時にインバータＩ１を介して冗
長用記憶素子又は冗長用記憶素子群ＲＭＲは非活性化さ
れる。
【００７６】以上の様に、本実施形態の冗長救済回路４
００によれば、電気的な手段でもって、不良記憶素子又
は不良記憶素子群を冗長用記憶素子又は冗長用記憶素子
群に切り換えることができる。また、本実施形態の冗長
救済回路４００によれば、救済アドレスを記憶するため
に強誘電体記憶素子を使用しているため、ロジック電源
のみで書き込み／消去を行うことができる。従って、半
導体記憶装置に電源電圧を上昇させる昇圧回路を内蔵す
る必要がない。
００によれば、電気的な手段でもって、不良記憶素子又
は不良記憶素子群を冗長用記憶素子又は冗長用記憶素子
群に切り換えることができる。また、本実施形態の冗長
救済回路４００によれば、救済アドレスを記憶するため
に強誘電体記憶素子を使用しているため、ロジック電源
のみで書き込み／消去を行うことができる。従って、半
導体記憶装置に電源電圧を上昇させる昇圧回路を内蔵す
る必要がない。
【００７７】尚、上述及び以下に述べるところの主記憶
素子、または、冗長用記憶素子は、強誘電体を有する不
揮発性記憶素子であってもよい。
素子、または、冗長用記憶素子は、強誘電体を有する不
揮発性記憶素子であってもよい。
【００７８】（第２の実施の形態）図５は、本発明によ
る第２の実施の形態の冗長救済回路５００の構成を示
す。冗長救済回路５００は、第１の実施の形態の冗長救
済回路４００における救済アドレス記憶回路４０２の強
誘電体記憶素子としてＭＦＳ−ＦＥＴ(Metal Ferro-ele
ctric Semiconductor-Field Effect Transistor)を用い
たものである。冗長救済回路５００の他の回路構成は、
第１の実施の形態の冗長救済回路４００の回路構成と同
じである。
る第２の実施の形態の冗長救済回路５００の構成を示
す。冗長救済回路５００は、第１の実施の形態の冗長救
済回路４００における救済アドレス記憶回路４０２の強
誘電体記憶素子としてＭＦＳ−ＦＥＴ(Metal Ferro-ele
ctric Semiconductor-Field Effect Transistor)を用い
たものである。冗長救済回路５００の他の回路構成は、
第１の実施の形態の冗長救済回路４００の回路構成と同
じである。
【００７９】以下、ＭＦＳ−ＦＥＴの構造及び動作原理
を説明する。
を説明する。
【００８０】図６は、ＭＦＳ−ＦＥＴの断面構造を示
す。図６から明らかなように、ＭＦＳ−ＦＥＴは、ＭＯ
Ｓ−ＦＥＴにおけるゲート酸化膜の代りに強誘電体膜を
用いた、金属（Ｍ）−強誘電体（Ｆ）−半導体（Ｓ）の
構造を持つ電界効果トランジスタである。
す。図６から明らかなように、ＭＦＳ−ＦＥＴは、ＭＯ
Ｓ−ＦＥＴにおけるゲート酸化膜の代りに強誘電体膜を
用いた、金属（Ｍ）−強誘電体（Ｆ）−半導体（Ｓ）の
構造を持つ電界効果トランジスタである。
【００８１】今、Ｎ型半導体上に強誘電体膜を形成し、
その上に金属電極を形成した場合のＰｃｈ−ＭＦＳ−Ｆ
ＥＴを考える。
その上に金属電極を形成した場合のＰｃｈ−ＭＦＳ−Ｆ
ＥＴを考える。
【００８２】図７（ａ）〜（ｃ）は、ＭＦＳ接合のエネ
ルギーバンドダイアグラムとポテンシャル分布を示す。
図７（ａ）は、半導体基板方向に分極が生じ、ゲート−
基板間の印加電圧が０Ｖの場合である。半導体との界面
においては電気分極の連続性から電子の蓄積層が形成さ
れる。次に外部から電圧を印加し、強誘電体の持つ抗電
界よりも大きい逆電界をかけ、分極方向を逆向きにした
場合、半導体との界面における表面電位ψｓは、図７
（ｂ）に示すように大きく段階的に変化する。その結
果、エネルギーバンドは図７（ａ）とは逆きに上方向に
曲がり、半導体には空乏層もしくは反転層が生じる。こ
こで外部からの印加電圧を取り去った場合でも、図７
（ｃ）に示すように強誘電体の持つ残留分極のために半
導体のポテンシャルは図７（ｂ）の場合と殆ど変らない
ように保持される。以上に述べた効果を図７（ｄ）に示
すようにＦＥＴのゲート部分に適用すると、双安定な自
発分極によっていわゆる電荷蓄積モードと表面反転層モ
ードの両動作領域を自由に設定できる。これらのモード
がチャンネルの導電率を小さくしたり大きくしたりで
き、それぞれＦＥＴのＯＦＦとＯＮの状態に対応するこ
とになる。ＦＥＴのドレイン電流のゲート電圧に対する
特性を模式的に描くと図７（ｅ）の様になる。以上がＭ
ＦＳ−ＦＥＴの動作原理である。
ルギーバンドダイアグラムとポテンシャル分布を示す。
図７（ａ）は、半導体基板方向に分極が生じ、ゲート−
基板間の印加電圧が０Ｖの場合である。半導体との界面
においては電気分極の連続性から電子の蓄積層が形成さ
れる。次に外部から電圧を印加し、強誘電体の持つ抗電
界よりも大きい逆電界をかけ、分極方向を逆向きにした
場合、半導体との界面における表面電位ψｓは、図７
（ｂ）に示すように大きく段階的に変化する。その結
果、エネルギーバンドは図７（ａ）とは逆きに上方向に
曲がり、半導体には空乏層もしくは反転層が生じる。こ
こで外部からの印加電圧を取り去った場合でも、図７
（ｃ）に示すように強誘電体の持つ残留分極のために半
導体のポテンシャルは図７（ｂ）の場合と殆ど変らない
ように保持される。以上に述べた効果を図７（ｄ）に示
すようにＦＥＴのゲート部分に適用すると、双安定な自
発分極によっていわゆる電荷蓄積モードと表面反転層モ
ードの両動作領域を自由に設定できる。これらのモード
がチャンネルの導電率を小さくしたり大きくしたりで
き、それぞれＦＥＴのＯＦＦとＯＮの状態に対応するこ
とになる。ＦＥＴのドレイン電流のゲート電圧に対する
特性を模式的に描くと図７（ｅ）の様になる。以上がＭ
ＦＳ−ＦＥＴの動作原理である。
【００８３】冗長救済回路５００への救済アドレスの書
き込みは、図８（ａ）の様なタイミングにて各信号を入
力することで実現できる。まず時刻Ｔ１で信号ＲＷＥ／
を”Ｌｏｗ”レベルにすると、反転信号ＲＷＥは”Ｈｉ
ｇｈ”レベルとなり、冗長イネーブル書き込み信号ＥＷ
及び救済アドレス書き込み信号ＡＷ１〜ＡＷｎのレベル
が確定する。時刻Ｔ２で信号ＰＬを”Ｈｉｇｈ”レベル
とすることにより、強誘電体膜は所定の方向に分極し、
対応する信号情報を記憶する。但し、信号ＤＬ及びＲＥ
は期間中”Ｌｏｗ”レベルとされる。
き込みは、図８（ａ）の様なタイミングにて各信号を入
力することで実現できる。まず時刻Ｔ１で信号ＲＷＥ／
を”Ｌｏｗ”レベルにすると、反転信号ＲＷＥは”Ｈｉ
ｇｈ”レベルとなり、冗長イネーブル書き込み信号ＥＷ
及び救済アドレス書き込み信号ＡＷ１〜ＡＷｎのレベル
が確定する。時刻Ｔ２で信号ＰＬを”Ｈｉｇｈ”レベル
とすることにより、強誘電体膜は所定の方向に分極し、
対応する信号情報を記憶する。但し、信号ＤＬ及びＲＥ
は期間中”Ｌｏｗ”レベルとされる。
【００８４】また、冗長救済回路５００からの救済アド
レスの読み出しは、図８（ｂ）の様なタイミングにて各
信号を入力することで実現できる。まず時刻Ｔ１で信号
ＤＬを”Ｈｉｇｈ”レベルに設定し、時刻Ｔ２で信号Ｒ
Ｅ及びＰＬを”Ｈｉｇｈ”レベルにすることにより、分
極方向に対応した記憶情報の読み出しを行う。次に時刻
Ｔ３で信号ＲＥを”Ｌｏｗ”レベルにすることにより、
センスアンプへの供給を停止し、信号ＰＬ及びＤＬを順
次”Ｌｏｗ”レベルに設定する。但し、信号ＲＷＥ／及
びＲＷＥは期間中”Ｌｏｗ”レベルとされる。
レスの読み出しは、図８（ｂ）の様なタイミングにて各
信号を入力することで実現できる。まず時刻Ｔ１で信号
ＤＬを”Ｈｉｇｈ”レベルに設定し、時刻Ｔ２で信号Ｒ
Ｅ及びＰＬを”Ｈｉｇｈ”レベルにすることにより、分
極方向に対応した記憶情報の読み出しを行う。次に時刻
Ｔ３で信号ＲＥを”Ｌｏｗ”レベルにすることにより、
センスアンプへの供給を停止し、信号ＰＬ及びＤＬを順
次”Ｌｏｗ”レベルに設定する。但し、信号ＲＷＥ／及
びＲＷＥは期間中”Ｌｏｗ”レベルとされる。
【００８５】尚、冗長救済回路５００の動作は、冗長救
済回路４００と同様であるのでここでは説明を省略す
る。
済回路４００と同様であるのでここでは説明を省略す
る。
【００８６】（第３の実施の形態）図９は、本発明によ
る第３の実施の形態の冗長救済回路９００の構成を示
す。冗長救済回路９００は、第１の実施の形態の冗長救
済回路４００における救済アドレス記憶回路４０２の強
誘電体記憶素子として強誘電体キャパシタを用いたもの
である。冗長救済回路９００の他の回路構成は、第１の
実施の形態の冗長救済回路４００の回路構成と同じであ
る。
る第３の実施の形態の冗長救済回路９００の構成を示
す。冗長救済回路９００は、第１の実施の形態の冗長救
済回路４００における救済アドレス記憶回路４０２の強
誘電体記憶素子として強誘電体キャパシタを用いたもの
である。冗長救済回路９００の他の回路構成は、第１の
実施の形態の冗長救済回路４００の回路構成と同じであ
る。
【００８７】冗長救済回路９００に冗長アドレスを書き
込む場合、図１０（ａ）に示した様なタイミングで各信
号を入力することで実現できる。まず時刻Ｔ１で信号Ｒ
ＷＥを”Ｈｉｇｈ”レベルに、信号ＰＬを”Ｈｉｇｈ”
レベルに設定後、時刻Ｔ３から時刻Ｔ４の間、信号ＤＬ
に１回パルスを与えることにより、強誘電体記憶素子Ｆ
Ｅｅ及びＦＥ１〜ＦＥｎは、バッファ回路Ｗｅ及びＷ１
〜Ｗｎに保持したデータに対応する方向に分極し、情報
の記憶を行う。時刻Ｔ５で信号ＰＬを”Ｌｏｗ”レベル
に設定し、時刻Ｔ６で信号ＲＷＥを”Ｌｏｗ”レベルに
設定する。
込む場合、図１０（ａ）に示した様なタイミングで各信
号を入力することで実現できる。まず時刻Ｔ１で信号Ｒ
ＷＥを”Ｈｉｇｈ”レベルに、信号ＰＬを”Ｈｉｇｈ”
レベルに設定後、時刻Ｔ３から時刻Ｔ４の間、信号ＤＬ
に１回パルスを与えることにより、強誘電体記憶素子Ｆ
Ｅｅ及びＦＥ１〜ＦＥｎは、バッファ回路Ｗｅ及びＷ１
〜Ｗｎに保持したデータに対応する方向に分極し、情報
の記憶を行う。時刻Ｔ５で信号ＰＬを”Ｌｏｗ”レベル
に設定し、時刻Ｔ６で信号ＲＷＥを”Ｌｏｗ”レベルに
設定する。
【００８８】また、冗長救済回路９００から冗長アドレ
スを読み出す場合、図１０（ｂ）の様なタイミングにて
各信号を入力することで実現できる。まず、プリチャー
ジ回路（図示せず）により、冗長イネーブル読み出し信
号ＥＲ及び救済アドレス読み出し信号ＡＲ１〜ＡＲｎを
所定の中間レベルにプリチャージした後、時刻Ｔ１で信
号ＰＬを”Ｈｉｇｈ”レベルにし、時刻Ｔ２で信号ＲＥ
を”Ｈｉｇｈ”レベルにすることにより、冗長イネーブ
ル読み出し信号ＥＲ及び救済アドレス読み出し信号ＡＲ
１〜ＡＲｎのレベルをセンスする。時刻Ｔ３で信号ＰＬ
及びＲＥを”Ｌｏｗ”レベルにする。但し、信号ＲＷＥ
及びＤＬは”Ｌｏｗ”レベルに設定する。
スを読み出す場合、図１０（ｂ）の様なタイミングにて
各信号を入力することで実現できる。まず、プリチャー
ジ回路（図示せず）により、冗長イネーブル読み出し信
号ＥＲ及び救済アドレス読み出し信号ＡＲ１〜ＡＲｎを
所定の中間レベルにプリチャージした後、時刻Ｔ１で信
号ＰＬを”Ｈｉｇｈ”レベルにし、時刻Ｔ２で信号ＲＥ
を”Ｈｉｇｈ”レベルにすることにより、冗長イネーブ
ル読み出し信号ＥＲ及び救済アドレス読み出し信号ＡＲ
１〜ＡＲｎのレベルをセンスする。時刻Ｔ３で信号ＰＬ
及びＲＥを”Ｌｏｗ”レベルにする。但し、信号ＲＷＥ
及びＤＬは”Ｌｏｗ”レベルに設定する。
【００８９】尚、冗長救済回路９００の動作は、冗長救
済回路４００と同様であるのでここでは説明を省略す
る。
済回路４００と同様であるのでここでは説明を省略す
る。
【００９０】（第４の実施の形態）図１１は、本発明に
よる第４の実施の形態の冗長救済回路１１００の構成を
示す。冗長救済回路１１００は、第１の実施の形態の冗
長救済回路４００における救済アドレス記憶回路４０２
の強誘電体記憶素子として強誘電体不揮発性可変抵抗素
子(nondestructive readout transistor)（以下、「Ｎ
ＤＲＯトランジスタ」と略記する）を用いたものであ
る。冗長救済回路１１００の他の回路構成は、第１の実
施の形態の冗長救済回路４００の回路構成と同じであ
る。
よる第４の実施の形態の冗長救済回路１１００の構成を
示す。冗長救済回路１１００は、第１の実施の形態の冗
長救済回路４００における救済アドレス記憶回路４０２
の強誘電体記憶素子として強誘電体不揮発性可変抵抗素
子(nondestructive readout transistor)（以下、「Ｎ
ＤＲＯトランジスタ」と略記する）を用いたものであ
る。冗長救済回路１１００の他の回路構成は、第１の実
施の形態の冗長救済回路４００の回路構成と同じであ
る。
【００９１】ＮＤＲＯトランジスタは、米国特許第５，
０７０，３８５号、米国特許第５，１１９，３２９、特
開平５−５０５６９９号公報などに記載されている。
０７０，３８５号、米国特許第５，１１９，３２９、特
開平５−５０５６９９号公報などに記載されている。
【００９２】以下、ＮＤＲＯトランジスタの構造及び動
作原理を説明する。
作原理を説明する。
【００９３】図１２は、ＮＤＲＯトランジスタの断面を
模式的に示す。ＮＤＲＯトランジスタは、可変抵抗素子
１２０１と下部電極１２０２によって強誘電体１２０３
をはさみ、可変抵抗素子１２０１の両端に上部電極１２
０４及び１２０５を形成した構造を有している。上部電
極１２０４及び１２０５を介し、可変抵抗素子１２０１
と下部電極１２０２との間に正又は負の電界を加えるこ
とによって強誘電体の自発分極の向きを制御することが
できる。可変抵抗素子１２０１は一種の半導体であり、
強誘電体の残留分極の向きによってそれ自身のもつ抵抗
値が高く、または低く変化するような素子である。
模式的に示す。ＮＤＲＯトランジスタは、可変抵抗素子
１２０１と下部電極１２０２によって強誘電体１２０３
をはさみ、可変抵抗素子１２０１の両端に上部電極１２
０４及び１２０５を形成した構造を有している。上部電
極１２０４及び１２０５を介し、可変抵抗素子１２０１
と下部電極１２０２との間に正又は負の電界を加えるこ
とによって強誘電体の自発分極の向きを制御することが
できる。可変抵抗素子１２０１は一種の半導体であり、
強誘電体の残留分極の向きによってそれ自身のもつ抵抗
値が高く、または低く変化するような素子である。
【００９４】ＮＤＲＯトランジスタへのデータの書き込
みは、図１３（ａ）に示すような信号を印加し、強誘電
体１２０３の残留分極の向きを制御することによって実
現される。また、データの読み出しは、図１３（ｂ）に
示すような信号を印加し、上部電極１２０４及び１２０
５を介して可変抵抗素子１２０１に電流を流し、その抵
抗値の違いによる電流値の違いを検知することによって
実現することができる。以上がＮＤＲＯトランジスタの
動作原理である。
みは、図１３（ａ）に示すような信号を印加し、強誘電
体１２０３の残留分極の向きを制御することによって実
現される。また、データの読み出しは、図１３（ｂ）に
示すような信号を印加し、上部電極１２０４及び１２０
５を介して可変抵抗素子１２０１に電流を流し、その抵
抗値の違いによる電流値の違いを検知することによって
実現することができる。以上がＮＤＲＯトランジスタの
動作原理である。
【００９５】冗長救済回路１１００に救済アドレスを書
き込む場合、図１４（ａ）に示すようなタイミングにて
各信号を入力することによって実現できる。まず時刻Ｔ
１〜Ｔ２の間、信号ＰＬを”Ｈｉｇｈ”レベルにし、強
誘電体の分極を行う。次に時刻Ｔ３で信号ＲＷＥ及びＤ
Ｌを”Ｈｉｇｈ”レベルに設定することにより、バッフ
ァ回路から出力されるデータに対応して強誘電体は分極
し、分極方向に対応した抵抗値をＮＤＲＯトランジスタ
に記憶させる。
き込む場合、図１４（ａ）に示すようなタイミングにて
各信号を入力することによって実現できる。まず時刻Ｔ
１〜Ｔ２の間、信号ＰＬを”Ｈｉｇｈ”レベルにし、強
誘電体の分極を行う。次に時刻Ｔ３で信号ＲＷＥ及びＤ
Ｌを”Ｈｉｇｈ”レベルに設定することにより、バッフ
ァ回路から出力されるデータに対応して強誘電体は分極
し、分極方向に対応した抵抗値をＮＤＲＯトランジスタ
に記憶させる。
【００９６】また、冗長救済回路１１００から救済アド
レスの読み出しは、図１４（ｂ）の様なタイミングにて
各信号を入力することで実現できる。時刻Ｔ１〜Ｔ２の
間、信号ＲＥを”Ｈｉｇｈ”レベルに設定することによ
り、冗長イネーブル読み出し信号ＥＲ及び救済アドレス
読み出し信号ＡＲ１〜ＡＲｎはＶｐｒｅレベルにプリチ
ャージされる。時刻Ｔ３〜Ｔ４の間で、信号ＲＥを”Ｈ
ｉｇｈ”レベルにすることにより、冗長イネーブル読み
出し信号ＥＲ及び救済アドレス読み出し信号ＡＲ１〜Ａ
Ｒｎのレベルをセンスする。但し、信号ＲＷＥ、ＤＬ及
びＰＬは期間中”Ｌｏｗ”レベルとされる。
レスの読み出しは、図１４（ｂ）の様なタイミングにて
各信号を入力することで実現できる。時刻Ｔ１〜Ｔ２の
間、信号ＲＥを”Ｈｉｇｈ”レベルに設定することによ
り、冗長イネーブル読み出し信号ＥＲ及び救済アドレス
読み出し信号ＡＲ１〜ＡＲｎはＶｐｒｅレベルにプリチ
ャージされる。時刻Ｔ３〜Ｔ４の間で、信号ＲＥを”Ｈ
ｉｇｈ”レベルにすることにより、冗長イネーブル読み
出し信号ＥＲ及び救済アドレス読み出し信号ＡＲ１〜Ａ
Ｒｎのレベルをセンスする。但し、信号ＲＷＥ、ＤＬ及
びＰＬは期間中”Ｌｏｗ”レベルとされる。
【００９７】尚、冗長救済回路１１００の動作は、冗長
救済回路４００と同様であるのでここでは説明を省略す
る。
救済回路４００と同様であるのでここでは説明を省略す
る。
【００９８】（第５の実施の形態）図１５は、本発明に
よる第５の実施の形態の冗長救済回路１５００の構成を
示す。なお、図１９に示した従来の冗長救済回路１９０
０と同じ機能を有する構成部材には同じ番号を付記す
る。
よる第５の実施の形態の冗長救済回路１５００の構成を
示す。なお、図１９に示した従来の冗長救済回路１９０
０と同じ機能を有する構成部材には同じ番号を付記す
る。
【００９９】冗長救済回路１５００は、救済アドレス書
き込み回路１５０１と救済アドレス記憶回路１５０２と
救済アドレス読み出し回路１５０３と冗長デコーダ１５
０４と救済アドレス保持回路１５０５とを有している。
き込み回路１５０１と救済アドレス記憶回路１５０２と
救済アドレス読み出し回路１５０３と冗長デコーダ１５
０４と救済アドレス保持回路１５０５とを有している。
【０１００】救済アドレス書き込み回路１５０１は、書
き込みバッファ回路Ｗｅと複数の書き込みバッファ回路
Ｗ１〜Ｗｎとを有している。また、救済アドレス書き込
み回路１５０１は、ＮｃｈＭＯＳトランジスタＱＷｅと
複数のＮｃｈＭＯＳトランジスタＱＷ１〜ＱＷｎとをさ
らに有している。ＮｃｈＭＯＳトランジスタＱＷｅは書
き込みバッファ回路Ｗｅに接続され、ＮｃｈＭＯＳトラ
ンジスタＱＷ１〜ＱＷｎは書き込みバッファ回路Ｗ１〜
Ｗｎにそれぞれ接続されている。ＮｃｈＭＯＳトランジ
スタＱＷｅ及びＱＷ１〜ＱＷｎの各ゲートには書き込み
制御信号ＲＷＥが供給される。書き込みバッファ回路Ｗ
ｅには冗長イネーブル入力信号ＥＩが入力され、書き込
みバッファ回路Ｗ１〜Ｗｎには救済アドレス入力信号Ａ
Ｉ１〜ＡＩｎがそれぞれ入力される。救済アドレス書き
込み回路１５０１は、冗長イネーブル書き込み信号ＥＷ
と救済アドレス書き込み信号ＡＷ１〜ＡＷｎとを救済ア
ドレス記憶回路１５０２に出力する。
き込みバッファ回路Ｗｅと複数の書き込みバッファ回路
Ｗ１〜Ｗｎとを有している。また、救済アドレス書き込
み回路１５０１は、ＮｃｈＭＯＳトランジスタＱＷｅと
複数のＮｃｈＭＯＳトランジスタＱＷ１〜ＱＷｎとをさ
らに有している。ＮｃｈＭＯＳトランジスタＱＷｅは書
き込みバッファ回路Ｗｅに接続され、ＮｃｈＭＯＳトラ
ンジスタＱＷ１〜ＱＷｎは書き込みバッファ回路Ｗ１〜
Ｗｎにそれぞれ接続されている。ＮｃｈＭＯＳトランジ
スタＱＷｅ及びＱＷ１〜ＱＷｎの各ゲートには書き込み
制御信号ＲＷＥが供給される。書き込みバッファ回路Ｗ
ｅには冗長イネーブル入力信号ＥＩが入力され、書き込
みバッファ回路Ｗ１〜Ｗｎには救済アドレス入力信号Ａ
Ｉ１〜ＡＩｎがそれぞれ入力される。救済アドレス書き
込み回路１５０１は、冗長イネーブル書き込み信号ＥＷ
と救済アドレス書き込み信号ＡＷ１〜ＡＷｎとを救済ア
ドレス記憶回路１５０２に出力する。
【０１０１】救済アドレス記憶回路１５０２は、強誘電
体記憶素子ＦＥｅと複数の強誘電体記憶素子ＦＥ１〜Ｆ
Ｅｎを有している。冗長イネーブル書き込み信号ＥＷ
は、強誘電体記憶素子ＦＥｅに記憶され、冗長イネーブ
ル読み出し信号ＥＲとして救済アドレス読み出し回路１
５０３に出力される。救済アドレス書き込み信号ＡＷ１
〜ＡＷｎは、強誘電体記憶素子ＦＥ１〜ＦＥｎにそれぞ
れ記憶され、救済アドレス読み出し信号ＡＲ１〜ＡＲｎ
として救済アドレス読み出し回路１５０３に出力され
る。
体記憶素子ＦＥｅと複数の強誘電体記憶素子ＦＥ１〜Ｆ
Ｅｎを有している。冗長イネーブル書き込み信号ＥＷ
は、強誘電体記憶素子ＦＥｅに記憶され、冗長イネーブ
ル読み出し信号ＥＲとして救済アドレス読み出し回路１
５０３に出力される。救済アドレス書き込み信号ＡＷ１
〜ＡＷｎは、強誘電体記憶素子ＦＥ１〜ＦＥｎにそれぞ
れ記憶され、救済アドレス読み出し信号ＡＲ１〜ＡＲｎ
として救済アドレス読み出し回路１５０３に出力され
る。
【０１０２】救済アドレス読み出し回路１５０３は、Ｎ
ｃｈトランジスタＱｅと複数のＮｃｈトランジスタＱ１
〜Ｑｎとを有している。また、救済アドレス読み出し回
路１５０３は、センスアンプＳｅと複数のセンスアンプ
Ｓ１〜Ｓｎとをさらに有している。センスアンプＳｅは
ＮｃｈトランジスタＱｅに接続され、センスアンプＳ１
〜ＳｎはＮｃｈトランジスタＱ１〜Ｑｎに接続されてい
る。ＮｃｈトランジスタＱｅ及びＱ１〜Ｑｎの各ゲート
には読み出し制御信号ＲＥが供給される。Ｎｃｈトラン
ジスタＱｅには冗長イネーブル読み出し信号ＥＲが入力
され、ＮｃｈトランジスタＱ１〜Ｑｎには救済アドレス
読み出し信号ＡＲ１〜ＡＲｎが入力される。救済アドレ
ス読み出し回路１５０３は、冗長イネーブル信号ＥＮと
救済アドレス選択信号とを救済アドレス保持回路１５０
５に出力する。
ｃｈトランジスタＱｅと複数のＮｃｈトランジスタＱ１
〜Ｑｎとを有している。また、救済アドレス読み出し回
路１５０３は、センスアンプＳｅと複数のセンスアンプ
Ｓ１〜Ｓｎとをさらに有している。センスアンプＳｅは
ＮｃｈトランジスタＱｅに接続され、センスアンプＳ１
〜ＳｎはＮｃｈトランジスタＱ１〜Ｑｎに接続されてい
る。ＮｃｈトランジスタＱｅ及びＱ１〜Ｑｎの各ゲート
には読み出し制御信号ＲＥが供給される。Ｎｃｈトラン
ジスタＱｅには冗長イネーブル読み出し信号ＥＲが入力
され、ＮｃｈトランジスタＱ１〜Ｑｎには救済アドレス
読み出し信号ＡＲ１〜ＡＲｎが入力される。救済アドレ
ス読み出し回路１５０３は、冗長イネーブル信号ＥＮと
救済アドレス選択信号とを救済アドレス保持回路１５０
５に出力する。
【０１０３】救済アドレス保持回路１５０５は、保持回
路Ｌｅと複数の保持回路Ｌ１〜Ｌｎとを有している。保
持回路Ｌｅ及びＬ１〜Ｌｎは、例えば、ラッチ回路であ
ってもよい。冗長イネーブル信号ＥＮは、保持回路Ｌｅ
に保持され、冗長イネーブル保持信号ＥＮＬとして冗長
デコーダ１５０４に出力される。救済アドレス選択信号
ＡＳ１〜ＡＳｎは、保持回路Ｌ１〜Ｌｎにそれぞれ保持
され、救済アドレス保持信号ＡＬ１〜ＡＬｎとして冗長
デコーダ１５０４に出力される。
路Ｌｅと複数の保持回路Ｌ１〜Ｌｎとを有している。保
持回路Ｌｅ及びＬ１〜Ｌｎは、例えば、ラッチ回路であ
ってもよい。冗長イネーブル信号ＥＮは、保持回路Ｌｅ
に保持され、冗長イネーブル保持信号ＥＮＬとして冗長
デコーダ１５０４に出力される。救済アドレス選択信号
ＡＳ１〜ＡＳｎは、保持回路Ｌ１〜Ｌｎにそれぞれ保持
され、救済アドレス保持信号ＡＬ１〜ＡＬｎとして冗長
デコーダ１５０４に出力される。
【０１０４】以下、冗長デコーダ１５０４の構成を説明
する。電源電圧ＶｃｃとノードＢとの問にＰｃｈトラン
ジスタＰ０が接統されている。ＰｃｈトランジスタＰ０
のゲートにはチップイネーブル信号ＣＥ／が供給され
る。ノードＢに並列にＮｃｈトランジスタＮ１〜Ｎｎが
接続されている。ＮｃｈトランジスタＮ１〜Ｎｎの各ゲ
ートにはアドレスデコード信号Ａ１〜Ａｎが供給され
る。ＮｃｈトランジスタＮ１〜Ｎｎの各ソースはＮｃｈ
トランジスタＦＮ１〜ＦＮｎに直列に接続されている。
ＮｃｈトランジスタＦＮ１〜ＦＮｎの各ソースはノード
Ｃに並列に接統されている。ＮｃｈトランジスタＦＮ１
〜ＦＮｎの各ゲートは、救済アドレス保持回路１５０５
に含まれる保持回路Ｌ１〜Ｌｎの出力にそれぞれ接続さ
れている。さらに、電源電圧Ｖｃｃと接地電圧ＧＮＤと
の間にＰｃｈトランジスタＰｅ及びＦＮｅとが直列に接
続されている。ＰｃｈトランジスタＰｅ及びＦＮｅの各
ドレインはノードＤを介してＮｃｈトランジスタＮｅの
ゲートに接続されている。ＰｃｈトランジスタＰｅのゲ
ートにはチップイネーブル信号ＣＥ／が供給される。Ｐ
ｃｈトランジスタＦＮｅのゲートはインバータＩ２を介
して救済アドレス保持回路１５０５の保持回路Ｌｅの出
力に接続されている。また、ＰｃｈトランジスタＦＮｅ
のドレインはノードＣに接続され、それのソースはＧＮ
Ｄに接続されている。冗長出力ノードＢはコンパレータ
ＡＤ１〜ＡＤｎの第１の入力端子に接続され、コンパレ
ータＡＤ１〜ＡＤｎの第２の入力端子にはアドレスデコ
ード信号Ａ１〜Ａｎがそれぞれ接続されている。また、
コンパレータＡＤ１〜ＡＤｎの出力は記憶素子又は記憶
素子群ＭＲ１〜ＭＲｎに接続され、各々の活性／非活性
を制御している。更に、ノードＢは、インバータＩ１を
介して冗長用記憶素子又は冗長用記憶素子群ＲＭＲに接
続され、これの活性／非活性を制御している。
する。電源電圧ＶｃｃとノードＢとの問にＰｃｈトラン
ジスタＰ０が接統されている。ＰｃｈトランジスタＰ０
のゲートにはチップイネーブル信号ＣＥ／が供給され
る。ノードＢに並列にＮｃｈトランジスタＮ１〜Ｎｎが
接続されている。ＮｃｈトランジスタＮ１〜Ｎｎの各ゲ
ートにはアドレスデコード信号Ａ１〜Ａｎが供給され
る。ＮｃｈトランジスタＮ１〜Ｎｎの各ソースはＮｃｈ
トランジスタＦＮ１〜ＦＮｎに直列に接続されている。
ＮｃｈトランジスタＦＮ１〜ＦＮｎの各ソースはノード
Ｃに並列に接統されている。ＮｃｈトランジスタＦＮ１
〜ＦＮｎの各ゲートは、救済アドレス保持回路１５０５
に含まれる保持回路Ｌ１〜Ｌｎの出力にそれぞれ接続さ
れている。さらに、電源電圧Ｖｃｃと接地電圧ＧＮＤと
の間にＰｃｈトランジスタＰｅ及びＦＮｅとが直列に接
続されている。ＰｃｈトランジスタＰｅ及びＦＮｅの各
ドレインはノードＤを介してＮｃｈトランジスタＮｅの
ゲートに接続されている。ＰｃｈトランジスタＰｅのゲ
ートにはチップイネーブル信号ＣＥ／が供給される。Ｐ
ｃｈトランジスタＦＮｅのゲートはインバータＩ２を介
して救済アドレス保持回路１５０５の保持回路Ｌｅの出
力に接続されている。また、ＰｃｈトランジスタＦＮｅ
のドレインはノードＣに接続され、それのソースはＧＮ
Ｄに接続されている。冗長出力ノードＢはコンパレータ
ＡＤ１〜ＡＤｎの第１の入力端子に接続され、コンパレ
ータＡＤ１〜ＡＤｎの第２の入力端子にはアドレスデコ
ード信号Ａ１〜Ａｎがそれぞれ接続されている。また、
コンパレータＡＤ１〜ＡＤｎの出力は記憶素子又は記憶
素子群ＭＲ１〜ＭＲｎに接続され、各々の活性／非活性
を制御している。更に、ノードＢは、インバータＩ１を
介して冗長用記憶素子又は冗長用記憶素子群ＲＭＲに接
続され、これの活性／非活性を制御している。
【０１０５】次に、冗長救済回路１５００の動作を、冗
長救済を行う場合と冗長救済を行わない場合とに分けて
説明する。
長救済を行う場合と冗長救済を行わない場合とに分けて
説明する。
【０１０６】冗長救済回路１５００によって冗長救済を
行う場合、救済アドレス記憶回路１５０２の強誘電体記
憶素子ＦＥ１〜ＦＥｎには救済アドレスを予め書き込ん
でおき、救済アドレス記憶回路１５０２の強誘電体記憶
素子ＦＥｅには”１”を予め書き込んでおく。これらの
情報の書き込みは、例えば、生産時のウエハーテスト工
程において行われる。例えば、記憶素子ＭＲ１が不良で
あり、アドレスデコード信号Ａ１が救済アドレスである
と仮定する。この場合、冗長イネーブル入力信号ＥＩと
救済アドレス入力信号ＡＩ１とを”Ｈｉｇｈ”とし、救
済アドレス入力信号ＡＩ２〜ＡＩｎを”Ｌｏｗ”とし、
冗長イネーブル書き込み信号ＲＷＥに正のパルスを与え
ることにより、救済アドレス記憶回路１５０２への書き
込みが完了する。この結果、救済アドレス記憶回路１５
０２の強誘電体記憶素子ＦＥｅとＦＥ１には”１”が書
き込まれ、救済アドレス記憶回路１５０２の強誘電体記
憶素子ＦＥ２〜ＦＥｎには”０”が書き込まれる。救済
アドレス記憶回路１５０２に書き込まれたこれらの冗長
データは、本デバイスに電源を投入する時に読み出し
て、冗長アドレス保持回路１５０５に保持する。上述し
た仮定の下では、保持回路Ｌｅと保持回路Ｌ１には”Ｈ
ｉｇｈ”レベルの信号が保持され、保持回路Ｌ２〜Ｌｎ
には”Ｌｏｗ”レベルの信号が保持される。
行う場合、救済アドレス記憶回路１５０２の強誘電体記
憶素子ＦＥ１〜ＦＥｎには救済アドレスを予め書き込ん
でおき、救済アドレス記憶回路１５０２の強誘電体記憶
素子ＦＥｅには”１”を予め書き込んでおく。これらの
情報の書き込みは、例えば、生産時のウエハーテスト工
程において行われる。例えば、記憶素子ＭＲ１が不良で
あり、アドレスデコード信号Ａ１が救済アドレスである
と仮定する。この場合、冗長イネーブル入力信号ＥＩと
救済アドレス入力信号ＡＩ１とを”Ｈｉｇｈ”とし、救
済アドレス入力信号ＡＩ２〜ＡＩｎを”Ｌｏｗ”とし、
冗長イネーブル書き込み信号ＲＷＥに正のパルスを与え
ることにより、救済アドレス記憶回路１５０２への書き
込みが完了する。この結果、救済アドレス記憶回路１５
０２の強誘電体記憶素子ＦＥｅとＦＥ１には”１”が書
き込まれ、救済アドレス記憶回路１５０２の強誘電体記
憶素子ＦＥ２〜ＦＥｎには”０”が書き込まれる。救済
アドレス記憶回路１５０２に書き込まれたこれらの冗長
データは、本デバイスに電源を投入する時に読み出し
て、冗長アドレス保持回路１５０５に保持する。上述し
た仮定の下では、保持回路Ｌｅと保持回路Ｌ１には”Ｈ
ｉｇｈ”レベルの信号が保持され、保持回路Ｌ２〜Ｌｎ
には”Ｌｏｗ”レベルの信号が保持される。
【０１０７】チップ選択時にチップイネーブル信号ＣＥ
／が”Ｌｏｗ”レベルとなると、ノードＤ及びノードＢ
がチャージアップされる。従って、インバータＩ２を介
してＰｃｈトランジスタＦＮｅのゲートは”Ｌｏｗ”レ
ベルになるため、ＰｃｈトランジスタＦＮｅはＯＦＦす
る。その結果、ノードＤは”Ｈｉｇｈ”レベルを維持す
るため、ＮｃｈトランジスタＮｅはＯＮする。また、救
済アドレス保持信号ＡＬ１〜ＡＬｎの値に応じて、Ｎｃ
ｈトランジスタＦＮ１はＯＮし、ＮｃｈトランジスタＦ
Ｎ２〜ＦＮｎはＯＦＦする。
／が”Ｌｏｗ”レベルとなると、ノードＤ及びノードＢ
がチャージアップされる。従って、インバータＩ２を介
してＰｃｈトランジスタＦＮｅのゲートは”Ｌｏｗ”レ
ベルになるため、ＰｃｈトランジスタＦＮｅはＯＦＦす
る。その結果、ノードＤは”Ｈｉｇｈ”レベルを維持す
るため、ＮｃｈトランジスタＮｅはＯＮする。また、救
済アドレス保持信号ＡＬ１〜ＡＬｎの値に応じて、Ｎｃ
ｈトランジスタＦＮ１はＯＮし、ＮｃｈトランジスタＦ
Ｎ２〜ＦＮｎはＯＦＦする。
【０１０８】救済アドレスＡ１が選択された場合、即ち
アドレスデコード信号Ａ１が”Ｈｉｇｈ”レベルとな
り、アドレスデコード信号Ａ２〜Ａｎが”Ｌｏｗ”レベ
ルとなった場合には、ＮｃｈトランジスタＮ１がＯＮす
るため、ノードＢの電荷が引き抜かれ”Ｌｏｗ”レベル
となる。その結果、コンパレータＡＤ１〜ＡＤｎは全て
非選択状態になり、主記憶素子又は主記憶素子群ＭＲ１
〜ＭＲｎは非活性化される。それと同時に、インバータ
Ｉ１を介して、冗長用記憶素子又は冗長用記憶素子群Ｒ
ＭＲは活性化される。以上のようにして冗長切り換えが
行われる。
アドレスデコード信号Ａ１が”Ｈｉｇｈ”レベルとな
り、アドレスデコード信号Ａ２〜Ａｎが”Ｌｏｗ”レベ
ルとなった場合には、ＮｃｈトランジスタＮ１がＯＮす
るため、ノードＢの電荷が引き抜かれ”Ｌｏｗ”レベル
となる。その結果、コンパレータＡＤ１〜ＡＤｎは全て
非選択状態になり、主記憶素子又は主記憶素子群ＭＲ１
〜ＭＲｎは非活性化される。それと同時に、インバータ
Ｉ１を介して、冗長用記憶素子又は冗長用記憶素子群Ｒ
ＭＲは活性化される。以上のようにして冗長切り換えが
行われる。
【０１０９】また、救済アドレスＡ１以外のアドレスが
選択された場合、即ちアドレスデコード信号Ａ２〜Ａｎ
のうちいずれか１つの選択された信号が”Ｈｉｇｈ”レ
ベルになり、アドレスデコード信号Ａ２〜Ａｎのうち選
択された信号以外の信号とアドレスデコード信号Ａ１と
が”Ｌｏｗ”レベルになった場合には、Ｎｃｈトランジ
スタＮ２〜Ｎｎのうち１つだけがＯＮし、その他はＯＦ
Ｆする。ところが、ＮｃｈトランジスタＦＮ２〜ＦＮｎ
が全てＯＦＦしており、また、ＮｃｈトランジスタＮ１
もＯＦＦしているため、ノードＢの電荷は保たれる。そ
の結果、ノードＢは”Ｈｉｇｈ”レベルを維持する。従
って、コンパレータＡＤ１〜ＡＤｎのうち、選択された
アドレス信号を入力に持つ主記憶素子又は主記憶素子群
が活性化され、その他の主記憶素子又は主記憶素子群は
非活性化される。同時に、インバータＩ１を介して冗長
用記憶素子又は冗長用記憶素子群ＲＭＲが非活性化され
る。以上のように、救済アドレス以外のアドレスが選択
された場合は、冗長救済は行われない。
選択された場合、即ちアドレスデコード信号Ａ２〜Ａｎ
のうちいずれか１つの選択された信号が”Ｈｉｇｈ”レ
ベルになり、アドレスデコード信号Ａ２〜Ａｎのうち選
択された信号以外の信号とアドレスデコード信号Ａ１と
が”Ｌｏｗ”レベルになった場合には、Ｎｃｈトランジ
スタＮ２〜Ｎｎのうち１つだけがＯＮし、その他はＯＦ
Ｆする。ところが、ＮｃｈトランジスタＦＮ２〜ＦＮｎ
が全てＯＦＦしており、また、ＮｃｈトランジスタＮ１
もＯＦＦしているため、ノードＢの電荷は保たれる。そ
の結果、ノードＢは”Ｈｉｇｈ”レベルを維持する。従
って、コンパレータＡＤ１〜ＡＤｎのうち、選択された
アドレス信号を入力に持つ主記憶素子又は主記憶素子群
が活性化され、その他の主記憶素子又は主記憶素子群は
非活性化される。同時に、インバータＩ１を介して冗長
用記憶素子又は冗長用記憶素子群ＲＭＲが非活性化され
る。以上のように、救済アドレス以外のアドレスが選択
された場合は、冗長救済は行われない。
【０１１０】また、冗長救済を行わない場合は、救済ア
ドレス記憶回路１５０２の強誘電体記憶素子ＦＥｅに予
め”０”を書き込んでおけばよい。この場合も、電源投
入時に救済アドレス記憶回路に書き込まれたデータを読
み出すが、救済アドレス記憶回路１５０２の強誘電体記
憶素子ＦＥ１〜ＦＥｎに記憶される救済アドレスの値は
動作に全く関与しない。
ドレス記憶回路１５０２の強誘電体記憶素子ＦＥｅに予
め”０”を書き込んでおけばよい。この場合も、電源投
入時に救済アドレス記憶回路に書き込まれたデータを読
み出すが、救済アドレス記憶回路１５０２の強誘電体記
憶素子ＦＥ１〜ＦＥｎに記憶される救済アドレスの値は
動作に全く関与しない。
【０１１１】チップイネーブル信号ＣＥ／が”Ｌｏｗ”
レベルになると、ノードＤ及びノードＢがチャージアッ
プされる。冗長イネーブル保持信号ＥＮＬは”Ｌｏｗ”
レベルであるから、インバータＩ２を介してＰｃｈトラ
ンジスタＦＮｅのゲートは”Ｈｉｇｈ”レベルになるた
め、ＰｃｈトランジスタＦＮｅはＯＮする。その結果、
ノードＤの電荷が引き抜かれるため、ノードＤの電位は
ＰｃｈトランジスタＰｅとＦＮｅの能力に応じて電源電
圧Ｖｃｃよりも低いある電位になる。ノードＤの電位が
ＮｃｈトランジスタＮｅのしきい値よりも低くなるよう
にＰｃｈトランジスタＰｅの能力を決めておけば、Ｎｃ
ｈトランジスタＮｅはＯＦＦ状態となる。従って、ノー
ドＢは”Ｈｉｇｈ”レベルを維持し，ＭＲ１〜ＭＲｎの
うち選択されたアドレスに応じた主記憶素子又は主記憶
素子群が活性化され、同時にインバータＩ１を介して冗
長用記憶素子又は冗長用記憶素子群ＲＭＲは非活性化さ
れる。
レベルになると、ノードＤ及びノードＢがチャージアッ
プされる。冗長イネーブル保持信号ＥＮＬは”Ｌｏｗ”
レベルであるから、インバータＩ２を介してＰｃｈトラ
ンジスタＦＮｅのゲートは”Ｈｉｇｈ”レベルになるた
め、ＰｃｈトランジスタＦＮｅはＯＮする。その結果、
ノードＤの電荷が引き抜かれるため、ノードＤの電位は
ＰｃｈトランジスタＰｅとＦＮｅの能力に応じて電源電
圧Ｖｃｃよりも低いある電位になる。ノードＤの電位が
ＮｃｈトランジスタＮｅのしきい値よりも低くなるよう
にＰｃｈトランジスタＰｅの能力を決めておけば、Ｎｃ
ｈトランジスタＮｅはＯＦＦ状態となる。従って、ノー
ドＢは”Ｈｉｇｈ”レベルを維持し，ＭＲ１〜ＭＲｎの
うち選択されたアドレスに応じた主記憶素子又は主記憶
素子群が活性化され、同時にインバータＩ１を介して冗
長用記憶素子又は冗長用記憶素子群ＲＭＲは非活性化さ
れる。
【０１１２】以上の様に、本実施形態の冗長救済回路１
５００によれば、電気的な手段でもって、不良記憶素子
又は不良記憶素子群を冗長用記憶素子又は冗長用記憶素
子群に切り換えることができる。また、本実施形態の冗
長救済回路１５００によれば、救済アドレスを記憶する
ために強誘電体記憶素子を使用しているため、ロジック
電源のみで書き込み／消去を行うことができる。従っ
て、半導体記憶装置に電源電圧を上昇させる昇圧回路を
内蔵する必要がない。さらに、本実施形態の冗長救済回
路１５００によれば、救済アドレス保持回路１５０５を
設けたことにより、救済アドレス記憶回路１５０２から
の冗長データの読み出しを電源投入時に１回するだけで
済むので、消費電力の低減及びアクセスタイムの向上が
実現できる。
５００によれば、電気的な手段でもって、不良記憶素子
又は不良記憶素子群を冗長用記憶素子又は冗長用記憶素
子群に切り換えることができる。また、本実施形態の冗
長救済回路１５００によれば、救済アドレスを記憶する
ために強誘電体記憶素子を使用しているため、ロジック
電源のみで書き込み／消去を行うことができる。従っ
て、半導体記憶装置に電源電圧を上昇させる昇圧回路を
内蔵する必要がない。さらに、本実施形態の冗長救済回
路１５００によれば、救済アドレス保持回路１５０５を
設けたことにより、救済アドレス記憶回路１５０２から
の冗長データの読み出しを電源投入時に１回するだけで
済むので、消費電力の低減及びアクセスタイムの向上が
実現できる。
【０１１３】尚、上述及び以下に述べるところの主記憶
素子、または、冗長用記憶素子は、強誘電体を有する不
揮発性記憶素子であってもよい。
素子、または、冗長用記憶素子は、強誘電体を有する不
揮発性記憶素子であってもよい。
【０１１４】（第６の実施の形態）図１６は、本発明に
よる第６の実施の形態の冗長救済回路１６００の構成を
示す。冗長救済回路１６００は、第５の実施の形態の冗
長救済回路１５００における救済アドレス記憶回路１５
０２の強誘電体記憶素子としてＭＦＳ−ＦＥＴを用いた
ものである。冗長救済回路１６００の他の回路構成は、
第５の実施の形態の冗長救済回路１５００の回路構成と
同じである。
よる第６の実施の形態の冗長救済回路１６００の構成を
示す。冗長救済回路１６００は、第５の実施の形態の冗
長救済回路１５００における救済アドレス記憶回路１５
０２の強誘電体記憶素子としてＭＦＳ−ＦＥＴを用いた
ものである。冗長救済回路１６００の他の回路構成は、
第５の実施の形態の冗長救済回路１５００の回路構成と
同じである。
【０１１５】冗長救済回路１６００への救済アドレスの
書き込みは、図８（ａ）の様なタイミングにて各信号を
入力することで実現できる。また、冗長救済回路１６０
０からの救済アドレスの読み出しは、図８（ｂ）の様な
タイミングにて各信号を入力することで実現できる。
書き込みは、図８（ａ）の様なタイミングにて各信号を
入力することで実現できる。また、冗長救済回路１６０
０からの救済アドレスの読み出しは、図８（ｂ）の様な
タイミングにて各信号を入力することで実現できる。
【０１１６】尚、冗長救済回路１６００の動作は、冗長
救済回路１５００と同様であるのでここでは説明を省略
する。
救済回路１５００と同様であるのでここでは説明を省略
する。
【０１１７】（第７の実施の形態）図１７は、本発明に
よる第７の実施の形態の冗長救済回路１７００の構成を
示す。冗長救済回路１７００は、第５の実施の形態の冗
長救済回路１５００における救済アドレス記憶回路１５
０２の強誘電体記憶素子として強誘電体キャパシタを用
いたものである。冗長救済回路１７００の他の回路構成
は、第５の実施の形態の冗長救済回路１５００の回路構
成と同じである。
よる第７の実施の形態の冗長救済回路１７００の構成を
示す。冗長救済回路１７００は、第５の実施の形態の冗
長救済回路１５００における救済アドレス記憶回路１５
０２の強誘電体記憶素子として強誘電体キャパシタを用
いたものである。冗長救済回路１７００の他の回路構成
は、第５の実施の形態の冗長救済回路１５００の回路構
成と同じである。
【０１１８】冗長救済回路１７００への救済アドレスの
書き込みは、図１０（ａ）に示した様なタイミングで各
信号を入力することで実現できる。また、冗長救済回路
１７００からの救済アドレスの読み出しは、図１０
（ｂ）の様なタイミングにて各信号を入力することで実
現できる。
書き込みは、図１０（ａ）に示した様なタイミングで各
信号を入力することで実現できる。また、冗長救済回路
１７００からの救済アドレスの読み出しは、図１０
（ｂ）の様なタイミングにて各信号を入力することで実
現できる。
【０１１９】尚、冗長救済回路１７００の動作は、冗長
救済回路１５００と同様であるのでここでは説明を省略
する。
救済回路１５００と同様であるのでここでは説明を省略
する。
【０１２０】（第８の実施の形態）図１８は、本発明に
よる第８の実施の形態の冗長救済回路１８００の構成を
示す。冗長救済回路１８００は、第５の実施の形態の冗
長救済回路１５００における救済アドレス記憶回路１５
０２の強誘電体記憶素子としてＮＤＲＯトランジスタを
用いたものである。冗長救済回路１８００の他の回路構
成は、第５の実施の形態の冗長救済回路１５００の回路
構成と同じである。
よる第８の実施の形態の冗長救済回路１８００の構成を
示す。冗長救済回路１８００は、第５の実施の形態の冗
長救済回路１５００における救済アドレス記憶回路１５
０２の強誘電体記憶素子としてＮＤＲＯトランジスタを
用いたものである。冗長救済回路１８００の他の回路構
成は、第５の実施の形態の冗長救済回路１５００の回路
構成と同じである。
【０１２１】冗長救済回路１８００への救済アドレスの
書き込みは、図１４（ａ）に示した様なタイミングで各
信号を入力することで実現できる。また、冗長救済回路
１８００からの救済アドレスの読み出しは、図１４
（ｂ）の様なタイミングにて各信号を入力することで実
現できる。
書き込みは、図１４（ａ）に示した様なタイミングで各
信号を入力することで実現できる。また、冗長救済回路
１８００からの救済アドレスの読み出しは、図１４
（ｂ）の様なタイミングにて各信号を入力することで実
現できる。
【０１２２】尚、冗長救済回路１８００の動作は、冗長
救済回路１５００と同様であるのでここでは説明を省略
する。
救済回路１５００と同様であるのでここでは説明を省略
する。
【０１２３】（第９の実施の形態）図２０は、本発明に
よる冗長救済回路を含む半導体記憶装置２０００の構成
を示す。アドレスレジスタ２００１から出力されるアド
レスＡ１〜Ａｎはプログラムメモリ２００２と冗長救済
回路２００３とに供給される。冗長救済回路２００３に
は救済すべき不良セルのアドレス（救済アドレス）が予
め記憶されている。冗長救済回路２００３は、予め記憶
されている救済アドレスと入力されたアドレスＡ１〜Ａ
ｎとを比較し、救済アドレスとアドレスＡ１〜Ａｎとが
一致するか否かを判定する。その結果、冗長救済回路２
００３は、その判定結果を示すＳＰＡＲＥ信号とＫＩＬ
Ｌ信号とを出力する。ＳＰＡＲＥ信号とＫＩＬＬ信号と
に応じて、プログラムメモリ２００２を構成する通常動
作セル領域と冗長セル領域のうちいずれかの領域が選択
される。
よる冗長救済回路を含む半導体記憶装置２０００の構成
を示す。アドレスレジスタ２００１から出力されるアド
レスＡ１〜Ａｎはプログラムメモリ２００２と冗長救済
回路２００３とに供給される。冗長救済回路２００３に
は救済すべき不良セルのアドレス（救済アドレス）が予
め記憶されている。冗長救済回路２００３は、予め記憶
されている救済アドレスと入力されたアドレスＡ１〜Ａ
ｎとを比較し、救済アドレスとアドレスＡ１〜Ａｎとが
一致するか否かを判定する。その結果、冗長救済回路２
００３は、その判定結果を示すＳＰＡＲＥ信号とＫＩＬ
Ｌ信号とを出力する。ＳＰＡＲＥ信号とＫＩＬＬ信号と
に応じて、プログラムメモリ２００２を構成する通常動
作セル領域と冗長セル領域のうちいずれかの領域が選択
される。
【０１２４】不良セルが通常動作セル領域に存在しない
場合には、冗長救済回路２００３から”Ｌｏｗ”レベル
のＳＰＡＲＥ信号と”Ｈｉｇｈ”レベルのＫＩＬＬ信号
とがプログラムメモリ２００２に供給される。これによ
り、通常動作セル領域が選択される。
場合には、冗長救済回路２００３から”Ｌｏｗ”レベル
のＳＰＡＲＥ信号と”Ｈｉｇｈ”レベルのＫＩＬＬ信号
とがプログラムメモリ２００２に供給される。これによ
り、通常動作セル領域が選択される。
【０１２５】不良セルが通常動作セル領域に存在する場
合には、該冗長救済回路２００３は救済アドレスとアド
レスＡ１〜Ａｎとが一致するか否かを判定する。アドレ
スが不一致である場合には、不良セルが通常動作セル領
域に存在しない場合と同様、冗長救済回路２００３か
ら”Ｌｏｗ”レベルのＳＰＡＲＥ信号と”Ｈｉｇｈ”レ
ベルのＫＩＬＬ信号とがプログラムメモリ２００２に供
給される。これにより、通常動作セル領域が選択され
る。一方、アドレスが一致である場合には、冗長救済回
路２００３から”Ｈｉｇｈ”レベルのＳＰＡＲＥ信号
と”Ｌｏｗ”レベルのＫＩＬＬ信号とがプログラムメモ
リ２００２に供給される。これにより、冗長セル領域が
選択される。
合には、該冗長救済回路２００３は救済アドレスとアド
レスＡ１〜Ａｎとが一致するか否かを判定する。アドレ
スが不一致である場合には、不良セルが通常動作セル領
域に存在しない場合と同様、冗長救済回路２００３か
ら”Ｌｏｗ”レベルのＳＰＡＲＥ信号と”Ｈｉｇｈ”レ
ベルのＫＩＬＬ信号とがプログラムメモリ２００２に供
給される。これにより、通常動作セル領域が選択され
る。一方、アドレスが一致である場合には、冗長救済回
路２００３から”Ｈｉｇｈ”レベルのＳＰＡＲＥ信号
と”Ｌｏｗ”レベルのＫＩＬＬ信号とがプログラムメモ
リ２００２に供給される。これにより、冗長セル領域が
選択される。
【０１２６】プログラムメモリ中の行方向及び列方向の
デコーダ（図示せず）によって選択されたアドレスに対
応するメモリセルがアクセスされる。データの読み出し
モードの場合は、アクセスされたメモリセルに格納され
るデータが出力制御回路２００４を介して半導体記憶装
置２０００の外部へ出力される。
デコーダ（図示せず）によって選択されたアドレスに対
応するメモリセルがアクセスされる。データの読み出し
モードの場合は、アクセスされたメモリセルに格納され
るデータが出力制御回路２００４を介して半導体記憶装
置２０００の外部へ出力される。
【０１２７】図２１は、プログラムメモリ２００２のメ
モリセル領域の例を示す。
モリセル領域の例を示す。
【０１２８】例えば、図２１において、ワードラインＷ
Ｌ１とビットラインＢＬ１とによって選択される主記憶
素子ＭＲ１１が不良セルであったと仮定する。この場
合、冗長救済回路２００３は、主記憶素子ＭＲ１１に対
応するアドレスを救済アドレスとして記憶する。冗長救
済回路２００３は、アドレスＡ１〜Ａｎと冗長救済回路
２００３に記憶される救済アドレスとが一致するか否か
を判定する。アドレスが一致である場合には、冗長救済
回路２００３は、ＳＰＡＲＥ信号を”Ｈｉｇｈ”レベ
ル”とし、ＫＩＬＬ信号を”Ｌｏｗ”レベルとする。こ
れにより、ビットラインＢＬ１は非選択状態となり、冗
長用ビットラインＲＢＬ１は選択状態となる。このよう
にして、通常動作セル領域内のビットラインＢＬ１に接
続されるすべての主記憶素子ＭＲ１１〜ＭＲ１４が、冗
長セル領域内の冗長用ビットラインＲＢＬ１に接続され
る冗長用記憶素子ＲＭＲ１１〜ＲＭＲ１４に置換され
る。
Ｌ１とビットラインＢＬ１とによって選択される主記憶
素子ＭＲ１１が不良セルであったと仮定する。この場
合、冗長救済回路２００３は、主記憶素子ＭＲ１１に対
応するアドレスを救済アドレスとして記憶する。冗長救
済回路２００３は、アドレスＡ１〜Ａｎと冗長救済回路
２００３に記憶される救済アドレスとが一致するか否か
を判定する。アドレスが一致である場合には、冗長救済
回路２００３は、ＳＰＡＲＥ信号を”Ｈｉｇｈ”レベ
ル”とし、ＫＩＬＬ信号を”Ｌｏｗ”レベルとする。こ
れにより、ビットラインＢＬ１は非選択状態となり、冗
長用ビットラインＲＢＬ１は選択状態となる。このよう
にして、通常動作セル領域内のビットラインＢＬ１に接
続されるすべての主記憶素子ＭＲ１１〜ＭＲ１４が、冗
長セル領域内の冗長用ビットラインＲＢＬ１に接続され
る冗長用記憶素子ＲＭＲ１１〜ＲＭＲ１４に置換され
る。
【０１２９】第９の実施の形態の冗長救済回路は、テス
トによって判明した不良アドレスを記憶する素子に従来
のフューズ素子に変えＮＤＲＯトランジスタを用いる。
このＮＤＲＯトランジスタの持つ不揮発性の抵抗値の二
つの状態（低抵抗状態：Ｌｏｗステイト、高抵抗状態：
Ｈｉｇｈステイト）を使い分ける事によって不良アドレ
ス情報を記憶する。この記憶した不良セル（不良ビッ
ト、不良ビット線、不良ワード線）のアドレス情報と外
部から入力されるアドレス情報とを比較し、双方のアド
レス情報が一致した場合のみ冗長セル（冗長ビット、冗
長ビット線、冗長ワード線）をアクセスすることによ
り、不良セル（不良ビット、不良ビット線、不良ワード
線）の救済置換を行う。
トによって判明した不良アドレスを記憶する素子に従来
のフューズ素子に変えＮＤＲＯトランジスタを用いる。
このＮＤＲＯトランジスタの持つ不揮発性の抵抗値の二
つの状態（低抵抗状態：Ｌｏｗステイト、高抵抗状態：
Ｈｉｇｈステイト）を使い分ける事によって不良アドレ
ス情報を記憶する。この記憶した不良セル（不良ビッ
ト、不良ビット線、不良ワード線）のアドレス情報と外
部から入力されるアドレス情報とを比較し、双方のアド
レス情報が一致した場合のみ冗長セル（冗長ビット、冗
長ビット線、冗長ワード線）をアクセスすることによ
り、不良セル（不良ビット、不良ビット線、不良ワード
線）の救済置換を行う。
【０１３０】図２２は、ＮＤＲＯトランジスタを模式的
に示す。ＮＤＲＯトランジスタは、図２３に示すような
ヒステリシスな電流的特性を持つことが知られている。
図２３に示すようにゲート電圧（Ｖｇｓ／Ｖｇｄ）＝０
Ｖの時にＲＬｏとＲＨｉの２つの状態（Ｌｏｗステイト
・Ｈｉｇｈステイト）を不揮発で保持できる。ゲート−
ソース間（Ｖｇｓ）及びゲート−ドレイン間（Ｖｇｄ）
にそれぞれ正の電圧を与える（図２４）と図２３のの
ポイントにあることとなり、Ｖｇｓ／Ｖｇｄ＝０Ｖにし
てやると（図２３ののポイント）、ＮＲＤＯトランジ
スタはＬｏｗステイトとなる。一方、図２５に示すよう
にＶｇｓ／Ｖｇｄに負の電圧を加えて（図２３ののポ
イント）Ｖｇｓ／Ｖｇｄの電圧を０Ｖにすると（図２３
ののポイント）、ＮＲＤＯトランジスタはヒステリシ
スカーブに沿ってＨｉｇｈステイトとなることが知られ
ている。そしてこののポイントでのＬｏｗステイトと
のポイントでのＨｉｇｈステイトはＮＲＤＯトランジ
スタに電圧が印加されていない場合でも保持できる（不
揮発性）。
に示す。ＮＤＲＯトランジスタは、図２３に示すような
ヒステリシスな電流的特性を持つことが知られている。
図２３に示すようにゲート電圧（Ｖｇｓ／Ｖｇｄ）＝０
Ｖの時にＲＬｏとＲＨｉの２つの状態（Ｌｏｗステイト
・Ｈｉｇｈステイト）を不揮発で保持できる。ゲート−
ソース間（Ｖｇｓ）及びゲート−ドレイン間（Ｖｇｄ）
にそれぞれ正の電圧を与える（図２４）と図２３のの
ポイントにあることとなり、Ｖｇｓ／Ｖｇｄ＝０Ｖにし
てやると（図２３ののポイント）、ＮＲＤＯトランジ
スタはＬｏｗステイトとなる。一方、図２５に示すよう
にＶｇｓ／Ｖｇｄに負の電圧を加えて（図２３ののポ
イント）Ｖｇｓ／Ｖｇｄの電圧を０Ｖにすると（図２３
ののポイント）、ＮＲＤＯトランジスタはヒステリシ
スカーブに沿ってＨｉｇｈステイトとなることが知られ
ている。そしてこののポイントでのＬｏｗステイトと
のポイントでのＨｉｇｈステイトはＮＲＤＯトランジ
スタに電圧が印加されていない場合でも保持できる（不
揮発性）。
【０１３１】図２６は、本発明による第９の実施の形態
の冗長救済回路２６００の構成を概念的に示す。冗長救
済回路２６００は、冗長アドレスイネーブル回路２６０
１と、アドレス用検知回路２６０２ｉ〜２６０２ｊと、
アドレス比較回路２６０３とを有している。冗長アドレ
スイネーブル回路２６０１とアドレス用検知回路２６０
２ｉ〜２６０２ｊのそれぞれは、直列に接続されたＮＲ
ＤＯトランジスタを有している。これらの回路では、上
述したＮＲＤＯトランジスタの不揮発性の特性を利用し
て救済アドレス情報に応じてＮＲＤＯトランジスタの抵
抗値（Ｌｏｗステイト又はＨｉｇｈステイト）を制御す
ることにより、不良セルに対応する救済アドレス情報と
冗長セルを活性化する情報とを記憶する。
の冗長救済回路２６００の構成を概念的に示す。冗長救
済回路２６００は、冗長アドレスイネーブル回路２６０
１と、アドレス用検知回路２６０２ｉ〜２６０２ｊと、
アドレス比較回路２６０３とを有している。冗長アドレ
スイネーブル回路２６０１とアドレス用検知回路２６０
２ｉ〜２６０２ｊのそれぞれは、直列に接続されたＮＲ
ＤＯトランジスタを有している。これらの回路では、上
述したＮＲＤＯトランジスタの不揮発性の特性を利用し
て救済アドレス情報に応じてＮＲＤＯトランジスタの抵
抗値（Ｌｏｗステイト又はＨｉｇｈステイト）を制御す
ることにより、不良セルに対応する救済アドレス情報と
冗長セルを活性化する情報とを記憶する。
【０１３２】アドレス情報を取り出すには、図２６のノ
ードＢに２つのＮＲＤＯトランジスタの抵抗比により生
じる電圧を検知し、各アドレス情報をアドレス比較回路
２６０３に与えてやり、外部から該当するアドレスが入
力された時のみ冗長活性化信号（ＳＰＡＲＥ信号）を発
生し、この信号により冗長セル（冗長ビット、冗長ビッ
ト線、冗長ワード線）を活性化し、不良セル（不良ビッ
ト、不良ビット線、不良ワード線）と置換する。
ードＢに２つのＮＲＤＯトランジスタの抵抗比により生
じる電圧を検知し、各アドレス情報をアドレス比較回路
２６０３に与えてやり、外部から該当するアドレスが入
力された時のみ冗長活性化信号（ＳＰＡＲＥ信号）を発
生し、この信号により冗長セル（冗長ビット、冗長ビッ
ト線、冗長ワード線）を活性化し、不良セル（不良ビッ
ト、不良ビット線、不良ワード線）と置換する。
【０１３３】図２７は、本発明による第９の実施の形態
の冗長救済回路２６００の詳細な構成を示す。ウエハテ
スト又はアセンブリ後の出荷テストにおいて不良ビット
（又は不良ビット線又は不良ワード線）を検出し、冗長
アドレス書き込みモードに設定する。このモードへのセ
ットは例えばＤＲＡＭのテストモードへのセット等で一
般的に用いられている様な特定のタイミングの信号を入
力することでテスト中に容易に実現できる。この冗長ア
ドレス書き込みモードに設定された場合のみ、書き込み
回路を制御する信号（ＮＯ＿ＵＳＥ、ＳＰ＿ＵＳＥ、書
き込みパルス、ＳＡｉ／、ＳＡｉ〜ＳＡｊ、ＳＡｊ／）
が動作し（又は書き込み回路とＮＲＤＯトランジスタを
接続するトランジスタをオンさせることにより、書き込
み回路をＮＲＤＯトランジスタに接続する）、さらに読
み出し回路へ接続するスイッチであるトランジスタをオ
フする為、ＳＰ＿ＲＤがＬｏｗレベルとなり書き込み状
態となる。
の冗長救済回路２６００の詳細な構成を示す。ウエハテ
スト又はアセンブリ後の出荷テストにおいて不良ビット
（又は不良ビット線又は不良ワード線）を検出し、冗長
アドレス書き込みモードに設定する。このモードへのセ
ットは例えばＤＲＡＭのテストモードへのセット等で一
般的に用いられている様な特定のタイミングの信号を入
力することでテスト中に容易に実現できる。この冗長ア
ドレス書き込みモードに設定された場合のみ、書き込み
回路を制御する信号（ＮＯ＿ＵＳＥ、ＳＰ＿ＵＳＥ、書
き込みパルス、ＳＡｉ／、ＳＡｉ〜ＳＡｊ、ＳＡｊ／）
が動作し（又は書き込み回路とＮＲＤＯトランジスタを
接続するトランジスタをオンさせることにより、書き込
み回路をＮＲＤＯトランジスタに接続する）、さらに読
み出し回路へ接続するスイッチであるトランジスタをオ
フする為、ＳＰ＿ＲＤがＬｏｗレベルとなり書き込み状
態となる。
【０１３４】不良ビットがない場合の情報の書き込み
は、ＮＯ＿ＵＳＥ信号がＨｉｇｈレベルとなり、第１Ｎ
ＲＤＯトランジスタ（以下、「ＮＤＲＯ１」と略記す
る）のゲートが書き込みパルス信号へ接続され、第２Ｎ
ＲＤＯトランジスタ（以下、「ＮＲＤＯ２」と略記す
る）のソースとドレインも書き込みパルス信号へ接続さ
れる。それ以外のノードはＭＯＳトランジスタによりグ
ランドに固定される。ここで外部から又は内部で発生し
た”Ｈｉｇｈ”レベルのパルスを書き込みパルス信号か
ら印加する。このパルスは冗長アドレス書き込みモード
時に内部で自動発生してもよいし、外部から特定の端子
を使って与えてもよい。このときＮＲＤＯ１は正の電圧
（図２４）となりＨｉｇｈステイトが記憶される。一
方、ＮＲＤＯ２は負の電圧（図２５）となりＬｏｗステ
イトが記憶される。この時（不良セルがない場合）アド
レス用検知回路２６０２ｉ〜２６０２ｊへの書き込みは
特に必要はない。
は、ＮＯ＿ＵＳＥ信号がＨｉｇｈレベルとなり、第１Ｎ
ＲＤＯトランジスタ（以下、「ＮＤＲＯ１」と略記す
る）のゲートが書き込みパルス信号へ接続され、第２Ｎ
ＲＤＯトランジスタ（以下、「ＮＲＤＯ２」と略記す
る）のソースとドレインも書き込みパルス信号へ接続さ
れる。それ以外のノードはＭＯＳトランジスタによりグ
ランドに固定される。ここで外部から又は内部で発生し
た”Ｈｉｇｈ”レベルのパルスを書き込みパルス信号か
ら印加する。このパルスは冗長アドレス書き込みモード
時に内部で自動発生してもよいし、外部から特定の端子
を使って与えてもよい。このときＮＲＤＯ１は正の電圧
（図２４）となりＨｉｇｈステイトが記憶される。一
方、ＮＲＤＯ２は負の電圧（図２５）となりＬｏｗステ
イトが記憶される。この時（不良セルがない場合）アド
レス用検知回路２６０２ｉ〜２６０２ｊへの書き込みは
特に必要はない。
【０１３５】記憶されたデータを読み出す方法は、半導
体記憶装置へ電源が与えられた直後に一定期間のパルス
を発生するパワーアップ検出回路によって発生したパル
スの期問に例えば差動アンプと一定電圧を発生するＶｒ
ｅｆ発生回路とを活性化しＮＲＤＯトランジスタのＨｉ
ｇｈステイト・Ｌｏｗステイト比で生じる電界Ｖｒｅｆ
＊Ｒ２／（Ｒ１＋Ｒ２）と１／２Ｖｒｅｆとを差動アン
プで検出する。ここで、Ｒ１はＮＤＲＯ１の抵抗値、Ｒ
２はＮＤＲＯ２の抵抗値を示す。前述のようにＮＲＤＯ
１にはＨｉｇｈステイト（ＲＨｉ）が記憶され、ＮＲＤ
Ｏ２にはＬｏｗステイト（ＲＬｏ）が記憶されている。
ここで、図２３に示される特性からＲＨｉ＞ＲＬｏであ
るためノードＡのレベルは１／２Ｖｒｅｆより低くな
り、ＳＰ＿ＥＮＡＢＬＥ信号は”Ｌｏｗ”レベルを出力
する。この”Ｌｏｗ”レベルの信号を受けラッチ回路を
もつアドレス比較回路２６０３は非活性状態を保つ為Ｓ
ＰＡＲＥ信号は電源がきれるまで”Ｌｏｗ”レベルを保
持し、冗長ビット（又は冗長ビット線又は冗長ワード
線）をアクセスしない。各不良アドレスを記憶するアド
レス用検知回路２６０２ｉ〜２６０２ｊはこのＳＰ＿Ｅ
ＮＡＢＬＥ信号が活性化されないため、本ケース（ＳＰ
＿ＥＮＡＢＬＥ信号がＬｏｗレベル）では動作しない。
体記憶装置へ電源が与えられた直後に一定期間のパルス
を発生するパワーアップ検出回路によって発生したパル
スの期問に例えば差動アンプと一定電圧を発生するＶｒ
ｅｆ発生回路とを活性化しＮＲＤＯトランジスタのＨｉ
ｇｈステイト・Ｌｏｗステイト比で生じる電界Ｖｒｅｆ
＊Ｒ２／（Ｒ１＋Ｒ２）と１／２Ｖｒｅｆとを差動アン
プで検出する。ここで、Ｒ１はＮＤＲＯ１の抵抗値、Ｒ
２はＮＤＲＯ２の抵抗値を示す。前述のようにＮＲＤＯ
１にはＨｉｇｈステイト（ＲＨｉ）が記憶され、ＮＲＤ
Ｏ２にはＬｏｗステイト（ＲＬｏ）が記憶されている。
ここで、図２３に示される特性からＲＨｉ＞ＲＬｏであ
るためノードＡのレベルは１／２Ｖｒｅｆより低くな
り、ＳＰ＿ＥＮＡＢＬＥ信号は”Ｌｏｗ”レベルを出力
する。この”Ｌｏｗ”レベルの信号を受けラッチ回路を
もつアドレス比較回路２６０３は非活性状態を保つ為Ｓ
ＰＡＲＥ信号は電源がきれるまで”Ｌｏｗ”レベルを保
持し、冗長ビット（又は冗長ビット線又は冗長ワード
線）をアクセスしない。各不良アドレスを記憶するアド
レス用検知回路２６０２ｉ〜２６０２ｊはこのＳＰ＿Ｅ
ＮＡＢＬＥ信号が活性化されないため、本ケース（ＳＰ
＿ＥＮＡＢＬＥ信号がＬｏｗレベル）では動作しない。
【０１３６】また本実施例では、ＮＤＲＯトランジスタ
等を流れる貫通電流の流れる期間を少なくするため、電
源電圧を検知し、電源投入直後から半導体記憶装置がア
クセスされるまでに一定期間のパルスを発生させ、この
パルスがＨｉｇｈレベルにある期間に記憶された冗長デ
ータを読み出すが、このパルス状のパワーアップ信号で
はなく、半導体記憶装置内部の装置全体を活性化する選
択（活性化）信号（例えばＣＥ信号，ＣＳ信号，ＲＡＳ
信号，ＣＡＳ信号等）で読み出し回路を活性化すること
も可能であり、この場合アドレス等を取り込むラッチ回
路は特に必要はない。
等を流れる貫通電流の流れる期間を少なくするため、電
源電圧を検知し、電源投入直後から半導体記憶装置がア
クセスされるまでに一定期間のパルスを発生させ、この
パルスがＨｉｇｈレベルにある期間に記憶された冗長デ
ータを読み出すが、このパルス状のパワーアップ信号で
はなく、半導体記憶装置内部の装置全体を活性化する選
択（活性化）信号（例えばＣＥ信号，ＣＳ信号，ＲＡＳ
信号，ＣＡＳ信号等）で読み出し回路を活性化すること
も可能であり、この場合アドレス等を取り込むラッチ回
路は特に必要はない。
【０１３７】不良ビットがテストにて検出された場合も
同様に外部（テスターからの）信号を特定のタイミング
で入力することで冗長アドレス書き込みモードに設定す
る。特定端子を使い（ＷＥ，ＣＡＳ，ＲＡＳ，ＣＥ等）
冗長アドレスイネーブル回路２６０１のＳＰ＿ＵＳＥ信
号を”Ｈｉｇｈ”レベル、ＮＯ＿ＵＳＥを”Ｌｏｗ”レ
ベルに設定し、書き込みパルス信号からパルスを与えＮ
ＤＲＯ１をＬｏｗステイト、ＮＤＲＯ２をＨｉｇｈステ
イトに書き込む。同時にあるいは前後して、テスターか
ら各アドレス端子を介して不良アドレスを入力し、ＳＡ
ｉ〜ＳＡｊを不良アドレスに対応するようＬｏｗレベル
又はＨｉｇｈレベルに設定し、第３ＮＤＲＯトランジス
タ（以下、「ＮＤＲＯ３」と略記する）、第４ＮＤＲＯ
トランジスタ（以下、「ＮＤＲＯ４」と略記する）に不
良アドレスの情報の書き込みパルスを発生することで記
憶する。この記憶されたデータ（アドレス情報）を読み
出す方法は、前述した動作と同様であり、この半導体記
憶装置へ電源が与えられた直後に一定期間のパルスを発
生するパワーアップ検出回路によって発生したパルスの
期間に冗長アドレスイネーブル回路２６０１の差動アン
プと一定電圧を発生するＶｒｅｆ発生回路が活性化さ
れ、Ｌｏｗステイト（ＲＬｏ）であるＮＲＤＯ１とＨｉ
ｇｈステイト（ＲＨｉ）であるＮＲＤＯ２の２つの抵抗
の比からノードＡはＶｒｅｆ＊ＲＨｉ／（ＲＨｉ＋ＲＬ
ｏ）となり１／２Ｖｒｅｆより高い電圧となり、ＳＰ＿
ＥＮＡＢＬＥ信号は”Ｈｉｇｈ”レベルを出力し、アド
レス用検知回路２６０２ｉ〜２６０２ｊとアドレス比較
回路２６０３とを活性化する。
同様に外部（テスターからの）信号を特定のタイミング
で入力することで冗長アドレス書き込みモードに設定す
る。特定端子を使い（ＷＥ，ＣＡＳ，ＲＡＳ，ＣＥ等）
冗長アドレスイネーブル回路２６０１のＳＰ＿ＵＳＥ信
号を”Ｈｉｇｈ”レベル、ＮＯ＿ＵＳＥを”Ｌｏｗ”レ
ベルに設定し、書き込みパルス信号からパルスを与えＮ
ＤＲＯ１をＬｏｗステイト、ＮＤＲＯ２をＨｉｇｈステ
イトに書き込む。同時にあるいは前後して、テスターか
ら各アドレス端子を介して不良アドレスを入力し、ＳＡ
ｉ〜ＳＡｊを不良アドレスに対応するようＬｏｗレベル
又はＨｉｇｈレベルに設定し、第３ＮＤＲＯトランジス
タ（以下、「ＮＤＲＯ３」と略記する）、第４ＮＤＲＯ
トランジスタ（以下、「ＮＤＲＯ４」と略記する）に不
良アドレスの情報の書き込みパルスを発生することで記
憶する。この記憶されたデータ（アドレス情報）を読み
出す方法は、前述した動作と同様であり、この半導体記
憶装置へ電源が与えられた直後に一定期間のパルスを発
生するパワーアップ検出回路によって発生したパルスの
期間に冗長アドレスイネーブル回路２６０１の差動アン
プと一定電圧を発生するＶｒｅｆ発生回路が活性化さ
れ、Ｌｏｗステイト（ＲＬｏ）であるＮＲＤＯ１とＨｉ
ｇｈステイト（ＲＨｉ）であるＮＲＤＯ２の２つの抵抗
の比からノードＡはＶｒｅｆ＊ＲＨｉ／（ＲＨｉ＋ＲＬ
ｏ）となり１／２Ｖｒｅｆより高い電圧となり、ＳＰ＿
ＥＮＡＢＬＥ信号は”Ｈｉｇｈ”レベルを出力し、アド
レス用検知回路２６０２ｉ〜２６０２ｊとアドレス比較
回路２６０３とを活性化する。
【０１３８】アドレス用検知回路２６０２ｉ〜２６０２
ｊのそれぞれは、ＮＲＤＯトランジスタに記憶された抵
抗値に応じてＳＡ回路（例えば差動アンプ）から不良ア
ドレスにー致するデータを出力する。このとき各アドレ
スラッチ回路はラッチされす信号が”Ｌｏｗ”レベルで
ありラッチ状態ではないため、このデータを取込み、読
み出し回路が非活性化される（ＳＰ＿ＥＮＡＢＬＥ信号
が”Ｌｏｗ”レベルに変換する）と同時にＳＡ回路から
出力されたデータをラッチし、本装置の電源がきれるま
でこのデータ保つ。ここで、パワーアップ信号が”Ｈｉ
ｇｈ”レベルの間はＳＰ＿ＥＮＡＢＬＥ信号も”Ｈｉｇ
ｈ”レベルである。電源が１度きれ再度電源が印加され
てもＮＲＤＯトランジスタは不揮発で抵抗値を記憶して
いるため、電源が入ったと同時に上述の動作が繰り返さ
れる。このようにアドレス用検知回路２６０２ｉ〜２６
０２ｊでは不良アドレスデータをラッチしているため、
この不良アドレスが外部からアクセスされた場合、内部
アドレスバスのＡｉ〜ＡｊのデータとＳＰ＿Ａｉ〜ＳＰ
＿Ａｊのデータとを比較し一致する時のみＳＰＡＲＥ信
号がＨｉｇｈレベルになり、冗長セル（冗長ビット、冗
長ビット線、冗長ワード線）をアクセスする。このとき
不良セル（不良ビット、不良ビット線、不良ワード線）
をこのＳＰＡＲＥ信号又は逆極性のＫＩＬＬ／信号等で
非活性化すればよい。
ｊのそれぞれは、ＮＲＤＯトランジスタに記憶された抵
抗値に応じてＳＡ回路（例えば差動アンプ）から不良ア
ドレスにー致するデータを出力する。このとき各アドレ
スラッチ回路はラッチされす信号が”Ｌｏｗ”レベルで
ありラッチ状態ではないため、このデータを取込み、読
み出し回路が非活性化される（ＳＰ＿ＥＮＡＢＬＥ信号
が”Ｌｏｗ”レベルに変換する）と同時にＳＡ回路から
出力されたデータをラッチし、本装置の電源がきれるま
でこのデータ保つ。ここで、パワーアップ信号が”Ｈｉ
ｇｈ”レベルの間はＳＰ＿ＥＮＡＢＬＥ信号も”Ｈｉｇ
ｈ”レベルである。電源が１度きれ再度電源が印加され
てもＮＲＤＯトランジスタは不揮発で抵抗値を記憶して
いるため、電源が入ったと同時に上述の動作が繰り返さ
れる。このようにアドレス用検知回路２６０２ｉ〜２６
０２ｊでは不良アドレスデータをラッチしているため、
この不良アドレスが外部からアクセスされた場合、内部
アドレスバスのＡｉ〜ＡｊのデータとＳＰ＿Ａｉ〜ＳＰ
＿Ａｊのデータとを比較し一致する時のみＳＰＡＲＥ信
号がＨｉｇｈレベルになり、冗長セル（冗長ビット、冗
長ビット線、冗長ワード線）をアクセスする。このとき
不良セル（不良ビット、不良ビット線、不良ワード線）
をこのＳＰＡＲＥ信号又は逆極性のＫＩＬＬ／信号等で
非活性化すればよい。
【０１３９】図２８は、図２７に示す冗長救済回路２６
００のラッチ回路アドレスラッチの構成を示す。また、
図２９は、図２７に示す冗長救済回路２６００のアドレ
ス比較回路２６０３の構成を示す。
００のラッチ回路アドレスラッチの構成を示す。また、
図２９は、図２７に示す冗長救済回路２６００のアドレ
ス比較回路２６０３の構成を示す。
【０１４０】以上のようにＮＲＤＯトランジスタの不揮
発性の可変抵抗の特性を利用し、電気的信号のみで不良
アドレスの記憶と読み出しを行い、ヒューズ等の切断工
程無しで冗長救済が可能である。
発性の可変抵抗の特性を利用し、電気的信号のみで不良
アドレスの記憶と読み出しを行い、ヒューズ等の切断工
程無しで冗長救済が可能である。
【０１４１】このように、本実施形態の冗長救済回路に
よれば、ＮＤＲＯトランジスタを使用することにより、
レーザー等による物理的な切断工程及び切断装置が不必
要となる。また、電気的信号にて不良アドレスを記憶
し、冗長セル（冗長ビット、冗長ビット線、冗長ワード
線）へ置換が可能になるため、従来はウエハテスト時
（ウエハ状態）しか冗長置換記憶作業が実施できなかっ
たが、アセンブリ後のパッケージ品でも可能となり、よ
り多くの条件下（高温、低温、あるいは最小サイクル等
の厳しいテスト条件下）で冗長救済が可能となり、良品
率が飛躍的に向上する。
よれば、ＮＤＲＯトランジスタを使用することにより、
レーザー等による物理的な切断工程及び切断装置が不必
要となる。また、電気的信号にて不良アドレスを記憶
し、冗長セル（冗長ビット、冗長ビット線、冗長ワード
線）へ置換が可能になるため、従来はウエハテスト時
（ウエハ状態）しか冗長置換記憶作業が実施できなかっ
たが、アセンブリ後のパッケージ品でも可能となり、よ
り多くの条件下（高温、低温、あるいは最小サイクル等
の厳しいテスト条件下）で冗長救済が可能となり、良品
率が飛躍的に向上する。
【０１４２】（第１０の実施の形態）図３５は、本発明
による冗長救済回路を含む半導体記憶装置３５００の構
成を示す。半導体記憶装置３５００は、行アドレスプリ
デコード信号３５１１によって指定されるメモリアレイ
３５０８における位置をアクセスする行デコーダ３５０
１、列アドレスプリデコード信号３５１２によって指定
されるメモリアレイ３５０８における位置をアクセスす
る列デコーダ３５０２、行アドレスを行アドレスプリデ
コード信号３５１１に変換する行アドレスプリデコーダ
３５０３、列アドレスを列アドレスプリデコード信号３
５１２に変換する列アドレスプリデコーダ３５０５、行
アドレスプリデコード信号３５１１によって指定される
冗長メモリアレイ３５０９における位置をアクセスする
冗長行デコーダ３５０６、列アドレスプリデコード信号
３５１２によって指定される冗長メモリアレイ３５０９
における位置をアクセスする冗長列デコーダ３５０７、
行置換活性化信号ＲＲＥを出力する冗長置換設定回路３
５０４および列置換活性化信号ＲＣＥを出力する冗長置
換設定回路３５１０を有する。
による冗長救済回路を含む半導体記憶装置３５００の構
成を示す。半導体記憶装置３５００は、行アドレスプリ
デコード信号３５１１によって指定されるメモリアレイ
３５０８における位置をアクセスする行デコーダ３５０
１、列アドレスプリデコード信号３５１２によって指定
されるメモリアレイ３５０８における位置をアクセスす
る列デコーダ３５０２、行アドレスを行アドレスプリデ
コード信号３５１１に変換する行アドレスプリデコーダ
３５０３、列アドレスを列アドレスプリデコード信号３
５１２に変換する列アドレスプリデコーダ３５０５、行
アドレスプリデコード信号３５１１によって指定される
冗長メモリアレイ３５０９における位置をアクセスする
冗長行デコーダ３５０６、列アドレスプリデコード信号
３５１２によって指定される冗長メモリアレイ３５０９
における位置をアクセスする冗長列デコーダ３５０７、
行置換活性化信号ＲＲＥを出力する冗長置換設定回路３
５０４および列置換活性化信号ＲＣＥを出力する冗長置
換設定回路３５１０を有する。
【０１４３】冗長行デコーダ３５０６と冗長置換設定回
路３５０４とは、行方向の冗長救済回路を構成する。冗
長列デコーダ３５０７と冗長置換設定回路３５１０と
は、列方向の冗長救済回路を構成する。
路３５０４とは、行方向の冗長救済回路を構成する。冗
長列デコーダ３５０７と冗長置換設定回路３５１０と
は、列方向の冗長救済回路を構成する。
【０１４４】行アドレスプリデコーダ３５０３は、行ア
ドレスをデコードして行アドレスプリデコード信号３５
１１を出力する。行アドレスプリデコード信号３５１１
は、行デコーダ３５０１と冗長デコーダ３５０６と冗長
置換設定回路３５０４に入力される。冗長置換設定回路
３５０４は、置換すべき行アドレスが入力されたか否か
を判定し、その判定結果を示す行置換活性化信号ＲＲＥ
を出力する。行置換活性化信号ＲＲＥは、メモリアレイ
３５０８の行デコーダ３５０１と冗長メモリアレイ３５
０９の冗長行デコーダ３５０６とのうちいずれを活性化
すべきかを決定するために使用される。行置換活性化信
号ＲＲＥは、冗長行デコーダ３５０６に入力され、行置
換活性化信号ＲＲＥを反転した信号／ＲＲＥが行デコー
ダ３５０１に入力される。行置換活性化信号ＲＲＥが活
性化されると、メモリアレイ３５０８に対応する行デコ
ーダ３５０１からの出力が不活性になり、冗長メモリア
レイ３５０９に対応する冗長行デコーダ３５０６からの
出力が活性化される。その結果、不良メモリアレイ３５
０８のある行が冗長メモリアレイ３５０９のある行に置
き換えられる。図３５では、不良メモリアレイ３５０８
の３番目の行に不良があったと仮定している。この場
合、不良メモリアレイ３５０８の３番目の行を指定する
行アドレスが入力されると、不良メモリアレイ３５０８
の３番目の行の代わりに、例えば、冗長アレイ３５０９
の１番目の行がアクセスされる。
ドレスをデコードして行アドレスプリデコード信号３５
１１を出力する。行アドレスプリデコード信号３５１１
は、行デコーダ３５０１と冗長デコーダ３５０６と冗長
置換設定回路３５０４に入力される。冗長置換設定回路
３５０４は、置換すべき行アドレスが入力されたか否か
を判定し、その判定結果を示す行置換活性化信号ＲＲＥ
を出力する。行置換活性化信号ＲＲＥは、メモリアレイ
３５０８の行デコーダ３５０１と冗長メモリアレイ３５
０９の冗長行デコーダ３５０６とのうちいずれを活性化
すべきかを決定するために使用される。行置換活性化信
号ＲＲＥは、冗長行デコーダ３５０６に入力され、行置
換活性化信号ＲＲＥを反転した信号／ＲＲＥが行デコー
ダ３５０１に入力される。行置換活性化信号ＲＲＥが活
性化されると、メモリアレイ３５０８に対応する行デコ
ーダ３５０１からの出力が不活性になり、冗長メモリア
レイ３５０９に対応する冗長行デコーダ３５０６からの
出力が活性化される。その結果、不良メモリアレイ３５
０８のある行が冗長メモリアレイ３５０９のある行に置
き換えられる。図３５では、不良メモリアレイ３５０８
の３番目の行に不良があったと仮定している。この場
合、不良メモリアレイ３５０８の３番目の行を指定する
行アドレスが入力されると、不良メモリアレイ３５０８
の３番目の行の代わりに、例えば、冗長アレイ３５０９
の１番目の行がアクセスされる。
【０１４５】列アドレスプリデコーダ３５０５は、列ア
ドレスをデコードして列アドレスプリデコード信号３５
１２を出力する。行アドレスプリデコード信号３５１２
は、冗長置換設定回路３５１０に入力される。冗長置換
設定回路３５１０は、置換すべき列アドレスが入力され
た場合、列置換活性化信号ＲＣＥを活性化する。列置換
活性化信号ＲＣＥに基づいて、メモリアレイ３５０８に
対応する列デコーダ３５０２からの出力が不活性にな
り、冗長メモリアレイ３５０９に対応する冗長列デコー
ダ３５０７からの出力が活性化される。これにより、不
良メモリアレイ３５０８のある列が冗長メモリアレイ３
５０９のある列に置き換えられる。図３５では、不良メ
モリアレイ３５０８の５番目の列に不良があったと仮定
している。この場合、不良メモリアレイ３５０８の５番
目の列を指定する列アドレスが入力されると、不良メモ
リアレイ３５０８の５番目の列の代わりに、例えば、冗
長アレイ３５０９の１番目の列がアクセスされる。
ドレスをデコードして列アドレスプリデコード信号３５
１２を出力する。行アドレスプリデコード信号３５１２
は、冗長置換設定回路３５１０に入力される。冗長置換
設定回路３５１０は、置換すべき列アドレスが入力され
た場合、列置換活性化信号ＲＣＥを活性化する。列置換
活性化信号ＲＣＥに基づいて、メモリアレイ３５０８に
対応する列デコーダ３５０２からの出力が不活性にな
り、冗長メモリアレイ３５０９に対応する冗長列デコー
ダ３５０７からの出力が活性化される。これにより、不
良メモリアレイ３５０８のある列が冗長メモリアレイ３
５０９のある列に置き換えられる。図３５では、不良メ
モリアレイ３５０８の５番目の列に不良があったと仮定
している。この場合、不良メモリアレイ３５０８の５番
目の列を指定する列アドレスが入力されると、不良メモ
リアレイ３５０８の５番目の列の代わりに、例えば、冗
長アレイ３５０９の１番目の列がアクセスされる。
【０１４６】図３６は、冗長置換設定回路３５０４の構
成例を示す。冗長置換設定回路３５０４は、Ｐ型強誘電
体ゲートＦＥＴを使用する。
成例を示す。冗長置換設定回路３５０４は、Ｐ型強誘電
体ゲートＦＥＴを使用する。
【０１４７】ここで、強誘電体ゲートＦＥＴの動作原理
及び構造を説明する。Ｐ型強誘電体ゲートＦＥＴの構造
は図７（ｄ）に示されるように、Ｎ基板上にドレイン、
ソース、ゲートを有するＭＯＳＦＥＴのゲート酸化膜に
強誘電体膜を用いたものである。ソース（及び基板）を
基準にゲートにプラス電位を印加すると，ゲート酸化膜
はゲートに接した領域でマイナス電荷が帯電し、Ｎ基板
に接した領域でプラス電荷が帯電するため、ゲートに接
するＮ基板にはマイナス電荷が現れてソースとドレイン
は導通しない。ソース（及び基板）を基準にゲートにマ
イナス電位を印加する（強誘電体の持つ抗電場より大き
い逆電場を印加し分極反転させる）と、ゲート酸化膜は
ゲートに接した領域でプラス電荷が帯電し、Ｎ基板に接
した領域でマイナス電荷が帯電するため、ゲートに接す
るＮ基板にプラス電荷が現れてソースとドレイン間にチ
ャネルが生じ導通する。図７（ｅ）はＰ型強誘電体ゲー
トＦＥＴのゲート電圧−ドレイン電流特性を示す図表で
ある。ゲート電圧ＶＧ＝０Ｖの（ａ）状態では、ソース
とドレイン間にチャネルが生じず非導通状態である。ゲ
ート電圧ＶＧ＜０Ｖの（ｂ）状態では、ソースとドレイ
ン間にチャネルが生じ導通状態である。ここで、ゲート
電圧ＶＧ＝０Ｖの（ｃ）状態に戻しても強誘電体の分極
は保たれ、導通状態である。次に、ゲート電圧ＶＧにプ
ラス電位のパルスを加えると分極反転し、ソースとドレ
イン間のチャネルは消滅し、非導通状態になる。また、
電源オフ時にも分極が保持されるので、導通状態を記憶
しておける。
及び構造を説明する。Ｐ型強誘電体ゲートＦＥＴの構造
は図７（ｄ）に示されるように、Ｎ基板上にドレイン、
ソース、ゲートを有するＭＯＳＦＥＴのゲート酸化膜に
強誘電体膜を用いたものである。ソース（及び基板）を
基準にゲートにプラス電位を印加すると，ゲート酸化膜
はゲートに接した領域でマイナス電荷が帯電し、Ｎ基板
に接した領域でプラス電荷が帯電するため、ゲートに接
するＮ基板にはマイナス電荷が現れてソースとドレイン
は導通しない。ソース（及び基板）を基準にゲートにマ
イナス電位を印加する（強誘電体の持つ抗電場より大き
い逆電場を印加し分極反転させる）と、ゲート酸化膜は
ゲートに接した領域でプラス電荷が帯電し、Ｎ基板に接
した領域でマイナス電荷が帯電するため、ゲートに接す
るＮ基板にプラス電荷が現れてソースとドレイン間にチ
ャネルが生じ導通する。図７（ｅ）はＰ型強誘電体ゲー
トＦＥＴのゲート電圧−ドレイン電流特性を示す図表で
ある。ゲート電圧ＶＧ＝０Ｖの（ａ）状態では、ソース
とドレイン間にチャネルが生じず非導通状態である。ゲ
ート電圧ＶＧ＜０Ｖの（ｂ）状態では、ソースとドレイ
ン間にチャネルが生じ導通状態である。ここで、ゲート
電圧ＶＧ＝０Ｖの（ｃ）状態に戻しても強誘電体の分極
は保たれ、導通状態である。次に、ゲート電圧ＶＧにプ
ラス電位のパルスを加えると分極反転し、ソースとドレ
イン間のチャネルは消滅し、非導通状態になる。また、
電源オフ時にも分極が保持されるので、導通状態を記憶
しておける。
【０１４８】冗長置換設定回路３５０４には、行アドレ
スプリデコーダ３５０３から出力される行アドレスプリ
デコード信号３５１１とプリチャージ信号／ＰＲとが入
力される。行アドレスプリデコード信号３５１１は、入
力アドレスＡｊ、Ａｊ−１をプリデコードすることによ
って得られ、２ビットのアドレスビット対／Ａｊ・／Ａ
ｊ−１、／Ａｊ・Ａｊ−１、Ａｊ・／Ａｊ−１、Ａｊ・
Ａｊ−１によって表される。行アドレスプリデコーダ３
５０３に入力される入力アドレスと行アドレスプリデコ
ーダ３５０３から出力される行アドレスプリデコード信
号との関係は、図３２に示される。例えば、Ａｊ＝０，
Ａｊ−１＝０の場合は、／Ａｊ・／Ａｊ−１のみ１とな
り、またＡｊ＝１，Ａｊ−１＝１の場合は、Ａｊ・Ａｊ
−１のみ１となる。
スプリデコーダ３５０３から出力される行アドレスプリ
デコード信号３５１１とプリチャージ信号／ＰＲとが入
力される。行アドレスプリデコード信号３５１１は、入
力アドレスＡｊ、Ａｊ−１をプリデコードすることによ
って得られ、２ビットのアドレスビット対／Ａｊ・／Ａ
ｊ−１、／Ａｊ・Ａｊ−１、Ａｊ・／Ａｊ−１、Ａｊ・
Ａｊ−１によって表される。行アドレスプリデコーダ３
５０３に入力される入力アドレスと行アドレスプリデコ
ーダ３５０３から出力される行アドレスプリデコード信
号との関係は、図３２に示される。例えば、Ａｊ＝０，
Ａｊ−１＝０の場合は、／Ａｊ・／Ａｊ−１のみ１とな
り、またＡｊ＝１，Ａｊ−１＝１の場合は、Ａｊ・Ａｊ
−１のみ１となる。
【０１４９】冗長置換設定回路３５０４は、複数の冗長
プリデコーダ３６２２を有している。冗長プリデコーダ
３６２２のそれぞれは、２ビットのアドレスビット対／
Ａｊ・／Ａｊ−１、／Ａｊ・Ａｊ−１、Ａｊ・／Ａｊ−
１、Ａｊ・Ａｊ−１のうち１つを強誘電体ゲートＦＥＴ
の導通、非導通によって選択する回路である。
プリデコーダ３６２２を有している。冗長プリデコーダ
３６２２のそれぞれは、２ビットのアドレスビット対／
Ａｊ・／Ａｊ−１、／Ａｊ・Ａｊ−１、Ａｊ・／Ａｊ−
１、Ａｊ・Ａｊ−１のうち１つを強誘電体ゲートＦＥＴ
の導通、非導通によって選択する回路である。
【０１５０】冗長プリデコーダ３６２２は、Ｎチャンネ
ルＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）Ｑ１
〜Ｑ４と強誘電体ゲート電界効果トランジスタ（強誘電
体ゲートＦＥＴ）ＦＴ１〜ＦＴ４とを含んでいる。ＮＭ
ＯＳＦＥＴ（Ｑ１〜Ｑ４）と強誘電体ゲートＦＥＴ（Ｆ
Ｔ１〜ＦＴ４）は直列に接続される。ＮＭＯＳＦＥＴ
（Ｑ１〜Ｑ４）のゲートには、行アドレスプリデコード
信号３５１１が入力され、そのウエルは接地電圧に接続
される。強誘電体ゲートＦＥＴ（ＦＴ１〜ＦＴ４）は、
Ｐ型であり、そのウエルは電源電圧Ｖｃｃに接続され
る。
ルＭＯＳ電界効果トランジスタ（ＮＭＯＳＦＥＴ）Ｑ１
〜Ｑ４と強誘電体ゲート電界効果トランジスタ（強誘電
体ゲートＦＥＴ）ＦＴ１〜ＦＴ４とを含んでいる。ＮＭ
ＯＳＦＥＴ（Ｑ１〜Ｑ４）と強誘電体ゲートＦＥＴ（Ｆ
Ｔ１〜ＦＴ４）は直列に接続される。ＮＭＯＳＦＥＴ
（Ｑ１〜Ｑ４）のゲートには、行アドレスプリデコード
信号３５１１が入力され、そのウエルは接地電圧に接続
される。強誘電体ゲートＦＥＴ（ＦＴ１〜ＦＴ４）は、
Ｐ型であり、そのウエルは電源電圧Ｖｃｃに接続され
る。
【０１５１】冗長プリデコーダ３６２２は、Ｐチャンネ
ルＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）Ｑ５
をさらに含んでいる。ＰＭＯＳＦＥＴ（Ｑ５）のゲート
には、プリチャージ信号／ＰＲが入力される。ＰＭＯＳ
ＦＥＴ（Ｑ５）のソースは電源Ｖｃｃに接続されてい
る。ＰＭＯＳＦＥＴ（Ｑ５）のドレインと接地との間
に、４組のチャンネルＭＯＳ電界効果トランジスタ（Ｎ
ＭＯＳＦＥＴ）Ｑ１〜Ｑ４と強誘電体ゲートＦＥＴ（Ｆ
Ｔ１〜ＦＴ４）とが並列に挿入されている。
ルＭＯＳ電界効果トランジスタ（ＰＭＯＳＦＥＴ）Ｑ５
をさらに含んでいる。ＰＭＯＳＦＥＴ（Ｑ５）のゲート
には、プリチャージ信号／ＰＲが入力される。ＰＭＯＳ
ＦＥＴ（Ｑ５）のソースは電源Ｖｃｃに接続されてい
る。ＰＭＯＳＦＥＴ（Ｑ５）のドレインと接地との間
に、４組のチャンネルＭＯＳ電界効果トランジスタ（Ｎ
ＭＯＳＦＥＴ）Ｑ１〜Ｑ４と強誘電体ゲートＦＥＴ（Ｆ
Ｔ１〜ＦＴ４）とが並列に挿入されている。
【０１５２】Ｐ型強誘電体ゲートＦＥＴ（ＦＴ１〜ＦＴ
４）の状態は、次のようにあらかじめ初期設定される。
すなわち、置換すべきアドレスのプリデコード信号がゲ
ートに入力されるＮＭＯＳＦＥＴに直列に接続される強
誘電体ゲートＦＥＴは、導通状態に初期設定される。こ
れにより、そのアドレスビット対は冗長置換される。例
えば、Ａｊ＝Ａｊ−１＝１のアドレスビット対を置換す
る場合は、強誘電ゲートＦＥＴ（ＦＴ４）のゲートＧ４
に接地電圧を印加することにより、強誘電ゲートＦＥＴ
（ＦＴ４）を導通させる。いったん、強誘電ゲートＦＥ
Ｔを導通させれば、その後それのゲートに電源電圧Ｖｃ
ｃ以上の電圧が印加されない限り、強誘電ゲートＦＥＴ
は導通状態を保つ。その他の強誘電体ゲートＦＥＴ（Ｆ
Ｔ１、ＦＴ２、ＦＴ３）は、それぞれのゲートＧ１、Ｇ
２、Ｇ３を電源電圧Ｖｃｃに保つ事により、常時非導通
状態となる。この状態は、電源を切っても保たれる。
４）の状態は、次のようにあらかじめ初期設定される。
すなわち、置換すべきアドレスのプリデコード信号がゲ
ートに入力されるＮＭＯＳＦＥＴに直列に接続される強
誘電体ゲートＦＥＴは、導通状態に初期設定される。こ
れにより、そのアドレスビット対は冗長置換される。例
えば、Ａｊ＝Ａｊ−１＝１のアドレスビット対を置換す
る場合は、強誘電ゲートＦＥＴ（ＦＴ４）のゲートＧ４
に接地電圧を印加することにより、強誘電ゲートＦＥＴ
（ＦＴ４）を導通させる。いったん、強誘電ゲートＦＥ
Ｔを導通させれば、その後それのゲートに電源電圧Ｖｃ
ｃ以上の電圧が印加されない限り、強誘電ゲートＦＥＴ
は導通状態を保つ。その他の強誘電体ゲートＦＥＴ（Ｆ
Ｔ１、ＦＴ２、ＦＴ３）は、それぞれのゲートＧ１、Ｇ
２、Ｇ３を電源電圧Ｖｃｃに保つ事により、常時非導通
状態となる。この状態は、電源を切っても保たれる。
【０１５３】なお、全てのＰ型強誘電体ゲートＦＥＴの
代わりにＮ型強誘電体ゲートＦＥＴを用いても同様なこ
とができる。但し、その場合にはＮ型強誘電体ゲートＦ
ＥＴのゲートには電源電圧Ｖｃｃを印加して導通させな
ければならない。その他のＮ型強誘電体ゲートＦＥＴ
は、そのそれぞれのゲートを接地電圧に保つ事により、
常時非導通状態とする。ウエルは接地電位に接続され
る。
代わりにＮ型強誘電体ゲートＦＥＴを用いても同様なこ
とができる。但し、その場合にはＮ型強誘電体ゲートＦ
ＥＴのゲートには電源電圧Ｖｃｃを印加して導通させな
ければならない。その他のＮ型強誘電体ゲートＦＥＴ
は、そのそれぞれのゲートを接地電圧に保つ事により、
常時非導通状態とする。ウエルは接地電位に接続され
る。
【０１５４】アクセス時における冗長置き換え動作は次
のように説明される。強誘電体ゲートＦＥＴ（ＦＴ１〜
ＦＴ４）のゲートＧ１〜Ｇ４には全て電源電圧Ｖｃｃを
入力しておく。上述した初期設定により、強誘電体ゲー
トＦＥＴ（ＦＴ４）のみ導通し、それ以外の強誘電体ゲ
ートＦＥＴは非導通状態である。
のように説明される。強誘電体ゲートＦＥＴ（ＦＴ１〜
ＦＴ４）のゲートＧ１〜Ｇ４には全て電源電圧Ｖｃｃを
入力しておく。上述した初期設定により、強誘電体ゲー
トＦＥＴ（ＦＴ４）のみ導通し、それ以外の強誘電体ゲ
ートＦＥＴは非導通状態である。
【０１５５】アクセスが開始される前は、プリチャージ
信号／ＰＲは”Ｌ”である。その結果、ＰＭＯＳＦＥＴ
（Ｑ５）はオン状態となるため、出力ＯＵＴｊは”Ｈ”
にプリチャージされる。その後、アクセスが開始され、
プリチャージ信号／ＰＲは”Ｈ”に反転される。導通状
態の強誘電体ゲートＦＥＴと直列に接続されたＮＭＯＳ
ＦＥＴのゲートに活性化されたアドレスプリデコード信
号が入力された場合にのみ、出力ＯＵＴｊにプリチャー
ジされた電荷が放電される。その結果、出力ＯＵＴｊ
は”Ｌ”になる。例えば、強誘電体ゲートＦＥＴ（ＦＴ
４）だけが導通状態である場合には、Ａｊ−１＝Ａｊ＝
１の時のみ出力ＯＵＴｊが”Ｌ”になる。それ以外の場
合は、出力ＯＵＴｊは”Ｈ”のままである。
信号／ＰＲは”Ｌ”である。その結果、ＰＭＯＳＦＥＴ
（Ｑ５）はオン状態となるため、出力ＯＵＴｊは”Ｈ”
にプリチャージされる。その後、アクセスが開始され、
プリチャージ信号／ＰＲは”Ｈ”に反転される。導通状
態の強誘電体ゲートＦＥＴと直列に接続されたＮＭＯＳ
ＦＥＴのゲートに活性化されたアドレスプリデコード信
号が入力された場合にのみ、出力ＯＵＴｊにプリチャー
ジされた電荷が放電される。その結果、出力ＯＵＴｊ
は”Ｌ”になる。例えば、強誘電体ゲートＦＥＴ（ＦＴ
４）だけが導通状態である場合には、Ａｊ−１＝Ａｊ＝
１の時のみ出力ＯＵＴｊが”Ｌ”になる。それ以外の場
合は、出力ＯＵＴｊは”Ｈ”のままである。
【０１５６】複数の冗長プリデコーダ３６２２からの出
力ＯＵＴｊ（ｊ＝１〜ｎ）は、ＮＡＮＤ素子３６３０に
入力される。ＮＡＮＤ素子３６３０は、出力ＯＵＴｊに
応じて信号ＲＲＥを出力する。信号ＲＲＥは、不良メモ
リアレイ３５０８の行デコーダ３５０３と冗長メモリア
レイ３５０９の冗長行デコーダ３５０６とのうちいずれ
を活性化すべきかを決定するために使用される。複数の
冗長プリデコーダ３６２２からの出力ＯＵＴｊが全て”
Ｌ”である場合に、信号ＲＲＥは”Ｈ”となり、その他
の場合に信号ＲＲＥは”Ｌ”となる。信号ＲＲＥが”
Ｈ”であることは、不良メモリアレイ３５０８にアクセ
スする行デコーダ３５０３を不活性にし、冗長メモリア
レイ３５０９にアクセスする冗長行デコーダ３５０６を
活性にすることを示す。信号ＲＲＥが”Ｌ”であること
は、不良メモリアレイ３５０８にアクセスする行デコー
ダ３５０３を活性にし、冗長メモリアレイ３５０９にア
クセスする冗長行デコーダ３５０６を不活性にすること
を示す。これにより、不良メモリアレイ３５０８が冗長
メモリアレイ３５０９に置き換えられる。その後は、冗
長メモリアレイ３５０９に対して不良メモリアレイ３５
０８に対するのと同様の読みだし動作が行なわれる。す
なわち、冗長行デコーダ３５０６によって選択されるワ
ード線３５１５が立ち上がり、メモリセル３５１７に蓄
積された電荷がピット線３５１６に読み出され、ビット
線の微少電位がセンスアンプ３５１３によって増幅さ
れ、それが冗長列デコーダ３５１７を介してテータとし
て読み出される。
力ＯＵＴｊ（ｊ＝１〜ｎ）は、ＮＡＮＤ素子３６３０に
入力される。ＮＡＮＤ素子３６３０は、出力ＯＵＴｊに
応じて信号ＲＲＥを出力する。信号ＲＲＥは、不良メモ
リアレイ３５０８の行デコーダ３５０３と冗長メモリア
レイ３５０９の冗長行デコーダ３５０６とのうちいずれ
を活性化すべきかを決定するために使用される。複数の
冗長プリデコーダ３６２２からの出力ＯＵＴｊが全て”
Ｌ”である場合に、信号ＲＲＥは”Ｈ”となり、その他
の場合に信号ＲＲＥは”Ｌ”となる。信号ＲＲＥが”
Ｈ”であることは、不良メモリアレイ３５０８にアクセ
スする行デコーダ３５０３を不活性にし、冗長メモリア
レイ３５０９にアクセスする冗長行デコーダ３５０６を
活性にすることを示す。信号ＲＲＥが”Ｌ”であること
は、不良メモリアレイ３５０８にアクセスする行デコー
ダ３５０３を活性にし、冗長メモリアレイ３５０９にア
クセスする冗長行デコーダ３５０６を不活性にすること
を示す。これにより、不良メモリアレイ３５０８が冗長
メモリアレイ３５０９に置き換えられる。その後は、冗
長メモリアレイ３５０９に対して不良メモリアレイ３５
０８に対するのと同様の読みだし動作が行なわれる。す
なわち、冗長行デコーダ３５０６によって選択されるワ
ード線３５１５が立ち上がり、メモリセル３５１７に蓄
積された電荷がピット線３５１６に読み出され、ビット
線の微少電位がセンスアンプ３５１３によって増幅さ
れ、それが冗長列デコーダ３５１７を介してテータとし
て読み出される。
【０１５７】初期設定時に加えてアクセス時において
も、全てのＰ型強誘電体ゲートＦＥＴの代わりにＮ型強
誘電体ゲートＦＥＴを用いても同様なことができる。但
し、その場合には全てのＮ型強誘電体ゲートＦＥＴのゲ
ートには接地電圧を印加しておかねばならない。ウエル
は接地電位に接続される。図３７はＮ型強誘電体ゲート
ＦＥＴを用いた冗長置換回路の実施例である。
も、全てのＰ型強誘電体ゲートＦＥＴの代わりにＮ型強
誘電体ゲートＦＥＴを用いても同様なことができる。但
し、その場合には全てのＮ型強誘電体ゲートＦＥＴのゲ
ートには接地電圧を印加しておかねばならない。ウエル
は接地電位に接続される。図３７はＮ型強誘電体ゲート
ＦＥＴを用いた冗長置換回路の実施例である。
【０１５８】なお、冗長置換設定回路３５１０の構成お
よび動作は、冗長置換設定回路３５０４のそれらと同様
である。従って、ここではその説明を省略する。
よび動作は、冗長置換設定回路３５０４のそれらと同様
である。従って、ここではその説明を省略する。
【０１５９】図３８は、冗長置換設定回路３５０４の他
の構成例を示す。
の構成例を示す。
【０１６０】冗長置換設定回路３５０４は、複数の冗長
プリデコーダ３８２４を有している。冗長プリデコーダ
３８２４のそれぞれは、２ビットのアドレスビット対／
Ａｊ・／Ａｊ−１、／Ａｊ・Ａｊ−１、Ａｊ・／Ａｊ−
１、Ａｊ・Ａｊ−１のうち１つを強誘電体ゲートＦＥＴ
の導通あるいは非導通によって選択する回路である。
プリデコーダ３８２４を有している。冗長プリデコーダ
３８２４のそれぞれは、２ビットのアドレスビット対／
Ａｊ・／Ａｊ−１、／Ａｊ・Ａｊ−１、Ａｊ・／Ａｊ−
１、Ａｊ・Ａｊ−１のうち１つを強誘電体ゲートＦＥＴ
の導通あるいは非導通によって選択する回路である。
【０１６１】冗長プリデコーダ３８２４は、ＮＭＯＳＦ
ＥＴとＰＭＯＳＦＥＴとが並列に接続されたトランスフ
ァゲートＴ１〜Ｔ４とＰ型強誘電体ゲートＦＥＴ（ＦＴ
１〜ＦＴ４）を含んでいる。トランスファゲートＴ１〜
Ｔ４とＰ型強誘電体ゲートＦＥＴ（ＦＴ１〜ＦＴ４）と
は直列に接続される。トランスファゲートＴ１〜Ｔ４の
それぞれのＮＭＯＳＦＥＴのゲートには、プリチャージ
信号／ＰＲが入力される。トランスファゲートＴ１〜Ｔ
４のそれぞれのＰＭＯＳＦＥＴのゲートには、プリチャ
ージ信号／ＰＲの反転信号が入力される。
ＥＴとＰＭＯＳＦＥＴとが並列に接続されたトランスフ
ァゲートＴ１〜Ｔ４とＰ型強誘電体ゲートＦＥＴ（ＦＴ
１〜ＦＴ４）を含んでいる。トランスファゲートＴ１〜
Ｔ４とＰ型強誘電体ゲートＦＥＴ（ＦＴ１〜ＦＴ４）と
は直列に接続される。トランスファゲートＴ１〜Ｔ４の
それぞれのＮＭＯＳＦＥＴのゲートには、プリチャージ
信号／ＰＲが入力される。トランスファゲートＴ１〜Ｔ
４のそれぞれのＰＭＯＳＦＥＴのゲートには、プリチャ
ージ信号／ＰＲの反転信号が入力される。
【０１６２】アドレスプリデコード信号とプルダウンＮ
ＭＯＳＦＥＴＱ６との間に、４組のトランスファゲート
Ｔ１〜Ｔ４とＰ型強誘電体ゲートＦＥＴ（ＦＴ１〜ＦＴ
４）とが並列に挿入されている。
ＭＯＳＦＥＴＱ６との間に、４組のトランスファゲート
Ｔ１〜Ｔ４とＰ型強誘電体ゲートＦＥＴ（ＦＴ１〜ＦＴ
４）とが並列に挿入されている。
【０１６３】Ｐ型強誘電体ゲートＦＥＴ（ＦＴ１〜ＦＴ
４）の初期設定は、図３６に示される冗長プリデコーダ
３６２２における初期設定と同様にして行なう。すなわ
ち、置換すべきアドレスのプリデコード信号がゲートに
入力されたＮＭＯＳＦＥＴに対し、直列に接続されるＰ
型強誘電体ゲートＦＥＴを常時導通状態に設定すること
により、そのアドレスビット対は冗長置換される。例え
ば、Ａｊ＝Ａｊ−１＝１のアドレスビット対を置換する
場合は、Ｐ型強誘電体ゲートＦＥＴ（ＦＴ４）のゲート
Ｇ４に接地電圧を印加し導通させる。いったん、Ｐ型強
誘電体ゲートＦＥＴ（ＦＴ４）を導通させれば、その後
ゲートに電源電圧Ｖｃｃ以上の電圧が印加されない限
り、導通状態を保つ。その他の強誘電体ゲートＦＥＴ
（ＦＴ１、ＦＴ２、ＦＴ３）は、そのそれぞれのゲート
Ｇ１、Ｇ２、Ｇ３を電源電圧Ｖｃｃに保つ事により、常
時非導通状態となる。この状態は、電源を切っても保た
れる。
４）の初期設定は、図３６に示される冗長プリデコーダ
３６２２における初期設定と同様にして行なう。すなわ
ち、置換すべきアドレスのプリデコード信号がゲートに
入力されたＮＭＯＳＦＥＴに対し、直列に接続されるＰ
型強誘電体ゲートＦＥＴを常時導通状態に設定すること
により、そのアドレスビット対は冗長置換される。例え
ば、Ａｊ＝Ａｊ−１＝１のアドレスビット対を置換する
場合は、Ｐ型強誘電体ゲートＦＥＴ（ＦＴ４）のゲート
Ｇ４に接地電圧を印加し導通させる。いったん、Ｐ型強
誘電体ゲートＦＥＴ（ＦＴ４）を導通させれば、その後
ゲートに電源電圧Ｖｃｃ以上の電圧が印加されない限
り、導通状態を保つ。その他の強誘電体ゲートＦＥＴ
（ＦＴ１、ＦＴ２、ＦＴ３）は、そのそれぞれのゲート
Ｇ１、Ｇ２、Ｇ３を電源電圧Ｖｃｃに保つ事により、常
時非導通状態となる。この状態は、電源を切っても保た
れる。
【０１６４】なお、全てのＰ型強誘電体ゲートＦＥＴの
代わりにＮ型強誘電体ゲートＦＥＴを用いても同様なこ
とができる。但し、その場合にはＮ型強誘電体ゲートＦ
ＥＴのゲートには電源電圧Ｖｃｃを印加して導通させな
ければならない。その他のＮ型強誘電体ゲートＦＥＴ
は、そのそれぞれのゲートを接地電圧に保つ事により、
常時非導通状態とする。ウエルは接地電位に接続され
る。
代わりにＮ型強誘電体ゲートＦＥＴを用いても同様なこ
とができる。但し、その場合にはＮ型強誘電体ゲートＦ
ＥＴのゲートには電源電圧Ｖｃｃを印加して導通させな
ければならない。その他のＮ型強誘電体ゲートＦＥＴ
は、そのそれぞれのゲートを接地電圧に保つ事により、
常時非導通状態とする。ウエルは接地電位に接続され
る。
【０１６５】アクセス時における冗長置き換え動作は次
のように説明される。各強誘電体ゲートＦＥＴ（ＦＴ１
〜ＦＴ４）のゲートＧ１〜Ｇ４には全て電源電圧Ｖｃｃ
を入力しておく。上述した初期設定により、 強誘電体
ゲートＦＥＴ（ＦＴ４）のみ導通し、それ以外の強誘電
体ゲートＦＥＴは非導通状態である。
のように説明される。各強誘電体ゲートＦＥＴ（ＦＴ１
〜ＦＴ４）のゲートＧ１〜Ｇ４には全て電源電圧Ｖｃｃ
を入力しておく。上述した初期設定により、 強誘電体
ゲートＦＥＴ（ＦＴ４）のみ導通し、それ以外の強誘電
体ゲートＦＥＴは非導通状態である。
【０１６６】最初、アクセスが開始される前は、プリチ
ャージ信号／ＰＲは”Ｌ”であり、各トランスファゲー
トは非導通のため、出力ＯＵＴは”Ｌ”である。アクセ
スが開始され、プリチャージ信号／ＰＲが”Ｈ”に反転
した後、アドレスが入力されると、上記の例ではＡｊ−
１・Ａｊが”Ｈ”になった時にのみ出力ＯＵＴｊは”
Ｈ”になり、それ以外のアドレスプリデコ‐ド信号が”
Ｈ”になった時には出力ＯＵＴｊは”Ｌ”のままであ
る。
ャージ信号／ＰＲは”Ｌ”であり、各トランスファゲー
トは非導通のため、出力ＯＵＴは”Ｌ”である。アクセ
スが開始され、プリチャージ信号／ＰＲが”Ｈ”に反転
した後、アドレスが入力されると、上記の例ではＡｊ−
１・Ａｊが”Ｈ”になった時にのみ出力ＯＵＴｊは”
Ｈ”になり、それ以外のアドレスプリデコ‐ド信号が”
Ｈ”になった時には出力ＯＵＴｊは”Ｌ”のままであ
る。
【０１６７】複数の冗長プリデコーダ３８２４からの出
力ＯＵＴｊ（ｊ＝１〜ｎ）は、ＮＡＮＤ素子３８３０に
入力される。ＮＡＮＤ素子３８３０は、出力ＯＵＴｊに
応じて信号／ＲＲＥを出力する。複数の冗長プリデコー
ダ３８２４からの出力ＯＵＴｊが全て”Ｈ”である場合
に、信号／ＲＲＥは”Ｌ”となる。その結果、不良メモ
リアレイ３５０８の行デコーダ３５０１は不活性状態と
なり、冗長メモリアレイ３５０９の冗長デコーダ３５０
６は活性状態となる。その他の場合に信号／ＲＲＥは”
Ｈ”となる。
力ＯＵＴｊ（ｊ＝１〜ｎ）は、ＮＡＮＤ素子３８３０に
入力される。ＮＡＮＤ素子３８３０は、出力ＯＵＴｊに
応じて信号／ＲＲＥを出力する。複数の冗長プリデコー
ダ３８２４からの出力ＯＵＴｊが全て”Ｈ”である場合
に、信号／ＲＲＥは”Ｌ”となる。その結果、不良メモ
リアレイ３５０８の行デコーダ３５０１は不活性状態と
なり、冗長メモリアレイ３５０９の冗長デコーダ３５０
６は活性状態となる。その他の場合に信号／ＲＲＥは”
Ｈ”となる。
【０１６８】初期設定時に加えてアクセス時において
も、全てのＰ型強誘電体ゲートＦＥＴの代わりにＮ型強
誘電体ゲートＦＥＴを用いて同様なことができる。但
し、その場合には全てのＮ型強誘電体ゲートＦＥＴのゲ
ートには接地電圧を印加しておかねばならない。ウエル
は接地電位に接続される。図３９はＮ型強誘電体ゲート
ＦＥＴを用いた冗長置換回路の実施例である。
も、全てのＰ型強誘電体ゲートＦＥＴの代わりにＮ型強
誘電体ゲートＦＥＴを用いて同様なことができる。但
し、その場合には全てのＮ型強誘電体ゲートＦＥＴのゲ
ートには接地電圧を印加しておかねばならない。ウエル
は接地電位に接続される。図３９はＮ型強誘電体ゲート
ＦＥＴを用いた冗長置換回路の実施例である。
【０１６９】次に、強誘電体ゲートＦＥＴを用いた冗長
置換回路を含む半導体メモリのテスト及び冗長置換フロ
ーを図４０により説明する。強誘電体ゲートＦＥＴを用
いた冗長置換では、ヒューズ切断は必要とせず、単一工
程においてテストが完了する。すなわち、まずメモリー
に不良がないかどうかテストし、良品と不良品とに選別
する。不良品のうち冗長救済可能品は、冗長置換アドレ
スに対応して、強誘電体ゲートＦＥＴの状態を前記の実
施例において示した方法により設定する。最後に、不良
がないか再テストし、冗長救済可能品が冗長置換されて
良品になっていることを確認する。これらの工程が、同
一ウエハー上で同一テスターを用いて、一回の工程で行
なわれる。
置換回路を含む半導体メモリのテスト及び冗長置換フロ
ーを図４０により説明する。強誘電体ゲートＦＥＴを用
いた冗長置換では、ヒューズ切断は必要とせず、単一工
程においてテストが完了する。すなわち、まずメモリー
に不良がないかどうかテストし、良品と不良品とに選別
する。不良品のうち冗長救済可能品は、冗長置換アドレ
スに対応して、強誘電体ゲートＦＥＴの状態を前記の実
施例において示した方法により設定する。最後に、不良
がないか再テストし、冗長救済可能品が冗長置換されて
良品になっていることを確認する。これらの工程が、同
一ウエハー上で同一テスターを用いて、一回の工程で行
なわれる。
【０１７０】
【発明の効果】本発明の冗長救済回路によれば、電気的
手段にて冗長救済を行うことができる。これにより、チ
ップにダメージを与えることなく、また、救済ミス等が
生じた場合でも救済しなおすことができる。更に、トリ
マー等の装置を使わずにウェハーテスト時に冗長救済を
行えるため、工程数の削減にも寄与する。また更に、パ
ッケージング後のバーンイン等で発生する不良の救済も
行えるため、後半工程の歩留の向上、コストダウンに大
きく貢献する。
手段にて冗長救済を行うことができる。これにより、チ
ップにダメージを与えることなく、また、救済ミス等が
生じた場合でも救済しなおすことができる。更に、トリ
マー等の装置を使わずにウェハーテスト時に冗長救済を
行えるため、工程数の削減にも寄与する。また更に、パ
ッケージング後のバーンイン等で発生する不良の救済も
行えるため、後半工程の歩留の向上、コストダウンに大
きく貢献する。
【０１７１】また、本発明の冗長救済回路によれば、救
済アドレスを記憶するために強誘電体記憶素子を使用し
ているため、ロジック電源のみで書き込み／消去を行う
ことができる。従って、半導体記憶装置に電源電圧を上
昇させる昇圧回路を内蔵する必要がない。
済アドレスを記憶するために強誘電体記憶素子を使用し
ているため、ロジック電源のみで書き込み／消去を行う
ことができる。従って、半導体記憶装置に電源電圧を上
昇させる昇圧回路を内蔵する必要がない。
【０１７２】また、本発明の他の冗長救済回路によれ
ば、救済アドレス保持回路を設けたことにより、救済ア
ドレス記憶回路からの冗長データの読み出しを電源投入
時に１回するだけで済む。これにより、消費電力の低減
及びアクセスタイムの向上が実現できる。
ば、救済アドレス保持回路を設けたことにより、救済ア
ドレス記憶回路からの冗長データの読み出しを電源投入
時に１回するだけで済む。これにより、消費電力の低減
及びアクセスタイムの向上が実現できる。
【０１７３】従来のようにヒューズ切断による冗長救済
方式では、プリテスト後、不良メモリに対する置き換え
アドレス設定の為のヒューズ切断の工程が必要になり、
その後ポストテストで良品の確認が行なわれる。本発明
の他の冗長救済回路によれば、従来方式に比べて以下の
効果が得られる。
方式では、プリテスト後、不良メモリに対する置き換え
アドレス設定の為のヒューズ切断の工程が必要になり、
その後ポストテストで良品の確認が行なわれる。本発明
の他の冗長救済回路によれば、従来方式に比べて以下の
効果が得られる。
【０１７４】（１）プリテスト、ヒューズ切断工程、ポ
ストテストそれぞれを単一試験装置を用いた単一工程で
短時問に行なえる。
ストテストそれぞれを単一試験装置を用いた単一工程で
短時問に行なえる。
【０１７５】（２）ヒューズを切断するためのレーザト
リマ等の装置が不必要で、低コストである。
リマ等の装置が不必要で、低コストである。
【０１７６】（３）ヒューズ切断工程でのチップダメー
ジ、不純物イオンの注入、切れ残り、切断ミス等による
不良発生がない。
ジ、不純物イオンの注入、切れ残り、切断ミス等による
不良発生がない。
【０１７７】また、本発明の他の冗長救済回路によれ
ば、揮発性情報記憶装置および不揮発性情報記憶装置に
おいてＶｃｃ電源による冗長救済が可能となる。これに
より、パッケージ後に発生する不良メモリに対しても置
き換えアドレス設定が可能となり、さらに半導体記憶装
置の歩留を向上させることが可能となる。
ば、揮発性情報記憶装置および不揮発性情報記憶装置に
おいてＶｃｃ電源による冗長救済が可能となる。これに
より、パッケージ後に発生する不良メモリに対しても置
き換えアドレス設定が可能となり、さらに半導体記憶装
置の歩留を向上させることが可能となる。
【図１】本発明による冗長救済回路を含む半導体記憶装
置１００の構成を示す図である。
置１００の構成を示す図である。
【図２】半導体記憶装置１００のメモリセル領域の例を
示す図である。
示す図である。
【図３】半導体記憶装置１００のデコーダの構成を示す
図である。
図である。
【図４】本発明による第１の実施の形態の冗長救済回路
４００の構成を示す図である。
４００の構成を示す図である。
【図５】本発明による第２の実施の形態の冗長救済回路
５００の構成を示す図である。
５００の構成を示す図である。
【図６】ＭＦＳ−ＦＥＴの断面構造を示す図である。
【図７】（ａ）〜（ｃ）はＭＳＦ接合のエネルギーバン
ドダイアグラムとポテンシャル分布を示す図、（ｄ）は
ＭＳＦ−ＦＥＴの動作原理を示す図、（ｅ）はＭＳＦ−
ＦＥＴの動作特性を示す図である。
ドダイアグラムとポテンシャル分布を示す図、（ｄ）は
ＭＳＦ−ＦＥＴの動作原理を示す図、（ｅ）はＭＳＦ−
ＦＥＴの動作特性を示す図である。
【図８】（ａ）は冗長救済回路５００にデータを書き込
む場合の各信号のタイミングチャート、（ｂ）は冗長救
済回路５００からデータを読み出す場合の各信号のタイ
ミングチャートである。
む場合の各信号のタイミングチャート、（ｂ）は冗長救
済回路５００からデータを読み出す場合の各信号のタイ
ミングチャートである。
【図９】本発明による第３の実施の形態の冗長救済回路
９００の構成を示す図である。
９００の構成を示す図である。
【図１０】（ａ）は冗長救済回路９００にデータを書き
込む場合の各信号のタイミングチャート、（ｂ）は冗長
救済回路９００からデータを読み出す場合の各信号のタ
イミングチャートである。
込む場合の各信号のタイミングチャート、（ｂ）は冗長
救済回路９００からデータを読み出す場合の各信号のタ
イミングチャートである。
【図１１】本発明による第４の実施の形態の冗長救済回
路１１００の構成を示す図である。
路１１００の構成を示す図である。
【図１２】ＮＤＲＯトランジスタの断面を模式的に示す
図である。
図である。
【図１３】（ａ）はＮＤＲＯトランジスタにデータを書
き込む場合の各信号のタイミングチャート、（ｂ）はＮ
ＤＲＯトランジスタからデータを読み出す場合の各信号
のタイミングチャートである。
き込む場合の各信号のタイミングチャート、（ｂ）はＮ
ＤＲＯトランジスタからデータを読み出す場合の各信号
のタイミングチャートである。
【図１４】（ａ）は冗長救済回路１１００にデータを書
き込む場合の各信号のタイミングチャート、（ｂ）は冗
長救済回路１１００からデータを読み出す場合の各信号
のタイミングチャートである。
き込む場合の各信号のタイミングチャート、（ｂ）は冗
長救済回路１１００からデータを読み出す場合の各信号
のタイミングチャートである。
【図１５】本発明による第５の実施の形態の冗長救済回
路１５００の構成を示す図である。
路１５００の構成を示す図である。
【図１６】本発明による第６の実施の形態の冗長救済回
路１６００の構成を示す図である。
路１６００の構成を示す図である。
【図１７】本発明による第７の実施の形態の冗長救済回
路１７００の構成を示す図である。
路１７００の構成を示す図である。
【図１８】本発明による第８の実施の形態の冗長救済回
路１８００の構成を示す図である。
路１８００の構成を示す図である。
【図１９】従来技術の冗長救済回路１９００の構成を示
す図である。
す図である。
【図２０】本発明による冗長救済回路を含む半導体記憶
装置２０００の構成を示す図である。
装置２０００の構成を示す図である。
【図２１】半導体記憶装置２０００のメモリセル領域の
例を示す図である。
例を示す図である。
【図２２】ＮＤＲＯトランジスタを模式的に示す図であ
る。
る。
【図２３】ＮＤＲＯトランジスタの電気的特性を示す図
である。
である。
【図２４】ＮＤＲＯトランジスタの抵抗値を制御するた
めのタイミングを示す図である。
めのタイミングを示す図である。
【図２５】ＮＤＲＯトランジスタの抵抗値を制御するた
めのタイミングを示す図である。
めのタイミングを示す図である。
【図２６】本発明による第９の実施の形態の冗長救済回
路２６００の構成を概念的に示す図である。
路２６００の構成を概念的に示す図である。
【図２７】冗長救済回路２６００の構成を詳細に示す図
である。
である。
【図２８】図２７に示す冗長救済回路２６００のラッチ
回路アドレスラッチの構成を示す図である。
回路アドレスラッチの構成を示す図である。
【図２９】図２７に示す冗長救済回路２６００のアドレ
ス比較回路２６０３の構成を示す図である。
ス比較回路２６０３の構成を示す図である。
【図３０】従来の冗長置換設定回路３０００の構成を示
す図である。
す図である。
【図３１】従来の冗長置換設定回路３１００の構成を示
す図である。
す図である。
【図３２】入力アドレスとアドレスプリデコード出力と
の関係を示す図表である。
の関係を示す図表である。
【図３３】従来の冗長救済回路を利用したテストフロー
を示す図である。
を示す図である。
【図３４】従来の冗長ＣＡＭセル回路の構成を示す図で
ある。
ある。
【図３５】本発明による冗長救済回路を含む半導体記憶
装置３５００の構成を示す図である。
装置３５００の構成を示す図である。
【図３６】本発明による第１０の実施の形態の冗長救済
回路に含まれる冗長置換設定回路３５０４の構成を示す
図である。
回路に含まれる冗長置換設定回路３５０４の構成を示す
図である。
【図３７】冗長置換設定回路３５０４の他の構成を示す
図である。
図である。
【図３８】冗長置換設定回路３５０４の他の構成を示す
図である。
図である。
【図３９】冗長置換設定回路３５０４の他の構成を示す
図である。
図である。
【図４０】本発明による冗長救済回路を利用したテスト
フローを示す図である。
フローを示す図である。
４０１、１５０１ 救済アドレス書き込み回路 ４０２、１５０２ 救済アドレス記憶回路 ４０３、１５０３ 救済アドレス読み出し回路 ４０４、１５０４ 冗長デコーダ １５０５ 救済アドレス保持回路 ２６０１ 冗長アドレスイネーブル回路 ２６０３ アドレス比較回路
Claims (12)
- 【請求項１】 救済アドレスを記憶する第１強誘電体記
憶素子と冗長イネーブル信号を記憶する第２強誘電体記
憶素子とを含む記憶手段と、 該救済アドレスを該第１強誘電体記憶素子に書き込み、
該冗長イネーブル信号を該第２強誘電体記憶素子に書き
込む書き込み手段と、 該救済アドレスを該第１強誘電体記憶素子から読み出
し、該冗長イネーブル信号を該第２強誘電体記憶素子か
ら読み出す読み出し手段と、 外部アドレスと該読み出し手段によって読み出された該
救済アドレスとを比較して、該比較結果と該読み出し手
段によって読み出された該冗長イネーブル信号とに応じ
て該外部アドレスに対応する記憶素子と冗長用記憶素子
とを切り換える冗長デコーダ手段とを備えた冗長救済回
路。 - 【請求項２】 前記冗長記憶回路は、前記読み出し手段
によって読み出された前記救済アドレスと前記冗長イネ
ーブル信号とを保持する保持手段をさらに備えており、 前記冗長デコーダ手段は、前記外部アドレスと該保持手
段によって保持された該救済アドレスとを比較して、該
比較結果と該保持手段によって保持された該冗長イネー
ブル信号とに応じて該外部アドレスに対応する記憶素子
と冗長用記憶素子とを切り換える、請求項１に記載の冗
長救済回路。 - 【請求項３】 前記読み出し手段による前記救済アドレ
スと前記冗長イネーブル信号の読み出しは電源投入時に
１回だけ行われる、請求項２に記載の冗長救済回路。 - 【請求項４】 前記第１及び第２強誘電体記憶素子のそ
れぞれは、ＭＦＳ−ＦＥＴを含んでいる、請求項１から
請求項３のいずれかに記載の冗長救済回路。 - 【請求項５】 前記第１及び第２強誘電体記憶素子のそ
れぞれは、強誘電体キャパシタを含んでいる、請求項１
から請求項３のいずれかに記載の冗長救済回路。 - 【請求項６】 前記第１及び第２強誘電体記憶素子のそ
れぞれは、ＮＤＲＯトランジスタを含んでいる、請求項
１から請求項３のいずれかに記載の冗長救済回路。 - 【請求項７】 前記第１及び第２強誘電体記憶素子のそ
れぞれは、直列に接続された第１ＮＤＲＯトランジスタ
と第２ＮＤＲＯトランジスタとを含んでおり、 該第１強誘電体記憶素子は、該第１ＮＤＲＯトランジス
タの抵抗値と該第２ＮＤＲＯトランジスタの抵抗値との
比に応じて前記救済アドレスを記憶し、 該第２強誘電体記憶素子は、該第１ＮＤＲＯトランジス
タの抵抗値と該第２ＮＤＲＯトランジスタの抵抗値との
比に応じて前記冗長イネーブル信号を記憶する、請求項
１から請求項３のいずれかに記載の冗長救済回路。 - 【請求項８】 メモリアレイと冗長メモリアレイとを含
む半導体記憶装置において、該メモリアレイに対するア
クセスを該冗長メモリアレイに対するアクセスに置換す
ることにより、該メモリアレイの欠陥を救済する冗長救
済回路であって、該冗長救済回路は、 アドレスプリデコード信号に応答して、該メモリアレイ
に対するアクセスと該冗長メモリアレイに対するアクセ
スのうちの一方を活性化する活性化信号を出力する冗長
置換設定手段と、 該アドレスプリデコード信号と該活性化信号とを受け取
り、該活性化信号が活性化状態である場合に、該アドレ
スプリデコード信号に応じて、該冗長メモリアレイをア
クセスする冗長デコード手段とを備えており、 該冗長置換設定手段は、導通状態と非導通状態のうち一
方を初期設定された複数の強誘電体ゲート電界効果トラ
ンジスタを有しており、導通状態に初期設定された強誘
電体ゲート電界効果トランジスタは、該アドレスプリデ
コード信号のうち置換すべきアドレス部分に対応づけら
れている、冗長救済回路。 - 【請求項９】 前記複数の強誘電体ゲート電界効果トラ
ンジスタのそれぞれはＰ型の強誘電体ゲート電界効果ト
ランジスタであり、該Ｐ型の強誘電体ゲート電界効果ト
ランジスタのゲートに接地電圧を印加することにより、
該Ｐ型の強誘電体ゲート電界効果トランジスタの状態は
導通状態に初期設定され、該Ｐ型の強誘電体ゲート電界
効果トランジスタのゲートに電源電圧を印加することに
より、該Ｐ型の強誘電体ゲート電界効果トランジスタの
状態は非導通状態に初期設定される、請求項８に記載の
冗長救済回路。 - 【請求項１０】 前記複数の強誘電体ゲート電界効果ト
ランジスタのそれぞれはＮ型の強誘電体ゲート電界効果
トランジスタであり、該Ｎ型の強誘電体ゲート電界効果
トランジスタのゲートに電源電圧を印加することによ
り、該Ｎ型の強誘電体ゲート電界効果トランジスタの状
態は導通状態に初期設定され、該Ｎ型の強誘電体ゲート
電界効果トランジスタのゲートに接地電圧を印加するこ
とにより、該Ｎ型の強誘電体ゲート電界効果トランジス
タの状態は非導通状態に初期設定される、請求項８に記
載の冗長救済回路。 - 【請求項１１】 前記冗長置換設定手段は、 前記複数の強誘電体ゲート電界効果トランジスタに直列
に接続され、それのゲートにアドレスプリデコード信号
が入力される複数の第１トランジスタと、 それのゲートにプリチャージ信号が入力される第２トラ
ンジスタとを備えており、 電源電圧に接続された該第２トランジスタと接地との間
に、前記複数の強誘電体ゲート電界効果トランジスタと
該複数の第１トランジスタとが並列に挿入されている、
請求項８に記載の冗長救済回路。 - 【請求項１２】 前記冗長置換設定手段は、 前記複数の強誘電体ゲート電界効果トランジスタに直列
に接続され、プリチャージ信号と該プリチャージ信号の
反転信号とが入力される複数のトランスファゲートと、 プルダウントランジスタとを備えており、 前記アドレスプリデコード信号と該プルダウントランジ
スタとの間に、前記複数の強誘電体ゲート電界効果トラ
ンジスタと該複数のトランスファゲートとが並列に挿入
されている、請求項８に記載の冗長救済回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8066875A JPH09128991A (ja) | 1995-08-25 | 1996-03-22 | 冗長救済回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21798195 | 1995-08-25 | ||
| JP7-217981 | 1995-08-25 | ||
| JP8066875A JPH09128991A (ja) | 1995-08-25 | 1996-03-22 | 冗長救済回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128991A true JPH09128991A (ja) | 1997-05-16 |
Family
ID=26408076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8066875A Withdrawn JPH09128991A (ja) | 1995-08-25 | 1996-03-22 | 冗長救済回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09128991A (ja) |
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1996
- 1996-03-22 JP JP8066875A patent/JPH09128991A/ja not_active Withdrawn
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