KR100447224B1 - 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로 - Google Patents

비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로 Download PDF

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Abstract

본 발명은 칼럼 리던던시 회로에 관한 것으로, 페일 칼럼을 리던던시 칼럼으로 대체시키기 위한 칼럼 리페어 회로를 각 메모리 셀에 대하여 별도로 구성하지 않고 전체 메모리 셀에 대하여 리페어 가능하도록 구성하여 리페어 회로가 차지하는 면적을 줄일 수 있고 리페어 회로 구조 및 리페어 알고리즘을 단순화시킬 수 있으며 리페어 동작시 퓨즈 컷팅에 소요되는 시간을 줄이므로써 동작 속도를 개선할 수 있는 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로에 관한 것이다.

Description

비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로{Column Repair Circuit of Nonvolatile Ferroelectric Memory Device}
본 발명은 비휘발성 강유전체 회로에 관한 것으로 특히, 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로에 관한 것이다.
일반적으로, 비휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM : Dynamic Random Access Memory) 정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.
FeRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d, a상태)을 유지하고 있는 것을 알 수 있다.
비휘발성 강유전체 메모리 셀은 상기 d, a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
이하, 종래 기술에 따른 비휘발성 강유전체 메모리 장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 종래 기술에 따른 비휘발성 강유전체 메모리의 단위셀을 나타내었다.
도 2에 도시된 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 상기 비트라인(B/L)과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인(W/L)에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(P/L)과, 게이트가 상기 워드라인(W/L)에 연결되고 소오스는 상기 비트라인(B/L)에 연결되는 트랜지스터(T1)와, 두 단자 중 제 1 단자가 상기 트랜지스터(T1)의 드레인에 연결되고, 제 2 단자는 상기 플레이트 라인(P/L)에 연결되는 강유전체 캐패시터(FC1)를포함하여 구성된다.
이와 같이 구성된 종래 비휘발성 강유전체 메모리 장치의 데이터 입출력 동작은 다음과 같다.
도 3a는 종래 비휘발성 강유전체 메모리 장치의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도이다.
먼저, 쓰기 모드의 경우 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이에서 로우로 인가하면, 쓰기 모드가 시작된다.
이어, 쓰기 모드에서의 어드레스 디코딩이 시작되면, 해당 워드라인에 인가되는 펄스가 "로우"에서 "하이"로 천이되어 셀이 선택된다.
이와 같이, 워드라인이 "하이"상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 "하이" 신호와 일정 구간의 "로우" 신호가 인가된다.
그리고, 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위하여 해당 비트 라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.
즉, 비트라인에 "하이"신호를 인가하고, 워드라인에 인가되는 신호가 "하이" 상태인 구간에서 플레이트 라인에 인가되는 신호가 "로우"이면 강유전체 캐패시터에는 로직값 "1"이 기록된다.
그리고 비트라인에 "로우" 신호를 인가하고, 플레이트 라인에 인가되는 신호가 "하이" 신호이면 강유전체 캐패시터에는 로직값 "0"이 기록된다.
이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
먼저, 외부에서 칩 인에이블 신호(CSBpad)를 "하이"에서 "로우"로 활성화시키면, 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이저 신호에 의해 "로우" 전압으로 등전위된다.
그리고, 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 "로우" 신호가 "하이" 신호로 천이되어 해당 셀을 선택한다.
선택된 셀의 플레이트 라인에 "하이" 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터를 파괴시킨다.
만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면, 그에 상응하는 데이터는 파괴되지 않는다.
이와 같이 파괴된 데이터와, 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.
따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 "0"을 출력한다.
이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 "하이"신호를 인가한 상태에서 플레이트 라인을 "하이"에서 "로우"로 비활성화시킨다.
도 4는 종래 기술에 따른 비휘발성 강유전체 메모리 장치의 구성블록도이다.
도 4에 도시된 바와 같이, 하측의 일부를 레퍼런스 셀 어레이부(42)로 할당하여 구성되는 메인 셀 어레이부(41), 메인 셀 어레이부(41)의 일측에 형성되어 메인 셀 어레이부(41) 및 레퍼런스 셀 어레이부(42)로 구동신호를 인가하는 워드라인 구동부(43), 상기 메인 셀 어레이부(41)의 하부에 형성되는 센스앰프부(44)로 구성된다.
여기서, 워드라인 구동부(43)는 메인 셀 어레이부(41)의 메인 워드라인 및 레퍼런스 셀 어레이부(42)의 레퍼런스 워드라인으로 구동신호를 인가한다.
센스앰프부(44)는 복수개의 센스앰프들로 구성되며 비트라인 및 비트라인바의 신호를 증폭한다.
이와 같은 종래 비휘발성 강유전체 메모리 장치의 동작을 도 5를 참조하여 설명하기로 한다.
도 5는 도 4의 부분적 상세도로써, 도면에서 알 수 있듯이 메인 셀 어레이는 디램(DRAM)과 같이 폴디드 비트라인(folded bitline)구조를 갖는다.
그리고, 레퍼런스 셀 어레이부(42) 또한 폴디드 비트라인 구조를 가지며 레퍼런스 셀 워드라인과 레퍼런스 셀 플레이트 라인을 쌍(pair)으로 하여 구성된다.
이때, 레퍼런스 셀 워드라인 및 레퍼런스 셀 플레이트 라인을 각각RWL_1,RPL_1과 RWL_2,RPL_2로 정의한다.
메인 셀 워드라인 MWL_N-1과 메인 셀 플레이트 라인 MPL_N-1이 활성화되면, 레퍼런스 셀 워드라인 RWL_1과 레퍼런스 셀 플레이트 라인 RPL_1이 활성화된다.
따라서, 비트라인(B/L)에는 메인 셀의 데이터가 실리고, 비트라인바(BB/L)에는 레퍼런스 셀의 데이터가 실리게 된다.
또한, 메인 셀 워드라인 MWL_N과 메인 셀 플레이트 라인 MPL_N이 활성화되면 상기 레퍼런스 셀 워드라인 RWL_2와 레퍼런스 셀 플레이트 라인 RPL_2도 활성화된다.
따라서, 비트라인바(BB/L)에는 메인 셀의 데이터가 실리고, 비트라인(B/L)에는 레퍼런스 셀 데이터가 실리게 된다.
여기서, 레퍼런스 셀에 의한 비트라인 레벨(REF)은 메인 셀에 의한 비트라인 레벨인 B_H(High)와 B_L(Low)의 사이에 있다.
따라서, 레퍼런스 전압(REF)을 비트라인 레벨인 B_H와 B_L의 사이에 존재하도록 하기 위해서는 레퍼런스 셀의 동작방법에 따라 두 가지로 나눌 수 있다.
그 중 첫 번째는 레퍼런스 셀의 캐패시터에 로직 "1"을 저장하는 방법이다.
이는 레퍼런스 셀의 캐패시터 사이즈를 메인 셀의 캐패시터 사이즈에 비해 작게 하면 된다.
이어서, 두 번째는 레퍼런스 셀의 캐패시터에 로직 "0"을 저장하는 방법인데, 이는 레퍼런스 셀의 캐패시터 사이즈를 메인 셀의 캐패시터 사이즈에 비해 크게 하면 된다.
이와 같이, 종래 기술에 따른 비휘발성 강유전체 메모리 장치는 상기 두 가지 방법을 이용하여 센스앰프부(44)에서 필요로 하는 레퍼런스 전압을 만들어 낸다.
도 6은 도 4의 센싱앰프부를 상세하게 도시한 것으로, 센싱앰프부를 구성하는 복수의 센싱앰프들 중 임의의 하나만을 도시한 것이다.
도 6에 도시한 바와 같이, 종래 기술에 따른 센싱앰프는 래치(Latch)형 센싱앰프의 구조를 갖는다.
즉, 두개의 피모스 트랜지스터와 두개의 엔모스 트랜지스터로 구성되며 상기 트랜지스터들이 래치 형태의 인버터 구조를 이루고 있다.
제 1 피모스 트랜지스터(MP1)와 제 2 피모스 트랜지스터(MP2)가 마주보고 형성되며 제 1 피모스 트랜지스터(MP1)의 출력단은 제 2 피모스 트랜지스터(MP2)의 게이트에 연결되고, 제 2 피모스 트랜지스터(MP2)의 출력단은 제 1 피모스 트랜지스터(MP1)의 게이트에 연결된다.
그리고, 상기 제 1, 제 2 피모스 트랜지스터(MP1,MP2)의 입력단은 공통으로 SAP 신호가 인가된다.
상기 SAP 신호는 상기 제 1, 제 2 피모스 트랜지스터(MP1,MP2)를 활성화시키기 위한 활성화 신호이다.
상기 제 1 피모스 트랜지스터(MP1)의 출력단에는 제 1 엔모스 트랜지스터(MN1)가 직렬로 연결되고, 제 2 피모스 트랜지스터(MP2)의 출력단에는 제 2 엔모스 트랜지스터(MN2)가 직렬로 연결된다.
이때, 상기 제 2 엔모스 트랜지스터(MN2)의 출력단은 상기 제 1 엔모스 트랜지스터(MN1)의 게이트에 연결되고, 제 1 엔모스 트랜지스터(MN1)의 출력단은 제 2 엔모스 트랜지스터(MN2)의 게이트에 연결된다.
그리고, 제 1, 제 2 엔모스 트랜지스터(MN1,MN2)의 입력단은 공통으로 SAN 신호가 인가된다. 상기 SAN 신호는 상기 제 1, 제 2 엔모스 트랜지스터(MN1,MN2)를 활성화시키기 위한 활성화 신호이다.
상기 제 1 피모스 트랜지스터(MP1)와 제 1 엔모스 트랜지스터(MN1)의 출력단은 비트라인(B_N)에 공통으로 연결되고, 제 2 피모스 트랜지스터(MP2)와 제 2 엔모스 트랜지스터(MN2)의 출력단은 다음 비트라인(B_N+1)에 연결된다.
이와 같은 센싱앰프는 그 출력이 각각 비트라인(B_N, B_N+1)에 연결되어 메인 셀 및 레퍼런스 셀로의 입출력을 가능하게 한다.
따라서, 보통의 센싱앰프 비활성화시의 프리챠지(Precharge) 기간 동안에는 상기 SAP, SAN, B_N, B_N+1의 신호는 모두 1/2Vcc 상태를 유지한다.
반면에 활성화시에는 SAP가 하이 레벨로 풀-업(Pull-Up)되고, SAN은 접지 레벨로 풀-다운(Pull-Down)된다.
그러나, 상기와 같은 종래의 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로는 다음과 같은 문제점이 있다.
첫째, 메모리 셀별로 개별적으로 리페어 회로부를 구성하여 리페어 회로가 차지하는 면적이 증가된다.
둘째, 리페어 회로가 차지하는 면적이 증가되므로 고집적 소자에 적용하기 어렵다.
셋째, 리페어 회로의 구조 및 리페어 알고리즘이 복잡하고 리페어 동작으로 인한 시간 지연 문제가 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 각 메모리 셀별 리페어 회로를 단일화하여 고집적화에 유리한 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로를 제공하는데 그 목적이 있다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도
도 2는 종래 기술에 따른 비휘발성 강유전체 메모리의 단위셀 구성도
도 3a는 종래 비휘발성 강유전체 메모리 장치의 쓰기 모드(Write mode)의 동작을 나타낸 타이밍도
도 3b는 읽기 모드(Read mode)의 동작을 나타낸 타이밍도
도 4는 종래 기술에 따른 비휘발성 강유전체 메모리 장치의 구성 블록도
도 5는 도 4의 부분적 상세도
도 6은 종래 기술에 따른 비휘발성 강유전체 메모리 장치에 따른 센스앰프의 구성도
도 7은 본 발명에 따른 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로의 개략도
도 8은 본 발명에 따른 페일 칼럼 어드레스 퓨즈 박스의 상세도면
도 9는 페일 칼럼 어드레스 퓨즈 박스의 동작을 설명하기 위한 타이밍도
도 10은 리페어하지 않을 경우의 도 8의 시그널 다이어그램
도 11은 리페어하는 경우의 도 8의 시그널 다이어그램
도 12는 페일 입출력 코딩 퓨즈 박스의 상세도면
도 13은 리페어 칼럼 조정 회로부의 상세도면
도 14a는 데이터 버스 증폭 블록의 상세도면
도 14b는 리던던시 데이터 버스 증폭 블록의 상세도면
도 15는 리페어 동작을 하지 않을 경우 도 13, 도 14a의 시그널 다이어그램
도 16은 리페어 동작할 경우 도 13, 도 14b의 시그널 다이어그램
도면의 주요 부분에 대한 부호 설명
70 : 데이터 버스 증폭부
71 : 리던던시 데이터 버스 증폭부
72 : 페일 칼럼 코딩부
73 : 리페어 칼럼 조정 회로부
74 : 데이터 입출력 버퍼부
상기와 같은 목적을 달성하기 위한 본 발명에 따른 비휘발성 강유전체 메모리 장치는 복수개의 워드 라인들과 워드라인에 수직한 방향으로 구성되는 비트 라인들 및 리던던시 비트라인들을 갖는 메인 셀부와, 비트라인들 및 리던던시 비트라인들을 컬럼 어드레스에 의해 선택되는 디코더를 통하여 데이터 버스 및 리던던시 데이터 버스에 각각 연결하는 구조는 갖는 반도체 메모리 장치의 칼럼 리페어 회로에 있어서, 페일 칼럼 어드레스의 입력에 응답하여 페일 칼럼 어드레스 활성화 신호를 출력하는 페일 칼럼 어드레스 퓨즈 박스와, 상기 페일 칼럼 어드레스 퓨즈 박스와 짝을 이루며 상기 페일 칼럼 어드레스 활성화 신호에 응답하여 메인 입출력 라인 또는 리던던시 입출력 라인으로의 연결을 제어하는 입출력 코딩 퓨즈 박스로 구성되는 페일 칼럼 코딩부;상기 페일 칼럼 코딩부에 연결되고 리던던시 모드 제어신호를 출력하는 리페어 칼럼 조정 회로부;상기 메인 입출력 라인과 메인 칼럼 사이에 구성되는 복수개의 데이터 버스 증폭 블록들을 갖고 데이터를 증폭하여 리드/라이트 동작을 제어하는 데이터 버스 증폭부;상기 리페어 컬럼 조정 회로부에서 출력되는 리던던시 모드 제어 신호에 응답하여 리던던시 입출력 라인과 리던던시 칼럼사이에 구성되는 복수개의 리던던시 데이터 버스 증폭 블록들을 갖고 데이터를 증폭하며 리드/라이트동작을 제어하는 리던던시 데이터 버스 증폭부를 구비함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로를 설명하면 다음과 같다.
우선, 본 발명을 설명하기 앞서서 256M_2T2C, 256M_1T1C 구조의 FeRAM 메모리 셀 구성을 살펴보면 다음과 같다.
256M_2T2C FeRAM의 경우에는 탑부에 4개의 메인 셀과 바텀부의 4개의 레퍼런스 셀로 구성된다. 반면, 256M_1T1C FeRAM의 경우에는 탑부에 2개의 메인 셀과 바텀부의 2개의 메인 셀을 갖는다.
그리고, 상기 각 메인 셀은 512 워드라인(WL)과 이에 수직한 128 비트라인(Bit Line)들 및 2개의 리던던시 비트라인(Redundancy Bit Line)으로 구성된다.
그리고, 상기 비트라인 및 리던던시 비트라인들은 칼럼 어드레스에 의해 선택되는 특정 y-디코더를 통하여 데이터 버스 및 리던던시 데이터 버스에 각각 연결된다.
도 7은 본 발명에 따른 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로의 개략도이다.
본 발명에 따른 칼럼 리페어 회로는 데이터 버스 증폭부(70), 리던던시 데이터 버스 증폭부(71), 페일 칼럼 코딩부(72), 리페어 칼럼 조정 회로부(73) 및 데이터 입출력 버퍼부(74)로 구성된다.
상기 데이터 버스 증폭부(70)는 데이터 입출력 버퍼부(74)의 입출력라인들(IO)과 데이터 버스 라인들 사이에서 교환되는 신호를 감지 및 증폭하는 복수개의 데이터 버스 증폭 블록들(70a, 70b, …, 70n)로 구성되며, 상기 리던던시 데이터 버스 증폭부(71)는 페일 칼럼 어드레스에 해당되는 입출력라인(IO)과 리던던시 데이터 버스 라인들 사이에서 교환되는 신호를 감지 및 증폭하는 복수개의 리던던시 데이터 버스 증폭 블록들(71a, 71b, …, 71m)로 구성된다.
그리고, 상기 페일 칼럼 코딩부(72)는 복수개의 페일 칼럼 코딩 퓨즈 블록들(72a 내지 72n)로 구성된다.
그리고, 상기 페일 칼럼 코딩 퓨즈 블록들(72a 내지 72n) 중 임의의 i 번째 페일 칼럼 코딩 퓨즈 블록(72i)은 페일 칼럼 어드레스 퓨즈 박스(72i-1)와, 페일 입출력 코딩 퓨즈 박스(72i-2)로 구성된다.
여기서, 상기 페일 칼럼 어드레스 퓨즈 박스(72i-1)는 페일된 칼럼의 어드레스가 입력되면 페일 칼럼 어드레스 활성화 신호(REDY)를 출력한다.
그리고, 상기 페일 입출력 코딩 퓨즈 박스(72i-2)는 페일 칼럼 어드레스 퓨즈 박스(72i-1)에 대응되어 짝을 이루며, 상기 페일 칼럼 어드레스 코딩 퓨즈박스(72i-1)로부터의 페일 칼럼 어드레스 활성화 신호(REDY)에 따라서 데이터 입출력 버퍼부(74)의 입출력 라인들(IO)을 데이터 버스 증폭부(70)에 연결되는 메인 입출력 라인들(MIO) 또는 리던던시 데이터 버스 증폭부(71)에 연결되는 리던던시 입출력 라인들(RIO)에 선택적으로 연결한다.
그리고, 상기 리페어 칼럼 조정 회로부(73)는 각 페일 칼럼 어드레스 퓨즈 박스로부터의 페일 칼럼 어드레스 활성화 신호(REDY)를 받아 페일 칼럼이 존재하지 않는 경우에는 상기 데이터 버스 증폭부(70)의 입출력 라인들(MIO)과 상기 데이터 입출력 버퍼부(74)의 입출력 라인들(IO)을 연결하고, 페일 칼럼이 존재하는 경우에는 상기 리던던시 데이터 버스 증폭부(71)의 리던던시 데이터 버스 증폭 블록을 활성화시키기 위한 리던던시 모드 제어 신호(Redwlrhc)를 출력한다.
다음에 도 8을 참조하여 상기 페일 칼럼 어드레스 퓨즈 박스(72a-1)의 구성에 대하여 설명하면 다음과 같다.
페일 칼럼 어드레스 퓨즈 박스는 도 8에 도시된 바와 같이, 리페어 활성화 신호 제어부(81)와, 어드레스 퓨즈 컷 코딩 블록부(82)와, 어드레스 출력부(83)와, 어드레스 감지부(84)로 구성된다.
이 구조는 총 19개의 퓨즈로 이루어지며, 상기 19개의 퓨즈 중에 상기 리페어 활성화 신호 제어부(81)에 있는 퓨즈는 페일이 발생된 칼럼을 리페어할 것인지 안 할 것인지를 결정해 주는 마스터 퓨즈(MF : Master Fuse)이다. 그리고, 상기 어드레스 퓨즈 컷 코딩 블록부(82)의 18개의 퓨즈는 입력되는 칼럼 어드레스에 따라서 선택적으로 컷팅된다.
보다 상세히 설명하면, 상기 리페어 활성화 신호 제어부(81)는 마스터 퓨즈(MF)와, 엔모스 캡(C)과, 인버터(INV1)와, 엔모스(N1, N2, N3)들과, 피모스(P1)로 구성된다.
여기서, 상기 마스터 퓨즈(MF)의 일단은 VDD에 연결되고 타단인 노드 1(Node1)은 엔모스 캡(C)의 일단에 연결되어 있다. 그리고, 상기 엔모스 캡(C)의 타단은 접지단(GND)에 연결되며, 상기 노드 1(Node1)과 접지단(GND) 사이에 엔모스(N1)가 연결된다. 그리고, 인버터(INV1)는 상기 노드 1(Node1)의 신호를 반전하여 노드 2(Node2)에 출력하고, 이를 상기 엔모스(N1)의 게이트단에 입력한다. 그리고, 상기 피모스(P1)와 엔모스들(N2, N3)은 VDD와 접지단(GND)사이에 직렬 연결되며 상기 피모스(P1)와 엔모스(N2)의 게이트단은 상기 노드 2에 연결된다.
그리고, 상기 엔모스(N3)의 게이트단에는 리던던시 제어 신호(CRED)가 인가된다.
상기 리던던시 제어 신호(CRED)는 스탠바이(Stand-by)시에 페일 칼럼 어드레스 퓨즈 박스를 디스에이블(Disable)시키기 위한 신호이다.
상기 리페어 활성화 신호 제어부(81)는 리페어 동작 여부를 나타내는 신호를 피모스(P1)와 엔모스(N2) 사이의 노드 3(Node3)을 통해 출력한다.
그리고, 어드레스 퓨즈 컷 코딩 블록부(82)는 복수개의 단위 어드레스 퓨즈 컷 코딩 블록으로 구성되는데, 이때 단위 어드레스 퓨즈 컷 코딩 블록은 한 개의 엔모스 트랜지스터와 한 개의 퓨즈가 직렬 연결된 것이 복수개 구비되어 있고, 2개의 직렬 연결되는 엔모스 트랜지스터와 퓨즈가 한쌍을 이루고 있다. 그리고 각 엔모스 트랜지스터에는 어드레스 선택 신호(y<0>, yb<0>, ‥‥, y<3>, yb<3>, ‥‥, z<0>, zb<0>, ‥‥, z<3>, zb<3>, ‥‥ )가 입력되고 한 쌍을 이루는 각 엔모스 트랜지스터의 게이트에는 서로 반대의 위상을 갖는 신호가 입력된다. 그리고, 한쌍을 이루는 직렬 연결된 엔모스 트랜지스터와 퓨즈의 양끝단은 각각 연결되어 있다.
좀더 자세히 설명하면, 어드레스 퓨즈 컷 코딩 블록부(82)는 페일 칼럼의 y 어드레스를 결정하기 위한 회로 블록과, z 어드레스를 결정하기 회로 블록으로 구성된다. 상기 y 어드레스를 결정하기 위한 회로 블록은 상기 리페어 활성화 신호 제어부(81)의 출력단인 노드 3으로부터 쌍을 이루어 차례로 순차적으로 연결되는 퓨즈(F1, F2)와, 엔모스(NM1, NM2), 엔모스(NM3, NM4)와, 퓨즈(F3, F4)와, 퓨즈(F5, F6)와, 엔모스(NM5, NM6)와, 엔모스(NM7, NM8)와, 퓨즈(F7, F8)와,퓨즈(F9, F10)와, 엔모스(NM9, NM10)로 구성된다. 여기서, 상기 퓨즈(F1, F2)의 일단은 서로 연결되며 상기 리페어 활성화 신호 제어부(81)의 출력단인 노드 3에 연결된다. 그리고, 상기 엔모스(NM9, NM10)의 일단은 서로 연결되어 노드 4에 접속되며, 상기 노드 4에 리페어할 칼럼의 y 어드레스를 출력한다.
그리고, 페일 칼럼의 z 어드레스를 결정하기 위한 회로 블록은 y 어드레스를 결정하기 위한 회로 블록과 유사한 구조를 가지며 z<0>, zb<0>, ‥‥, z<3>, zb<3>에 대응되는 8개의 엔모스(NM11 내지 NM18)와 8개의 퓨즈(F11 내지 F18)로 구성된다. 상기 엔모스NM11, NM12)의 일단 서로 연결되어 상기 노드 3에 접속되고, 상기 엔모스(NM17, NM18)는 그 일단이 서로 연결되어 노드 5에 접속되며, 상기 노드 5에 리페어할 칼럼의 z 어드레스를 출력한다.
그리고, 어드레스 출력부(83)는 피모스 트랜지스터들(P2 내지 P6)로 구성된다. 상기 피모스(P2)의 일단은 VDD에 연결되고, 상기 피모스(P3)는 상기 피모스(P2)의 타단과 상기 노드 4(Node 4) 사이에 연결되고, 상기 피모스(P4)는 상기 피모스(P2)의 타단과 상기 노드 5(Node 5) 사이에 연결된다.
그리고, 상기 제 2 피모스(P2)의 게이트단은 노드 6(Node 6)에 연결되어 상기 어드레스 감지부(84)로부터의 반전된 페일 칼럼 어드레스 활성화 신호(REDY)가 인가되며, 상기 피모스들(P3, P4)의 게이트단에는 RYPCGB 신호가 인가된다.
상기 RYPCGB 신호는 도 9에 도시된 바와 같이, 원(one) 사이클의 칼럼 어드레스가 입력되는 동안에는 리페어 여부에 관계없이 "H"를 유지하다가 새로운 어드레스 사이클이 시작되는 시점에서 잠시 숏 펄스(Short Pulse)로 "L"로 떨어졌다가다시 "H"로 올라가는 신호이다.
따라서, 리페어 동작 이후에 노멀 동작이 시작되는 시점에서 상기 페일 칼럼 어드레스 활성화 신호(REDY)가 하이(H)의 값을 갖더라도 상기 RYPCGB 신호에 의해 상기 제 3, 4 피모스(P3, P4)가 온되어 상기 노드 4, 5(Node4, 5)의 레벨이 하이(H)가 되므로 정상 동작이 가능하다.
그리고, 피모스(P5)와 피모스(P6)는 VDD단과 상기 노드 4, 5 사이에 각각 연결되고 그 게이트단은 접지단(GND)에 연결되어 항상 온 상태를 유지하며, 페일 칼럼의 y, z 어드레스를 입력으로 하는 엔모스들의 문턱전압에 의한 영향으로 리페어하지 않는 경우에 상기 노드 4, 5의 레벨이 완전히 "H"로 되지 않는 것에 대하여 상기 노드 4, 5의 "H" 레벨을 확실하게 잡아주는 역할을 한다.
그리고, 어드레스 감지부(84)는 상기 노드 4와 노드 5 신호를 논리합하여 반전하는 노아 게이트(NOR)와, 상기 노아 게이트(NOR)의 출력 신호를 지연시키어 페일 칼럼 어드레스 활성화 신호(REDY)를 출력하는 인버터들(INV2, INV3)과, 상기 페일 칼럼 어드레스 활성화 신호(REDY)를 반전하고 이를 상기 어드레스 출력부(83)의 피모스(P2)의 게이트단에 출력하는 인버터(INV4)로 구성된다.
상기한 구성을 갖는 페일 칼럼 어드레스 퓨즈 박스에서 페일 칼럼 어드레스가 발생되지 않는 경우 즉, 리페어하지 않을 경우에는 도 10에 나타난 바와 같이 마스터 퓨즈(MF)를 컷팅하지 않아야 한다.
그리고, 칩 인에이블 신호(CSBpad) 신호가 하이(H)에서 로우(L)로 인에이블되면 상기 리던던시 제어 신호(CRED)가 로우(L)에서 하이(H)로 변화되어 회로의 동작이 개시된다.
따라서, 노드 1과 노드 2는 각각 하이(H), 로우(L)를 유지하게 되고, 노드 2의 로우(L)값에 의해 노드 3이 하이(H)가 되어 노드 4, 5도 하이(H) 신호를 갖게 되므로 상기 페일 칼럼 어드레스 활성화 신호(REDY)는 로우(L)가 된다.
그리고, 페일 칼럼이 발생된 경우 즉, 리페어할 경우에는 도 11에 나타난 바와 같이 마스터 퓨즈(MF)를 컷팅하고, 페일된 칼럼 어드레스 신호를 받는 엔모스 트랜지스터에 연결된 퓨즈를 컷팅하지 않고 그와 쌍을 이루는 반대 위상을 갖는 엔모스 트랜지스터에 연결된 퓨즈를 컷팅시킨다. 그리고, 페일되지 않은 어드레스 신호를 받는 엔모스 트랜지스터와 연결된 퓨즈를 컷팅시키고, 그와 한쌍을 이루는 반대 위상을 갖는 엔모스 트랜지스터의 퓨즈는 컷팅하지 않은 상태로 남겨둔다.
즉, 예를 들어 y<4>, y<3>, y<2>, y<1>, y<0>(11111), z<3>, z<2>, z<1>, z<0>(0000) 위치에서 페일이 났다고 가정하면 y<4>,y<3>, y<2>, y<1>, y<0)에 관련된 퓨즈는 컷팅하지 말아야 하고 이와 반대 위상을 갖는 yb<4>, yb<3>, yb<2>, yb<1>, yb<0>에 관련된 퓨즈를 컷팅하여야 한다. 그리고, z 어드레스에 대해서도 상기 y 어드레스와 동일한 방법을 이용하여 z<3>, z<2>, z<1>, z<0>에 관련된 퓨즈는 컷팅하고 이와 반대 위상을 갖는 zb<3>, zb<2>, zb<1>, zb<0>에 관련된 퓨즈는 컷팅하여야 한다.
따라서, 상기 칩 인에이블 신호(CSBpad)가 로우(L)인 동안에 상기 리던던시 제어 신호(CED)가 하이로 유지되어 회로 동작이 인에이블되면 노드 1과 노드 2는 각각 로우(L) 및 하이(H)를 유지하게 되고, 상기 노드 2의 하이(H) 값에 의하여 상기 노드 3은 로우(L)가 되고 상기 노드 3과 노드 4, 5는 페일 어드레스에 의해 서로 도통하게 되어 상기 노드 4, 5는 로우(L) 값을 갖게 된다. 그리고, 상기 노드 4, 5의 로우(L) 값에 의하여 상기 페일 칼럼 어드레스 활성화 신호(REDY)는 하이(H)가 된다.
그리고, 페일 칼럼 어드레스 퓨즈 박스로부터의 페일 칼럼 어드레스 활성화 신호(REDY)는 상기 페일 칼럼 어드레스 퓨즈 박스에 대응되는 페일 입출력 코딩 퓨즈 박스와 리페어 칼럼 조정 회로부(73)에 입력된다.
상기 페일 입출력 코딩 퓨즈 박스는 도 12에 도시된 바와 같이, 엔모스 트랜지스터들(NS1 내지 NS16)과 상기 엔모스 트랜지스터들(NS1 내지 NS16)에 대응되는 퓨즈들(FS1 내지 FS16)로 구성된다. 그리고, 상기 엔모스 트랜지스터들(NS1 내지 NS16)의 게이트단에는 상기 페일 칼럼 어드레스 활성화 신호(REDY)가 입력된다.
엔모스 트랜지스터들(NS1 내지 NS8)의 일단은 상기 데이터 입출력 버퍼부(74)의 입출력 라인들(IO)에 각각 연결되며 타단은 퓨즈들(FS1 내지 FS8)을 통해 데이터 버스 증폭 블록들(70a, 70b, …, 70n)에 연결되는 메인 입출력 라인들(MIO)에 각각 연결된다.
한편, 엔모스 트랜지스터(NS9 내지 NS16)의 일단은 데이터 입출력 버퍼부(74)의 입출력 라인들(IO)에 각각 연결되며 타단은 퓨즈들(FS9 내지 FS16)을 통해 활성화된 리던던시 데이터 버스 증폭 블록에 연결되는 리던던시 입출력 라인(RIO)에 연결된다.
이때, 상기 FS1과 NS1과 NS9와 FS9는 IO<0>를 사이에 두고 서로 직렬 연결되어 있고, FS2, NS2, NS10, FS10과, FS3, NS3, NS11, FS11과, FS4, NS4, NS12, FS12와, FS5, NS5, NS13, FS13과, FS6, NS6, NS14, FS14와, FS7 NS7, NS15, FS15와, FS8, NS8, NS16, FS16은 각각 직렬 연결되어 있다.
상기한 페일 입출력 코딩 퓨즈 박스는 상기 페일 칼럼 어드레스 활성화 신호(REDY)가 하이 "H"인 경우 상기 엔모스 트랜지스터들(NS1 내지 NS16)이 온되고, 상기 직렬 연결된 각 퓨즈는 상반되게 컷팅되게 된다.
즉, 예를 들어 FS1이 컷팅되면 FS9는 컷팅되지 않게 되어 데이터 입출력 버퍼부(74)의 입출력 라인 IO<0>는 리던던시 입출력 라인(RIO)에 연결된다.
도 13은 상기 리페어 칼럼 조정 회로부(73)의 상세 회로도이다.
상기 리페어 칼럼 조정 회로부(73)는 노아 게이트들(NOR1 내지 NOR8)과, 낸드 게이트(NAND)와, 인버터들(INV11 내지 INV15)과, 엔모스들(NM20 내지 NM27)로 구성된다.
보다 상세하게는 상기 노아 게이트들(NOR1 내지 NOR4)에는 페일 칼럼 코딩부(72)의 단일 페일 칼럼 코딩 퓨즈 블록으로부터의 페일 칼럼 어드레스 활성화 신호(REDY)가 차례로 2개씩 각각 입력된다.
즉, 노아 게이트(NOR1)에는 REDY<0>와 REDY<1>이 입력되고, 노아 게이트(NOR2)에는 REDY<2>와 REDY<3>이, 노아 게이트(NOR3)에는 REDY<4>와 REDY<5>가, 노아 게이트(NOR4)에는 REDY<6>와 REDY<7>이 입력되고, 각 노아 게이트들은 각각 입력되는 페일 칼럼 어드레스 활성화 신호들을 논리합하고 반전하여 출력한다.
그리고, 노아 게이트들(NOR5 내지 NOR8)은 상기 노아 게이트들(NOR1 내지NOR4)의 출력 신호와 모드 제어 신호(wlrhc)를 논리합하고 반전한다. 즉, 노아 게이트(NOR5)는 상기 노아 게이트(NOR1)의 출력 신호와 모드 제어 신호(wlrhc)를 논리합하고 반전하며, 노아 게이트들(NOR6 내지 NOR8)도 상기 노아 게이트들(NOR2 내지 NOR4)의 출력 신호와 모드 제어 신호(wlrhc)의 논리 연산을 수행한다.
그리고, 인버터들(INV11 내지 INV14)은 상기 노아 게이트들(NOR5 내지 NOR8)의 출력 신호를 각각 반전하여 리던던시 데이터 버스 증폭부(71)의 리던던시 데이터 버스 증폭 블록들의 리드/라이트 동작을 제어하기 위한 리던던시 모드 제어 신호(Redwlrhc)로 출력한다.
그리고, 상기 낸드 게이트(NAND)는 상기 노아 게이트(NOR1 내지 NOR4)의 출력 신호들을 논리곱하여 반전한다. 그리고, 인버터(INV15)는 상기 낸드 게이트(NAND)의 출력 신호를 반전하여 노드 7(Node7)에 출력하고, 이 신호를 상기 엔모스들(NM20 내지 NM27)의 게이트 전극에 입력한다. 상기 엔모스들(NM20 내지 NM27)은 일단이 데이터 버스 증폭부(70)에 연결되는 메인 입출력 라인(MIO)에 각각 연결되고 타단이 데이터 입출력 버퍼부(74)의 입출력 라인(IO)에 각각 연결된다.
리페어를 동작을 하지 않을 경우에는 상기 페일 칼럼 어드레스 활성화 신호(REDY)가 모두 로우(L)가 되기 때문에 상기 리던던시 모드 제어 신호(Redwlrhc) 및 노드 7(Node 7) 신호가 하이(H)가 된다. 따라서, 상기 엔모스들(NM20 내지 NM27)이 온(ON)되어 상기 메인 입출력 라인(MIO)과 데이터 입출력 버퍼부(74)의 입출력 라인(IO)이 연결되어 쓰기 모드에서는 데이터 입출력 버퍼부(74)로부터의 신호가 데이터 입출력 버퍼부의 입출력 라인(IO)과 메인 입출력라인(MIO)을 통해 메모리 셀로 들어가게 된다.
그리고, 읽기 모드에서는 상기 메모리 셀로 출력된 데이터가 메인 입출력 라인(MIO)과 데이터 입출력 버퍼부의 입출력 라인(IO)을 통해 데이터 입출력 버퍼부(74)로 출력되게 된다.
상기 데이터 버스 증폭부(70)는 복수개의 데이터 버스 증폭 블록들(70a 내지 70n)로 구성되며, 상기 단위 데이터 버스 증폭 블록은 정상적인 데이터 입출력을 수행한다.
그리고, 상기 리던던시 데이터 버스 증폭부(71)도 복수개의 리던던시 데이터 버스 증폭 블록들(71a 내지 71m)로 구성되어 칼럼 페일이 발생했을 시에는 페일난 칼럼에 해당되는 데이터 버스 증폭 블록 대신에 리던던시 데이터 버스 증폭부(71)의 리던던시 데이터 버스 증폭 블록들 중 어느 하나를 사용하게 된다.
그리고, 상기 데이터 버스 증폭부(70)의 데이터 버스 증폭 블록은 상기 메인 입출력 라인(MIO)과 탑 및 바텀 메모리 셀 어레이에 연결된 데이터 버스라인 DBTOP, DBBOT간의 데이터 이동을 원활하게 하기 위해서는 도 14a에 도시된 바와 같이, 이퀄라이징 제어 신호 DBEQB, 래치 인에이블 제어 신호 DBLCH, 증폭 활성화 신호 DBSEN 및 모드 제어 신호(wlrhc)가 사용된다.
한편, 도 14b에 나타난 바와 같이 리던던시 데이터 버스 증폭 블록은 상기 데이터 버스 증폭 블록과 동일한 회로를 사용한다.
그리고, 리던던시 입출력 라인(RIO)과 탑 및 바텀 메모리 셀 어레이 DBTOP, DBBOT 간의 데이터 이동을 원활하게 하기 위하여 이퀄라이징 제어 신호 DBEQB, 래치 인에이블 제어 신호 DBLCH, 증폭 활성화 신호 DBSEN를 제어 신호로 사용한다.
즉, 상기 리던던시 데이터 버스 증폭 블록은 상기 데이터 버스 증폭 블록과 거의 동일한 제어 신호를 사용하며 단지, 상기 데이터 버스 증폭 블록과 다른 점은 상기 모드 제어 신호(wlrhc) 대신에 상기 칼럼 리던던시 조정 회로부(73)로부터의 리던던시 모드 제어 신호(Redwlrhc)를 사용하는 것이다.
도 14a의 데이터 버스 증폭 블록과 도 14b의 리던던시 데이터 버스 증폭 블록은 동일한 구조를 가지므로, 여기서는 편이상 리던던시 데이터 버스 증폭 블록만을 설명하기로 한다.
상기 리던던시 데이터 버스 증폭 블록은 이퀄라이징 제어 신호 DBEQB, 래치 인에이블 제어 신호 DBLCH, 증폭 활성화 신호 DBSEN, 상기 리던던트 모드 제어 신호(Redwlrhc)를 제어 신호로 하고, 리던던시 입출력 라인(RIO)과 탑 셀에 연결되는 데이터 버스 DBTOP 신호와 바텀 셀에 연결되는 데이터 버스 DBBOT 신호를 각각 입출력 신호로 하는 회로이다.
보다 구체적으로, 상기 리던던시 데이터 버스 증폭 블록은 이퀄라이즈/프리차지 제어부(14b-1)와, 데이터 버스 증폭 회로부(14b-2)와, 리드 모드 제어부(14b-3)와, 모드 제어 신호 입력부(14b-4)와, 라이트 모드 제어부(14b-5)로 구성된다.
상기 이퀄라이즈/프리차지 제어부(14b-1)는 일단이 VDD에 연결되고 타단이 탑 셀의 데이터 버스 DBTOP에 연결되며 게이트단에 이퀄라이징 제어 신호 DBEQB가 인가되는 피모스(P21)와, 일단이 VDD에 연결되고 타단이 바텀 셀의 데이터 버스DBBOT에 연결되며 게이트단에 상기 이퀄라이징 제어 신호 DBEQB가 인가되는 피모스(P22)와, 일단이 상기 탑 셀의 데이터 버스 DBTOP에 연결되며 타단이 바텀 셀의 데이터 버스 DBBOT에 연결되어 게이트단에 인가되는 상기 이퀄라이징 제어 신호 DBEQB에 따라서 상기 탑 셀의 데이터 버스 DBTOP와 바텀 셀의 데이터 버스 DBBOT를 등화시키는 피모스(P23)로 구성된다.
그리고, 데이터 버스 증폭 회로부(14b-2)는 일단에 VDD가 인가되고 타단이 노드 8(Node 8)에 연결되는 피모스(P24)와, 일단에 VDD가 인가되고 타단이 노드 9(Node 9)에 연결되며 게이트단이 상기 노드 8(Node 8)에 연결되는 피모스(P25)와, 일단이 상기 노드 8(Node 8)에 연결되고 타단이 상기 노드 9(Node 9)에 연결되어 게이트단에 인가되는 상기 이퀄라이징 제어 신호 DBEQB에 따라서 상기 노드 8(Node 8)과 노드 9(Node 9)를 등화시키는 피모스(P26)를 포함한다. 여기서, 상기 피모스(P24)의 게이트단은 상기 노드 9(Node 9)에 연결된다.
그리고, 상기 노드 8(Node 8)과 노드 9(Node 9) 사이에 직렬 연결되며 게이트단이 각각 상기 탑 셀의 데이터 버스 DBTOP와 바텀 셀의 데이터 버스 DBBOT에 연결되는 엔모스들(N21, N22)과, 상기 엔모스(N21)와 엔모스(N22)를 연결하는 단자인 노드 10(Node 10)과 접지단(GND) 사이에 연결되며 증폭 활성화 신호 DBSEN가 게이트단에 인가되는 엔모스(N23)를 포함한다.
그리고, 상기 리드 모드 제어부(14b-3)는 래치 인에이블 컨트롤 신호 DBLCH를 반전하는 인버터(INV21)와, 래치 인에이블 컨트롤 신호 DBLCH와 인버터(INV21)의 출력값에 따라서 인에이블되어 상기 노드 8(Node 8)과 노드 9(Node 9)를 각각탑 셀의 데이터 버스 DBTOP와 바텀 셀의 데이터 버스 DBBOT에 연결하는 트랜스퍼 게이트(TS1)(TS2)와, 래치 인에이블 컨트롤 신호 DBLCH와 리던던시 모드 제어 신호(Redwlrhc)를 논리곱하여 반전하는 낸드 게이트(NAND11)와, 상기 낸드 게이트(NAND11)의 출력을 반전하는 인버터(INV22)와, 상기 인버터(INV22)의 출력 신호와 상기 낸드 게이트(NAND11)의 출력 신호에 따라서 활성화된 리던던시 데이터 버스 증폭 블록에 연결된 리던던시 입출력 라인(RIO)과 상기 탑 셀의 데이터 버스 DBTOP를 연결하는 트랜스퍼 게이트(TS3)를 포함한다.
그리고, 모드 제어 신호 입력부(14b-4)는 리던던시 모드 제어 신호(Redwlrhc)를 반전하는 인버터(INV23)와, 상기 인버터(INV23)의 출력 신호와 상기 리던던시 입출력 라인(RIO)의 신호를 논리곱하여 반전하는 낸드 게이트(NAND12)와, 일단이 VDD에 연결되고 타단이 상기 리던던시 입출력 라인(RIO)에 연결되며 게이트단에 상기 낸드 게이트(NAND12)의 출력 신호가 인가되는 피모스(P27)와, 상기 인버터(INV23)의 출력 신호를 반전하는 인버터(INV24)로 구성된다.
그리고, 상기 라이트 모드 제어부(14b-5)는 상기 인버터(INV23)와 인버터(INV24)의 출력 신호에 따라서 인에이블되어 일단인 노드 8(Node 8)과 노드 9(Node 9)를 각각 타단에 연결하는 트랜스퍼 게이트(TS4)(TS5)와, 상기 트랜스퍼 게이트(TS5) 타단의 신호를 반전하여 상기 트랜스퍼 게이트(TS4)의 타단으로 출력하는 인버터(INV25)와, 상기 인버터(INV23)와 인버터(INV24)의 출력 신호에 따라서 인에이블되어 일단에 연결되는 리던던시 입출력 단자(RIO)와 타단을 연결하는 트랜스퍼 게이트(TS6) 및 일단에 인가되는 인버터(INV25)의 출력과 타단을 연결하는 트랜스퍼 게이트(TS7)를 포함한다.
여기서, 상기 트랜스퍼 게이트(TS1)와 트랜스퍼 게이트(TS2)는 상기 래치 인에이블 제어 신호 DBLCH 및 인버터(INV21)의 출력 신호에 의하여 동시에 인에이블/디스에이블되고, 상기 트랜스퍼 게이트(TS4, TS5, TS6)는 상기 인버터(INV23)(INV24)의 출력 신호에 의해 동시에 인에이블/디스에이블된다. 한편, 상기 트랜스퍼 게이트(TS7)는 상기 트랜스퍼 게이트들(TS4, TS5, TS6)이 디스에이블되는 경우에 인에이블되고 인에이블되는 경우에 디스에이블된다.
상술한 바와 같이, 리던던시 데이터 버스 증폭부(71)는 동일한 구성을 갖는 복수개 예를 들어, m개의 리던던시 데이터 버스 증폭 블록(71a 내지 71m)으로 구성되며, 각각에는 리던던시 모드 제어 신호 Redwlrhc<0>, Redwlrhc<1>, Redwlrhc<3>, …, Redwlrhc<m>가 입력되어 각 리던던시 데이터 버스의 신호를 증폭하게 된다.
도 15 및 도 16은 메인 입출력 라인(MIO) 혹은 리던던시 입출력 라인(RIO)과 탑 셀의 데이터 버스 DBTOP와 버텀 셀의 데이터 버스 DBBOT 간의 데이터 이동을 원활하게 이루어지도록 하기 위해 사용되는 제어 신호들과 이들에 대한 동작을 나타내고 있다.
우선, 리페어하지 않을 경우에는 도 15에 나타난 바와 같이 상기 페일 칼럼 어드레스 활성화 신호(REDY)는 로우(L)값을 유지하게 되고, 상기 페일 칼럼 어드레스 활성화 신호(REDY)의 로우(L)값에 의하여 리던던트 활성화 신호(Redwlrhc)는 하이(H)의 값을 유지하게 된다.
그리고, 상기 노드 7(Node 7)이 하이(H)값을 갖게 되어 라이트(Write)시에는 입력 데이터가 상기 데이터 입출력 버퍼부(74)에 연결되는 입출력 단자(IO)와 메인 입출력 단자(MIO)를 통해 데이터 버스 증폭 블록으로 들어가게 되고, 리드(Read)시에는 탑 및 바텀 셀의 데이터 버스 DBTOP, DBBOT로 출력된 데이터가 상기 메인 입출력 단자(MIO)와 데이터 입출력 버퍼부(74)의 입출력 단자(IO)로 전달되어 데이터 입출력 버퍼부(74)로 출력되게 된다.
한편, 리페어 동작을 하는 경우 예를 들어, 도 16에 도시된 바와 같이 IO<0>에 불량이 발생되면 REDY<0>는 하이(H), REDY<1-7>는 로우(L)가 된다.
칼럼 리던던시 조정 회로부(73)에서 상기 REDY<0>의 하이(H)값과 REDY<1>의 로우(L)값에 의해서 Redwlrhc<0>는 로우(L)로 천이되고, Redwlrhc<1-3>은 하이(H)를 유지하게 되며, 상기 노드 7(Node 7)은 로우(L)값을 갖게 된다.
그리고, 리페어 칼럼 조정 회로부(73)에서 퓨즈(FS1)를 컷팅(cutting)하고 퓨즈(FS9)를 노컷팅(no cutting)하여 상기 IO<0>는 MIO<0>와 끊어지고 RIO와 연결된다. 따라서, 상기 IO<0>와 연결된 리던던시 입출력 라인(RIO)은 상기 리던던시 데이터 버스 증폭부(70)를 구성하는 4개의 리던던시 데이터 버스 증폭 블록 중에서 임의의 선택된 리던던시 데이터 버스 증폭 블록에 연결된다.
이렇게 함으로써 불량이 발생된 IO<0>에 연결된 데이터 버스 증폭 블록을 제외한 나머지 7개의 데이터 버스 증폭 블록과, 리던던시 데이터 버스 증폭 블록으로 ×8의 데이터 입출력이 가능하게 된다.
상기와 같은 본 발명에 따른 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로는 다음과 같은 효과가 있다.
첫째, 리페어 회로를 메모리 셀별로 구성하지 않고 전체 메모리 셀에 대하여 단일하게 구성하여 리페어 회로가 차지하는 면적을 감소되므로 소자의 집적도를 향상시킬 수 있다.
둘째, 전체 메모리 셀에 대해 한꺼번에 리페어 알고리즘을 적용하므로 리페어 동작의 효율성을 향상시킬 수 있으며 리페어를 위한 퓨즈 컷팅 시간을 단축시킬 수 있다.

Claims (10)

  1. 복수개의 워드 라인들과 워드라인에 수직한 방향으로 구성되는 비트 라인들 및 리던던시 비트라인들을 갖는 메인 셀부와, 비트라인들 및 리던던시 비트라인들을 컬럼 어드레스에 의해 선택되는 디코더를 통하여 데이터 버스 및 리던던시 데이터 버스에 각각 연결하는 구조는 갖는 반도체 메모리 장치의 칼럼 리페어 회로에 있어서,
    페일 칼럼 어드레스의 입력에 응답하여 페일 칼럼 어드레스 활성화 신호를 출력하는 페일 칼럼 어드레스 퓨즈 박스와, 상기 페일 칼럼 어드레스 퓨즈 박스와 짝을 이루며 상기 페일 칼럼 어드레스 활성화 신호에 응답하여 메인 입출력 라인 또는 리던던시 입출력 라인으로의 연결을 제어하는 입출력 코딩 퓨즈 박스로 구성되는 페일 칼럼 코딩부;
    상기 페일 칼럼 코딩부에 연결되고 리던던시 모드 제어신호를 출력하는 리페어 칼럼 조정 회로부;
    상기 메인 입출력 라인과 메인 칼럼 사이에 구성되는 복수개의 데이터 버스 증폭 블록들을 갖고 데이터를 증폭하여 리드/라이트 동작을 제어하는 데이터 버스 증폭부;
    상기 리페어 컬럼 조정 회로부에서 출력되는 리던던시 모드 제어 신호에 응답하여 리던던시 입출력 라인과 리던던시 칼럼사이에 구성되는 복수개의 리던던시 데이터 버스 증폭 블록들을 갖고 데이터를 증폭하며 리드/라이트동작을 제어하는 리던던시 데이터 버스 증폭부를 구비함을 특징으로 하는 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 데이터 버스 증폭부를 구성하는 단일 데이터 버스 증폭 블록은
    이퀄라이징 제어 신호에 따라서 탑 셀의 데이터 버스와 바텀 셀의 데이터 버스를 동일 레벨의 전압으로 프리차지시키는 제 1 이퀄라이즈/프리차지 제어부,
    상기 이퀄라이징 제어 신호에 따라서 인에이블되는 등화수단에 의하여 등화되는 제 1, 2 노드를 가지며 증폭 활성화 신호에 의해 인에이블되어 상기 제 1 노드와 제 2 노드의 전위차를 증폭하는 제 1 데이터 증폭 회로부,
    모드 제어 신호를 받아 데이터의 리드/라이트 동작을 제어하는 모드 제어 신호 입력부,
    리드 모드시에 래치 인에이블 제어 신호에 따라서 상기 탑 셀과 바텀 셀의 데이터 버스로부터의 데이터를 각각 상기 제 1, 2 노드에 전달하고 상기 제 1 데이터 증폭 회로부를 통해 증폭된 신호를 메인 입출력 라인을 통해 상기 페일 칼럼 코딩부의 페일 입출력 코딩 퓨즈 박스 또는 리페어 칼럼 조정 회로부로 출력하는 제 1 리드 모드 제어부,
    라이트 모드시에 상기 메인 입출력 라인을 통해 입력되는 신호를 상기 탑 셀 및 바텀 셀의 데이터 버스로 출력하는 제 1 라이트 모드 제어부를 포함하여 구성됨을 특징으로 하는 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로.
  4. 제 3항에 있어서, 상기 모드 제어 신호 입력부는 모드 제어 신호(wlrhc)를 반전하는 인버터(INV23)와,
    상기 인버터(INV23)의 출력 신호를 반전하는 인버터(INV24)와,
    상기 인버터(INV23)의 출력 신호와 상기 메인 입출력 라인(RIO)의 신호를 논리곱하여 반전하는 낸드 게이트(NAND12)와,
    직류구동전압(VDD)과 상기 메인 입출력 라인(RIO) 사이에 연결되며 게이트 전극에 인가되는 상기 낸드 게이트(NAND12)의 출력 신호에 따라 선택적으로 온되는 엔모스 트랜지스터로 구성됨을 특징으로 하는 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로.
  5. 제 3항에 있어서, 상기 제 1 리드 모드 제어부는
    상기 래치 인에이블 제어 신호(DBLCH)를 반전하는 인버터(INV21)와,
    상기 래치 인에이블 제어 신호(DBLCH)와 인버터(INV21)의 출력 신호에 따라서 선택적으로 온되어 상기 탑 셀의 데이터 버스와 바텀 셀의 데이터 버스를 각각 상기 제 1, 2 노드에 연결하는 트랜스퍼 게이트(TS1)(TS2)와,
    상기 래치 인에이블 제어 신호(DBLCH)와 상기 모드 제어 신호(wlrhc)를 논리곱하고 반전하는 낸드 게이트(NAND11)와,
    상기 낸드 게이트(NAND11)의 출력 신호를 반전하는 인버터(INV22)와,
    상기 인버터(INV22)의 출력과 상기 낸드 게이트(NAND11)의 출력 신호에 따라서 선택적으로 온되어 상기 메인 입출력 라인의 신호를 상기 제 1 데이터 증폭 회로부 및 탑 셀의 데이터 버스로 출력하는 트랜스퍼 게이트(TS3)를 포함하여 구성됨을 특징으로 하는 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로.
  6. 제 3항에 있어서, 상기 제 1 라이트 모드 제어부는
    라이트 모드시에 온되어 상기 메인 입출력 라인(RIO)의 신호를 입력받는 트랜스퍼 게이트(TS6)와,
    상기 트랜스퍼 게이트(TS6)를 통해 입력된 메인 입출력 라인 신호를 반전하는 인버터(INV26)와,
    상기 인버터(INV26)의 출력 신호를 반전하는 인버터(INV25)와,
    라이트 모드시에 온되어 상기 인버터(INV25)(INV26)의 출력 신호를 각각 탑 셀 데이터 버스와 버텀 셀 데이터 버스로 출력하는 트랜스퍼 게이트(TS4)(TS5)와,
    리드 모드시에 온되어 상기 인버터(INV25)의 입력을 상기 인버터(INV26)의 출력과 연결하여 래치시키는 트랜스퍼 게이트(TS7)로 구성됨을 특징으로 하는 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로.
  7. 제 1 항에 있어서, 상기 리던던시 데이터 버스 증폭부를 구성하는 단일 데이터 버스 증폭 블록은
    이퀄라이징 제어 신호에 따라서 탑 셀의 데이터 버스와 바텀 셀의 데이터 버스를 동일 레벨의 전압으로 프리차지시키는 제 2 이퀄라이즈/프리차지 제어부,
    상기 이퀄라이징 제어 신호에 따라서 등화되는 제 3, 4 노드를 가지며 증폭 활성화 신호에 의해 인에이블되어 상기 제 3 노드와 제 4 노드의 전위차를 증폭하는 제 2 데이터 증폭 회로부,
    리던던시 모드 제어 신호를 받아 데이터의 리드/라이트 동작을 제어하는 리던던시 모드 제어 신호 입력부,
    리드 모드시에 래치 인에이블 제어 신호에 따라서 상기 탑 셀과 바텀 셀의 데이터 버스로부터의 데이터를 각각 상기 제 3, 4 노드에 전달하고 상기 제 2 데이터 증폭 회로부를 통해 증폭된 신호를 메인 입출력 라인을 통해 상기 페일 칼럼 코딩부의 페일 입출력 코딩 퓨즈 박스 또는 리페어 칼럼 조정 회로부로 출력하는 제 2 리드 모드 제어부,
    라이트 모드시에 상기 메인 입출력 라인을 통해 입력되는 신호를 상기 탑 셀 및 바텀 셀의 데이터 버스로 출력하는 제 2 라이트 모드 제어부를 포함하여 구성됨을 특징으로 하는 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로.
  8. 제 7항에 있어서, 상기 리던던시 모드 제어 신호 입력부는 상기 모드 제어 신호(Redwlrhc)를 반전하는 인버터(INV23)와,
    상기 인버터(INV23)의 출력 신호를 반전하는 인버터(INV24)와,
    상기 인버터(INV23)의 출력 신호와 상기 메인 입출력 라인(RIO)의 신호를 논리곱하여 반전하는 낸드 게이트(NAND12)와,
    직류구동전압(VDD)과 상기 메인 입출력 라인(RIO) 사이에 연결되며 게이트 전극에 인가되는 상기 낸드 게이트(NAND12)의 출력 신호에 따라 선택적으로 온되는 엔모스 트랜지스터로 구성됨을 특징으로 하는 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로.
  9. 제 7 항에 있어서, 상기 제 2 리드 모드 제어부는
    상기 래치 인에이블 제어 신호(DBLCH)를 반전하는 인버터(INV21)와,
    상기 래치 인에이블 제어 신호(DBLCH)와 인버터(INV21)의 출력 신호에 따라서 선택적으로 온되어 상기 탑 셀의 데이터 버스와 바텀 셀의 데이터 버스를 각각 상기 제 3, 4 노드에 연결하는 트랜스퍼 게이트(TS1)(TS2)와,
    상기 래치 인에이블 제어 신호(DBLCH)와 상기 리던던시 모드 제어 신호(Redwlrhc)를 논리곱하고 반전하는 낸드 게이트(NAND11)와,
    상기 낸드 게이트(NAND11)의 출력 신호를 반전하는 인버터(INV22)와,
    상기 인버터(INV22)의 출력과 상기 낸드 게이트(NAND11)의 출력 신호에 따라서 선택적으로 온되어 상기 메인 입출력 라인의 신호를 상기 제 2 데이터 증폭 회로부 및 탑 셀의 데이터 버스로 출력하는 트랜스퍼 게이트(TS3)를 포함하여 구성됨을 특징으로 하는 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로.
  10. 제 7항에 있어서, 상기 제 2 라이트 모드 제어부는
    라이트 모드시에 온되어 상기 메인 입출력 라인의 신호를 입력받는 트랜스퍼 게이트(TS6)와,
    상기 트랜스퍼 게이트(TS6)를 통해 입력된 메인 입출력 라인 신호를 반전하는 인버터(INV26)와,
    상기 인버터(INV26)의 출력 신호를 반전하는 인버터(INV25)와,
    라이트 모드시에 온되어 상기 인버터(INV25)(INV26)의 출력 신호를 각각 탑 셀 데이터 버스와 버텀 셀 데이터 버스로 출력하는 트랜스퍼 게이트(TS4)(TS5)와,
    리드 모드시에 온되어 상기 인버터(INV26)의 입력을 상기 인버터(INV26)의 출력과 연결하여 래치시키는 트랜스퍼 게이트(TS7)로 구성됨을 특징으로 하는 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로.
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