JP2002216491A

JP2002216491A - 半導体メモリ

Info

Publication number: JP2002216491A
Application number: JP2001012041A
Authority: JP
Inventors: Hirokazu Yamazaki; 浩和山崎; Hideaki Suzuki; 英明鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-01-19
Filing date: 2001-01-19
Publication date: 2002-08-02

Abstract

(57)【要約】【課題】本発明は、冗長回路を有する半導体メモリに
関し、冗長回路の回路規模を低減し、チップサイズを小
さくすることを目的とする。【解決手段】複数のメモリ領域と、これ等メモリ領域
にそれぞれ対応する冗長メモリ領域、冗長アドレス領
域、および冗長フラグ領域とを有している。冗長アドレ
ス領域は、不良のメモリセルを示す第２アドレスをアド
レス情報として保持する。冗長フラグ領域は、冗長メモ
リ領域が使用されることを示す救済情報を保持する。メ
モリセルの動作時に、不良のメモリセルは、アドレス情
報に応じて非選択される。不良のメモリセルを救済する
冗長メモリセルは、救済情報に応じて選択される。冗長
メモリセルの選択にアドレス情報を使用しないため、ワ
ード線が選択された後、冗長メモリセルが選択されるま
での時間を短縮でき、メモリセルの救済時にアクセス時
間が遅くなることを防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルの不良
を救済する冗長回路を有する半導体メモリに関する。特
に、本発明は、冗長回路を有する不揮発性の半導体メモ
リに関する。

【０００２】

【従来の技術】一般に、半導体メモリは、データを保持
するために電力が必要なDRAM（Dynamic Random Access
Memory）等の揮発性の半導体メモリと、データを保持す
るために電力が不要なフラッシュメモリ・EEPROM（Elec
trical Erasable ProgrammableRead Only Memory）等の
不揮発性の半導体メモリとに大別されている。また、半
導体メモリの性能は、記憶容量・アクセス速度・消費電
力で表されることが多い。

【０００３】DRAMは、大容量・高速の半導体記憶装置と
して、主に、コンピュータの主記憶用として使用されて
いる。しかし、DRAMは揮発性であるため、データを保持
するためにリフレッシュ動作が必要であり、消費電力が
大きい。フラッシュメモリ・EEPROMは、大容量・低消費
電力・不揮発性の半導体メモリとして、主に、ファイル
システム、メモリカード、ポータブル機器等に使用され
ている。しかし、フラッシュメモリ・EEPROMは、データ
の書き込みに要する時間が著しく長い。

【０００４】一方、近時、DRAMおよびフラッシュメモリ
・EEPROMの長所を兼ね備えた半導体メモリとして、メモ
リセルに強誘電体キャパシタを有する強誘電体メモリが
開発されている。強誘電体メモリは、強誘電体キャパシ
タへの印加電圧をゼロにしても残留分極が残ることを利
用することで、電源が供給されなくてもデータを保持で
きる。

【０００５】強誘電体メモリの記憶容量は、年々増えて
きており、フラッシュメモリとの置き換えも検討されて
いる。記憶容量の増加に伴い、チップサイズが大きくな
る傾向にある。このため、近時、強誘電体メモリの欠陥
救済技術（冗長回路技術）が検討されている。強誘電体
メモリの冗長回路技術として、例えば、特開２０００−
２１５６８７号公報に開示されるものが知られている。

【０００６】この公報に開示された強誘電体メモリは、
通常のメモリセル、冗長のメモリセル、および救済され
るメモリセルの列アドレスを置換情報として保持する冗
長ファイル用のメモリセルを有している。これ等メモリ
セル、冗長のメモリセル、および冗長ファイル用のメモ
リセルは、共通のワード線に接続されている。すなわ
ち、読み出し動作および書き込み動作時に、メモリセ
ル、冗長のメモリセル、および冗長ファイル用のメモリ
セルは、ワード線の活性化に応じて同時に選択される。
一つの冗長のメモリセルは、例えば、８個の通常のメモ
リセルに対して形成されている。

【０００７】強誘電体メモリは、冗長ファイル用のメモ
リセルから読み出された置換情報（不良アドレス）をデ
コードし各列アドレスに対応してデコード信号を生成す
る論理回路と、これ等デコード信号のOR論理を生成する
論理回路を有している。メモリセルのコラムスイッチ
は、デコード信号のいずれかに応じて非選択され、冗長
のメモリセルのコラムスイッチは、デコード信号のOR論
理に応じて選択される。すなわち、置換情報に応答して
不良のメモリセルのアクセスを禁止し、冗長のメモリセ
ルのアクセスを許可することで、不良のメモリセルが救
済される。

【０００８】

【発明が解決しようとする課題】このような従来の強誘
電体メモリでは、メモリセル、冗長のメモリセル、およ
び冗長ファイル用のメモリセルは、同時に選択されるた
め、置換情報（列アドレス）に応答してコラムスイッチ
をいかに早く動作させるかが、読み書き動作を高速に実
行するために重要である。しかしながら、上述した強誘
電体メモリでは、冗長のメモリセルのコラムスイッチ
は、通常のメモリセルのコラムスイッチを選択するデコ
ード信号のOR論理に応じて選択される。このため、冗長
のメモリセルのコラムスイッチの動作が遅くなり、特に
冗長動作時にアクセス時間が遅くなるという問題があっ
た。半導体メモリのアクセス時間は、アクセス時間の最
も遅いメモリセルに応じて決められる。この結果、冗長
のメモリセルのアクセス時間が、そのチップのアクセス
時間の実力値となってしまう。さらに、冗長回路の回路
規模が大きくなると、チップサイズが大きくなるという
問題があった。

【０００９】本発明の目的は、半導体メモリの冗長回路
を動作させるときに、アクセス時間が遅くなることを防
止することにある。本発明の別の目的は、冗長回路の回
路規模を低減し、半導体メモリのチップサイズを小さく
することにある。

【００１０】

【課題を解決するための手段】請求項１の半導体メモリ
は、複数のメモリ領域と、これ等メモリ領域にそれぞれ
対応する複数の冗長メモリ領域、複数の冗長アドレス領
域、および複数の冗長フラグ領域とを有している。各メ
モリ領域は、複数のメモリセルを有している。冗長メモ
リ領域は、メモリ領域内におけるいずれかのメモリセル
の不良を救済する冗長のメモリセルを有している。すな
わち、複数個のメモリセルに対して一つの冗長のメモリ
セルが形成されている。冗長アドレス領域は、不良のメ
モリセルを示す第２アドレスをアドレス情報として保持
する。冗長フラグ領域は、冗長メモリ領域が使用される
ことを示す救済情報を保持する。

【００１１】この半導体メモリでは、第１アドレスおよ
び第２アドレスが、半導体メモリに供給される。複数の
メモリ領域のいずれかが、第１アドレスに応じて選択さ
れ、さらに各メモリ領域内に配置された複数のメモリセ
ルのいずれかが、第２アドレスに応じて選択される。同
一の第１アドレスに対応するメモリ領域、冗長メモリ領
域、冗長アドレス領域、および冗長フラグ領域は、同時
に活性化される。

【００１２】メモリ領域の動作時に、不良のメモリセル
は、このメモリセルに対応する冗長アドレス領域に保持
されたアドレス情報に応じて非選択される。具体的に
は、例えば、アドレス情報として読み出された信号をデ
コードすることで、不良のメモリセルを含む領域が特定
される。不良のメモリセルを救済する冗長のメモリセル
は、不良のメモリセルに対応する冗長フラグ領域に保持
された救済情報に応じて選択される。すなわち、冗長の
メモリセルは、アドレス情報を使用することなく、救済
情報に応じて直接選択される。ワード線の選択から冗長
のメモリセルの選択までに必要な回路のゲート数を少な
くできるため、ワード線が選択された後、冗長のメモリ
セルが選択されるまでの時間を短縮できる。この結果、
メモリセルの救済時にアクセス時間が遅くなることを防
止できる。

【００１３】請求項２および請求項３の半導体メモリで
は、冗長アドレス領域および冗長フラグ領域は、不揮発
性のメモリセルで構成されている。このため、電源が供
給されないときにも、アドレス情報および救済情報を保
持できる。メモリセルは、例えば、書き込まれたデータ
を保持する強誘電体キャパシタを有している。請求項４
の半導体メモリでは、冗長フラグ領域のメモリセルは、
救済情報を伝達する相補のビット線（トゥルービット線
およびバービット線）のいずれかに接続されている。

【００１４】例えば、論理値１をメモリセルに書き込む
場合、高レベルがトゥルービット線に伝達され、低レベ
ルがバービット線に伝達される。トゥルービット線に接
続されたメモリセル（トゥルーメモリセル）には、高レ
ベルの救済情報が書き込まれ、バービット線に接続され
たメモリセル（バーメモリセル）には、低レベルの救済
情報が書き込まれる。同様に、論理値０をメモリセルに
書き込む場合、トゥルーメモリセルには、低レベルの救
済情報が書き込まれ、バーメモリセルには、高レベルの
救済情報が書き込まれる。

【００１５】以下、論理値１がメモリセルに書き込まれ
た場合について説明する。トゥルーメモリセルに保持さ
れた救済情報（高レベル）をトゥルービット線に読み出
すとき、参照電圧がバービット線に供給される。トゥル
ービット線（高レベル）とバービット線との電圧差がセ
ンスアンプ等で増幅され、トゥルービット線は、高レベ
ルになり、バービット線は低レベルになる。同様に、バ
ーメモリセルに保持された救済情報（低レベル）をバー
ビット線に読み出すとき、参照電圧がトゥルービット線
に供給される。トゥルービット線とバービット線（低レ
ベル）との電圧差がセンスアンプ等で増幅され、トゥル
ービット線は、高レベルになり、バービット線は低レベ
ルになる。すなわち、トゥルーメモリセルおよびバーメ
モリセルにかかわらず、相補のビット線に読み出された
レベルは同じになる。トゥルービット線またはバービッ
ト線の一方のみを使用することで、トゥルーメモリセル
およびバーメモリセルに保持された救済情報を読み出す
ことができる。この結果、冗長回路を簡単に構成でき、
半導体メモリのチップサイズを低減できる。

【００１６】請求項５の半導体メモリでは、メモリセル
および冗長のメモリセルは、冗長アドレス領域および冗
長フラグ領域と同じ不揮発性のメモリセルで構成されて
いる。このため、メモリ領域、冗長メモリ領域、冗長ア
ドレス領域、および冗長フラグ領域のメモリセルを同じ
レイアウトルールで設計し、同じ半導体プロセスで製造
できる。したがって、チップサイズを小さくできる。チ
ップサイズが小さくなり、かつ製造工程が簡単になるこ
とで、製造コストを低減できる。

【００１７】請求項６の半導体メモリでは、メモリ領
域、冗長メモリ領域、冗長アドレス領域、および冗長フ
ラグ領域における不揮発性のメモリセルは、第１アドレ
スに応じて活性化される共通のワード線により選択され
る。共通のワード線を使用することで、全領域内に配線
されるワード線の総数を減らすことができる。すなわ
ち、各領域のレイアウトサイズを最小限にでき、チップ
サイズを低減できる。

【００１８】請求項７の半導体メモリでは、第２アドレ
スの２進データが、アドレス情報として冗長アドレス領
域に保持される。このため、冗長アドレス領域を小さく
構成できる。

【００１９】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。

【００２０】図１は、本発明の半導メモリの一実施形態
を示している。この半導体メモリは、シリコン基板上に
CMOSプロセスを使用して強誘電体メモリ（FeRAM; Ferro
electric RAM）として形成されている。図中、太線で
示した信号線は、複数本で構成されている。強誘電体メ
モリは、複数のメモリブロックMBと、これ等メモリブロ
ックMBを制御する制御回路（図示せず）を有している。
メモリブロックMBは、ワードドライバ１０、プレートド
ライバ１２、列制御回路１４、複数のメモリ領域MR、複
数の冗長メモリ領域RMR、複数の冗長アドレス領域RAR、
および複数の冗長フラグ領域RFRを有している。

【００２１】ワードドライバ１０は、行アドレス（第１
アドレス）に応じて所定のワード線（後述）に電圧を供
給する。プレートドライバ１２は、行アドレスに応じて
所定のプレート線（後述）に電圧を供給する。列制御回
路１４は、ブロック選択信号IBS、列アドレス（第２ア
ドレス）、冗長アドレス領域RARからのアドレス情報RA
D、および冗長フラグ領域RFRからのフラグ信号FLAG0に
応じて、メモリ領域MRおよび冗長メモリ領域RMRにそれ
ぞれ列選択信号CL0-CL7および冗長列選択信号RCLを出力
する。メモリ領域MRおよび冗長メモリ領域RMRに読み書
きされたデータは、入出力データとして入出力される。

【００２２】図２は、メモリブロックMBの詳細を示して
いる。メモリ領域MR、冗長メモリ領域RMR、冗長アドレ
ス領域RAR、および冗長フラグ領域RFRは、複数のメモリ
セルMCを有している。メモリ領域MR、冗長メモリ領域RM
R、冗長アドレス領域RAR、および冗長フラグ領域RFRか
らなるそれぞれのメモリセル領域は、列選択スイッチCL
S、センスアンプS/Aを有しており、基本的なレイアウト
は同じである。すなわち、これ等領域MR、RMR、RAR、RF
Rに対応するメモリセル領域おける基本ブロックのレイ
アウトデータは、外部からの配線（例えば、上層のアル
ミニウム配線）を除き同一である。なお、図において
は、領域MR、RMR、RAR、RFRに対応するメモリセル領域
に符号MR、RMR、RAR、RFRを付している。

【００２３】各領域MR、RMR、RAR、RFRにおいて、メモ
リセルMCの選択トランジスタのゲートは、ワード線WL0-
WL511のいずれかに接続されている。すなわち、行アド
レスの供給に応じて所定のワード線が選択され、このワ
ード線に接続されたメモリ領域MR、冗長メモリ領域RM
R、冗長アドレス領域RAR、および冗長フラグ領域RFR
は、同時に活性化される。メモリセルMCの強誘電体キャ
パシタは、一端を選択トランジスタに接続し、他端をプ
レート線PL0-PL255のいずれかに接続している。メモリ
セルMCは、相補のビット線BL、/BLのいずれかに接続さ
れている。換言すれば、偶数番号のワード線WL0、WL
2、...に接続されたメモリセルMCは、トゥルービット線
BLに接続され、奇数番号のワード線WL1、WL3、...に接
続されたメモリセルMCは、バービット線/BLに接続され
ている。以降、トゥルービット線BLおよびバービット線
/BLを単にビット線BL、/BLと称する。ビット線BLは、デ
ータ線DB0-DB7のいずれかに接続され、ビット線/BLは、
データ線/DB0-/DB7のいずれかに接続されている。

【００２４】メモリ領域MRからなるメモリセル領域は、
８つのブロックBLK0-BLK7で構成されている。各ブロッ
クは、８ビットの入出力データを512個保持する4096個
のメモリセルMCを有している。すなわち、１ブロックの
メモリ容量は、４ｋビットである。ブロックBLK0-BLK7
は、列アドレスの下位３ビットにより識別される。具体
的には、一つのブロックの16個の列選択スイッチCLS
は、同じ列選択信号CL0（またはCL1-CL7）により制御さ
れている。

【００２５】冗長メモリ領域RMRからなるメモリセル領
域は、メモリ領域MRのメモリセル領域の１ブロックに対
応する4096個のメモリセルMCを有している。冗長メモリ
領域RMRの16個の列選択スイッチCLSは、同じ列選択信号
RCL0により制御されている。冗長メモリ領域RMRによ
り、後述するようにワード線毎に８つのブロックのいず
れかを救済できる。

【００２６】冗長アドレス領域RARからなるメモリセル
領域は、３ビットのアドレス情報（列アドレスの下位３
ビット）をワード線毎に512個保持する1536個のメモリ
セルMCを有している。冗長アドレス領域RARの列選択ス
イッチCLSは、冗長書き込み信号REDSELに制御されてい
る。各ワード線に対応する３つのメモリセルMCには、ブ
ロックBLK0-BLK7のいずれかを示す不良アドレス（２進
データ）がアドレス情報として保持される。アドレス情
報は、冗長書き込み信号REDSELの高レベル時に、データ
線DB0-DB2、/DB0-/DB2を使用して書き込まれる。

【００２７】冗長フラグ領域RFRからなるメモリセル領
域は、１ビットの救済情報を512個保持する512個のメモ
リセルMCを有している。冗長フラグ領域RFRの列選択ス
イッチCLSは、冗長書き込み信号REDSELに制御されてい
る。救済情報は、冗長書き込み信号REDSELの高レベル時
に、データ線DB3、/DB3を使用して書き込まれる。冗長
アドレス領域RARは、冗長フラグ領域RFRに論理１（救済
情報）が書き込まれているときに有効になり、冗長フラ
グ領域RFRに論理０が書き込まれているときに無効にな
る。

【００２８】列制御回路１４は、メモリ領域MRの列選択
スイッチCLSを選択する８つの列デコーダ１４ａ、冗長
メモリ領域RMRの列選択スイッチCLSを選択するデコーダ
１４ｂ、冗長アドレス領域RARに保持されたアドレス情
報（RAD）を冗長バス線RED0-RED2、/RED0-/RED2に出力
するバッファ１４ｃ、および冗長フラグ領域RFRに保持
された救済情報（FLAG0）をフラグ信号FLAGとして出力
するバッファ１４ｄを有している。

【００２９】次に、メモリ領域MRに記号Ａ、Ｂで示した
メモリセルMCに不良が存在するときの強誘電体メモリの
動作を説明する。図２において、記号Ａ、Ｂで示した不
良のメモリセルMCと同じワード線WL0、WL1に接続された
冗長アドレス領域RARのメモリセルMCに、それぞれアド
レス情報"０００"、"００１"が書き込まれ、冗長フラグ
領域RFRのメモリセルMCに救済情報"１"が書き込まれ
る。アドレス情報および救済情報を書き込むとき、ま
ず、試験工程において強誘電体メモリは、試験モードに
移行される。次に、冗長書き込みコマンド等が入力さ
れ、冗長書き込み信号REDSELが高レベルに変化し、冗長
アドレス領域RARおよび冗長フラグ領域RFRの列選択スイ
ッチCLSがオンする。そして、アドレス情報および救済
情報がメモリセルMCに書き込まれる。

【００３０】図３は、アドレス情報および救済情報を書
き込んだ後のメモリブロックの概要を示している。メモ
リ領域MRにおけるブロックBLK0の位置ＡのメモリセルMC
に不良が存在する場合、同じワード線WL0に対応する冗
長アドレス領域RARにブロックCLK0の列アドレスを示す"
０００"が書き込まれ、同じワード線WL0に対応する冗長
フラグ領域RFRに救済情報"１"が書き込まれる。

【００３１】メモリ領域MRにおけるブロックBLK1の位置
ＢのメモリセルMCに不良が存在する場合、同じワード線
WL1に対応する冗長アドレス領域RARにブロックBLK1の列
アドレスを示すアドレス情報"００１"が書き込まれ、同
じワード線WL0に対応する冗長フラグ領域RFRに救済情
報"１"が書き込まれる。なお、冗長アドレス領域RARに
おいて、図の左側のメモリセルMCが最下位ビットに対応
しているため、実際には図に示すように、アドレス情
報"１００"が書き込まれる。

【００３２】不良のないメモリセルに対応するワード線
WL2-WL511に接続された冗長フラグ領域RFRのメモリセル
には、救済情報"０"が書き込まれる。不良のないメモリ
セルに対応するワード線WL2-WL511に接続された冗長ア
ドレス領域RARのメモリセルには、アドレス情報が書き
込まれても、書き込まれなくてもよい。

【００３３】バービット線/BLに接続されたメモリセルM
Cには、電気的に論理値と逆のデータが書き込まれる。
すなわち、論理１のデータが、ビット線BL、/BLに接続
されたメモリセルMCにそれぞれ書き込まれる場合、これ
等メモリセルMCに保持されるデータは、電気的に互いに
逆の特性を示す。読み出し動作において、ワード線WL0
が活性化され、位置ＡのメモリセルMCを含む領域がアク
セスされた場合、図３に示したワード線WL0に接続され
た冗長メモリ領域RMR、冗長アドレス領域RAR、冗長フラ
グ領域のメモリセルMCもアクセスされる。このとき、列
アドレスのデコード信号CAD0およびブロック選択信号IB
Sが高レベルに変化する。

【００３４】ワード線WL0が活性化された場合、メモリ
領域MR、冗長メモリ領域RMR、冗長アドレス領域RAR、お
よび冗長フラグ領域RFRのメモリセルMCに保持されてい
るデータは、トゥルービット線BLに読み出され、センス
アンプS/Aにより増幅される。より詳細には、ビット線B
Lにデータが読み出される前に、ビット線BL、/BLには基
準電圧が供給されている（プリチャージ）。そして、読
み出し動作により変化したビット線BLの電圧とビット線
/BLとの電位差が、センスアンプS/Aにより増幅される。

【００３５】冗長アドレス領域RARから読み出されたデ
ータ（アドレス情報）応じて、冗長バス線RED0-RED2の
レベルは、高レベルに変化し、冗長バス線/RED0-/RED2
のレベルは、低レベルに変化する。冗長フラグ領域RFR
から読み出されたデータ（救済情報）に応じて、フラグ
信号FLAGは、高レベルに変化する。列制御回路１４にお
けるブロックBLK0に対応するデコーダ１４ａは、低レベ
ルの冗長バス線/RED0-/RED2により非活性化され、列選
択信号CL0を低レベルに変化させる。ブロックBLK0の列
選択スイッチCLSは、低レベルの列選択信号CL0を受け、
オフする。すなわち、不良のメモリセルMCを含むブロッ
クBLK0は、アドレス情報に応じて非選択にされる。

【００３６】一方、列制御回路１４のデコーダ１４ｂ
は、高レベルのフラグ信号FLAGおよびブロック選択信号
IBSにより活性化され、冗長列選択信号RCLを高レベルに
する。冗長メモリ領域RMRの列選択スイッチCLSは、高レ
ベルの冗長列選択信号RCLを受け、オンする。すなわ
ち、冗長メモリ領域RMRは、救済情報に応じて選択され
る。そして、図３に太枠で囲ったブロックBLK0のメモリ
セルMCが冗長メモリ領域RMRのメモリセルに置き換わ
り、不良のメモリセルが救済される。

【００３７】同様に、読み出し動作において、ワード線
WL1が活性化され、位置ＢのメモリセルMCを含む領域が
アクセスされた場合、メモリ領域MR、冗長メモリ領域RM
R、冗長アドレス領域RAR、および冗長フラグ領域RFRの
メモリセルMCに保持されているデータは、バービット線
/BLに読み出され、センスアンプS/Aにより増幅される。
冗長アドレス領域RARから読み出されたデータ（アドレ
ス情報）応じて、冗長バス線/RED0、RED1、RED2のレベ
ルは、高レベルに変化し、冗長バス線RED0、/RED1、/RE
D2のレベルは、低レベルに変化する。列制御回路１４に
おけるブロックBLK1に対応するデコーダ１４ａは、低レ
ベルの冗長バス線RED0、/RED1、/RED2により非活性化さ
れ不良のメモリセルMCを含むブロックBLK1は、アドレス
情報に応じて非選択にされる。

【００３８】一方、列制御回路１４のデコーダ１４ｂ
は、高レベルのフラグ信号FLAGおよびブロック選択信号
IBSにより活性化され、冗長列選択信号RCLを高レベルに
する。冗長メモリ領域RMRの列選択スイッチCLSは、高レ
ベルの冗長列選択信号RCLを受け、オンする。すなわ
ち、冗長メモリ領域RMRは、救済情報に応じて選択され
る。そして、図３に太枠で囲ったブロックBLK1のメモリ
セルMCが冗長メモリ領域RMRのメモリセルに置き換わ
り、不良のメモリセルが救済される。

【００３９】このように、冗長メモリ領域RMRの冗長の
メモリセルMCは、アドレス情報を使用することなく、救
済情報に応じて直接選択される。このため、ワード線WL
0の選択から冗長のメモリセルMCの選択までに必要な回
路のゲート数を少なくできる。したがって、メモリセル
MCの救済時にアクセス時間が遅くなることを防止でき
る。

【００４０】上述した動作は、書き込み動作についても
同様である。読み出し動作と書き込み動作とでは、デー
タが列選択スイッチCLSを介してメモリセルMCからデー
タ線DB0-DB7、/DB0-/DB7に伝達されるか、データが列選
択スイッチCLSを介してデータ線DB0-DB7、/DB0-/DB7か
らメモリセルMCに伝達されるかが相違するだけである。
図４は、本発明がなされる以前に本発明者が検討したメ
モリブロックの詳細を示している。

【００４１】このメモリブロックMBは、列制御回路が本
発明の列制御回路１４と相違している。すなわち、図４
に示したメモリブロックMBでは、冗長メモリ領域RMRの
列選択スイッチCLSを選択するデコーダに、アドレス情
報の論理（冗長バス線RED0-RED2、/RED0-/RED2のデー
タ）が含まれている。このため、ワード線の選択から冗
長のメモリセルMCの選択までに必要な回路のゲート数が
多くなる。この結果、ワード線が選択された後、冗長の
メモリセルMCが選択されるまでの時間が長くなり、メモ
リセルMCの救済時にアクセス時間が遅くなる。また、相
補のビット線BL、/BLを使用して、冗長フラグ領域RFRか
ら救済情報を出力しているため、フラグ信号FLAGを生成
する論理回路の規模が、図２に比べて大きくなる。

【００４２】以上、本発明の半導体メモリでは、冗長メ
モリ領域RMRの冗長のメモリセルMCを、アドレス情報を
使用することなく、救済情報に応じて直接選択した。こ
のため、ワード線WL0の選択から冗長のメモリセルMCの
選択までに必要な回路のゲート数を少なくできる。した
がって、ワード線WL0が選択された後、冗長のメモリセ
ルMCが選択されるまでの時間を短縮できる。この結果、
メモリセルMCの救済時にアクセス時間が遅くなることを
防止できる。

【００４３】メモリセルMCを強誘電体キャパシタを有す
る不揮発性のメモリセルで構成した。このため、電源が
供給されないときにも、アドレス情報および救済情報を
保持できる。

【００４４】冗長フラグ領域RFRのメモリセルMCを、相
補のビット線BL、/BLに交互に接続し、このうちトゥル
ービット線BLに伝達される救済情報のみを使用してフラ
グ信号FLAGを生成した。このため、列制御回路１４（冗
長回路）を簡単に構成でき、強誘電体メモリのチップサ
イズを低減できる。メモリ領域MR、冗長メモリ領域RM
R、冗長アドレス領域RAR、および冗長フラグ領域RFRを
いずれも同じメモリセルMCで構成した。このため、これ
等領域を同じレイアウトルールで設計し、同じ半導体プ
ロセスで製造できる。したがって、チップサイズを小さ
くできる。半導体メモリにおいて、メモリセルは、チッ
プ内に最も数多く配置される素子であり、メモリセルの
占める面積を減らすことよるチップサイズの低減効果は
大きい。チップサイズが小さくなり、かつ製造工程が簡
単になることで、製造コストを低減できる。

【００４５】メモリ領域MR、冗長メモリ領域RMR、冗長
アドレス領域RAR、および冗長フラグ領域RFRのメモリセ
ルMCを、共通のワード線WL0-WL511に接続した。このた
め、これ等領域内に配線されるワード線の総数を減らす
ことができる。すなわち、各領域のレイアウトサイズを
最小限にでき、チップサイズを低減できる。冗長アドレ
ス領域RARに列アドレスの２進データをアドレス情報と
して保持した。このため、冗長アドレス領域を小さく構
成できる。

【００４６】なお、上述した実施形態では、半導体メモ
リを強誘電体キャパシタを有するメモリセルMCで構成し
た例について述べた。本発明はかかる実施形態に限定さ
れるものではない。例えば、フローティングゲートとコ
ントロールゲートとを有する不揮発性のメモリセルで構
成してもよい。上述した実施形態では、メモリ領域MR、
冗長メモリ領域RMR、冗長アドレス領域RAR、および冗長
フラグ領域RFRを、強誘電体キャパシタを有するメモリ
セルMCで構成した例について述べた。本発明はかかる実
施形態に限定されるものではない。例えば、メモリ領域
MRおよび冗長メモリ領域RMRを揮発性のメモリセルで構
成し、冗長アドレス領域RARおよび冗長フラグ領域を不
揮発性のメモリセルで構成してもよい。

【００４７】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。

【００４８】

【発明の効果】請求項１の半導体メモリでは、ワード線
が選択された後、が選択されるまでの時間を短縮でき
る。この結果、メモリセルの救済時にアクセス時間が遅
くなることを防止できる。

【００４９】請求項２および請求項３の半導体メモリで
は、電源が供給されないときにも、アドレス情報および
救済情報を保持できる。請求項４の半導体メモリでは、
冗長回路を簡単に構成でき、半導体メモリのチップサイ
ズを低減できる。請求項５の半導体メモリでは、チップ
サイズを小さくでき、さらに製造コストを低減できる。

【００５０】請求項６の半導体メモリでは、メモリ領
域、冗長メモリ領域、冗長アドレス領域、および冗長フ
ラグ領域に配線されるワード線の総数を減らすことがで
きる。すなわち、各領域のレイアウトサイズを最小限に
でき、チップサイズを低減できる。請求項７の半導体メ
モリでは、冗長アドレス領域を小さく構成できる。

【図面の簡単な説明】

【図１】本発明の半導体メモリの一実施形態を示すブロ
ック図である。

【図２】図１のメモリブロックの詳細を示す回路図であ
る。

【図３】アドレス情報および救済情報を書き込んだ後の
メモリブロックの概要を示す説明図である。

【図４】本発明がなされる前に検討されたメモリブロッ
クの詳細を示す回路図である。

【符号の説明】

１０ワードドライバ１２プレートドライバ１４列制御回路１４ａ、１４ｂ、１４ｃ、１４ｄデコーダ /BL バービット線 BL トゥルービット線 BLK0-BLK7 ブロック CAD0 デコード信号 CL0-CL7 列選択信号 CLS 列選択スイッチ DB0-DB2、/DB0-/DB2 データ線 FLAG0、FLAG0 フラグ信号 IBS ブロック選択信号 MB メモリブロック MC メモリセル MR メモリ領域 PL0-PL255 プレート線 RAD アドレス情報 RAR 冗長アドレス領域 RCL 冗長列選択信号 REDSEL 冗長書き込み信号 RFR 冗長フラグ領域 RMR 冗長メモリ領域 S/A センスアンプ WL0-WL511 ワード線

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B025 AA01 AA07 AD01 AD13 5L106 AA01 AA10 CC09 CC13 CC17 CC22 CC24 CC31 GG05 GG07

Claims

【特許請求の範囲】

【請求項１】第１アドレスに応じて選択される複数の
メモリ領域と、前記各メモリ領域内に配置され、第２アドレスに応じて
選択される複数のメモリセルと、前記メモリ領域に対応して形成され、該メモリ領域内に
おけるいずれかの前記メモリセルの不良を救済する冗長
のメモリセルを有する複数の冗長メモリ領域と、前記メモリ領域に対応して形成され、不良の前記メモリ
セルを示す前記第２アドレスをアドレス情報として保持
する複数の冗長アドレス領域と、前記メモリ領域に対応して形成され、前記冗長メモリ領
域が使用されることを示す救済情報を保持する複数の冗
長フラグ領域とを備え、同一の前記第１アドレスに対応する前記メモリ領域、前
記冗長メモリ領域、前記冗長アドレス領域、および前記
冗長フラグ領域は、同時に活性化され、前記メモリ領域の動作時に、不良の前記メモリセルは、
該メモリセルに対応する前記冗長アドレス領域に保持さ
れた前記アドレス情報に応じて非選択され、不良の前記メモリセルを救済する前記冗長のメモリセル
は、該メモリセルに対応する前記冗長フラグ領域に保持
された前記救済情報に応じて選択されることを特徴とす
る半導体メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、前記冗長アドレス領域および前記冗長フラグ領域は、不
揮発性のメモリセルで構成されていることを特徴とする
半導体メモリ。
【請求項３】請求項２記載の半導体メモリにおいて、前記不揮発性メモリセルは、書き込まれたデータを保持
する強誘電体キャパシタを有することを特徴とする半導
体メモリ。
【請求項４】請求項２記載の半導体メモリにおいて、前記冗長フラグ領域の前記メモリセルは、前記救済情報
を伝達する相補のビット線のいずれかに接続され、前記救済情報は、一方のビット線のみを介して読み出さ
れることを特徴とする半導体メモリ。
【請求項５】請求項２記載の半導体メモリにおいて、前記メモリセルおよび前記冗長のメモリセルは、前記冗
長アドレス領域および前記冗長フラグ領域と同じ不揮発
性のメモリセルで構成されていることを特徴とする半導
体メモリ。
【請求項６】請求項５記載の半導体メモリにおいて、前記メモリ領域、前記冗長メモリ領域、前記冗長アドレ
ス領域、および前記冗長フラグ領域における前記不揮発
性のメモリセルは、前記第１アドレスに応じて活性化さ
れる共通のワード線に接続されていることを特徴とする
半導体メモリ。
【請求項７】請求項１記載の半導体メモリにおいて、前記第２アドレスの２進データが、前記アドレス情報と
して前記冗長アドレス領域に保持されることを特徴とす
る半導体メモリ。