JP3752288B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、セルフリフレッシュモードを有する半導体記憶装置に関する。
【0002】
【従来の技術】
図16は、セルフリフレッシュモードを有する従来のダイナミックランダムアクセスメモリ(以下、DRAMと称す)の構成を示すブロック図である。
【0003】
図16を参照して、このDRAMは、制御信号入力端子30〜32,34、アドレス信号入力端子群33、データ信号入出力端子群35、接地端子36および電源端子37を備える。また、このDRAMは、クロック発生回路38、行および列アドレスバッファ39、アドレス切換回路40、アドレス発生回路41、行デコーダ42、列デコーダ43、メモリマット44、入力バッファ47および出力バッファ48を備え、メモリマット44はメモリアレイ45およびセンスリフレッシュアンプ+入出力制御回路46を含む。
【0004】
クロック発生回路38は、制御信号入力端子30,31を介して外部から与えられる信号ext/RAS,ext/CASに基づいて所定の動作モードを選択し、DRAM全体を制御する。行および列アドレスバッファ39は、読出および書込動作時に、アドレス信号入力端子群33を介して外部から与えられるアドレス信号A0〜Aq(qは自然数である)を行デコーダ42および列デコーダ43に選択的に与える。
【0005】
アドレス発生回路41は、図17に示すように、発振器49およびアドレスカウンタ50を含む。発振器49は、クロック発生回路38から出力されるセルフリフレッシュ指示信号SREFEによって活性化され、内部クロック信号int/RASを出力する。アドレスカウンタ50は、直列接続された複数のフリップフロップFF0〜FFqを含み、発振器49から出力された内部クロック信号int/RASのパルス数をカウントする。フリップフロップFF0〜FFqの出力は、それぞれセルフリフレッシュ用のアドレス信号C0〜Cqとなる。アドレス切換回路40は、セルフリフレッシュ指示信号SREFEによって制御され、読出および書込動作時は行および列アドレスバッファ39と行デコーダ42とを結合し、セルフリフレッシュ動作時はアドレス発生回路41と行デコーダ42とを結合する。
【0006】
メモリアレイ45は、たとえば64Mビットの記録容量を有する。1ビットのデータは1つのメモリセルに記憶される。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【0007】
行デコーダ42は、行および列アドレスバッファ39またはアドレス発生回路41から与えられたアドレス信号に応答して、メモリアレイ45の行アドレスを指定する。列デコーダ43は、行および列アドレスバッファ39から与えられたアドレス信号に応答して、メモリアレイ45の列アドレスを指定する。
【0008】
センスリフレッシュアンプ+入出力制御回路46は、読出および書込動作時に、行デコーダ42および列デコーダ43によって指定されたアドレスのメモリセルをグローバル信号入出力線対GIOの一端に接続する。また、センスリフレッシュアンプ+入出力制御回路46は、セルフリフレッシュ動作時に、行デコーダ42によって指定された行アドレスのメモリセルのデータをリフレッシュする。
【0009】
グローバル信号入出力線対GIOの他端は入力バッファ47および出力バッファ48に接続される。入力バッファ47は、書込動作時に、制御信号入力端子32を介して外部から与えられる信号ext/Wに応答して、データ信号入出力端子群35から入力されたデータをグローバル信号入出力線対GIOを介して選択されたメモリセルに与える。出力バッファ48は、読出動作時に、制御信号入力端子34から入力される信号ext/OEに応答して、選択されたメモリセルからの読出データをデータ信号入出力端子群35に出力する。
【0010】
図18は、図16に示したDRAMの行デコーダ42およびメモリマット44のレイアウトを示す図である。図18を参照して、このDRAMでは、いわゆる交互シェアードセンスアンプ方式が採用されている。すなわち、メモリアレイ45は複数のメモリアレイブロックBK1〜BKm(mは自然数である)に分割され、センスリフレッシュアンプ+入出力制御回路46が複数のセンスアンプ帯SA0〜SAmに分割され、センスアンプ帯SA0〜SAmの各間にメモリアレイブロックBK1〜BKmの各々が配置される。
【0011】
センスアンプ帯SA0には、隣接するメモリアレイブロックBK1のたとえば偶数列に対応して複数のセンスリフレッシュアンプ51が設けられる。センスアンプ帯SA1には、隣接するメモリアレイブロックBK1とBK2のたとえば奇数列に対応して複数のセンスリフレッシュアンプ51が設けられる。センスアンプ帯SA1のセンスリフレッシュアンプ51はメモリアレイブロックBK1とBK2で共用される。センスアンプ帯SA1のセンスリフレッシュアンプ51が、メモリアレイブロックBK1とBK2のどちら側で使用されるかは行デコーダ42から入力される信号BLIL1,BLIR1で決定される。他のセンスアンプ帯SA2〜SAmも同様である。
【0012】
また、行デコーダ42は、複数のワードドライバ群WD1〜WDmを含む。ワードドライバ群WD1〜WDmは、それぞれメモリアレイブロックBK1〜BKmに対応して設けられる。ワードドライバ群WD1は、信号群Xおよび信号RX0−1,RX1−1に応答して、メモリアレイブロックBK1のうちのいずれかの行を選択する。信号群Xは、外部から与えられたアドレス信号A1〜A7またはアドレス発生回路41から与えられたアドレス信号C1〜C7に基づいて、行デコーダ42内で生成された信号群である。信号RX0−1,RX1−1は、アドレス信号A0,A8〜Aqまたはアドレス信号C0,C8〜Cqに基づいて、行デコーダ42内で生成された信号である。他のワードドライバ群WD2〜WDmも同様である。
【0013】
図19は、図18に示したメモリアレイブロックBK1およびその周辺の構成を示す一部省略した回路ブロック図である。図19を参照して、メモリアレイブロックBK1は、行列状に配列された複数のメモリセルMCと、各行に対応して設けられたワード線WLと、各列に対応して設けられたビット線対BLPとを含む。メモリセルMCは、アクセス用のMOSトランジスタQと情報記憶用のキャパシタCとを含む。ワード線WLは、ワードドライバ群WD1の出力を伝達し、選択された行のメモリセルMCを活性化させる。ビット線対BLPは、互いに相補な信号が伝達されるビット線BL,/BLを含み、選択されたメモリセルMCとデータ信号の入出力を行なう。
【0014】
メモリアレイブロックBK1の奇数列のビット線対BLPは、転送ゲート61を介してセンスリフレッシュアンプ51に接続され、さらに転送ゲート64を介してメモリアレイブロックBK2の奇数列のビット線対BLPに接続される。転送ゲート61は、それぞれビット線BL,/BLとセンスリフレッシュアンプ51の入出力ノードN1,N2との間に接続されるNチャネルMOSトランジスタ62,63を含む。NチャネルMOSトランジスタ62,63のゲートは、ともに信号BLIL1を受ける。転送ゲート64は、それぞれビット線BL,/BLとセンスリフレッシュアンプ51の入出力ノードN1,N2との間に接続されるNチャネルMOSトランジスタ65,66を含む。NチャネルMOSトランジスタ65,66のゲートは、ともに信号BLIR1を受ける。転送ゲート61,64はメモリアレイブロックBK1とBK2のうち、選択された方のメモリアレイブロック(たとえばBK1)とセンスリフレッシュアンプ51を接続し、他方のメモリアレイブロック(この場合はBK2)とセンスリフレッシュアンプ51を遮断する。
【0015】
センスリフレッシュアンプ51は、それぞれ入出力ノードN1,N2とノードN3の間に接続されたNチャネルMOSトランジスタ52,53と、それぞれ入出力ノードN1,N2とノードN4の間に接続されたPチャネルMOSトランジスタ55,56とを含む。MOSトランジスタ52,55のゲートはともに入出力ノードN2に接続され、MOSトランジスタ53,56のゲートはともに入出力ノードN1に接続される。また、センスリフレッシュアンプ51は、ノードN3と接地電位GNDのノードとの間に接続されたNチャネルMOSトランジスタ54と、ノードN4と電源電位Vccのノードとの間に接続されたPチャネルMOSトランジスタ57とを含む。MOSトランジスタ54,57のゲートは、それぞれセンスアンプ活性化信号SANE,SAPEを受ける。センスリフレッシュアンプ51は、メモリセルMCが選択された後にビット線BL,/BL間に現れる微小電位差を増幅する。
【0016】
また、転送ゲート61と64の間に、メモリセルMCが選択される前にビット線BL,/BLをビット線電位Vcc/2にイコライズするためのビット線イコライズ回路70が設けられる。ビット線イコライズ回路70は、それぞれセンスアンプ51の入出力ノードN1,N2とノードN5の間に接続されたNチャネルMOSトランジスタ71,72と、入出力ノードN1とN2の間に接続されたNチャネルMOSトランジスタ73とを含む。MOSトランジスタ71〜73のゲートはビット線イコライズ信号BLEQを受ける。ノードN5にはビット線電位Vcc/2が与えられる。
【0017】
また、このDRAMでは、2ウェイ方式が採用されている。メモリアレイブロックBK1の複数のワード線WLは、2つのウェイW0,W1に分割される。ウェイW0は奇数行のワード線WLを含み、ウェイW1は偶数行のワード線WLを含む。メモリアレイブロックBK1のウェイW0,W1にそれぞれ信号RX0−1,RX1−1が割当てられ、各ウェイW0,W1に属する各ワード線WLに信号群Xが割当てられている。メモリアレイブロックBK1の各ワード線WLは、信号RX0−1,RX1−1と信号群Xで特定される。
【0018】
この2ウェイ方式を構成するため、ワードドライバ群WD1は、メモリアレイブロックBK1の各奇数行に対応して設けられたワードドライバ(ANDゲート)80と、各偶数行に対応して設けられたワードドライバ(ANDゲート)81と、各隣接するワードドライバ80と81に対応して設けられたワードドライバ(ANDゲート)82とを含む。ワードドライバ82は、信号群Xを受ける。ワードドライバ80は、ワードドライバ82の出力と信号RX0−1を受ける。ワードドライバ81は、ワードドライバ82の出力と信号RX1−1を受ける。ワードドライバ80,81の出力は、それぞれ対応のワード線WLに与えられる。たとえば信号群Xがすべて活性化レベルの「H」レベルとなり、かつウェイW0を選択する信号RX0−1が活性化レベルの「H」レベルになったとき、第1番目のワード線WL1が選択される。他のメモリアレイブロックBK2〜BKmも同様である。
【0019】
次に、図16〜図19で示したDRAMの動作を簡単に説明する。書込動作においては、列デコーダ43によってアドレス信号に応じた列のビット線対BLPが選択され、選択されたビット線対BLPはセンスリフレッシュアンプ+入出力制御回路46およびグローバル信号入出力線GIOを介して入力バッファ47に接続される。入力バッファ47は、信号ext/Wに応答して、データ信号入出力端子群35からの書込データをグローバル信号入出力線対GIOを介して選択されたビット線対BLPに与える。書込データはビット線BL,/BL間の電位差として与えられる。次いで、行デコーダ42が、アドレス信号に応じた行のワード線WLを活性化レベルである「H」レベルに立上げ、その行のメモリセルMCのMOSトランジスタQを導通させる。選択されたメモリセルMCのキャパシタCには、ビット線BLまたは/BLの電位に応じた量の電荷が蓄えられる。
【0020】
メモリセルMCのキャパシタCの電荷は徐々に流出するのでデータのリフレッシュが行なわれる。図20はセルフリフレッシュ動作を示すタイムチャートである。クロック発生回路38は、信号ext/CASが立下がった後に信号ext/RASが立下がり、かつその状態が100μs以上保持されたことを検出すると、セルフリフレッシュ指示信号SREFEを出力する。
【0021】
クロック発生回路38からセルフリフレッシュ指示信号SREFEが出力されたことに応じて、アドレス切換回路40はアドレス発生回路41と行デコーダ42を結合する。また、アドレス発生回路41の発振器49が発振を開始し、内部クロック信号int/RASを出力する。アドレスカウンタ50は、内部クロック信号int/RASのパルス数をカウントしアドレス信号C0〜Cqを出力する。
【0022】
このアドレス信号C0〜Cqが、たとえばメモリアレイブロックBK1内のあるワード線WLを指定するものであるとすると、図19において、内部クロック信号int/RASの立下がりに応じて信号BLIR1,BLEQが「H」レベルから「L」レベルに立下がり、転送ゲート64のMOSトランジスタ65,66とビット線イコライズ回路70のMOSトランジスタ71〜73が非導通になる。行デコーダ42は、そのアドレス信号C0〜Cqに応じた行のワード線WLを「H」レベルに立上げる。ビット線BL,/BLの電位は、活性化されたメモリセルMCのキャパシタCの電荷量に応じて微小量だけ変化する。
【0023】
次いで、センスアンプ活性化信号SANEが「H」レベルに立上げられ、センスアンプ活性化信号SAPEが「L」レベルに立下げられてセンスリフレッシュアンプ51が活性化される。ビット線BLの電位がビット線/BLの電位よりも微小量だけ高いとき、MOSトランジスタ53,55の抵抗値がMOSトランジスタ52,56の抵抗値よりも低くなって、ビット線BLの電位が「H」レベルまで引上げられ、ビット線/BLの電位が「L」レベルまで引下げられる。逆に、ビット線/BLの電位がビット線BLの電位よりも微小量だけ高いとき、MOSトランジスタ52,56の抵抗値がMOSトランジスタ53,55の抵抗値よりも小さくなって、ビット線/BLの電位が「H」レベルまで引上げられ、ビット線BLの電位が「L」レベルまで引下げられる。
【0024】
信号int/RASが「H」レベルに立上がると、ワード線WLは非活性化レベルである「L」レベルに立下げられ、信号BLIR1,BLEQ,SANE,SAPEがリセットされて、そのワード線WLについてのデータのリフレッシュが終了する。
【0025】
このようなサイクルがメモリアレイブロックBK1の各ワード線WLについて行なわれ、次いでメモリアレイブロックBK2の各ワード線WLについて行なわれて行く。信号ext/RAS,ext/CASが「H」レベルとなり、セルフリフレッシュ信号SREFEの出力が停止されると、セルフリフレッシュモードが終了する。
【0026】
読出動作においては、行デコーダ42によって選択された行のメモリセルMCのデータがリフレッシュ動作時と同様にしてビット線対BLPに読出され、列デコーダ43によって選択された列のビット線対BLPのデータがグローバル信号入出力線対GIOを介して出力バッファ48に与えられる。出力バッファ48は、信号ext/OEに応答して、読出データをデータ信号入出力端子群35に出力する。
【0027】
【発明が解決しようとする課題】
しかし、従来のDRAMには以下のような問題があった。すなわち、各メモリアレイブロックBK1〜BKmのワード線WLの数をn本(nは自然数である)とすると、たとえば信号BLIR1はメモリアレイブロックBK1が選択されている間にk回(k≦n)振幅し、信号BLIL1,BLIR2はメモリアレイブロックBK2が選択されている間にn回振幅していた。また、信号RX0−1,RX1−1はメモリアレイブロックBK1が選択されている間にk/2回振幅し、信号RX0−2,RX1−2はメモリアレイブロックBK2が選択されている間にn/2回振幅していた。
【0028】
これらの信号BLI,RXの「H」レベルは、ビット線BL,/BLをフルスイングさせるために電源電位Vccよりも高い昇圧電位Vppに設定されている。この昇圧電位Vppを生成するために昇圧ポンプ回路が使用されるが、昇圧ポンプ回路のポンプ効率が30〜40%程度と低いので、昇圧電位Vppを安定に保つためには信号BLI,RXを振幅させるのに必要な電力の数倍の大きな電力が必要になっていた。
【0029】
それゆえに、この発明の主たる目的は、消費電力が小さな半導体記憶装置を提供することである。
【0032】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、メモリアレイ、アドレス発生回路、行デコーダおよびリフレッシュ実行回路を備える。メモリアレイは、各々が、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット対とを有する複数のブロックを含み、セルフリフレッシュモード時に、各ブロックに下位アドレスが割当てられ、各ブロックに属する各ワード線に上位アドレスが割当てられる。アドレス発生回路は、セルフリフレッシュモードが設定されたことに応じて、メモリアレイのうちのある上位アドレスに属する各下位アドレスを順次指定し、次いで他の上位アドレスに属する各下位アドレスを順次指定して行く。行デコーダは、セルフリフレッシュモード時に、アドレス発生回路によって指定されたアドレスのブロックのワード線を活性化レベルにする。リフレッシュ実行回路は、行デコーダによって活性化レベルにされたワード線に対応するメモリセルのデータのリフレッシュを行なう。ここで、行デコーダは、第1の信号発生回路、第2の信号発生回路およびワードドライバを含む。第1の信号発生回路は、各上位アドレスに対応して設けられ、アドレス発生回路によって対応の上位アドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、各下位アドレスが順次指定されている間も活性化レベルの信号を出力し、対応の上位アドレスの指定が終了したことに応じて非活性化レベルの信号を出力する。第2の信号発生回路は、各下位アドレスに対応して設けられ、アドレス発生回路によって対応の下位アドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、その指定が終了したことに応じて非活性化レベルの信号を出力する。ワードドライバは、各ワード線に対応して設けられ、対応の第1および第2の信号発生回路の両方から活性化レベルの信号が出力されている期間に、対応のワード線を活性化レベルにする。
【0033】
この発明に係る半導体記憶装置では、メモリアレイが複数のブロックに分割され、セルフリフレッシュモード時に、各ブロックに下位アドレスが割当てられ、各ブロックの各ワード線に上位アドレスが割当てられる。行デコーダでは、各上位アドレスに対応して第1の信号発生回路が設けられ、各下位アドレスに対応して第2の信号発生回路が設けられる。第1および第2の信号発生回路は、アドレス発生回路が対応のアドレスを指定している期間中、活性化レベルの信号を出力してワードドライバを活性化させる。したがって、アドレス発生回路によって指定される下位アドレスが変更されるごとに第1および第2の信号発生回路の出力レベルが1回振幅していた従来に比べ、消費電力の低減化が図られる。
【0036】
また好ましくは、アドレス発生回路は、クロック発生回路、第1のカウンタおよび第2のカウンタを含む。クロック発生回路は、セルフリフレッシュモードが設定されたことに応じて、クロック信号を出力する。第1のカウンタは、クロック発生回路から出力されたクロック信号のパルス数をカウントし、そのカウント値によって下位アドレスを順次指定する。第2のカウンタは、第1のカウンタのカウントアップ数をカウントし、そのカウント値によって上位アドレスを順次指定する。第1および第2のカウンタの各々は、少なくとも1段の第1のフリップフロップを含む。これにより、アドレス発生回路が容易に構成される。
【0037】
さらに好ましくは、第1の信号発生回路は、第1のパルス発生回路、第2のパルス発生回路、第2のフリップフロップおよび出力回路を含む。第1のパルス発生回路は、セルフリフレッシュモードが設定されたことに応じて第1のパルス信号を出力する。第2のパルス発生回路は、第2のカウンタのカウント値が変化したことに応じて第2のパルス信号を出力する。第2のフリップフロップは、第1および第2のパルス発生回路から出力された第1および第2のパルス信号によってセットされ、クロック発生回路から出力されたクロック信号によってリセットされる。出力回路は、第2のカウンタによって対応の上位アドレスの指定が開始され、かつ第2のフリップフロップがリセットされたことに応じて活性化レベルの信号を出力し、第2のフリップフロップがセットされたことに応じて非活性化レベルの信号を出力する。これにより、第1の信号発生回路が容易に構成される。
【0038】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1によるDRAMの要部の構成を示す回路ブロック図、図2はアドレス発生回路41の構成を示す回路ブロック図である。
【0039】
図1および図2を参照して、このDRAMが従来のDRAMと異なる点は、行デコーダ42内にセルフリフレッシュ開始トリガ発生回路1、リフレッシュアドレス変化検知回路2、ANDゲート3,10、フリップフロップ4およびラッチ回路8,9が新たに設けられている点と、アドレス信号C0がアドレス発生回路41のフリップフロップFF7から出力され、アドレス信号C1〜C7がそれぞれアドレス発生回路41のフリップフロップFF0〜FF6から出力される点である。
【0040】
セルフリフレッシュ開始トリガ発生回路1は、通常時は「H」レベルを出力し、クロック発生回路38からセルフリフレッシュ指示信号SREFEが出力されたことに応じて「L」レベルのパルスを出力する。リフレッシュアドレス変化検知回路2は、通常時は「H」レベルを出力し、アドレス信号C0すなわちアドレス発生回路41のフリップフロップFF7の出力が変化したことに応じて「L」レベルのパルスを出力する。ANDゲート3は、セルフリフレッシュ開始トリガ発生回路1の出力信号と、リフレッシュアドレス変化検知回路2の出力信号との論理積信号/RATDを出力する。
【0041】
フリップフロップ4は、2つのNANDゲート5,6およびインバータ7を含む。フリップフロップ4は、信号/RATDによってセットされ、アドレス発生回路41の発振器49から出力される内部クロック信号int/RASによってリセットされる。フリップフロップ4の出力が信号/HOLDとなる。
【0042】
ラッチ回路8は、図3に示すように、トランスファーゲート11およびインバータ12〜14を含む。トランスファーゲート11は入力ノード8aと中間ノード8cの間に接続され、インバータ12は中間ノード8cと出力ノード8bの間に接続され、インバータ13は出力ノード8bと中間ノード8cの間に接続される。信号/HOLDは、トランスファーゲート11のNチャネルMOSトランジスタ側のゲート11aに直接入力されるとともに、インバータ14を介してトランスファーゲート11のPチャネルMOSトランジスタ側のゲート11bに入力される。したがって、信号/HOLDが「H」レベルから「L」レベルに立下がるときの入力レベルがインバータ12,13によってラッチされる。ラッチ回路9も同様である。ラッチ回路8には信号RXMが入力され、ラッチ回路9には信号φBL0−1が入力される。
【0043】
ANDゲート10は、ラッチ回路8,9の出力信号Pre.RX,Pre.BS0−1を受ける。ANDゲート10の出力は信号RX0−1となる。信号RX0−1,RX1−1〜RX0−m,RX1−mの各々に対応してラッチ回路9およびANDゲート10が設けられる。
【0044】
図4は、図1〜図3で示したDRAMの動作を示すタイムチャートである。セルフリフレッシュ指示信号SREFEがクロック発生回路38から出力されると、内部クロック信号int/RASがアドレス発生回路41の発振器49から出力され、アドレスカウンタ50のカウント動作が開始される。
【0045】
また、セルフリフレッシュ指示信号SREFEが出力されたことに応じて、「L」レベルのパルス信号P1がセルフリフレッシュ開始トリガ発生回路1から出力され、アドレス信号C0すなわちアドレス発生回路41のフリップフロップFF7に出力が変化したことに応じて「L」レベルのパルス信号P2,P3,…がリフレッシュアドレス変化検知回路2から出力される。パルス信号P1,P2,P3,…は、ANDゲート3を通過して信号/RATDとなる。
【0046】
フリップフロップ4は、信号/RATDの「L」レベルへの立下がりによってセットされ、内部クロック信号int/RASの「L」レベルへの立下がりによってリセットされる。フリップフロップ4の出力が信号/HOLDとなる。
【0047】
信号φBL0−1,φBL1−1は、アドレス発生回路41のフリップフロップFF7〜FFqの出力C0,C8〜Cqと内部クロック信号int/RASとに基づいて、行デコーダ42内で生成される信号である。信号φBL0−1は、メモリアレイブロックBK1の一方のウェイW0が選択されたことを示す信号であり、ブロックBK1のウェイW0が選択されている期間において内部クロック信号int/RASの反転信号となる。信号φBL1−1は、メモリアレイブロックBK1の他方のウェイW1が選択されたことを示す信号であり、ブロックBK1のウェイW1が選択されている期間において内部クロック信号int/RASの反転信号となる。
【0048】
信号φBL0−1は、信号/HOLDが「H」レベルから「L」レベルに立下がるときにラッチ回路9にラッチされ、信号/HOLDが「L」レベルから「H」レベルに立上がるときにラッチ回路9のラッチが解除される。ラッチ回路9の出力が信号Pre.BS0−1となる。信号φBL1−1も同様にして信号Pre.BS1−1となる。これにより、信号φBL0−1,φBL1−1のうち内部クロック信号int/RASと同周期で振幅している部分が「H」レベルに平滑化される。
【0049】
信号RXMは、内部クロック信号int/RASとほぼ同じタイミングで振幅する信号であり、クロック発生回路38から出力される。信号RXMは、信号/HOLDが「H」レベルから「L」レベルに立下がるときにラッチ回路8にラッチされ、信号/HOLDが「L」レベルから「H」レベルに立上がるときにラッチ回路8のラッチが解除される。ラッチ回路8の出力が信号Pre.RXとなる。信号Pre.RXとPre.BS0−1の論理積信号が信号RX0−1となり、信号Pre.RXとPre.BS1−1の論理積信号が信号RX1−1となる。この信号RX0−1,RX1−1によって図19のワードドライバ80,81が活性化される。
【0050】
信号RX0−1によってウェイW0のワードドライバ80が活性化されている間にウェイW0に属するワード線WLが順次選択されてデータのリフレッシュが行なわれる。また、信号RX1−1によってウェイW1のワードドライバ81が活性化されている間にウェイW1に属するワード線WLが順次選択されてデータのリフレッシュが行なわれる。次いでブロックBK2が選択され同様の動作が行なわれる。
この実施の形態1では、各ウェイW0,W1に上位アドレスが割当てられ各ウェイWL,W1に属する各ワード線WLに下位アドレスが割当てられ、あるブロックBK(たとえばBK1)のあるウェイW(たとえばW0)のワード線WLが選択されている間は、信号RX(この場合RX0−1)がリセットされず活性化レベルの「H」レベルに保持される。したがって、1本のワード線WLが選択されるごとに信号RXがリセットされていた従来に比べ消費電力が低減化される。具体的には、n/2本のワード線WLが選択される間に1回だけ[最初に選択されるウェイW0ではj本(j<n/2)に1回だけ]、信号RXのリセットを行なえばよいので、従来に比べ信号RXをリセットするための電力が約2/nになる。通常、1ブロックBK当たりのワード線WLの数は256または512本であるので、消費電力は数百分の1になる。
【0051】
なお、この実施の形態1では、ウェイ数を2にしたが、ウェイ数を3以上にしても同じ効果が得られることは言うまでもない。
【0052】
また、ワードドライバ80〜82はCMOSトランジスタで構成されていてもよいし、NチャネルMOSトランジスタで構成されていてもよい。
【0053】
[実施の形態2]
図5は、この発明の実施の形態2によるDRAMの行デコーダ42およびメモリマット44のレイアウトを示す図、図6は図5の要部の拡大図である。
【0054】
図5および図6を参照して、このDRAMでは、分割ワード線方式および2ウェイ方式が採用されている。各メモリアレイブロックBK1〜BKmの各ワード線WLが複数のサブワード線SWLに分割され、各メモリアレイブロックBK1〜BKmは複数のサブブロック16に分割され、各サブブロック16に対応してSD帯15が設けられる。
【0055】
各サブブロック16の複数のサブワード線SWLは、2つのウェイW0,W1に分割される。ウェイW0は奇数行のサブワード線SWLを含み、ウェイW1は偶数行のサブワード線SWLを含む。ウェイW0,W1にそれぞれ信号SD0,SD1が割当てられ、各ウェイW0,W1に属する各サブワード線SWLに信号群Xが割当てられる。各サブブロック16の各サブワード線SWLは、信号SD0,SD1と信号群Xで特定される。
【0056】
2ウェイ方式を構成するため、各SD帯は、対応のサブブロック16の各奇数行に対応して設けられたワードドライバ17と、対応のサブブロック16の各偶数行に対応して設けられたワードドライバ18とを含む。また、各ワードドライバ群WD1〜WDmは、対応のメモリアレイブロックBK1〜BKmの各SD帯16の各隣接するワードドライバ17と18に対応して設けられたワードドライバ82を含む。ワードドライバ82は信号群Xを受ける。ワードドライバ17は、ワードドライバ82の出力と信号SD0を受ける。ワードドライバ18は、ワードドライバ82の出力と信号SD1を受ける。ワードドライバ17,18の出力はそれぞれ対応のサブワード線SWLに与えられる。
【0057】
図7は、図5および図6で示したDRAMのうち信号SDを生成する回路を示す回路ブロック図、図8はその動作を示すタイムチャートである。
【0058】
図7および図8は、信号RXM,Pre.RX,RX0−1,RX1−1がそれぞれ信号XDM,Pre.SD,SD0,SD1に置換されているだけで、回路構成および動作は図1および図4と同じである。すなわち、ウェイW0,W1を選択する信号SD0,SD1は、各ウェイW0,W1に属するサブワード線SWLが選択されている間はリセットされない。
【0059】
この実施の形態2でも、実施の形態1と同じ効果が得られる。
[実施の形態3]
図9は、この発明の実施の形態3によるDRAMの行デコーダ42およびメモリマット44のレイアウトを示す図、図10は図9に示したワードドライバ群WDの構成を示す一部省略した回路ブロック図である。
【0060】
図9を参照して、このDRAMでは、行デコーダ42内で信号群Xの代わりにプリデコード信号群XJ,XK,XL,Resetが形成され、このプリデコード信号群XJ,XK,XL,Resetが各ワードドライバ82に与えられる。
【0061】
また、図11は、このDRAMの要部を示す回路ブロック図、図12はアドレス発生回路41の構成を示す回路ブロック図である。
【0062】
図11および図12を参照して、このDRAMが実施例1のDRAMと異なる点は、ラッチ回路8およびANDゲート10が除去されている点と、ブロックBKの選択に関与するアドレス信号C8〜Cqがアドレス発生回路41のフリップフロップFF0〜FF6から出力され、プリデコード信号XJ,XK,XLに関与するアドレス信号C1〜C7がフリップフロップFF7〜FFq−1から出力され、ウェイWの選択に関与する信号がフリップフロップFFqから出力される点である。リフレッシュアドレス変化検知回路2は、アドレス信号C1すなわちアドレス発生回路41のフリップフロップFF7の出力が変化したことに応じてパルス信号を出力する。ラッチ回路9には信号XJMが入力され、ラッチ回路9の出力は信号XJとなる。プリデコード信号XJ,XK,XL,Resetの各々に対応してラッチ回路9が設けられる。
【0063】
図13は、図9〜図12で示したDRAMの動作を示すタイムチャートである。実施の形態1と同様にして、信号/HOLDが生成される。信号XJMは、信号/HOLDが「H」レベルから「L」レベルに立下がるときにラッチ回路9にラッチされ、信号/HOLDが「L」レベルから「H」レベルに立上がるときにラッチ回路9のラッチが解除される。ラッチ回路9の出力は信号XJとなる。他の信号XK,XL,Resetも同様である。
【0064】
プリデコード信号XJ,XK,XL,Resetによって各ブロックBK1〜BKmの2つのワードドライバ80と81が活性化されている間に、信号RX0−1〜RX0−mまたは信号RX1−1〜RX1−mが順次「H」レベルとなり、各ブロックBK1〜BKmのあるワード線WLが順次選択されてデータのリフレッシュが行なわれる。なお、リフレッシュ開始時は、プリデコード信号XJ,XK,XL,Resetによって各ブロックBK1〜BKmの2つのワードドライバ80と81が活性化されている間に、信号RX0−h(h≧1)〜RX0−mまたは信号RXh−1〜RX1−mが順次「H」レベルとなり、各ブロックBKh〜BKmのあるワード線WLが順次選択されてデータのリフレッシュが行なわれる。
【0065】
この実施の形態3では、各ブロックBK1〜BKmに下位アドレスが割当てられ、各ブロックBK1〜BKmに属する各ワード線WLに上位アドレスが割当てられ、各ブロックBK1〜BKmのあるワード線WLが選択されている間は、プリデコード信号XJ,XK,XL,Resetはリセットされない。したがって、1本のワード線WLが選択されるごとにプリデコード信号XJ,XK,XL,Resetがリセットされていた従来に比べ消費電力が低減化される。
【0066】
[実施の形態4]
図14は、この発明の実施の形態4によるDRAMの要部の構成を示す回路ブロック図である。
【0067】
図14を参照して、このDRAMが従来のDRAMと異なる点は、行デコーダ42内にセルフリフレッシュ開始トリガ発生回路1、リフレッシュアドレス変化検知回路2、ANDゲート3、フリップフロップ4、ラッチ回路8,9、インバータ19およびNANDゲート20が新たに設けられている点である。リフレッシュアドレス変化検知回路2は、通常時は「H」レベルを出力し、アドレス信号C8すなわちアドレス発生回路41のフリップフロップFF8の出力が変化したことに応じて「L」レベルのパルスを出力する。ラッチ回路8にはインバータ19を介して信号BLIMが入力され、ラッチ回路9にはブロック選択信号φBL1が入力される。NANDゲート20は、ラッチ回路8の出力信号Pre.BLIとラッチ回路への出力信号Pre.BS1とを受け、信号BLIR1を出力する。セルフリフレッシュ開始トリガ発生回路1、ANDゲート3、フリップフロップ4およびラッチ回路8,9は、図1で説明したものと同じである。信号BLIL1,BLIR1,BLIL2,BLIR2,…の各々に対応してラッチ回路9およびNANDゲート20が設けられる。ラッチ回路9には、対応の信号BLIL1,BLIR1,BLIL2,BLIR2,…が関与するブロックの選択信号φBL2,φBL1,φBL3,φBL2,…が入力される。
【0068】
図15は、図14で示したDRAMの動作を示すタイムチャートである。実施の形態1と同様にして信号/HOLDが生成される。信号φBL1,φBL2は、それぞれブロックBK1,BK2が選択されている期間において内部クロック信号int/RASの反転信号となる。信号Pre.BS1,Pre.BS2は、信号φBL1,φBL2がラッチ回路9によってラッチされた信号である。信号φBL1,φBL2のうち内部クロック信号int/RASの反転信号となっている部分を「H」レベルに平滑化した信号がそれぞれPre.BS1,Pre.BS2となる。信号BLIMは、内部クロック信号int/RASとほぼ同じタイミングで振幅する信号であり、クロック発生回路38から出力される。信号Pre.BLIは、信号BLIMの反転信号がラッチ回路8によってラッチされた信号である。
【0069】
信号BLIR0は、常に「H」レベルとなる。信号BLIL1,BLIR2は、ともに信号Pre.BS2とPre.BLIの論理積信号の反転信号であり、通常時は「H」レベルとなりブロックBK2が選択されている間は「L」レベルとなる。信号BLIR1は、信号Pre.BS1とPre.BLIの論理積信号の反転信号であり、通常時は「H」レベルとなりブロックBK1が選択されている間は「L」レベルとなる。
【0070】
信号BLIR1が「L」レベルになっている間にブロックBK1の各ワード線WLが順次選択されてデータのリフレッシュが行なわれる。信号BLIL1,BLIR2が「L」レベルになっている間にブロックBK2の各ワード線WLが順次選択されてデータのリフレッシュが行なわれる。次いで、ブロックBK3が選択されて同様の動作が行なわれる。
【0071】
この実施の形態では、あるブロックBK(たとえばBK2)が選択されている間は信号BLI(この場合はBLIL1およびBLIR2)はリセットされず活性化レベルの「L」レベルに保持される。したがって、1本のワード線WLが選択されるごとに信号BLIがリセットされていた従来に比べ消費電力が低減化される。
【0072】
なお、この実施の形態と実施の形態1〜3のいずれかとを組合せると消費電力が一層低減化される。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるDRAMの要部の構成を示す回路ブロック図である。
【図2】 図1に示したアドレス発生回路の構成を示す一部省略した回路ブロック図である。
【図3】 図1に示したラッチ回路の構成を示す回路ブロック図である。
【図4】 図1に示したDRAMの動作を示すタイムチャートである。
【図5】 この発明の実施の形態2によるDRAMの行デコーダおよびメモリマットのレイアウトを示す図である。
【図6】 図5に示した行デコーダおよびメモリマットの要部の構成を示す一部省略した回路ブロック図である。
【図7】 図5に示したDRAMの要部の構成を示す回路ブロック図である。
【図8】 図5に示したDRAMの動作を示すタイムチャートである。
【図9】 この発明の実施の形態3によるDRAMの行デコーダおよびメモリマットのレイアウトを示す図である。
【図10】 図9に示したワードドライバの構成を示す回路ブロック図である。
【図11】 図9に示したDRAMの要部の構成を示す回路ブロック図である。
【図12】 図11に示したアドレス発生回路の構成を示す一部省略した回路ブロック図である。
【図13】 図9に示したDRAMの動作を示すタイムチャートである。
【図14】 この発明の実施の形態4によるDRAMの要部の構成を示す回路ブロック図である。
【図15】 図14に示したDRAMの動作を示すタイムチャートである。
【図16】 従来のDRAMの構成を示す回路ブロック図である。
【図17】 図16に示したアドレス発生回路の構成を示す一部省略した回路ブロック図である。
【図18】 図16に示した行デコーダおよびメモリマットのレイアウトを示す一部省略した図である。
【図19】 図18に示したメモリアレイブロックおよびその周辺の構成を示す一部省略した回路ブロック図である。
【図20】 図16に示したDRAMのセルフリフレッシュ動作を示すタイムチャートである。
【符号の説明】
1 セルフリフレッシュ開始トリガ発生回路、2 リフレッシュアドレス変化検知回路、3 ANDゲート、4 フリップフロップ、5,6 NANDゲート、7 インバータ、8,9 ラッチ回路、10 ANDゲート、11 トランスファーゲート、12〜14 インバータ、15 SD帯、16 サブブロック、17,18 ワードドライバ、19 インバータ、20 NANDゲート、38クロック発生回路、39 行および列アドレスバッファ、40 アドレス切換回路、41 アドレス発生回路、42 行デコーダ 43 列デコーダ、44メモリマット、45 メモリアレイ、46 センスリフレッシュアンプ+入出力制御回路、47 入力バッファ、48 出力バッファ、49 発振器、50 アドレスカウンタ、51 センスリフレッシュアンプ、61,64 転送ゲート、70 ビット線イコライズ回路、80〜82 ワードドライバ、FF0〜FFqフリップフロップ、BK1〜BKm メモリアレイブロック、SA0〜SAmセンスアンプ帯、WD1〜WDm ワードドライバ群、MC メモリセル、WL ワード線、BL,/BL ビット線。
Claims (3)
- セルフリフレッシュモードを有する半導体記憶装置であって、
各々が、複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを有する複数のブロックを含み、前記セルフリフレッシュモード時に、各ブロックに下位アドレスが割当てられ、各ブロックに属する各ワード線に上位アドレスが割当てられるメモリアレイ、
前記セルフリフレッシュモードが設定されたことに応じて、前記メモリアレイのうちのある上位アドレスに属する各下位アドレスを順次指定し、次いで他の上位アドレスに属する各下位アドレスを順次指定して行くアドレス発生回路、
前記セルフリフレッシュモード時に、前記アドレス発生回路によって指定されたアドレスのブロックのワード線を活性化レベルにする行デコーダ、および
前記行デコーダによって活性化レベルにされたワード線に対応するメモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を備え、
前記行デコーダは、
各上位アドレスに対応して設けられ、前記アドレス発生回路によって対応の上位アドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、各下位アドレスが順次指定されている間も活性化レベルの信号を出力し、対応の上位アドレスの指定が終了したことに応じて非活性化レベルの信号を出力する第1の信号発生回路、
各下位アドレスに対応して設けられ、前記アドレス発生回路によって対応の下位アドレスの指定が開始されたことに応じて活性化レベルの信号を出力し、その指定が終了したことに応じて非活性化レベルの信号を出力する第2の信号発生回路、および
各ワード線に対応して設けられ、対応の第1および第2の信号発生回路の両方から活性化レベルの信号が出力されている期間に、対応のワード線を活性化レベルにするワードドライバを含む、半導体記憶装置。 - 前記アドレス発生回路は、
前記セルフリフレッシュモードが設定されたことに応じて、クロック信号を出力するクロック発生回路、
前記クロック発生回路から出力されたクロック信号のパルス数をカウントし、そのカウント値によって前記下位アドレスを順次指定する第1のカウンタ、および
前記第1のカウンタのカウントアップ数をカウントし、そのカウント値によって前記上位アドレスを順次指定する第2のカウンタを含み、
前記第1および第2のカウンタの各々は、少なくとも1段の第1のフリップフロップを含む、請求項1に記載の半導体記憶装置。 - 前記第1の信号発生回路は、
前記セルフリフレッシュモードが設定されたことに応じて第1のパルス信号を出力する第1のパルス発生回路、
前記第2のカウンタのカウント値が変化したことに応じて第2のパルス信号を出力する第2のパルス発生回路、
前記第1および第2のパルス発生回路から出力された第1および第2のパルス信号によってセットされ、前記クロック発生回路から出力されたクロック信号によってリセットされる第2のフリップフロップ、および
前記第2のカウンタによって対応の上位アドレスの指定が開始され、かつ前記第2のフリップフロップがリセットされたことに応じて活性化レベルの信号を出力し、前記第2のフリップフロップがセットされたことに応じて非活性化レベルの信号を出力する出力回路を含む、請求項2に記載の半導体記憶装置。
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