JP4321988B2 - 半導体記憶装置およびその制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、活性状態において、アドレス遷移に応じて、対応するメモリセルにデータアクセスする半導体記憶装置とその制御方法に関するものであり、特に、メモリセルへのデータアクセスの際に減少するメモリセルのデータ記憶レベルを、データアクセス以後に回復させる必要がある半導体記憶装置とその制御方法に関するものである。
【0002】
【従来の技術】
メモリセルへのデータ記憶をセルキャパシタへの電荷蓄積で行なう、DRAMに代表される半導体メモリでは、データアクセスにおいて、セルキャパシタがビット線に接続されてセンスアンプにより増幅された後に、ビット線がデータ線に接続されてデータの入出力が行なわれる。ここで、データ線の電圧レベルは、高速アクセス性能を確保するため、ビット線の電圧レベルに比して制限された電圧レベルである場合がある。また、データ線が複数のビット線に共有される場合、ビット線との接続に先立ち、データ線の電圧レベルを所定の電圧レベルにプリチャージ若しくはイコライズすることも考えられる。従って、データ線が何れの状態でビット線と接続されたとしても、ビット線の電圧レベルとデータ線の電圧レベルとは異なっており、ビット線の電圧レベルがデータ線より電圧干渉を受けることとなる。例えば、高電圧レベルのビット線は電圧低下し低電圧レベルのビット線は電圧上昇する。このとき、ビット線はセルキャパシタと接続されているためデータの記憶レベルも同時に低下してしまい、いわゆるディスターブ現象が発生する。ディスターブ現象により電圧干渉を受けたビット線は、データ線との切り離しの後、センスアンプにより増幅されることにより回復される。
【0003】
また、上記の半導体メモリに対するデータアクセス機能の1つとして、アドレスアクセス機能なるものがある。半導体メモリの活性状態において、入力されるアドレスの随時の遷移に応じて、対応するメモリセルにデータアクセスを行なう機能である。複数のビット線においてデータを増幅しておき、アドレスの随時の遷移に応じて、対応するビット線を選択してデータ線に接続することによりアクセスを実現することができる。非同期にアドレスの遷移を受け付けることができる半導体メモリの機能である。
【0004】
図7に、データアクセスに際してディスターブ現象を伴う半導体メモリに対して、アドレスアクセス機能を備える場合の動作波形を示す。外部命令により半導体メモリが活性化されると、ワード線WLが立ち上り、複数のビット線BL0〜BLXがメモリセルに接続されて、ビット線対(BL0ZとBL0X〜BLXZとBLXX)が差動増幅される。その後、アドレスADDがアドレス信号ADD0に遷移すると、対応するビット線BL0をデータ線に接続するため、コラム選択線CL0がパルス駆動される。このとき、電圧レベルの異なるデータ線が差動増幅されているビット線対(BL0ZとBL0X)に接続されるので、ビット線対(BL0ZとBL0X)は電圧干渉を受け、電圧レベル差が低下する。この電圧低下は、コラム選択線CL0の選択が終了した後には、差動増幅が継続されていることにより回復する。アドレス信号ADD0への遷移によりアクセス時間tAAC0でコラム選択線CL0が選択される(図7中、(1)参照)。
【0005】
外部命令により半導体メモリが活性状態の間は(図7においては、外部命令がローレベルの信号状態)、アドレスADDの遷移は非同期に随時行なわれるので、最終のアドレス遷移は、外部命令の非活性化のタイミングと同時に行なわれる場合である。図7におけるアドレス信号ADDXへの遷移がこれに対応する。この場合、半導体メモリの内部回路構成や内部回路の動作速度によっては、アドレス信号ADDXへの遷移に対応するアドレスアクセスに伴うコラム選択線CLXの選択中に、外部命令の非活性化に伴いワード線WLが非活性となってしまう場合が考えられる。コラム選択線CLXの選択によりビット線とデータ線とが接続されて、ディスターブ現象が発生しているタイミングで、ワード線WLが非活性となってしまう。メモリセルには、ディスターブ現象により低い電圧レベルの蓄積電荷しか蓄積することができなくなり、データの保持特性が悪化してしまう(図7中、(2)参照)。
【0006】
上記のデータ保持特性の悪化現象を避けるため、従来より、図8に示す回路構成が考えられている。図8の回路構成における動作波形を図9に示す。外部から入力されるアドレス信号CAnおよび外部命令EXnは、アドレスバッファ10〜10および入力バッファ18(〜18)と、グリッチノイズを除去するグリッチキャンセラ12〜12および20(〜20)を介して、信号CAGnおよびEXGnとして半導体メモリに入力される。グリッチキャンセラ12〜12とコラム選択回路16との間には遅延回路14〜14が備えられている。コラム選択回路16に伝播する遅延信号CAGDnの信号CAGnからの遅延時間τDは、信号EXGnが外部命令判定回路22において判定されてプリチャージ信号PREが出力される時間に比して長い時間に設定されている。これにより、プリチャージ信号PREに対して遅延信号CAGDnが遅れて伝播することとなり、プリチャージ信号PREによりコラム選択回路16を非活性化して、コラム選択信号CLnをマスクする。コラム選択信号CLnとワード線WLとが重なって出力されることはない。
【0007】
ここで、外部命令判定回路22が備えられているのは、外部命令EXnが複数の信号であり、信号間の組み合わせにより、命令が設定されていることを表している。単独の外部命令EXnにより命令が設定される場合には、外部命令判定回路22は不要である。
【0008】
【発明が解決しようとする課題】
上記の従来技術(図8、図9)では、外部命令EXnによる非活性化のタイミングにおいて、アドレス信号CAnの入力経路に遅延回路14備えて遅延時間τDを付加することにより、アドレス信号CAnの遷移に伴う遅延信号CAGDnの伝播時間を遅延させて、コラム選択信号CLnの選択とワード線WLの非活性化との重なりを防止してメモリセルへのデータ保持特性の悪化を防止していた。
【0009】
しかしながら、アドレス信号の伝播経路上に遅延回路14が備えられることにより、常に遅延時間τDが付加されてしまうので、アドレスアクセスによるアクセス時間tAACは、回路構成によって達成することのできる本来の実力であるアクセス時間tAAC0に加えて、遅延時間τDが付加されてしまうこととなる。すなわち、アドレスアクセス時間tAAC=tAAC0+τDとなる。回路構成により実現することができるアクセス動作の実力を充分に発揮することができず、高速アクセス動作の要求に充分に応えられないおそれがあり問題である。
【0010】
また、遅延回路14を外すことにより、回路構成によるアクセス動作の実力に応じたアドレスアクセス時間tAAC0でアドレスアクセス機能を実現ことは可能ではあるが、この場合には、外部命令EXnによる非活性化のタイミングにおいて、コラム選択信号CLnの選択とワード線WLの非活性化との重なりにより、メモリセルへのデータ保持特性の悪化を招くこととなり問題である。
【0011】
本発明は前記従来技術の問題点を解消するためになされたものであり、活性状態において、アドレス信号の随時の遷移に応じて、対応するメモリセルにデータアクセスするアドレスアクセス機能を有する半導体記憶装置について、アクセス時間の遅れを伴うことなく、非活性化状態への移行動作とアドレス信号の遷移によるデータアクセスとの重なりを防止して、メモリセルにおけるデータ保持特性の悪化現象が発生することのない半導体記憶装置とその制御方法を提供することを目的とする。
【0012】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る半導体記憶装置は、ワード線の活性化により複数のメモリセルが接続される複数のビット線をデータ入出力線に接続する複数のコラム選択スイッチと、ワード線の活性状態において、対応するコラム選択スイッチを選択するコラム選択部と、外部制御端子に入力される外部制御信号のノイズを除去した信号を確定制御信号として出力する第1グリッチキャンセラ回路と、外部アドレス端子に入力される外部アドレス信号のノイズを除去した信号を確定アドレス信号として出力する第2グリッチキャンセラ回路とを備え、ワード線の非活性化を指示する外部制御信号が外部制御端子に入力された以後に、外部アドレス端子に外部アドレス信号が入力される場合に、コラム選択部への確定アドレス信号の伝搬に先行するように、第1グリッチキャンセラ回路に入力される前の外部制御信号に基づいて、コラム選択部が非活性化されることを特徴とする。
【0013】
本発明の半導体記憶装置では、ワード線の活性化により複数のメモリセルが選択されて複数のビット線に接続されている状態において、第1グリッチキャンセラ回路が外部制御端子に入力される外部制御信号のノイズを除去した信号を確定制御信号として出力する。また、第2グリッチキャンセラ回路が外部アドレス端子に入力される外部アドレス信号のノイズを除去した信号を確定アドレス信号として出力する。そして、ワード線の非活性化を指示する外部制御信号が外部制御端子に入力された以後に、外部アドレス端子に外部アドレス信号が入力される場合に、コラム選択部への確定アドレス信号の伝搬に先行するように、第1グリッチキャンセラ回路に入力される前の外部制御信号に基づいて、コラム選択部が非活性化される。
【0014】
また、本発明に係る半導体記憶装置の制御方法は、ワード線の活性状態において、外部アドレス端子に入力される外部アドレス信号のノイズを除去したアドレス信号を出力し、外部制御端子に入力される外部制御信号のノイズを除去した制御信号を出力し、外部制御信号に基づきワード線を非活性化し、ワード線の非活性化を指示するための外部制御信号が外部制御端子に入力された以後に、外部アドレス端子に外部アドレス信号が入力される場合、ノイズを除去されたアドレス信号に基づいて対応するビット線とデータ入出力線との接続が行われる前に、ノイズが除去される前の外部制御信号に基づいてビット線とデータ入出力線との接続が禁止されることを特徴とする。
【0015】
本発明の半導体記憶装置の制御方法では、ワード線の活性状態において、外部アドレス端子に入力される外部アドレス信号からノイズを除去してアドレス信号として出力し、外部制御端子に入力される外部制御信号からノイズを除去して制御信号として出力する。また、外部制御信号に基づきワード線が非活性化される。このとき、ワード線の非活性化を指示するための外部制御信号が外部制御端子に入力された以後に、外部アドレス端子に外部アドレス信号が入力される場合、ノイズを除去されたアドレス信号に基づいて対応するビット線とデータ入出力線との接続が行われる前に、ノイズが除去される前の外部制御信号に基づいてビット線とデータ入出力線との接続が禁止される。
【0016】
これにより、有効な外部制御信号であるか否かが確定される前の、外部制御端子に入力された信号の遷移に基づいて、ビット線とデータ入出力線との接続が禁止されるので、外部制御信号からノイズが除去され確定制御信号または制御信号として出力されてワード線が非活性化される時点では、外部アドレス端子に入力された信号からノイズが除去されて有効な確定アドレス信号またはアドレス信号であると確定されても、ビット線がデータ入出力線に接続されることはない。ワード線の非活性時に、ビット線とデータ入出力線との接続によるビット線のディスターブ現象が発生することはなく、メモリセルへのデータ保持特性が悪化することはない。
【0017】
ビット線とデータ入出力線との接続と、ワード線の非活性化との重なりを防止するために、外部アドレス端子から外部アドレス信号の確定に至る信号経路に、伝播遅延等のタイミングを調整する手段を挿入する必要はなく、外部アドレス信号の遷移に応じて行われるデータアクセスに対するアクセス時間の遅延が増大することはない。
【0018】
更に、本発明に係る半導体記憶装置は、第1グリッチキャンセラ回路と第2グリッチキャンセラ回路とは、外部制御端子または外部アドレス端子への入力信号の遷移から所定遅延時間の後に、確定制御信号および確定アドレス信号を出力することを特徴とする。
【0019】
更に、本発明に係る半導体記憶装置の制御方法は、外部アドレス端子および外部制御端子への入力信号の遷移から所定遅延時間の後に、入力信号が、有効な外部アドレス信号および有効な外部制御信号であるか否かが確定されることを特徴とする。
【0020】
上記の半導体記憶装置、および半導体記憶装置の制御方法では、外部制御端子および外部アドレス端子への入力信号の遷移に対して、外部制御信号および外部アドレス信号であると確定されるまでには所定遅延時間を要する。
【0021】
これにより、所定遅延時間の時間差だけ先行して、ビット線とデータ入出力線との接続制御を行なうことができ、遷移した信号が有効な外部アドレス信号であると確定した場合に、外部アドレス信号の信号伝播に遅延を付加することなく、ワード線の非活性動作と、ビット線とデータ入出力線との接続動作との重なりを防止することができる。
【0022】
【0023】
【0024】
【0025】
【0026】
【0027】
【0028】
【0029】
【0030】
【0031】
【0032】
図1には、本発明の原理を説明する動作波形図を示す。外部命令EXnのハイレベル遷移による非活性化のタイミングと同時に、アドレス信号CAnが遷移する場合を示している。アドレス信号CAnの遷移は、外部端子から入力された後、信号CABnとしてグリッチノイズが除去されて信号CAGnとして伝播する。この信号CAGnに基づき、コラム選択信号CLnが選択されて最短のアドレスアクセス時間tAAC0が得られる。
【0033】
一方、外部命令EXnは、アドレス信号CAnと同様に、外部端子から入力された後、グリッチノイズが除去される。更に、必要に応じて外部命令の判定を行なった上で判定結果がプリチャージである場合、プリチャージ信号PREが出力されて非活性化動作が開始される。具体的には、ワード線WLの非活性化が行なわれる。
【0034】
本発明では、アドレス信号CAnの遷移からコラム選択信号CLnの選択までのアドレスアクセスの時間を最短のアクセス時間tAAC0に維持した上で、コラム選択信号CLnの選択とワード線WLの非活性化のタイミングとの重なりを防止するために、従来技術において信号CAGnに付加していた遅延時間τDに代えて、コラム選択信号CLnをマスクする信号を、プリチャージ信号PREに対して先行させる。
【0035】
これにより、ワード線WLが非活性化されるのに先立ち、コラム選択信号CLnをマスクすることができ、ワード線WLの非活性化時に、コラム選択信号CLnが選択されることはなくなる。
【0036】
【発明の実施の形態】
以下、本発明の半導体記憶装置およびその制御方法について具体化した実施形態を図2乃至図6に基づき図面を参照しつつ詳細に説明する。
【0037】
図2は、本発明の実施形態に係る半導体メモリの回路ブロック図である。メモリセルC00乃至C11は、各々、ビット線BL0Z、BL0X、BL1Z、BL1Xとの間で接続制御される。ワード線WL0、WL1は、外部命令EXnに基づき制御部1から出力されるプリチャージ信号PREが非活性化されることに応じて、ワードデコーダWDにより活性化されて、メモリセルC00、C10またはC01、C11をビット線BL0Z、BL1ZまたはBL0X、BL1Xに接続し、メモリセルC00、C10またはC01、C11に記憶されている蓄積電荷をビット線BL0Z、BL1ZまたはBL0X、BL1Xとの間で再分配する。ビット線対(BL0ZとBL0X)及び(BL1ZとBL1X)は、センスアンプ活性化信号SAEによりセンスアンプ制御回路SCを介して制御されるセンスアンプSA0及びSA1により差動増幅される。
【0038】
ワード線WL0またはWL1が活性状態にあり、メモリセルの記憶データがビット線対(BL0ZとBL0X)及び(BL1ZとBL1X)において差動増幅されている状態で、コラムアドレス信号CAnが遷移すると、制御部1は、コラムアドレス信号CAnの信号遷移時のチャタリング等によるグリッチノイズを除去した上で、確定信号CAGnを出力する。確定信号CAGnは、コラム選択回路16に入力され、遷移したコラムアドレス信号CAnに対応するビット線対(BL0ZとBL0X)または(BL1ZとBL1X)を選択するために各コラムデコーダ(コラムデコーダ0、コラムデコーダ1)においてデコードが行なわれる。
【0039】
また、制御部1は、コラムアドレス信号CAnの信号遷移を検出して、アドレス遷移信号ATDnを出力する。アドレス遷移信号ATDnは、コラムアドレス信号CAnの信号遷移をトリガとするパルス信号であり、対応するコラムデコーダ(コラムデコーダ0またはコラムデコーダ1)に入力される。
【0040】
コラム選択回路16では、個々のコラムデコーダ(コラムデコーダ0、コラムデコーダ1)におけるデコード結果に応じて選択されるコラム選択信号CL0またはCL1が、アドレス遷移信号ATDnに同期したパルス信号として出力される。コラム選択信号CL0、CL1は、コラムゲートT0ZおよびT0X、T1ZおよびT1Xのゲート端子に接続されており、選択されたコラム選択信号CL0またはCL1のパルス期間の間、対応するコラムゲートT0ZおよびT0X、またはT1ZおよびT1Xを導通し、対応するビット線対(BL0ZとBL0X)または(BL1ZとBL1X)と、データ線対(DBと/DB)とを接続する。この接続期間に、ビット線対(BL0ZとBL0X)または(BL1ZとBL1X)に読み出されたデータがセンスバッファSBで増幅されて入出力バッファIOBUFから出力される。また、入出力バッファIOBUFに入力された書き込みデータが、図示しないライトアンプからデータ線対(DBと/DB)を介して、ビット線対(BL0ZとBL0X)または(BL1ZとBL1X)に書き込まれる。ここでは、読み出し、書き込みについて、同じデータ線対(DBと/DB)を経由する場合を例にとり説明したが、読み出しと書き込みとで異なるデータ線対を介してビット線対にアクセスされるように構成することもできる。
【0041】
図2の回路構成では、制御部1が、コラムアドレス信号CAnの信号レベルの遷移に応じて、パルス状のアドレス遷移信号ATDnを出力し、このアドレス遷移信号ATDnをトリガとして、遷移したコラムアドレス信号CAnに対応するコラム選択信号CL0またはCL1が選択されてデータアクセスが行なわれる。ワード線WL0またはWL1が活性状態にあり、ビット線対(BL0ZとBL0X)及び(BL1ZとBL1X)にメモリセルの記憶データが差動増幅されている状態で、コラムアドレス信号CAnの随時の遷移ごとにデータアクセスが可能なアドレスアクセス機能を備えた回路構成である。
【0042】
外部命令EXnに基づき、制御部1から出力されるプリチャージ信号PREが活性化されると、ワード線非活性化回路24が活性化し、ワードデコーダWDを制御して、活性化されていたワード線WL0またはWL1を非活性化する。これに先立ち活性化されるコラム選択非活性化信号PRE0は、コラム選択回路16の非活性化端子(INH)に入力され、コラム選択回路16が非活性化される。
【0043】
制御部1およびアドレスアクセス機能に関する制御部分についての回路ブロック図を図3に示す。外部から入力されるコラムアドレス信号CAnおよび外部命令EXnは、アドレスバッファ10〜10および入力バッファ18(〜18)に入力される。アドレスバッファ10〜10および入力バッファ18(〜18)からは信号CABnおよびEXBnが出力され、信号遷移に伴うチャタリング等によるグリッチノイズを除去するグリッチキャンセラ12〜12および20(〜20)を介して、確定信号CAGnおよびEXGnとして出力される。コラムアドレス信号CAnの確定信号CAGnは、コラム選択回路16に入力され、対応するビット線を選択するためにデコードされる。外部命令EXnの確定信号EXGnは、必要に応じて備えられる外部命令判定回路22により命令内容が判定される。図3においては、判定結果として非活性化命令が判定される場合を示しており、プリチャージ信号PREがワード線非活性化回路24に出力される。
【0044】
また、外部命令EXnは、入力バッファ18(〜18)に入力された後、その出力信号EXBnが、必要に応じて備えられている外部命令判定回路22Aに入力されている。外部命令EXnが非活性化命令である場合、プリチャージ信号PREに先行して、コラム選択非活性化信号PRE0がコラム選択回路16に出力され、コラム選択回路16を非活性化する。
【0045】
図4には、外部命令EXnによる非活性化命令とコラムアドレス信号CAnの遷移とが同時に入力された場合に、両動作の干渉が防止される動作について示している。外部命令EXnおよびコラムアドレス信号CAnについて、有効な信号遷移に先立ちパルス状のグリッチノイズを有する信号遷移が入力されると、この信号遷移を受けた入力バッファ18(〜18)およびアドレスバッファ10〜10は、矩形波状に波形整形された同相の信号EXBnおよびCABnが出力する。
【0046】
信号EXBnおよびCABnは、グリッチキャンセラ12〜12および20(〜20)に入力され、グリッチノイズの混入する信号遷移から所定時間の信号をカットして確定信号EXGnおよびCAGnを出力する。ここで、グリッチノイズの混入する所定時間の信号をカットすることにより、確定信号EXGnおよびCAGnは、信号EXBnおよびCABnに対して遅延した信号となる。
【0047】
一方、外部命令EXnの同相信号である信号EXBnは、グリッチを除去することなく外部命令判定回路22Aに入力される。命令判定の結果、非活性化命令であると判定される場合には、コラム選択非活性化信号PRE0がコラム選択回路16に向けて出力される。
【0048】
ここで、図4では、コラム選択非活性化信号PRE0を、信号EXBnに対して判定時間分遅れた信号として表現しているが、外部命令EXnが単独の信号である場合には、外部命令判定回路22Aは不要であり、コラム選択非活性化信号PRE0として、信号EXBnをそのまま使用することも可能である。また、コラム選択非活性化信号PRE0は、グリッチノイズが除去されていない信号EXBnに基づき生成されているので、外部命令判定回路22Aとしてラッチ型の回路構成を用いず、信号EXBnの信号レベルに応じて出力される信号であることが好ましい。コラム選択非活性化信号PRE0は、外部命令EXnのグリッチノイズをそのまま出力することとなるが、プリチャージ信号PREに先行して出力されるため、グリッチノイズ期間終了後の信号が安定した後に有効な出力が得られれば充分であるからである。
【0049】
確定信号EXGnについての命令判定の結果、外部命令判定回路22から出力されるプリチャージ信号PREに先行してコラム選択非活性化信号PRE0が出力され、コラム選択回路16が非活性化される。これにより、コラム選択回路16の非活性化を、プリチャージ信号PREに基づき制御されるワード線非活性化回路24によるワード線WLの非活性化に対して先行させることができる。コラム選択非活性化信号PRE0の後にコラム選択回路16に伝播するコラムアドレス信号CAnの確定信号CAGnに対して、コラム選択信号CLnが選択されることはなく、ワード線WLの非活性化動作と、コラム選択信号CLnの選択期間とが重なることはない。
【0050】
図5は、図3に示した回路ブロック図の具体例である。コラムアドレス信号CA0、CA1が入力されるアドレスバッファ10、10は、イネーブル信号ENにより入力信号が受け付け可能とされる、NANDゲートとインバータゲートとの直列接続により構成されている。イネーブル信号ENがハイレベルの時、コラムアドレス信号CA0、CA1と同相の信号CAB0、CAB1が出力される。
【0051】
外部命令EXn(/OE、/CE)が入力される入力バッファ18、18も同様に、イネーブル信号ENがハイレベルの時、入力信号と同相の信号OEB、CEBが出力される。入力バッファ18、18では、イネーブル信号ENは、インバータゲートで反転された後、NORゲートに入力されており、後段にインバータゲートを備えて構成されている。
【0052】
グリッチキャンセラ12、12および20、20も同等の構成を有している。以下では、グリッチキャンセラ12、12について説明する。入力される信号CAB0、CAB1は、上下2系統の信号経路に分割される。
【0053】
上段の信号経路において、信号CAB0、CAB1は、NORゲートR1の一方の入力端子に直接入力されると共に、偶数段のインバータゲートを備える遅延回路D1(遅延時間は、τD1)を介して他方の入力端子にも入力される。このNORゲートR1は、ローレベル遷移する信号CAB0、CAB1に対して、遅延回路D1の出力がローレベル遷移した後にハイレベルの信号を出力する。すなわち、ローレベル遷移するコラムアドレス信号CA0、CA1に対して、遅延時間τD1のグリッチキャンセル期間の経過後にハイレベルの出力信号を出力する。ローレベル遷移に対するグリッチキャンセル効果を有している。
【0054】
下段の信号経路においては、NORゲートR3への入力の前段にインバータゲートが備えられている。インバータゲートの出力端子から後段はNORゲートR1までの回路構成と同一であり、NORゲートR3には、インバータゲートの出力信号が、直接入力されると共に、偶数段のインバータゲートを備える遅延回路D3(遅延時間は、τD3)を介して入力される。このNORゲートR3は、ハイレベル遷移する信号CAB0、CAB1、すなわちハイレベル遷移するコラムアドレス信号CA0、CA1に対して、遅延時間τD3のグリッチキャンセル期間の経過後にハイレベルの出力信号を出力する。ハイレベル遷移に対するグリッチキャンセル効果を有している。
【0055】
尚、ここでは、ローレベル遷移に対するグリッチキャンセル期間が遅延時間τD1に、ハイレベル遷移に対するグリッチキャンセル期間が遅延時間τD3に設定される場合を例に説明した。遅延時間τD1とτD3は、各々の信号遷移に対して適宜に設定することができる。
【0056】
上段の信号経路に戻り、NORゲートR1から出力されるハイレベル遷移した信号は、インバータゲートで反転された後、ローレベル遷移の信号として、NORゲートR2に直接入力されると共に、奇数段のインバータゲートを備える遅延回路D2(遅延時間は、τD2)を介して入力される。このNORゲートR2は、ローレベル遷移する信号と、遅延回路D2により遅延時間τD2の後にハイレベル遷移する信号とにより、遅延時間τD2のハイレベルのパルス信号を出力する。すなわち、ローレベル遷移するコラムアドレス信号CA0、CA1が入力される場合に、遅延時間τD1のグリッチキャンセル期間の経過後にハイレベルのパルス信号を出力する。ここで、遅延回路D2とNORゲートR2とは、ローレベル遷移の入力信号に対してハイレベルのパルス信号を出力するロー入力ハイパルス発生回路を構成している。
【0057】
下段の信号経路においては、NORゲートR3から出力されるハイレベル遷移した信号が、NANDゲートD1に直列入力されると共に、奇数段のインバータゲートを備える遅延回路D4(遅延時間は、τD4)を介して入力される。このNANDゲートD1は、ハイレベル遷移する信号と、遅延回路D4により遅延時間τD4の後にローレベル遷移する信号とにより、遅延時間τD4のローレベルのパルス信号を出力する。従って、後段のインバータゲートからはハイレベルのパルス信号が出力される。すなわち、ハイレベル遷移するコラムアドレス信号CA0、CA1が入力される場合に、遅延時間τD3のグリッチキャンセル期間の経過後にハイレベルのパルス信号を出力する。ここで、遅延回路D4、NANDゲートD1およびインバータゲートで、ハイレベル遷移の入力信号に対してハイレベルのパルス信号を出力するハイ入力ハイパルス発生回路を構成している。
【0058】
ローレベル遷移するコラムアドレス信号CA0、CA1に対して正のパルス信号が出力されるNORゲートR2と、ハイレベル遷移するコラムアドレス信号CA0、CA1に対して正のパルス信号が出力されるNANDゲートD1およびインバータゲートとは、NORゲートR4、R5で構成されるフリップフロップの各々のNORゲートR4、R5に入力されると共に、NORゲートR6に入力される。
【0059】
従って、ハイレベルのパルス信号であるパワーオンリセット信号PORにより、フリップフロップの出力であるNORゲートR5の出力信号がローレベルに初期化された後、フリップフロップの出力信号は、コラムアドレス信号CA0、CA1のローレベル遷移に対してハイレベルに、ハイレベル遷移に対してローレベルに設定される。フリップフロップの出力信号から2段のインバータゲートを介して出力される確定信号CAG0、CAG1には、コラムアドレス信号CA0、CA1とは逆相の信号レベルが出力される。
【0060】
NORゲートR6には、NORゲートR2の出力信号と、NANDゲートD1およびインバータゲートの出力信号とが入力されている。何れかの出力信号がハイレベルのパルス信号を出力すれば、NORゲートR6の出力端子n1には、ローレベルのパルス信号が出力される。出力端子n1はNORゲートR7に接続されているので、NORゲートR7の他の入力端子がローレベルの状態である活性化状態においては、NORゲートR7の出力にはハイレベルのパルス信号が出力される。このハイレベルのパルス信号は2段のインバータゲートを介してアドレス遷移信号ATD0、ATD1としてハイレベルのパルス信号を出力する。
【0061】
また、NORゲートR6には、更にセンスアンプ活性化信号SAEからの信号も入力されている。センスアンプ活性化信号SAEは、奇数段のインバータゲートを備える遅延回路D5(遅延時間は、τD5)を介して論理反転されて、ロー入力ハイパルス発生回路に入力されている。従って、センスアンプ活性化信号SAEがハイレベル遷移し、センスアンプが活性化されて遅延時間τD5が経過した後、ハイレベルのパルス信号がNORゲートR6に入力される。このパルス入力によってもアドレス遷移信号ATD0、ATD1がハイレベルのパルス信号を出力する。
【0062】
コラム選択回路16は通常のアドレスデコーダである。図5では、確定信号CAG0、CAG1に対するデコード回路を示している。(CAG0、CAG1)の各論理レベルに対して、コラム選択信号CL0〜CL3の何れか1つが選択される。すなわち、(CAG0、CAG1)=(0、0)に対してはCL3、(CAG0、CAG1)=(1、0)に対してはCL0、(CAG0、CAG1)=(0、1)に対してはCL1、(CAG0、CAG1)=(1、1)に対してはCL2が選択される。確定信号CAG0、CAG1はコラムアドレス信号CA0、CA1とは逆相であるので、(CA0、CA1)の各論理レベルに対しては、(CA0、CA1)=(0、0)に対してはCL2、(CA0、CA1)=(1、0)に対してはCL1、(CA0、CA1)=(0、1)に対してはCL0、(CA0、CA1)=(1、1)に対してはCL3が選択されることとなる。ここで、コラム選択回路16には、アドレス遷移信号ATD0とATD1との論理和信号がトリガ信号として入力されているので、デコードされたコラム選択信号CL0〜CL3は、アドレス遷移信号ATD0またはATD1のハイレベルのパルス信号に同期して選択される。
【0063】
外部命令EXn(/OE、/CE)が入力される入力バッファ18、18から出力される信号OEB、CEBは、グリッチキャンセラ20、20に入力される。グリッチキャンセラ20、20から出力される確定信号OEBG、CEBGは、非活性化命令を判定する外部命令判定回路22に入力される。外部命令判定回路22には、NANDゲートおよびインバータゲートが直列接続されて備えられており、入力される確定信号OEBG、CEBGの論理積演算が行なわれる。すなわち、外部信号である/OEと/CEとが共にハイレベルの状態のときを非活性化状態であると判定し、プリチャージ信号PREを出力する。プリチャージ信号PREは、ワード線非活性化回路24(図3、参照)に入力されると共に、グリッチキャンセラ12、12におけるNORゲートR7に入力されて、非活性状態において、アドレス遷移信号ATD0、ATD1をローレベルに固定し、コラム選択信号CL0〜CL3を非選択に維持する。
【0064】
更に、NORゲートR7には、信号OEBが入力される。外部命令/OEがハイレベル遷移し出力禁止状態が指示されるタイミングに同期して、信号OEBもハイレベル遷移するので、グリッチノイズの除去後にプリチャージ信号PREが活性化されるタイミングまで待つことなく、アドレス遷移信号ATD0、ATD1をローレベルに固定し、コラム選択信号CL0〜CL3を非選択に維持することができる。図5に示す具体例では、単独の外部命令/OEによりコラム選択回路16の非活性化を制御することができるため、外部命令判定回路22Aが不要な構成である。確定信号OEBが図3におけるコラム選択非活性化信号PRE0に相当する信号である。
【0065】
図5に示す具体例についての動作波形を図6に示す。外部命令/CE、/OEのローレベル遷移に対して、入力バッファ18、18を介して信号CEB、OEBがローレベルに遷移する。信号CEB、OEBが入力されるグリッチキャンセラ20、20からは、遅延時間τD1またはτD3の遅延の後にローレベル遷移した確定信号CEBG、OEBGが出力される。確定信号CEBG、OEBGは、外部命令判定回路22により論理積演算を施され、プリチャージ信号PREをローレベルに遷移して活性状態となる。
【0066】
プリチャージ信号PREがローレベル遷移し、活性状態に移行したことに伴い、ワード線WLが活性化され、各メモリセルが各ビット線に接続されて、蓄積電荷が読み出される。その後、センスアンプ活性化信号SAEがハイレベル遷移してビット線対(BL0ZとBL0X)、(BL1ZとBL1X)(但し、ビット線対(BL1ZとBL1X)は不図示。)の差動増幅が開始される。遅延時間τD5の後、ロー入力ハイパルス発生回路により生成されるハイレベルのパルス信号により、アドレス遷移信号ATD0、ATD1にハイレベルのパルス信号が出力され、その時点でデコードされているコラムアドレス信号(CA0はローレベル、CA1はハイレベル)に対応するコラム選択信号CL1がハイレベルのパルス信号として選択される。ビット線対(BL1ZとBL1X)がデータ線対(DBと/DB)に接続される。この時点では、ビット線対(BL0ZとBL0X)はデータ線対(DBと/DB)に非接続なので、ビット線のディスターブ現象は発生しない。
【0067】
外部命令/OEがハイレベル遷移して非活性化の指示がされると同時にコラムアドレス信号CA0、CA1が遷移するとする(CA0はハイレベル遷移、CA1はローレベル遷移)。外部命令/OEのハイレベル遷移を受けた入力バッファ18からは、信号OEBがハイレベル遷移して出力される。同時に、アドレスバッファ10、10から信号CAB0がハイレベル遷移し、CAB1がローレベル遷移して出力される。信号OEBは、グリッチキャンセラ20を介して、遅延時間τD1またはτD3の遅延の後にハイレベル遷移の確定信号OEBGとして出力される。確定信号OEBGのハイレベル遷移に伴い、ワード線WLが非活性化されてローレベルに遷移する。
【0068】
同時に、信号CAB0、CAB1もグリッチキャンセラ12、12に伝播される。そして、遅延時間τD1またはτD3の時間経過の後にアドレス遷移が検出され、NORゲートR6の出力端子n1にローレベルのパルス信号が出力される。しかしながら、NORゲートR6の出力端子n1にローレベルのパルス信号が出力されるのに先立ち、アドレス遷移信号ATD0、ATD1を出力するNORゲートR7の入力端子に入力されている信号OEBがハイレベル遷移しているので、NORゲートR7の出力信号はローレベルに固定されており、従って、アドレス遷移信号ATD0、ATD1はローレベルに固定され、アドレスの遷移に伴うコラム選択信号CL0の選択が行なわれることはない。
【0069】
以上詳細に説明したとおり、本実施形態に係る半導体記憶装置およびその制御方法では、外部制御信号である外部命令EXn(/CE、/OE)が、遅延時間τD1またはτD3の経過によるグリッチノイズの除去の結果、有効な信号であると確定される。これに先立ち、入力バッファ18から出力される信号OEBに基づいて、コラム選択回路16が非活性化される。これにより、外部アドレス信号であるコラムアドレス信号CA0、CA1の遷移に伴うコラム選択信号CL0の選択は行なわれない。対応するコラムゲートT0ZおよびT0Xは導通せず、ビット線対(BL0ZとBL0X)とデータ線対(DBと/DB)とは接続されない。その後、信号OEBのハイレベル遷移が/OEのハイレベル遷移であることが確定してプリチャージ信号PREが活性化され、ワード線WLが非活性化される時点では、コラムアドレス信号CA0、CA1に応じたビット線対(BL0ZとBL0X)がデータ線対(DBと/DB)に接続されることはない。ワード線WLの非活性時に、ビット線対とデータ線対との接続によるビット線のディスターブ現象が発生することはなく、メモリセルへのデータ保持特性が悪化することはない。
【0070】
また、コラムアドレス信号CA0、CA1の確定に至る信号経路に伝播遅延を挿入して、ビット線とデータ線との接続と、ワード線の非活性化との重なりを防止する必要はなく、コラムアドレス信号CA0、CA1の遷移に応じて行われるアドレスアクセスに対するアクセス時間が増大することはない。
【0071】
また、所定遅延時間であるτD1またはτD3の時間差だけ先行して、ビット線とデータ線との接続制御を行なうことができる。コラムアドレス信号CA0、CA1に信号伝播遅延を付加することなく、ワード線WLの非活性動作と、ビット線とデータ線との接続動作との重なりを防止することができる。
【0072】
また、入力された信号OEBおよび信号CAB0、CAB1の信号遷移時のチャタリング等によるパルス状のグリッチノイズ発生期間は、信号遷移時から所定時間であるので、このグリッチノイズ発生期間を所定遅延時間である遅延時間τD1またはτD3として利用することにより、ビット線とデータ線との接続制御を、ワード線WLの非活性化制御に対して先行させることができる。
【0073】
また、ワード線WLの非活性化指示である外部命令/OEのハイレベル遷移以後に、コラムアドレス信号CA0、CA1が遷移する際、信号遷移に対するグリッチノイズを除去し、遷移した信号が有効なコラムアドレス信号CA0、CA1の遷移であることが確定されるのに先立ち、ビット線とデータ線との接続を禁止することができる。コラムアドレス信号CA0、CA1の遷移により異なるビット線が選択される前に、ビット線とデータ線との接続を禁止することができる。
【0074】
また、プリチャージ信号PREによりワード線WLが非活性化することに先行して、ビット線とデータ線との接続を禁止することができるので、ワード線WLの非活性時にビット線とデータ線とが接続されることはない。
【0075】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、蓄積電荷によりデータを記憶するDRAM等に代表されるメモリセル構造を例に説明をしたが、本発明はこれに限定されるものではなく、データアクセスの際、記憶されているデータ保持特性の劣化を伴う構造のメモリセルを有する半導体記憶装置であれば、同様に適用することができる。
【0076】
【発明の効果】
本発明によれば、活性状態において、アドレス信号の随時の遷移に応じて、対応するメモリセルにデータアクセスするアドレスアクセス機能を有する半導体記憶装置について、アクセス時間の遅れを伴うことなく、非活性化状態への移行動作とアドレス信号の遷移によるデータアクセスとの重なりを防止して、メモリセルにおけるデータ保持特性の悪化現象が発生することのない半導体記憶装置とその制御方法を提供することが可能となる。
【図面の簡単な説明】
【図1】 本発明の原理を説明する動作波形図である。
【図2】 本発明の実施形態の半導体メモリを示す回路ブロック図である。
【図3】 本発明の実施形態におけるアドレスアクセスに係る制御部分を示す回路ブロック図である。
【図4】 実施形態におけるアドレスアクセスと外部命令との干渉防止を示す動作波形図である。
【図5】 実施形態の具体例におけるアドレスアクセスに係る制御部分を示す回路図である。
【図6】 具体例の動作を示す動作波形図である。
【図7】 アドレスアクセスと外部命令との干渉を示す動作波形図である。
【図8】 従来技術のアドレスアクセスに係る制御部分を示す回路ブロック図である。
【図9】 従来技術におけるアドレスアクセスと外部命令との干渉防止を示す動作波形図である。
【符号の説明】
10 アドレスバッファ
12、20 グリッチキャンセラ
13 アドレス遷移検出回路
16 コラム選択回路
18 入力バッファ
22、22A 外部命令判定回路
BL0Z、BL0X、BL1Z、BL1X
ビット線
CL0、Cl1、CLn コラム選択信号
DB、/DB データ線
PRE0 コラム選択非活性化信号
PRE プリチャージ信号
T0Z、T0X、T1Z、T1X
コラムゲート
WL ワード線
Claims (8)
- ワード線の活性化により複数のメモリセルが接続される複数のビット線をデータ入出力線に接続する複数のコラム選択スイッチと、
前記ワード線の活性状態において、対応するコラム選択スイッチを選択するコラム選択部と、
外部制御端子に入力される外部制御信号のノイズを除去した信号を確定制御信号として出力する第1グリッチキャンセラ回路と、
外部アドレス端子に入力される外部アドレス信号のノイズを除去した信号を確定アドレス信号として出力する第2グリッチキャンセラ回路とを備え、
前記ワード線の非活性化を指示する前記外部制御信号が前記外部制御端子に入力された以後に、前記外部アドレス端子に前記外部アドレス信号が入力される場合に、前記コラム選択部への前記確定アドレス信号の伝搬に先行するように、前記第1グリッチキャンセラ回路に入力される前の前記外部制御信号に基づいて、前記コラム選択部が非活性化されることを特徴とする半導体記憶装置。 - 前記第1グリッチキャンセラ回路と前記第2グリッチキャンセラ回路とは、前記外部制御端子または前記外部アドレス端子への入力信号の遷移から所定遅延時間の後に、前記確定制御信号および前記確定アドレス信号を出力することを特徴とする請求項1に記載の半導体記憶装置。
- 前記外部制御信号に対応する確定制御信号は、プリチャージ信号であることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記コラム選択部の非活性化は、前記外部制御信号に基づいてアドレス遷移信号を非活性化することで行われることを特徴とする請求項1乃至3の少なくとも何れか1項に記載の半導体記憶装置。
- ワード線の活性状態において、
外部アドレス端子に入力される外部アドレス信号のノイズを除去したアドレス信号を出力し、
外部制御端子に入力される外部制御信号のノイズを除去した制御信号を出力し、
前記外部制御信号に基づきワード線を非活性化し、
前記ワード線の非活性化を指示するための外部制御信号が前記外部制御端子に入力された以後に、前記外部アドレス端子に外部アドレス信号が入力される場合、ノイズを除去された前記アドレス信号に基づいて対応するビット線とデータ入出力線との接続が行われる前に、ノイズが除去される前の前記外部制御信号に基づいて前記ビット線と前記データ入出力線との接続が禁止されることを特徴とする半導体記憶装置の制御方法。 - 前記外部アドレス端子および前記外部制御端子への入力信号の遷移から所定遅延時間の後に、前記入力信号が、有効な外部アドレス信号および有効な外部制御信号であるか否かが確定されることを特徴とする請求項5に記載の半導体記憶装置の制御方法。
- 前記外部制御信号に対応する制御信号は、プリチャージ信号であることを特徴とする請求項5または6に記載の半導体記憶装置の制御方法。
- 前記ビット線と前記データ入出力線との接続の禁止は、前記外部制御信号に基づいてアドレス遷移信号を非活性化することで行われることを特徴とする請求項5乃至7の少なくとも何れか1項に記載の半導体記憶装置の制御方法。
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