JP2003281886A - 半導体記憶装置およびその制御方法 - Google Patents

半導体記憶装置およびその制御方法

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JP2003281886A JP2002087775A JP2002087775A JP2003281886A JP 2003281886 A JP2003281886 A JP 2003281886A JP 2002087775 A JP2002087775 A JP 2002087775A JP 2002087775 A JP2002087775 A JP 2002087775A JP 2003281886 A JP2003281886 A JP 2003281886A
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Abstract

(57)【要約】 【課題】 アクセス時間の遅れを伴うことなく非活性化
状態への移行とアドレス遷移によるデータアクセスとの
重なりを防止して、メモリセルのデータ保持特性を悪化
させることのない半導体記憶装置とその制御方法を提供
すること 【解決手段】 コラム選択信号ＣＬｎの選択とワード線
ＷＬの非活性化のタイミングとの重なりを防止するため
に、アドレスＣＡｎの遷移に伴うグリッチノイズを除去
した信号ＣＡＧｎに付加されていた遅延時間τＤに代え
て、プリチャージ信号ＰＲＥに先行して出力されるグリ
ッチキャンセラ２０の入力信号ＥＸＢｎに基づき、コラ
ム選択回路１６を非活性化する。アドレスＣＡｎの遷移
からコラム選択信号ＣＬｎの選択までのアドレスアクセ
スの時間を最短のアクセス時間ｔＡＡＣ０に維持して、
ワード線ＷＬが非活性化されるのに先立ちコラム選択回
路１６を非活性化することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、活性状態におい
て、アドレス遷移に応じて、対応するメモリセルにデー
タアクセスする半導体記憶装置とその制御方法に関する
ものであり、特に、メモリセルへのデータアクセスの際
に減少するメモリセルのデータ記憶レベルを、データア
クセス以後に回復させる必要がある半導体記憶装置とそ
の制御方法に関するものである。
【０００２】
【従来の技術】メモリセルへのデータ記憶をセルキャパ
シタへの電荷蓄積で行なう、ＤＲＡＭに代表される半導
体メモリでは、データアクセスにおいて、セルキャパシ
タがビット線に接続されてセンスアンプにより増幅され
た後に、ビット線がデータ線に接続されてデータの入出
力が行なわれる。ここで、データ線の電圧レベルは、高
速アクセス性能を確保するため、ビット線の電圧レベル
に比して制限された電圧レベルである場合がある。ま
た、データ線が複数のビット線に共有される場合、ビッ
ト線との接続に先立ち、データ線の電圧レベルを所定の
電圧レベルにプリチャージ若しくはイコライズすること
も考えられる。従って、データ線が何れの状態でビット
線と接続されたとしても、ビット線の電圧レベルとデー
タ線の電圧レベルとは異なっており、ビット線の電圧レ
ベルがデータ線より電圧干渉を受けることとなる。例え
ば、高電圧レベルのビット線は電圧低下し低電圧レベル
のビット線は電圧上昇する。このとき、ビット線はセル
キャパシタと接続されているためデータの記憶レベルも
同時に低下してしまい、いわゆるディスターブ現象が発
生する。ディスターブ現象により電圧干渉を受けたビッ
ト線は、データ線との切り離しの後、センスアンプによ
り増幅されることにより回復される。
【０００３】また、上記の半導体メモリに対するデータ
アクセス機能の１つとして、アドレスアクセス機能なる
ものがある。半導体メモリの活性状態において、入力さ
れるアドレスの随時の遷移に応じて、対応するメモリセ
ルにデータアクセスを行なう機能である。複数のビット
線においてデータを増幅しておき、アドレスの随時の遷
移に応じて、対応するビット線を選択してデータ線に接
続することによりアクセスを実現することができる。非
同期にアドレスの遷移を受け付けることができる半導体
メモリの機能である。
【０００４】図７に、データアクセスに際してディスタ
ーブ現象を伴う半導体メモリに対して、アドレスアクセ
ス機能を備える場合の動作波形を示す。外部命令により
半導体メモリが活性化されると、ワード線ＷＬが立ち上
り、複数のビット線ＢＬ０〜ＢＬＸがメモリセルに接続
されて、ビット線対（ＢＬ０ＺとＢＬ０Ｘ〜ＢＬＸＺと
ＢＬＸＸ）が差動増幅される。その後、アドレスＡＤＤ
がアドレス信号ＡＤＤ０に遷移すると、対応するビット
線ＢＬ０をデータ線に接続するため、コラム選択線ＣＬ
０がパルス駆動される。このとき、電圧レベルの異なる
データ線が差動増幅されているビット線対（ＢＬ０Ｚと
ＢＬ０Ｘ）に接続されるので、ビット線対（ＢＬ０Ｚと
ＢＬ０Ｘ）は電圧干渉を受け、電圧レベル差が低下す
る。この電圧低下は、コラム選択線ＣＬ０の選択が終了
した後には、差動増幅が継続されていることにより回復
する。アドレス信号ＡＤＤ０への遷移によりアクセス時
間ｔＡＡＣ０でコラム選択線ＣＬ０が選択される（図７
中、（１）参照）。
【０００５】外部命令により半導体メモリが活性状態の
間は（図７においては、外部命令がローレベルの信号状
態）、アドレスＡＤＤの遷移は非同期に随時行なわれる
ので、最終のアドレス遷移は、外部命令の非活性化のタ
イミングと同時に行なわれる場合である。図７における
アドレス信号ＡＤＤＸへの遷移がこれに対応する。この
場合、半導体メモリの内部回路構成や内部回路の動作速
度によっては、アドレス信号ＡＤＤＸへの遷移に対応す
るアドレスアクセスに伴うコラム選択線ＣＬＸの選択中
に、外部命令の非活性化に伴いワード線ＷＬが非活性と
なってしまう場合が考えられる。コラム選択線ＣＬＸの
選択によりビット線とデータ線とが接続されて、ディス
ターブ現象が発生しているタイミングで、ワード線ＷＬ
が非活性となってしまう。メモリセルには、ディスター
ブ現象により低い電圧レベルの蓄積電荷しか蓄積するこ
とができなくなり、データの保持特性が悪化してしまう
（図７中、（２）参照）。
【０００６】上記のデータ保持特性の悪化現象を避ける
ため、従来より、図８に示す回路構成が考えられてい
る。図８の回路構成における動作波形を図９に示す。外
部から入力されるアドレス信号ＣＡｎおよび外部命令Ｅ
Ｘｎは、アドレスバッファ１０〜１０および入力バッフ
ァ１８（〜１８）と、グリッチノイズを除去するグリッ
チキャンセラ１２〜１２および２０（〜２０）を介し
て、信号ＣＡＧｎおよびＥＸＧｎとして半導体メモリに
入力される。グリッチキャンセラ１２〜１２とコラム選
択回路１６との間には遅延回路１４〜１４が備えられて
いる。コラム選択回路１６に伝播する遅延信号ＣＡＧＤ
ｎの信号ＣＡＧｎからの遅延時間τＤは、信号ＥＸＧｎ
が外部命令判定回路２２において判定されてプリチャー
ジ信号ＰＲＥが出力される時間に比して長い時間に設定
されている。これにより、プリチャージ信号ＰＲＥに対
して遅延信号ＣＡＧＤｎが遅れて伝播することとなり、
プリチャージ信号ＰＲＥによりコラム選択回路１６を非
活性化して、コラム選択信号ＣＬｎをマスクする。コラ
ム選択信号ＣＬｎとワード線ＷＬとが重なって出力され
ることはない。
【０００７】ここで、外部命令判定回路２２が備えられ
ているのは、外部命令ＥＸｎが複数の信号であり、信号
間の組み合わせにより、命令が設定されていることを表
している。単独の外部命令ＥＸｎにより命令が設定され
る場合には、外部命令判定回路２２は不要である。
【０００８】
【発明が解決しようとする課題】上記の従来技術（図
８、図９）では、外部命令ＥＸｎによる非活性化のタイ
ミングにおいて、アドレス信号ＣＡｎの入力経路に遅延
回路１４備えて遅延時間τＤを付加することにより、ア
ドレス信号ＣＡｎの遷移に伴う遅延信号ＣＡＧＤｎの伝
播時間を遅延させて、コラム選択信号ＣＬｎの選択とワ
ード線ＷＬの非活性化との重なりを防止してメモリセル
へのデータ保持特性の悪化を防止していた。
【０００９】しかしながら、アドレス信号の伝播経路上
に遅延回路１４が備えられることにより、常に遅延時間
τＤが付加されてしまうので、アドレスアクセスによる
アクセス時間ｔＡＡＣは、回路構成によって達成するこ
とのできる本来の実力であるアクセス時間ｔＡＡＣ０に
加えて、遅延時間τＤが付加されてしまうこととなる。
すなわち、アドレスアクセス時間ｔＡＡＣ＝ｔＡＡＣ０
＋τＤとなる。回路構成により実現することができるア
クセス動作の実力を充分に発揮することができず、高速
アクセス動作の要求に充分に応えられないおそれがあり
問題である。
【００１０】また、遅延回路１４を外すことにより、回
路構成によるアクセス動作の実力に応じたアドレスアク
セス時間ｔＡＡＣ０でアドレスアクセス機能を実現こと
は可能ではあるが、この場合には、外部命令ＥＸｎによ
る非活性化のタイミングにおいて、コラム選択信号ＣＬ
ｎの選択とワード線ＷＬの非活性化との重なりにより、
メモリセルへのデータ保持特性の悪化を招くこととなり
問題である。
【００１１】本発明は前記従来技術の問題点を解消する
ためになされたものであり、活性状態において、アドレ
ス信号の随時の遷移に応じて、対応するメモリセルにデ
ータアクセスするアドレスアクセス機能を有する半導体
記憶装置について、アクセス時間の遅れを伴うことな
く、非活性化状態への移行動作とアドレス信号の遷移に
よるデータアクセスとの重なりを防止して、メモリセル
におけるデータ保持特性の悪化現象が発生することのな
い半導体記憶装置とその制御方法を提供することを目的
とする。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る半導体記憶装置は、外部制御信号に
基づくワード線の活性化により、複数のメモリセルが各
々接続される複数のビット線を、データ入出力線に接続
する複数のコラム選択スイッチと、ワード線の活性状態
において、外部アドレス信号の遷移ごとに、外部アドレ
ス信号に対応するコラム選択スイッチを選択するコラム
選択部と、外部制御端子に入力された信号の遷移が外部
制御信号として有効であると確定された場合に、確定制
御信号を出力する制御信号確定部と、外部アドレス端子
に入力された信号の遷移が外部アドレス信号として有効
であると確定された場合に、確定アドレス信号を出力す
るアドレス確定部とを備え、外部制御端子に入力された
信号の遷移に基づき、コラム選択部が活性化制御される
ことを特徴とする。
【００１３】請求項１の半導体記憶装置では、ワード線
の活性化により複数のメモリセルが選択されて各々のビ
ット線に接続されている状態において、ワード線の活性
化制御は、外部制御端子に入力された信号の遷移が、有
効な外部制御信号として確定されることにより行なわれ
る。同様に、データ入出力線に接続すべきビット線は、
外部アドレス端子に入力された信号の遷移が、有効な外
部アドレス信号として確定されることにより設定され
る。設定されたビット線に応じてコラム選択スイッチを
選択するコラム選択部は、外部制御端子に入力された信
号の遷移に基づき、活性化制御される。
【００１４】また、請求項６に係る半導体記憶装置の制
御方法は、ワード線の活性状態において、外部アドレス
端子に入力された信号の遷移が、外部アドレス信号とし
て有効であるか否かを確定するアドレス信号確定工程
と、外部制御端子に入力された信号の遷移が、外部制御
信号として有効であるか否かを確定する制御信号確定工
程と、外部制御信号に基づきワード線を非活性化するワ
ード線非活性化工程と、外部制御端子に入力された信号
の遷移に基づき、外部アドレス信号に対応するビット線
とデータ入出力線との接続を禁止するコラム選択非活性
工程とを有することを特徴とする。
【００１５】請求項６の半導体記憶装置の制御方法で
は、ワード線の活性状態において、アドレス信号確定工
程により、外部アドレス端子に入力された信号の遷移
が、有効な外部アドレス信号への遷移であるか否かが確
定され、制御信号確定工程により、外部制御端子に入力
された信号の遷移が、有効な外部制御信号への遷移であ
るか否かが確定される。また、ワード線非活性化工程に
より、外部制御信号に基づきワード線が非活性化され
る。このとき、コラム選択非活性工程により、外部制御
端子に入力された信号遷移に基づき、外部アドレス信号
に対応するビット線とデータ入出力線との接続が禁止さ
れる。
【００１６】これにより、有効な外部制御信号であるか
否かが確定される前の、外部制御端子に入力された信号
の遷移に基づいて、ビット線とデータ入出力線との接続
が禁止されるので、外部制御信号が確定されてワード線
が非活性化される時点では、外部アドレス端子に入力さ
れた信号の遷移に対して有効な外部アドレス信号である
と確定されても、ビット線がデータ入出力線に接続され
ることはない。ワード線の非活性時に、ビット線とデー
タ入出力線との接続によるビット線のディスターブ現象
が発生することはなく、メモリセルへのデータ保持特性
が悪化することはない。
【００１７】ビット線とデータ入出力線との接続と、ワ
ード線の非活性化との重なりを防止するために、外部ア
ドレス端子から外部アドレス信号の確定に至る信号経路
に、伝播遅延等のタイミングを調整する手段を挿入する
必要はなく、外部アドレス信号の遷移に応じて行われる
データアクセスに対するアクセス時間の遅延が増大する
ことはない。
【００１８】また、請求項２に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、制御信号確
定部およびアドレス確定部は、外部制御端子および外部
アドレス端子への入力信号の遷移から所定遅延時間の後
に、確定制御信号および確定アドレス信号を出力するこ
とを特徴とする。
【００１９】また、請求項７に係る半導体記憶装置の制
御方法は、請求項６に記載の半導体記憶装置の制御方法
において、外部アドレス端子および外部制御端子への入
力信号の遷移から所定遅延時間の後に、入力信号が、有
効な外部アドレス信号および有効な外部制御信号である
か否かが確定されることを特徴とする。
【００２０】請求項２の半導体記憶装置、および請求項
７の半導体記憶装置の制御方法では、外部制御端子およ
び外部アドレス端子への入力信号の遷移に対して、外部
制御信号および外部アドレス信号であると確定されるま
でには所定遅延時間を要する。
【００２１】これにより、所定遅延時間の時間差だけ先
行して、ビット線とデータ入出力線との接続制御を行な
うことができ、遷移した信号が有効な外部アドレス信号
であると確定した場合に、外部アドレス信号の信号伝播
に遅延を付加することなく、ワード線の非活性動作と、
ビット線とデータ入出力線との接続動作との重なりを防
止することができる。
【００２２】また、請求項３に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、制御信号確
定部またはアドレス確定部のうち少なくとも何れか一方
は、グリッチキャンセル回路であることを特徴とする。
【００２３】また、請求項８に係る半導体記憶装置の制
御方法は、請求項６に記載の半導体記憶装置の制御方法
において、アドレス信号確定工程または制御信号確定工
程における信号の確定手続きのうち少なくとも何れか一
方は、外部アドレス端子または外部制御端子への入力信
号におけるグリッチノイズの除去手続きであることを特
徴とする。
【００２４】請求項３の半導体記憶装置、および請求項
８の半導体記憶装置の制御方法では、入力された信号の
遷移は、グリッチノイズの除去により、外部制御信号お
よび外部アドレス信号として有効であるか否かが確定さ
れる。
【００２５】これにより、外部制御端子および外部アド
レス端子への入力信号のチャタリング等によるパルス状
のグリッチノイズ発生期間が信号遷移持から所定時間で
あるので、このグリッチノイズ発生期間を所定遅延時間
として利用することにより、ビット線とデータ入出力線
との接続制御を、ワード線の非活性化制御に対して先行
させることができる。
【００２６】また、請求項４に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、ワード線の
非活性化を指示するための外部制御信号が外部制御端子
に入力された以後に、外部アドレス端子に入力されてい
る外部アドレス信号が遷移する場合、コラム選択部への
遷移した確定アドレス信号の伝播に先行して、外部制御
端子に入力された外部制御信号に基づき、コラム選択部
が非活性化されることを特徴とする。
【００２７】また、請求項９に係る半導体記憶装置の制
御方法は、請求項６に記載の半導体記憶装置の制御方法
において、ワード線の非活性化を指示するための外部制
御信号が外部制御端子に入力された以後に、外部アドレ
ス端子に入力されている外部アドレス信号が遷移する場
合、アドレス信号確定工程により有効な外部アドレス信
号であるとする確定手続きに先行して、コラム選択非活
性工程によりビット線とデータ入出力線との接続が禁止
されることを特徴とする。
【００２８】これにより、ワード線の非活性化の指示以
後に、外部アドレス端子への入力信号が遷移する場合、
遷移した入力信号が有効な外部アドレス信号であるか否
かの確定に先行して、ビット線とデータ入出力線との接
続を禁止することができる。外部アドレス信号の遷移に
より異なるビット線が選択される前に接続を禁止するこ
とができる。
【００２９】また、請求項５に係る半導体記憶装置は、
請求項１に記載の半導体記憶装置において、外部制御信
号に基づき、ワード線の非活性化に先行してコラム選択
部の非活性化が行なわれることを特徴とする。
【００３０】また、請求項１０に係る半導体記憶装置の
制御方法は、請求項６に記載の半導体記憶装置の制御方
法において、ワード線非活性化工程によるワード線の非
活性化に先行して、コラム選択非活性工程によりビット
線とデータ入出力線との接続が禁止されることを特徴と
する。
【００３１】これにより、ワード線の非活性化に先行し
て、ビット線とデータ入出力線との接続を禁止すること
ができるので、ワード線の非活性時にビット線とデータ
入出力線とが接続されることはない。
【００３２】図１には、本発明の原理を説明する動作波
形図を示す。外部命令ＥＸｎのハイレベル遷移による非
活性化のタイミングと同時に、アドレス信号ＣＡｎが遷
移する場合を示している。アドレス信号ＣＡｎの遷移
は、外部端子から入力された後、信号ＣＡＢｎとしてグ
リッチノイズが除去されて信号ＣＡＧｎとして伝播す
る。この信号ＣＡＧｎに基づき、コラム選択信号ＣＬｎ
が選択されて最短のアドレスアクセス時間ｔＡＡＣ０が
得られる。
【００３３】一方、外部命令ＥＸｎは、アドレス信号Ｃ
Ａｎと同様に、外部端子から入力された後、グリッチノ
イズが除去される。更に、必要に応じて外部命令の判定
を行なった上で判定結果がプリチャージである場合、プ
リチャージ信号ＰＲＥが出力されて非活性化動作が開始
される。具体的には、ワード線ＷＬの非活性化が行なわ
れる。
【００３４】本発明では、アドレス信号ＣＡｎの遷移か
らコラム選択信号ＣＬｎの選択までのアドレスアクセス
の時間を最短のアクセス時間ｔＡＡＣ０に維持した上
で、コラム選択信号ＣＬｎの選択とワード線ＷＬの非活
性化のタイミングとの重なりを防止するために、従来技
術において信号ＣＡＧｎに付加していた遅延時間τＤに
代えて、コラム選択信号ＣＬｎをマスクする信号を、プ
リチャージ信号ＰＲＥに対して先行させる。
【００３５】これにより、ワード線ＷＬが非活性化され
るのに先立ち、コラム選択信号ＣＬｎをマスクすること
ができ、ワード線ＷＬの非活性化時に、コラム選択信号
ＣＬｎが選択されることはなくなる。
【００３６】
【発明の実施の形態】以下、本発明の半導体記憶装置お
よびその制御方法について具体化した実施形態を図２乃
至図６に基づき図面を参照しつつ詳細に説明する。
【００３７】図２は、本発明の実施形態に係る半導体メ
モリの回路ブロック図である。メモリセルＣ００乃至Ｃ
１１は、各々、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１
Ｚ、ＢＬ１Ｘとの間で接続制御される。ワード線ＷＬ
０、ＷＬ１は、外部命令ＥＸｎに基づき制御部１から出
力されるプリチャージ信号ＰＲＥが非活性化されること
に応じて、ワードデコーダＷＤにより活性化されて、メ
モリセルＣ００、Ｃ１０またはＣ０１、Ｃ１１をビット
線ＢＬ０Ｚ、ＢＬ１ＺまたはＢＬ０Ｘ、ＢＬ１Ｘに接続
し、メモリセルＣ００、Ｃ１０またはＣ０１、Ｃ１１に
記憶されている蓄積電荷をビット線ＢＬ０Ｚ、ＢＬ１Ｚ
またはＢＬ０Ｘ、ＢＬ１Ｘとの間で再分配する。ビット
線対（ＢＬ０ＺとＢＬ０Ｘ）及び（ＢＬ１ＺとＢＬ１
Ｘ）は、センスアンプ活性化信号ＳＡＥによりセンスア
ンプ制御回路ＳＣを介して制御されるセンスアンプＳＡ
０及びＳＡ１により差動増幅される。
【００３８】ワード線ＷＬ０またはＷＬ１が活性状態に
あり、メモリセルの記憶データがビット線対（ＢＬ０Ｚ
とＢＬ０Ｘ）及び（ＢＬ１ＺとＢＬ１Ｘ）において差動
増幅されている状態で、コラムアドレス信号ＣＡｎが遷
移すると、制御部１は、コラムアドレス信号ＣＡｎの信
号遷移時のチャタリング等によるグリッチノイズを除去
した上で、確定信号ＣＡＧｎを出力する。確定信号ＣＡ
Ｇｎは、コラム選択回路１６に入力され、遷移したコラ
ムアドレス信号ＣＡｎに対応するビット線対（ＢＬ０Ｚ
とＢＬ０Ｘ）または（ＢＬ１ＺとＢＬ１Ｘ）を選択する
ために各コラムデコーダ（コラムデコーダ０、コラムデ
コーダ１）においてデコードが行なわれる。
【００３９】また、制御部１は、コラムアドレス信号Ｃ
Ａｎの信号遷移を検出して、アドレス遷移信号ＡＴＤｎ
を出力する。アドレス遷移信号ＡＴＤｎは、コラムアド
レス信号ＣＡｎの信号遷移をトリガとするパルス信号で
あり、対応するコラムデコーダ（コラムデコーダ０また
はコラムデコーダ１）に入力される。
【００４０】コラム選択回路１６では、個々のコラムデ
コーダ（コラムデコーダ０、コラムデコーダ１）におけ
るデコード結果に応じて選択されるコラム選択信号ＣＬ
０またはＣＬ１が、アドレス遷移信号ＡＴＤｎに同期し
たパルス信号として出力される。コラム選択信号ＣＬ
０、ＣＬ１は、コラムゲートＴ０ＺおよびＴ０Ｘ、Ｔ１
ＺおよびＴ１Ｘのゲート端子に接続されており、選択さ
れたコラム選択信号ＣＬ０またはＣＬ１のパルス期間の
間、対応するコラムゲートＴ０ＺおよびＴ０Ｘ、または
Ｔ１ＺおよびＴ１Ｘを導通し、対応するビット線対（Ｂ
Ｌ０ＺとＢＬ０Ｘ）または（ＢＬ１ＺとＢＬ１Ｘ）と、
データ線対（ＤＢと／ＤＢ）とを接続する。この接続期
間に、ビット線対（ＢＬ０ＺとＢＬ０Ｘ）または（ＢＬ
１ＺとＢＬ１Ｘ）に読み出されたデータがセンスバッフ
ァＳＢで増幅されて入出力バッファＩＯＢＵＦから出力
される。また、入出力バッファＩＯＢＵＦに入力された
書き込みデータが、図示しないライトアンプからデータ
線対（ＤＢと／ＤＢ）を介して、ビット線対（ＢＬ０Ｚ
とＢＬ０Ｘ）または（ＢＬ１ＺとＢＬ１Ｘ）に書き込ま
れる。ここでは、読み出し、書き込みについて、同じデ
ータ線対（ＤＢと／ＤＢ）を経由する場合を例にとり説
明したが、読み出しと書き込みとで異なるデータ線対を
介してビット線対にアクセスされるように構成すること
もできる。
【００４１】図２の回路構成では、制御部１が、コラム
アドレス信号ＣＡｎの信号レベルの遷移に応じて、パル
ス状のアドレス遷移信号ＡＴＤｎを出力し、このアドレ
ス遷移信号ＡＴＤｎをトリガとして、遷移したコラムア
ドレス信号ＣＡｎに対応するコラム選択信号ＣＬ０また
はＣＬ１が選択されてデータアクセスが行なわれる。ワ
ード線ＷＬ０またはＷＬ１が活性状態にあり、ビット線
対（ＢＬ０ＺとＢＬ０Ｘ）及び（ＢＬ１ＺとＢＬ１Ｘ）
にメモリセルの記憶データが差動増幅されている状態
で、コラムアドレス信号ＣＡｎの随時の遷移ごとにデー
タアクセスが可能なアドレスアクセス機能を備えた回路
構成である。
【００４２】外部命令ＥＸｎに基づき、制御部１から出
力されるプリチャージ信号ＰＲＥが活性化されると、ワ
ード線非活性化回路２４が活性化し、ワードデコーダＷ
Ｄを制御して、活性化されていたワード線ＷＬ０または
ＷＬ１を非活性化する。これに先立ち活性化されるコラ
ム選択非活性化信号ＰＲＥ０は、コラム選択回路１６の
非活性化端子（ＩＮＨ）に入力され、コラム選択回路１
６が非活性化される。
【００４３】制御部１およびアドレスアクセス機能に関
する制御部分についての回路ブロック図を図３に示す。
外部から入力されるコラムアドレス信号ＣＡｎおよび外
部命令ＥＸｎは、アドレスバッファ１０〜１０および入
力バッファ１８（〜１８）に入力される。アドレスバッ
ファ１０〜１０および入力バッファ１８（〜１８）から
は信号ＣＡＢｎおよびＥＸＢｎが出力され、信号遷移に
伴うチャタリング等によるグリッチノイズを除去するグ
リッチキャンセラ１２〜１２および２０（〜２０）を介
して、確定信号ＣＡＧｎおよびＥＸＧｎとして出力され
る。コラムアドレス信号ＣＡｎの確定信号ＣＡＧｎは、
コラム選択回路１６に入力され、対応するビット線を選
択するためにデコードされる。外部命令ＥＸｎの確定信
号ＥＸＧｎは、必要に応じて備えられる外部命令判定回
路２２により命令内容が判定される。図３においては、
判定結果として非活性化命令が判定される場合を示して
おり、プリチャージ信号ＰＲＥがワード線非活性化回路
２４に出力される。
【００４４】また、外部命令ＥＸｎは、入力バッファ１
８（〜１８）に入力された後、その出力信号ＥＸＢｎ
が、必要に応じて備えられている外部命令判定回路２２
Ａに入力されている。外部命令ＥＸｎが非活性化命令で
ある場合、プリチャージ信号ＰＲＥに先行して、コラム
選択非活性化信号ＰＲＥ０がコラム選択回路１６に出力
され、コラム選択回路１６を非活性化する。
【００４５】図４には、外部命令ＥＸｎによる非活性化
命令とコラムアドレス信号ＣＡｎの遷移とが同時に入力
された場合に、両動作の干渉が防止される動作について
示している。外部命令ＥＸｎおよびコラムアドレス信号
ＣＡｎについて、有効な信号遷移に先立ちパルス状のグ
リッチノイズを有する信号遷移が入力されると、この信
号遷移を受けた入力バッファ１８（〜１８）およびアド
レスバッファ１０〜１０は、矩形波状に波形整形された
同相の信号ＥＸＢｎおよびＣＡＢｎが出力する。
【００４６】信号ＥＸＢｎおよびＣＡＢｎは、グリッチ
キャンセラ１２〜１２および２０（〜２０）に入力さ
れ、グリッチノイズの混入する信号遷移から所定時間の
信号をカットして確定信号ＥＸＧｎおよびＣＡＧｎを出
力する。ここで、グリッチノイズの混入する所定時間の
信号をカットすることにより、確定信号ＥＸＧｎおよび
ＣＡＧｎは、信号ＥＸＢｎおよびＣＡＢｎに対して遅延
した信号となる。
【００４７】一方、外部命令ＥＸｎの同相信号である信
号ＥＸＢｎは、グリッチを除去することなく外部命令判
定回路２２Ａに入力される。命令判定の結果、非活性化
命令であると判定される場合には、コラム選択非活性化
信号ＰＲＥ０がコラム選択回路１６に向けて出力され
る。
【００４８】ここで、図４では、コラム選択非活性化信
号ＰＲＥ０を、信号ＥＸＢｎに対して判定時間分遅れた
信号として表現しているが、外部命令ＥＸｎが単独の信
号である場合には、外部命令判定回路２２Ａは不要であ
り、コラム選択非活性化信号ＰＲＥ０として、信号ＥＸ
Ｂｎをそのまま使用することも可能である。また、コラ
ム選択非活性化信号ＰＲＥ０は、グリッチノイズが除去
されていない信号ＥＸＢｎに基づき生成されているの
で、外部命令判定回路２２Ａとしてラッチ型の回路構成
を用いず、信号ＥＸＢｎの信号レベルに応じて出力され
る信号であることが好ましい。コラム選択非活性化信号
ＰＲＥ０は、外部命令ＥＸｎのグリッチノイズをそのま
ま出力することとなるが、プリチャージ信号ＰＲＥに先
行して出力されるため、グリッチノイズ期間終了後の信
号が安定した後に有効な出力が得られれば充分であるか
らである。
【００４９】確定信号ＥＸＧｎについての命令判定の結
果、外部命令判定回路２２から出力されるプリチャージ
信号ＰＲＥに先行してコラム選択非活性化信号ＰＲＥ０
が出力され、コラム選択回路１６が非活性化される。こ
れにより、コラム選択回路１６の非活性化を、プリチャ
ージ信号ＰＲＥに基づき制御されるワード線非活性化回
路２４によるワード線ＷＬの非活性化に対して先行させ
ることができる。コラム選択非活性化信号ＰＲＥ０の後
にコラム選択回路１６に伝播するコラムアドレス信号Ｃ
Ａｎの確定信号ＣＡＧｎに対して、コラム選択信号ＣＬ
ｎが選択されることはなく、ワード線ＷＬの非活性化動
作と、コラム選択信号ＣＬｎの選択期間とが重なること
はない。
【００５０】図５は、図３に示した回路ブロック図の具
体例である。コラムアドレス信号ＣＡ０、ＣＡ１が入力
されるアドレスバッファ１０、１０は、イネーブル信号
ＥＮにより入力信号が受け付け可能とされる、ＮＡＮＤ
ゲートとインバータゲートとの直列接続により構成され
ている。イネーブル信号ＥＮがハイレベルの時、コラム
アドレス信号ＣＡ０、ＣＡ１と同相の信号ＣＡＢ０、Ｃ
ＡＢ１が出力される。
【００５１】外部命令ＥＸｎ（／ＯＥ、／ＣＥ）が入力
される入力バッファ１８、１８も同様に、イネーブル信
号ＥＮがハイレベルの時、入力信号と同相の信号ＯＥ
Ｂ、ＣＥＢが出力される。入力バッファ１８、１８で
は、イネーブル信号ＥＮは、インバータゲートで反転さ
れた後、ＮＯＲゲートに入力されており、後段にインバ
ータゲートを備えて構成されている。
【００５２】グリッチキャンセラ１２、１２および２
０、２０も同等の構成を有している。以下では、グリッ
チキャンセラ１２、１２について説明する。入力される
信号ＣＡＢ０、ＣＡＢ１は、上下２系統の信号経路に分
割される。
【００５３】上段の信号経路において、信号ＣＡＢ０、
ＣＡＢ１は、ＮＯＲゲートＲ１の一方の入力端子に直接
入力されると共に、偶数段のインバータゲートを備える
遅延回路Ｄ１（遅延時間は、τＤ１）を介して他方の入
力端子にも入力される。このＮＯＲゲートＲ１は、ロー
レベル遷移する信号ＣＡＢ０、ＣＡＢ１に対して、遅延
回路Ｄ１の出力がローレベル遷移した後にハイレベルの
信号を出力する。すなわち、ローレベル遷移するコラム
アドレス信号ＣＡ０、ＣＡ１に対して、遅延時間τＤ１
のグリッチキャンセル期間の経過後にハイレベルの出力
信号を出力する。ローレベル遷移に対するグリッチキャ
ンセル効果を有している。
【００５４】下段の信号経路においては、ＮＯＲゲート
Ｒ３への入力の前段にインバータゲートが備えられてい
る。インバータゲートの出力端子から後段はＮＯＲゲー
トＲ１までの回路構成と同一であり、ＮＯＲゲートＲ３
には、インバータゲートの出力信号が、直接入力される
と共に、偶数段のインバータゲートを備える遅延回路Ｄ
３（遅延時間は、τＤ３）を介して入力される。このＮ
ＯＲゲートＲ３は、ハイレベル遷移する信号ＣＡＢ０、
ＣＡＢ１、すなわちハイレベル遷移するコラムアドレス
信号ＣＡ０、ＣＡ１に対して、遅延時間τＤ３のグリッ
チキャンセル期間の経過後にハイレベルの出力信号を出
力する。ハイレベル遷移に対するグリッチキャンセル効
果を有している。
【００５５】尚、ここでは、ローレベル遷移に対するグ
リッチキャンセル期間が遅延時間τＤ１に、ハイレベル
遷移に対するグリッチキャンセル期間が遅延時間τＤ３
に設定される場合を例に説明した。遅延時間τＤ１とτ
Ｄ３は、各々の信号遷移に対して適宜に設定することが
できる。
【００５６】上段の信号経路に戻り、ＮＯＲゲートＲ１
から出力されるハイレベル遷移した信号は、インバータ
ゲートで反転された後、ローレベル遷移の信号として、
ＮＯＲゲートＲ２に直列入力されると共に、奇数段のイ
ンバータゲートを備える遅延回路Ｄ２（遅延時間は、τ
Ｄ２）を介して入力される。このＮＯＲゲートＲ２は、
ローレベル遷移する信号と、遅延回路Ｄ２により遅延時
間τＤ２の後にハイレベル遷移する信号とにより、遅延
時間τＤ２のハイレベルのパルス信号を出力する。すな
わち、ローレベル遷移するコラムアドレス信号ＣＡ０、
ＣＡ１が入力される場合に、遅延時間τＤ１のグリッチ
キャンセル期間の経過後にハイレベルのパルス信号を出
力する。ここで、遅延回路Ｄ２とＮＯＲゲートＲ２と
は、ローレベル遷移の入力信号に対してハイレベルのパ
ルス信号を出力するロー入力ハイパルス発生回路を構成
している。
【００５７】下段の信号経路においては、ＮＯＲゲート
Ｒ３から出力されるハイレベル遷移した信号が、ＮＡＮ
ＤゲートＤ１に直列入力されると共に、奇数段のインバ
ータゲートを備える遅延回路Ｄ４（遅延時間は、τＤ
４）を介して入力される。このＮＡＮＤゲートＤ１は、
ハイレベル遷移する信号と、遅延回路Ｄ４により遅延時
間τＤ４の後にローレベル遷移する信号とにより、遅延
時間τＤ４のローレベルのパルス信号を出力する。従っ
て、後段のインバータゲートからはハイレベルのパルス
信号が出力される。すなわち、ハイレベル遷移するコラ
ムアドレス信号ＣＡ０、ＣＡ１が入力される場合に、遅
延時間τＤ３のグリッチキャンセル期間の経過後にハイ
レベルのパルス信号を出力する。ここで、遅延回路Ｄ
４、ＮＡＮＤゲートＤ１およびインバータゲートで、ハ
イレベル遷移の入力信号に対してハイレベルのパルス信
号を出力するハイ入力ハイパルス発生回路を構成してい
る。
【００５８】ローレベル遷移するコラムアドレス信号Ｃ
Ａ０、ＣＡ１に対して正のパルス信号が出力されるＮＯ
ＲゲートＲ２と、ハイレベル遷移するコラムアドレス信
号ＣＡ０、ＣＡ１に対して正のパルス信号が出力される
ＮＡＮＤゲートＤ１およびインバータゲートとは、ＮＯ
ＲゲートＲ４、Ｒ５で構成されるフリップフロップの各
々のＮＯＲゲートＲ４、Ｒ５に入力されると共に、ＮＯ
ＲゲートＲ６に入力される。
【００５９】従って、ハイレベルのパルス信号であるパ
ワーオンリセット信号ＰＯＲにより、フリップフロップ
の出力であるＮＯＲゲートＲ５の出力信号がローレベル
に初期化された後、フリップフロップの出力信号は、コ
ラムアドレス信号ＣＡ０、ＣＡ１のローレベル遷移に対
してハイレベルに、ハイレベル遷移に対してローレベル
に設定される。フリップフロップの出力信号から２段の
インバータゲートを介して出力される確定信号ＣＡＧ
０、ＣＡＧ１には、コラムアドレス信号ＣＡ０、ＣＡ１
とは逆相の信号レベルが出力される。
【００６０】ＮＯＲゲートＲ６には、ＮＯＲゲートＲ２
の出力信号と、ＮＡＮＤゲートＤ１およびインバータゲ
ートの出力信号とが入力されている。何れかの出力信号
がハイレベルのパルス信号を出力すれば、ＮＯＲゲート
Ｒ６の出力端子ｎ１には、ローレベルのパルス信号が出
力される。出力端子ｎ１はＮＯＲゲートＲ７に接続され
ているので、ＮＯＲゲートＲ７の他の入力端子がローレ
ベルの状態である活性化状態においては、ＮＯＲゲート
Ｒ７の出力にはハイレベルのパルス信号が出力される。
このハイレベルのパルス信号は２段のインバータゲート
を介してアドレス遷移信号ＡＴＤ０、ＡＴＤ１としてハ
イレベルのパルス信号を出力する。
【００６１】また、ＮＯＲゲートＲ６には、更にセンス
アンプ活性化信号ＳＡＥからの信号も入力されている。
センスアンプ活性化信号ＳＡＥは、奇数段のインバータ
ゲートを備える遅延回路Ｄ５（遅延時間は、τＤ５）を
介して論理反転されて、ロー入力ハイパルス発生回路に
入力されている。従って、センスアンプ活性化信号ＳＡ
Ｅがハイレベル遷移し、センスアンプが活性化されて遅
延時間τＤ５が経過した後、ハイレベルのパルス信号が
ＮＯＲゲートＲ６に入力される。このパルス入力によっ
てもアドレス遷移信号ＡＴＤ０、ＡＴＤ１がハイレベル
のパルス信号を出力する。
【００６２】コラム選択回路１６は通常のアドレスデコ
ーダである。図５では、確定信号ＣＡＧ０、ＣＡＧ１に
対するデコード回路を示している。（ＣＡＧ０、ＣＡＧ
１）の各論理レベルに対して、コラム選択信号ＣＬ０〜
ＣＬ３の何れか１つが選択される。すなわち、（ＣＡＧ
０、ＣＡＧ１）＝（０、０）に対してはＣＬ３、（ＣＡ
Ｇ０、ＣＡＧ１）＝（１、０）に対してはＣＬ０、（Ｃ
ＡＧ０、ＣＡＧ１）＝（０、１）に対してはＣＬ１、
（ＣＡＧ０、ＣＡＧ１）＝（１、１）に対してはＣＬ２
が選択される。確定信号ＣＡＧ０、ＣＡＧ１はコラムア
ドレス信号ＣＡ０、ＣＡ１とは逆相であるので、（ＣＡ
０、ＣＡ１）の各論理レベルに対しては、（ＣＡ０、Ｃ
Ａ１）＝（０、０）に対してはＣＬ２、（ＣＡ０、ＣＡ
１）＝（１、０）に対してはＣＬ１、（ＣＡ０、ＣＡ
１）＝（０、１）に対してはＣＬ０、（ＣＡ０、ＣＡ
１）＝（１、１）に対してはＣＬ３が選択されることと
なる。ここで、コラム選択回路１６には、アドレス遷移
信号ＡＴＤ０とＡＴＤ１との論理和信号がトリガ信号と
して入力されているので、デコードされたコラム選択信
号ＣＬ０〜ＣＬ３は、アドレス遷移信号ＡＴＤ０または
ＡＴＤ１のハイレベルのパルス信号に同期して選択され
る。
【００６３】外部命令ＥＸｎ（／ＯＥ、／ＣＥ）が入力
される入力バッファ１８、１８から出力される信号ＯＥ
Ｂ、ＣＥＢは、グリッチキャンセラ２０、２０に入力さ
れる。グリッチキャンセラ２０、２０から出力される確
定信号ＯＥＢＧ、ＣＥＢＧは、非活性化命令を判定する
外部命令判定回路２２に入力される。外部命令判定回路
２２には、ＮＡＮＤゲートおよびインバータゲートが直
列接続されて備えられており、入力される確定信号ＯＥ
ＢＧ、ＣＥＢＧの論理積演算が行なわれる。すなわち、
外部信号である／ＯＥと／ＣＥとが共にハイレベルの状
態のときを非活性化状態であると判定し、プリチャージ
信号ＰＲＥを出力する。プリチャージ信号ＰＲＥは、ワ
ード線非活性化回路２４（図３、参照）に入力されると
共に、グリッチキャンセラ１２、１２におけるＮＯＲゲ
ートＲ７に入力されて、非活性状態において、アドレス
遷移信号ＡＴＤ０、ＡＴＤ１をローレベルに固定し、コ
ラム選択信号ＣＬ０〜ＣＬ３を非選択に維持する
【００６４】更に、ＮＯＲゲートＲ７には、信号ＯＥＢ
が入力される。外部命令／ＯＥがハイレベル遷移し出力
禁止状態が指示されるタイミングに同期して、信号ＯＥ
Ｂもハイレベル遷移するので、グリッチノイズの除去後
にプリチャージ信号ＰＲＥが活性化されるタイミングま
で待つことなく、アドレス遷移信号ＡＴＤ０、ＡＴＤ１
をローレベルに固定し、コラム選択信号ＣＬ０〜ＣＬ３
を非選択に維持することができる。図５に示す具体例で
は、単独の外部命令／ＯＥによりコラム選択回路１６の
非活性化を制御することができるため、外部命令判定回
路２２Ａが不要な構成である。確定信号ＯＥＢが図３に
おけるコラム選択非活性化信号ＰＲＥ０に相当する信号
である。
【００６５】図５に示す具体例についての動作波形を図
６に示す。外部命令／ＣＥ、／ＯＥのローレベル遷移に
対して、入力バッファ１８、１８を介して信号ＣＥＢ、
ＯＥＢがローレベルに遷移する。信号ＣＥＢ、ＯＥＢが
入力されるグリッチキャンセラ２０、２０からは、遅延
時間τＤ１またはτＤ３の遅延の後にローレベル遷移し
た確定信号ＣＥＢＧ、ＯＥＢＧが出力される。確定信号
ＣＥＢＧ、ＯＥＢＧは、外部命令判定回路２２により論
理積演算を施され、プリチャージ信号ＰＲＥをローレベ
ルに遷移して活性状態となる。
【００６６】プリチャージ信号ＰＲＥがローレベル遷移
し、活性状態に移行したことに伴い、ワード線ＷＬが活
性化され、各メモリセルが各ビット線に接続されて、蓄
積電荷が読み出される。その後、センスアンプ活性化信
号ＳＡＥがハイレベル遷移してビット線対（ＢＬ０Ｚと
ＢＬ０Ｘ）、（ＢＬ１ＺとＢＬ１Ｘ）（但し、ビット線
対（ＢＬ１ＺとＢＬ１Ｘ）は不図示。）の差動増幅が開
始される。遅延時間τＤ５の後、ロー入力ハイパルス発
生回路により生成されるハイレベルのパルス信号によ
り、アドレス遷移信号ＡＴＤ０、ＡＴＤ１にハイレベル
のパルス信号が出力され、その時点でデコードされてい
るコラムアドレス信号（ＣＡ０はローレベル、ＣＡ１は
ハイレベル）に対応するコラム選択信号ＣＬ１がハイレ
ベルのパルス信号として選択される。ビット線対（ＢＬ
１ＺとＢＬ１Ｘ）がデータ線対（ＤＢと／ＤＢ）に接続
される。この時点では、ビット線対（ＢＬ０ＺとＢＬ０
Ｘ）はデータ線対（ＤＢと／ＤＢ）に非接続なので、ビ
ット線のディスターブ現象は発生しない。
【００６７】外部命令／ＯＥがハイレベル遷移して非活
性化の指示がされると同時にコラムアドレス信号ＣＡ
０、ＣＡ１が遷移するとする（ＣＡ０はハイレベル遷
移、ＣＡ１はローレベル遷移）。外部命令／ＯＥのハイ
レベル遷移を受けた入力バッファ１８からは、信号ＯＥ
Ｂがハイレベル遷移して出力される。同時に、アドレス
バッファ１０、１０から信号ＣＡＢ０がハイレベル遷移
し、ＣＡＢ１がローレベル遷移して出力される。信号Ｏ
ＥＢは、グリッチキャンセラ２０を介して、遅延時間τ
Ｄ１またはτＤ３の遅延の後にハイレベル遷移の確定信
号ＯＥＢＧとして出力される。確定信号ＯＥＢＧのハイ
レベル遷移に伴い、ワード線ＷＬが非活性化されてロー
レベルに遷移する。
【００６８】同時に、信号ＣＡＢ０、ＣＡＢ１もグリッ
チキャンセラ１２、１２に伝播される。そして、遅延時
間τＤ１またはτＤ３の時間経過の後にアドレス遷移が
検出され、ＮＯＲゲートＲ６の出力端子ｎ１にローレベ
ルのパルス信号が出力される。しかしながら、ＮＯＲゲ
ートＲ６の出力端子ｎ１にローレベルのパルス信号が出
力されるのに先立ち、アドレス遷移信号ＡＴＤ０、ＡＴ
Ｄ１を出力するＮＯＲゲートＲ７の入力端子に入力され
ている信号ＯＥＢがハイレベル遷移しているので、ＮＯ
ＲゲートＲ７の出力信号はローレベルに固定されてお
り、従って、アドレス遷移信号ＡＴＤ０、ＡＴＤ１はロ
ーレベルに固定され、アドレスの遷移に伴うコラム選択
信号ＣＬ０の選択が行なわれることはない。
【００６９】以上詳細に説明したとおり、本実施形態に
係る半導体記憶装置およびその制御方法では、外部制御
信号である外部命令ＥＸｎ（／ＣＥ、／ＯＥ）が、遅延
時間τＤ１またはτＤ３の経過によるグリッチノイズの
除去の結果、有効な信号であると確定される。これに先
立ち、入力バッファ１８から出力される信号ＯＥＢに基
づいて、コラム選択回路１６が非活性化される。これに
より、外部アドレス信号であるコラムアドレス信号ＣＡ
０、ＣＡ１の遷移に伴うコラム選択信号ＣＬ０の選択は
行なわれない。対応するコラムゲートＴ０ＺおよびＴ０
Ｘは導通せず、ビット線対（ＢＬ０ＺとＢＬ０Ｘ）とデ
ータ線対（ＤＢと／ＤＢ）とは接続されない。その後、
信号ＯＥＢのハイレベル遷移が／ＯＥのハイレベル遷移
であることが確定してプリチャージ信号ＰＲＥが活性化
され、ワード線ＷＬが非活性化される時点では、コラム
アドレス信号ＣＡ０、ＣＡ１に応じたビット線対（ＢＬ
０ＺとＢＬ０Ｘ）がデータ線対（ＤＢと／ＤＢ）に接続
されることはない。ワード線ＷＬの非活性時に、ビット
線対とデータ線対との接続によるビット線のディスター
ブ現象が発生することはなく、メモリセルへのデータ保
持特性が悪化することはない。
【００７０】また、コラムアドレス信号ＣＡ０、ＣＡ１
の確定に至る信号経路に伝播遅延を挿入して、ビット線
とデータ線との接続と、ワード線の非活性化との重なり
を防止する必要はなく、コラムアドレス信号ＣＡ０、Ｃ
Ａ１の遷移に応じて行われるアドレスアクセスに対する
アクセス時間が増大することはない。
【００７１】また、所定遅延時間であるτＤ１またはτ
Ｄ３の時間差だけ先行して、ビット線とデータ線との接
続制御を行なうことができる。コラムアドレス信号ＣＡ
０、ＣＡ１に信号伝播遅延を付加することなく、ワード
線ＷＬの非活性動作と、ビット線とデータ線との接続動
作との重なりを防止することができる。
【００７２】また、入力された信号ＯＥＢおよび信号Ｃ
ＡＢ０、ＣＡＢ１の信号遷移時のチャタリング等による
パルス状のグリッチノイズ発生期間は、信号遷移時から
所定時間であるので、このグリッチノイズ発生期間を所
定遅延時間である遅延時間τＤ１またはτＤ３として利
用することにより、ビット線とデータ線との接続制御
を、ワード線ＷＬの非活性化制御に対して先行させるこ
とができる。
【００７３】また、ワード線ＷＬの非活性化指示である
外部命令／ＯＥのハイレベル遷移以後に、コラムアドレ
ス信号ＣＡ０、ＣＡ１が遷移する際、信号遷移に対する
グリッチノイズを除去し、遷移した信号が有効なコラム
アドレス信号ＣＡ０、ＣＡ１の遷移であることが確定さ
れるのに先立ち、ビット線とデータ線との接続を禁止す
ることができる。コラムアドレス信号ＣＡ０、ＣＡ１の
遷移により異なるビット線が選択される前に、ビット線
とデータ線との接続を禁止することができる。
【００７４】また、プリチャージ信号ＰＲＥによりワー
ド線ＷＬが非活性化することに先行して、ビット線とデ
ータ線との接続を禁止することができるので、ワード線
ＷＬの非活性時にビット線とデータ線とが接続されるこ
とはない。
【００７５】尚、本発明は前記実施形態に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、本実施形態においては、蓄積電荷によりデータを記
憶するＤＲＡＭ等に代表されるメモリセル構造を例に説
明をしたが、本発明はこれに限定されるものではなく、
データアクセスの際、記憶されているデータ保持特性の
劣化を伴う構造のメモリセルを有する半導体記憶装置で
あれば、同様に適用することができる。
【００７６】
【発明の効果】本発明によれば、活性状態において、ア
ドレス信号の随時の遷移に応じて、対応するメモリセル
にデータアクセスするアドレスアクセス機能を有する半
導体記憶装置について、アクセス時間の遅れを伴うこと
なく、非活性化状態への移行動作とアドレス信号の遷移
によるデータアクセスとの重なりを防止して、メモリセ
ルにおけるデータ保持特性の悪化現象が発生することの
ない半導体記憶装置とその制御方法を提供することが可
能となる。
【図面の簡単な説明】
【図１】本発明の原理を説明する動作波形図である。
【図２】本発明の実施形態の半導体メモリを示す回路ブ
ロック図である。
【図３】本発明の実施形態におけるアドレスアクセスに
係る制御部分を示す回路ブロック図である。
【図４】実施形態におけるアドレスアクセスと外部命令
との干渉防止を示す動作波形図である。
【図５】実施形態の具体例におけるアドレスアクセスに
係る制御部分を示す回路図である。
【図６】具体例の動作を示す動作波形図である。
【図７】アドレスアクセスと外部命令との干渉を示す動
作波形図である。
【図８】従来技術のアドレスアクセスに係る制御部分を
示す回路ブロック図である。
【図９】従来技術におけるアドレスアクセスと外部命令
との干渉防止を示す動作波形図である。
【符号の説明】
１０ アドレスバッファ １２、２０ グリッチキャンセラ １３ アドレス遷移検出回路 １６ コラム選択回路 １８ 入力バッファ ２２、２２Ａ 外部命令判定回路 ＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１Ｚ、ＢＬ１Ｘビット線 ＣＬ０、Ｃｌ１、ＣＬｎ コラム選択信号 ＤＢ、／ＤＢ データ線 ＰＲＥ０ コラム選択非活性化信号 ＰＲＥ プリチャージ信号 Ｔ０Ｚ、Ｔ０Ｘ、Ｔ１Ｚ、Ｔ１Ｘコラムゲート ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 悟 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5M024 AA23 AA50 BB07 BB10 BB35 CC96 DD01 DD63 DD85 GG01 PP01 PP02 PP03 PP07

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 外部制御信号に基づくワード線の活性化
    により、複数のメモリセルが各々接続される複数のビッ
    ト線を、データ入出力線に接続する複数のコラム選択ス
    イッチと、 前記ワード線の活性状態において、外部アドレス信号の
    遷移ごとに、該外部アドレス信号に対応するコラム選択
    スイッチを選択するコラム選択部と、 外部制御端子に入力された信号の遷移が前記外部制御信
    号として有効であると確定された場合に、確定制御信号
    を出力する制御信号確定部と、 外部アドレス端子に入力された信号の遷移が前記外部ア
    ドレス信号として有効であると確定された場合に、確定
    アドレス信号を出力するアドレス確定部とを備え、 前記外部制御端子に入力された信号の遷移に基づき、前
    記コラム選択部が活性化制御されることを特徴とする半
    導体記憶装置。
  2. 【請求項２】 前記制御信号確定部および前記アドレス
    確定部は、前記外部制御端子および前記外部アドレス端
    子への入力信号の遷移から所定遅延時間の後に、前記確
    定制御信号および前記確定アドレス信号を出力すること
    を特徴とする請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記制御信号確定部または前記アドレス
    確定部のうち少なくとも何れか一方は、グリッチキャン
    セル回路であることを特徴とする請求項１に記載の半導
    体記憶装置。
  4. 【請求項４】 前記ワード線の非活性化を指示するため
    の前記外部制御信号が前記外部制御端子に入力された以
    後に、前記外部アドレス端子に入力されている前記外部
    アドレス信号が遷移する場合、前記コラム選択部への遷
    移した確定アドレス信号の伝播に先行して、前記外部制
    御端子に入力された前記外部制御信号の遷移に基づき、
    前記コラム選択部が非活性化されることを特徴とする請
    求項１に記載の半導体記憶装置。
  5. 【請求項５】 前記外部制御信号に基づき、前記ワード
    線の非活性化に先行して前記コラム選択部の非活性化が
    行なわれることを特徴とする請求項１に記載の半導体記
    憶装置。
  6. 【請求項６】 ワード線の活性状態において、 外部アドレス端子に入力された信号の遷移が、外部アド
    レス信号として有効であるか否かを確定するアドレス信
    号確定工程と、 外部制御端子に入力された信号の遷移が、外部制御信号
    として有効であるか否かを確定する制御信号確定工程
    と、 前記外部制御信号に基づきワード線を非活性化するワー
    ド線非活性化工程と、 前記外部制御端子に入力された信号の遷移に基づき、前
    記外部アドレス信号に対応するビット線とデータ入出力
    線との接続を禁止するコラム選択非活性工程とを有する
    ことを特徴とする半導体記憶装置の制御方法。
  7. 【請求項７】 前記アドレス信号確定工程および前記制
    御信号確定工程では、前記外部アドレス端子および前記
    外部制御端子への入力信号の遷移から所定遅延時間の後
    に、前記入力信号が、有効な外部アドレス信号および有
    効な外部制御信号であるか否かが確定されることを特徴
    とする請求項６に記載の半導体記憶装置の制御方法。
  8. 【請求項８】 前記アドレス信号確定工程または前記制
    御信号確定工程における信号の確定手続きのうち少なく
    とも何れか一方は、前記外部アドレス端子または前記外
    部制御端子への入力信号におけるグリッチノイズの除去
    手続きであることを特徴とする請求項６に記載の半導体
    記憶装置の制御方法。
  9. 【請求項９】 前記ワード線の非活性化を指示するため
    の前記外部制御信号が前記外部制御端子に入力された以
    後に、前記外部アドレス端子に入力されている前記外部
    アドレス信号が遷移する場合、前記アドレス信号確定工
    程により有効な前記外部アドレス信号であるとする確定
    手続きに先行して、前記コラム選択非活性工程により前
    記ビット線と前記データ入出力線との接続が禁止される
    ことを特徴とする請求項６に記載の半導体記憶装置の制
    御方法。
  10. 【請求項１０】 前記ワード線非活性化工程による前記
    ワード線の非活性化に先行して、前記コラム選択非活性
    工程により前記ビット線と前記データ入出力線との接続
    が禁止されることを特徴とする請求項６に記載の半導体
    記憶装置の制御方法。
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