JP2001236798A - 半導体記憶装置及びストレス電圧設定方法 - Google Patents

半導体記憶装置及びストレス電圧設定方法

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JP2001236798A
JP2001236798A JP2000041622A JP2000041622A JP2001236798A JP 2001236798 A JP2001236798 A JP 2001236798A JP 2000041622 A JP2000041622 A JP 2000041622A JP 2000041622 A JP2000041622 A JP 2000041622A JP 2001236798 A JP2001236798 A JP 2001236798A
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bit line
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bit
signal
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Koji Kato
好治 加藤
Satoru Kawamoto
悟 川本
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】 【課題】初期不良を確実にスクリーニングし得るバーイ
ン試験機能を備えながら、回路面積の増大を防止し得る
半導体記憶装置を提供する。 【解決手段】メモリセルアレイ内に配設されている一対
のダミーワード線DWL0,DWL1のいずれかを選択
すると、ダミーワード線DWL0,DWL1とビット線
BLZ,BLXとの間の容量結合によりビット線BL
Z,BLX間に微少電位差が生成される。微少電位差を
センスアンプ6で増幅することにより、ビット線BL
Z,BLXにストレス電圧が供給される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、バーイン試験機
能を備えた半導体記憶装置に関するものである。近年の
DRAMは益々微細化が進み、メモリセルを構成するセ
ル容量やセルトランジスタ及びそのメモリセルに接続さ
れるワード線やビット線等が極めて精緻な設計ルールで
設計されているため、その製造時において電気的欠陥が
発生し易く、その電気的欠陥に基づく初期不良が発生し
易い状況となっている。
【0002】そこで、初期不良を排除して、製品の信頼
性を確保するために、メモリセル領域内の素子及び配線
に通常使用時より高電圧を所定時間印加するバーイン試
験を行って不良品を排除することが必要である。
【0003】従来、バーイン試験はパッケージング後の
最終試験工程において、複数のワード線を順次アクセス
するファンクション動作を長時間かけて行っていた。し
かし、最近ではパッケージングされていないチップの状
態で顧客に出荷する場合が多くなっているため、ウェハ
ー試験工程内でバーイン試験を行うことが一般的に行わ
れるようになっている。
【0004】
【従来の技術】DRAM等のメモリデバイスでは、通常
動作時にはワード線が1本ずつ選択され、選択されたワ
ード線に接続された記憶セルのうち、選択されたコラム
に接続された記憶セルに対し、セル情報の読み出し動作
あるいは書き込み動作が行われる。
【0005】ウェハー試験工程内でのバーイン試験で
は、複数のワード線やビット線を一括して選択し、ワー
ド線及びビット線にストレス電圧を所定時間印加し続け
ることにより、バーイン試験に要する試験時間の短縮を
図っている。
【0006】従って、バーイン試験機能を備えたメモリ
デバイスでは、通常動作を行う機能に加えてバーイン試
験を行うための回路構成をあらかじめ搭載することが必
要であり、このようなバーイン試験機能回路について種
々の構成が提案されている。
【0007】特開平10−340598号公報では、バ
ーイン試験時に、テストモード検出信号に基づいて外部
から各ビット線にストレス電圧を供給するスイッチ回路
が開示されている。また、特開平4−232693号公
報にも同様な機能を備えたスイッチ回路が開示されてい
る。
【0008】このような構成では、バーイン試験機能回
路として、各ビット線毎にスイッチ回路を設ける必要が
あるとともに、そのスイッチ回路に制御信号を入力する
ための配線が必要となる。従って、バーイン試験機能回
路を搭載するために、回路面積が著しく増大する。
【0009】特開平11−86597号公報では、ビッ
ト線の電位を制御するスイッチ回路が各ビット線に接続
され、バーイン試験時には対となるビット線に電位差が
生じるようにスイッチ回路のいずれかを動作させ、その
状態でセンスアンプを活性化して同センスアンプから各
ビット線にストレス電圧を供給する構成が開示されてい
る。
【0010】このような構成でも、バーイン試験機能回
路として、各ビット線毎にスイッチ回路を設ける必要が
あるとともに、そのスイッチ回路に制御信号を入力する
ための配線が必要となる。従って、バーイン試験機能回
路を搭載するために、回路面積が著しく増大する。
【0011】また、特開平10−92197号公報で
は、バーイン制御信号によりセンスアンプを活性化し
て、そのセンスアンプから各ビット線にストレス電圧を
供給する構成が開示されている。
【0012】このような構成では、各ビット線毎にスイ
ッチ回路を設ける必要はないが、センスアンプの動作に
より対となるビット線に供給されるストレス電圧におい
て、いずれのビット線が高電位側となるかは、センスア
ンプが活性化された時点における各ビット線の電位に基
づいて決まり、制御不能である。
【0013】すると、対となるビット線間の短絡等はス
クリーニング可能であるが、隣接するコラムのビット線
間の短絡等のスクリーニングができない場合があるた
め、バーイン試験によるスクリーニングの信頼性が低下
する。
【0014】特開平6−223595号公報では、バー
イン試験時にはセルアレイ外の書き込みデコーダを全選
択とし、ライトアンプ等からストレス電圧を各ビット線
に供給する構成が開示されている。
【0015】また、前記特開平11−86597号公報
では、各コラムとデータバスとの間でセル情報の入出力
を行うI/O回路から各ビット線にストレス電圧を供給
する構成が開示されている。
【0016】このような構成では、通常の読み書き動作
に使用する書き込みデコーダ、あるいはI/O回路を利
用してストレス電圧の供給を行うため、バーイン試験機
能のためにセルアレイの回路面積が増大することはな
い。
【0017】しかし、バーイン試験時にストレス電圧を
ビット線に供給するライトアンプには全選択されたビッ
ト線が負荷として作用するため、通常の書き込み動作時
に比してライトアンプに作用する負荷が大きく異なる。
【0018】従って、バーイン試験時に各ビット線に十
分なストレス電圧を供給できないおそれがあり、バーイ
ン試験によるスクリーニングの信頼性が低下する。ま
た、上記構成では書き込みデコーダあるいはI/O回路
を全選択とするために、デコーダの入力数を例えば3入
力から4入力に増やす必要がある。すると、多数のデコ
ーダにおいて入力数を増加させると、論理ゲートを構成
する素子数が飛躍的に増大する。
【0019】この結果、セルアレイの回路面積は増大す
ることはないが、セルアレイの周辺回路において、回路
面積が増大する。
【0020】
【発明が解決しようとする課題】上記のように、バーイ
ン試験機能を備えた種々のメモリーデバイスが提案され
ているが、各ビット線に供給するストレス電圧を確実に
制御するためには、各ビット線毎に必要となるスイッチ
回路により、セルアレイの回路面積が増大するという問
題点がある。
【0021】また、セルアレイの回路面積を増大させる
ことなく、各ビット線に供給するストレス電圧を制御す
るためには、セルアレイの周辺回路の回路面積が増大す
るとともに、各ビット線に十分なストレス電圧を確実に
供給することができないという問題点がある。
【0022】この発明の目的は、初期不良を確実にスク
リーニングし得るバーイン試験機能を備えながら、回路
面積の増大を防止し得る半導体記憶装置を提供すること
にある。
【0023】
【課題を解決するための手段】図1に示す構成では、メ
モリセルアレイ内に配設されている一対のダミーワード
線のいずれかを選択すると、ダミーワード線とビット線
との間の容量結合によりビット線間に微少電位差が生成
される。そして、その微少電位差をセンスアンプで増幅
することにより、ビット線にストレス電圧が供給され
る。
【0024】図11に示す構成では、バーイン制御信号
に基づいて、ローカルイコライザからデータバス対に微
少電位差が出力され、その微少電位差が全ビット線対に
供給される。そして、その微少電位差をセンスアンプで
増幅することにより、ビット線にストレス電圧が供給さ
れる。
【0025】図13に示す構成では、バーイン制御信号
に基づいて、ワード線の一括選択に先立って、センスア
ンプとビット線対との間に介在される一対のビット線分
離スイッチのいずれか一方のみを導通させ、この状態で
ワード線を一括選択すると、センスアンプの出力ノード
間に微少電位差が生成される。そして、その微少電位差
をセンスアンプで増幅することにより、ビット線にスト
レス電圧が供給される。
【0026】図9に示すストレス電圧設定方法では、ダ
ミーワード線を選択して、ビット線対間に微少電位差が
生成され、次いでセンスアンプが活性化されて前記微少
電位差が増幅され、次いですべてのワード線が選択され
て、記憶セル及びビット線対間にストレス電圧が印加さ
れる。
【0027】図11に示すDRAMにおけるストレス電
圧設定方法では、データバス対に微少電位差が生成さ
れ、次いで前記データバス対がすべてのビット線対に接
続されて前記微少電位差が該ビット線対に供給され、次
いでセンスアンプが活性化されて前記微少電位差が増幅
され、次いですべてのワード線が選択されて、記憶セル
及びビット線対間にストレス電圧が印加される。
【0028】図17に示すストレス電圧設定方法では、
ビット線対とセンスアンプとの間に介在されるビット線
分離スイッチのいずれか一方のみが導通され、次いです
べてのワード線が選択されてビット線対に微少電位差が
生成され、次いで前記ビット線分離スイッチがすべて導
通され、次いでセンスアンプが活性化されて前記微少電
位差が増幅されて、記憶セル及びビット線対間にストレ
ス電圧が印加される。
【0029】
【発明の実施の形態】(第一の実施の形態)図1〜図1
0は、この発明を具体化したDRAMの第一の実施の形
態を示す。図1に示すように、メモリセルアレイ1内に
は多数のワード線WL0〜WLn及び多数のビット線対
BLZ,BLXが配設されている。
【0030】そして、図2に示すように、各ワード線W
L0〜WLnのうち、例えば偶数番目のワード線とビッ
ト線BLZとの間にそれぞれ記憶セルMCが接続される
とともに、奇数番目のワード線とビット線BLXとの間
にそれぞれ記憶セルMCが接続されている。
【0031】前記ワード線WL0〜WLnは、ワードデ
コーダ及びドライバ2に接続され、通常の書き込み動作
及び読み出し動作時には、そのワードデコーダ及びドラ
イバ2に入力されるアドレス信号Addに基づいて、い
ずれか一本のワード線が選択される。
【0032】前記メモリセルアレイ1内には、2本のダ
ミーワード線DWL0,DWL1が配設され、例えばダ
ミーワード線DWL0とビット線BLZとの間にダミー
セルDMCが接続されるとともに、ダミーワード線DW
L1とビット線BLXとの間にダミーセルDMCが接続
される。
【0033】前記ダミーセルDMCは、図2に示すよう
に、ダミーワード線DWL0,DWL1と、ビット線B
LZ,BLXとの間に接続される容量で構成されるか、
あるいは図3に示すように、前記記憶セルMCと同様に
セルトランジスタ4とセル容量5とから構成され、その
セル容量5を記憶セルMCのセル容量の1/2程度とし
て構成される。
【0034】前記ダミーワード線DWL0,DWL1
は、ダミーワードデコーダ及びドライバ3に接続され、
通常の書き込み動作及び読み出し動作時には、そのダミ
ーワードデコーダ及びドライバ3に入力されるアドレス
信号Addに基づいて、例えば偶数番目のワード線が選
択される時、ダミーワード線DWL1が選択され、奇数
番目のワード線が選択される時、ダミーワード線DWL
0が選択される。
【0035】このダミーワード線DWL0,DWL1
は、特開平7−201199号公報、あるいは特開平6
−84348号公報に開示されているように、通常の読
み出し動作時にワード線WL0〜WLnのいずれかが選
択される毎にいずれか一方が選択されて、ダミーワード
線DWL0〜DWLnとビット線BLZ,BLXとの間
の容量結合に基づいて、セル情報が読み出されるビット
線対の電位差を拡大することにより、読み出し動作の安
定化及びリフレッシュ動作のマージン確保を図るもので
ある。
【0036】前記各ビット線対BLZ,BLX間には、
センスアンプ6が接続され、そのセンスアンプ6はセン
スアンプ制御回路7から出力される活性化信号PSA,
NSAに基づいて活性化されて、ビット線対BLZ,B
LXの電位差を増幅する。
【0037】前記ワード線WL0〜WLnの選択動作を
制御するワード制御回路8には、外部からクロック信号
CLKが入力されるとともに、バーイン試験時にはバー
イン制御信号BIZが入力される。
【0038】そして、ワード制御回路8は、前記ワード
デコーダ及びドライバ2にクロック信号CLK1を出力
するとともに、ダミーワード制御回路9及び前記センス
アンプ制御回路7にクロック信号CLK2を出力する。
【0039】前記ワードデコーダ及びドライバ2には、
前記バーイン制御信号BIZも入力される。そして、ワ
ードデコーダ及びドライバ2は、通常動作時にはアドレ
ス信号Addとクロック信号CLK1に基づいて、ワー
ド線WL0〜WLnの中から一本ずつのワード線を選択
し、バーイン試験時には、バーイン制御信号BIZの入
力に基づいて、全ワード線WL0〜WLnを同時に選択
する。
【0040】前記ダミーワード制御回路9には、前記ク
ロック信号CLK2と、前記バーイン制御信号BIZ
と、選択信号SELが入力され、各入力信号に基づく出
力信号CLKD0,CLKD1をダミーワードデコーダ
及びドライバー3に出力する。
【0041】次に、前記各周辺回路の具体的構成を説明
する。図4に示すように、前記ワード制御回路8は、外
部から入力される前記クロック信号CLKを2段のイン
バータ回路10aを介して前記クロック信号CLK2と
して出力する。
【0042】前記クロック信号CLKは、NAND回路
11aに入力され、そのNAND回路11aにはバーイ
ン制御信号BIZがインバータ回路10bを介して入力
される。
【0043】また、前記クロック信号CLKは偶数段の
インバータ回路10cを介してNAND回路11bに入
力され、そのNAND回路11bには前記NAND回路
11aの出力信号が入力される。
【0044】前記NAND回路11cの出力信号は、2
段のインバータ回路10dを介して前記クロック信号C
LK1として出力される。このようなワード制御回路8
では、通常の書き込み動作時及び読み出し動作時にはL
レベルのバーイン制御信号BIZが入力される。する
と、NAND回路11bの出力信号はHレベルに固定さ
れるとともに、インバータ回路10bの出力信号はHレ
ベルとなるため、クロック信号CLKがNAND回路1
1a,11c及びインバータ回路10dを介してクロッ
ク信号CLK1として出力される。
【0045】また、クロック信号CLKが2段のインバ
ータ回路10aを介してクロック信号CLK2として出
力される。従って、クロック信号CLK1はクロック信
号CLK2より遅延した信号となる。
【0046】バーイン試験時には、Hレベルのバーイン
制御信号BIZが入力される。すると、NAND回路1
1aの出力信号はHレベルに固定され、クロック信号C
LKはインバータ回路10c、NAND回路11b,1
1c及びインバータ回路10dを経てクロック信号CL
K1として出力される。
【0047】従って、バーイン試験時には、クロック信
号CLK2に対するクロック信号CLK1の遅延時間
は、通常動作時より大きくなるように設定されている。
前記ダミーワード制御回路9を図5に示す。前記バーイ
ン制御信号BIZはNAND回路11e,11fに入力
され、前記選択信号SELがNAND回路11eに入力
されるとともに、インバータ回路10eを介してNAN
D回路11fに入力される。
【0048】前記NAND回路11eの出力信号は、N
AND回路11gに入力され、前記NAND回路11f
の出力信号は、NAND回路11hに入力される。そし
て、前記ワード制御回路8から出力されるクロック信号
CLK2がNAND回路11g,11hに入力される。
【0049】前記NAND回路11gの出力信号は、イ
ンバータ回路10fを介して出力信号CLKD0として
出力され、前記NAND回路11hの出力信号は、イン
バータ回路10gを介して出力信号CLKD1として出
力される。
【0050】このように構成されたダミーワード制御回
路9では、通常動作時にLレベルのバーイン制御信号B
IZが入力されると、NAND回路11e,11fの出
力信号はHレベルに固定されるため、出力信号CLKD
0,CLKD1は、クロック信号CLK2の反転にとも
なって反転する同相信号となる。
【0051】また、バーイン試験時にバーイン制御信号
BIZがHレベルとなると、NAND回路11e,11
fの出力信号は選択信号SELに基づいて相補信号とな
る。そして、出力信号CLKD0,CLKD1は、いず
れか一方がLレベルに固定されるとともに、他方がクロ
ック信号CLK2と同相の信号となる。
【0052】図6にダミーワードデコーダ及びドライバ
3を示す。前記ダミーワード制御回路9の出力信号CL
KD0は、NAND回路11iに入力され、ダミーワー
ド制御回路9の出力信号CLKD1は、NAND回路1
1jに入力される。
【0053】また、NAND回路11iにはアドレス判
定信号acが入力され、NAND回路11jにはアドレ
ス判定信号acバーが入力される。アドレス判定信号a
c,acバーは、通常動作時には相補信号であり、例え
ば偶数番目のワード線が選択される時、アドレス判定信
号acがHレベルとなり、奇数番目のワード線が選択さ
れる時、アドレス判定信号acバーがHレベルとなる。
【0054】また、バーイン試験時にはアドレス判定信
号ac,acバーはともにHレベルとなる。前記NAN
D回路11i,11jの出力信号は、インバータ回路1
0h,10iを介して、前記ダミーワード線DWL0,
DWL1を選択するためのダミーワード線選択信号SD
WL0,SDWL1として出力される。
【0055】このように構成されたダミーワードデコー
ダ及びドライバ3は、通常動作時には、選択されるワー
ド線のアドレスに基づき、入力信号CLKD0,CLK
D1の反転にともなってダミーワード線選択信号SDW
L0,SDWL1のいずれかが反転する。
【0056】また、バーイン試験時には、入力信号CL
KD0,CLKD1のいずれかの反転にともなって、ダ
ミーワード線選択信号SDWL0,SDWL1のいずれ
かが反転する。
【0057】図7は、センスアンプ制御回路7を示す。
前記ワード制御回路8から出力されるクロック信号CL
K2は、遅延回路12に入力され、その遅延回路12は
クロック信号CLK2を所定時間遅延させたセンスアン
プ活性化信号SAEを出力する。
【0058】PチャネルMOSトランジスタTr1及びN
チャネルMOSトランジスタTr2〜Tr4は高電位側電源
PPS1と低電位側電源PPS2との間で直列に接続さ
れている。そして、トランジスタTr1のゲートには前記
センスアンプ活性化信号SAEがインバータ回路11j
を介して入力され、トランジスタTr4のゲートにはセン
スアンプ活性化信号SAEが入力される。
【0059】また、前記トランジスタTr2,Tr3のゲー
トには、イコライズ信号EQが入力される。そして、ト
ランジスタTr1,Tr2のドレインから前記センスアンプ
6の高電位側電源PSAが出力され、前記トランジスタ
Tr4のドレインから低電位側電源NSAが出力される。
また、トランジスタTr2,Tr3の接続点からプリチャー
ジ電圧EQPPSが出力される。
【0060】前記電源PPS1,PPS2には、バーイ
ン試験時には通常動作時より大きな電位差となる電源電
圧が供給される。このように構成されたセンスアンプ制
御回路7では、センスアンプ活性化信号SAEがHレベ
ルとなると、トランジスタTr1,Tr4がオンされる。こ
の時イコライズ信号EQはLレベルに維持される。
【0061】すると、PSAとして高電位側電源PPS
1が出力され、NSAとし低電位側電源PPS2が出力
されて、センスアンプ6が活性化される。一方、センス
アンプ活性化信号SAEがLレベルとなると、トランジ
スタTr1,Tr4がオフされる。このとき、イコライズ信
号EQはHレベルとなってトランジスタTr2,Tr3がオ
ンされる。すると、プリチャージ電圧EQPPSとして
電源PPS1,PPS2の中間レベルが出力される。
【0062】前記遅延回路12の遅延時間は、通常動作
時において、ワード線が選択された後、所定時間後にセ
ンスアンプ6が活性化されるように設定されている。図
8は、ワードデコーダ及びドライバ2を示す。プリデコ
ーダ13にはアドレス信号Addが入力されるととも
に、バーイン制御信号BIZが入力される。前記プリデ
コーダ13から出力されるプリデコード信号は、メイン
デコーダ14を構成する多数のNAND回路に入力さ
れ、各NAND回路には前記ワード制御回路8から出力
されるクロック信号CLK1が入力される。
【0063】前記メインデコーダ14を構成する各NA
ND回路の出力信号は、ドライバ15を構成するインバ
ータ回路を介して前記ワード線WL0〜WLnを選択す
るためのワード線選択信号SWL0〜SWLnとして出
力される。
【0064】このように構成されたワードデコーダ及び
ドライバ2では、通常動作時にはアドレス信号Addが
入力されている状態でクロック信号CLK1が立ち上が
ると、アドレス信号Addに基づいて、ワード線選択信
号SWL0〜SWLnのいずれか1つをHレベルとす
る。
【0065】また、バーイン試験時にバーイン制御信号
BIZがHレベルとなると、プリデコーダ13から出力
されるプリデコード信号はすべてHレベルとなり、クロ
ック信号CLK1の立ち上がりに基づいて、ワード線選
択信号SWL0〜SWLnがすべてHレベルとなり、す
べてのワード線WL0〜WLnが選択されるようになっ
ている。
【0066】なお、バーイン試験時にワードデコーダ及
びドライバ2に入力されるクロック信号CLK1は、通
常動作時より遅れて入力され、ダミーワード線DWL
0,DWL1のいずれかが選択され、次いでセンスアン
プ6が活性化された後に、全ワード線WL0〜WLnが
一括して選択されるようになっている。
【0067】次に、上記のように構成されたDRAMの
動作を説明する。図9に示すように、バーイン試験時に
は、外部からHレベルのバーイン制御信号BIZが入力
される。この状態で、Lレベルの選択信号SELが入力
されると、クロック信号CLK2に基づいてダミーワー
ド線選択信号SDWL0がHレベル及びLレベルを交互
に繰り返す状態となり、ダミーワード線選択信号SDW
L1はLレベルに固定される。
【0068】すると、クロック信号CLK2の立ち上が
りに基づいてダミーワード線DWL0が選択され、ダミ
ーワード線DWL0と容量結合されているビット線BL
Zの電位が上昇して、ビット線BLZ,BLX間に微少
電位差が生成される。
【0069】ダミーワード線DWL0が選択された後、
センスアンプ制御回路7においてセンスアンプ活性化信
号SAEがHレベルとなって、センスアンプ6が活性化
され、ビット線BLZ,BLXの微少電位差が電源PP
S1,PPS2のレベルまで拡大される。
【0070】次いで、ワード制御回路8から出力される
クロック信号CLK1に基づいて、ワードデコーダ及び
ドライバ2により、ワード線WL0〜WLnが全選択さ
れる。この状態では、ワード線WL0〜WLnとビット
線BLXとの間及びビット線BLZ,BLX間にストレ
ス電圧が印加される。
【0071】クロック信号CLK2がLレベルに立ち下
がると、ダミーワード線DWL0の選択が終了するとと
もに、センスアンプ6が不活性化され、センスアンプ制
御回路7の動作によりビット線BLZ,BLXが電源P
PS1,PPS2の中間レベルにプリチャージされる。
【0072】そして、選択信号SELがLレベルに維持
されている間は、ダミーワード線DWL0が繰り返し選
択されて、上記動作が繰り返される。選択信号SELが
所定時間Lレベルに維持された後、選択信号SELがH
レベルに切り換えられると、クロック信号CLK2に基
づいてダミーワード線選択信号SDWL1がHレベル及
びLレベルを交互に繰り返す状態となり、ダミーワード
線選択信号SDWL0はLレベルに固定される。
【0073】すると、クロック信号CLK2の立ち上が
りに基づいてダミーワード線DWL1が選択され、ダミ
ーワード線DWL1と容量結合されているビット線BL
Xの電位が上昇する。
【0074】ダミーワード線DWL1が選択された後、
センスアンプ活性化信号SAEがHレベルとなって、セ
ンスアンプ6が活性化され、ビット線BLX,BLZの
微少電位差が電源PPS1,PPS2のレベルまで拡大
される。
【0075】次いで、ワード制御回路8から出力される
クロック信号CLK1に基づいて、ワードデコーダ及び
ドライバ2により、ワード線WL0〜WLnが全選択さ
れる。この状態では、ワード線WL0〜WLnとビット
線BLZとの間及びビット線BLZ,BLX間にストレ
ス電圧が印加される。
【0076】クロック信号CLK2がLレベルに立ち下
がると、ダミーワード線DWL1の選択が終了するとと
もに、センスアンプ6が不活性化され、センスアンプ制
御回路7の動作によりビット線BLZ,BLXが電源P
PS1,PPS2の中間レベルにプリチャージされる。
【0077】そして、選択信号SELがHレベルに維持
されている間は、ダミーワード線DWL1が繰り返し選
択されて、上記動作が繰り返される。また、図10に示
すように、通常の読み出し動作時には、Lレベルのバー
イン制御信号BIZが入力される。すると、ダミーワー
ド制御回路9の出力信号CLKD0,CLKD1は同相
の信号となり、アドレス判定信号ac,acバーに基づ
いてダミーワード線DWL0,DWL1のいずれかが選
択される。
【0078】また、クロック信号CLKとアドレス信号
Addに基づいて、前記ダミーワード線DWL0,DW
L1の選択とほぼ同時にワード線WL0〜WLnのいず
れか1本が選択される。
【0079】そして、選択された記憶セルMCからビッ
ト線BLZ,BLXのいずれかにセル情報が読み出され
るとともに、ダミーセルの結合容量によりビット線BL
Z,BLXの電位差が拡大される。
【0080】次いで、遅延回路12の出力信号SAEに
基づいてセンスアンプ6が活性化され、ビット線BL
Z,BLXに読み出されたセル情報が増幅されて、出力
される。
【0081】上記のようなDRAMでは、次に示す作用
効果を得ることができる。 (1)バーイン制御信号BIZとクロック信号CLKを
供給し、バーイン試験を行うためのストレス電圧をセン
スアンプ6に供給することにより、バーイン試験を行う
ことができる。
【0082】(2)バーイン試験時には、選択信号SE
LをHレベルからLレベルに切り換えて、ダミーワード
線DWL0,DWL1の選択を切り換えることにより、
対を成すビット線BLZ,BLXのいずれを高電位側と
するかを、任意に選択することができるので、バーイン
試験を行うことにより信頼性の高いスクリーニングを行
うことができる。
【0083】(3)各ビット線BLZ,BLXの近傍に
ストレス電圧を供給するためのスイッチ回路及びそのス
イッチ回路を制御するための信号配線を設ける必要がな
いので、メモリセルアレイ1の回路面積の縮小を図るこ
とができる。
【0084】(4)各ビット線対BLZ,BLXに供給
するストレス電圧は、各ビット線対BLZ,BLX間に
配設されるセンスアンプ6から供給することができるの
で、各ビット線対BLZ,BLXに安定したストレス電
圧を供給して、バーイン試験の信頼性を向上させること
ができる。
【0085】(5)各ビット線対BLZ,BLXにスト
レス電圧を供給するために、コラムデコーダの入力ゲー
トを増加させる必要がないので、コラムデコーダの回路
面積の増大を防止することができる。
【0086】(6)従来のDRAMの周辺回路に比し
て、ワード制御回路8にはバーイン制御信号BIZを入
力するための入力ゲート及びクロック信号CLK1を遅
延させるための遅延回路10cを設ける必要があり、ダ
ミーワード制御回路9にはバーイン制御信号BIZ及び
選択信号SELの入力ゲートが必要となるが、その回路
面積の増大は僅かであり、チップ全体の回路面積を確実
に縮小することができる。
【0087】なお、上記実施の形態では、ダミーワード
線を選択して、ビット線BLZ,BLXに微少電位差を
生成したが、ダミーワード線以外のワード線を選択し、
そのワード線に接続されている記憶セルのセル情報に基
づいて、ビット線BLZ,BLXに微少電位差を生成す
るようにしてもよい。 (第二の実施の形態)図11は、第二の実施の形態を示
す。この実施の形態のメモリセルアレイ1は、前記第一
の実施の形態と同様な構成であり、ダミーワード線の有
無は本実施の形態に影響しないので、その説明を省略す
る。
【0088】また、通常動作時にはアドレス信号に基づ
いていずれか一本のワード線を選択し、バーイン試験時
にはバーイン制御信号BIZに基づいて、全ワード線W
L0〜WLnを同時に一括して選択するように動作する
ワード選択のための周辺回路は、前記第一の実施の形態
と同様であるため、その説明を省略する。
【0089】センスアンプ制御回路7は、第一の実施の
形態と同様な構成であり、入力されるクロック信号CL
K2は、第一の実施の形態のワード制御回路8で生成さ
れるクロック信号CLK2が常時入力されるものとす
る。
【0090】多数のビット線対BLZ,BLXは、コラ
ムデコーダ16の出力信号CLで開閉されるスイッチ回
路17を介してローカルデータバスLDBZ,LDBX
にそれぞれ接続される。前記ローカルデータバスLDB
Z,LDBXは、複数対設けられ、各ビット線対BL
Z,BLXはいずれかのローカルデータバスLDBZ,
LDBXに接続される。なお、図11においては、1対
のローカルデータバスLDBZ,LDBXのみ記載す
る。
【0091】前記コラムデコーダ16には、アドレス信
号Add及びバーイン制御信号BIZが入力される。こ
のコラムデコーダ16は、図8に示す前記第一の実施の
形態のワードデコーダ及びドライバ2のドライバ15を
省略した構成に相当する。
【0092】そして、通常動作時にはアドレス信号Ad
dに基づいていずれかのビット線対BLZ,BLXがロ
ーカルデータバスLDBZ,LDBXに接続され、バー
イン試験時には、Hレベルのバーイン制御信号BIZが
入力されることにより、全ビット線対BLZ,BLXが
ローカルデータバスLDBZ,LDBXに同時に接続さ
れる。
【0093】前記ローカルデータバスLDBZ,LDB
Xには高抵抗を介して電源PPS3が供給されるととも
に、ローカルイコライザ18の出力信号LEQZ,LE
QXにより開閉されるスイッチ回路19を介して電源P
PS4に接続されている。
【0094】前記電源PPS4は、電源PPS3より高
電位として設定されるとともに、通常の読み出し動作に
先立ってローカルデータバスLDBZ,LDBXをプリ
チャージする電位である。
【0095】前記ローカルイコライザ18には、イコラ
イズ信号LDBEQと、バーイン制御信号BIZと、選
択信号SELが入力される。このローカルイコライザ1
8は、図5に示す前記第一の実施の形態のダミーワード
制御回路9のクロック信号CLK2に代えて、イコライ
ズ信号LDBEQを入力した構成と同等である。
【0096】そして、通常動作時において、Lレベルの
バーイン制御信号BIZが入力された状態で、Hレベル
のイコライズ信号LDBEQが入力されると、出力信号
LEQZ,LEQXがともにHレベルとなってスイッチ
回路19が導通し、ローカルデータバスLDBZ,LD
BXが電源PPS4レベルにプリチャージされる。
【0097】一方、バーイン試験時にHレベルのバーイ
ン制御信号BIZが入力されると、出力信号LEQZ,
LEQXのいずれか一方がHレベル、他方がLレベルと
なり、スイッチ回路19の一方のみが導通する。そし
て、いずれのスイッチ回路19を導通させるかは選択信
号SELをHレベルとするかLレベルとするかにより選
択可能である。
【0098】このようにして、スイッチ回路19のいず
れかが導通すると、ローカルデータバスLDBZ,LD
BX間には、電源PPS4と同PPS3の電位差にほぼ
等しい微少電位差が生じる。
【0099】前記ローカルデータバスLDBZ,LDB
Xは、ローカルデコーダ20の出力信号LSWで開閉さ
れるスイッチ回路21を介してグローバルデータバスG
DBZ,GDBXに接続される。
【0100】前記ローカルデコーダ20には、アドレス
信号Add及びバーイン制御信号BIZが入力され、通
常動作時に入力されたアドレス信号Addに基づいて、
ローカルデータバスLDBZ,LDBXのいずれかの対
がグローバルデータバスGDBZ,GDBXに接続され
る。
【0101】また、バーイン試験時にHレベルのバーイ
ン制御信号BIZが入力されると、スイッチ回路21が
活性化されて、ローカルデータバスLDBZ,LDBX
と、グローバルデータバスGDBZ,GDBXとが接続
される。
【0102】前記グローバルデータバスGDBZ,GD
BXは、グローバルイコライザ22の出力信号GEQ
Z,GEQXに基づいて開閉されるスイッチ回路23を
介して電源PPS6に接続されるとともに、高抵抗を介
して電源PPS5に接続される。
【0103】前記グローバルイコライザ22には、イコ
ライズ信号GDBEQ及びバーイン制御信号BIZが入
力される。このグローバルイコライザ22は、図5に示
す前記第一の実施の形態野ダミーワード制御回路9のク
ロック信号CLK2に代えて、イコライズ信号GDBE
Qを入力し、選択信号SELに基づくNAND回路11
e,11fの入力信号をHレベルに固定した構成と同等
である。
【0104】そして、通常動作時に例えばイコライズ信
号GDBEQがHレベルとなると、出力信号GEQZ,
GEQXがともにHレベルとなって、グローバルデータ
バスGDBZ,GDBXが電源PPS6レベルにプリチ
ャージされる。
【0105】バーイン試験時に、バーイン制御信号BI
ZがHレベルとなると、出力信号GEQZ,GEQXが
ともにLレベルとなってスイッチ回路23が不活性化さ
れ、グローバルデータバスGDBZ,GDBXへの電源
PPS6の供給が遮断される。
【0106】前記グローバルデータバスGDBZ,GD
BXには、ライトアンプ24b及びリードアンプ24a
が接続される。次に、上記のように構成されたDRAM
の動作を説明する。
【0107】バーイン試験時には、Hレベルのバーイン
制御信号BIZに基づいて、ローカルイコライザ18に
よりローカルデータバスLDBZ,LDBX間には、電
源PPS4と同PPS3の電位差にほぼ等しい微少電位
差が生成される。
【0108】このとき、グローバルイコライザ22によ
りスイッチ回路23が不活性化されるので、ローカルデ
ータバスLDBZ,LDBXに対するグローバルデータ
バスGDBZ,GDBXの干渉が防止される。
【0109】また、コラムデコーダ16により、全ビッ
ト線対BLZ,BLXが選択されてローカルデータバス
LDBZ,LDBXに接続される。すると、ローカルデ
ータバスLDBZ,LDBXの微少電位差が各ビット線
対BLZ,BLXに供給される。
【0110】そして、この状態でセンスアンプ6が活性
化されるとともに、全ワード線WL0〜WLnが同時に
一括して選択されて、バーイン試験が行われる。また、
選択信号SELにより、ビット線BLZ,BLXのいず
れの側を高電位側とするかも選択可能である。
【0111】通常の読み出し動作時には、アドレス信号
Addに基づいて特定のコラムが選択され、ワード線で
選択された記憶セルMCからビット線対BLZ,BLX
に読み出されたセル情報がセンスアンプ6で増幅され、
ローカルデータバスLDBZ,LDBX及びグローバル
データバスGDBZ,GDBXを介してリードアンプ2
4aに入力される。そして、リードアンプ24aで増幅
された読み出しデータが外部へ出力される。
【0112】通常の書き込み動作時には、外部から入力
される書き込みデータが、ライトアンプ24からグロー
バルデータバスGDBZ,GDBX及びローカルデータ
バスLDBZ,LDBXを経て、アドレス信号Addで
選択されたコラムのビット線対BLZ,BLXに入力さ
れる。
【0113】そして、ビット線対BLZ,BLXに入力
された書き込みデータは、センスアンプ6で増幅され、
ワード線で選択された記憶セルMCに書き込まれる。こ
の実施の形態のDRAMでは、次に示す作用効果を得る
ことができる。
【0114】(1)バーイン制御信号BIZとクロック
信号CLKを供給し、バーイン試験を行うためのストレ
ス電圧をセンスアンプ6に供給することにより、バーイ
ン試験を行うことができる。
【0115】(2)バーイン試験時には、選択信号SE
LをHレベルからLレベルに切り換えることにより、対
を成すビット線BLZ,BLXのいずれを高電位側とす
るかを、任意に選択することができるので、バーイン試
験を行うことにより信頼性の高いスクリーニングを行う
ことができる。
【0116】(3)各ビット線BLZ,BLXの近傍に
ストレス電圧を供給するためのスイッチ回路及びそのス
イッチ回路を制御するための信号配線を設ける必要がな
いので、メモリセルアレイ1の回路面積の縮小を図るこ
とができる。
【0117】(4)各ビット線対BLZ,BLXに供給
するストレス電圧は、各ビット線対BLZ,BLX間に
配設されるセンスアンプ6から供給することができるの
で、各ビット線対BLZ,BLXに安定したストレス電
圧を供給して、バーイン試験の信頼性を向上させること
ができる。
【0118】(5)各ビット線対BLZ,BLXにスト
レス電圧を供給するために、コラムデコーダ16の入力
ゲートを増加させる必要があるが、コラムデコーダ16
の回路面積の増大は、メモリセルアレイ1の回路面積の
縮小効果に比べて十分に小さい。従って、チップ全体の
回路面積を縮小することができる。 (第三の実施の形態)図12は、第三の実施の形態を示
す。この実施の形態は、バーイン試験時にローカルデー
タバスLDBZ,LDBXに所定の電位差を生成する動
作を、ローカルイコライザに代えてグローバルイコライ
ザで行うようにしたものである。
【0119】コラムデコーダ16は、前記第二の実施の
形態と同様な構成である。ローカルイコライザ25は、
前記第二の実施の形態のグローバルイコライザ22と同
様な構成であり、イコライズ信号LDBEQとバーイン
制御信号BIZが入力される。
【0120】そして、通常動作時には、イコライズ信号
LDBEQに基づいてローカルデータバスLDBZ,L
DBXをプリチャージする機能と、バーイン試験時に
は、Hレベルのバーイン制御信号BIZに基づいてスイ
ッチ回路19を不活性化して、ローカルデータバスLD
BZ,LDBXへの電源PPS4の供給を遮断する機能
とを備える。
【0121】ローカルデコーダ26は、アドレス信号A
ddに基づいて複数対のローカルデータバスLDBZ,
LDBXの中からいずれかを選択してグローバルデータ
バスGDBZ,GDBXに接続する機能と、バーイン制
御信号BIZの入力に基づいて、すべてのローカルデー
タバスLDBZ,LDBXを選択して、グローバルデー
タバスGDBZ,GDBXに接続する機能とを備える。
【0122】グローバルイコライザ27は、前記第二の
実施の形態のローカルイコライザ18と同様な構成であ
り、イコライズ信号GBDEQに基づいてグローバルデ
ータバスGDBZ,GDBXを電源PPS6にプリチャ
ージする機能と、バーイン制御信号BIZ及び選択信号
SELに基づいて、グローバルデータバスGDBZ,G
DBXの一方を電源PPS6レベルとし、他方を電源P
PS5レベルとする機能を備える。
【0123】このような構成により、バーイン試験時に
は、Hレベルのバーイン制御信号BIZに基づいて、グ
ローバルイコライザ27によりグローバルデータバスG
DBZ,GDBX間には、電源PPS6と同PPS5の
電位差にほぼ等しい微少電位差が生成される。
【0124】また、ローカルデコーダ26により、すべ
てのローカルデータバスLDBZ,LDBXが選択され
てグローバルデータバスGDBZ,GDBXに接続さ
れ、コラムデコーダ16により、全ビット線対BLZ,
BLXが選択されてローカルデータバスLDBZ,LD
BXに接続される。
【0125】すると、グローバルデータバスGDBZ,
GDBXの微少電位差が各ビット線対BLZ,BLXに
供給される。そして、この状態でセンスアンプ6が活性
化されるとともに、全ワード線WL0〜WLnが同時に
一括して選択されて、バーイン試験が行われる。また、
選択信号SELにより、ビット線BLZ,BLXのいず
れの側を高電位側とするかも選択可能である。
【0126】通常の書き込み動作及び読み出し動作は、
前記第二の実施の形態と同様に行われる。この実施の形
態では、第二の実施の形態と同様な作用効果を得ること
ができるとともに、ローカルイコライザ25より数の少
ないグローバルイコライザ27に、バーイン制御信号B
IZ及び選択信号SELの入力ゲートを設ければよいの
で、第二の実施の形態に比して、周辺回路の回路面積を
さらに縮小することができる。 (第四の実施の形態)図13〜図17は、第四の実施の
形態を示す。この実施の形態は、図13に示すように、
ビット線BLZ,BLXとセンスアンプ6との間にビッ
ト線分離スイッチ31a,31bを介在させたDRAM
を示すものあり、詳しくは例えば特開平11−2328
71号公報に開示されている。
【0127】上記DRAMの読み出し動作の概略を説明
すると、例えばワード線WL0が選択されるときは、ビ
ット線分離スイッチ31aのみが導通して、セル情報が
ビット線BLZからセンスアンプ6に入力され、その状
態でセンスアンプ6が活性化される。
【0128】そして、セル情報に基づいてセンスアンプ
6の出力ノードBLZSA,BLXSAの電位差が増幅
され、そのセル情報がコラムゲート32a,32bを介
してデータバスDBZ,DBXに出力される。
【0129】次いで、ビット線分離スイッチ31bが導
通されて、ビット線BLZ,BLXが相補レベルとな
り、センスアンプ6が不活性状態となった後に、イコラ
イズ信号φBRでイコライズスイッチ37が活性化さ
れ、ビット線BLZ,BLXが同一レベルすなわちセン
スアンプ6に供給される電源PSA,NSAの中間レベ
ルにリセットされる。
【0130】この実施の形態は、ビット線分離スイッチ
31a,31bを活性化させる制御信号φBT1,φB
T2のタイミングを制御することにより、バーイン試験
時にセンスアンプ6からビット線BLZ,BLXに任意
のストレス電圧を供給可能とするものである。
【0131】図14及び図15に前記ビット線分離スイ
ッチ31a,31bの動作を制御する第一及び第二の制
御回路を示す。図14に示す第一の制御回路において、
リセット信号PORは、NOR回路33aに入力され、
そのNOR回路33aの出力信号は、NOR回路33b
に入力され、そのNOR回路33bの出力信号はNOR
回路33aに入力される。
【0132】このリセット信号PORは、電源投入時に
所定時間に限りHレベルとなる信号である。従って、N
OR回路33a,33bは、電源投入時にはNOR回路
33aの出力端子であるノードN4をLレベルにリセッ
トするとともに、NOR回路33bの出力端子であるノ
ードN3をHレベルにリセットするラッチ回路として動
作する。
【0133】バーイン制御信号BIZは、NOR回路3
3cに入力され、そのNOR回路33cの出力信号はN
AND回路34aに入力される。また、前記NAND回
路34aの出力信号は前記NOR回路33cに入力され
る。
【0134】前記NAND回路34aの出力端子である
ノードN1は、NチャネルMOSトランジスタTrnを介
して電源Vssに接続され、そのトランジスタ36のゲー
トには前記リセット信号PORが入力される。
【0135】従って、電源投入時にはノードN1はLレ
ベルにリセットされる。また、Hレベルのバーイン制御
信号BIZが入力されると、前記NOR回路33c及び
NAND回路34aは、ノードN1をHレベルにラッチ
する。
【0136】クロック信号CLKは、遅延回路35aを
介してNAND回路34bに入力される。また、遅延回
路35aの出力信号(ノードN2)は遅延回路35bを
介して前記NAND回路34aに入力される。
【0137】前記遅延回路35aは、入力信号を所定時
間遅延させた同相信号を出力し、前記遅延回路35bは
入力信号を所定時間遅延させ、かつ反転させた逆相信号
を出力する。
【0138】センスアンプ活性化信号SAEは、遅延回
路35cを介して前記NOR回路33bに入力される。
前記遅延回路35cは、入力信号を所定時間遅延させた
同相信号を出力する。
【0139】そして、前記ノードN1,N2,N3がN
AND回路34bに入力され、そのNAND回路34b
からクロック信号CLK3が出力される。上記のように
構成された第一の制御回路では、電源投入時には、ノー
ドN1がLレベルとなり、ノードN2は不定となり、ノ
ードN3はHレベルとなるため、クロック信号CLK3
はHレベルとなる。
【0140】通常動作時には、Lレベルのバーイン制御
信号BIZが入力され、NOR回路33cの出力信号は
Hレベルとなる。この状態で、クロック信号CLKがH
レベルに立ち上がると、遅延回路35aによりノードN
2が所定時間後にHレベルとなる。
【0141】さらに、ノードN2の立ち上がりから所定
時間後に、遅延回路35bの出力信号が立ち下がり、ノ
ードN1がHレベルに立ち上がる。すると、図16に示
すように、クロック信号CLKの立ち上がりから所定時
間後、すなわちクロック信号CLKの立ち上がりに基づ
いてワード線WLが選択された後にクロック信号CLK
3が立ち下がる。
【0142】次いで、センスアンプ活性化信号SAEが
Hレベルに立ち上がると、遅延回路35cの出力信号が
所定時間後にHレベルとなり、ノードN3がLレベルと
なる。すると、クロック信号CLK3はHレベルに復帰
する。
【0143】従って、図16に示すように、センスアン
プ活性化信号SAEがHレベルに立ち上がってセンスア
ンプ6が活性化され、同センスアンプ6の出力ノードB
LZSA,BLXSAの電位差が拡大された後、クロッ
ク信号CLK3がHレベルに復帰するようになってい
る。
【0144】図15は、第二の制御回路を示す。アドレ
ス判定信号acは、ワード線を選択するアドレス信号に
基づいて、HレベルあるいはLレベルとなる信号であ
り、ビット線BLZに接続される記憶セルMCが選択さ
れるときLレベルとなり、ビット線BLXに接続される
記憶セルMCが選択されるときHレベルとなる。
【0145】そして、アドレス判定信号acは、インバ
ータ回路36a及び転送ゲート37aを介してNOR回
路33dに入力されるとともに、転送ゲート37bを介
してNOR回路33eに入力される。
【0146】前記転送ゲート37a,37bのPチャネ
ル側ゲートには、バーイン制御信号BIZが入力され、
Nチャネル側ゲートには、バーイン制御信号BIZがイ
ンバータ回路36bを介して入力されている。
【0147】従って、バーイン制御信号BIZがHレベ
ルとなると、転送ゲート37a,37bは不導通とな
り、バーイン制御信号BIZがLレベルとなると、転送
ゲート37a,37bは導通する。また、前記クロック
信号CLK3は、前記NOR回路33d,33eに入力
される。
【0148】スイッチ選択信号BTSWは、転送ゲート
37cを介してNAND回路34cに入力されるととも
に、インバータ回路36c及び転送ゲート37dを介し
てNAND回路34dに入力される。
【0149】前記転送ゲート37c,37dのNチャネ
ル側ゲートには、バーイン制御信号BIZが入力され、
Pチャネル側ゲートには、バーイン制御信号BIZがイ
ンバータ回路36bを介して入力されている。
【0150】従って、バーイン制御信号BIZがHレベ
ルとなると、転送ゲート37a,37bは導通し、バー
イン制御信号BIZがLレベルとなると、転送ゲート3
7a,37bは不導通となる。
【0151】前記転送ゲート37a,37bの出力端子
であるノードN5,N6は、それぞれNチャネルMOS
トランジスタTrnを介して電源Vssに接続され、そのゲ
ートにはバーイン制御信号BIZが入力される。
【0152】従って、バーイン制御信号BIZがHレベ
ルとなると、ノードN5,N6はLレベルに固定され
る。前記転送ゲート37c,37dの出力端子であるノ
ードN7,N8は、それぞれPチャネルMOSトランジ
スタTrpを介して電源VDDに接続され、そのゲートには
バーイン制御信号BIZが入力される。
【0153】従って、バーイン制御信号BIZがLレベ
ルとなると、ノードN5,N6はHレベルに固定され
る。前記NOR回路33dの出力信号は、前記NAND
回路34cに入力され、前記NOR回路33eの出力信
号は、NAND回路34dに入力される。そして、NA
ND回路34c,34dから前記制御信号φBT1,φ
BT2が出力される。
【0154】上記のように構成された第二の制御回路で
は、通常動作時にはLレベルのバーイン制御信号BIZ
が入力され、転送ゲート37a,37bが導通するとと
もに、転送ゲート37c,37dが不導通となる。ま
た、トランジスタTrpがオンされて、ノードN7,N8
はHレベルに固定される。
【0155】この状態では、クロック信号CLK3がH
レベルのとき、NOR回路33d,33eの出力信号は
ともにLレベルとなり、制御信号φBT1,φBT2は
ともにHレベルとなる。
【0156】また、クロック信号CLK3がLレベルと
なると、アドレス判定信号acに基づいて、制御信号φ
BT1,φBT2の一方がHレベル、他方がLレベルと
なる。
【0157】バーイン試験時にはHレベルのバーイン制
御信号BIZが入力され、転送ゲート37c,37dが
導通するとともに、転送ゲート37a,37bが不導通
となる。また、トランジスタTrnがオンされて、ノード
N5,N6はLレベルに固定される。
【0158】この状態では、クロック信号CLK3がH
レベルのとき、NOR回路33d,33eの出力信号は
ともにLレベルとなり、制御信号φBT1,φBT2は
ともにHレベルとなる。
【0159】また、クロック信号CLK3がLレベルと
なると、スイッチ選択信号BTSWに基づいて、制御信
号φBT1,φBT2の一方がHレベル、他方がLレベ
ルとなる。
【0160】次に、上記のように構成されたDARMに
おけるバーイン動作を図17に従って説明する。電源の
投入後、Hレベルのバーイン制御信号BIZを入力し
て、バーイン動作を開始すると、制御信号φBT1,φ
BT2はともにHレベルとなり、ビット線分離スイッチ
31a,31bはともに導通し、さらにイコライズ信号
φBRでイコライズスイッチ33が活性化されて、ビッ
ト線BLZ,BLXが中間電位にプリチャージされる。
【0161】この状態で、クロック信号CLKがHレベ
ルに立ち上がると、遅延回路35aで設定された遅延時
間後にクロック信号CLK3がLレベルに立ち下がる。
すると、例えばLレベルのスイッチ選択信号BTSWが
入力されていると、制御信号φBT1はHレベルに維持
され、制御信号φBT2がLレベルに立ち下がる。この
結果、ビット線分離スイッチ31aは導通状態に維持さ
れ、ビット線分離スイッチ31bは不導通となる。
【0162】次いで、全ワード線WLが選択され、ビッ
ト線BLZ,BLXに接続されている複数の記憶セルM
Cからセル情報が読み出される。このとき、全記憶セル
MCには未だ書き込み動作が行われておらず、そのセル
容量には充電電荷が蓄積されていないので、ビット線B
LZ,BLXの電位は中間レベルからともに低下する
が、ビット線BLZのみがセンスアンプ6に接続されて
いるので、センスアンプ6の出力ノードBLZSAの電
位のみが低下して、センスアンプ6の出力ノードBLZ
SA,BLXSA間に微少電位差が生ずる。
【0163】次いで、全ワード線を非選択状態とした
後、センスアンプ活性化信号SAEがHレベルに立ち上
がって、センスアンプ6にバーイン試験のためのストレ
ス電圧が電源PSA,NSAとして供給されると、セン
スアンプ6の出力ノードBLZSAとともにビット線B
LZが電源NSAレベルまで低下し、出力ノードBLX
SAが電源PSAレベルまで引上げられる。
【0164】次いで、クロック信号CLK3の立ち上が
りに基づいて、制御信号φBT2がHレベルに復帰し
て、ビット線分離スイッチ31bが導通し、ビット線B
LXが電源PSAレベルまで引上げられると、ビット線
BLZ,BLXにストレス電圧が印加される。
【0165】また、Hレベルのスイッチ選択信号BTS
Wが入力されている状態でクロック信号CLKがHレベ
ルに立ち上がると、クロック信号CLK3の立ち下がり
に基づいて、制御信号φBT1がLレベルとなるととも
に、同φBT2がHレベルとなって、ビット線BLZ,
BLXの電位を逆転させたストレス電圧が印加される。
【0166】一方、Lレベルのバーイン制御信号BIZ
が入力される通常の読み出し動作を図16に従って説明
する。図16は、ビット線BLZに接続された記憶セル
から「0」のセル情報を読み出す場合を示すが、以下の
説明は一般的な読み出し動作を説明する。
【0167】クロック信号CLKの立ち上がりから所定
時間後に、いずれか一本のワード線WLが選択されて、
ビット線BLZ,BLXのいずれかにセル情報が読み出
され、次いで遅延回路35a,35bの動作に基づい
て、クロック信号CLK3が立ち下がる。
【0168】そして、アドレス判定信号acに基づい
て、制御信号φBT1,φBT2のいずれかがLレベル
となって、セル情報が読み出されているビット線のみが
ビット線分離スイッチを介してセンスアンプ6に接続さ
れる。
【0169】次いで、センスアンプ活性化信号SAEが
Hレベルに立ち上がって、読み出されたセル情報が増幅
され、クロック信号CLK3の立ち上がりに基づいて制
御信号φBT1,φBT2がともにHレベルに復帰し
て、ビット線BLZ,BLXの電位差が拡大されるとと
もに、読み出されたセル情報がデータバスDBZ,DB
Xに出力される。
【0170】次いで、センスアンプ6が不活性化される
とともに、ビット線BLZ,BLXが中間電位にリセッ
トされる。そして、このような動作の繰り返しにより読
み出し動作が行われる。
【0171】上記のように構成されたDRAMでは、次
に示す作用効果を得ることができる。 (1)バーイン制御信号BIZとクロック信号CLKを
供給し、バーイン試験を行うためのストレス電圧をセン
スアンプ6に供給することにより、バーイン試験を行う
ことができる。
【0172】(2)バーイン試験時には、スイッチ選択
信号BTSWをHレベルあるいはLレベルに切り換える
ことにより、対を成すビット線BLZ,BLXのいずれ
を高電位側とするかを任意に選択することができるの
で、バーイン試験を行うことにより信頼性の高いスクリ
ーニングを行うことができる。
【0173】(3)各ビット線BLZ,BLXの近傍に
ストレス電圧を供給するためのスイッチ回路及びそのス
イッチ回路を制御するための信号配線を設ける必要がな
いので、メモリセルアレイ1の回路面積の縮小を図るこ
とができる。
【0174】(4)各ビット線対BLZ,BLXに供給
するストレス電圧は、各ビット線対BLZ,BLX間に
配設されるセンスアンプ6から供給することができるの
で、各ビット線対BLZ,BLXに安定したストレス電
圧を供給して、バーイン試験の信頼性を向上させること
ができる。
【0175】(5)ビット線分離スイッチ31a,31
bの動作タイミングを制御するための制御回路に、バー
イン制御信号BIZ、スイッチ選択信号BTSW等を入
力するための入力ゲートを増加させる必要があるが、そ
の入力ゲートの増大による制御回路の面積増大は、メモ
リセルアレイの回路面積の縮小効果に比べて十分に小さ
い。従って、チップ全体の回路面積を縮小することがで
きる。 (第五の実施の形態)図18は、第五の実施の形態を示
す。この実施の形態は、ビット線BLXがビット線分離
スイッチ31bを介して、センスアンプ6の出力ノード
BLZSAに接続されている。そして、メモリセルアレ
イ内のその他の構成は、前記第四の実施の形態と同様で
ある。
【0176】この場合にも、図14、図15に示す制御
回路の動作に基づいて第四の実施の形態と同様なバーイ
ン試験を行うことができるが、ビット線BLZ,BLX
に読み出されるセル情報は、ともにセンスアンプ6の出
力ノードBLZSAに入力されるので、バーイン試験に
先立って、ビット線BLZに接続される記憶セルMC
と、ビット線BLXに接続される記憶セルMCには、あ
らかじめ異なるセル情報を書き込むことにより、スイッ
チ選択信号BTSWによりビット線BLZ,BLXのい
ずれを高電位側としてストレス電圧を印加するかを選択
することができる。
【0177】上記各実施の形態から把握できる前記請求
項以外の技術思想を以下に述べる。 (1)請求項2において、前記ダミーワード制御回路
は、選択信号の入力に基づいて、洗濯するダミーワード
線を切替えることにより、前記ビット線対間の微少電位
差の方向を選択可能とした。
【0178】(2)請求項5乃至7のいずれかにおい
て、前記電位生成回路は、選択信号に基づいて前記デー
タバス対に供給する微少電位差の方向を選択可能とし
た。 (3)請求項8において、前記スイッチ制御回路は、ス
イッチ選択信号に基づいて、一対のビット線分離スイッ
チのいずれを導通させるかを選択して、前記ビット線対
間の微少電位差の方向を選択可能とした。
【0179】(4)請求項2において、前記ダミーセル
はダミーワード線とビット線との間に介在される容量と
し、前記容量は、記憶セルを構成するセル容量より小容
量とした。
【0180】(5)請求項2において、前記ダミーセル
はダミーワード線とビット線との間に介在されるセルト
ランジスタ及びセル容量とし、前記セル容量は、記憶セ
ルを構成するセル容量より小容量とした。
【0181】(6)請求項6において、前記電位生成回
路は、バーイン制御信号に基づいて、対をなすローカル
データバスの一方にプリチャージ電圧を供給するローカ
ルイコライザで構成した。
【0182】(7)請求項7において、前記電位生成回
路は、バーイン制御信号に基づいて、対をなすグローバ
ルデータバスの一方にプリチャージ電圧を供給するグロ
ーバルイコライザで構成した。
【0183】
【発明の効果】以上詳述したように、この発明は初期不
良を確実にスクリーニングし得るバーイン試験機能を備
えながら、回路面積の増大を防止し得る半導体記憶装置
を提供することができる。
【図面の簡単な説明】
【図1】 第一の実施の形態を示すブロック回路図であ
る。
【図2】 メモリセルアレイの内部構成を示す回路図で
ある。
【図3】 ダミーセルの別例を示す回路図である。
【図4】 ワード制御回路の具体的構成を示す回路図で
ある。
【図5】 ダミーワード制御回路の具体的構成を示す回
路図である。
【図6】 ダミーワードデコーダ及びドライバの具体的
構成を示す回路図である。
【図7】 センスアンプ制御回路の具体的構成を示す回
路図である。
【図8】 ワードデコーダ及びドライバを示す回路図で
ある。
【図9】 バーイン試験時の動作を示すタイミング波形
図である。
【図10】 通常の読み出し動作時の動作を示すタイミ
ング波形図である。
【図11】 第二の実施の形態を示すブロック回路図で
ある。
【図12】 第三の実施の形態を示す回路図である。
【図13】 第四の実施の形態を示す回路図である。
【図14】 第一の制御回路を示す回路図である。
【図15】 第二の制御回路を示す回路図である。
【図16】 通常の読み出し動作を示すタイミング波形
図である。
【図17】 バーイン試験時の動作を示すタイミング波
形図である。
【図18】 第五の実施の形態を示す回路図である。
【符号の説明】
6 センスアンプ 9 ダミーワード制御回路 MC 記憶セル WL ワード線 BLZ,BLX ビット線対 BIZ バーイン制御信号 DWL0,DWL1 ダミーワード線 DMC ダミーセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 悟 愛知県春日井市高蔵寺町二丁目1844番2 富士通ヴィエルエスアイ株式会社内 Fターム(参考) 2G032 AA07 AB02 AB05 AE11 5B024 AA15 BA01 BA09 BA13 CA10 EA01 5L106 AA01 DD35 EE02 FF01 GG00

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 複数のワード線と、 複数のビット線と、 前記複数のワード線及び複数のビット線の交差部に設け
    られた記憶セルと、 前記ビット線の電位を増幅するセンスアンプと、 外部から入力されるバーイン制御信号に基づいて、前記
    ワード線及び前記ビット線にストレス電圧を供給してバ
    ーイン試験を行うバーイン試験制御回路とを備えた半導
    体記憶装置であって、 前記バーイン試験制御回路は、前記バーイン制御信号に
    基づいて、前記ワード線の選択に先立って、前記ビット
    線と交差する配線を選択することにより、前記ビット線
    に微少電位を生成する微少電位設定回路を有し、前記セ
    ンスアンプは、前記微少電位を増幅して、該ビット線に
    ストレス電圧を供給することを特徴とする半導体記憶装
    置。
  2. 【請求項2】 前記微少電位差設定回路は、 前記ビット線に交差するダミーワード線と、 前記ダミーワード線と前記ビット線の間に接続されてい
    るダミーセルと、 バーイン制御信号に基づいて、前記ワード線の選択に先
    立って前記ダミーワード線を選択することにより、前記
    ビット線にダミーセルに基づく微少電位を生成するダミ
    ーワード制御回路とから構成したことを特徴とする請求
    項1記載の半導体記憶装置。
  3. 【請求項3】 前記ワード線の選択動作を行うプリデコ
    ーダは、前記バーイン制御信号の入力に基づいて、全ワ
    ード線を一括して選択することを特徴とする請求項1又
    は2に記載の半導体記憶装置。
  4. 【請求項4】 複数のワード線と、 複数のビット線と、 前記複数のワード線及び複数のビット線の交差部に設け
    られた記憶セルと、 前記ビット線の電位差を増幅するセンスアンプと、 前記複数のビット線に対し、コラムゲートを介して共通
    に接続されたデータバスと、 外部から入力されるバーイン制御信号に基づいて、前記
    ワード線及び前記ビット線にストレス電圧を供給してバ
    ーイン試験を行うバーイン試験制御回路と、を備えた半
    導体記憶装置であって、 前記バーイン試験制御回路は、 前記バーイン制御信号に基づいて、前記データバスに微
    少電位差を出力する電位生成回路と、 前記バーイン制御信号に基づいて、前記データバスを前
    記複数のビット線に接続するように前記コラムゲートを
    制御するコラムデコーダとを有し、 前記センスアンプは、前記微少電位差を増幅して、該ビ
    ット線にストレス電圧を供給することを特徴とする半導
    体記憶装置。
  5. 【請求項5】 前記データバスは、 複数のローカルデータバスと、 前記複数のローカルデータバスが共通に結合するグロー
    バルデータバスとから構成され、 前記電位生成回路は、前記ローカルデータバスに接続さ
    れていることを特徴とする請求項4記載の半導体記憶装
    置。
  6. 【請求項6】 前記データバスは、 複数のローカルデータバスと、 前記複数のローカルデータバスが共通に結合するグロー
    バルデータバスとから構成され、 前記電位生成回路は、前記グローバルデータバスに接続
    されていることを特徴とする請求項4記載の半導体記憶
    装置。
  7. 【請求項7】 複数のワード線と、 複数のビット線と、 前記複数のワード線及び複数のビット線の交差部に設け
    られた記憶セルと、 前記複数のビット線の電位差を増幅する複数のセンスア
    ンプと、 前記複数のセンスアンプと複数のビット線との間に介在
    される複数のビット線分離スイッチと、 外部から入力されるバーイン制御信号に基づいて、前記
    ワード線及び前記ビット線にストレス電圧を供給してバ
    ーイン試験を行うバーイン試験制御回路と、を備えた半
    導体記憶装置であって、 前記バーイン試験制御回路は、前記バーイン制御信号に
    基づいて、前記複数のセンスアンプの入力ノード対に電
    位差が生じるように前記ビット線分離スイッチを導通さ
    せた状態で、前記ワード線の選択に基づいて前記ビット
    線に微少電位を生成するスイッチ制御回路を有すること
    を特徴とする半導体記憶装置。
  8. 【請求項8】 ダミーワード線を選択して、ビット線に
    微少電位を生成し、次いでセンスアンプを活性化して前
    記微少電位を増幅し、次いですべてのワード線を選択し
    て、記憶セル及びビット線にストレス電圧を印加するこ
    とを特徴とするストレス電圧設定方法。
  9. 【請求項9】 データバスに微少電位を生成し、次いで
    前記データバスを複数のビット線に接続して前記微少電
    位を該ビット線に供給し、次いでセンスアンプを活性化
    して前記微少電位を増幅し、次いですべてのワード線を
    選択して、記憶セル及びビット線にストレス電圧を印加
    することを特徴とするストレス電圧設定方法。
  10. 【請求項10】 複数のビット線と複数のセンスアンプ
    との間に介在される複数のビット線分離スイッチを前記
    複数のセンスアンプの入力ノード対に電位差が生じるよ
    うに導通させ、次いですべてのワード線を選択してビッ
    ト線に微少電位を生成し、次いでセンスアンプを活性化
    して前記微少電位を増幅し、次いで前記ビット線分離ス
    イッチをすべて導通させ、記憶セル及びビット線にスト
    レス電圧を印加することを特徴とするストレス電圧設定
    方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717868B2 (en) 2002-03-27 2004-04-06 Fujitsu Limited Semiconductor memory device and control method thereof
US7142468B2 (en) 2002-04-09 2006-11-28 Fujitsu Limited Control method of semiconductor memory device and semiconductor memory device
KR100749552B1 (ko) 2005-08-17 2007-08-14 램스웨이 주식회사 번-인 테스트 시간을 줄일 수 있는 반도체 메모리 장치
US7310274B2 (en) 2004-10-21 2007-12-18 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6459634B1 (en) * 2000-01-31 2002-10-01 Micron Technology, Inc. Circuits and methods for testing memory cells along a periphery of a memory array
JP4629249B2 (ja) * 2001-02-27 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその情報読み出し方法
DE10121837C1 (de) * 2001-05-04 2002-12-05 Infineon Technologies Ag Speicherschaltung mit mehreren Speicherbereichen
US6538932B2 (en) * 2001-06-13 2003-03-25 International Business Machines Corporation Timing circuit and method for a compilable DRAM
KR100442960B1 (ko) * 2001-12-21 2004-08-04 주식회사 하이닉스반도체 반도체 메모리 테스트 장치
US6778449B2 (en) * 2002-07-01 2004-08-17 International Business Machines Corporation Method and design for measuring SRAM array leakage macro (ALM)
JP4406527B2 (ja) * 2002-09-03 2010-01-27 Okiセミコンダクタ株式会社 半導体集積回路装置
US6992939B2 (en) * 2004-01-26 2006-01-31 Micron Technology, Inc. Method and apparatus for identifying short circuits in an integrated circuit device
KR100587233B1 (ko) * 2004-06-14 2006-06-08 삼성전자주식회사 반도체 메모리소자의 번인테스트 방법
US7693002B2 (en) * 2006-10-10 2010-04-06 Qualcomm Incorporated Dynamic word line drivers and decoders for memory arrays
JP2014149884A (ja) 2013-01-31 2014-08-21 Micron Technology Inc 半導体装置
KR102103868B1 (ko) * 2013-12-03 2020-04-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법
US9881659B2 (en) * 2015-09-25 2018-01-30 Intel Corporation Technologies for clearing a page of memory
US10431291B1 (en) * 2018-08-08 2019-10-01 Micron Technology, Inc. Systems and methods for dynamic random access memory (DRAM) cell voltage boosting

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756759B2 (ja) 1990-12-27 1995-06-14 株式会社東芝 スタティック型半導体記憶装置
JP3210030B2 (ja) * 1991-05-28 2001-09-17 日本テキサス・インスツルメンツ株式会社 半導体装置の試験方法
KR950003014B1 (ko) * 1992-07-31 1995-03-29 삼성전자 주식회사 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법
JPH0684348A (ja) 1992-09-02 1994-03-25 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
US5424988A (en) 1992-09-30 1995-06-13 Sgs-Thomson Microelectronics, Inc. Stress test for memory arrays in integrated circuits
JPH07201199A (ja) 1993-12-28 1995-08-04 Toshiba Corp 半導体集積回路
KR0183856B1 (ko) 1996-05-17 1999-04-15 김광호 반도체 메모리 장치의 번인 스트레스 회로
JP3863968B2 (ja) * 1997-06-10 2006-12-27 株式会社ルネサステクノロジ 半導体記憶装置
JPH1186597A (ja) 1997-09-05 1999-03-30 Mitsubishi Electric Corp 半導体メモリ
JP3971032B2 (ja) 1997-12-10 2007-09-05 富士通株式会社 半導体記憶装置、半導体記憶装置のデータ読み出し方法、及びデータ記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717868B2 (en) 2002-03-27 2004-04-06 Fujitsu Limited Semiconductor memory device and control method thereof
US7142468B2 (en) 2002-04-09 2006-11-28 Fujitsu Limited Control method of semiconductor memory device and semiconductor memory device
US7310274B2 (en) 2004-10-21 2007-12-18 Kabushiki Kaisha Toshiba Semiconductor device
KR100749552B1 (ko) 2005-08-17 2007-08-14 램스웨이 주식회사 번-인 테스트 시간을 줄일 수 있는 반도체 메모리 장치

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