JP2001236798A - 半導体記憶装置及びストレス電圧設定方法 - Google Patents

半導体記憶装置及びストレス電圧設定方法

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JP2001236798A
JP2001236798A JP2000041622A JP2000041622A JP2001236798A JP 2001236798 A JP2001236798 A JP 2001236798A JP 2000041622 A JP2000041622 A JP 2000041622A JP 2000041622 A JP2000041622 A JP 2000041622A JP 2001236798 A JP2001236798 A JP 2001236798A
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bit
signal
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Koji Kato
好治 加藤
Satoru Kawamoto
悟 川本
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Abstract

(57)【要約】 【課題】初期不良を確実にスクリーニングし得るバーイ
ン試験機能を備えながら、回路面積の増大を防止し得る
半導体記憶装置を提供する。 【解決手段】メモリセルアレイ内に配設されている一対
のダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかを選択
すると、ダミーワード線ＤＷＬ０，ＤＷＬ１とビット線
ＢＬＺ，ＢＬＸとの間の容量結合によりビット線ＢＬ
Ｚ，ＢＬＸ間に微少電位差が生成される。微少電位差を
センスアンプ６で増幅することにより、ビット線ＢＬ
Ｚ，ＢＬＸにストレス電圧が供給される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、バーイン試験機
能を備えた半導体記憶装置に関するものである。近年の
ＤＲＡＭは益々微細化が進み、メモリセルを構成するセ
ル容量やセルトランジスタ及びそのメモリセルに接続さ
れるワード線やビット線等が極めて精緻な設計ルールで
設計されているため、その製造時において電気的欠陥が
発生し易く、その電気的欠陥に基づく初期不良が発生し
易い状況となっている。
【０００２】そこで、初期不良を排除して、製品の信頼
性を確保するために、メモリセル領域内の素子及び配線
に通常使用時より高電圧を所定時間印加するバーイン試
験を行って不良品を排除することが必要である。
【０００３】従来、バーイン試験はパッケージング後の
最終試験工程において、複数のワード線を順次アクセス
するファンクション動作を長時間かけて行っていた。し
かし、最近ではパッケージングされていないチップの状
態で顧客に出荷する場合が多くなっているため、ウェハ
ー試験工程内でバーイン試験を行うことが一般的に行わ
れるようになっている。
【０００４】
【従来の技術】ＤＲＡＭ等のメモリデバイスでは、通常
動作時にはワード線が１本ずつ選択され、選択されたワ
ード線に接続された記憶セルのうち、選択されたコラム
に接続された記憶セルに対し、セル情報の読み出し動作
あるいは書き込み動作が行われる。
【０００５】ウェハー試験工程内でのバーイン試験で
は、複数のワード線やビット線を一括して選択し、ワー
ド線及びビット線にストレス電圧を所定時間印加し続け
ることにより、バーイン試験に要する試験時間の短縮を
図っている。
【０００６】従って、バーイン試験機能を備えたメモリ
デバイスでは、通常動作を行う機能に加えてバーイン試
験を行うための回路構成をあらかじめ搭載することが必
要であり、このようなバーイン試験機能回路について種
々の構成が提案されている。
【０００７】特開平１０−３４０５９８号公報では、バ
ーイン試験時に、テストモード検出信号に基づいて外部
から各ビット線にストレス電圧を供給するスイッチ回路
が開示されている。また、特開平４−２３２６９３号公
報にも同様な機能を備えたスイッチ回路が開示されてい
る。
【０００８】このような構成では、バーイン試験機能回
路として、各ビット線毎にスイッチ回路を設ける必要が
あるとともに、そのスイッチ回路に制御信号を入力する
ための配線が必要となる。従って、バーイン試験機能回
路を搭載するために、回路面積が著しく増大する。
【０００９】特開平１１−８６５９７号公報では、ビッ
ト線の電位を制御するスイッチ回路が各ビット線に接続
され、バーイン試験時には対となるビット線に電位差が
生じるようにスイッチ回路のいずれかを動作させ、その
状態でセンスアンプを活性化して同センスアンプから各
ビット線にストレス電圧を供給する構成が開示されてい
る。
【００１０】このような構成でも、バーイン試験機能回
路として、各ビット線毎にスイッチ回路を設ける必要が
あるとともに、そのスイッチ回路に制御信号を入力する
ための配線が必要となる。従って、バーイン試験機能回
路を搭載するために、回路面積が著しく増大する。
【００１１】また、特開平１０−９２１９７号公報で
は、バーイン制御信号によりセンスアンプを活性化し
て、そのセンスアンプから各ビット線にストレス電圧を
供給する構成が開示されている。
【００１２】このような構成では、各ビット線毎にスイ
ッチ回路を設ける必要はないが、センスアンプの動作に
より対となるビット線に供給されるストレス電圧におい
て、いずれのビット線が高電位側となるかは、センスア
ンプが活性化された時点における各ビット線の電位に基
づいて決まり、制御不能である。
【００１３】すると、対となるビット線間の短絡等はス
クリーニング可能であるが、隣接するコラムのビット線
間の短絡等のスクリーニングができない場合があるた
め、バーイン試験によるスクリーニングの信頼性が低下
する。
【００１４】特開平６−２２３５９５号公報では、バー
イン試験時にはセルアレイ外の書き込みデコーダを全選
択とし、ライトアンプ等からストレス電圧を各ビット線
に供給する構成が開示されている。
【００１５】また、前記特開平１１−８６５９７号公報
では、各コラムとデータバスとの間でセル情報の入出力
を行うＩ／Ｏ回路から各ビット線にストレス電圧を供給
する構成が開示されている。
【００１６】このような構成では、通常の読み書き動作
に使用する書き込みデコーダ、あるいはＩ／Ｏ回路を利
用してストレス電圧の供給を行うため、バーイン試験機
能のためにセルアレイの回路面積が増大することはな
い。
【００１７】しかし、バーイン試験時にストレス電圧を
ビット線に供給するライトアンプには全選択されたビッ
ト線が負荷として作用するため、通常の書き込み動作時
に比してライトアンプに作用する負荷が大きく異なる。
【００１８】従って、バーイン試験時に各ビット線に十
分なストレス電圧を供給できないおそれがあり、バーイ
ン試験によるスクリーニングの信頼性が低下する。ま
た、上記構成では書き込みデコーダあるいはＩ／Ｏ回路
を全選択とするために、デコーダの入力数を例えば３入
力から４入力に増やす必要がある。すると、多数のデコ
ーダにおいて入力数を増加させると、論理ゲートを構成
する素子数が飛躍的に増大する。
【００１９】この結果、セルアレイの回路面積は増大す
ることはないが、セルアレイの周辺回路において、回路
面積が増大する。
【００２０】
【発明が解決しようとする課題】上記のように、バーイ
ン試験機能を備えた種々のメモリーデバイスが提案され
ているが、各ビット線に供給するストレス電圧を確実に
制御するためには、各ビット線毎に必要となるスイッチ
回路により、セルアレイの回路面積が増大するという問
題点がある。
【００２１】また、セルアレイの回路面積を増大させる
ことなく、各ビット線に供給するストレス電圧を制御す
るためには、セルアレイの周辺回路の回路面積が増大す
るとともに、各ビット線に十分なストレス電圧を確実に
供給することができないという問題点がある。
【００２２】この発明の目的は、初期不良を確実にスク
リーニングし得るバーイン試験機能を備えながら、回路
面積の増大を防止し得る半導体記憶装置を提供すること
にある。
【００２３】
【課題を解決するための手段】図１に示す構成では、メ
モリセルアレイ内に配設されている一対のダミーワード
線のいずれかを選択すると、ダミーワード線とビット線
との間の容量結合によりビット線間に微少電位差が生成
される。そして、その微少電位差をセンスアンプで増幅
することにより、ビット線にストレス電圧が供給され
る。
【００２４】図１１に示す構成では、バーイン制御信号
に基づいて、ローカルイコライザからデータバス対に微
少電位差が出力され、その微少電位差が全ビット線対に
供給される。そして、その微少電位差をセンスアンプで
増幅することにより、ビット線にストレス電圧が供給さ
れる。
【００２５】図１３に示す構成では、バーイン制御信号
に基づいて、ワード線の一括選択に先立って、センスア
ンプとビット線対との間に介在される一対のビット線分
離スイッチのいずれか一方のみを導通させ、この状態で
ワード線を一括選択すると、センスアンプの出力ノード
間に微少電位差が生成される。そして、その微少電位差
をセンスアンプで増幅することにより、ビット線にスト
レス電圧が供給される。
【００２６】図９に示すストレス電圧設定方法では、ダ
ミーワード線を選択して、ビット線対間に微少電位差が
生成され、次いでセンスアンプが活性化されて前記微少
電位差が増幅され、次いですべてのワード線が選択され
て、記憶セル及びビット線対間にストレス電圧が印加さ
れる。
【００２７】図１１に示すＤＲＡＭにおけるストレス電
圧設定方法では、データバス対に微少電位差が生成さ
れ、次いで前記データバス対がすべてのビット線対に接
続されて前記微少電位差が該ビット線対に供給され、次
いでセンスアンプが活性化されて前記微少電位差が増幅
され、次いですべてのワード線が選択されて、記憶セル
及びビット線対間にストレス電圧が印加される。
【００２８】図１７に示すストレス電圧設定方法では、
ビット線対とセンスアンプとの間に介在されるビット線
分離スイッチのいずれか一方のみが導通され、次いです
べてのワード線が選択されてビット線対に微少電位差が
生成され、次いで前記ビット線分離スイッチがすべて導
通され、次いでセンスアンプが活性化されて前記微少電
位差が増幅されて、記憶セル及びビット線対間にストレ
ス電圧が印加される。
【００２９】
【発明の実施の形態】（第一の実施の形態）図１〜図１
０は、この発明を具体化したＤＲＡＭの第一の実施の形
態を示す。図１に示すように、メモリセルアレイ１内に
は多数のワード線ＷＬ０〜ＷＬｎ及び多数のビット線対
ＢＬＺ，ＢＬＸが配設されている。
【００３０】そして、図２に示すように、各ワード線Ｗ
Ｌ０〜ＷＬｎのうち、例えば偶数番目のワード線とビッ
ト線ＢＬＺとの間にそれぞれ記憶セルＭＣが接続される
とともに、奇数番目のワード線とビット線ＢＬＸとの間
にそれぞれ記憶セルＭＣが接続されている。
【００３１】前記ワード線ＷＬ０〜ＷＬｎは、ワードデ
コーダ及びドライバ２に接続され、通常の書き込み動作
及び読み出し動作時には、そのワードデコーダ及びドラ
イバ２に入力されるアドレス信号Ａｄｄに基づいて、い
ずれか一本のワード線が選択される。
【００３２】前記メモリセルアレイ１内には、２本のダ
ミーワード線ＤＷＬ０，ＤＷＬ１が配設され、例えばダ
ミーワード線ＤＷＬ０とビット線ＢＬＺとの間にダミー
セルＤＭＣが接続されるとともに、ダミーワード線ＤＷ
Ｌ１とビット線ＢＬＸとの間にダミーセルＤＭＣが接続
される。
【００３３】前記ダミーセルＤＭＣは、図２に示すよう
に、ダミーワード線ＤＷＬ０，ＤＷＬ１と、ビット線Ｂ
ＬＺ，ＢＬＸとの間に接続される容量で構成されるか、
あるいは図３に示すように、前記記憶セルＭＣと同様に
セルトランジスタ４とセル容量５とから構成され、その
セル容量５を記憶セルＭＣのセル容量の１／２程度とし
て構成される。
【００３４】前記ダミーワード線ＤＷＬ０，ＤＷＬ１
は、ダミーワードデコーダ及びドライバ３に接続され、
通常の書き込み動作及び読み出し動作時には、そのダミ
ーワードデコーダ及びドライバ３に入力されるアドレス
信号Ａｄｄに基づいて、例えば偶数番目のワード線が選
択される時、ダミーワード線ＤＷＬ１が選択され、奇数
番目のワード線が選択される時、ダミーワード線ＤＷＬ
０が選択される。
【００３５】このダミーワード線ＤＷＬ０，ＤＷＬ１
は、特開平７−２０１１９９号公報、あるいは特開平６
−８４３４８号公報に開示されているように、通常の読
み出し動作時にワード線ＷＬ０〜ＷＬｎのいずれかが選
択される毎にいずれか一方が選択されて、ダミーワード
線ＤＷＬ０〜ＤＷＬｎとビット線ＢＬＺ，ＢＬＸとの間
の容量結合に基づいて、セル情報が読み出されるビット
線対の電位差を拡大することにより、読み出し動作の安
定化及びリフレッシュ動作のマージン確保を図るもので
ある。
【００３６】前記各ビット線対ＢＬＺ，ＢＬＸ間には、
センスアンプ６が接続され、そのセンスアンプ６はセン
スアンプ制御回路７から出力される活性化信号ＰＳＡ，
ＮＳＡに基づいて活性化されて、ビット線対ＢＬＺ，Ｂ
ＬＸの電位差を増幅する。
【００３７】前記ワード線ＷＬ０〜ＷＬｎの選択動作を
制御するワード制御回路８には、外部からクロック信号
ＣＬＫが入力されるとともに、バーイン試験時にはバー
イン制御信号ＢＩＺが入力される。
【００３８】そして、ワード制御回路８は、前記ワード
デコーダ及びドライバ２にクロック信号ＣＬＫ１を出力
するとともに、ダミーワード制御回路９及び前記センス
アンプ制御回路７にクロック信号ＣＬＫ２を出力する。
【００３９】前記ワードデコーダ及びドライバ２には、
前記バーイン制御信号ＢＩＺも入力される。そして、ワ
ードデコーダ及びドライバ２は、通常動作時にはアドレ
ス信号Ａｄｄとクロック信号ＣＬＫ１に基づいて、ワー
ド線ＷＬ０〜ＷＬｎの中から一本ずつのワード線を選択
し、バーイン試験時には、バーイン制御信号ＢＩＺの入
力に基づいて、全ワード線ＷＬ０〜ＷＬｎを同時に選択
する。
【００４０】前記ダミーワード制御回路９には、前記ク
ロック信号ＣＬＫ２と、前記バーイン制御信号ＢＩＺ
と、選択信号ＳＥＬが入力され、各入力信号に基づく出
力信号ＣＬＫＤ０，ＣＬＫＤ１をダミーワードデコーダ
及びドライバー３に出力する。
【００４１】次に、前記各周辺回路の具体的構成を説明
する。図４に示すように、前記ワード制御回路８は、外
部から入力される前記クロック信号ＣＬＫを２段のイン
バータ回路１０ａを介して前記クロック信号ＣＬＫ２と
して出力する。
【００４２】前記クロック信号ＣＬＫは、ＮＡＮＤ回路
１１ａに入力され、そのＮＡＮＤ回路１１ａにはバーイ
ン制御信号ＢＩＺがインバータ回路１０ｂを介して入力
される。
【００４３】また、前記クロック信号ＣＬＫは偶数段の
インバータ回路１０ｃを介してＮＡＮＤ回路１１ｂに入
力され、そのＮＡＮＤ回路１１ｂには前記ＮＡＮＤ回路
１１ａの出力信号が入力される。
【００４４】前記ＮＡＮＤ回路１１ｃの出力信号は、２
段のインバータ回路１０ｄを介して前記クロック信号Ｃ
ＬＫ１として出力される。このようなワード制御回路８
では、通常の書き込み動作時及び読み出し動作時にはＬ
レベルのバーイン制御信号ＢＩＺが入力される。する
と、ＮＡＮＤ回路１１ｂの出力信号はＨレベルに固定さ
れるとともに、インバータ回路１０ｂの出力信号はＨレ
ベルとなるため、クロック信号ＣＬＫがＮＡＮＤ回路１
１ａ，１１ｃ及びインバータ回路１０ｄを介してクロッ
ク信号ＣＬＫ１として出力される。
【００４５】また、クロック信号ＣＬＫが２段のインバ
ータ回路１０ａを介してクロック信号ＣＬＫ２として出
力される。従って、クロック信号ＣＬＫ１はクロック信
号ＣＬＫ２より遅延した信号となる。
【００４６】バーイン試験時には、Ｈレベルのバーイン
制御信号ＢＩＺが入力される。すると、ＮＡＮＤ回路１
１ａの出力信号はＨレベルに固定され、クロック信号Ｃ
ＬＫはインバータ回路１０ｃ、ＮＡＮＤ回路１１ｂ，１
１ｃ及びインバータ回路１０ｄを経てクロック信号ＣＬ
Ｋ１として出力される。
【００４７】従って、バーイン試験時には、クロック信
号ＣＬＫ２に対するクロック信号ＣＬＫ１の遅延時間
は、通常動作時より大きくなるように設定されている。
前記ダミーワード制御回路９を図５に示す。前記バーイ
ン制御信号ＢＩＺはＮＡＮＤ回路１１ｅ，１１ｆに入力
され、前記選択信号ＳＥＬがＮＡＮＤ回路１１ｅに入力
されるとともに、インバータ回路１０ｅを介してＮＡＮ
Ｄ回路１１ｆに入力される。
【００４８】前記ＮＡＮＤ回路１１ｅの出力信号は、Ｎ
ＡＮＤ回路１１ｇに入力され、前記ＮＡＮＤ回路１１ｆ
の出力信号は、ＮＡＮＤ回路１１ｈに入力される。そし
て、前記ワード制御回路８から出力されるクロック信号
ＣＬＫ２がＮＡＮＤ回路１１ｇ，１１ｈに入力される。
【００４９】前記ＮＡＮＤ回路１１ｇの出力信号は、イ
ンバータ回路１０ｆを介して出力信号ＣＬＫＤ０として
出力され、前記ＮＡＮＤ回路１１ｈの出力信号は、イン
バータ回路１０ｇを介して出力信号ＣＬＫＤ１として出
力される。
【００５０】このように構成されたダミーワード制御回
路９では、通常動作時にＬレベルのバーイン制御信号Ｂ
ＩＺが入力されると、ＮＡＮＤ回路１１ｅ，１１ｆの出
力信号はＨレベルに固定されるため、出力信号ＣＬＫＤ
０，ＣＬＫＤ１は、クロック信号ＣＬＫ２の反転にとも
なって反転する同相信号となる。
【００５１】また、バーイン試験時にバーイン制御信号
ＢＩＺがＨレベルとなると、ＮＡＮＤ回路１１ｅ，１１
ｆの出力信号は選択信号ＳＥＬに基づいて相補信号とな
る。そして、出力信号ＣＬＫＤ０，ＣＬＫＤ１は、いず
れか一方がＬレベルに固定されるとともに、他方がクロ
ック信号ＣＬＫ２と同相の信号となる。
【００５２】図６にダミーワードデコーダ及びドライバ
３を示す。前記ダミーワード制御回路９の出力信号ＣＬ
ＫＤ０は、ＮＡＮＤ回路１１ｉに入力され、ダミーワー
ド制御回路９の出力信号ＣＬＫＤ１は、ＮＡＮＤ回路１
１ｊに入力される。
【００５３】また、ＮＡＮＤ回路１１ｉにはアドレス判
定信号ａｃが入力され、ＮＡＮＤ回路１１ｊにはアドレ
ス判定信号ａｃバーが入力される。アドレス判定信号ａ
ｃ，ａｃバーは、通常動作時には相補信号であり、例え
ば偶数番目のワード線が選択される時、アドレス判定信
号ａｃがＨレベルとなり、奇数番目のワード線が選択さ
れる時、アドレス判定信号ａｃバーがＨレベルとなる。
【００５４】また、バーイン試験時にはアドレス判定信
号ａｃ，ａｃバーはともにＨレベルとなる。前記ＮＡＮ
Ｄ回路１１ｉ，１１ｊの出力信号は、インバータ回路１
０ｈ，１０ｉを介して、前記ダミーワード線ＤＷＬ０，
ＤＷＬ１を選択するためのダミーワード線選択信号ＳＤ
ＷＬ０，ＳＤＷＬ１として出力される。
【００５５】このように構成されたダミーワードデコー
ダ及びドライバ３は、通常動作時には、選択されるワー
ド線のアドレスに基づき、入力信号ＣＬＫＤ０，ＣＬＫ
Ｄ１の反転にともなってダミーワード線選択信号ＳＤＷ
Ｌ０，ＳＤＷＬ１のいずれかが反転する。
【００５６】また、バーイン試験時には、入力信号ＣＬ
ＫＤ０，ＣＬＫＤ１のいずれかの反転にともなって、ダ
ミーワード線選択信号ＳＤＷＬ０，ＳＤＷＬ１のいずれ
かが反転する。
【００５７】図７は、センスアンプ制御回路７を示す。
前記ワード制御回路８から出力されるクロック信号ＣＬ
Ｋ２は、遅延回路１２に入力され、その遅延回路１２は
クロック信号ＣＬＫ２を所定時間遅延させたセンスアン
プ活性化信号ＳＡＥを出力する。
【００５８】ＰチャネルＭＯＳトランジスタＴr1及びＮ
チャネルＭＯＳトランジスタＴr2〜Ｔr4は高電位側電源
ＰＰＳ１と低電位側電源ＰＰＳ２との間で直列に接続さ
れている。そして、トランジスタＴr1のゲートには前記
センスアンプ活性化信号ＳＡＥがインバータ回路１１ｊ
を介して入力され、トランジスタＴr4のゲートにはセン
スアンプ活性化信号ＳＡＥが入力される。
【００５９】また、前記トランジスタＴr2，Ｔr3のゲー
トには、イコライズ信号ＥＱが入力される。そして、ト
ランジスタＴr1，Ｔr2のドレインから前記センスアンプ
６の高電位側電源ＰＳＡが出力され、前記トランジスタ
Ｔr4のドレインから低電位側電源ＮＳＡが出力される。
また、トランジスタＴr2，Ｔr3の接続点からプリチャー
ジ電圧ＥＱＰＰＳが出力される。
【００６０】前記電源ＰＰＳ１，ＰＰＳ２には、バーイ
ン試験時には通常動作時より大きな電位差となる電源電
圧が供給される。このように構成されたセンスアンプ制
御回路７では、センスアンプ活性化信号ＳＡＥがＨレベ
ルとなると、トランジスタＴr1，Ｔr4がオンされる。こ
の時イコライズ信号ＥＱはＬレベルに維持される。
【００６１】すると、ＰＳＡとして高電位側電源ＰＰＳ
１が出力され、ＮＳＡとし低電位側電源ＰＰＳ２が出力
されて、センスアンプ６が活性化される。一方、センス
アンプ活性化信号ＳＡＥがＬレベルとなると、トランジ
スタＴr1，Ｔr4がオフされる。このとき、イコライズ信
号ＥＱはＨレベルとなってトランジスタＴr2，Ｔr3がオ
ンされる。すると、プリチャージ電圧ＥＱＰＰＳとして
電源ＰＰＳ１，ＰＰＳ２の中間レベルが出力される。
【００６２】前記遅延回路１２の遅延時間は、通常動作
時において、ワード線が選択された後、所定時間後にセ
ンスアンプ６が活性化されるように設定されている。図
８は、ワードデコーダ及びドライバ２を示す。プリデコ
ーダ１３にはアドレス信号Ａｄｄが入力されるととも
に、バーイン制御信号ＢＩＺが入力される。前記プリデ
コーダ１３から出力されるプリデコード信号は、メイン
デコーダ１４を構成する多数のＮＡＮＤ回路に入力さ
れ、各ＮＡＮＤ回路には前記ワード制御回路８から出力
されるクロック信号ＣＬＫ１が入力される。
【００６３】前記メインデコーダ１４を構成する各ＮＡ
ＮＤ回路の出力信号は、ドライバ１５を構成するインバ
ータ回路を介して前記ワード線ＷＬ０〜ＷＬｎを選択す
るためのワード線選択信号ＳＷＬ０〜ＳＷＬｎとして出
力される。
【００６４】このように構成されたワードデコーダ及び
ドライバ２では、通常動作時にはアドレス信号Ａｄｄが
入力されている状態でクロック信号ＣＬＫ１が立ち上が
ると、アドレス信号Ａｄｄに基づいて、ワード線選択信
号ＳＷＬ０〜ＳＷＬｎのいずれか１つをＨレベルとす
る。
【００６５】また、バーイン試験時にバーイン制御信号
ＢＩＺがＨレベルとなると、プリデコーダ１３から出力
されるプリデコード信号はすべてＨレベルとなり、クロ
ック信号ＣＬＫ１の立ち上がりに基づいて、ワード線選
択信号ＳＷＬ０〜ＳＷＬｎがすべてＨレベルとなり、す
べてのワード線ＷＬ０〜ＷＬｎが選択されるようになっ
ている。
【００６６】なお、バーイン試験時にワードデコーダ及
びドライバ２に入力されるクロック信号ＣＬＫ１は、通
常動作時より遅れて入力され、ダミーワード線ＤＷＬ
０，ＤＷＬ１のいずれかが選択され、次いでセンスアン
プ６が活性化された後に、全ワード線ＷＬ０〜ＷＬｎが
一括して選択されるようになっている。
【００６７】次に、上記のように構成されたＤＲＡＭの
動作を説明する。図９に示すように、バーイン試験時に
は、外部からＨレベルのバーイン制御信号ＢＩＺが入力
される。この状態で、Ｌレベルの選択信号ＳＥＬが入力
されると、クロック信号ＣＬＫ２に基づいてダミーワー
ド線選択信号ＳＤＷＬ０がＨレベル及びＬレベルを交互
に繰り返す状態となり、ダミーワード線選択信号ＳＤＷ
Ｌ１はＬレベルに固定される。
【００６８】すると、クロック信号ＣＬＫ２の立ち上が
りに基づいてダミーワード線ＤＷＬ０が選択され、ダミ
ーワード線ＤＷＬ０と容量結合されているビット線ＢＬ
Ｚの電位が上昇して、ビット線ＢＬＺ，ＢＬＸ間に微少
電位差が生成される。
【００６９】ダミーワード線ＤＷＬ０が選択された後、
センスアンプ制御回路７においてセンスアンプ活性化信
号ＳＡＥがＨレベルとなって、センスアンプ６が活性化
され、ビット線ＢＬＺ，ＢＬＸの微少電位差が電源ＰＰ
Ｓ１，ＰＰＳ２のレベルまで拡大される。
【００７０】次いで、ワード制御回路８から出力される
クロック信号ＣＬＫ１に基づいて、ワードデコーダ及び
ドライバ２により、ワード線ＷＬ０〜ＷＬｎが全選択さ
れる。この状態では、ワード線ＷＬ０〜ＷＬｎとビット
線ＢＬＸとの間及びビット線ＢＬＺ，ＢＬＸ間にストレ
ス電圧が印加される。
【００７１】クロック信号ＣＬＫ２がＬレベルに立ち下
がると、ダミーワード線ＤＷＬ０の選択が終了するとと
もに、センスアンプ６が不活性化され、センスアンプ制
御回路７の動作によりビット線ＢＬＺ，ＢＬＸが電源Ｐ
ＰＳ１，ＰＰＳ２の中間レベルにプリチャージされる。
【００７２】そして、選択信号ＳＥＬがＬレベルに維持
されている間は、ダミーワード線ＤＷＬ０が繰り返し選
択されて、上記動作が繰り返される。選択信号ＳＥＬが
所定時間Ｌレベルに維持された後、選択信号ＳＥＬがＨ
レベルに切り換えられると、クロック信号ＣＬＫ２に基
づいてダミーワード線選択信号ＳＤＷＬ１がＨレベル及
びＬレベルを交互に繰り返す状態となり、ダミーワード
線選択信号ＳＤＷＬ０はＬレベルに固定される。
【００７３】すると、クロック信号ＣＬＫ２の立ち上が
りに基づいてダミーワード線ＤＷＬ１が選択され、ダミ
ーワード線ＤＷＬ１と容量結合されているビット線ＢＬ
Ｘの電位が上昇する。
【００７４】ダミーワード線ＤＷＬ１が選択された後、
センスアンプ活性化信号ＳＡＥがＨレベルとなって、セ
ンスアンプ６が活性化され、ビット線ＢＬＸ，ＢＬＺの
微少電位差が電源ＰＰＳ１，ＰＰＳ２のレベルまで拡大
される。
【００７５】次いで、ワード制御回路８から出力される
クロック信号ＣＬＫ１に基づいて、ワードデコーダ及び
ドライバ２により、ワード線ＷＬ０〜ＷＬｎが全選択さ
れる。この状態では、ワード線ＷＬ０〜ＷＬｎとビット
線ＢＬＺとの間及びビット線ＢＬＺ，ＢＬＸ間にストレ
ス電圧が印加される。
【００７６】クロック信号ＣＬＫ２がＬレベルに立ち下
がると、ダミーワード線ＤＷＬ１の選択が終了するとと
もに、センスアンプ６が不活性化され、センスアンプ制
御回路７の動作によりビット線ＢＬＺ，ＢＬＸが電源Ｐ
ＰＳ１，ＰＰＳ２の中間レベルにプリチャージされる。
【００７７】そして、選択信号ＳＥＬがＨレベルに維持
されている間は、ダミーワード線ＤＷＬ１が繰り返し選
択されて、上記動作が繰り返される。また、図１０に示
すように、通常の読み出し動作時には、Ｌレベルのバー
イン制御信号ＢＩＺが入力される。すると、ダミーワー
ド制御回路９の出力信号ＣＬＫＤ０，ＣＬＫＤ１は同相
の信号となり、アドレス判定信号ａｃ，ａｃバーに基づ
いてダミーワード線ＤＷＬ０，ＤＷＬ１のいずれかが選
択される。
【００７８】また、クロック信号ＣＬＫとアドレス信号
Ａｄｄに基づいて、前記ダミーワード線ＤＷＬ０，ＤＷ
Ｌ１の選択とほぼ同時にワード線ＷＬ０〜ＷＬｎのいず
れか１本が選択される。
【００７９】そして、選択された記憶セルＭＣからビッ
ト線ＢＬＺ，ＢＬＸのいずれかにセル情報が読み出され
るとともに、ダミーセルの結合容量によりビット線ＢＬ
Ｚ，ＢＬＸの電位差が拡大される。
【００８０】次いで、遅延回路１２の出力信号ＳＡＥに
基づいてセンスアンプ６が活性化され、ビット線ＢＬ
Ｚ，ＢＬＸに読み出されたセル情報が増幅されて、出力
される。
【００８１】上記のようなＤＲＡＭでは、次に示す作用
効果を得ることができる。 （１）バーイン制御信号ＢＩＺとクロック信号ＣＬＫを
供給し、バーイン試験を行うためのストレス電圧をセン
スアンプ６に供給することにより、バーイン試験を行う
ことができる。
【００８２】（２）バーイン試験時には、選択信号ＳＥ
ＬをＨレベルからＬレベルに切り換えて、ダミーワード
線ＤＷＬ０，ＤＷＬ１の選択を切り換えることにより、
対を成すビット線ＢＬＺ，ＢＬＸのいずれを高電位側と
するかを、任意に選択することができるので、バーイン
試験を行うことにより信頼性の高いスクリーニングを行
うことができる。
【００８３】（３）各ビット線ＢＬＺ，ＢＬＸの近傍に
ストレス電圧を供給するためのスイッチ回路及びそのス
イッチ回路を制御するための信号配線を設ける必要がな
いので、メモリセルアレイ１の回路面積の縮小を図るこ
とができる。
【００８４】（４）各ビット線対ＢＬＺ，ＢＬＸに供給
するストレス電圧は、各ビット線対ＢＬＺ，ＢＬＸ間に
配設されるセンスアンプ６から供給することができるの
で、各ビット線対ＢＬＺ，ＢＬＸに安定したストレス電
圧を供給して、バーイン試験の信頼性を向上させること
ができる。
【００８５】（５）各ビット線対ＢＬＺ，ＢＬＸにスト
レス電圧を供給するために、コラムデコーダの入力ゲー
トを増加させる必要がないので、コラムデコーダの回路
面積の増大を防止することができる。
【００８６】（６）従来のＤＲＡＭの周辺回路に比し
て、ワード制御回路８にはバーイン制御信号ＢＩＺを入
力するための入力ゲート及びクロック信号ＣＬＫ１を遅
延させるための遅延回路１０ｃを設ける必要があり、ダ
ミーワード制御回路９にはバーイン制御信号ＢＩＺ及び
選択信号ＳＥＬの入力ゲートが必要となるが、その回路
面積の増大は僅かであり、チップ全体の回路面積を確実
に縮小することができる。
【００８７】なお、上記実施の形態では、ダミーワード
線を選択して、ビット線ＢＬＺ，ＢＬＸに微少電位差を
生成したが、ダミーワード線以外のワード線を選択し、
そのワード線に接続されている記憶セルのセル情報に基
づいて、ビット線ＢＬＺ，ＢＬＸに微少電位差を生成す
るようにしてもよい。 （第二の実施の形態）図１１は、第二の実施の形態を示
す。この実施の形態のメモリセルアレイ１は、前記第一
の実施の形態と同様な構成であり、ダミーワード線の有
無は本実施の形態に影響しないので、その説明を省略す
る。
【００８８】また、通常動作時にはアドレス信号に基づ
いていずれか一本のワード線を選択し、バーイン試験時
にはバーイン制御信号ＢＩＺに基づいて、全ワード線Ｗ
Ｌ０〜ＷＬｎを同時に一括して選択するように動作する
ワード選択のための周辺回路は、前記第一の実施の形態
と同様であるため、その説明を省略する。
【００８９】センスアンプ制御回路７は、第一の実施の
形態と同様な構成であり、入力されるクロック信号ＣＬ
Ｋ２は、第一の実施の形態のワード制御回路８で生成さ
れるクロック信号ＣＬＫ２が常時入力されるものとす
る。
【００９０】多数のビット線対ＢＬＺ，ＢＬＸは、コラ
ムデコーダ１６の出力信号ＣＬで開閉されるスイッチ回
路１７を介してローカルデータバスＬＤＢＺ，ＬＤＢＸ
にそれぞれ接続される。前記ローカルデータバスＬＤＢ
Ｚ，ＬＤＢＸは、複数対設けられ、各ビット線対ＢＬ
Ｚ，ＢＬＸはいずれかのローカルデータバスＬＤＢＺ，
ＬＤＢＸに接続される。なお、図１１においては、１対
のローカルデータバスＬＤＢＺ，ＬＤＢＸのみ記載す
る。
【００９１】前記コラムデコーダ１６には、アドレス信
号Ａｄｄ及びバーイン制御信号ＢＩＺが入力される。こ
のコラムデコーダ１６は、図８に示す前記第一の実施の
形態のワードデコーダ及びドライバ２のドライバ１５を
省略した構成に相当する。
【００９２】そして、通常動作時にはアドレス信号Ａｄ
ｄに基づいていずれかのビット線対ＢＬＺ，ＢＬＸがロ
ーカルデータバスＬＤＢＺ，ＬＤＢＸに接続され、バー
イン試験時には、Ｈレベルのバーイン制御信号ＢＩＺが
入力されることにより、全ビット線対ＢＬＺ，ＢＬＸが
ローカルデータバスＬＤＢＺ，ＬＤＢＸに同時に接続さ
れる。
【００９３】前記ローカルデータバスＬＤＢＺ，ＬＤＢ
Ｘには高抵抗を介して電源ＰＰＳ３が供給されるととも
に、ローカルイコライザ１８の出力信号ＬＥＱＺ，ＬＥ
ＱＸにより開閉されるスイッチ回路１９を介して電源Ｐ
ＰＳ４に接続されている。
【００９４】前記電源ＰＰＳ４は、電源ＰＰＳ３より高
電位として設定されるとともに、通常の読み出し動作に
先立ってローカルデータバスＬＤＢＺ，ＬＤＢＸをプリ
チャージする電位である。
【００９５】前記ローカルイコライザ１８には、イコラ
イズ信号ＬＤＢＥＱと、バーイン制御信号ＢＩＺと、選
択信号ＳＥＬが入力される。このローカルイコライザ１
８は、図５に示す前記第一の実施の形態のダミーワード
制御回路９のクロック信号ＣＬＫ２に代えて、イコライ
ズ信号ＬＤＢＥＱを入力した構成と同等である。
【００９６】そして、通常動作時において、Ｌレベルの
バーイン制御信号ＢＩＺが入力された状態で、Ｈレベル
のイコライズ信号ＬＤＢＥＱが入力されると、出力信号
ＬＥＱＺ，ＬＥＱＸがともにＨレベルとなってスイッチ
回路１９が導通し、ローカルデータバスＬＤＢＺ，ＬＤ
ＢＸが電源ＰＰＳ４レベルにプリチャージされる。
【００９７】一方、バーイン試験時にＨレベルのバーイ
ン制御信号ＢＩＺが入力されると、出力信号ＬＥＱＺ，
ＬＥＱＸのいずれか一方がＨレベル、他方がＬレベルと
なり、スイッチ回路１９の一方のみが導通する。そし
て、いずれのスイッチ回路１９を導通させるかは選択信
号ＳＥＬをＨレベルとするかＬレベルとするかにより選
択可能である。
【００９８】このようにして、スイッチ回路１９のいず
れかが導通すると、ローカルデータバスＬＤＢＺ，ＬＤ
ＢＸ間には、電源ＰＰＳ４と同ＰＰＳ３の電位差にほぼ
等しい微少電位差が生じる。
【００９９】前記ローカルデータバスＬＤＢＺ，ＬＤＢ
Ｘは、ローカルデコーダ２０の出力信号ＬＳＷで開閉さ
れるスイッチ回路２１を介してグローバルデータバスＧ
ＤＢＺ，ＧＤＢＸに接続される。
【０１００】前記ローカルデコーダ２０には、アドレス
信号Ａｄｄ及びバーイン制御信号ＢＩＺが入力され、通
常動作時に入力されたアドレス信号Ａｄｄに基づいて、
ローカルデータバスＬＤＢＺ，ＬＤＢＸのいずれかの対
がグローバルデータバスＧＤＢＺ，ＧＤＢＸに接続され
る。
【０１０１】また、バーイン試験時にＨレベルのバーイ
ン制御信号ＢＩＺが入力されると、スイッチ回路２１が
活性化されて、ローカルデータバスＬＤＢＺ，ＬＤＢＸ
と、グローバルデータバスＧＤＢＺ，ＧＤＢＸとが接続
される。
【０１０２】前記グローバルデータバスＧＤＢＺ，ＧＤ
ＢＸは、グローバルイコライザ２２の出力信号ＧＥＱ
Ｚ，ＧＥＱＸに基づいて開閉されるスイッチ回路２３を
介して電源ＰＰＳ６に接続されるとともに、高抵抗を介
して電源ＰＰＳ５に接続される。
【０１０３】前記グローバルイコライザ２２には、イコ
ライズ信号ＧＤＢＥＱ及びバーイン制御信号ＢＩＺが入
力される。このグローバルイコライザ２２は、図５に示
す前記第一の実施の形態野ダミーワード制御回路９のク
ロック信号ＣＬＫ２に代えて、イコライズ信号ＧＤＢＥ
Ｑを入力し、選択信号ＳＥＬに基づくＮＡＮＤ回路１１
ｅ，１１ｆの入力信号をＨレベルに固定した構成と同等
である。
【０１０４】そして、通常動作時に例えばイコライズ信
号ＧＤＢＥＱがＨレベルとなると、出力信号ＧＥＱＺ，
ＧＥＱＸがともにＨレベルとなって、グローバルデータ
バスＧＤＢＺ，ＧＤＢＸが電源ＰＰＳ６レベルにプリチ
ャージされる。
【０１０５】バーイン試験時に、バーイン制御信号ＢＩ
ＺがＨレベルとなると、出力信号ＧＥＱＺ，ＧＥＱＸが
ともにＬレベルとなってスイッチ回路２３が不活性化さ
れ、グローバルデータバスＧＤＢＺ，ＧＤＢＸへの電源
ＰＰＳ６の供給が遮断される。
【０１０６】前記グローバルデータバスＧＤＢＺ，ＧＤ
ＢＸには、ライトアンプ２４ｂ及びリードアンプ２４ａ
が接続される。次に、上記のように構成されたＤＲＡＭ
の動作を説明する。
【０１０７】バーイン試験時には、Ｈレベルのバーイン
制御信号ＢＩＺに基づいて、ローカルイコライザ１８に
よりローカルデータバスＬＤＢＺ，ＬＤＢＸ間には、電
源ＰＰＳ４と同ＰＰＳ３の電位差にほぼ等しい微少電位
差が生成される。
【０１０８】このとき、グローバルイコライザ２２によ
りスイッチ回路２３が不活性化されるので、ローカルデ
ータバスＬＤＢＺ，ＬＤＢＸに対するグローバルデータ
バスＧＤＢＺ，ＧＤＢＸの干渉が防止される。
【０１０９】また、コラムデコーダ１６により、全ビッ
ト線対ＢＬＺ，ＢＬＸが選択されてローカルデータバス
ＬＤＢＺ，ＬＤＢＸに接続される。すると、ローカルデ
ータバスＬＤＢＺ，ＬＤＢＸの微少電位差が各ビット線
対ＢＬＺ，ＢＬＸに供給される。
【０１１０】そして、この状態でセンスアンプ６が活性
化されるとともに、全ワード線ＷＬ０〜ＷＬｎが同時に
一括して選択されて、バーイン試験が行われる。また、
選択信号ＳＥＬにより、ビット線ＢＬＺ，ＢＬＸのいず
れの側を高電位側とするかも選択可能である。
【０１１１】通常の読み出し動作時には、アドレス信号
Ａｄｄに基づいて特定のコラムが選択され、ワード線で
選択された記憶セルＭＣからビット線対ＢＬＺ，ＢＬＸ
に読み出されたセル情報がセンスアンプ６で増幅され、
ローカルデータバスＬＤＢＺ，ＬＤＢＸ及びグローバル
データバスＧＤＢＺ，ＧＤＢＸを介してリードアンプ２
４ａに入力される。そして、リードアンプ２４ａで増幅
された読み出しデータが外部へ出力される。
【０１１２】通常の書き込み動作時には、外部から入力
される書き込みデータが、ライトアンプ２４からグロー
バルデータバスＧＤＢＺ，ＧＤＢＸ及びローカルデータ
バスＬＤＢＺ，ＬＤＢＸを経て、アドレス信号Ａｄｄで
選択されたコラムのビット線対ＢＬＺ，ＢＬＸに入力さ
れる。
【０１１３】そして、ビット線対ＢＬＺ，ＢＬＸに入力
された書き込みデータは、センスアンプ６で増幅され、
ワード線で選択された記憶セルＭＣに書き込まれる。こ
の実施の形態のＤＲＡＭでは、次に示す作用効果を得る
ことができる。
【０１１４】（１）バーイン制御信号ＢＩＺとクロック
信号ＣＬＫを供給し、バーイン試験を行うためのストレ
ス電圧をセンスアンプ６に供給することにより、バーイ
ン試験を行うことができる。
【０１１５】（２）バーイン試験時には、選択信号ＳＥ
ＬをＨレベルからＬレベルに切り換えることにより、対
を成すビット線ＢＬＺ，ＢＬＸのいずれを高電位側とす
るかを、任意に選択することができるので、バーイン試
験を行うことにより信頼性の高いスクリーニングを行う
ことができる。
【０１１６】（３）各ビット線ＢＬＺ，ＢＬＸの近傍に
ストレス電圧を供給するためのスイッチ回路及びそのス
イッチ回路を制御するための信号配線を設ける必要がな
いので、メモリセルアレイ１の回路面積の縮小を図るこ
とができる。
【０１１７】（４）各ビット線対ＢＬＺ，ＢＬＸに供給
するストレス電圧は、各ビット線対ＢＬＺ，ＢＬＸ間に
配設されるセンスアンプ６から供給することができるの
で、各ビット線対ＢＬＺ，ＢＬＸに安定したストレス電
圧を供給して、バーイン試験の信頼性を向上させること
ができる。
【０１１８】（５）各ビット線対ＢＬＺ，ＢＬＸにスト
レス電圧を供給するために、コラムデコーダ１６の入力
ゲートを増加させる必要があるが、コラムデコーダ１６
の回路面積の増大は、メモリセルアレイ１の回路面積の
縮小効果に比べて十分に小さい。従って、チップ全体の
回路面積を縮小することができる。 （第三の実施の形態）図１２は、第三の実施の形態を示
す。この実施の形態は、バーイン試験時にローカルデー
タバスＬＤＢＺ，ＬＤＢＸに所定の電位差を生成する動
作を、ローカルイコライザに代えてグローバルイコライ
ザで行うようにしたものである。
【０１１９】コラムデコーダ１６は、前記第二の実施の
形態と同様な構成である。ローカルイコライザ２５は、
前記第二の実施の形態のグローバルイコライザ２２と同
様な構成であり、イコライズ信号ＬＤＢＥＱとバーイン
制御信号ＢＩＺが入力される。
【０１２０】そして、通常動作時には、イコライズ信号
ＬＤＢＥＱに基づいてローカルデータバスＬＤＢＺ，Ｌ
ＤＢＸをプリチャージする機能と、バーイン試験時に
は、Ｈレベルのバーイン制御信号ＢＩＺに基づいてスイ
ッチ回路１９を不活性化して、ローカルデータバスＬＤ
ＢＺ，ＬＤＢＸへの電源ＰＰＳ４の供給を遮断する機能
とを備える。
【０１２１】ローカルデコーダ２６は、アドレス信号Ａ
ｄｄに基づいて複数対のローカルデータバスＬＤＢＺ，
ＬＤＢＸの中からいずれかを選択してグローバルデータ
バスＧＤＢＺ，ＧＤＢＸに接続する機能と、バーイン制
御信号ＢＩＺの入力に基づいて、すべてのローカルデー
タバスＬＤＢＺ，ＬＤＢＸを選択して、グローバルデー
タバスＧＤＢＺ，ＧＤＢＸに接続する機能とを備える。
【０１２２】グローバルイコライザ２７は、前記第二の
実施の形態のローカルイコライザ１８と同様な構成であ
り、イコライズ信号ＧＢＤＥＱに基づいてグローバルデ
ータバスＧＤＢＺ，ＧＤＢＸを電源ＰＰＳ６にプリチャ
ージする機能と、バーイン制御信号ＢＩＺ及び選択信号
ＳＥＬに基づいて、グローバルデータバスＧＤＢＺ，Ｇ
ＤＢＸの一方を電源ＰＰＳ６レベルとし、他方を電源Ｐ
ＰＳ５レベルとする機能を備える。
【０１２３】このような構成により、バーイン試験時に
は、Ｈレベルのバーイン制御信号ＢＩＺに基づいて、グ
ローバルイコライザ２７によりグローバルデータバスＧ
ＤＢＺ，ＧＤＢＸ間には、電源ＰＰＳ６と同ＰＰＳ５の
電位差にほぼ等しい微少電位差が生成される。
【０１２４】また、ローカルデコーダ２６により、すべ
てのローカルデータバスＬＤＢＺ，ＬＤＢＸが選択され
てグローバルデータバスＧＤＢＺ，ＧＤＢＸに接続さ
れ、コラムデコーダ１６により、全ビット線対ＢＬＺ，
ＢＬＸが選択されてローカルデータバスＬＤＢＺ，ＬＤ
ＢＸに接続される。
【０１２５】すると、グローバルデータバスＧＤＢＺ，
ＧＤＢＸの微少電位差が各ビット線対ＢＬＺ，ＢＬＸに
供給される。そして、この状態でセンスアンプ６が活性
化されるとともに、全ワード線ＷＬ０〜ＷＬｎが同時に
一括して選択されて、バーイン試験が行われる。また、
選択信号ＳＥＬにより、ビット線ＢＬＺ，ＢＬＸのいず
れの側を高電位側とするかも選択可能である。
【０１２６】通常の書き込み動作及び読み出し動作は、
前記第二の実施の形態と同様に行われる。この実施の形
態では、第二の実施の形態と同様な作用効果を得ること
ができるとともに、ローカルイコライザ２５より数の少
ないグローバルイコライザ２７に、バーイン制御信号Ｂ
ＩＺ及び選択信号ＳＥＬの入力ゲートを設ければよいの
で、第二の実施の形態に比して、周辺回路の回路面積を
さらに縮小することができる。 （第四の実施の形態）図１３〜図１７は、第四の実施の
形態を示す。この実施の形態は、図１３に示すように、
ビット線ＢＬＺ，ＢＬＸとセンスアンプ６との間にビッ
ト線分離スイッチ３１ａ，３１ｂを介在させたＤＲＡＭ
を示すものあり、詳しくは例えば特開平１１−２３２８
７１号公報に開示されている。
【０１２７】上記ＤＲＡＭの読み出し動作の概略を説明
すると、例えばワード線ＷＬ０が選択されるときは、ビ
ット線分離スイッチ３１ａのみが導通して、セル情報が
ビット線ＢＬＺからセンスアンプ６に入力され、その状
態でセンスアンプ６が活性化される。
【０１２８】そして、セル情報に基づいてセンスアンプ
６の出力ノードＢＬＺＳＡ，ＢＬＸＳＡの電位差が増幅
され、そのセル情報がコラムゲート３２ａ，３２ｂを介
してデータバスＤＢＺ，ＤＢＸに出力される。
【０１２９】次いで、ビット線分離スイッチ３１ｂが導
通されて、ビット線ＢＬＺ，ＢＬＸが相補レベルとな
り、センスアンプ６が不活性状態となった後に、イコラ
イズ信号φＢＲでイコライズスイッチ３７が活性化さ
れ、ビット線ＢＬＺ，ＢＬＸが同一レベルすなわちセン
スアンプ６に供給される電源ＰＳＡ，ＮＳＡの中間レベ
ルにリセットされる。
【０１３０】この実施の形態は、ビット線分離スイッチ
３１ａ，３１ｂを活性化させる制御信号φＢＴ１，φＢ
Ｔ２のタイミングを制御することにより、バーイン試験
時にセンスアンプ６からビット線ＢＬＺ，ＢＬＸに任意
のストレス電圧を供給可能とするものである。
【０１３１】図１４及び図１５に前記ビット線分離スイ
ッチ３１ａ，３１ｂの動作を制御する第一及び第二の制
御回路を示す。図１４に示す第一の制御回路において、
リセット信号ＰＯＲは、ＮＯＲ回路３３ａに入力され、
そのＮＯＲ回路３３ａの出力信号は、ＮＯＲ回路３３ｂ
に入力され、そのＮＯＲ回路３３ｂの出力信号はＮＯＲ
回路３３ａに入力される。
【０１３２】このリセット信号ＰＯＲは、電源投入時に
所定時間に限りＨレベルとなる信号である。従って、Ｎ
ＯＲ回路３３ａ，３３ｂは、電源投入時にはＮＯＲ回路
３３ａの出力端子であるノードＮ４をＬレベルにリセッ
トするとともに、ＮＯＲ回路３３ｂの出力端子であるノ
ードＮ３をＨレベルにリセットするラッチ回路として動
作する。
【０１３３】バーイン制御信号ＢＩＺは、ＮＯＲ回路３
３ｃに入力され、そのＮＯＲ回路３３ｃの出力信号はＮ
ＡＮＤ回路３４ａに入力される。また、前記ＮＡＮＤ回
路３４ａの出力信号は前記ＮＯＲ回路３３ｃに入力され
る。
【０１３４】前記ＮＡＮＤ回路３４ａの出力端子である
ノードＮ１は、ＮチャネルＭＯＳトランジスタＴrnを介
して電源Ｖssに接続され、そのトランジスタ３６のゲー
トには前記リセット信号ＰＯＲが入力される。
【０１３５】従って、電源投入時にはノードＮ１はＬレ
ベルにリセットされる。また、Ｈレベルのバーイン制御
信号ＢＩＺが入力されると、前記ＮＯＲ回路３３ｃ及び
ＮＡＮＤ回路３４ａは、ノードＮ１をＨレベルにラッチ
する。
【０１３６】クロック信号ＣＬＫは、遅延回路３５ａを
介してＮＡＮＤ回路３４ｂに入力される。また、遅延回
路３５ａの出力信号（ノードＮ２）は遅延回路３５ｂを
介して前記ＮＡＮＤ回路３４ａに入力される。
【０１３７】前記遅延回路３５ａは、入力信号を所定時
間遅延させた同相信号を出力し、前記遅延回路３５ｂは
入力信号を所定時間遅延させ、かつ反転させた逆相信号
を出力する。
【０１３８】センスアンプ活性化信号ＳＡＥは、遅延回
路３５ｃを介して前記ＮＯＲ回路３３ｂに入力される。
前記遅延回路３５ｃは、入力信号を所定時間遅延させた
同相信号を出力する。
【０１３９】そして、前記ノードＮ１，Ｎ２，Ｎ３がＮ
ＡＮＤ回路３４ｂに入力され、そのＮＡＮＤ回路３４ｂ
からクロック信号ＣＬＫ３が出力される。上記のように
構成された第一の制御回路では、電源投入時には、ノー
ドＮ１がＬレベルとなり、ノードＮ２は不定となり、ノ
ードＮ３はＨレベルとなるため、クロック信号ＣＬＫ３
はＨレベルとなる。
【０１４０】通常動作時には、Ｌレベルのバーイン制御
信号ＢＩＺが入力され、ＮＯＲ回路３３ｃの出力信号は
Ｈレベルとなる。この状態で、クロック信号ＣＬＫがＨ
レベルに立ち上がると、遅延回路３５ａによりノードＮ
２が所定時間後にＨレベルとなる。
【０１４１】さらに、ノードＮ２の立ち上がりから所定
時間後に、遅延回路３５ｂの出力信号が立ち下がり、ノ
ードＮ１がＨレベルに立ち上がる。すると、図１６に示
すように、クロック信号ＣＬＫの立ち上がりから所定時
間後、すなわちクロック信号ＣＬＫの立ち上がりに基づ
いてワード線ＷＬが選択された後にクロック信号ＣＬＫ
３が立ち下がる。
【０１４２】次いで、センスアンプ活性化信号ＳＡＥが
Ｈレベルに立ち上がると、遅延回路３５ｃの出力信号が
所定時間後にＨレベルとなり、ノードＮ３がＬレベルと
なる。すると、クロック信号ＣＬＫ３はＨレベルに復帰
する。
【０１４３】従って、図１６に示すように、センスアン
プ活性化信号ＳＡＥがＨレベルに立ち上がってセンスア
ンプ６が活性化され、同センスアンプ６の出力ノードＢ
ＬＺＳＡ，ＢＬＸＳＡの電位差が拡大された後、クロッ
ク信号ＣＬＫ３がＨレベルに復帰するようになってい
る。
【０１４４】図１５は、第二の制御回路を示す。アドレ
ス判定信号ａｃは、ワード線を選択するアドレス信号に
基づいて、ＨレベルあるいはＬレベルとなる信号であ
り、ビット線ＢＬＺに接続される記憶セルＭＣが選択さ
れるときＬレベルとなり、ビット線ＢＬＸに接続される
記憶セルＭＣが選択されるときＨレベルとなる。
【０１４５】そして、アドレス判定信号ａｃは、インバ
ータ回路３６ａ及び転送ゲート３７ａを介してＮＯＲ回
路３３ｄに入力されるとともに、転送ゲート３７ｂを介
してＮＯＲ回路３３ｅに入力される。
【０１４６】前記転送ゲート３７ａ，３７ｂのＰチャネ
ル側ゲートには、バーイン制御信号ＢＩＺが入力され、
Ｎチャネル側ゲートには、バーイン制御信号ＢＩＺがイ
ンバータ回路３６ｂを介して入力されている。
【０１４７】従って、バーイン制御信号ＢＩＺがＨレベ
ルとなると、転送ゲート３７ａ，３７ｂは不導通とな
り、バーイン制御信号ＢＩＺがＬレベルとなると、転送
ゲート３７ａ，３７ｂは導通する。また、前記クロック
信号ＣＬＫ３は、前記ＮＯＲ回路３３ｄ，３３ｅに入力
される。
【０１４８】スイッチ選択信号ＢＴＳＷは、転送ゲート
３７ｃを介してＮＡＮＤ回路３４ｃに入力されるととも
に、インバータ回路３６ｃ及び転送ゲート３７ｄを介し
てＮＡＮＤ回路３４ｄに入力される。
【０１４９】前記転送ゲート３７ｃ，３７ｄのＮチャネ
ル側ゲートには、バーイン制御信号ＢＩＺが入力され、
Ｐチャネル側ゲートには、バーイン制御信号ＢＩＺがイ
ンバータ回路３６ｂを介して入力されている。
【０１５０】従って、バーイン制御信号ＢＩＺがＨレベ
ルとなると、転送ゲート３７ａ，３７ｂは導通し、バー
イン制御信号ＢＩＺがＬレベルとなると、転送ゲート３
７ａ，３７ｂは不導通となる。
【０１５１】前記転送ゲート３７ａ，３７ｂの出力端子
であるノードＮ５，Ｎ６は、それぞれＮチャネルＭＯＳ
トランジスタＴrnを介して電源Ｖssに接続され、そのゲ
ートにはバーイン制御信号ＢＩＺが入力される。
【０１５２】従って、バーイン制御信号ＢＩＺがＨレベ
ルとなると、ノードＮ５，Ｎ６はＬレベルに固定され
る。前記転送ゲート３７ｃ，３７ｄの出力端子であるノ
ードＮ７，Ｎ８は、それぞれＰチャネルＭＯＳトランジ
スタＴrpを介して電源ＶDDに接続され、そのゲートには
バーイン制御信号ＢＩＺが入力される。
【０１５３】従って、バーイン制御信号ＢＩＺがＬレベ
ルとなると、ノードＮ５，Ｎ６はＨレベルに固定され
る。前記ＮＯＲ回路３３ｄの出力信号は、前記ＮＡＮＤ
回路３４ｃに入力され、前記ＮＯＲ回路３３ｅの出力信
号は、ＮＡＮＤ回路３４ｄに入力される。そして、ＮＡ
ＮＤ回路３４ｃ，３４ｄから前記制御信号φＢＴ１，φ
ＢＴ２が出力される。
【０１５４】上記のように構成された第二の制御回路で
は、通常動作時にはＬレベルのバーイン制御信号ＢＩＺ
が入力され、転送ゲート３７ａ，３７ｂが導通するとと
もに、転送ゲート３７ｃ，３７ｄが不導通となる。ま
た、トランジスタＴrpがオンされて、ノードＮ７，Ｎ８
はＨレベルに固定される。
【０１５５】この状態では、クロック信号ＣＬＫ３がＨ
レベルのとき、ＮＯＲ回路３３ｄ，３３ｅの出力信号は
ともにＬレベルとなり、制御信号φＢＴ１，φＢＴ２は
ともにＨレベルとなる。
【０１５６】また、クロック信号ＣＬＫ３がＬレベルと
なると、アドレス判定信号ａｃに基づいて、制御信号φ
ＢＴ１，φＢＴ２の一方がＨレベル、他方がＬレベルと
なる。
【０１５７】バーイン試験時にはＨレベルのバーイン制
御信号ＢＩＺが入力され、転送ゲート３７ｃ，３７ｄが
導通するとともに、転送ゲート３７ａ，３７ｂが不導通
となる。また、トランジスタＴrnがオンされて、ノード
Ｎ５，Ｎ６はＬレベルに固定される。
【０１５８】この状態では、クロック信号ＣＬＫ３がＨ
レベルのとき、ＮＯＲ回路３３ｄ，３３ｅの出力信号は
ともにＬレベルとなり、制御信号φＢＴ１，φＢＴ２は
ともにＨレベルとなる。
【０１５９】また、クロック信号ＣＬＫ３がＬレベルと
なると、スイッチ選択信号ＢＴＳＷに基づいて、制御信
号φＢＴ１，φＢＴ２の一方がＨレベル、他方がＬレベ
ルとなる。
【０１６０】次に、上記のように構成されたＤＡＲＭに
おけるバーイン動作を図１７に従って説明する。電源の
投入後、Ｈレベルのバーイン制御信号ＢＩＺを入力し
て、バーイン動作を開始すると、制御信号φＢＴ１，φ
ＢＴ２はともにＨレベルとなり、ビット線分離スイッチ
３１ａ，３１ｂはともに導通し、さらにイコライズ信号
φＢＲでイコライズスイッチ３３が活性化されて、ビッ
ト線ＢＬＺ，ＢＬＸが中間電位にプリチャージされる。
【０１６１】この状態で、クロック信号ＣＬＫがＨレベ
ルに立ち上がると、遅延回路３５ａで設定された遅延時
間後にクロック信号ＣＬＫ３がＬレベルに立ち下がる。
すると、例えばＬレベルのスイッチ選択信号ＢＴＳＷが
入力されていると、制御信号φＢＴ１はＨレベルに維持
され、制御信号φＢＴ２がＬレベルに立ち下がる。この
結果、ビット線分離スイッチ３１ａは導通状態に維持さ
れ、ビット線分離スイッチ３１ｂは不導通となる。
【０１６２】次いで、全ワード線ＷＬが選択され、ビッ
ト線ＢＬＺ，ＢＬＸに接続されている複数の記憶セルＭ
Ｃからセル情報が読み出される。このとき、全記憶セル
ＭＣには未だ書き込み動作が行われておらず、そのセル
容量には充電電荷が蓄積されていないので、ビット線Ｂ
ＬＺ，ＢＬＸの電位は中間レベルからともに低下する
が、ビット線ＢＬＺのみがセンスアンプ６に接続されて
いるので、センスアンプ６の出力ノードＢＬＺＳＡの電
位のみが低下して、センスアンプ６の出力ノードＢＬＺ
ＳＡ，ＢＬＸＳＡ間に微少電位差が生ずる。
【０１６３】次いで、全ワード線を非選択状態とした
後、センスアンプ活性化信号ＳＡＥがＨレベルに立ち上
がって、センスアンプ６にバーイン試験のためのストレ
ス電圧が電源ＰＳＡ，ＮＳＡとして供給されると、セン
スアンプ６の出力ノードＢＬＺＳＡとともにビット線Ｂ
ＬＺが電源ＮＳＡレベルまで低下し、出力ノードＢＬＸ
ＳＡが電源ＰＳＡレベルまで引上げられる。
【０１６４】次いで、クロック信号ＣＬＫ３の立ち上が
りに基づいて、制御信号φＢＴ２がＨレベルに復帰し
て、ビット線分離スイッチ３１ｂが導通し、ビット線Ｂ
ＬＸが電源ＰＳＡレベルまで引上げられると、ビット線
ＢＬＺ，ＢＬＸにストレス電圧が印加される。
【０１６５】また、Ｈレベルのスイッチ選択信号ＢＴＳ
Ｗが入力されている状態でクロック信号ＣＬＫがＨレベ
ルに立ち上がると、クロック信号ＣＬＫ３の立ち下がり
に基づいて、制御信号φＢＴ１がＬレベルとなるととも
に、同φＢＴ２がＨレベルとなって、ビット線ＢＬＺ，
ＢＬＸの電位を逆転させたストレス電圧が印加される。
【０１６６】一方、Ｌレベルのバーイン制御信号ＢＩＺ
が入力される通常の読み出し動作を図１６に従って説明
する。図１６は、ビット線ＢＬＺに接続された記憶セル
から「０」のセル情報を読み出す場合を示すが、以下の
説明は一般的な読み出し動作を説明する。
【０１６７】クロック信号ＣＬＫの立ち上がりから所定
時間後に、いずれか一本のワード線ＷＬが選択されて、
ビット線ＢＬＺ，ＢＬＸのいずれかにセル情報が読み出
され、次いで遅延回路３５ａ，３５ｂの動作に基づい
て、クロック信号ＣＬＫ３が立ち下がる。
【０１６８】そして、アドレス判定信号ａｃに基づい
て、制御信号φＢＴ１，φＢＴ２のいずれかがＬレベル
となって、セル情報が読み出されているビット線のみが
ビット線分離スイッチを介してセンスアンプ６に接続さ
れる。
【０１６９】次いで、センスアンプ活性化信号ＳＡＥが
Ｈレベルに立ち上がって、読み出されたセル情報が増幅
され、クロック信号ＣＬＫ３の立ち上がりに基づいて制
御信号φＢＴ１，φＢＴ２がともにＨレベルに復帰し
て、ビット線ＢＬＺ，ＢＬＸの電位差が拡大されるとと
もに、読み出されたセル情報がデータバスＤＢＺ，ＤＢ
Ｘに出力される。
【０１７０】次いで、センスアンプ６が不活性化される
とともに、ビット線ＢＬＺ，ＢＬＸが中間電位にリセッ
トされる。そして、このような動作の繰り返しにより読
み出し動作が行われる。
【０１７１】上記のように構成されたＤＲＡＭでは、次
に示す作用効果を得ることができる。 （１）バーイン制御信号ＢＩＺとクロック信号ＣＬＫを
供給し、バーイン試験を行うためのストレス電圧をセン
スアンプ６に供給することにより、バーイン試験を行う
ことができる。
【０１７２】（２）バーイン試験時には、スイッチ選択
信号ＢＴＳＷをＨレベルあるいはＬレベルに切り換える
ことにより、対を成すビット線ＢＬＺ，ＢＬＸのいずれ
を高電位側とするかを任意に選択することができるの
で、バーイン試験を行うことにより信頼性の高いスクリ
ーニングを行うことができる。
【０１７３】（３）各ビット線ＢＬＺ，ＢＬＸの近傍に
ストレス電圧を供給するためのスイッチ回路及びそのス
イッチ回路を制御するための信号配線を設ける必要がな
いので、メモリセルアレイ１の回路面積の縮小を図るこ
とができる。
【０１７４】（４）各ビット線対ＢＬＺ，ＢＬＸに供給
するストレス電圧は、各ビット線対ＢＬＺ，ＢＬＸ間に
配設されるセンスアンプ６から供給することができるの
で、各ビット線対ＢＬＺ，ＢＬＸに安定したストレス電
圧を供給して、バーイン試験の信頼性を向上させること
ができる。
【０１７５】（５）ビット線分離スイッチ３１ａ，３１
ｂの動作タイミングを制御するための制御回路に、バー
イン制御信号ＢＩＺ、スイッチ選択信号ＢＴＳＷ等を入
力するための入力ゲートを増加させる必要があるが、そ
の入力ゲートの増大による制御回路の面積増大は、メモ
リセルアレイの回路面積の縮小効果に比べて十分に小さ
い。従って、チップ全体の回路面積を縮小することがで
きる。 （第五の実施の形態）図１８は、第五の実施の形態を示
す。この実施の形態は、ビット線ＢＬＸがビット線分離
スイッチ３１ｂを介して、センスアンプ６の出力ノード
ＢＬＺＳＡに接続されている。そして、メモリセルアレ
イ内のその他の構成は、前記第四の実施の形態と同様で
ある。
【０１７６】この場合にも、図１４、図１５に示す制御
回路の動作に基づいて第四の実施の形態と同様なバーイ
ン試験を行うことができるが、ビット線ＢＬＺ，ＢＬＸ
に読み出されるセル情報は、ともにセンスアンプ６の出
力ノードＢＬＺＳＡに入力されるので、バーイン試験に
先立って、ビット線ＢＬＺに接続される記憶セルＭＣ
と、ビット線ＢＬＸに接続される記憶セルＭＣには、あ
らかじめ異なるセル情報を書き込むことにより、スイッ
チ選択信号ＢＴＳＷによりビット線ＢＬＺ，ＢＬＸのい
ずれを高電位側としてストレス電圧を印加するかを選択
することができる。
【０１７７】上記各実施の形態から把握できる前記請求
項以外の技術思想を以下に述べる。 （１）請求項２において、前記ダミーワード制御回路
は、選択信号の入力に基づいて、洗濯するダミーワード
線を切替えることにより、前記ビット線対間の微少電位
差の方向を選択可能とした。
【０１７８】（２）請求項５乃至７のいずれかにおい
て、前記電位生成回路は、選択信号に基づいて前記デー
タバス対に供給する微少電位差の方向を選択可能とし
た。 （３）請求項８において、前記スイッチ制御回路は、ス
イッチ選択信号に基づいて、一対のビット線分離スイッ
チのいずれを導通させるかを選択して、前記ビット線対
間の微少電位差の方向を選択可能とした。
【０１７９】（４）請求項２において、前記ダミーセル
はダミーワード線とビット線との間に介在される容量と
し、前記容量は、記憶セルを構成するセル容量より小容
量とした。
【０１８０】（５）請求項２において、前記ダミーセル
はダミーワード線とビット線との間に介在されるセルト
ランジスタ及びセル容量とし、前記セル容量は、記憶セ
ルを構成するセル容量より小容量とした。
【０１８１】（６）請求項６において、前記電位生成回
路は、バーイン制御信号に基づいて、対をなすローカル
データバスの一方にプリチャージ電圧を供給するローカ
ルイコライザで構成した。
【０１８２】（７）請求項７において、前記電位生成回
路は、バーイン制御信号に基づいて、対をなすグローバ
ルデータバスの一方にプリチャージ電圧を供給するグロ
ーバルイコライザで構成した。
【０１８３】
【発明の効果】以上詳述したように、この発明は初期不
良を確実にスクリーニングし得るバーイン試験機能を備
えながら、回路面積の増大を防止し得る半導体記憶装置
を提供することができる。
【図面の簡単な説明】
【図１】 第一の実施の形態を示すブロック回路図であ
る。
【図２】 メモリセルアレイの内部構成を示す回路図で
ある。
【図３】 ダミーセルの別例を示す回路図である。
【図４】 ワード制御回路の具体的構成を示す回路図で
ある。
【図５】 ダミーワード制御回路の具体的構成を示す回
路図である。
【図６】 ダミーワードデコーダ及びドライバの具体的
構成を示す回路図である。
【図７】 センスアンプ制御回路の具体的構成を示す回
路図である。
【図８】 ワードデコーダ及びドライバを示す回路図で
ある。
【図９】 バーイン試験時の動作を示すタイミング波形
図である。
【図１０】 通常の読み出し動作時の動作を示すタイミ
ング波形図である。
【図１１】 第二の実施の形態を示すブロック回路図で
ある。
【図１２】 第三の実施の形態を示す回路図である。
【図１３】 第四の実施の形態を示す回路図である。
【図１４】 第一の制御回路を示す回路図である。
【図１５】 第二の制御回路を示す回路図である。
【図１６】 通常の読み出し動作を示すタイミング波形
図である。
【図１７】 バーイン試験時の動作を示すタイミング波
形図である。
【図１８】 第五の実施の形態を示す回路図である。
【符号の説明】
６ センスアンプ ９ ダミーワード制御回路 ＭＣ 記憶セル ＷＬ ワード線 ＢＬＺ，ＢＬＸ ビット線対 ＢＩＺ バーイン制御信号 ＤＷＬ０，ＤＷＬ１ ダミーワード線 ＤＭＣ ダミーセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 悟 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 2G032 AA07 AB02 AB05 AE11 5B024 AA15 BA01 BA09 BA13 CA10 EA01 5L106 AA01 DD35 EE02 FF01 GG00

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数のワード線と、 複数のビット線と、 前記複数のワード線及び複数のビット線の交差部に設け
    られた記憶セルと、 前記ビット線の電位を増幅するセンスアンプと、 外部から入力されるバーイン制御信号に基づいて、前記
    ワード線及び前記ビット線にストレス電圧を供給してバ
    ーイン試験を行うバーイン試験制御回路とを備えた半導
    体記憶装置であって、 前記バーイン試験制御回路は、前記バーイン制御信号に
    基づいて、前記ワード線の選択に先立って、前記ビット
    線と交差する配線を選択することにより、前記ビット線
    に微少電位を生成する微少電位設定回路を有し、前記セ
    ンスアンプは、前記微少電位を増幅して、該ビット線に
    ストレス電圧を供給することを特徴とする半導体記憶装
    置。
  2. 【請求項２】 前記微少電位差設定回路は、 前記ビット線に交差するダミーワード線と、 前記ダミーワード線と前記ビット線の間に接続されてい
    るダミーセルと、 バーイン制御信号に基づいて、前記ワード線の選択に先
    立って前記ダミーワード線を選択することにより、前記
    ビット線にダミーセルに基づく微少電位を生成するダミ
    ーワード制御回路とから構成したことを特徴とする請求
    項１記載の半導体記憶装置。
  3. 【請求項３】 前記ワード線の選択動作を行うプリデコ
    ーダは、前記バーイン制御信号の入力に基づいて、全ワ
    ード線を一括して選択することを特徴とする請求項１又
    は２に記載の半導体記憶装置。
  4. 【請求項４】 複数のワード線と、 複数のビット線と、 前記複数のワード線及び複数のビット線の交差部に設け
    られた記憶セルと、 前記ビット線の電位差を増幅するセンスアンプと、 前記複数のビット線に対し、コラムゲートを介して共通
    に接続されたデータバスと、 外部から入力されるバーイン制御信号に基づいて、前記
    ワード線及び前記ビット線にストレス電圧を供給してバ
    ーイン試験を行うバーイン試験制御回路と、を備えた半
    導体記憶装置であって、 前記バーイン試験制御回路は、 前記バーイン制御信号に基づいて、前記データバスに微
    少電位差を出力する電位生成回路と、 前記バーイン制御信号に基づいて、前記データバスを前
    記複数のビット線に接続するように前記コラムゲートを
    制御するコラムデコーダとを有し、 前記センスアンプは、前記微少電位差を増幅して、該ビ
    ット線にストレス電圧を供給することを特徴とする半導
    体記憶装置。
  5. 【請求項５】 前記データバスは、 複数のローカルデータバスと、 前記複数のローカルデータバスが共通に結合するグロー
    バルデータバスとから構成され、 前記電位生成回路は、前記ローカルデータバスに接続さ
    れていることを特徴とする請求項４記載の半導体記憶装
    置。
  6. 【請求項６】 前記データバスは、 複数のローカルデータバスと、 前記複数のローカルデータバスが共通に結合するグロー
    バルデータバスとから構成され、 前記電位生成回路は、前記グローバルデータバスに接続
    されていることを特徴とする請求項４記載の半導体記憶
    装置。
  7. 【請求項７】 複数のワード線と、 複数のビット線と、 前記複数のワード線及び複数のビット線の交差部に設け
    られた記憶セルと、 前記複数のビット線の電位差を増幅する複数のセンスア
    ンプと、 前記複数のセンスアンプと複数のビット線との間に介在
    される複数のビット線分離スイッチと、 外部から入力されるバーイン制御信号に基づいて、前記
    ワード線及び前記ビット線にストレス電圧を供給してバ
    ーイン試験を行うバーイン試験制御回路と、を備えた半
    導体記憶装置であって、 前記バーイン試験制御回路は、前記バーイン制御信号に
    基づいて、前記複数のセンスアンプの入力ノード対に電
    位差が生じるように前記ビット線分離スイッチを導通さ
    せた状態で、前記ワード線の選択に基づいて前記ビット
    線に微少電位を生成するスイッチ制御回路を有すること
    を特徴とする半導体記憶装置。
  8. 【請求項８】 ダミーワード線を選択して、ビット線に
    微少電位を生成し、次いでセンスアンプを活性化して前
    記微少電位を増幅し、次いですべてのワード線を選択し
    て、記憶セル及びビット線にストレス電圧を印加するこ
    とを特徴とするストレス電圧設定方法。
  9. 【請求項９】 データバスに微少電位を生成し、次いで
    前記データバスを複数のビット線に接続して前記微少電
    位を該ビット線に供給し、次いでセンスアンプを活性化
    して前記微少電位を増幅し、次いですべてのワード線を
    選択して、記憶セル及びビット線にストレス電圧を印加
    することを特徴とするストレス電圧設定方法。
  10. 【請求項１０】 複数のビット線と複数のセンスアンプ
    との間に介在される複数のビット線分離スイッチを前記
    複数のセンスアンプの入力ノード対に電位差が生じるよ
    うに導通させ、次いですべてのワード線を選択してビッ
    ト線に微少電位を生成し、次いでセンスアンプを活性化
    して前記微少電位を増幅し、次いで前記ビット線分離ス
    イッチをすべて導通させ、記憶セル及びビット線にスト
    レス電圧を印加することを特徴とするストレス電圧設定
    方法。
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US09/784,181 US6297999B2 (en) 2000-02-18 2001-02-16 Semiconductor memory device and method for setting stress voltage

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717868B2 (en) 2002-03-27 2004-04-06 Fujitsu Limited Semiconductor memory device and control method thereof
US7142468B2 (en) 2002-04-09 2006-11-28 Fujitsu Limited Control method of semiconductor memory device and semiconductor memory device
KR100749552B1 (ko) 2005-08-17 2007-08-14 램스웨이 주식회사 번-인 테스트 시간을 줄일 수 있는 반도체 메모리 장치
US7310274B2 (en) 2004-10-21 2007-12-18 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6459634B1 (en) * 2000-01-31 2002-10-01 Micron Technology, Inc. Circuits and methods for testing memory cells along a periphery of a memory array
JP4629249B2 (ja) * 2001-02-27 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその情報読み出し方法
DE10121837C1 (de) * 2001-05-04 2002-12-05 Infineon Technologies Ag Speicherschaltung mit mehreren Speicherbereichen
US6538932B2 (en) * 2001-06-13 2003-03-25 International Business Machines Corporation Timing circuit and method for a compilable DRAM
KR100442960B1 (ko) * 2001-12-21 2004-08-04 주식회사 하이닉스반도체 반도체 메모리 테스트 장치
US6778449B2 (en) * 2002-07-01 2004-08-17 International Business Machines Corporation Method and design for measuring SRAM array leakage macro (ALM)
JP4406527B2 (ja) * 2002-09-03 2010-01-27 Ｏｋｉセミコンダクタ株式会社 半導体集積回路装置
US6992939B2 (en) * 2004-01-26 2006-01-31 Micron Technology, Inc. Method and apparatus for identifying short circuits in an integrated circuit device
KR100587233B1 (ko) * 2004-06-14 2006-06-08 삼성전자주식회사 반도체 메모리소자의 번인테스트 방법
US7693002B2 (en) * 2006-10-10 2010-04-06 Qualcomm Incorporated Dynamic word line drivers and decoders for memory arrays
JP2014149884A (ja) 2013-01-31 2014-08-21 Micron Technology Inc 半導体装置
KR102103868B1 (ko) * 2013-12-03 2020-04-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법
US9881659B2 (en) * 2015-09-25 2018-01-30 Intel Corporation Technologies for clearing a page of memory
US10431291B1 (en) * 2018-08-08 2019-10-01 Micron Technology, Inc. Systems and methods for dynamic random access memory (DRAM) cell voltage boosting

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756759B2 (ja) 1990-12-27 1995-06-14 株式会社東芝 スタティック型半導体記憶装置
JP3210030B2 (ja) * 1991-05-28 2001-09-17 日本テキサス・インスツルメンツ株式会社 半導体装置の試験方法
KR950003014B1 (ko) * 1992-07-31 1995-03-29 삼성전자 주식회사 반도체 메모리 장치의 번-인 테스트회로 및 번-인 테스트방법
JPH0684348A (ja) 1992-09-02 1994-03-25 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
US5424988A (en) 1992-09-30 1995-06-13 Sgs-Thomson Microelectronics, Inc. Stress test for memory arrays in integrated circuits
JPH07201199A (ja) 1993-12-28 1995-08-04 Toshiba Corp 半導体集積回路
KR0183856B1 (ko) 1996-05-17 1999-04-15 김광호 반도체 메모리 장치의 번인 스트레스 회로
JP3863968B2 (ja) * 1997-06-10 2006-12-27 株式会社ルネサステクノロジ 半導体記憶装置
JPH1186597A (ja) 1997-09-05 1999-03-30 Mitsubishi Electric Corp 半導体メモリ
JP3971032B2 (ja) 1997-12-10 2007-09-05 富士通株式会社 半導体記憶装置、半導体記憶装置のデータ読み出し方法、及びデータ記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6717868B2 (en) 2002-03-27 2004-04-06 Fujitsu Limited Semiconductor memory device and control method thereof
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