JP3210030B2 - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の内部回路の
試験に関するものであり、特に、半導体装置のピン配置
に依存せず、効率的にバーインテストを行なうことが可
能な半導体装置の製造方法に関する。
試験に関するものであり、特に、半導体装置のピン配置
に依存せず、効率的にバーインテストを行なうことが可
能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置を出荷する前，たとえば，ゲ
ート回路，キャパシタ絶縁膜などの初期不良をスクリー
ニングするため，たとえば，１２５°Ｃ程度の高温で電
源端子に通常の電源電圧，たとえば，５ＶＤＣよりも高
い電圧，たとえば，７〜７．５ＶＤＣ程度の電圧を印加
して加速試験を行う（この試験をバーインテストとい
う）。このバーインテストにおいて，バーインテストボ
ードを介して試験すべき半導体装置の各ピンに種々のタ
イミングで複数の試験用信号を与えている。
ート回路，キャパシタ絶縁膜などの初期不良をスクリー
ニングするため，たとえば，１２５°Ｃ程度の高温で電
源端子に通常の電源電圧，たとえば，５ＶＤＣよりも高
い電圧，たとえば，７〜７．５ＶＤＣ程度の電圧を印加
して加速試験を行う（この試験をバーインテストとい
う）。このバーインテストにおいて，バーインテストボ
ードを介して試験すべき半導体装置の各ピンに種々のタ
イミングで複数の試験用信号を与えている。
【０００３】図１３にフィールド・メモリにおけるバー
インテスト信号のタイミング図を示す。図において，時
点Ｔ１において，電源電圧ＶDDとしてまず通常の電圧５
ＶＤＣをフィールド・メモリに印加し，所定時間ｔ１後
にシリアルライトクロックＳＷＣＫを印加し，所定時間
ｔ２経過後にリセットライトパルスＲＳＴＷを印加す
る。このリセットライトパルスＲＳＴＷは２６２，２６
３個のシリアルライトクロックＳＷＣＫ毎に周期的に印
加される。リセットライトパルスＲＳＴＷの印加ごとに
「００００」と「１１１１」の４ビットの試験データＤ
ＩＮが印加されフィールド・メモリ内のメモリセルに記
憶される。時点Ｔ２において，電源電圧ＶDDが７．５Ｖ
ＤＣに上昇させられ，バーインテストが開始する。時点
Ｔ２に先立って，シリアルライトクロックＳＷＣＫおよ
びシリアルリードクロックＳＲＣＫ，リセットライトパ
ルスＲＳＴＷおよびリセットリードパルスＲＳＴＲが印
加されて，上記データＤＩＮのメモリセルへの書き込み
とその読出が行われる。この読出結果からフィールド・
メモリがバーインテストによって破壊されることなく正
常に動作するか否かが検査される。電源電圧ＶDDの上昇
に伴って，デバイス内部の各素子に印加される電圧も上
昇し、過負過試験状態となる。
インテスト信号のタイミング図を示す。図において，時
点Ｔ１において，電源電圧ＶDDとしてまず通常の電圧５
ＶＤＣをフィールド・メモリに印加し，所定時間ｔ１後
にシリアルライトクロックＳＷＣＫを印加し，所定時間
ｔ２経過後にリセットライトパルスＲＳＴＷを印加す
る。このリセットライトパルスＲＳＴＷは２６２，２６
３個のシリアルライトクロックＳＷＣＫ毎に周期的に印
加される。リセットライトパルスＲＳＴＷの印加ごとに
「００００」と「１１１１」の４ビットの試験データＤ
ＩＮが印加されフィールド・メモリ内のメモリセルに記
憶される。時点Ｔ２において，電源電圧ＶDDが７．５Ｖ
ＤＣに上昇させられ，バーインテストが開始する。時点
Ｔ２に先立って，シリアルライトクロックＳＷＣＫおよ
びシリアルリードクロックＳＲＣＫ，リセットライトパ
ルスＲＳＴＷおよびリセットリードパルスＲＳＴＲが印
加されて，上記データＤＩＮのメモリセルへの書き込み
とその読出が行われる。この読出結果からフィールド・
メモリがバーインテストによって破壊されることなく正
常に動作するか否かが検査される。電源電圧ＶDDの上昇
に伴って，デバイス内部の各素子に印加される電圧も上
昇し、過負過試験状態となる。
【０００４】
【発明が解決しようとする課題】このようなバーインテ
ストにおいては，試験すべき半導体装置に応じて試験用
信号の内容が異なる他，試験すべき半導体装置のピン配
置に応じて半導体装置に印加する試験用信号の印加ピン
位置も異なる。その結果として，半導体装置ごとにバー
インテストボードを製造しなければならないという問
題，そして，試験時間が長くなるという問題に遭遇して
いる。また上述した試験用の信号を上記タイミングで半
導体装置の外部から半導体装置に与えるには複雑なバー
インテストボードが必要になるという問題がある。
ストにおいては，試験すべき半導体装置に応じて試験用
信号の内容が異なる他，試験すべき半導体装置のピン配
置に応じて半導体装置に印加する試験用信号の印加ピン
位置も異なる。その結果として，半導体装置ごとにバー
インテストボードを製造しなければならないという問
題，そして，試験時間が長くなるという問題に遭遇して
いる。また上述した試験用の信号を上記タイミングで半
導体装置の外部から半導体装置に与えるには複雑なバー
インテストボードが必要になるという問題がある。
【０００５】
【課題を解決するための手段】上記問題を解決するた
め、本発明の半導体装置の試験方法は、電源端子と基準
電圧端子と試験モード信号印加端子と上記試験モード信
号印加端子から印加される試験モード信号に応じて内部
回路試験用信号を生成する試験信号発生回路とを有し、
それぞれパッケージの異なる第１及び第２の半導体装置
を装着可能な試験用ボードを用意し、上記試験用ボード
から上記半導体装置に対して電源電圧、基準電圧及び試
験モード信号を印加して上記半導体装置の内部回路の試
験を行なう半導体装置の試験方法であって、上記第１及
び第２の半導体装置の電源端子、基準電圧端子及び試験
モード信号印加端子の上記試験用ボードに対する物理的
位置が共通化されている。また、本発明の半導体装置の
試験方法においては、上記第１及び第２の半導体装置が
クロック信号印加端子を有し、上記クロック信号印加端
子の上記試験用ボードに対する物理的位置が共通化され
ている。更に、本発明の半導体装置の試験方法において
は、上記試験用信号発生回路が上記試験モード信号と上
記クロック信号とに応じて内部回路試験用信号を生成す
る。
め、本発明の半導体装置の試験方法は、電源端子と基準
電圧端子と試験モード信号印加端子と上記試験モード信
号印加端子から印加される試験モード信号に応じて内部
回路試験用信号を生成する試験信号発生回路とを有し、
それぞれパッケージの異なる第１及び第２の半導体装置
を装着可能な試験用ボードを用意し、上記試験用ボード
から上記半導体装置に対して電源電圧、基準電圧及び試
験モード信号を印加して上記半導体装置の内部回路の試
験を行なう半導体装置の試験方法であって、上記第１及
び第２の半導体装置の電源端子、基準電圧端子及び試験
モード信号印加端子の上記試験用ボードに対する物理的
位置が共通化されている。また、本発明の半導体装置の
試験方法においては、上記第１及び第２の半導体装置が
クロック信号印加端子を有し、上記クロック信号印加端
子の上記試験用ボードに対する物理的位置が共通化され
ている。更に、本発明の半導体装置の試験方法において
は、上記試験用信号発生回路が上記試験モード信号と上
記クロック信号とに応じて内部回路試験用信号を生成す
る。
【０００６】
【作用】半導体装置には、予め、その内部回路を試験す
るに必要な試験信号発生回路を形成しておく。パッケー
ジの異なる半導体装置において、その試験信号発生回路
を動作させるに必要最低限の信号用の、電源電圧、基準
電圧および試験モード信号を印加する端子の位置を共通
なピン位置に規定する。すると、半導体装置が異なって
も試験モード信号を印加するピンは同じピン位置とな
る。かかる構成の半導体装置の上記ピンから該当する試
験モード信号を印加することにより、半導体装置内部に
形成された試験信号発生回路が試験用信号を発生して半
導体装置の内部回路に試験用信号を印加する。試験用信
号の印加結果は、半導体装置の出力ピンを監視すること
により知ることができる。
るに必要な試験信号発生回路を形成しておく。パッケー
ジの異なる半導体装置において、その試験信号発生回路
を動作させるに必要最低限の信号用の、電源電圧、基準
電圧および試験モード信号を印加する端子の位置を共通
なピン位置に規定する。すると、半導体装置が異なって
も試験モード信号を印加するピンは同じピン位置とな
る。かかる構成の半導体装置の上記ピンから該当する試
験モード信号を印加することにより、半導体装置内部に
形成された試験信号発生回路が試験用信号を発生して半
導体装置の内部回路に試験用信号を印加する。試験用信
号の印加結果は、半導体装置の出力ピンを監視すること
により知ることができる。
【０００７】
【実施例】図１に本発明の半導体装置およびその試験装
置の第１実施例として，フィールド・メモリのＤＩＰ形
式のピン位置を示す。この実施例は７０ピンと３６ピン
の両者について，電源電圧ＶDD，ＶSSを印加する電源電
圧ピンＶＤＤ，ＶＳＳ，シリアルライトクロックＳＷＣ
Ｋを印加するピンＰＳＷＣＫ，バーインテスト信号ＢＩ
Ｎを印加するピンＴＢＩＮ，パワーオンリセット信号Ｐ
ＯＲを印加するピンＰＰＯＲを共通の位置に配置してい
る。上記以外のピンＮＣはオープン状態となる。７０ピ
ンと３６ピンとでは隣接するピン間隔が，それぞれ，２
０ｍｌピッチと４０ｍｌピッチと異なるが，電源電圧Ｖ
DD，ＶSSを印加する電源電圧ピンＶＤＤ，ＶＳＳ，シリ
アルライトクロックＳＷＣＫを印加するピンＰＳＷＣ
Ｋ，バーインテスト信号ＢＩＮを印加するピンＴＢＩ
Ｎ，パワーオンリセット信号ＰＯＲを印加するピンＰＰ
ＯＲは同じ位置になる。すなわち，３６ピンでも７０ピ
ンでも，同じピン位置に該当する試験用信号を印加すれ
ばよい。その結果，バーインテストボードを１種作成す
れば，複数種類の半導体装置について共通にバーインテ
ストに使用できる。
置の第１実施例として，フィールド・メモリのＤＩＰ形
式のピン位置を示す。この実施例は７０ピンと３６ピン
の両者について，電源電圧ＶDD，ＶSSを印加する電源電
圧ピンＶＤＤ，ＶＳＳ，シリアルライトクロックＳＷＣ
Ｋを印加するピンＰＳＷＣＫ，バーインテスト信号ＢＩ
Ｎを印加するピンＴＢＩＮ，パワーオンリセット信号Ｐ
ＯＲを印加するピンＰＰＯＲを共通の位置に配置してい
る。上記以外のピンＮＣはオープン状態となる。７０ピ
ンと３６ピンとでは隣接するピン間隔が，それぞれ，２
０ｍｌピッチと４０ｍｌピッチと異なるが，電源電圧Ｖ
DD，ＶSSを印加する電源電圧ピンＶＤＤ，ＶＳＳ，シリ
アルライトクロックＳＷＣＫを印加するピンＰＳＷＣ
Ｋ，バーインテスト信号ＢＩＮを印加するピンＴＢＩ
Ｎ，パワーオンリセット信号ＰＯＲを印加するピンＰＰ
ＯＲは同じ位置になる。すなわち，３６ピンでも７０ピ
ンでも，同じピン位置に該当する試験用信号を印加すれ
ばよい。その結果，バーインテストボードを１種作成す
れば，複数種類の半導体装置について共通にバーインテ
ストに使用できる。
【０００８】図２にフィールド・メモリ内に形成された
リセットバーインテスト信号ＲＳＴＢＩＮを発生する回
路１の構成図を示す。このリセットバーインテスト信号
発生回路１は，カラムカウンタ１１とローカウンタ１２
とで構成される。カラムカウンタ１１には，パワーリセ
ット信号ＰＯＲをドライブした初期システム信号ＩＳＹ
Ｓ＊（＊は信号反転を示す）とライトカウントパルスＷ
ＣＰとが入力される。このライトカウントパルスＷＣＰ
は図３に示す内部クロック発生回路２によって発生さ
れ，基本的には，シリアルライトクロックＳＷＣＫとラ
イトイネーブルＷＥとのＡＮＤをとった信号である。図
４にリセットバーインテスト信号ＲＳＴＢＩＮの発生タ
イミング図を示す。このリセットバーインテスト信号Ｒ
ＳＴＢＩＮが後述する回路に印加される。
リセットバーインテスト信号ＲＳＴＢＩＮを発生する回
路１の構成図を示す。このリセットバーインテスト信号
発生回路１は，カラムカウンタ１１とローカウンタ１２
とで構成される。カラムカウンタ１１には，パワーリセ
ット信号ＰＯＲをドライブした初期システム信号ＩＳＹ
Ｓ＊（＊は信号反転を示す）とライトカウントパルスＷ
ＣＰとが入力される。このライトカウントパルスＷＣＰ
は図３に示す内部クロック発生回路２によって発生さ
れ，基本的には，シリアルライトクロックＳＷＣＫとラ
イトイネーブルＷＥとのＡＮＤをとった信号である。図
４にリセットバーインテスト信号ＲＳＴＢＩＮの発生タ
イミング図を示す。このリセットバーインテスト信号Ｒ
ＳＴＢＩＮが後述する回路に印加される。
【０００９】図５はフィールド・メモリの通常動作にお
いて外部からボンディングパッドを介して印加されるリ
セットライト信号ＲＳＴＷまたはリセットリード信号Ｒ
ＳＴＲと，上記リセットバーインテスト信号ＲＳＴＢＩ
Ｎとを切り換える信号切替回路３の回路構成を示す。こ
の信号切替回路３は，フィールド・メモリの内部に形成
されており，インバータ３２，３３，ＮＡＮＤゲート３
１，３４およびＮＯＲゲート３５からなる。バーインテ
ストモードにおいて，フィールド・メモリの外部から上
記バーインテスト信号印加ピンＴＢＩＮを介して印加さ
れる「ロー」レベルのバーインテスト信号ＢＩＮ＊によ
って，上述したリセットバーインテスト信号ＲＳＴＢＩ
Ｎ＊がＮＯＲゲート３５から出力される。また，通常動
作において，バーインテスト信号ＢＩＮ＊が「ハイ」レ
ベルのときは，この信号切替回路３は，ボンデングパッ
ドからの通常動作において印加されるリセットライト信
号ＲＳＴＷまたはリセットリード信号ＲＳＴＲを出力す
る。このように，バーインテストモードにおいてはフィ
ールド・メモリの内部制御回路にはリセットバーインテ
スト信号ＲＳＴＢＩＮ＊が印加され，通常動作において
は，リセットライト信号ＲＳＴＷまたはリセットリード
信号ＲＳＴＲが印加される。
いて外部からボンディングパッドを介して印加されるリ
セットライト信号ＲＳＴＷまたはリセットリード信号Ｒ
ＳＴＲと，上記リセットバーインテスト信号ＲＳＴＢＩ
Ｎとを切り換える信号切替回路３の回路構成を示す。こ
の信号切替回路３は，フィールド・メモリの内部に形成
されており，インバータ３２，３３，ＮＡＮＤゲート３
１，３４およびＮＯＲゲート３５からなる。バーインテ
ストモードにおいて，フィールド・メモリの外部から上
記バーインテスト信号印加ピンＴＢＩＮを介して印加さ
れる「ロー」レベルのバーインテスト信号ＢＩＮ＊によ
って，上述したリセットバーインテスト信号ＲＳＴＢＩ
Ｎ＊がＮＯＲゲート３５から出力される。また，通常動
作において，バーインテスト信号ＢＩＮ＊が「ハイ」レ
ベルのときは，この信号切替回路３は，ボンデングパッ
ドからの通常動作において印加されるリセットライト信
号ＲＳＴＷまたはリセットリード信号ＲＳＴＲを出力す
る。このように，バーインテストモードにおいてはフィ
ールド・メモリの内部制御回路にはリセットバーインテ
スト信号ＲＳＴＢＩＮ＊が印加され，通常動作において
は，リセットライト信号ＲＳＴＷまたはリセットリード
信号ＲＳＴＲが印加される。
【００１０】図６はフィールド・メモリの内部に形成さ
れた試験用データ発生回路４の回路図を示す。この試験
用データ発生回路４はインバータ４１，４２，４６，４
７の他，Ｔ型フリップフロップ（Ｔ−ＦＦ）４３，遅延
型フリップフロップ（Ｄ−ＦＦ）４４，４５を有して構
成されている。インバータ４６，４７はドライバ回路と
して機能する。図７にこの試験用データ発生回路４で発
生される試験データのタイミング図を示す。パワーオン
リセット信号ＰＯＲを印加するピンＰＰＯＲから「ロ
ー」レベルのパワーオンリセット信号ＰＯＲ＊が印加さ
れて上記ＦＦ４３〜４５がリセットされる。ついで，上
記リセットバーインテスト信号ＲＳＴＢＩＮ＊が印加さ
れると，ライトクロック印加ピンＰＳＷＣＫから印加さ
れるシリアルライトクロックＳＷＣＫに応じて４ビット
の内部試験データＴＤＩＮが出力される。この試験デー
タＴＤＩＮは「００００」と「１１１１」との間で交互
に変化するデータである。この内部データＴＤＩＮは，
バーインテストモードにおいて，フィールド・メモリ内
のメモリセルに記憶される。
れた試験用データ発生回路４の回路図を示す。この試験
用データ発生回路４はインバータ４１，４２，４６，４
７の他，Ｔ型フリップフロップ（Ｔ−ＦＦ）４３，遅延
型フリップフロップ（Ｄ−ＦＦ）４４，４５を有して構
成されている。インバータ４６，４７はドライバ回路と
して機能する。図７にこの試験用データ発生回路４で発
生される試験データのタイミング図を示す。パワーオン
リセット信号ＰＯＲを印加するピンＰＰＯＲから「ロ
ー」レベルのパワーオンリセット信号ＰＯＲ＊が印加さ
れて上記ＦＦ４３〜４５がリセットされる。ついで，上
記リセットバーインテスト信号ＲＳＴＢＩＮ＊が印加さ
れると，ライトクロック印加ピンＰＳＷＣＫから印加さ
れるシリアルライトクロックＳＷＣＫに応じて４ビット
の内部試験データＴＤＩＮが出力される。この試験デー
タＴＤＩＮは「００００」と「１１１１」との間で交互
に変化するデータである。この内部データＴＤＩＮは，
バーインテストモードにおいて，フィールド・メモリ内
のメモリセルに記憶される。
【００１１】この内部発生試験用データＴＤＩＮは，図
８に示した信号切替回路５に印加される。この信号切替
回路５はＮＡＮＤゲート５１，５３，インバータ５２，
ＮＯＲゲート５４からなる。この信号切替回路５も，図
５に示した信号切替回路３と同様に，バーインテストモ
ードにおいて，「ロー」レベルのバーインテスト信号Ｂ
ＩＮ＊が印加されると，上記内部試験データＴＤＩＮを
出力し，通常動作モードにおいて，「ハイ」レベルのバ
ーインテスト信号ＢＩＮ＊が印加されると，ボンディン
グパッドを介して外部から印加されるデータＤＩＮを出
力する。これらのデータはフィールド・メモリのメモリ
セルに印加される。バーインテストにおいては，メモリ
セルには「０」と「１」の試験用データＴＤＩＮが交互
に連続して記憶される。
８に示した信号切替回路５に印加される。この信号切替
回路５はＮＡＮＤゲート５１，５３，インバータ５２，
ＮＯＲゲート５４からなる。この信号切替回路５も，図
５に示した信号切替回路３と同様に，バーインテストモ
ードにおいて，「ロー」レベルのバーインテスト信号Ｂ
ＩＮ＊が印加されると，上記内部試験データＴＤＩＮを
出力し，通常動作モードにおいて，「ハイ」レベルのバ
ーインテスト信号ＢＩＮ＊が印加されると，ボンディン
グパッドを介して外部から印加されるデータＤＩＮを出
力する。これらのデータはフィールド・メモリのメモリ
セルに印加される。バーインテストにおいては，メモリ
セルには「０」と「１」の試験用データＴＤＩＮが交互
に連続して記憶される。
【００１２】図９はライトイネーブルＷＥと内部で発生
する「ハイ」レベルの信号とを切り換える信号切替回路
６を示す。この信号切替回路６は，ＮＡＮＤゲート６
１，６３，インバータ６２，およびＮＯＲゲート６４を
有している。バーインテストモードにおいて，「ロー」
レベルのバーインテスト信号ＢＩＮ＊が印加されると，
電源ピンＶＤＤに印加されている電源電圧ＶDDにより
「ハイ」レベルの信号が常に出力され，通常動作モード
において，「ハイ」レベルのバーインテスト信号ＢＩＮ
＊が印加されると，ボンディングパッドを介して外部か
ら印加されるライトイネーブルＷＥを出力する。
する「ハイ」レベルの信号とを切り換える信号切替回路
６を示す。この信号切替回路６は，ＮＡＮＤゲート６
１，６３，インバータ６２，およびＮＯＲゲート６４を
有している。バーインテストモードにおいて，「ロー」
レベルのバーインテスト信号ＢＩＮ＊が印加されると，
電源ピンＶＤＤに印加されている電源電圧ＶDDにより
「ハイ」レベルの信号が常に出力され，通常動作モード
において，「ハイ」レベルのバーインテスト信号ＢＩＮ
＊が印加されると，ボンディングパッドを介して外部か
ら印加されるライトイネーブルＷＥを出力する。
【００１３】図９に示したライトイネーブルＷＥを切り
換える信号切替回路６と同様の信号切替回路がリードイ
ネーブルＲＥ，入力イネーブルＩＥ，出力イネーブルＯ
Ｅなどについてもフィールド・メモリ内に形成される。
これらの信号切替回路も上記信号切替回路６と同様，バ
ーインテストモードにおいて，「ハイ」レベルの信号を
常に出力する。
換える信号切替回路６と同様の信号切替回路がリードイ
ネーブルＲＥ，入力イネーブルＩＥ，出力イネーブルＯ
Ｅなどについてもフィールド・メモリ内に形成される。
これらの信号切替回路も上記信号切替回路６と同様，バ
ーインテストモードにおいて，「ハイ」レベルの信号を
常に出力する。
【００１４】図１０は図３に示した内部クロック発生回
路３からの内部クロックＹＷＣ（ＹＷＣ＊）と外部から
印加されるシリアルリードクロックＳＲＣＫとを切り替
える信号切替回路７を示す。この信号切替回路７もフィ
ールド・メモリ内に形成されている。信号切替回路７は
ＮＡＮＤゲート７１，７３，インバータ７２，および，
ＮＯＲゲート７４を有しており，バーインテストモード
において，「ロー」レベルのバーインテスト信号ＢＩＮ
＊の印加によって，上記クロックＹＷＣ（ＹＷＣ＊）を
出力し，通常動作モードにおいて，「ハイ」レベルのバ
ーインテスト信号ＢＩＮ＊が印加された場合，ボンディ
ングパッドを介して印加される通常のシリアルリードク
ロックＳＲＣＫを出力する。
路３からの内部クロックＹＷＣ（ＹＷＣ＊）と外部から
印加されるシリアルリードクロックＳＲＣＫとを切り替
える信号切替回路７を示す。この信号切替回路７もフィ
ールド・メモリ内に形成されている。信号切替回路７は
ＮＡＮＤゲート７１，７３，インバータ７２，および，
ＮＯＲゲート７４を有しており，バーインテストモード
において，「ロー」レベルのバーインテスト信号ＢＩＮ
＊の印加によって，上記クロックＹＷＣ（ＹＷＣ＊）を
出力し，通常動作モードにおいて，「ハイ」レベルのバ
ーインテスト信号ＢＩＮ＊が印加された場合，ボンディ
ングパッドを介して印加される通常のシリアルリードク
ロックＳＲＣＫを出力する。
【００１５】以上の回路を用いれば，フィールド・メモ
リの外部からの試験信号によって，フィールド・メモリ
内のメモリセル，その制御回路などの内部回路を加速試
験することができる。バーインテストモードにおける電
源電圧ＶDDは通常動作モードの電源電圧，たとえば，５
ＶＤＣよりも高い電圧，たとえば，７〜７．５ＶＤＣが
印加されており，この高い電源電圧で加速試験を行う。
デバイス内部の各素子には，その電源電圧に比例して高
い電圧が加わり，過負過試験となる。本発明の実施例に
基づくこの試験においては，上記試験用信号を印加する
だけであるから，図１３に示したような試験信号を発生
させるための複雑な回路構成のバーインテストボードを
必要としない。また，試験用信号が少なくてよいからバ
ーインテストボードは一層簡単になる。さらに，単にオ
ンオフする試験用信号を印加するだけでよいから，試験
作業が非常に簡単になる。また，上述したように，複数
種類の半導体装置について，半導体装置のピン位置に依
存しないで試験に使用する信号印加ピンが半導体装置共
通に決定されるから，半導体装置を試験するボードは１
種でよく，その使用は非常に簡単である。以上に述べた
フィールド・メモリ内に形成される試験用回路の構成は
簡単であり，これらの回路をフィールド・メモリなどの
半導体回路内に組み込むことによる集積度上の問題は生
じない。また，これらの試験用回路を組み込んでおく
と，出荷後にも簡単に上述した試験を行うことができ
る。
リの外部からの試験信号によって，フィールド・メモリ
内のメモリセル，その制御回路などの内部回路を加速試
験することができる。バーインテストモードにおける電
源電圧ＶDDは通常動作モードの電源電圧，たとえば，５
ＶＤＣよりも高い電圧，たとえば，７〜７．５ＶＤＣが
印加されており，この高い電源電圧で加速試験を行う。
デバイス内部の各素子には，その電源電圧に比例して高
い電圧が加わり，過負過試験となる。本発明の実施例に
基づくこの試験においては，上記試験用信号を印加する
だけであるから，図１３に示したような試験信号を発生
させるための複雑な回路構成のバーインテストボードを
必要としない。また，試験用信号が少なくてよいからバ
ーインテストボードは一層簡単になる。さらに，単にオ
ンオフする試験用信号を印加するだけでよいから，試験
作業が非常に簡単になる。また，上述したように，複数
種類の半導体装置について，半導体装置のピン位置に依
存しないで試験に使用する信号印加ピンが半導体装置共
通に決定されるから，半導体装置を試験するボードは１
種でよく，その使用は非常に簡単である。以上に述べた
フィールド・メモリ内に形成される試験用回路の構成は
簡単であり，これらの回路をフィールド・メモリなどの
半導体回路内に組み込むことによる集積度上の問題は生
じない。また，これらの試験用回路を組み込んでおく
と，出荷後にも簡単に上述した試験を行うことができ
る。
【００１６】図１１および図１２に本発明の第２実施例
を示す。図１１はシリアルライトクロックＳＷＣＫを発
生させる回路８と試験用データＴＤＩＮを発生させる回
路４Ａを示し，図１２はシリアルライトクロックＳＷＣ
Ｋと試験用データＴＤＩＮの発生タイミングを示す。試
験用データＴＤＩＮを発生させる回路４Ａは図６に示し
た回路４と同様に，インバータ４２，ＴＦＦ４３，ＤＦ
Ｆ４４，４５およびインバータ４８で構成されている。
シリアルライトクロックＳＷＣＫを発生させる回路８
は，インバータ８１，８２，ＴＦＦ８３，インバータ８
４およびＴＦＦ８５で構成されている。
を示す。図１１はシリアルライトクロックＳＷＣＫを発
生させる回路８と試験用データＴＤＩＮを発生させる回
路４Ａを示し，図１２はシリアルライトクロックＳＷＣ
Ｋと試験用データＴＤＩＮの発生タイミングを示す。試
験用データＴＤＩＮを発生させる回路４Ａは図６に示し
た回路４と同様に，インバータ４２，ＴＦＦ４３，ＤＦ
Ｆ４４，４５およびインバータ４８で構成されている。
シリアルライトクロックＳＷＣＫを発生させる回路８
は，インバータ８１，８２，ＴＦＦ８３，インバータ８
４およびＴＦＦ８５で構成されている。
【００１７】パワーオンリセット信号ＰＯＲ＊（または
クリア信号ＣＬＲ）によって上記回路４Ａ，８がリセッ
トされ，動作が開始する。電源電圧ＶDDの印加によりフ
ィールド・メモリ内のオシレータなどが動作し，７８０
ｎｓサイクルの内部クロック信号ＭＦ１が発生される。
クリア信号ＣＬＲ）によって上記回路４Ａ，８がリセッ
トされ，動作が開始する。電源電圧ＶDDの印加によりフ
ィールド・メモリ内のオシレータなどが動作し，７８０
ｎｓサイクルの内部クロック信号ＭＦ１が発生される。
【００１８】バーインテストにおいては，上記７８０ｎ
ｓよりも高速な約８００ｎｓサイクルでシリアルライト
クロックＳＷＣＫで試験を行いたいので，ＴＦＦ８３，
８５を２段配設して，７８０ｎｓの内部クロックＭＦ１
を入力して，８００ｎｓサイクルのシリアルライトクロ
ックＳＷＣＫを発生させている。試験用データＴＤＩＮ
の発生動作は上述した動作と同様である。ＤＦＦ４４，
４５を２段接続して，試験データＴＤＩＮとシリアルラ
イトクロックＳＷＣＫとのタイミング合わせを行ってい
る。
ｓよりも高速な約８００ｎｓサイクルでシリアルライト
クロックＳＷＣＫで試験を行いたいので，ＴＦＦ８３，
８５を２段配設して，７８０ｎｓの内部クロックＭＦ１
を入力して，８００ｎｓサイクルのシリアルライトクロ
ックＳＷＣＫを発生させている。試験用データＴＤＩＮ
の発生動作は上述した動作と同様である。ＤＦＦ４４，
４５を２段接続して，試験データＴＤＩＮとシリアルラ
イトクロックＳＷＣＫとのタイミング合わせを行ってい
る。
【００１９】シリアルリードクロックＳＲＣＫ，リセッ
トライトパルスＲＳＴＷ，リセットリードパルスＲＳＴ
Ｒ，ライトイネーブルＷＥ，リードイネーブルＲＥ，入
力イネーブルＩＥ，出力イネーブルＯＥなどの信号切替
えは上述したものと同様である。この第２実施例におい
ても，電源電圧ＶDDをバーインテストのために通常の電
源電圧よりも高い電圧を印加するが，さらにシリアルラ
イトクロックＳＷＣＫの周波数も通常の周波数よりも高
い状態でフィールド・メモリのバーインテストを行うこ
とができ，一層過酷な加速試験を行うことができる。
トライトパルスＲＳＴＷ，リセットリードパルスＲＳＴ
Ｒ，ライトイネーブルＷＥ，リードイネーブルＲＥ，入
力イネーブルＩＥ，出力イネーブルＯＥなどの信号切替
えは上述したものと同様である。この第２実施例におい
ても，電源電圧ＶDDをバーインテストのために通常の電
源電圧よりも高い電圧を印加するが，さらにシリアルラ
イトクロックＳＷＣＫの周波数も通常の周波数よりも高
い状態でフィールド・メモリのバーインテストを行うこ
とができ，一層過酷な加速試験を行うことができる。
【００２０】本発明の実施に際しては上述したもののほ
か，種々の変形形態をとることができる。たとえば，上
述した例示においては，半導体装置としてメモリを例示
したが，メモリに限らず，他の半導体装置についても本
発明を適用することができる。また上記実施例は半導体
装置のバーインテストについて例示したが，本発明はバ
ーインテストに限らず他の試験についても適用できる。
さらに上述した半導体装置はＤＩＰ型ピン配列について
述べたが，ＱＦＰなど他のピン配列についても本発明を
適用することができる。
か，種々の変形形態をとることができる。たとえば，上
述した例示においては，半導体装置としてメモリを例示
したが，メモリに限らず，他の半導体装置についても本
発明を適用することができる。また上記実施例は半導体
装置のバーインテストについて例示したが，本発明はバ
ーインテストに限らず他の試験についても適用できる。
さらに上述した半導体装置はＤＩＰ型ピン配列について
述べたが，ＱＦＰなど他のピン配列についても本発明を
適用することができる。
【００２１】
【発明の効果】以上述べたように，本発明によれば，半
導体装置のピン配置に依存せず，共通して半導体装置の
内部回路の試験を行うことができる。本発明において
は，試験のために半導体装置の印加する信号の種類が少
なくてよく，また単なる切替状態を示すオン・オフの論
理信号を印加すれはよいので，試験用信号印加が簡単で
ある。
導体装置のピン配置に依存せず，共通して半導体装置の
内部回路の試験を行うことができる。本発明において
は，試験のために半導体装置の印加する信号の種類が少
なくてよく，また単なる切替状態を示すオン・オフの論
理信号を印加すれはよいので，試験用信号印加が簡単で
ある。
【図１】本発明の半導体装置およびその試験装置の１実
施例として７０ピン用と３６ピン用のピン位置を示す図
である。
施例として７０ピン用と３６ピン用のピン位置を示す図
である。
【図２】本発明の実施例のリセットバーインテスト信号
を発生させる回路図である。
を発生させる回路図である。
【図３】本発明の実施例の内部クロックを発生させる回
路の回路図である。
路の回路図である。
【図４】図２の回路におけるリセットバーインテスト信
号発生タイミング図である。
号発生タイミング図である。
【図５】本発明の実施例のリセットバーインテスト信号
と外部からのリセットライトパルスとの信号切替回路の
回路図である。
と外部からのリセットライトパルスとの信号切替回路の
回路図である。
【図６】本発明の実施例の試験用データを発生させる回
路の回路図である。
路の回路図である。
【図７】図７の試験用データ発生タイミング図である。
【図８】本発明の実施例の試験用データと外部データと
の切り替えを行う回路の回路図である。
の切り替えを行う回路の回路図である。
【図９】本発明の実施例の内部で発生する「ハイ」レベ
ルの信号と外部からのライトイネーブルとを切り替える
回路の回路図である。
ルの信号と外部からのライトイネーブルとを切り替える
回路の回路図である。
【図１０】本発明の実施例の内部クロックと外部からの
シリアルリードクロックとを切り替える回路の回路図で
ある。
シリアルリードクロックとを切り替える回路の回路図で
ある。
【図１１】本発明の実施例のバーインテスト信号および
シリアルライトクロックを発生させる回路の回路図であ
る。
シリアルライトクロックを発生させる回路の回路図であ
る。
【図１２】図１２の回路における信号発生タイミングを
示す図である。
示す図である。
【図１３】従来の半導体装置の試験において外部から印
加する試験信号のタイミング図である。
加する試験信号のタイミング図である。
【符号の説明】 １・・バーインテスト信号発生回路， ２・・内部クロック発生回路 ３・・リセットバーインテスト信号切替回路 ４，４Ａ・・試験用データ発生回路 ５・・試験用データ信号切替回路 ６・・信号切替回路 ７・・内部クロック信号切替回路 ８・・シリアルライトクロック発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G01R 31/26 H01L 21/66
Claims (3)
- 【請求項１】 電源端子と基準電圧端子と試験モード信
号印加端子と上記試験モード信号印加端子から印加され
る試験モード信号に応じて内部回路試験用信号を生成す
る試験信号発生回路とを有し、それぞれパッケージの異
なる第１及び第２の半導体装置を装着可能な試験用ボー
ドを用意し、上記試験用ボードから上記半導体装置に対
して電源電圧、基準電圧及び試験モード信号を印加して
上記半導体装置の内部回路の試験を行なう半導体装置の
試験方法であって、 上記第１及び第２の半導体装置の電源端子、基準電圧端
子及び試験モード信号印加端子の上記試験用ボードに対
する物理的位置が共通化されている半導体装置の試験方
法。 - 【請求項２】 上記第１及び第２の半導体装置がクロッ
ク信号印加端子を有し、上記クロック信号印加端子の上
記試験用ボードに対する物理的位置が共通化されている
請求項１に記載の半導体装置の試験方法。 - 【請求項３】 上記試験信号発生回路が上記試験モード
信号と上記クロック信号とに応じて内部回路試験用信号
を生成する請求項２に記載の半導体装置の試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15239191A JP3210030B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体装置の試験方法 |
| EP19920304737 EP0516364A3 (en) | 1991-05-28 | 1992-05-26 | Semiconductor memory device having burn-in test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15239191A JP3210030B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05180901A JPH05180901A (ja) | 1993-07-23 |
| JP3210030B2 true JP3210030B2 (ja) | 2001-09-17 |
Family
ID=15539493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15239191A Expired - Fee Related JP3210030B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体装置の試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0516364A3 (ja) |
| JP (1) | JP3210030B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333666B1 (ko) | 1999-06-30 | 2002-04-24 | 박종섭 | 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로 |
| JP2001236798A (ja) * | 2000-02-18 | 2001-08-31 | Fujitsu Ltd | 半導体記憶装置及びストレス電圧設定方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1982000896A1 (en) * | 1980-09-08 | 1982-03-18 | Proebsting R | Go/no go margin test circuit for semiconductor memory |
| EP0059188A1 (en) * | 1980-09-08 | 1982-09-08 | Mostek Corporation | Tape burn-in circuit |
-
1991
- 1991-05-28 JP JP15239191A patent/JP3210030B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-26 EP EP19920304737 patent/EP0516364A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0516364A3 (en) | 1993-11-24 |
| EP0516364A2 (en) | 1992-12-02 |
| JPH05180901A (ja) | 1993-07-23 |
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