JP3210030B2 - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
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Description
試験に関するものであり、特に、半導体装置のピン配置
に依存せず、効率的にバーインテストを行なうことが可
能な半導体装置の製造方法に関する。
ート回路,キャパシタ絶縁膜などの初期不良をスクリー
ニングするため,たとえば,125°C程度の高温で電
源端子に通常の電源電圧,たとえば,5VDCよりも高
い電圧,たとえば,7〜7.5VDC程度の電圧を印加
して加速試験を行う(この試験をバーインテストとい
う)。このバーインテストにおいて,バーインテストボ
ードを介して試験すべき半導体装置の各ピンに種々のタ
イミングで複数の試験用信号を与えている。
インテスト信号のタイミング図を示す。図において,時
点T1において,電源電圧VDDとしてまず通常の電圧5
VDCをフィールド・メモリに印加し,所定時間t1後
にシリアルライトクロックSWCKを印加し,所定時間
t2経過後にリセットライトパルスRSTWを印加す
る。このリセットライトパルスRSTWは262,26
3個のシリアルライトクロックSWCK毎に周期的に印
加される。リセットライトパルスRSTWの印加ごとに
「0000」と「1111」の4ビットの試験データD
INが印加されフィールド・メモリ内のメモリセルに記
憶される。時点T2において,電源電圧VDDが7.5V
DCに上昇させられ,バーインテストが開始する。時点
T2に先立って,シリアルライトクロックSWCKおよ
びシリアルリードクロックSRCK,リセットライトパ
ルスRSTWおよびリセットリードパルスRSTRが印
加されて,上記データDINのメモリセルへの書き込み
とその読出が行われる。この読出結果からフィールド・
メモリがバーインテストによって破壊されることなく正
常に動作するか否かが検査される。電源電圧VDDの上昇
に伴って,デバイス内部の各素子に印加される電圧も上
昇し、過負過試験状態となる。
ストにおいては,試験すべき半導体装置に応じて試験用
信号の内容が異なる他,試験すべき半導体装置のピン配
置に応じて半導体装置に印加する試験用信号の印加ピン
位置も異なる。その結果として,半導体装置ごとにバー
インテストボードを製造しなければならないという問
題,そして,試験時間が長くなるという問題に遭遇して
いる。また上述した試験用の信号を上記タイミングで半
導体装置の外部から半導体装置に与えるには複雑なバー
インテストボードが必要になるという問題がある。
め、本発明の半導体装置の試験方法は、電源端子と基準
電圧端子と試験モード信号印加端子と上記試験モード信
号印加端子から印加される試験モード信号に応じて内部
回路試験用信号を生成する試験信号発生回路とを有し、
それぞれパッケージの異なる第1及び第2の半導体装置
を装着可能な試験用ボードを用意し、上記試験用ボード
から上記半導体装置に対して電源電圧、基準電圧及び試
験モード信号を印加して上記半導体装置の内部回路の試
験を行なう半導体装置の試験方法であって、上記第1及
び第2の半導体装置の電源端子、基準電圧端子及び試験
モード信号印加端子の上記試験用ボードに対する物理的
位置が共通化されている。また、本発明の半導体装置の
試験方法においては、上記第1及び第2の半導体装置が
クロック信号印加端子を有し、上記クロック信号印加端
子の上記試験用ボードに対する物理的位置が共通化され
ている。更に、本発明の半導体装置の試験方法において
は、上記試験用信号発生回路が上記試験モード信号と上
記クロック信号とに応じて内部回路試験用信号を生成す
る。
るに必要な試験信号発生回路を形成しておく。パッケー
ジの異なる半導体装置において、その試験信号発生回路
を動作させるに必要最低限の信号用の、電源電圧、基準
電圧および試験モード信号を印加する端子の位置を共通
なピン位置に規定する。すると、半導体装置が異なって
も試験モード信号を印加するピンは同じピン位置とな
る。かかる構成の半導体装置の上記ピンから該当する試
験モード信号を印加することにより、半導体装置内部に
形成された試験信号発生回路が試験用信号を発生して半
導体装置の内部回路に試験用信号を印加する。試験用信
号の印加結果は、半導体装置の出力ピンを監視すること
により知ることができる。
置の第1実施例として,フィールド・メモリのDIP形
式のピン位置を示す。この実施例は70ピンと36ピン
の両者について,電源電圧VDD,VSSを印加する電源電
圧ピンVDD,VSS,シリアルライトクロックSWC
Kを印加するピンPSWCK,バーインテスト信号BI
Nを印加するピンTBIN,パワーオンリセット信号P
ORを印加するピンPPORを共通の位置に配置してい
る。上記以外のピンNCはオープン状態となる。70ピ
ンと36ピンとでは隣接するピン間隔が,それぞれ,2
0mlピッチと40mlピッチと異なるが,電源電圧V
DD,VSSを印加する電源電圧ピンVDD,VSS,シリ
アルライトクロックSWCKを印加するピンPSWC
K,バーインテスト信号BINを印加するピンTBI
N,パワーオンリセット信号PORを印加するピンPP
ORは同じ位置になる。すなわち,36ピンでも70ピ
ンでも,同じピン位置に該当する試験用信号を印加すれ
ばよい。その結果,バーインテストボードを1種作成す
れば,複数種類の半導体装置について共通にバーインテ
ストに使用できる。
リセットバーインテスト信号RSTBINを発生する回
路1の構成図を示す。このリセットバーインテスト信号
発生回路1は,カラムカウンタ11とローカウンタ12
とで構成される。カラムカウンタ11には,パワーリセ
ット信号PORをドライブした初期システム信号ISY
S*(*は信号反転を示す)とライトカウントパルスW
CPとが入力される。このライトカウントパルスWCP
は図3に示す内部クロック発生回路2によって発生さ
れ,基本的には,シリアルライトクロックSWCKとラ
イトイネーブルWEとのANDをとった信号である。図
4にリセットバーインテスト信号RSTBINの発生タ
イミング図を示す。このリセットバーインテスト信号R
STBINが後述する回路に印加される。
いて外部からボンディングパッドを介して印加されるリ
セットライト信号RSTWまたはリセットリード信号R
STRと,上記リセットバーインテスト信号RSTBI
Nとを切り換える信号切替回路3の回路構成を示す。こ
の信号切替回路3は,フィールド・メモリの内部に形成
されており,インバータ32,33,NANDゲート3
1,34およびNORゲート35からなる。バーインテ
ストモードにおいて,フィールド・メモリの外部から上
記バーインテスト信号印加ピンTBINを介して印加さ
れる「ロー」レベルのバーインテスト信号BIN*によ
って,上述したリセットバーインテスト信号RSTBI
N*がNORゲート35から出力される。また,通常動
作において,バーインテスト信号BIN*が「ハイ」レ
ベルのときは,この信号切替回路3は,ボンデングパッ
ドからの通常動作において印加されるリセットライト信
号RSTWまたはリセットリード信号RSTRを出力す
る。このように,バーインテストモードにおいてはフィ
ールド・メモリの内部制御回路にはリセットバーインテ
スト信号RSTBIN*が印加され,通常動作において
は,リセットライト信号RSTWまたはリセットリード
信号RSTRが印加される。
れた試験用データ発生回路4の回路図を示す。この試験
用データ発生回路4はインバータ41,42,46,4
7の他,T型フリップフロップ(T−FF)43,遅延
型フリップフロップ(D−FF)44,45を有して構
成されている。インバータ46,47はドライバ回路と
して機能する。図7にこの試験用データ発生回路4で発
生される試験データのタイミング図を示す。パワーオン
リセット信号PORを印加するピンPPORから「ロ
ー」レベルのパワーオンリセット信号POR*が印加さ
れて上記FF43〜45がリセットされる。ついで,上
記リセットバーインテスト信号RSTBIN*が印加さ
れると,ライトクロック印加ピンPSWCKから印加さ
れるシリアルライトクロックSWCKに応じて4ビット
の内部試験データTDINが出力される。この試験デー
タTDINは「0000」と「1111」との間で交互
に変化するデータである。この内部データTDINは,
バーインテストモードにおいて,フィールド・メモリ内
のメモリセルに記憶される。
8に示した信号切替回路5に印加される。この信号切替
回路5はNANDゲート51,53,インバータ52,
NORゲート54からなる。この信号切替回路5も,図
5に示した信号切替回路3と同様に,バーインテストモ
ードにおいて,「ロー」レベルのバーインテスト信号B
IN*が印加されると,上記内部試験データTDINを
出力し,通常動作モードにおいて,「ハイ」レベルのバ
ーインテスト信号BIN*が印加されると,ボンディン
グパッドを介して外部から印加されるデータDINを出
力する。これらのデータはフィールド・メモリのメモリ
セルに印加される。バーインテストにおいては,メモリ
セルには「0」と「1」の試験用データTDINが交互
に連続して記憶される。
する「ハイ」レベルの信号とを切り換える信号切替回路
6を示す。この信号切替回路6は,NANDゲート6
1,63,インバータ62,およびNORゲート64を
有している。バーインテストモードにおいて,「ロー」
レベルのバーインテスト信号BIN*が印加されると,
電源ピンVDDに印加されている電源電圧VDDにより
「ハイ」レベルの信号が常に出力され,通常動作モード
において,「ハイ」レベルのバーインテスト信号BIN
*が印加されると,ボンディングパッドを介して外部か
ら印加されるライトイネーブルWEを出力する。
換える信号切替回路6と同様の信号切替回路がリードイ
ネーブルRE,入力イネーブルIE,出力イネーブルO
Eなどについてもフィールド・メモリ内に形成される。
これらの信号切替回路も上記信号切替回路6と同様,バ
ーインテストモードにおいて,「ハイ」レベルの信号を
常に出力する。
路3からの内部クロックYWC(YWC*)と外部から
印加されるシリアルリードクロックSRCKとを切り替
える信号切替回路7を示す。この信号切替回路7もフィ
ールド・メモリ内に形成されている。信号切替回路7は
NANDゲート71,73,インバータ72,および,
NORゲート74を有しており,バーインテストモード
において,「ロー」レベルのバーインテスト信号BIN
*の印加によって,上記クロックYWC(YWC*)を
出力し,通常動作モードにおいて,「ハイ」レベルのバ
ーインテスト信号BIN*が印加された場合,ボンディ
ングパッドを介して印加される通常のシリアルリードク
ロックSRCKを出力する。
リの外部からの試験信号によって,フィールド・メモリ
内のメモリセル,その制御回路などの内部回路を加速試
験することができる。バーインテストモードにおける電
源電圧VDDは通常動作モードの電源電圧,たとえば,5
VDCよりも高い電圧,たとえば,7〜7.5VDCが
印加されており,この高い電源電圧で加速試験を行う。
デバイス内部の各素子には,その電源電圧に比例して高
い電圧が加わり,過負過試験となる。本発明の実施例に
基づくこの試験においては,上記試験用信号を印加する
だけであるから,図13に示したような試験信号を発生
させるための複雑な回路構成のバーインテストボードを
必要としない。また,試験用信号が少なくてよいからバ
ーインテストボードは一層簡単になる。さらに,単にオ
ンオフする試験用信号を印加するだけでよいから,試験
作業が非常に簡単になる。また,上述したように,複数
種類の半導体装置について,半導体装置のピン位置に依
存しないで試験に使用する信号印加ピンが半導体装置共
通に決定されるから,半導体装置を試験するボードは1
種でよく,その使用は非常に簡単である。以上に述べた
フィールド・メモリ内に形成される試験用回路の構成は
簡単であり,これらの回路をフィールド・メモリなどの
半導体回路内に組み込むことによる集積度上の問題は生
じない。また,これらの試験用回路を組み込んでおく
と,出荷後にも簡単に上述した試験を行うことができ
る。
を示す。図11はシリアルライトクロックSWCKを発
生させる回路8と試験用データTDINを発生させる回
路4Aを示し,図12はシリアルライトクロックSWC
Kと試験用データTDINの発生タイミングを示す。試
験用データTDINを発生させる回路4Aは図6に示し
た回路4と同様に,インバータ42,TFF43,DF
F44,45およびインバータ48で構成されている。
シリアルライトクロックSWCKを発生させる回路8
は,インバータ81,82,TFF83,インバータ8
4およびTFF85で構成されている。
クリア信号CLR)によって上記回路4A,8がリセッ
トされ,動作が開始する。電源電圧VDDの印加によりフ
ィールド・メモリ内のオシレータなどが動作し,780
nsサイクルの内部クロック信号MF1が発生される。
sよりも高速な約800nsサイクルでシリアルライト
クロックSWCKで試験を行いたいので,TFF83,
85を2段配設して,780nsの内部クロックMF1
を入力して,800nsサイクルのシリアルライトクロ
ックSWCKを発生させている。試験用データTDIN
の発生動作は上述した動作と同様である。DFF44,
45を2段接続して,試験データTDINとシリアルラ
イトクロックSWCKとのタイミング合わせを行ってい
る。
トライトパルスRSTW,リセットリードパルスRST
R,ライトイネーブルWE,リードイネーブルRE,入
力イネーブルIE,出力イネーブルOEなどの信号切替
えは上述したものと同様である。この第2実施例におい
ても,電源電圧VDDをバーインテストのために通常の電
源電圧よりも高い電圧を印加するが,さらにシリアルラ
イトクロックSWCKの周波数も通常の周波数よりも高
い状態でフィールド・メモリのバーインテストを行うこ
とができ,一層過酷な加速試験を行うことができる。
か,種々の変形形態をとることができる。たとえば,上
述した例示においては,半導体装置としてメモリを例示
したが,メモリに限らず,他の半導体装置についても本
発明を適用することができる。また上記実施例は半導体
装置のバーインテストについて例示したが,本発明はバ
ーインテストに限らず他の試験についても適用できる。
さらに上述した半導体装置はDIP型ピン配列について
述べたが,QFPなど他のピン配列についても本発明を
適用することができる。
導体装置のピン配置に依存せず,共通して半導体装置の
内部回路の試験を行うことができる。本発明において
は,試験のために半導体装置の印加する信号の種類が少
なくてよく,また単なる切替状態を示すオン・オフの論
理信号を印加すれはよいので,試験用信号印加が簡単で
ある。
施例として70ピン用と36ピン用のピン位置を示す図
である。
を発生させる回路図である。
路の回路図である。
号発生タイミング図である。
と外部からのリセットライトパルスとの信号切替回路の
回路図である。
路の回路図である。
の切り替えを行う回路の回路図である。
ルの信号と外部からのライトイネーブルとを切り替える
回路の回路図である。
シリアルリードクロックとを切り替える回路の回路図で
ある。
シリアルライトクロックを発生させる回路の回路図であ
る。
示す図である。
加する試験信号のタイミング図である。
Claims (3)
- 【請求項1】 電源端子と基準電圧端子と試験モード信
号印加端子と上記試験モード信号印加端子から印加され
る試験モード信号に応じて内部回路試験用信号を生成す
る試験信号発生回路とを有し、それぞれパッケージの異
なる第1及び第2の半導体装置を装着可能な試験用ボー
ドを用意し、上記試験用ボードから上記半導体装置に対
して電源電圧、基準電圧及び試験モード信号を印加して
上記半導体装置の内部回路の試験を行なう半導体装置の
試験方法であって、 上記第1及び第2の半導体装置の電源端子、基準電圧端
子及び試験モード信号印加端子の上記試験用ボードに対
する物理的位置が共通化されている半導体装置の試験方
法。 - 【請求項2】 上記第1及び第2の半導体装置がクロッ
ク信号印加端子を有し、上記クロック信号印加端子の上
記試験用ボードに対する物理的位置が共通化されている
請求項1に記載の半導体装置の試験方法。 - 【請求項3】 上記試験信号発生回路が上記試験モード
信号と上記クロック信号とに応じて内部回路試験用信号
を生成する請求項2に記載の半導体装置の試験方法。
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15239191A JP3210030B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体装置の試験方法 |
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Publication Number | Publication Date |
---|---|
JPH05180901A JPH05180901A (ja) | 1993-07-23 |
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ID=15539493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP15239191A Expired - Fee Related JP3210030B2 (ja) | 1991-05-28 | 1991-05-28 | 半導体装置の試験方法 |
Country Status (2)
Country | Link |
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EP (1) | EP0516364A3 (ja) |
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EP0059188A1 (en) * | 1980-09-08 | 1982-09-08 | Mostek Corporation | Tape burn-in circuit |
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- 1991-05-28 JP JP15239191A patent/JP3210030B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-26 EP EP19920304737 patent/EP0516364A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0516364A3 (en) | 1993-11-24 |
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