JP2003303493A - 半導体記憶装置の制御方法、および半導体記憶装置 - Google Patents
半導体記憶装置の制御方法、および半導体記憶装置Info
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 メモリセルへのリストア電圧の劣化や初期の
データアクセス時間の遅れを伴うことなく、連続アクセ
ス動作の終了後に行なわれるプリチャージ期間を短縮す
ることが可能な半導体記憶装置の制御方法および半導体
記憶装置を提供すること 【解決手段】 活性化されているワード線ＷＬ０は、ビ
ット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬ
Ｎ）がフル振幅の電圧レベルにまで差動増幅された後で
あって、コラム選択線ＣＬ０、・・・、ＣＬＮの選択間
の適宜なタイミングで非活性化される。すなわち、ワー
ド線の非活性化時間τＡを連続したデータアクセス動作
中に埋め込ませることができる。プリチャージ動作を、
センスアンプの非活性化時間τＢおよびビット線対のイ
コライズ時間τＣのみで完了させることができ、プリチ
ャージ期間の短縮を図ることができる。
データアクセス時間の遅れを伴うことなく、連続アクセ
ス動作の終了後に行なわれるプリチャージ期間を短縮す
ることが可能な半導体記憶装置の制御方法および半導体
記憶装置を提供すること 【解決手段】 活性化されているワード線ＷＬ０は、ビ
ット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬ
Ｎ）がフル振幅の電圧レベルにまで差動増幅された後で
あって、コラム選択線ＣＬ０、・・・、ＣＬＮの選択間
の適宜なタイミングで非活性化される。すなわち、ワー
ド線の非活性化時間τＡを連続したデータアクセス動作
中に埋め込ませることができる。プリチャージ動作を、
センスアンプの非活性化時間τＢおよびビット線対のイ
コライズ時間τＣのみで完了させることができ、プリチ
ャージ期間の短縮を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、連続したデータの
アクセス動作を備える半導体記憶装置の制御方法および
半導体記憶装置に関するものであり、特に、連続アクセ
ス動作終了後にプリチャージ動作を行なう必要のある半
導体記憶装置の制御方法および半導体記憶装置に関する
ものである。
アクセス動作を備える半導体記憶装置の制御方法および
半導体記憶装置に関するものであり、特に、連続アクセ
ス動作終了後にプリチャージ動作を行なう必要のある半
導体記憶装置の制御方法および半導体記憶装置に関する
ものである。
【０００２】
【従来の技術】近年、ディジタル技術の進展に伴い、パ
ーソナルコンピュータの他にも、ディジタルカメラや携
帯電話等のディジタル機器において、画像データ等の大
量のデータを扱うようになってきている。画像データの
再生・記録には、連続した大量のデータの高速な読み出
し・書き込みが必要である。そこで、ＤＲＡＭ等の半導
体記憶装置においては、所定のワード線を活性化してお
き、そのワード線により選択されているメモリセル群に
対して順次データのアクセスを行なう、ページ動作やバ
ースト動作等の高速な連続アクセス動作が使用されてい
る。ここで、高速なデータアクセスのためには、連続ア
クセス動作中のアクセス動作期間と、連続アクセス動作
の終了時におけるプリチャージ動作期間との和であるサ
イクルタイムを短縮する必要がある。
ーソナルコンピュータの他にも、ディジタルカメラや携
帯電話等のディジタル機器において、画像データ等の大
量のデータを扱うようになってきている。画像データの
再生・記録には、連続した大量のデータの高速な読み出
し・書き込みが必要である。そこで、ＤＲＡＭ等の半導
体記憶装置においては、所定のワード線を活性化してお
き、そのワード線により選択されているメモリセル群に
対して順次データのアクセスを行なう、ページ動作やバ
ースト動作等の高速な連続アクセス動作が使用されてい
る。ここで、高速なデータアクセスのためには、連続ア
クセス動作中のアクセス動作期間と、連続アクセス動作
の終了時におけるプリチャージ動作期間との和であるサ
イクルタイムを短縮する必要がある。
【０００３】図１２は、半導体記憶装置におけるデータ
の入出力経路の回路ブロック図を示している。連続する
データアクセスに際して、先ず、所定のワード線（ＷＬ
０、ＷＬ１、・・・）のうちの何れか１本のワード線が
活性化され、選択されたメモリセル群のデータが、各ビ
ット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、・・
・）で差動増幅される。差動増幅の開始後、連続アクセ
ス動作が開始される。コラムアドレスに応じてコラム選
択線（ＣＬ０、ＣＬ１、・・・）が順次選択され、対応
するトランスファゲート（Ｔ０ＺとＴ０Ｘ、Ｔ１ＺとＴ
１Ｘ、・・・）が順次導通して、ビット線対をデータ線
対（ＤＢと／ＤＢ）に接続することにより、連続したデ
ータのアクセス動作がが行なわれる。ここで、アクセス
動作とは、読み出し動作と書き込み動作との両動作を含
んでいる。選択されるコラムアドレスは、外部から順次
入力する構成とすることも、予め定められた順序で自動
的に設定されていく構成とすることもできる。
の入出力経路の回路ブロック図を示している。連続する
データアクセスに際して、先ず、所定のワード線（ＷＬ
０、ＷＬ１、・・・）のうちの何れか１本のワード線が
活性化され、選択されたメモリセル群のデータが、各ビ
ット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、・・
・）で差動増幅される。差動増幅の開始後、連続アクセ
ス動作が開始される。コラムアドレスに応じてコラム選
択線（ＣＬ０、ＣＬ１、・・・）が順次選択され、対応
するトランスファゲート（Ｔ０ＺとＴ０Ｘ、Ｔ１ＺとＴ
１Ｘ、・・・）が順次導通して、ビット線対をデータ線
対（ＤＢと／ＤＢ）に接続することにより、連続したデ
ータのアクセス動作がが行なわれる。ここで、アクセス
動作とは、読み出し動作と書き込み動作との両動作を含
んでいる。選択されるコラムアドレスは、外部から順次
入力する構成とすることも、予め定められた順序で自動
的に設定されていく構成とすることもできる。
【０００４】連続アクセス動作の終了に際しては、選択
されているワード線を非活性化してメモリセルとビット
線とを切り離した後、次サイクルにそなえて各ビット線
対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、・・・）を
イコライズしておく必要がある。この制御はプリチャー
ジ制御部１００により行なわれる。連続アクセス動作の
終了に際してプリチャージ信号ＰＲＥが入力されると、
ワード線非活性化回路ＷＬＲからワード線非活性化信号
ＷＬＲＳＴＸが出力される。同時に遅延回路Ａ（ＤＡ）
によりワード線の非活性化時間（遅延時間τＡ）が計時
されて信号φＤＡが出力される。信号φＤＡはセンスア
ンプ非活性化回路ＳＡＲに入力され、センスアンプ非活
性化信号ＳＡＲＳＴＸが出力される。更に、遅延回路Ｂ
（ＤＢ）により、センスアンプの非活性化時間（遅延時
間τＢ）が計時されて信号φＤＢが出力される。信号φ
ＤＢはビット線イコライズ回路ＢＬＲに入力され、ビッ
ト線イコライズ信号ＢＬＲＳＴＸが出力される。
されているワード線を非活性化してメモリセルとビット
線とを切り離した後、次サイクルにそなえて各ビット線
対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、・・・）を
イコライズしておく必要がある。この制御はプリチャー
ジ制御部１００により行なわれる。連続アクセス動作の
終了に際してプリチャージ信号ＰＲＥが入力されると、
ワード線非活性化回路ＷＬＲからワード線非活性化信号
ＷＬＲＳＴＸが出力される。同時に遅延回路Ａ（ＤＡ）
によりワード線の非活性化時間（遅延時間τＡ）が計時
されて信号φＤＡが出力される。信号φＤＡはセンスア
ンプ非活性化回路ＳＡＲに入力され、センスアンプ非活
性化信号ＳＡＲＳＴＸが出力される。更に、遅延回路Ｂ
（ＤＢ）により、センスアンプの非活性化時間（遅延時
間τＢ）が計時されて信号φＤＢが出力される。信号φ
ＤＢはビット線イコライズ回路ＢＬＲに入力され、ビッ
ト線イコライズ信号ＢＬＲＳＴＸが出力される。
【０００５】連続アクセス動作の様子を図１３に示す。
差動増幅されているビット線対（ＢＬ０と／ＢＬ０、Ｂ
Ｌ１と／ＢＬ１、・・・）に対して、データ線対（ＤＢ
と／ＤＢ）は、電圧が振幅制限されており、その中心値
として（１／２）ＶＣＣ電圧に設定されているため、コ
ラム選択線（ＣＬ０、ＣＬ１、・・・）による接続の
際、ビット線にはディスターブ現象が発生する。低い電
圧レベルのビット線へはデータ線から電荷が移動して電
圧レベルは浮き上がり、高い電圧レベルのビット線から
はデータ線に向けて電荷が移動して電圧レベルは沈み込
む。この状態は、データ線の切り離し後に、センスアン
プにより回復される。
差動増幅されているビット線対（ＢＬ０と／ＢＬ０、Ｂ
Ｌ１と／ＢＬ１、・・・）に対して、データ線対（ＤＢ
と／ＤＢ）は、電圧が振幅制限されており、その中心値
として（１／２）ＶＣＣ電圧に設定されているため、コ
ラム選択線（ＣＬ０、ＣＬ１、・・・）による接続の
際、ビット線にはディスターブ現象が発生する。低い電
圧レベルのビット線へはデータ線から電荷が移動して電
圧レベルは浮き上がり、高い電圧レベルのビット線から
はデータ線に向けて電荷が移動して電圧レベルは沈み込
む。この状態は、データ線の切り離し後に、センスアン
プにより回復される。
【０００６】プリチャージ期間は、メモリセルをビット
線から切り離すためのワード線の非活性化時間τＡ、セ
ンスアンプの非活性化時間τＢ、およびビット線対のイ
コライズ時間τＣの３つの時間領域に分けられる。
線から切り離すためのワード線の非活性化時間τＡ、セ
ンスアンプの非活性化時間τＢ、およびビット線対のイ
コライズ時間τＣの３つの時間領域に分けられる。
【０００７】プリチャージ期間の短縮については、特開
平１０−３１２６８４号公報において対策が開示されて
いる。図１４には回路ブロック図を、図１５にはデータ
読み出し時の動作波形を示している。
平１０−３１２６８４号公報において対策が開示されて
いる。図１４には回路ブロック図を、図１５にはデータ
読み出し時の動作波形を示している。
【０００８】図１４に示す特開平１０−３１２６８４号
公報に記載の回路ブロックは、第１転送ゲート１０５の
一端に第１のセル側ビット線ＢＬＣが接続され、第１転
送ゲート１０５の他端に第１のセンスアンプ側ビット線
ＢＬＳが接続され、第２転送ゲート１１５の一端に第２
のセル側ビット線＊ＢＬＣが接続され、第２転送ゲート
１１５の他端に第２のセンスアンプ側ビット線＊ＢＬＳ
が接続され、第１及び第２のセル側ビット線ＢＬＣ、＊
ＢＬＣにそれぞれ、ワード線ＷＬ０、ＷＬ１で選択され
るメモリセル１２０、１３０が接続され、第１のセンス
アンプ側ビット線ＢＬＳと該第２のセンスアンプ側ビッ
ト線＊ＢＬＳとの間にセンスアンプ１７０が接続されて
いる。
公報に記載の回路ブロックは、第１転送ゲート１０５の
一端に第１のセル側ビット線ＢＬＣが接続され、第１転
送ゲート１０５の他端に第１のセンスアンプ側ビット線
ＢＬＳが接続され、第２転送ゲート１１５の一端に第２
のセル側ビット線＊ＢＬＣが接続され、第２転送ゲート
１１５の他端に第２のセンスアンプ側ビット線＊ＢＬＳ
が接続され、第１及び第２のセル側ビット線ＢＬＣ、＊
ＢＬＣにそれぞれ、ワード線ＷＬ０、ＷＬ１で選択され
るメモリセル１２０、１３０が接続され、第１のセンス
アンプ側ビット線ＢＬＳと該第２のセンスアンプ側ビッ
ト線＊ＢＬＳとの間にセンスアンプ１７０が接続されて
いる。
【０００９】図１５に示すように、メモリセル１２０ま
たは１３０からのデータの読み出し動作は、第１転送ゲ
ート１０５及び第２転送ゲート１１５が開かれていると
きにセンスアンプ１７０を活性化させて第１のセンスア
ンプ側ビット線ＢＬＳと第２のセンスアンプ側ビット線
＊ＢＬＳとの電位差を増幅させ、ワード線ＷＬ０、ＷＬ
１を非活性にした後、第１転送ゲート１０５及び第２転
送ゲート１１５を閉じて、一方では第１及び第２のセル
側ビット線ＢＬＣ、＊ＢＬＣをビット線リセット電位Ｖ
ＳＳにし、他方ではこれと平行して第１及び第２のセン
スアンプ側ビット線ＢＬＳ、＊ＢＬＳ上の信号を出力さ
せる。
たは１３０からのデータの読み出し動作は、第１転送ゲ
ート１０５及び第２転送ゲート１１５が開かれていると
きにセンスアンプ１７０を活性化させて第１のセンスア
ンプ側ビット線ＢＬＳと第２のセンスアンプ側ビット線
＊ＢＬＳとの電位差を増幅させ、ワード線ＷＬ０、ＷＬ
１を非活性にした後、第１転送ゲート１０５及び第２転
送ゲート１１５を閉じて、一方では第１及び第２のセル
側ビット線ＢＬＣ、＊ＢＬＣをビット線リセット電位Ｖ
ＳＳにし、他方ではこれと平行して第１及び第２のセン
スアンプ側ビット線ＢＬＳ、＊ＢＬＳ上の信号を出力さ
せる。
【００１０】これにより、データ読み出しにおいて、第
１及び第２のセンスアンプ側ビット線ＢＬＳ、＊ＢＬＳ
からの信号出力に先行してワード線ＷＬ０、ＷＬ１の非
活性化が既に行なわれるため、プリチャージ期間にワー
ド線ＷＬ０、ＷＬ１の非活性化動作を行なう必要がな
い。
１及び第２のセンスアンプ側ビット線ＢＬＳ、＊ＢＬＳ
からの信号出力に先行してワード線ＷＬ０、ＷＬ１の非
活性化が既に行なわれるため、プリチャージ期間にワー
ド線ＷＬ０、ＷＬ１の非活性化動作を行なう必要がな
い。
【００１１】
【発明が解決しようとする課題】しかしながら、図１２
の半導体記憶装置において、プリチャージ期間に行なわ
れるワード線の非活性化動作、およびビット線対のイコ
ライズ動作は、共に多大な時間を必要とし問題である。
ワード線およびビット線には、共に多数のメモリセルが
接続されており、配線長も長大であるため、メモリセル
による寄生容量および配線による配線抵抗が多大とな
り、電圧遷移に大きな時定数を要するからである。
の半導体記憶装置において、プリチャージ期間に行なわ
れるワード線の非活性化動作、およびビット線対のイコ
ライズ動作は、共に多大な時間を必要とし問題である。
ワード線およびビット線には、共に多数のメモリセルが
接続されており、配線長も長大であるため、メモリセル
による寄生容量および配線による配線抵抗が多大とな
り、電圧遷移に大きな時定数を要するからである。
【００１２】すなわち、今後の大容量化に伴い、ワード
線およびビット線に接続されるメモリセル数は増大し、
これに伴い配線長も長くなる傾向であり、ワード線およ
びビット線の電圧遷移における時定数は益々長くなるこ
とが予想される。高速な連続アクセス動作による短縮さ
れたアクセス期間に対して、プリチャージ期間の短縮が
不十分となり、サイクルタイムの増大を招くおそれがあ
る。サイクルタイムの増大によりデータアクセス速度が
制限されてしまうおそれがある。また、サイクルタイム
におけるプリチャージ期間の占める割合が相対的に増加
することにより、データアクセスの占有率を高めること
ができなくなるおそれがある。高速、且つ高効率なデー
タアクセス要求に対応することができなくなるおそれが
あり問題である。
線およびビット線に接続されるメモリセル数は増大し、
これに伴い配線長も長くなる傾向であり、ワード線およ
びビット線の電圧遷移における時定数は益々長くなるこ
とが予想される。高速な連続アクセス動作による短縮さ
れたアクセス期間に対して、プリチャージ期間の短縮が
不十分となり、サイクルタイムの増大を招くおそれがあ
る。サイクルタイムの増大によりデータアクセス速度が
制限されてしまうおそれがある。また、サイクルタイム
におけるプリチャージ期間の占める割合が相対的に増加
することにより、データアクセスの占有率を高めること
ができなくなるおそれがある。高速、且つ高効率なデー
タアクセス要求に対応することができなくなるおそれが
あり問題である。
【００１３】特開平１０−３１２６８４号公報において
は、ビット線対（ＢＬＳと＊ＢＬＳ）からの信号出力に
先立ちワード線の非活性化を行なうことにより、プリチ
ャージ期間にワード線の非活性化を行なう必要がなく、
プリチャージ期間の短縮を図ることは可能ではある。し
かしながら、この場合、ビット線ＢＬＳ、＊ＢＬＳから
の信号出力は、ワード線の非活性化の後になってしまい
問題である。
は、ビット線対（ＢＬＳと＊ＢＬＳ）からの信号出力に
先立ちワード線の非活性化を行なうことにより、プリチ
ャージ期間にワード線の非活性化を行なう必要がなく、
プリチャージ期間の短縮を図ることは可能ではある。し
かしながら、この場合、ビット線ＢＬＳ、＊ＢＬＳから
の信号出力は、ワード線の非活性化の後になってしまい
問題である。
【００１４】すなわち、ワード線の非活性化のタイミン
グは、ビット線対（ＢＬＣと＊ＢＬＣ）の差動増幅が完
了し、メモリセルにデータをリストアした後に行なう必
要があるため、本来であれば、ビット線対の差動増幅が
完了する前に読み出すことができる最初のデータ読み出
しの動作開始が遅れてしまう。高速なデータアクセス要
求に対応することができないおそれがあり問題である。
グは、ビット線対（ＢＬＣと＊ＢＬＣ）の差動増幅が完
了し、メモリセルにデータをリストアした後に行なう必
要があるため、本来であれば、ビット線対の差動増幅が
完了する前に読み出すことができる最初のデータ読み出
しの動作開始が遅れてしまう。高速なデータアクセス要
求に対応することができないおそれがあり問題である。
【００１５】また、特開平１０−３１２６８４号公報
は、読み出し動作に先行してワード線の非活性化を行な
うことにより、プリチャージ期間でのワード線の非活性
化を不要にする内容である。ワード線を先行して非活性
化するため、書き込み動作には適用することができず、
書き込み動作後のプリチャージ期間の短縮には適用でき
ないおそれがあり問題である。
は、読み出し動作に先行してワード線の非活性化を行な
うことにより、プリチャージ期間でのワード線の非活性
化を不要にする内容である。ワード線を先行して非活性
化するため、書き込み動作には適用することができず、
書き込み動作後のプリチャージ期間の短縮には適用でき
ないおそれがあり問題である。
【００１６】本発明は前記従来技術の問題点を解消する
ためになされたものであり、メモリセルへのリストア電
圧の劣化や初期のデータアクセス時間の遅れを伴うこと
なく、連続したデータの読み出し・書き込み動作である
連続データアクセス動作の終了後に行なわれるプリチャ
ージ動作時間を短縮することが可能な半導体記憶装置の
制御方法および半導体記憶装置を提供することを目的と
する。
ためになされたものであり、メモリセルへのリストア電
圧の劣化や初期のデータアクセス時間の遅れを伴うこと
なく、連続したデータの読み出し・書き込み動作である
連続データアクセス動作の終了後に行なわれるプリチャ
ージ動作時間を短縮することが可能な半導体記憶装置の
制御方法および半導体記憶装置を提供することを目的と
する。
【００１７】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る半導体記憶装置の制御方法は、ワー
ド線を活性化し、複数のメモリセルの各々を複数のビッ
ト線の各々に接続してデータの増幅を開始した後、複数
のビット線のうちの何れかのビット線をデータ線に接続
するコラム選択を、順次行なうことにより、連続したア
クセス動作を行なう際、ワード線の非活性化は、複数の
ビット線におけるデータの増幅が完了した以後の所定タ
イミング以降であって、先行の第１コラム選択の終了以
後から後行の第２コラム選択の開始前までの期間のう
ち、コラム選択が行なわれていない期間に行なわれるこ
とを特徴とする。
に、請求項１に係る半導体記憶装置の制御方法は、ワー
ド線を活性化し、複数のメモリセルの各々を複数のビッ
ト線の各々に接続してデータの増幅を開始した後、複数
のビット線のうちの何れかのビット線をデータ線に接続
するコラム選択を、順次行なうことにより、連続したア
クセス動作を行なう際、ワード線の非活性化は、複数の
ビット線におけるデータの増幅が完了した以後の所定タ
イミング以降であって、先行の第１コラム選択の終了以
後から後行の第２コラム選択の開始前までの期間のう
ち、コラム選択が行なわれていない期間に行なわれるこ
とを特徴とする。
【００１８】また、請求項７に係る半導体記憶装置は、
ワード線の活性化により、複数のメモリセルの各々が個
別に接続される複数のビット線と、複数のビット線の各
々が個別にパルス選択される複数のコラム選択部と、複
数のコラム選択部を介して接続される共通のデータ線と
を備え、複数のコラム選択部のうちの何れかのコラム選
択部を、順次選択することにより、連続アクセス動作を
行なう際、先行の第１コラム選択部の選択終了を検出す
る第１コラム選択終了検出回路と、データ増幅の完了以
後であって、先行の第１コラム選択部の選択終了以後か
ら後行の第２コラム選択部の選択開始前までの期間であ
ることを報知するタイミング報知部と、タイミング報知
部からの報知信号により、複数のコラム選択部が何れも
選択されていない状態で活性化動作するワード線非活性
回路とを備えることを特徴とする。
ワード線の活性化により、複数のメモリセルの各々が個
別に接続される複数のビット線と、複数のビット線の各
々が個別にパルス選択される複数のコラム選択部と、複
数のコラム選択部を介して接続される共通のデータ線と
を備え、複数のコラム選択部のうちの何れかのコラム選
択部を、順次選択することにより、連続アクセス動作を
行なう際、先行の第１コラム選択部の選択終了を検出す
る第１コラム選択終了検出回路と、データ増幅の完了以
後であって、先行の第１コラム選択部の選択終了以後か
ら後行の第２コラム選択部の選択開始前までの期間であ
ることを報知するタイミング報知部と、タイミング報知
部からの報知信号により、複数のコラム選択部が何れも
選択されていない状態で活性化動作するワード線非活性
回路とを備えることを特徴とする。
【００１９】請求項７の半導体記憶装置では、第１コラ
ム選択終了検出回路により検出される第１コラム選択部
を先行するコラム選択として、タイミング報知部によ
り、複数のビット線におけるデータの増幅の完了以後で
あって、先行するコラム選択の終了以後から、第２コラ
ム選択部による後行のコラム選択の開始前までの期間が
報知され、この報知信号により、コラム選択が行なわれ
ていない状態において、ワード線非活性化回路が活性化
動作されて、ワード線が非活性化される。
ム選択終了検出回路により検出される第１コラム選択部
を先行するコラム選択として、タイミング報知部によ
り、複数のビット線におけるデータの増幅の完了以後で
あって、先行するコラム選択の終了以後から、第２コラ
ム選択部による後行のコラム選択の開始前までの期間が
報知され、この報知信号により、コラム選択が行なわれ
ていない状態において、ワード線非活性化回路が活性化
動作されて、ワード線が非活性化される。
【００２０】これにより、ワード線の非活性化を、半導
体記憶装置における連続アクセス動作の継続中に行なう
ことができ、連続アクセス動作の終了後の初期化動作の
期間であるプリチャージ期間に行なう必要がない。半導
体記憶装置の大容量化に伴い、ワード線が複数のメモリ
セルに接続され配線長も長大となって、非活性化の際の
ワード線の電圧遷移の時定数が増大してしまっても、そ
の時定数がプリチャージ期間に加算されることはなく、
プリチャージ期間の短縮を図ることができる。従って、
メモリセルへのアクセス期間である連続アクセス動作期
間に対してプリチャージ期間の占める割合を圧縮するこ
とができ、サイクルタイムの高速化、動作期間に占める
データアクセス動作の占有率を向上させることができ
る。
体記憶装置における連続アクセス動作の継続中に行なう
ことができ、連続アクセス動作の終了後の初期化動作の
期間であるプリチャージ期間に行なう必要がない。半導
体記憶装置の大容量化に伴い、ワード線が複数のメモリ
セルに接続され配線長も長大となって、非活性化の際の
ワード線の電圧遷移の時定数が増大してしまっても、そ
の時定数がプリチャージ期間に加算されることはなく、
プリチャージ期間の短縮を図ることができる。従って、
メモリセルへのアクセス期間である連続アクセス動作期
間に対してプリチャージ期間の占める割合を圧縮するこ
とができ、サイクルタイムの高速化、動作期間に占める
データアクセス動作の占有率を向上させることができ
る。
【００２１】また、ワード線の非活性化動作は、連続ア
クセス動作中において、コラム選択が行なわれていない
期間に行なわれ、またはコラム選択部が選択されていな
い状態でワード線非活性化回路が活性化動作されること
により行なわれるので、コラム選択中であって複数のビ
ット線がディスターブ現象を受けている期間を避け、コ
ラム選択が終了して複数のメモリセルへのリストアが完
了している期間に行なうことができる。複数のメモリセ
ルにおけるデータ保持特性を悪化させることなく、プリ
チャージ期間の短縮を図ることができる。
クセス動作中において、コラム選択が行なわれていない
期間に行なわれ、またはコラム選択部が選択されていな
い状態でワード線非活性化回路が活性化動作されること
により行なわれるので、コラム選択中であって複数のビ
ット線がディスターブ現象を受けている期間を避け、コ
ラム選択が終了して複数のメモリセルへのリストアが完
了している期間に行なうことができる。複数のメモリセ
ルにおけるデータ保持特性を悪化させることなく、プリ
チャージ期間の短縮を図ることができる。
【００２２】また、ワード線の非活性化が行なわれる前
の活性状態においては、ディスターブ現象によりデータ
の論理レベルが反転してしまわない電圧レベルに複数の
ビット線が増幅された段階でデータアクセスが開始され
る。従って、連続アクセス動作における初期のデータア
クセス速度を高速に維持しながら、連続アクセス動作中
にワード線の非活性化動作を行ない、プリチャージ期間
の短縮を図ることができる。
の活性状態においては、ディスターブ現象によりデータ
の論理レベルが反転してしまわない電圧レベルに複数の
ビット線が増幅された段階でデータアクセスが開始され
る。従って、連続アクセス動作における初期のデータア
クセス速度を高速に維持しながら、連続アクセス動作中
にワード線の非活性化動作を行ない、プリチャージ期間
の短縮を図ることができる。
【００２３】また、請求項２に係る半導体記憶装置の制
御方法は、請求項１に記載の半導体記憶装置の制御方法
において、所定タイミングは、連続アクセス動作の活性
化からの第１所定遅延時間、または第１コラム選択の終
了からの第２所定遅延時間の何れか一方により計時され
ることを特徴とする。
御方法は、請求項１に記載の半導体記憶装置の制御方法
において、所定タイミングは、連続アクセス動作の活性
化からの第１所定遅延時間、または第１コラム選択の終
了からの第２所定遅延時間の何れか一方により計時され
ることを特徴とする。
【００２４】また、請求項８に係る半導体記憶装置は、
請求項７に記載の半導体記憶装置において、タイミング
報知部は、連続アクセス動作の活性化信号またはその同
期信号が入力される第１遅延回路、または第１コラム選
択終了検出回路からの検出信号が入力される第２遅延回
路の少なくとも何れか一方を備えることを特徴とする。
請求項７に記載の半導体記憶装置において、タイミング
報知部は、連続アクセス動作の活性化信号またはその同
期信号が入力される第１遅延回路、または第１コラム選
択終了検出回路からの検出信号が入力される第２遅延回
路の少なくとも何れか一方を備えることを特徴とする。
【００２５】請求項８の半導体記憶装置では、第１遅延
回路により連続アクセス動作の活性化信号またはその同
期信号から遅延したタイミング、または第２遅延回路に
より第１コラム選択終了検出回路から出力される検出信
号から遅延したタイミングで、報知信号が出力される。
回路により連続アクセス動作の活性化信号またはその同
期信号から遅延したタイミング、または第２遅延回路に
より第１コラム選択終了検出回路から出力される検出信
号から遅延したタイミングで、報知信号が出力される。
【００２６】これにより、連続アクセス動作の活性化か
ら複数のビット線におけるデータの増幅完了までの時間
は、半導体記憶装置の回路構成や物性条件等により固有
な時間であり、また、連続アクセス動作におけるコラム
選択間の期間は、半導体記憶装置に固有の時間あるいは
動作仕様に応じて規定される時間であるので、これらの
時間を第１所定遅延時間または第２所定遅延時間として
計時することにより、複数のビット線におけるデータ増
幅の完了以後の所定タイミングを計時することができ
る。また、第１遅延回路または第２遅延回路を備えるこ
とにより、第１所定遅延時間または第２所定遅延時間を
計時することができる。
ら複数のビット線におけるデータの増幅完了までの時間
は、半導体記憶装置の回路構成や物性条件等により固有
な時間であり、また、連続アクセス動作におけるコラム
選択間の期間は、半導体記憶装置に固有の時間あるいは
動作仕様に応じて規定される時間であるので、これらの
時間を第１所定遅延時間または第２所定遅延時間として
計時することにより、複数のビット線におけるデータ増
幅の完了以後の所定タイミングを計時することができ
る。また、第１遅延回路または第２遅延回路を備えるこ
とにより、第１所定遅延時間または第２所定遅延時間を
計時することができる。
【００２７】ここで、第２所定遅延時間とは、第１コラ
ム選択の終了から第２コラム選択の開始前までの所定時
間を計時するものであるが、第１コラム選択と第２コラ
ム選択とを隣り合うコラム選択とし、隣接するコラム選
択期間内の中間時間として計時することも可能である。
ム選択の終了から第２コラム選択の開始前までの所定時
間を計時するものであるが、第１コラム選択と第２コラ
ム選択とを隣り合うコラム選択とし、隣接するコラム選
択期間内の中間時間として計時することも可能である。
【００２８】尚、連続アクセス動作におけるコラム選択
間の期間について、半導体記憶装置の回路構成や物性条
件により固有の時間である場合とは、例えば、バースト
モードの場合であり、動作仕様に応じて規定される時間
である場合とは、例えば、外部から入力されるアドレス
遷移やアクセスコマンドに応じてデータアクセスが行な
われるページモードの場合である。
間の期間について、半導体記憶装置の回路構成や物性条
件により固有の時間である場合とは、例えば、バースト
モードの場合であり、動作仕様に応じて規定される時間
である場合とは、例えば、外部から入力されるアドレス
遷移やアクセスコマンドに応じてデータアクセスが行な
われるページモードの場合である。
【００２９】また、請求項３に係る半導体記憶装置の制
御方法は、請求項２に記載の半導体記憶装置の制御方法
において、第１コラム選択終了時が、データの増幅完了
以後である場合、所定タイミングは、第１コラム選択の
終了時であることを特徴とする。
御方法は、請求項２に記載の半導体記憶装置の制御方法
において、第１コラム選択終了時が、データの増幅完了
以後である場合、所定タイミングは、第１コラム選択の
終了時であることを特徴とする。
【００３０】また、請求項９に係る半導体記憶装置は、
請求項８に記載の半導体記憶装置において、検出信号の
出力が前記データ増幅の完了以後である場合、第１コラ
ム選択終了検出回路からの検出信号を、タイミング報知
部の報知信号とすることを特徴とする。
請求項８に記載の半導体記憶装置において、検出信号の
出力が前記データ増幅の完了以後である場合、第１コラ
ム選択終了検出回路からの検出信号を、タイミング報知
部の報知信号とすることを特徴とする。
【００３１】請求項３の半導体記憶装置の制御方法、ま
たは請求項９の半導体記憶装置では、第１コラム選択が
終了するタイミングまたは第１コラム選択終了検出回路
から検出信号が出力されるタイミングが、複数のビット
線におけるデータ増幅の完了以後である場合に、これら
のタイミングを、ワード線非活性化のための所定タイミ
ングまたはタイミング報知部の報知信号とする。
たは請求項９の半導体記憶装置では、第１コラム選択が
終了するタイミングまたは第１コラム選択終了検出回路
から検出信号が出力されるタイミングが、複数のビット
線におけるデータ増幅の完了以後である場合に、これら
のタイミングを、ワード線非活性化のための所定タイミ
ングまたはタイミング報知部の報知信号とする。
【００３２】これにより、半導体記憶装置の回路構成や
物性条件または動作仕様等から、第１コラム選択の終了
または第１コラム選択部の選択終了時に、データの増幅
が完了している場合には、第２所定遅延時間または第２
遅延回路を備えることなく、第１コラム選択の終了また
は第１コラム選択部の選択終了時点を所定タイミングと
することができる。
物性条件または動作仕様等から、第１コラム選択の終了
または第１コラム選択部の選択終了時に、データの増幅
が完了している場合には、第２所定遅延時間または第２
遅延回路を備えることなく、第１コラム選択の終了また
は第１コラム選択部の選択終了時点を所定タイミングと
することができる。
【００３３】また、請求項４に係る半導体記憶装置の制
御方法は、請求項１に記載の半導体記憶装置の制御方法
において、初期のコラムアドレスに基づき、初期のコラ
ム選択に引き続き後続のコラム選択が、順次自動的に行
なわれていくバーストモードにおいて、第１コラム選択
は、（バースト長−１）回目以下のコラム選択であるこ
とが好ましい。これにより、第１コラム選択部の選択
を、（バースト長−１）回目以下のコラム選択終了のう
ち適宜な位置に設定することができる。
御方法は、請求項１に記載の半導体記憶装置の制御方法
において、初期のコラムアドレスに基づき、初期のコラ
ム選択に引き続き後続のコラム選択が、順次自動的に行
なわれていくバーストモードにおいて、第１コラム選択
は、（バースト長−１）回目以下のコラム選択であるこ
とが好ましい。これにより、第１コラム選択部の選択
を、（バースト長−１）回目以下のコラム選択終了のう
ち適宜な位置に設定することができる。
【００３４】また、請求項５に係る半導体記憶装置の制
御方法は、請求項１に記載の半導体記憶装置の制御方法
において、コラムアドレスの遷移ごとに、対応するコラ
ム選択が、順次行なわれていくページモードにおいて、
所定タイミングは、データの増幅完了のタイミングであ
ることを特徴とする。
御方法は、請求項１に記載の半導体記憶装置の制御方法
において、コラムアドレスの遷移ごとに、対応するコラ
ム選択が、順次行なわれていくページモードにおいて、
所定タイミングは、データの増幅完了のタイミングであ
ることを特徴とする。
【００３５】請求項５の半導体記憶装置の制御方法で
は、ページモードにおいて、ワード線非活性化のための
所定タイミングを、複数のビット線におけるデータ増幅
の完了時とする。
は、ページモードにおいて、ワード線非活性化のための
所定タイミングを、複数のビット線におけるデータ増幅
の完了時とする。
【００３６】これにより、複数のビット線と複数のメモ
リセルとが電気的に接続されているため、複数のメモリ
セルへのデータのリストアが完了した時点でワード線を
非活性化することとなり、半導体記憶装置の回路構成や
物性条件等により定められる固有な最短時間でワード線
の非活性化を行なうことができる。継続する連続アクセ
ス動作に先行してワード線を非活性化することができ、
連続アクセス動作の長さが確定していないページモード
において、連続アクセス動作の長さに関わらずプリチャ
ージ期間の短縮を図ることができる。
リセルとが電気的に接続されているため、複数のメモリ
セルへのデータのリストアが完了した時点でワード線を
非活性化することとなり、半導体記憶装置の回路構成や
物性条件等により定められる固有な最短時間でワード線
の非活性化を行なうことができる。継続する連続アクセ
ス動作に先行してワード線を非活性化することができ、
連続アクセス動作の長さが確定していないページモード
において、連続アクセス動作の長さに関わらずプリチャ
ージ期間の短縮を図ることができる。
【００３７】また、請求項６に係る半導体記憶装置の制
御方法は、請求項１に記載の半導体記憶装置の制御方法
において、所定タイミングは、複数のビット線または複
数のビット線と同等の負荷構成を有するモニタビット線
における電圧レベルの検出に基づいて決定されることを
特徴とする。
御方法は、請求項１に記載の半導体記憶装置の制御方法
において、所定タイミングは、複数のビット線または複
数のビット線と同等の負荷構成を有するモニタビット線
における電圧レベルの検出に基づいて決定されることを
特徴とする。
【００３８】また、請求項１０に係る半導体記憶装置
は、請求項７に記載の半導体記憶装置において、タイミ
ング報知部は、複数のビット線または複数のビット線と
同等の負荷構成を有するモニタビット線における電圧レ
ベルを検出するビット線電圧モニタ部を備えることを特
徴とする。
は、請求項７に記載の半導体記憶装置において、タイミ
ング報知部は、複数のビット線または複数のビット線と
同等の負荷構成を有するモニタビット線における電圧レ
ベルを検出するビット線電圧モニタ部を備えることを特
徴とする。
【００３９】請求項１０の半導体記憶装置では、ビット
線電圧モニタ部により、複数のビット線または複数のビ
ット線と同等の負荷構成を有するモニタビット線の電圧
レベルを検出し、検出結果に基づいて報知信号が出力さ
れる。
線電圧モニタ部により、複数のビット線または複数のビ
ット線と同等の負荷構成を有するモニタビット線の電圧
レベルを検出し、検出結果に基づいて報知信号が出力さ
れる。
【００４０】これにより、複数のビット線または複数の
ビット線と同等の負荷構成を有するモニタビット線の電
圧レベルを検出することにより、データの増幅完了を確
実に検出することができる。
ビット線と同等の負荷構成を有するモニタビット線の電
圧レベルを検出することにより、データの増幅完了を確
実に検出することができる。
【００４１】図１に、本発明の原理を説明する連続アク
セス動作の動作波形を示す。ワード線ＷＬ０の活性化に
より複数のメモリセルに接続された複数のビット線のデ
ータは、複数のビット線対（ＢＬ０と／ＢＬ０、・・
・、ＢＬＮと／ＢＬＮ）を対として、センスアンプ（不
図示）により差動増幅が開始され、最終的に電源電圧Ｖ
ＣＣと接地電圧ＶＳＳにまで差動増幅される。すなわ
ち、複数のメモリセルに接続されている複数のビット線
の電圧レベルが電源電圧ＶＣＣまたは接地電圧ＶＳＳと
なることにより、個々のメモリセルへのリストアが完了
しデータ保持特性が維持される。
セス動作の動作波形を示す。ワード線ＷＬ０の活性化に
より複数のメモリセルに接続された複数のビット線のデ
ータは、複数のビット線対（ＢＬ０と／ＢＬ０、・・
・、ＢＬＮと／ＢＬＮ）を対として、センスアンプ（不
図示）により差動増幅が開始され、最終的に電源電圧Ｖ
ＣＣと接地電圧ＶＳＳにまで差動増幅される。すなわ
ち、複数のメモリセルに接続されている複数のビット線
の電圧レベルが電源電圧ＶＣＣまたは接地電圧ＶＳＳと
なることにより、個々のメモリセルへのリストアが完了
しデータ保持特性が維持される。
【００４２】ビット線対（ＢＬ０と／ＢＬ０、・・・、
ＢＬＮと／ＢＬＮ）での差動増幅による電圧レベルが、
所定電圧レベルに達した段階で、コラム選択線ＣＬ０、
・・・、ＣＬＮにより選択される１対のビット線対とデ
ータ線対（ＤＢと／ＤＢ）との接続が開始される。デー
タ線対（ＤＢと／ＤＢ）の電圧レベルは電圧の振幅制限
が行なわれ、振幅制限された電圧の中心値として、例え
ば、（１／２）ＶＣＣの電圧レベルに電圧値が設定され
ている。そのため、接続の際には、ビット線対の電圧レ
ベルがデータ線対より電圧干渉を受けることとなる。例
えば、高電圧レベルのビット線ＢＬ０、・・・、ＢＬＮ
は電圧低下し、低電圧レベルのビット線／ＢＬ０、・・
・、／ＢＬＮは電圧上昇する。いわゆるディスターブ現
象が発生する。
ＢＬＮと／ＢＬＮ）での差動増幅による電圧レベルが、
所定電圧レベルに達した段階で、コラム選択線ＣＬ０、
・・・、ＣＬＮにより選択される１対のビット線対とデ
ータ線対（ＤＢと／ＤＢ）との接続が開始される。デー
タ線対（ＤＢと／ＤＢ）の電圧レベルは電圧の振幅制限
が行なわれ、振幅制限された電圧の中心値として、例え
ば、（１／２）ＶＣＣの電圧レベルに電圧値が設定され
ている。そのため、接続の際には、ビット線対の電圧レ
ベルがデータ線対より電圧干渉を受けることとなる。例
えば、高電圧レベルのビット線ＢＬ０、・・・、ＢＬＮ
は電圧低下し、低電圧レベルのビット線／ＢＬ０、・・
・、／ＢＬＮは電圧上昇する。いわゆるディスターブ現
象が発生する。
【００４３】接続が開始される際のビット線対（ＢＬ０
と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）の電圧レベル
は、ディスターブ現象による電圧干渉に対して、ビット
線間の電圧関係が反転しない程度の増幅レベルであれば
よく、必ずしもフル振幅レベルに差動増幅されている必
要はない。図１では、連続アクセス動作における最初の
アクセスの高速性を図るため、ビット線対（ＢＬ０と／
ＢＬ０）の差動増幅レベルが所定電圧レベルに達した時
点で、コラム選択線ＣＬ０をパルス駆動している。
と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）の電圧レベル
は、ディスターブ現象による電圧干渉に対して、ビット
線間の電圧関係が反転しない程度の増幅レベルであれば
よく、必ずしもフル振幅レベルに差動増幅されている必
要はない。図１では、連続アクセス動作における最初の
アクセスの高速性を図るため、ビット線対（ＢＬ０と／
ＢＬ０）の差動増幅レベルが所定電圧レベルに達した時
点で、コラム選択線ＣＬ０をパルス駆動している。
【００４４】最初のアクセス動作において、ビット線対
（ＢＬ０と／ＢＬ０）はディスターブ現象を受けるが、
コラム選択線ＣＬ０のパルス駆動の終了後もビット線対
（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）の差
動増幅は継続されるため、ビット線対（ＢＬ０と／ＢＬ
０）についてはディスターブ現象からの回復を伴いなが
ら、その他のビット線対（ＢＬ１と／ＢＬ１、・・・、
ＢＬＮと／ＢＬＮ）については、引き続いて差動増幅が
行なわれる。その結果、２回目のコラム選択線ＣＬ１の
パルス駆動前に、ビット線対はフル振幅の電圧レベルに
まで差動増幅される。
（ＢＬ０と／ＢＬ０）はディスターブ現象を受けるが、
コラム選択線ＣＬ０のパルス駆動の終了後もビット線対
（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）の差
動増幅は継続されるため、ビット線対（ＢＬ０と／ＢＬ
０）についてはディスターブ現象からの回復を伴いなが
ら、その他のビット線対（ＢＬ１と／ＢＬ１、・・・、
ＢＬＮと／ＢＬＮ）については、引き続いて差動増幅が
行なわれる。その結果、２回目のコラム選択線ＣＬ１の
パルス駆動前に、ビット線対はフル振幅の電圧レベルに
まで差動増幅される。
【００４５】以後、順次、コラム選択線ＣＬ１、・・
・、ＣＬＮがパルス駆動されて、対応するビット線対
（ＢＬ１と／ＢＬ１、・・・、ＢＬＮと／ＢＬＮ）とデ
ータ線対（ＤＢと／ＤＢ）とが接続されていく。接続時
にビット線対にはディスターブ現象が発生するが、セン
スアンプが継続動作しているため接続後にフル電圧レベ
ルに回復する。
・、ＣＬＮがパルス駆動されて、対応するビット線対
（ＢＬ１と／ＢＬ１、・・・、ＢＬＮと／ＢＬＮ）とデ
ータ線対（ＤＢと／ＤＢ）とが接続されていく。接続時
にビット線対にはディスターブ現象が発生するが、セン
スアンプが継続動作しているため接続後にフル電圧レベ
ルに回復する。
【００４６】活性化されているワード線ＷＬ０は、ビッ
ト線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬ
Ｎ）がフル振幅の電圧レベルにまで差動増幅された後、
コラム選択線ＣＬ０、・・・、ＣＬＮのパルス駆動間の
適宜なタイミング（図１中、ワード線ＷＬ０に関して点
線で表示した遷移波形）で非活性化する。これにより、
ワード線の非活性化時間τＡを連続したデータアクセス
動作中に埋め込ませることができる。プリチャージ動作
を、センスアンプの非活性化時間τＢおよびビット線対
のイコライズ時間τＣのみで完了させることができ、プ
リチャージ期間の短縮を図ることができる。
ト線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬ
Ｎ）がフル振幅の電圧レベルにまで差動増幅された後、
コラム選択線ＣＬ０、・・・、ＣＬＮのパルス駆動間の
適宜なタイミング（図１中、ワード線ＷＬ０に関して点
線で表示した遷移波形）で非活性化する。これにより、
ワード線の非活性化時間τＡを連続したデータアクセス
動作中に埋め込ませることができる。プリチャージ動作
を、センスアンプの非活性化時間τＢおよびビット線対
のイコライズ時間τＣのみで完了させることができ、プ
リチャージ期間の短縮を図ることができる。
【００４７】
【発明の実施の形態】以下、本発明の半導体記憶装置の
制御方法、および半導体記憶装置について具体化した第
１乃至第５実施形態を図２乃至図１１に基づき図面を参
照しつつ詳細に説明する。
制御方法、および半導体記憶装置について具体化した第
１乃至第５実施形態を図２乃至図１１に基づき図面を参
照しつつ詳細に説明する。
【００４８】図２は、第１実施形態の半導体記憶装置の
データ入出力経路についての回路ブロック図である。ワ
ード線ＷＬ０により選択されるメモリセルＣ００、Ｃ１
０は、各々ビット線ＢＬ０、ＢＬ１に接続され、ワード
線ＷＬ１により選択されるメモリセルＣ０１、Ｃ１１
は、各々ビット線／ＢＬ０、／ＢＬ１に接続される。ワ
ード線ＷＬ０、ＷＬ１は、ワード線活性化信号ＷＬＥに
より活性化されるワードデコーダＷＤにより、ロウアド
レス（不図示）をデコードして選択される。
データ入出力経路についての回路ブロック図である。ワ
ード線ＷＬ０により選択されるメモリセルＣ００、Ｃ１
０は、各々ビット線ＢＬ０、ＢＬ１に接続され、ワード
線ＷＬ１により選択されるメモリセルＣ０１、Ｃ１１
は、各々ビット線／ＢＬ０、／ＢＬ１に接続される。ワ
ード線ＷＬ０、ＷＬ１は、ワード線活性化信号ＷＬＥに
より活性化されるワードデコーダＷＤにより、ロウアド
レス（不図示）をデコードして選択される。
【００４９】ビット線ＢＬ０、ＢＬ１、／ＢＬ０、／Ｂ
Ｌ１に読み出されたデータは、センスアンプ０（ＳＡ
０）、センスアンプ１（ＳＡ１）により、ビット線対
（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）を１対として
差動増幅される。センスアンプ０、１（ＳＡ０、ＳＡ
１）は、センスアンプ活性化信号ＳＡＥにより、センス
アンプ制御回路ＳＡＣを介して制御される。
Ｌ１に読み出されたデータは、センスアンプ０（ＳＡ
０）、センスアンプ１（ＳＡ１）により、ビット線対
（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）を１対として
差動増幅される。センスアンプ０、１（ＳＡ０、ＳＡ
１）は、センスアンプ活性化信号ＳＡＥにより、センス
アンプ制御回路ＳＡＣを介して制御される。
【００５０】ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と
／ＢＬ１）は、コラム選択線ＣＬ０、ＣＬ１に制御され
てトランスファゲート対（Ｔ０ＺとＴ０Ｘ、Ｔ１ＺとＴ
１Ｘ）を介してデータ線対（ＤＢと／ＤＢ）に電気的に
接続されてデータアクセス動作が行なわれる。
／ＢＬ１）は、コラム選択線ＣＬ０、ＣＬ１に制御され
てトランスファゲート対（Ｔ０ＺとＴ０Ｘ、Ｔ１ＺとＴ
１Ｘ）を介してデータ線対（ＤＢと／ＤＢ）に電気的に
接続されてデータアクセス動作が行なわれる。
【００５１】コラム選択線ＣＬ０、ＣＬ１は、コラム選
択トリガ回路ＣＬＴからのコラム選択トリガ信号ＣＬＥ
により、デコードされたコラムアドレス（不図示）に対
応するコラムデコーダ０（ＣＤ０）またはコラムデコー
ダ１（ＣＤ１）から出力される。
択トリガ回路ＣＬＴからのコラム選択トリガ信号ＣＬＥ
により、デコードされたコラムアドレス（不図示）に対
応するコラムデコーダ０（ＣＤ０）またはコラムデコー
ダ１（ＣＤ１）から出力される。
【００５２】データ線対（ＤＢと／ＤＢ）に読み出され
たデータは、センスバッファＳＢで増幅されて入出力バ
ッファＩＯＢＵＦから出力される。また、入出力バッフ
ァＩＯＢＵＦに入力された書き込みデータは、図示しな
いライトアンプからデータ線対（ＤＢと／ＤＢ）を介し
て、ビット線対（ＢＬ０と／ＢＬ０）または（ＢＬ１と
／ＢＬ１）に書き込まれる。
たデータは、センスバッファＳＢで増幅されて入出力バ
ッファＩＯＢＵＦから出力される。また、入出力バッフ
ァＩＯＢＵＦに入力された書き込みデータは、図示しな
いライトアンプからデータ線対（ＤＢと／ＤＢ）を介し
て、ビット線対（ＢＬ０と／ＢＬ０）または（ＢＬ１と
／ＢＬ１）に書き込まれる。
【００５３】データアクセスの終了時に、ビット線の初
期化のため、ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と
／ＢＬ１）をイコライズする回路がイコライズ回路０
（ＥＱ０）、イコライズ回路１（ＥＱ１）である。イコ
ライズ制御回路ＥＱＣにより制御されてイコライズ動作
を行なう。
期化のため、ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と
／ＢＬ１）をイコライズする回路がイコライズ回路０
（ＥＱ０）、イコライズ回路１（ＥＱ１）である。イコ
ライズ制御回路ＥＱＣにより制御されてイコライズ動作
を行なう。
【００５４】第１実施形態におけるプリチャージ制御部
１は、ワード線の非活性化を行なうワード線非活性化回
路ＷＬＲ１、センスアンプの非活性化を行なうセンスア
ンプ非活性化回路ＳＡＲ１、およびビット線対のイコラ
イズを行なうビット線イコライズ回路ＢＬＲ１を備えて
いる。
１は、ワード線の非活性化を行なうワード線非活性化回
路ＷＬＲ１、センスアンプの非活性化を行なうセンスア
ンプ非活性化回路ＳＡＲ１、およびビット線対のイコラ
イズを行なうビット線イコライズ回路ＢＬＲ１を備えて
いる。
【００５５】ワード線非活性化回路ＷＬＲ１は、センス
アンプ活性化信号ＳＡＥが入力される遅延回路１（１
１）が接続されており、センスアンプ活性化信号ＳＡＥ
に対して遅延時間τ１が付加される遅延信号ＳＡＥＤ１
が制御信号として入力される。また、コラム選択トリガ
信号ＣＬＥが禁止（ＩＮＨ）端子に入力される。ワード
線非活性化回路ＷＬＲ１からは、ワード線非活性化信号
ＷＬＲＳＴが出力され、ワードデコーダＷＤに入力され
ると共に、センスアンプ非活性化回路ＳＡＲ１およびビ
ット線イコライズ回路ＢＬＲ１のイネーブル（ＥＮ）端
子に入力される。
アンプ活性化信号ＳＡＥが入力される遅延回路１（１
１）が接続されており、センスアンプ活性化信号ＳＡＥ
に対して遅延時間τ１が付加される遅延信号ＳＡＥＤ１
が制御信号として入力される。また、コラム選択トリガ
信号ＣＬＥが禁止（ＩＮＨ）端子に入力される。ワード
線非活性化回路ＷＬＲ１からは、ワード線非活性化信号
ＷＬＲＳＴが出力され、ワードデコーダＷＤに入力され
ると共に、センスアンプ非活性化回路ＳＡＲ１およびビ
ット線イコライズ回路ＢＬＲ１のイネーブル（ＥＮ）端
子に入力される。
【００５６】センスアンプ非活性化回路ＳＡＲ１は、プ
リチャージ信号ＰＲＥにより制御され、センスアンプ非
活性化信号ＳＡＲＳＴがセンスアンプ制御回路ＳＡＣに
出力される。また、センスアンプ非活性化回路ＳＡＲ１
のプリセット（ＰＳＴ）端子には、センスアンプ活性化
信号ＳＡＥが入力される。
リチャージ信号ＰＲＥにより制御され、センスアンプ非
活性化信号ＳＡＲＳＴがセンスアンプ制御回路ＳＡＣに
出力される。また、センスアンプ非活性化回路ＳＡＲ１
のプリセット（ＰＳＴ）端子には、センスアンプ活性化
信号ＳＡＥが入力される。
【００５７】ビット線イコライズ回路ＢＬＲ１は、プリ
チャージ信号ＰＲＥが入力される遅延回路Ｂ（ＤＢ）が
接続されており、プリチャージ信号ＰＲＥに対して遅延
時間τＢが付加される遅延信号φＤＢが入力され、ビッ
ト線イコライズ信号ＢＬＲＳＴがイコライズ制御回路Ｅ
ＱＣに出力される。また、ビット線イコライズ回路ＢＬ
Ｒ１のプリセット（ＰＳＴ）端子には、ビット線イコラ
イズ解除信号ＢＬＰＣが入力される。
チャージ信号ＰＲＥが入力される遅延回路Ｂ（ＤＢ）が
接続されており、プリチャージ信号ＰＲＥに対して遅延
時間τＢが付加される遅延信号φＤＢが入力され、ビッ
ト線イコライズ信号ＢＬＲＳＴがイコライズ制御回路Ｅ
ＱＣに出力される。また、ビット線イコライズ回路ＢＬ
Ｒ１のプリセット（ＰＳＴ）端子には、ビット線イコラ
イズ解除信号ＢＬＰＣが入力される。
【００５８】プリチャージ期間が終了し、連続したデー
タアクセス動作が開始される際、ビット線イコライズ解
除信号ＢＬＰＣが出力され、ビット線イコライズ回路Ｂ
ＬＲ１がプリセットされる。ビット線イコライズ信号Ｂ
ＬＲＳＴが非活性化され、イネーブル（ＥＮ）端子への
ワード線非活性化信号ＷＬＲＳＴおよび遅延信号φＤＢ
を受け付け可能な状態に遷移する。
タアクセス動作が開始される際、ビット線イコライズ解
除信号ＢＬＰＣが出力され、ビット線イコライズ回路Ｂ
ＬＲ１がプリセットされる。ビット線イコライズ信号Ｂ
ＬＲＳＴが非活性化され、イネーブル（ＥＮ）端子への
ワード線非活性化信号ＷＬＲＳＴおよび遅延信号φＤＢ
を受け付け可能な状態に遷移する。
【００５９】ワード線活性化信号ＷＬＥによるワード線
ＷＬ０またはＷＬ１の選択の後、センスアンプ活性化信
号ＳＡＥが活性化され、ビット線対（ＢＬ０と／ＢＬ
０、ＢＬ１と／ＢＬ１）の差動増幅が開始される。同時
に、センスアンプ非活性化回路ＳＡＲ１がプリセットさ
れ、センスアンプ非活性化信号ＳＡＲＳＴが非活性化さ
れ、イネーブル（ＥＮ）端子へのワード線非活性化信号
ＷＬＲＳＴおよびプリチャージ信号ＰＲＥの受け付け可
能状態に遷移する。更に、遅延回路１（１１）に入力さ
れて、遅延時間τ１の遅延信号ＳＡＥＤ１の計時が開始
される。
ＷＬ０またはＷＬ１の選択の後、センスアンプ活性化信
号ＳＡＥが活性化され、ビット線対（ＢＬ０と／ＢＬ
０、ＢＬ１と／ＢＬ１）の差動増幅が開始される。同時
に、センスアンプ非活性化回路ＳＡＲ１がプリセットさ
れ、センスアンプ非活性化信号ＳＡＲＳＴが非活性化さ
れ、イネーブル（ＥＮ）端子へのワード線非活性化信号
ＷＬＲＳＴおよびプリチャージ信号ＰＲＥの受け付け可
能状態に遷移する。更に、遅延回路１（１１）に入力さ
れて、遅延時間τ１の遅延信号ＳＡＥＤ１の計時が開始
される。
【００６０】ここで、遅延時間τ１は、センスアンプ活
性化信号ＳＡＥの入力から、ビット線対（ＢＬ０と／Ｂ
Ｌ０、ＢＬ１と／ＢＬ１）の差動増幅の完了以後の所定
タイミングまでの時間である。この時間は、連続アクセ
ス動作におけるコラム選択トリガ信号ＣＬＥの非活性期
間であるパルス駆動されていない期間に設定される。但
し、コラム選択トリガ信号ＣＬＥのパルス駆動タイミン
グのばらつき、高速化の際のコラム選択トリガ信号ＣＬ
Ｅとワード線非活性化信号ＷＬＲＳＴとのクリティカル
な動作タイミング等にそなえて、コラム選択トリガ信号
ＣＬＥを禁止（ＩＮＨ）信号としている。コラム選択ト
リガ信号ＣＬＥのパルス駆動の終了前に遅延信号ＳＡＥ
Ｄ１が入力された場合に、コラム選択トリガ信号ＣＬＥ
のパルス駆動の終了を待ってワード線非活性化信号ＷＬ
ＲＳＴを出力する。
性化信号ＳＡＥの入力から、ビット線対（ＢＬ０と／Ｂ
Ｌ０、ＢＬ１と／ＢＬ１）の差動増幅の完了以後の所定
タイミングまでの時間である。この時間は、連続アクセ
ス動作におけるコラム選択トリガ信号ＣＬＥの非活性期
間であるパルス駆動されていない期間に設定される。但
し、コラム選択トリガ信号ＣＬＥのパルス駆動タイミン
グのばらつき、高速化の際のコラム選択トリガ信号ＣＬ
Ｅとワード線非活性化信号ＷＬＲＳＴとのクリティカル
な動作タイミング等にそなえて、コラム選択トリガ信号
ＣＬＥを禁止（ＩＮＨ）信号としている。コラム選択ト
リガ信号ＣＬＥのパルス駆動の終了前に遅延信号ＳＡＥ
Ｄ１が入力された場合に、コラム選択トリガ信号ＣＬＥ
のパルス駆動の終了を待ってワード線非活性化信号ＷＬ
ＲＳＴを出力する。
【００６１】センスアンプ活性化信号ＳＡＥの入力から
遅延時間τ１が計時されると、遅延信号ＳＡＥＤ１がワ
ード線非活性化回路ＷＬＲ１に出力される。ワード線非
活性化回路ＷＬＲ１では、禁止（ＩＮＨ）端子にコラム
選択トリガ信号ＣＬＥが入力されているため、コラム選
択トリガ信号ＣＬＥが活性化されず、コラム選択線ＣＬ
０、ＣＬ１がパルス駆動されていない状態において、遅
延信号ＳＡＥＤ１の入力に伴いワード線非活性化信号Ｗ
ＬＲＳＴが出力される。これにより、ワード線ＷＬ０ま
たはＷＬ１が、プリチャージ期間の開始前に先行して非
活性化される。
遅延時間τ１が計時されると、遅延信号ＳＡＥＤ１がワ
ード線非活性化回路ＷＬＲ１に出力される。ワード線非
活性化回路ＷＬＲ１では、禁止（ＩＮＨ）端子にコラム
選択トリガ信号ＣＬＥが入力されているため、コラム選
択トリガ信号ＣＬＥが活性化されず、コラム選択線ＣＬ
０、ＣＬ１がパルス駆動されていない状態において、遅
延信号ＳＡＥＤ１の入力に伴いワード線非活性化信号Ｗ
ＬＲＳＴが出力される。これにより、ワード線ＷＬ０ま
たはＷＬ１が、プリチャージ期間の開始前に先行して非
活性化される。
【００６２】この場合、ワード線非活性化信号ＷＬＲＳ
Ｔはラッチ信号であるか、またはセンスアンプ非活性化
回路ＳＡＲ１およびビット線イコライズ回路ＢＬＲ１の
イネーブル（ＥＮ）端子に入力された後、状態がラッチ
されることが好ましい。更にワード線非活性化信号ＷＬ
ＲＳＴがラッチ信号でない場合には、ワードデコーダＷ
Ｄにおいても状態をラッチしておくことが好ましい。
Ｔはラッチ信号であるか、またはセンスアンプ非活性化
回路ＳＡＲ１およびビット線イコライズ回路ＢＬＲ１の
イネーブル（ＥＮ）端子に入力された後、状態がラッチ
されることが好ましい。更にワード線非活性化信号ＷＬ
ＲＳＴがラッチ信号でない場合には、ワードデコーダＷ
Ｄにおいても状態をラッチしておくことが好ましい。
【００６３】ワード線の非活性化状態がラッチされる
と、センスアンプ非活性化回路ＳＡＲ１およびビット線
イコライズ回路ＢＬＲ１は、プリチャージ信号ＰＲＥの
受け付け可能状態に維持されることとなる。連続アクセ
ス動作の終了後にプリチャージ動作が開始されると、セ
ンスアンプ非活性化回路ＳＡＲ１には、プリチャージ信
号ＰＲＥが直接入力されているので、直ちにセンスアン
プ非活性化信号ＳＡＲＳＴが出力されセンスアンプの非
活性化が行なわれる。一方、ビット線イコライズ回路Ｂ
ＬＲ１には、プリチャージ信号ＰＲＥが遅延回路Ｂ（Ｄ
Ｂ）を介して入力されるので、遅延時間τＢの遅れの
後、ビット線イコライズ信号ＢＬＲＳＴが出力されビッ
ト線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）のイコ
ライズが開始される。ここで、遅延時間τＢは、センス
アンプの非活性化のための時間である。センスアンプが
確実に非活性化してからビット線対のイコライズ動作を
行なわせることにより、センスアンプとイコライズ回路
との間の不要な貫通電流を防止している。
と、センスアンプ非活性化回路ＳＡＲ１およびビット線
イコライズ回路ＢＬＲ１は、プリチャージ信号ＰＲＥの
受け付け可能状態に維持されることとなる。連続アクセ
ス動作の終了後にプリチャージ動作が開始されると、セ
ンスアンプ非活性化回路ＳＡＲ１には、プリチャージ信
号ＰＲＥが直接入力されているので、直ちにセンスアン
プ非活性化信号ＳＡＲＳＴが出力されセンスアンプの非
活性化が行なわれる。一方、ビット線イコライズ回路Ｂ
ＬＲ１には、プリチャージ信号ＰＲＥが遅延回路Ｂ（Ｄ
Ｂ）を介して入力されるので、遅延時間τＢの遅れの
後、ビット線イコライズ信号ＢＬＲＳＴが出力されビッ
ト線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）のイコ
ライズが開始される。ここで、遅延時間τＢは、センス
アンプの非活性化のための時間である。センスアンプが
確実に非活性化してからビット線対のイコライズ動作を
行なわせることにより、センスアンプとイコライズ回路
との間の不要な貫通電流を防止している。
【００６４】図３は、第１実施形態におけるプリチャー
ジ制御部１の具体例を示す回路図である。センスアンプ
活性化信号ＳＡＥが入力される遅延回路１（１１）は、
偶数段のインバータゲート列により構成されて遅延時間
τ１を計時する。
ジ制御部１の具体例を示す回路図である。センスアンプ
活性化信号ＳＡＥが入力される遅延回路１（１１）は、
偶数段のインバータゲート列により構成されて遅延時間
τ１を計時する。
【００６５】ワード線非活性化回路ＷＬＲ１では、遅延
回路１（１１）から出力される遅延信号ＳＡＥＤ１がＮ
ＡＮＤゲートの一方の入力端子に入力される。他方の入
力端子には、禁止（ＩＮＨ）端子からインバータゲート
を介して、コラム選択トリガ信号ＣＬＥが入力される。
ＮＡＮＤゲートの出力端子は、インバータゲートに接続
されておりインバータゲートからの出力信号がラッチ回
路にラッチされてワード線非活性化信号ＷＬＲＳＴが出
力される。
回路１（１１）から出力される遅延信号ＳＡＥＤ１がＮ
ＡＮＤゲートの一方の入力端子に入力される。他方の入
力端子には、禁止（ＩＮＨ）端子からインバータゲート
を介して、コラム選択トリガ信号ＣＬＥが入力される。
ＮＡＮＤゲートの出力端子は、インバータゲートに接続
されておりインバータゲートからの出力信号がラッチ回
路にラッチされてワード線非活性化信号ＷＬＲＳＴが出
力される。
【００６６】センスアンプ非活性化回路ＳＡＲ１では、
ＮＯＲゲートを備えており、一方の入力端子には、イン
バータゲートを介して、プリセット（ＰＳＴ）端子から
センスアンプ活性化信号ＳＡＥが入力される。他方の入
力端子には、インバータゲートの出力端子が接続されて
おり、このインバータゲートにはＮＡＮＤゲートが接続
されている。ＮＡＮＤゲートには、プリチャージ信号Ｐ
ＲＥと、イネーブル（ＥＮ）端子を介してワード線非活
性化信号ＷＬＲＳＴが入力される。ＮＯＲゲートの出力
端子から３段の直列接続されたインバータゲートを介し
て、センスアンプ非活性化信号ＳＡＲＳＴが出力され
る。
ＮＯＲゲートを備えており、一方の入力端子には、イン
バータゲートを介して、プリセット（ＰＳＴ）端子から
センスアンプ活性化信号ＳＡＥが入力される。他方の入
力端子には、インバータゲートの出力端子が接続されて
おり、このインバータゲートにはＮＡＮＤゲートが接続
されている。ＮＡＮＤゲートには、プリチャージ信号Ｐ
ＲＥと、イネーブル（ＥＮ）端子を介してワード線非活
性化信号ＷＬＲＳＴが入力される。ＮＯＲゲートの出力
端子から３段の直列接続されたインバータゲートを介し
て、センスアンプ非活性化信号ＳＡＲＳＴが出力され
る。
【００６７】ビット線イコライズ回路ＢＬＲ１は、セン
スアンプ非活性化回路ＳＡＲ１と同様の回路構成を有し
ている。センスアンプ非活性化回路ＳＡＲ１におけるセ
ンスアンプ活性化信号ＳＡＥに代えてビット線イコライ
ズ解除信号ＢＬＰＣが、またプリチャージ信号ＰＲＥに
代えて遅延信号φＤＢが入力される構成である。
スアンプ非活性化回路ＳＡＲ１と同様の回路構成を有し
ている。センスアンプ非活性化回路ＳＡＲ１におけるセ
ンスアンプ活性化信号ＳＡＥに代えてビット線イコライ
ズ解除信号ＢＬＰＣが、またプリチャージ信号ＰＲＥに
代えて遅延信号φＤＢが入力される構成である。
【００６８】図４は、第１実施形態（図２）およびその
プリチャージ制御部１の具体例（図３）についての動作
波形を示している。プリチャージ信号ＰＲＥがローレベ
ルに遷移し連続アクセス動作が開始される。ビット線イ
コライズ回路ＢＬＲ１は、ビット線イコライズ解除信号
ＢＬＰＣがハイレベルに遷移することにより、ローレベ
ルのビット線イコライズ解除信号ＢＬＰＣに対してハイ
レベルに設定されていたビット線イコライズ信号ＢＬＲ
ＳＴが、ローレベルに遷移してイコライズ状態が解除さ
れる。そして、プリチャージ期間に再度ビット線イコラ
イズ信号ＢＬＲＳＴを活性化するためプリセット状態に
セットされ、遅延信号φＤＢのハイレベル遷移の受け付
け可能状態となる。その後、図示しない制御回路により
ワード線活性化信号ＷＬＥがハイレベルに遷移し、ワー
ドデコーダＷＤを介してワード線ＷＬ０またはＷＬ１が
活性化される。尚、この時点では、ワード線非活性化信
号ＷＬＲＳＴはローレベルである。
プリチャージ制御部１の具体例（図３）についての動作
波形を示している。プリチャージ信号ＰＲＥがローレベ
ルに遷移し連続アクセス動作が開始される。ビット線イ
コライズ回路ＢＬＲ１は、ビット線イコライズ解除信号
ＢＬＰＣがハイレベルに遷移することにより、ローレベ
ルのビット線イコライズ解除信号ＢＬＰＣに対してハイ
レベルに設定されていたビット線イコライズ信号ＢＬＲ
ＳＴが、ローレベルに遷移してイコライズ状態が解除さ
れる。そして、プリチャージ期間に再度ビット線イコラ
イズ信号ＢＬＲＳＴを活性化するためプリセット状態に
セットされ、遅延信号φＤＢのハイレベル遷移の受け付
け可能状態となる。その後、図示しない制御回路により
ワード線活性化信号ＷＬＥがハイレベルに遷移し、ワー
ドデコーダＷＤを介してワード線ＷＬ０またはＷＬ１が
活性化される。尚、この時点では、ワード線非活性化信
号ＷＬＲＳＴはローレベルである。
【００６９】ワード線ＷＬ０またはＷＬ１が活性化する
と、ビット線ＢＬ０、ＢＬ１には、メモリセルが接続さ
れメモリセルに蓄積されている蓄積電荷が分配される。
その後、図示しない制御回路により、センスアンプ活性
化信号ＳＡＥがハイレベル遷移してセンスアンプが活性
化してビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ
１）の差動増幅が開始される。同時にセンスアンプ非活
性化回路ＳＡＲ１は、センスアンプ非活性信号ＳＡＲＳ
Ｔをローレベルに遷移してセンスアンプの非活性状態を
解除する。そして、プリチャージ期間に再度センスアン
プ非活性化信号ＳＡＲＳＴを活性化するため、プリセッ
ト状態にセットされ、プリチャージ信号ＰＲＥのハイレ
ベル遷移の受け付け可能状態となる。
と、ビット線ＢＬ０、ＢＬ１には、メモリセルが接続さ
れメモリセルに蓄積されている蓄積電荷が分配される。
その後、図示しない制御回路により、センスアンプ活性
化信号ＳＡＥがハイレベル遷移してセンスアンプが活性
化してビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ
１）の差動増幅が開始される。同時にセンスアンプ非活
性化回路ＳＡＲ１は、センスアンプ非活性信号ＳＡＲＳ
Ｔをローレベルに遷移してセンスアンプの非活性状態を
解除する。そして、プリチャージ期間に再度センスアン
プ非活性化信号ＳＡＲＳＴを活性化するため、プリセッ
ト状態にセットされ、プリチャージ信号ＰＲＥのハイレ
ベル遷移の受け付け可能状態となる。
【００７０】差動増幅レベルが所定電圧レベルにまで増
幅されたタイミングで、最初のコラム選択トリガ信号Ｃ
ＬＥとしてハイレベルのパルス信号が出力される。デコ
ードされたコラムアドレスに基づき、コラムデコーダ０
（ＣＤ０）から、ハイレベルのパルス信号としてコラム
選択線ＣＬ０が駆動され、ビット線対（ＢＬ０と／ＢＬ
０）をデータ線対（ＤＢ０と／ＤＢ０）に接続する。こ
の間、ビット線対（ＢＬ０と／ＢＬ０）はディスターブ
現象により電圧レベルが減少する。
幅されたタイミングで、最初のコラム選択トリガ信号Ｃ
ＬＥとしてハイレベルのパルス信号が出力される。デコ
ードされたコラムアドレスに基づき、コラムデコーダ０
（ＣＤ０）から、ハイレベルのパルス信号としてコラム
選択線ＣＬ０が駆動され、ビット線対（ＢＬ０と／ＢＬ
０）をデータ線対（ＤＢ０と／ＤＢ０）に接続する。こ
の間、ビット線対（ＢＬ０と／ＢＬ０）はディスターブ
現象により電圧レベルが減少する。
【００７１】その後、センスアンプ活性化信号ＳＡＥの
ハイレベル遷移から遅延時間τ１の後に出力される遅延
信号ＳＡＥＤ１により、ワード線非活性化信号ＷＬＲＳ
Ｔがハイレベル遷移してワード線ＷＬ０またはＷＬ１の
非活性化が行なわれる。遅延時間τ１の設定は、原則的
に、最初のコラム選択線ＣＬ０のパルス駆動後で、ビッ
ト線対の差動増幅が完了した後に、ワード線非活性化信
号ＷＬＲＳＴがハイレベル遷移するように設定されてい
るが、ワード線非活性化回路ＷＬＲ１の禁止（ＩＮＨ）
端子に入力されているコラム選択トリガ信号ＣＬＥによ
り、ハイレベルのコラム選択トリガ信号ＣＬＥが入力さ
れている期間は出力されないような設定となっている。
これにより、ワード線非活性化信号ＷＬＲＳＴのハイレ
ベル遷移は、コラム選択線のパルス駆動後に出力される
ようになり、ワード線非活性化時のメモリセルへのリス
トアレベルを充分に確保することができる。
ハイレベル遷移から遅延時間τ１の後に出力される遅延
信号ＳＡＥＤ１により、ワード線非活性化信号ＷＬＲＳ
Ｔがハイレベル遷移してワード線ＷＬ０またはＷＬ１の
非活性化が行なわれる。遅延時間τ１の設定は、原則的
に、最初のコラム選択線ＣＬ０のパルス駆動後で、ビッ
ト線対の差動増幅が完了した後に、ワード線非活性化信
号ＷＬＲＳＴがハイレベル遷移するように設定されてい
るが、ワード線非活性化回路ＷＬＲ１の禁止（ＩＮＨ）
端子に入力されているコラム選択トリガ信号ＣＬＥによ
り、ハイレベルのコラム選択トリガ信号ＣＬＥが入力さ
れている期間は出力されないような設定となっている。
これにより、ワード線非活性化信号ＷＬＲＳＴのハイレ
ベル遷移は、コラム選択線のパルス駆動後に出力される
ようになり、ワード線非活性化時のメモリセルへのリス
トアレベルを充分に確保することができる。
【００７２】ワード線非活性信号ＷＬＲＳＴは、センス
アンプ非活性回路ＳＡＲ１およびビット線イコライズ回
路ＢＬＲ１のイネーブル（ＥＮ）端子を介してＮＡＮＤ
ゲートの一方の入力端子に入力される。そのため、ワー
ド線非活性信号ＷＬＲＳＴのハイレベル遷移により、両
回路ＳＡＲ１およびＢＬＲ１のＮＡＮＤゲートの他方の
入力端子に入力される、プリチャージ信号ＰＲＥおよび
遅延信号φＤＢが受付可能な状態となる。
アンプ非活性回路ＳＡＲ１およびビット線イコライズ回
路ＢＬＲ１のイネーブル（ＥＮ）端子を介してＮＡＮＤ
ゲートの一方の入力端子に入力される。そのため、ワー
ド線非活性信号ＷＬＲＳＴのハイレベル遷移により、両
回路ＳＡＲ１およびＢＬＲ１のＮＡＮＤゲートの他方の
入力端子に入力される、プリチャージ信号ＰＲＥおよび
遅延信号φＤＢが受付可能な状態となる。
【００７３】コラム選択線ＣＬ１のパルス駆動によるビ
ット線対（ＢＬ１と／ＢＬ１）へのアクセス動作の後
に、プリチャージ期間が開始されプリチャージ信号ＰＲ
Ｅがハイレベル遷移すると、センスアンプ非活性回路Ｓ
ＡＲ１からセンスアンプ非活性信号ＳＡＲＳＴが出力さ
れる。この時点では、ハイレベルの状態にあるセンスア
ンプ活性化信号ＳＡＥが、インバータゲートを介してセ
ンスアンプ非活性回路ＳＡＲ１のＮＯＲゲートの一方の
入力端子をローレベルに設定している。そのため、プリ
チャージ信号ＰＲＥのハイレベル遷移に伴うＮＯＲゲー
トの他方の入力端子のハイレベル遷移により、センスア
ンプ非活性信号ＳＡＲＳＴはハイレベルに遷移する。す
なわち、プリチャージ期間の開始によるプリチャージ信
号ＰＲＥのハイレベル遷移に伴い、センスアンプが非活
性化される。
ット線対（ＢＬ１と／ＢＬ１）へのアクセス動作の後
に、プリチャージ期間が開始されプリチャージ信号ＰＲ
Ｅがハイレベル遷移すると、センスアンプ非活性回路Ｓ
ＡＲ１からセンスアンプ非活性信号ＳＡＲＳＴが出力さ
れる。この時点では、ハイレベルの状態にあるセンスア
ンプ活性化信号ＳＡＥが、インバータゲートを介してセ
ンスアンプ非活性回路ＳＡＲ１のＮＯＲゲートの一方の
入力端子をローレベルに設定している。そのため、プリ
チャージ信号ＰＲＥのハイレベル遷移に伴うＮＯＲゲー
トの他方の入力端子のハイレベル遷移により、センスア
ンプ非活性信号ＳＡＲＳＴはハイレベルに遷移する。す
なわち、プリチャージ期間の開始によるプリチャージ信
号ＰＲＥのハイレベル遷移に伴い、センスアンプが非活
性化される。
【００７４】ビット線イコライズ回路ＢＬＲ１は、セン
スアンプ非活性回路ＳＡＲ１と同様な回路構成を有して
いるため、遅延信号φＤＢのハイレベル遷移によりビッ
ト線イコライズ信号ＢＬＲＳＴがハイレベル遷移してビ
ット線対のイコライズ動作が開始される。ここで、ビッ
ト線対のイコライズ動作の開始信号である遅延信号φＤ
Ｂは、プリチャージ信号ＰＲＥから遅延回路Ｂ（ＤＢ）
を介して遅延時間τＢの遅延が付加された遅延信号であ
る。従って、ビット線イコライズ動作の開始（ＢＬＲＳ
Ｔのハイレベル遷移）は、センスアンプの非活性化の開
始（ＳＡＲＳＴのハイレベル遷移）に対して、遅延時間
τＢだけ遅延する。この遅延時間τＢを、センスアンプ
の非活性化のための所要時間に設定しておけば、センス
アンプの非活性化の完了に引き続いてビット線対のイコ
ライズ動作が行なわれることとなる。
スアンプ非活性回路ＳＡＲ１と同様な回路構成を有して
いるため、遅延信号φＤＢのハイレベル遷移によりビッ
ト線イコライズ信号ＢＬＲＳＴがハイレベル遷移してビ
ット線対のイコライズ動作が開始される。ここで、ビッ
ト線対のイコライズ動作の開始信号である遅延信号φＤ
Ｂは、プリチャージ信号ＰＲＥから遅延回路Ｂ（ＤＢ）
を介して遅延時間τＢの遅延が付加された遅延信号であ
る。従って、ビット線イコライズ動作の開始（ＢＬＲＳ
Ｔのハイレベル遷移）は、センスアンプの非活性化の開
始（ＳＡＲＳＴのハイレベル遷移）に対して、遅延時間
τＢだけ遅延する。この遅延時間τＢを、センスアンプ
の非活性化のための所要時間に設定しておけば、センス
アンプの非活性化の完了に引き続いてビット線対のイコ
ライズ動作が行なわれることとなる。
【００７５】尚、プリチャージ期間においては、センス
アンプ活性化信号ＳＡＥのローレベル遷移も合わせて行
なわれる。センスアンプ活性化信号ＳＡＥのローレベル
遷移により、遅延回路１（１１）を介して遅延時間τ１
の後に、遅延信号ＳＡＥＤ１がローレベル遷移する。こ
れにより、ワード線非活性化信号ＷＬＲＳＴがローレベ
ル遷移して、次のアクセス動作に備える。
アンプ活性化信号ＳＡＥのローレベル遷移も合わせて行
なわれる。センスアンプ活性化信号ＳＡＥのローレベル
遷移により、遅延回路１（１１）を介して遅延時間τ１
の後に、遅延信号ＳＡＥＤ１がローレベル遷移する。こ
れにより、ワード線非活性化信号ＷＬＲＳＴがローレベ
ル遷移して、次のアクセス動作に備える。
【００７６】図５に示す、第２実施形態のプリチャージ
制御部２では、第１実施形態のプリチャージ制御部１
（図２）におけるワード線非活性化回路ＷＬＲ１に代え
て、ワード線非活性化回路ＷＬＲ２を備え、更にコラム
選択回数検出回路２２を備えた構成である。コラム選択
回数検出回路２２は、入力されるコラム選択トリガ信号
ＣＬＥが所定回数に達した場合に、検出信号ＣＬＤＴを
出力する。
制御部２では、第１実施形態のプリチャージ制御部１
（図２）におけるワード線非活性化回路ＷＬＲ１に代え
て、ワード線非活性化回路ＷＬＲ２を備え、更にコラム
選択回数検出回路２２を備えた構成である。コラム選択
回数検出回路２２は、入力されるコラム選択トリガ信号
ＣＬＥが所定回数に達した場合に、検出信号ＣＬＤＴを
出力する。
【００７７】尚、検出信号ＣＬＤＴは、遅延時間τ２を
計時する遅延回路２（１２）を介してワード線非活性化
回路ＷＬＲ２に供給する設定とすることもできる。この
とき、遅延回路１（１１）を削除し、センスアンプ活性
化信号ＳＡＥからの制御を不要とする構成とすることも
できる。少なくとも何れか一方の遅延回路１１あるいは
１２を備えていれば、または遅延回路２（１２）を備え
ることなく検出信号ＣＬＤＴに応じて、ビット線対での
差動増幅の完了以後の、コラム選択間の所定タイミング
を計時可能である。また、遅延時間τ２によれば、所定
回数のコラム選択トリガ信号ＣＬＥを検出した場合に出
力される検出信号ＣＬＤＴに対して、最終のコラム選択
トリガ信号ＣＬＥの出力前までの適宜なタイミングを計
時することができる。
計時する遅延回路２（１２）を介してワード線非活性化
回路ＷＬＲ２に供給する設定とすることもできる。この
とき、遅延回路１（１１）を削除し、センスアンプ活性
化信号ＳＡＥからの制御を不要とする構成とすることも
できる。少なくとも何れか一方の遅延回路１１あるいは
１２を備えていれば、または遅延回路２（１２）を備え
ることなく検出信号ＣＬＤＴに応じて、ビット線対での
差動増幅の完了以後の、コラム選択間の所定タイミング
を計時可能である。また、遅延時間τ２によれば、所定
回数のコラム選択トリガ信号ＣＬＥを検出した場合に出
力される検出信号ＣＬＤＴに対して、最終のコラム選択
トリガ信号ＣＬＥの出力前までの適宜なタイミングを計
時することができる。
【００７８】また、コラム選択回数検出回路２２で計数
されるコラム選択の回数は、１以上、総選択回数から１
を減じた回数まで、あるいはバースト長ＮＢＬに対し
て、１以上、（ＮＢＬ−１）以下の回数までを設定でき
る。前者は、コラムアドレスの遷移に応じてアドレスア
クセスが行なわれ対応するコラム選択線が順次選択され
ていくページモードに対する設定であり、後者は、初期
のコラムアドレスに基づきコラム選択線が順次、自動的
に選択されていくバーストモードに対する設定である。
されるコラム選択の回数は、１以上、総選択回数から１
を減じた回数まで、あるいはバースト長ＮＢＬに対し
て、１以上、（ＮＢＬ−１）以下の回数までを設定でき
る。前者は、コラムアドレスの遷移に応じてアドレスア
クセスが行なわれ対応するコラム選択線が順次選択され
ていくページモードに対する設定であり、後者は、初期
のコラムアドレスに基づきコラム選択線が順次、自動的
に選択されていくバーストモードに対する設定である。
【００７９】ここで、バーストモードに対しては、バー
スト長（ＮＢＬ）レジスタ２４を備えておけば、バース
ト長（ＮＢＬ）レジスタ２４の内容に応じて、コラム選
択回数検出回路２２における最大計数（ＮＢＬ−１）を
設定することができる。ページモードに対しては、動作
仕様等により、予め最大連続アクセス数が設定されてい
る場合に、コラム選択回数検出回路２２における最大計
数を設定することができる。また、連続アクセス数が不
定である場合には、コラム選択回数検出回路２２におい
て、最初のコラム選択を検出するように設定してやれば
対応することができる。
スト長（ＮＢＬ）レジスタ２４を備えておけば、バース
ト長（ＮＢＬ）レジスタ２４の内容に応じて、コラム選
択回数検出回路２２における最大計数（ＮＢＬ−１）を
設定することができる。ページモードに対しては、動作
仕様等により、予め最大連続アクセス数が設定されてい
る場合に、コラム選択回数検出回路２２における最大計
数を設定することができる。また、連続アクセス数が不
定である場合には、コラム選択回数検出回路２２におい
て、最初のコラム選択を検出するように設定してやれば
対応することができる。
【００８０】バーストモードの場合には、遅延時間τ２
を、検出されたコラム選択トリガ信号ＣＬＥから、隣接
するコラム選択トリガ信号ＣＬＥの開始までの時間に設
定しておき、コラム選択回数検出回路２２における最大
計数値である（ＮＢＬ−１）回目のコラム選択を検出す
る構成とすることが好ましい。この設定により、最終の
コラム選択である（ＮＢＬ）回目のコラム選択の開始前
にワード線非活性信号ＷＬＲＳＴが出力される。
を、検出されたコラム選択トリガ信号ＣＬＥから、隣接
するコラム選択トリガ信号ＣＬＥの開始までの時間に設
定しておき、コラム選択回数検出回路２２における最大
計数値である（ＮＢＬ−１）回目のコラム選択を検出す
る構成とすることが好ましい。この設定により、最終の
コラム選択である（ＮＢＬ）回目のコラム選択の開始前
にワード線非活性信号ＷＬＲＳＴが出力される。
【００８１】この設定において書き込み動作を行なう
際、（ＮＢＬ）回目のコラム選択時に、メモリセルへの
書き込み動作は実行できないこととなる。この場合に
は、対応するコラムアドレスと書き込みデータとを一時
保持用のレジスタに格納しておき、連続アクセス動作終
了後のリフレッシュ動作用の時間領域に、追加の書き込
み動作として埋め込ませることで対応できる。ここで、
リフレッシュ動作は、リフレッシュ仕様に応じて上記の
時間領域において行なわれるが、一般的にリフレッシュ
周期は長周期であるため、リフレッシュ動作用に確保さ
れている時間領域のうち実際にリフレッシュ動作が行な
われる時間領域は一部であり、残りの時間領域はアクセ
ス動作もリフレッシュ動作も行なわれず空いた時間領域
として残されている。この空き時間領域に追加書き込み
動作を埋め込ませることにより、書き込み動作のバース
トモードについてもワード線の非活性化を先行させ、プ
リチャージ期間の短縮を図ることができる。
際、（ＮＢＬ）回目のコラム選択時に、メモリセルへの
書き込み動作は実行できないこととなる。この場合に
は、対応するコラムアドレスと書き込みデータとを一時
保持用のレジスタに格納しておき、連続アクセス動作終
了後のリフレッシュ動作用の時間領域に、追加の書き込
み動作として埋め込ませることで対応できる。ここで、
リフレッシュ動作は、リフレッシュ仕様に応じて上記の
時間領域において行なわれるが、一般的にリフレッシュ
周期は長周期であるため、リフレッシュ動作用に確保さ
れている時間領域のうち実際にリフレッシュ動作が行な
われる時間領域は一部であり、残りの時間領域はアクセ
ス動作もリフレッシュ動作も行なわれず空いた時間領域
として残されている。この空き時間領域に追加書き込み
動作を埋め込ませることにより、書き込み動作のバース
トモードについてもワード線の非活性化を先行させ、プ
リチャージ期間の短縮を図ることができる。
【００８２】ページモードにおいて書き込み動作を行な
う場合は、連続アクセス数が不定であるため、ワード線
の非活性化後に選択されるコラム選択線の数も不定とな
る。ページモードでは、１回の連続アクセス動作におい
てワード線が活性化される際、差動増幅されるビット線
対の総数（Ｎ）が予め定められており、この総数（Ｎ）
が選択されるコラム選択線の総数である。従って、ワー
ド線が先行して非活性化された後の書き込み動作に対し
て、（Ｎ−１）セットの一時保持用レジスタを備える構
成としてやれば、バーストモードの場合と同様に、連続
アクセス動作終了後のリフレッシュ動作用の時間領域に
追加の書き込み動作を行なうことができる。
う場合は、連続アクセス数が不定であるため、ワード線
の非活性化後に選択されるコラム選択線の数も不定とな
る。ページモードでは、１回の連続アクセス動作におい
てワード線が活性化される際、差動増幅されるビット線
対の総数（Ｎ）が予め定められており、この総数（Ｎ）
が選択されるコラム選択線の総数である。従って、ワー
ド線が先行して非活性化された後の書き込み動作に対し
て、（Ｎ−１）セットの一時保持用レジスタを備える構
成としてやれば、バーストモードの場合と同様に、連続
アクセス動作終了後のリフレッシュ動作用の時間領域に
追加の書き込み動作を行なうことができる。
【００８３】図６に示す、第３実施形態のプリチャージ
制御部３では、第２実施形態のプリチャージ制御部２
（図５）におけるワード線非活性化回路ＷＬＲ２に代え
て、ワード線非活性化回路ＷＬＲ３を備え、更に、第１
および第２実施形態（図２、図５）の遅延回路１（１
１）に代えて、ビット線電圧モニタ回路１３を備えた構
成である。
制御部３では、第２実施形態のプリチャージ制御部２
（図５）におけるワード線非活性化回路ＷＬＲ２に代え
て、ワード線非活性化回路ＷＬＲ３を備え、更に、第１
および第２実施形態（図２、図５）の遅延回路１（１
１）に代えて、ビット線電圧モニタ回路１３を備えた構
成である。
【００８４】ビット線電圧モニタ回路１３には、センス
アンプ活性化信号ＳＡＥとコラム選択トリガ信号ＣＬＥ
とが入力され、ビット線電圧のモニタ結果として、ワー
ド線非活性化回路ＷＬＲ３に対して検出信号ＢＬＦを出
力する。
アンプ活性化信号ＳＡＥとコラム選択トリガ信号ＣＬＥ
とが入力され、ビット線電圧のモニタ結果として、ワー
ド線非活性化回路ＷＬＲ３に対して検出信号ＢＬＦを出
力する。
【００８５】図７に、ビット線電圧モニタ回路１３の具
体例を示す。ハイレベルのセンスアンプ活性化信号ＳＡ
Ｅに応じてバイアス電流が流れるコンパレータを備えて
おり、一方の入力端子には抵抗分圧された参照電圧ＶＲ
Ｆが接続されている。他方の入力端子には、モニタビッ
ト線の一端が接続されており、ビット線電圧ＶＤＢＬを
検出する。
体例を示す。ハイレベルのセンスアンプ活性化信号ＳＡ
Ｅに応じてバイアス電流が流れるコンパレータを備えて
おり、一方の入力端子には抵抗分圧された参照電圧ＶＲ
Ｆが接続されている。他方の入力端子には、モニタビッ
ト線の一端が接続されており、ビット線電圧ＶＤＢＬを
検出する。
【００８６】モニタビット線は、実ビット線と同等な物
理構造を有しており、同等な負荷構造を有している。実
ビット線に接続されている複数のメモリセルを模擬する
負荷として、メモリセルを構成するスイッチ用ＮＭＯＳ
トランジスタと同等のＮＭＯＳトランジスタが、実ビッ
ト線における接続配置に合わせて接続されている。この
ＮＭＯＳトランジスタは実ビット線における負荷を模擬
するものであるため、ゲート端子はソース端子に接続さ
れ接地電圧にバイアスされてオフ状態が維持されてい
る。ＮＭＯＳトランジスタの接続ノード間の抵抗成分
は、モニタビット線の配線抵抗を明示的に記載したもの
である。実ビット線と同等の物理構造を備えているた
め、同等の抵抗値を有している。
理構造を有しており、同等な負荷構造を有している。実
ビット線に接続されている複数のメモリセルを模擬する
負荷として、メモリセルを構成するスイッチ用ＮＭＯＳ
トランジスタと同等のＮＭＯＳトランジスタが、実ビッ
ト線における接続配置に合わせて接続されている。この
ＮＭＯＳトランジスタは実ビット線における負荷を模擬
するものであるため、ゲート端子はソース端子に接続さ
れ接地電圧にバイアスされてオフ状態が維持されてい
る。ＮＭＯＳトランジスタの接続ノード間の抵抗成分
は、モニタビット線の配線抵抗を明示的に記載したもの
である。実ビット線と同等の物理構造を備えているた
め、同等の抵抗値を有している。
【００８７】モニタビット線の他端に備えられているダ
ミーセンスアンプは、センスアンプによる実ビット線の
差動増幅を模擬する回路構成である。モニタビット線か
ら、ＰＭＯＳトランジスタを介して電源電圧ＶＣＣに接
続されると共に、ＮＭＯＳトランジスタを介してビット
線のイコライズ電圧ＶＥＱＢＬに接続されている。ダミ
ーセンスアンプを構成するＰＭＯＳ／ＮＭＯＳトランジ
スタは、センスアンプを構成するトランジスタと同等の
駆動能力を有している。イコライズ電圧ＶＥＱＢＬは、
例えば、（１／２）ＶＣＣ電圧である。ＰＭＯＳ／ＮＭ
ＯＳトランジスタのゲート端子は、インバータゲートを
介してセンスアンプ活性化信号ＳＡＥが入力される。す
なわち、センスアンプ活性化信号ＳＡＥがローレベルで
あり非活性状態にある場合には、ＮＭＯＳトランジスタ
がオンし、モニタビット線をイコライズ電圧ＶＥＱＢＬ
に初期化する。センスアンプ活性化信号ＳＡＥがハイレ
ベルになり活性状態になると、ＰＭＯＳトランジスタが
オンし、モニタビット線を電源電圧ＶＣＣまで充電す
る。差動増幅されるビット線対のうちハイレベル側のビ
ット線を模擬している。
ミーセンスアンプは、センスアンプによる実ビット線の
差動増幅を模擬する回路構成である。モニタビット線か
ら、ＰＭＯＳトランジスタを介して電源電圧ＶＣＣに接
続されると共に、ＮＭＯＳトランジスタを介してビット
線のイコライズ電圧ＶＥＱＢＬに接続されている。ダミ
ーセンスアンプを構成するＰＭＯＳ／ＮＭＯＳトランジ
スタは、センスアンプを構成するトランジスタと同等の
駆動能力を有している。イコライズ電圧ＶＥＱＢＬは、
例えば、（１／２）ＶＣＣ電圧である。ＰＭＯＳ／ＮＭ
ＯＳトランジスタのゲート端子は、インバータゲートを
介してセンスアンプ活性化信号ＳＡＥが入力される。す
なわち、センスアンプ活性化信号ＳＡＥがローレベルで
あり非活性状態にある場合には、ＮＭＯＳトランジスタ
がオンし、モニタビット線をイコライズ電圧ＶＥＱＢＬ
に初期化する。センスアンプ活性化信号ＳＡＥがハイレ
ベルになり活性状態になると、ＰＭＯＳトランジスタが
オンし、モニタビット線を電源電圧ＶＣＣまで充電す
る。差動増幅されるビット線対のうちハイレベル側のビ
ット線を模擬している。
【００８８】また、コラム選択トリガ信号ＣＬＥにより
制御され、ハイレベルのパルス駆動期間にオンして、モ
ニタビット線を電圧ＶＥＱＤＢに電気的に接続するＮＭ
ＯＳトランジスタは、ビット線がデータ線に接続された
際の、ビット線へのディスターブ現象を模擬している。
電圧ＶＥＱＤＢは、振幅制限されたデータ線の電圧中心
値であり、例えば、（１／２）ＶＣＣ）電圧である。
制御され、ハイレベルのパルス駆動期間にオンして、モ
ニタビット線を電圧ＶＥＱＤＢに電気的に接続するＮＭ
ＯＳトランジスタは、ビット線がデータ線に接続された
際の、ビット線へのディスターブ現象を模擬している。
電圧ＶＥＱＤＢは、振幅制限されたデータ線の電圧中心
値であり、例えば、（１／２）ＶＣＣ）電圧である。
【００８９】ビット線電圧ＶＤＢＬが参照電圧ＶＲＦを
上回ると、コンパレータの出力端子はローレベルに遷移
し、インバータゲートで反転されて、ハイレベルの検出
信号ＢＬＦが出力される。参照電圧ＶＲＦは、ビット線
対が充分に差動増幅されてメモリセルへの充分なリスト
ア電圧の再書き込みが可能な電圧に設定されている。
上回ると、コンパレータの出力端子はローレベルに遷移
し、インバータゲートで反転されて、ハイレベルの検出
信号ＢＬＦが出力される。参照電圧ＶＲＦは、ビット線
対が充分に差動増幅されてメモリセルへの充分なリスト
ア電圧の再書き込みが可能な電圧に設定されている。
【００９０】図９に示す第４実施形態の動作波形は、本
発明を、非同期型メモリのページ動作が書き込み動作で
ある場合（ページライト動作）に適用した動作波形を示
している。ワード線が先行して非活性化された後の書き
込み動作を、リフレッシュ用に確保された時間領域に追
加書き込みする、いわゆるレイトライト機能を備える場
合である。
発明を、非同期型メモリのページ動作が書き込み動作で
ある場合（ページライト動作）に適用した動作波形を示
している。ワード線が先行して非活性化された後の書き
込み動作を、リフレッシュ用に確保された時間領域に追
加書き込みする、いわゆるレイトライト機能を備える場
合である。
【００９１】第４実施形態の説明に先立ち、通常の非同
期型メモリにおけるページ動作を含む動作波形を図８に
示す。第１の動作サイクルは、ページライト動作の動作
サイクルである。／ＣＥ１のローレベル遷移をトリガと
して動作が開始され、アドレス信号ＡＤＤとしてロウア
ドレスＡＲ０を取り込み、ロウ系の動作を開始する。具
体的には、ロウアドレスＡＲ０のデコードにより選択さ
れるワード線ＷＬ０を活性化し、メモリセルのデータを
ビット線に読み出した上でセンスアンプにより差動増幅
する（ＷＬＳＬ）。
期型メモリにおけるページ動作を含む動作波形を図８に
示す。第１の動作サイクルは、ページライト動作の動作
サイクルである。／ＣＥ１のローレベル遷移をトリガと
して動作が開始され、アドレス信号ＡＤＤとしてロウア
ドレスＡＲ０を取り込み、ロウ系の動作を開始する。具
体的には、ロウアドレスＡＲ０のデコードにより選択さ
れるワード線ＷＬ０を活性化し、メモリセルのデータを
ビット線に読み出した上でセンスアンプにより差動増幅
する（ＷＬＳＬ）。
【００９２】所定時間経過後、／ＷＥがロウレベルに遷
移し、本動作サイクルがページライト動作であることが
確定する。同時に、アドレス信号ＡＤＤとして、コラム
アドレスＡＣ０〜ＡＣ３が対応する書き込みデータ（不
図示）と共に、順次切り替えられて入力される。コラム
アドレスＡＣ０〜ＡＣ３の切り替えは外部制御されてお
り、適宜な動作周期ｔＰＣでコラムアドレスが切り替え
られることにより、連続したアクセス動作（この場合、
書き込み動作）が行なわれる。いわゆるアドレスアクセ
ス動作が行なわれる。各コラムアドレスＡＣ０〜ＡＣ３
に対しては、対応するコラム選択線ＣＬ０〜ＣＬ３がハ
イレベルのパルスで活性化され、各コラムアドレスに対
応するビット線対をデータ線対に接続することにより、
外部からデータの書き込みが行なわれる（ＷＲ０〜ＷＲ
３）。
移し、本動作サイクルがページライト動作であることが
確定する。同時に、アドレス信号ＡＤＤとして、コラム
アドレスＡＣ０〜ＡＣ３が対応する書き込みデータ（不
図示）と共に、順次切り替えられて入力される。コラム
アドレスＡＣ０〜ＡＣ３の切り替えは外部制御されてお
り、適宜な動作周期ｔＰＣでコラムアドレスが切り替え
られることにより、連続したアクセス動作（この場合、
書き込み動作）が行なわれる。いわゆるアドレスアクセ
ス動作が行なわれる。各コラムアドレスＡＣ０〜ＡＣ３
に対しては、対応するコラム選択線ＣＬ０〜ＣＬ３がハ
イレベルのパルスで活性化され、各コラムアドレスに対
応するビット線対をデータ線対に接続することにより、
外部からデータの書き込みが行なわれる（ＷＲ０〜ＷＲ
３）。
【００９３】第２の動作サイクルは、ページ動作として
読み出し動作を行なう場合（ページリード動作）であ
る。ページライト動作と同等な動作である。／ＣＥ１の
ローレベル遷移をトリガとしてロウアドレスＡＲ１０に
より選択されるワード線ＷＬ１０が活性化され（ＷＬＳ
Ｌ）、その後の／ＯＥのローレベル遷移に伴い、コラム
アドレスＡＣ１０〜ＡＣ１３に対応するコラム選択線Ｃ
Ｌ１０〜ＣＬ１３が活性化されて、連続したデータ読み
出しが行なわれる（ＲＤ１０〜ＲＤ１３）。
読み出し動作を行なう場合（ページリード動作）であ
る。ページライト動作と同等な動作である。／ＣＥ１の
ローレベル遷移をトリガとしてロウアドレスＡＲ１０に
より選択されるワード線ＷＬ１０が活性化され（ＷＬＳ
Ｌ）、その後の／ＯＥのローレベル遷移に伴い、コラム
アドレスＡＣ１０〜ＡＣ１３に対応するコラム選択線Ｃ
Ｌ１０〜ＣＬ１３が活性化されて、連続したデータ読み
出しが行なわれる（ＲＤ１０〜ＲＤ１３）。
【００９４】第３の動作サイクルは、通常の単ビット読
み出しサイクルが行なわれるノーマルリード動作であ
る。ロウアドレスＡＲ２０により選択されるワード線Ｗ
Ｌ２０に対して、コラムアドレスＡＣ２０に対応するコ
ラム選択線ＣＬ２０が活性化して単ビットのデータの読
み出しが行なわれる。
み出しサイクルが行なわれるノーマルリード動作であ
る。ロウアドレスＡＲ２０により選択されるワード線Ｗ
Ｌ２０に対して、コラムアドレスＡＣ２０に対応するコ
ラム選択線ＣＬ２０が活性化して単ビットのデータの読
み出しが行なわれる。
【００９５】図８に示す非同期メモリのページ動作で
は、連続アクセス数はコラムアドレスの遷移に応じて適
宜に増減させることができる。図８では、４つのコラム
アドレス遷移に対して連続アクセス動作をさせた場合を
例にとり説明している。ページライト動作のサイクル時
間としてｔＰＷ、ページリード動作のサイクル時間とし
てｔＰＲを要している。
は、連続アクセス数はコラムアドレスの遷移に応じて適
宜に増減させることができる。図８では、４つのコラム
アドレス遷移に対して連続アクセス動作をさせた場合を
例にとり説明している。ページライト動作のサイクル時
間としてｔＰＷ、ページリード動作のサイクル時間とし
てｔＰＲを要している。
【００９６】第１〜第３の動作サイクル間には、リフレ
ッシュ用の時間領域が確保されている（（Ｉ）〜（ＩＩ
Ｉ））。但し、リフレッシュ周期は、通常の動作サイク
ルに比して長周期であることが一般的であり、例えば、
数１０ｎｓｅｃで行なわれるアクセス動作１０００回に
対して１回のリフレッシュ動作が行なわれる。そのた
め、動作サイクル間の時間領域の全てにおいてリフレッ
シュ動作が行なわれることはない。リフレッシュ周期と
一致した場合に、（（Ｉ）〜（ＩＩＩ））時間領域のう
ちの何れか１つの時間領域において行なわれ、他の時間
領域においてはスタンバイ状態が維持されている。リフ
レッシュ動作が行なわれる場合には、通常、前後の通常
アクセス動作とは異なるワード線ＷＬＲｅｆが活性化さ
れるため、ワード線を切り替えるためのプリチャージ期
間ｔＰＲを設定する必要がある。この間にワード線の切
り替えと、これに伴うセンスアンプの非活性化動作およ
びビット線対のイコライズ動作が行なわれる。
ッシュ用の時間領域が確保されている（（Ｉ）〜（ＩＩ
Ｉ））。但し、リフレッシュ周期は、通常の動作サイク
ルに比して長周期であることが一般的であり、例えば、
数１０ｎｓｅｃで行なわれるアクセス動作１０００回に
対して１回のリフレッシュ動作が行なわれる。そのた
め、動作サイクル間の時間領域の全てにおいてリフレッ
シュ動作が行なわれることはない。リフレッシュ周期と
一致した場合に、（（Ｉ）〜（ＩＩＩ））時間領域のう
ちの何れか１つの時間領域において行なわれ、他の時間
領域においてはスタンバイ状態が維持されている。リフ
レッシュ動作が行なわれる場合には、通常、前後の通常
アクセス動作とは異なるワード線ＷＬＲｅｆが活性化さ
れるため、ワード線を切り替えるためのプリチャージ期
間ｔＰＲを設定する必要がある。この間にワード線の切
り替えと、これに伴うセンスアンプの非活性化動作およ
びビット線対のイコライズ動作が行なわれる。
【００９７】図９の第４実施形態では、第１および第２
の動作サイクルをページライト動作として示している。
上記の通常動作（図８）においては、第４のコラムアド
レスＡＣ３、ＡＣ１３についてのコラム選択線ＣＬ３、
ＣＬ１３の選択の後にワード線ＷＬ０、ＷＬ１０が非活
性化されるのに対して、第４実施形態では、第３のコラ
ムアドレスＡＣ２、ＡＣ１２によるコラム選択線ＣＬ
２、ＣＬ１２の選択の後に非活性化される。第４のコラ
ムアドレスＡＣ３、ＡＣ１３に対する書き込みを行なう
ことなくプリチャージ動作に移行することができ、ペー
ジライト動作のサイクル時間ｔＰＷ０を、連続アクセス
動作の動作周期ｔＰＣ分短縮することができる（ｔＰＷ
０＝ｔＲＷ−ｔＰＣ）。
の動作サイクルをページライト動作として示している。
上記の通常動作（図８）においては、第４のコラムアド
レスＡＣ３、ＡＣ１３についてのコラム選択線ＣＬ３、
ＣＬ１３の選択の後にワード線ＷＬ０、ＷＬ１０が非活
性化されるのに対して、第４実施形態では、第３のコラ
ムアドレスＡＣ２、ＡＣ１２によるコラム選択線ＣＬ
２、ＣＬ１２の選択の後に非活性化される。第４のコラ
ムアドレスＡＣ３、ＡＣ１３に対する書き込みを行なう
ことなくプリチャージ動作に移行することができ、ペー
ジライト動作のサイクル時間ｔＰＷ０を、連続アクセス
動作の動作周期ｔＰＣ分短縮することができる（ｔＰＷ
０＝ｔＲＷ−ｔＰＣ）。
【００９８】ページライト動作の動作サイクル中に書き
込みを行なわなかった、第４のコラムアドレスＡＣ３、
ＡＣ１３については、コラムアドレスＡＣ３、ＡＣ１３
が、アドレスレジスタＲＧＡ、ＲＧＡに、対応する
書き込みデータが、書き込みデータレジスタＲＧＤ、
ＲＧＤに格納され、ページライト動作終了後のリフレ
ッシュ用時間領域において追加書き込みが行なわれる。
尚、追加書き込みに当っては、活性化すべきワード線も
異なっていることが一般的であるため、ページライト動
作中に活性化されているロウアドレスも、アドレスレジ
スタＲＧＡ、ＲＧＡに格納しておくことが好まし
い。
込みを行なわなかった、第４のコラムアドレスＡＣ３、
ＡＣ１３については、コラムアドレスＡＣ３、ＡＣ１３
が、アドレスレジスタＲＧＡ、ＲＧＡに、対応する
書き込みデータが、書き込みデータレジスタＲＧＤ、
ＲＧＤに格納され、ページライト動作終了後のリフレ
ッシュ用時間領域において追加書き込みが行なわれる。
尚、追加書き込みに当っては、活性化すべきワード線も
異なっていることが一般的であるため、ページライト動
作中に活性化されているロウアドレスも、アドレスレジ
スタＲＧＡ、ＲＧＡに格納しておくことが好まし
い。
【００９９】ここで、２組のアドレスレジスタＲＧＡ
、ＲＧＡと、２組の書き込みデータレジスタＲＧＤ
、ＲＧＤとを備えることが好ましい。図９に示すよ
うに、ページライトサイクルが２サイクル連続し、その
間の時間領域にリフレッシュ動作が行なわれる場合があ
るからである。この場合には、第１のページライト動作
の動作サイクルで一時的に保持されるコラムアドレスお
よび書き込みデータは、第２のページライト動作の動作
サイクル後の時間領域において、追加書き込みが行なわ
れる。第２のページライト動作の動作サイクルで一時保
持されたコラムアドレスと書き込みデータは、更にその
後の時間領域で追加書き込みされるまで保持しておく必
要があり、同時に２セットの追加書き込み対象を保持す
べき期間が存在するからである。
、ＲＧＡと、２組の書き込みデータレジスタＲＧＤ
、ＲＧＤとを備えることが好ましい。図９に示すよ
うに、ページライトサイクルが２サイクル連続し、その
間の時間領域にリフレッシュ動作が行なわれる場合があ
るからである。この場合には、第１のページライト動作
の動作サイクルで一時的に保持されるコラムアドレスお
よび書き込みデータは、第２のページライト動作の動作
サイクル後の時間領域において、追加書き込みが行なわ
れる。第２のページライト動作の動作サイクルで一時保
持されたコラムアドレスと書き込みデータは、更にその
後の時間領域で追加書き込みされるまで保持しておく必
要があり、同時に２セットの追加書き込み対象を保持す
べき期間が存在するからである。
【０１００】また、図９に示したワード線の非活性化タ
イミングより、更に先行してワード線が非活性化される
場合には、ワード線の非活性化後に選択されるコラム選
択線の数に応じて、アドレスレジスタおよび書き込みデ
ータレジスタを備えることが好ましい。この場合は、連
続するページライトサイクル、およびその間に行なわれ
るリフレッシュ動作、更には１つの時間領域で可能な追
加書き込み数に応じて、適宜にレジスタ群を備えてやれ
ば、連続アクセス数が不定のページライト動作において
も、本発明を適用することができる。例えば、ワード線
非活性化後に選択されるコラム選択線の数が５つとす
る。連続してページライト動作が行なわれ、その間にリ
フレッシュ動作が行なわれる場合、１０セットの一時保
持用のレジスタを備えていればレイトライト機能を実現
することができる。
イミングより、更に先行してワード線が非活性化される
場合には、ワード線の非活性化後に選択されるコラム選
択線の数に応じて、アドレスレジスタおよび書き込みデ
ータレジスタを備えることが好ましい。この場合は、連
続するページライトサイクル、およびその間に行なわれ
るリフレッシュ動作、更には１つの時間領域で可能な追
加書き込み数に応じて、適宜にレジスタ群を備えてやれ
ば、連続アクセス数が不定のページライト動作において
も、本発明を適用することができる。例えば、ワード線
非活性化後に選択されるコラム選択線の数が５つとす
る。連続してページライト動作が行なわれ、その間にリ
フレッシュ動作が行なわれる場合、１０セットの一時保
持用のレジスタを備えていればレイトライト機能を実現
することができる。
【０１０１】一時保持用のレジスタを更に備え、あるい
は追加書き込み動作をページ動作で行なうこと等によ
り、ページライト動作が更に連続する場合にも対応する
ことができる。尚、データの読み出し・書き込み等の外
部アクセス動作とリフレッシュ動作とが独立して行なわ
れる擬似ＳＲＡＭ等の半導体メモリにおいては、外部ア
クセス動作開始要求信号とリフレッシュ動作開始要求信
号とが競合する場合が考えられる。この場合には、外部
アクセス動作とリフレッシュ動作とを連続する一連の動
作として１つの動作サイクルにまとめてサイクルタイム
ｔＣＥを規定する場合がある。この時のリフレッシュ動
作用の時間領域も実際にリフレッシュ動作が行なわれな
い場合があり、この時間領域を利用して追加書き込み動
作を実施することができる。
は追加書き込み動作をページ動作で行なうこと等によ
り、ページライト動作が更に連続する場合にも対応する
ことができる。尚、データの読み出し・書き込み等の外
部アクセス動作とリフレッシュ動作とが独立して行なわ
れる擬似ＳＲＡＭ等の半導体メモリにおいては、外部ア
クセス動作開始要求信号とリフレッシュ動作開始要求信
号とが競合する場合が考えられる。この場合には、外部
アクセス動作とリフレッシュ動作とを連続する一連の動
作として１つの動作サイクルにまとめてサイクルタイム
ｔＣＥを規定する場合がある。この時のリフレッシュ動
作用の時間領域も実際にリフレッシュ動作が行なわれな
い場合があり、この時間領域を利用して追加書き込み動
作を実施することができる。
【０１０２】ワード線を先行して非活性化することによ
り、プリチャージ期間を短縮することができ、ページ動
作のサイクルタイムを短縮することができる。この効果
を、上述のレイトライト機能を利用することにより、ペ
ージリード動作のみならずページライト動作にも適用す
ることができる。
り、プリチャージ期間を短縮することができ、ページ動
作のサイクルタイムを短縮することができる。この効果
を、上述のレイトライト機能を利用することにより、ペ
ージリード動作のみならずページライト動作にも適用す
ることができる。
【０１０３】図１１に示す第５実施形態の動作波形は、
本発明を、同期型メモリのバースト動作が書き込み動作
である場合（バーストライト動作）に適用した動作波形
を示している。ワード線が先行して非活性化された後の
書き込み動作を、リフレッシュ用に確保された時間領域
に追加書き込みする、いわゆるレイトライト機能を備え
る場合である。
本発明を、同期型メモリのバースト動作が書き込み動作
である場合（バーストライト動作）に適用した動作波形
を示している。ワード線が先行して非活性化された後の
書き込み動作を、リフレッシュ用に確保された時間領域
に追加書き込みする、いわゆるレイトライト機能を備え
る場合である。
【０１０４】第５実施形態の説明に先立ち、通常の同期
型メモリにおけるバースト動作波形を図１０に示す。第
１の動作サイクルはバーストライト動作、第２の動作サ
イクルはバーストリード動作である。図１０はＣＡＳレ
イテンシ１のタイミングチャートである。バーストライ
ト動作、バーストリード動作に対して、オートプリチャ
ージ動作を伴うコマンド（ＷＲＡコマンド、ＲＤＡコマ
ンド）でバースト動作を行なう場合である。バースト長
が８の場合を示している。
型メモリにおけるバースト動作波形を図１０に示す。第
１の動作サイクルはバーストライト動作、第２の動作サ
イクルはバーストリード動作である。図１０はＣＡＳレ
イテンシ１のタイミングチャートである。バーストライ
ト動作、バーストリード動作に対して、オートプリチャ
ージ動作を伴うコマンド（ＷＲＡコマンド、ＲＤＡコマ
ンド）でバースト動作を行なう場合である。バースト長
が８の場合を示している。
【０１０５】クロック１でのアクティブコマンドＡＣＴ
により、ロウアドレスＡＲ０、ＡＲ１０に応じてワード
線ＷＬ０、ＷＬ１０が活性化され、メモリセルからビッ
ト線に読み出されたデータがセンスアンプにより差動増
幅される。クロック３で、ＷＲＡコマンド、ＲＤＡコマ
ンドが入力されると、同時に入力されているコラムアド
レスＡＣ０、ＡＣ１０に基づき、バーストライト動作、
バーストリード動作が開始され、クロックごとに順次デ
ータの入出力が行なわれる。バーストライト動作におい
ては、クロック３〜クロック１０にかけてデータＷＤ０
〜ＷＤ７が書き込まれ、バーストリード動作において
は、クロック４〜クロック１１にかけてデータＲＤ０〜
ＲＤ７が読み出される。バーストライトサイクル、バー
ストリードサイクルは、共に１２クロック（ＣＬＫ）で
構成されている。
により、ロウアドレスＡＲ０、ＡＲ１０に応じてワード
線ＷＬ０、ＷＬ１０が活性化され、メモリセルからビッ
ト線に読み出されたデータがセンスアンプにより差動増
幅される。クロック３で、ＷＲＡコマンド、ＲＤＡコマ
ンドが入力されると、同時に入力されているコラムアド
レスＡＣ０、ＡＣ１０に基づき、バーストライト動作、
バーストリード動作が開始され、クロックごとに順次デ
ータの入出力が行なわれる。バーストライト動作におい
ては、クロック３〜クロック１０にかけてデータＷＤ０
〜ＷＤ７が書き込まれ、バーストリード動作において
は、クロック４〜クロック１１にかけてデータＲＤ０〜
ＲＤ７が読み出される。バーストライトサイクル、バー
ストリードサイクルは、共に１２クロック（ＣＬＫ）で
構成されている。
【０１０６】図１１の第５実施形態では、バーストリー
ド動作内にリフレッシュ動作用の時間領域を埋め込ませ
る動作仕様を備えることにより、バースト動作を中断す
ることなくリフレッシュ動作を行なうことができ、且つ
レイトライト機能をも備える同期型の半導体メモリにつ
いての動作波形である。図１１におけるバースト動作条
件は、図１０の場合と同様に、ＣＡＳレイテンシ１、バ
ースト長８、オートプリチャージ動作を伴うコマンド
（ＷＲＡコマンド、ＲＤＡコマンド）によるバースト動
作である。
ド動作内にリフレッシュ動作用の時間領域を埋め込ませ
る動作仕様を備えることにより、バースト動作を中断す
ることなくリフレッシュ動作を行なうことができ、且つ
レイトライト機能をも備える同期型の半導体メモリにつ
いての動作波形である。図１１におけるバースト動作条
件は、図１０の場合と同様に、ＣＡＳレイテンシ１、バ
ースト長８、オートプリチャージ動作を伴うコマンド
（ＷＲＡコマンド、ＲＤＡコマンド）によるバースト動
作である。
【０１０７】バーストリード動作内にリフレッシュ用の
時間領域を埋め込ませるために、バーストリード動作に
おけるコラム選択線ＣＬ１０〜ＣＬ１７は、クロックＣ
ＬＫには同期せず、これより速い周期で選択される。す
なわち、クロックＣＬＫのタイミングに先行してビット
線対とデータ線対とが電気的に接続され、データ線対に
データが読み出されることとなる。先行して読み出され
たデータは、図示しないデータバッファ回路等の一時保
持回路に保持されており、その後の読み出しタイミング
であるクロックＣＬＫに同期して外部に出力する仕様で
ある。
時間領域を埋め込ませるために、バーストリード動作に
おけるコラム選択線ＣＬ１０〜ＣＬ１７は、クロックＣ
ＬＫには同期せず、これより速い周期で選択される。す
なわち、クロックＣＬＫのタイミングに先行してビット
線対とデータ線対とが電気的に接続され、データ線対に
データが読み出されることとなる。先行して読み出され
たデータは、図示しないデータバッファ回路等の一時保
持回路に保持されており、その後の読み出しタイミング
であるクロックＣＬＫに同期して外部に出力する仕様で
ある。
【０１０８】先行してデータを読み出すため、データ読
み出しのために差動増幅されているビット線対を、外部
仕様に比して速いタイミングでイコライズすることがで
きる。そのため、ページリードサイクルの後半において
時間領域が確保され（クロックＣＬＫ７〜ＣＬＫ１
１）、この時間領域にリフレッシュ動作を埋め込ませる
ことができる。また、この時間領域をバーストライト動
作で書き込みされなかったコラム選択線ＣＬ７への追加
書き込み領域として利用することもできる。尚、バース
トリードサイクルにおいても、読み出し動作であるＲＤ
１６とＲＤ１７に対応するコラム選択線ＣＬ１６とＣＬ
１７との間に、ワード線ＷＬ１０を非活性化してプリチ
ャージ期間の短縮を図ることができる。
み出しのために差動増幅されているビット線対を、外部
仕様に比して速いタイミングでイコライズすることがで
きる。そのため、ページリードサイクルの後半において
時間領域が確保され（クロックＣＬＫ７〜ＣＬＫ１
１）、この時間領域にリフレッシュ動作を埋め込ませる
ことができる。また、この時間領域をバーストライト動
作で書き込みされなかったコラム選択線ＣＬ７への追加
書き込み領域として利用することもできる。尚、バース
トリードサイクルにおいても、読み出し動作であるＲＤ
１６とＲＤ１７に対応するコラム選択線ＣＬ１６とＣＬ
１７との間に、ワード線ＷＬ１０を非活性化してプリチ
ャージ期間の短縮を図ることができる。
【０１０９】バーストライト動作では、図１０の場合と
同様に、クロックに同期したタイミングでバースト動作
が行なわれる。ワード線を先行して非活性化するため
に、コラム選択線ＣＬ７に対する書き込みがされること
なくバーストライト動作は終了する。書き込みされなか
ったコラムアドレスおよび書き込みデータは、一時保持
用のアドレスレジスタＲＧＡおよび書き込みデータレ
ジスタＲＧＤに保持される。このとき、ロウアドレス
もアドレスレジスタＲＧＡに保持されることが好まし
い。レジスタＲＧＡ、ＲＧＤに保持されたアドレス
および書き込みデータは、バーストリード動作に埋め込
まれている時間領域において追加書き込みすることがで
きる。
同様に、クロックに同期したタイミングでバースト動作
が行なわれる。ワード線を先行して非活性化するため
に、コラム選択線ＣＬ７に対する書き込みがされること
なくバーストライト動作は終了する。書き込みされなか
ったコラムアドレスおよび書き込みデータは、一時保持
用のアドレスレジスタＲＧＡおよび書き込みデータレ
ジスタＲＧＤに保持される。このとき、ロウアドレス
もアドレスレジスタＲＧＡに保持されることが好まし
い。レジスタＲＧＡ、ＲＧＤに保持されたアドレス
および書き込みデータは、バーストリード動作に埋め込
まれている時間領域において追加書き込みすることがで
きる。
【０１１０】ワード線を先行して非活性化することによ
り、プリチャージ期間を短縮することができ、バースト
動作のサイクルタイムを短縮することができる。この効
果を、上述のレイトライト機能を利用することにより、
バーストリード動作のみならずバーストライト動作にも
適用することができる。
り、プリチャージ期間を短縮することができ、バースト
動作のサイクルタイムを短縮することができる。この効
果を、上述のレイトライト機能を利用することにより、
バーストリード動作のみならずバーストライト動作にも
適用することができる。
【０１１１】また、コラム選択線ＣＬ７の選択を行なわ
ずにバースト動作を行なうので、バーストライトサイク
ルは、通常の場合が１２クロックであるのに対して、１
クロック短縮され１１クロックとすることができる。バ
ーストリードサイクルにおいても、コラム選択線ＣＬ１
０〜ＣＬ１７をクロックＣＬＫに先行させて選択するこ
とができるため、同様にサイクルクロック数を短縮でき
る。バースト動作の短縮を図ることができる。
ずにバースト動作を行なうので、バーストライトサイク
ルは、通常の場合が１２クロックであるのに対して、１
クロック短縮され１１クロックとすることができる。バ
ーストリードサイクルにおいても、コラム選択線ＣＬ１
０〜ＣＬ１７をクロックＣＬＫに先行させて選択するこ
とができるため、同様にサイクルクロック数を短縮でき
る。バースト動作の短縮を図ることができる。
【０１１２】以上詳細に説明したとおり、本実施形態に
係る半導体記憶装置の制御方法、および半導体記憶装置
では、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化
を、ページ動作やバースト動作等の連続アクセス動作の
継続中に行なうことができ、連続アクセス動作の終了後
の初期化動作期間であるプリチャージ期間に行なう必要
がない。半導体記憶装置の大容量化に伴い、ワード線Ｗ
Ｌ０、ＷＬ１、ＷＬ１０が複数のメモリセルに接続され
配線長も長大となって、非活性化の際の電圧遷移の時定
数が増大してしまっても、ワード線ＷＬ０、ＷＬ１、Ｗ
Ｌ１０の非活性化の時定数がプリチャージ期間に加算さ
れることはなく、プリチャージ期間の短縮を図ることが
できる。従って、メモリセルへのアクセス期間に対して
プリチャージ期間の占める割合を圧縮することができ、
サイクルタイムの高速化、半導体記憶装置の動作期間に
占めるデータアクセス動作の占有率を向上させることが
できる。尚、同期型メモリの場合、外部アクセス動作を
行なわず、一定時間のＮＯＰサイクルが連続することが
予め判っている動作モードである、クロックサスペンド
モードやパワーダウンモード等の間に、レイトライト機
能を実行する追加書き込みサイクルを行なってもよい。
係る半導体記憶装置の制御方法、および半導体記憶装置
では、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化
を、ページ動作やバースト動作等の連続アクセス動作の
継続中に行なうことができ、連続アクセス動作の終了後
の初期化動作期間であるプリチャージ期間に行なう必要
がない。半導体記憶装置の大容量化に伴い、ワード線Ｗ
Ｌ０、ＷＬ１、ＷＬ１０が複数のメモリセルに接続され
配線長も長大となって、非活性化の際の電圧遷移の時定
数が増大してしまっても、ワード線ＷＬ０、ＷＬ１、Ｗ
Ｌ１０の非活性化の時定数がプリチャージ期間に加算さ
れることはなく、プリチャージ期間の短縮を図ることが
できる。従って、メモリセルへのアクセス期間に対して
プリチャージ期間の占める割合を圧縮することができ、
サイクルタイムの高速化、半導体記憶装置の動作期間に
占めるデータアクセス動作の占有率を向上させることが
できる。尚、同期型メモリの場合、外部アクセス動作を
行なわず、一定時間のＮＯＰサイクルが連続することが
予め判っている動作モードである、クロックサスペンド
モードやパワーダウンモード等の間に、レイトライト機
能を実行する追加書き込みサイクルを行なってもよい。
【０１１３】また、ワード線ＷＬ０、ＷＬ１、ＷＬ１０
の非活性化動作は、連続アクセス動作中において、コラ
ム選択部であるコラム選択トリガ回路ＣＬＴがコラム選
択トリガ信号ＣＬＥを出力していない状態で、ワード線
非活性化回路ＷＬＲ１〜ＷＬＲ３が活性化動作されるこ
とにより行なわれる。コラムデコーダ０、１（ＣＤ０、
ＣＤ１）からのコラム選択線ＣＬ０、ＣＬ１も選択され
ていないため、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非
活性化動作を、コラム選択中に複数のビット線がディス
ターブ現象を受けている期間を避け、コラム選択終了後
であって複数のメモリセルへのリストアが完了している
時点で行なうことができる。複数のメモリセルに記憶さ
れているデータ保持特性を悪化させることなく、プリチ
ャージ期間の短縮を図ることができる。
の非活性化動作は、連続アクセス動作中において、コラ
ム選択部であるコラム選択トリガ回路ＣＬＴがコラム選
択トリガ信号ＣＬＥを出力していない状態で、ワード線
非活性化回路ＷＬＲ１〜ＷＬＲ３が活性化動作されるこ
とにより行なわれる。コラムデコーダ０、１（ＣＤ０、
ＣＤ１）からのコラム選択線ＣＬ０、ＣＬ１も選択され
ていないため、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非
活性化動作を、コラム選択中に複数のビット線がディス
ターブ現象を受けている期間を避け、コラム選択終了後
であって複数のメモリセルへのリストアが完了している
時点で行なうことができる。複数のメモリセルに記憶さ
れているデータ保持特性を悪化させることなく、プリチ
ャージ期間の短縮を図ることができる。
【０１１４】また、ワード線ＷＬ０、ＷＬ１、ＷＬ１０
の非活性化が行なわれる前の活性状態において、ディス
ターブ現象によりデータの論理レベルが反転してしまわ
ない電圧レベルにビット線ＢＬ０、ＢＬ１、または／Ｂ
Ｌ０、／ＢＬ１が増幅された段階でデータアクセスが開
始される。従って、連続アクセス動作における初期のデ
ータアクセス速度を高速に維持しながら、連続アクセス
動作中にワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化
動作を行なうことによりプリチャージ期間の短縮を図る
ことができる。
の非活性化が行なわれる前の活性状態において、ディス
ターブ現象によりデータの論理レベルが反転してしまわ
ない電圧レベルにビット線ＢＬ０、ＢＬ１、または／Ｂ
Ｌ０、／ＢＬ１が増幅された段階でデータアクセスが開
始される。従って、連続アクセス動作における初期のデ
ータアクセス速度を高速に維持しながら、連続アクセス
動作中にワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化
動作を行なうことによりプリチャージ期間の短縮を図る
ことができる。
【０１１５】また、連続アクセス動作の活性化から複数
のビット線対におけるデータの差動増幅完了までの時間
は、半導体記憶装置の回路構成や物性条件等により固有
な時間であり、また、連続アクセス動作におけるコラム
選択トリガ信号ＣＬＥ間の期間は、半導体記憶装置に固
有の時間あるいは動作仕様に応じて規定される時間であ
るので、これらの時間を第１所定遅延時間である遅延時
間τ１、または第２所定遅延時間である遅延時間τ２と
して計時することにより、複数のビット線対における差
動増幅の完了以後の所定タイミングを計時することがで
きる。また、第１遅延回路である遅延回路１（１１）に
より遅延時間τ１を計時し、第２遅延回路である遅延回
路２（１２）により遅延時間τ２を計時することができ
る。
のビット線対におけるデータの差動増幅完了までの時間
は、半導体記憶装置の回路構成や物性条件等により固有
な時間であり、また、連続アクセス動作におけるコラム
選択トリガ信号ＣＬＥ間の期間は、半導体記憶装置に固
有の時間あるいは動作仕様に応じて規定される時間であ
るので、これらの時間を第１所定遅延時間である遅延時
間τ１、または第２所定遅延時間である遅延時間τ２と
して計時することにより、複数のビット線対における差
動増幅の完了以後の所定タイミングを計時することがで
きる。また、第１遅延回路である遅延回路１（１１）に
より遅延時間τ１を計時し、第２遅延回路である遅延回
路２（１２）により遅延時間τ２を計時することができ
る。
【０１１６】ここで、遅延時間τ２とは、第１コラム選
択である先行するコラム選択トリガ信号ＣＬＥの終了か
ら、第２コラム選択である後行のコラム選択トリガ信号
ＣＬＥの開始前までの所定時間を計時するものである。
先行と後行とのコラム選択トリガ信号ＣＬＥを隣り合う
トリガ信号とし、その間の中間時間を計時することも可
能である。
択である先行するコラム選択トリガ信号ＣＬＥの終了か
ら、第２コラム選択である後行のコラム選択トリガ信号
ＣＬＥの開始前までの所定時間を計時するものである。
先行と後行とのコラム選択トリガ信号ＣＬＥを隣り合う
トリガ信号とし、その間の中間時間を計時することも可
能である。
【０１１７】尚、連続アクセス動作におけるコラム選択
トリガ信号ＣＬＥ間の時間について、半導体記憶装置の
回路構成や動作仕様により固有の時間である場合とは、
例えば、バーストモードでのアクセス動作であり、入出
力仕様に応じて規定される時間である場合とは、例え
ば、外部から入力されるコラムアドレスの遷移やアクセ
スコマンドに応じてデータアクセスが行なわれる場合で
ある。
トリガ信号ＣＬＥ間の時間について、半導体記憶装置の
回路構成や動作仕様により固有の時間である場合とは、
例えば、バーストモードでのアクセス動作であり、入出
力仕様に応じて規定される時間である場合とは、例え
ば、外部から入力されるコラムアドレスの遷移やアクセ
スコマンドに応じてデータアクセスが行なわれる場合で
ある。
【０１１８】また、ワード線活性化信号ＷＬＥとは、ワ
ード線ＷＬ０、ＷＬ１、ＷＬ１０の活性化動作またはそ
の制御信号の他、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の
活性化に関連する動作またはその制御信号、ワード線Ｗ
Ｌ０、ＷＬ１、ＷＬ１０の活性化に対して所定のタイミ
ングで行なわれる所定動作またはその制御信号を含んだ
信号である。また、データの差動増幅の開始信号である
センスアンプ活性化信号ＳＡＥとは、センスアンプの起
動動作またはその制御信号の他、差動増幅の開始に関連
する動作またはその制御信号、差動増幅に開始に対して
所定のタイミングで行なわれる所定動作またはその制御
信号を含んだ信号である。ロウ系の動作について、所定
のタイミングで行なわれる一連の動作またはその制御信
号を含んだ信号である。
ード線ＷＬ０、ＷＬ１、ＷＬ１０の活性化動作またはそ
の制御信号の他、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の
活性化に関連する動作またはその制御信号、ワード線Ｗ
Ｌ０、ＷＬ１、ＷＬ１０の活性化に対して所定のタイミ
ングで行なわれる所定動作またはその制御信号を含んだ
信号である。また、データの差動増幅の開始信号である
センスアンプ活性化信号ＳＡＥとは、センスアンプの起
動動作またはその制御信号の他、差動増幅の開始に関連
する動作またはその制御信号、差動増幅に開始に対して
所定のタイミングで行なわれる所定動作またはその制御
信号を含んだ信号である。ロウ系の動作について、所定
のタイミングで行なわれる一連の動作またはその制御信
号を含んだ信号である。
【０１１９】また、半導体記憶装置の回路構成や物性条
件または動作仕様等から、先行するコラム選択トリガ信
号ＣＬＥの終了時に、データの差動増幅が完了している
場合には、遅延回路２（１２）は備える必要はない。先
行するコラム選択トリガ信号ＣＬＥの終了時点を所定タ
イミングとすることができる。
件または動作仕様等から、先行するコラム選択トリガ信
号ＣＬＥの終了時に、データの差動増幅が完了している
場合には、遅延回路２（１２）は備える必要はない。先
行するコラム選択トリガ信号ＣＬＥの終了時点を所定タ
イミングとすることができる。
【０１２０】また、バースト動作を行なう半導体記憶装
置について、先行するコラム選択トリガ信号ＣＬＥを、
（バースト長−１）回目以下のトリガ信号のうちから適
宜に設定することができる。また、最終のコラム選択ト
リガ信号ＣＬＥの１つ前のトリガ信号ＣＬＥである（バ
ースト長−１）回目のトリガ信号ＣＬＥに設定すること
もできる。この場合、最終のコラム選択トリガ信号ＣＬ
Ｅ以外のトリガ信号ＣＬＥでは、ワード線ＷＬ０、ＷＬ
１、ＷＬ１０が活性状態にあり、連続書き込み動作にも
柔軟に対応することができる。
置について、先行するコラム選択トリガ信号ＣＬＥを、
（バースト長−１）回目以下のトリガ信号のうちから適
宜に設定することができる。また、最終のコラム選択ト
リガ信号ＣＬＥの１つ前のトリガ信号ＣＬＥである（バ
ースト長−１）回目のトリガ信号ＣＬＥに設定すること
もできる。この場合、最終のコラム選択トリガ信号ＣＬ
Ｅ以外のトリガ信号ＣＬＥでは、ワード線ＷＬ０、ＷＬ
１、ＷＬ１０が活性状態にあり、連続書き込み動作にも
柔軟に対応することができる。
【０１２１】また、複数のビット線ＢＬ０、ＢＬ１、ま
たは／ＢＬ０、／ＢＬ１と複数のメモリセルＣ００、Ｃ
１０、またはＣ０１、Ｃ１１とが電気的に接続されてい
るため、複数のメモリセルＣ００、Ｃ１０、またはＣ０
１、Ｃ１１へのデータのリストアが完了した時点でワー
ド線ＷＬ０、またはＷＬ１を非活性化してやれば、半導
体記憶装置の回路構成や物性条件等により定められる固
有な最短時間でワード線ＷＬ０、またはＷＬ１の非活性
化を行なうことができる。継続する連続アクセス動作に
先行してワード線ＷＬ０、またはＷＬ１を非活性化する
ことができ、連続アクセスの長さが確定していないペー
ジ動作において、連続アクセス長に関わらずプリチャー
ジ期間の短縮を図ることができる。
たは／ＢＬ０、／ＢＬ１と複数のメモリセルＣ００、Ｃ
１０、またはＣ０１、Ｃ１１とが電気的に接続されてい
るため、複数のメモリセルＣ００、Ｃ１０、またはＣ０
１、Ｃ１１へのデータのリストアが完了した時点でワー
ド線ＷＬ０、またはＷＬ１を非活性化してやれば、半導
体記憶装置の回路構成や物性条件等により定められる固
有な最短時間でワード線ＷＬ０、またはＷＬ１の非活性
化を行なうことができる。継続する連続アクセス動作に
先行してワード線ＷＬ０、またはＷＬ１を非活性化する
ことができ、連続アクセスの長さが確定していないペー
ジ動作において、連続アクセス長に関わらずプリチャー
ジ期間の短縮を図ることができる。
【０１２２】また、最初のコラム選択トリガ信号ＣＬＥ
に基づき、半導体記憶装置の回路構成や物性条件等によ
り定められる固有な最短時間でワード線ＷＬ０、ＷＬ
１、ＷＬ１０の非活性化を行なうことができる。継続す
る連続アクセス動作に先行してワード線ＷＬ０、ＷＬ
１、ＷＬ１０を非活性化することができ、連続アクセス
の長さが確定していないページ動作において、連続アク
セス長に関わらずプリチャージ期間の短縮を図ることが
できる。
に基づき、半導体記憶装置の回路構成や物性条件等によ
り定められる固有な最短時間でワード線ＷＬ０、ＷＬ
１、ＷＬ１０の非活性化を行なうことができる。継続す
る連続アクセス動作に先行してワード線ＷＬ０、ＷＬ
１、ＷＬ１０を非活性化することができ、連続アクセス
の長さが確定していないページ動作において、連続アク
セス長に関わらずプリチャージ期間の短縮を図ることが
できる。
【０１２３】また、第３実施形態によれば、ビット線と
同等の構造を有し同等の負荷構成を有するモニタビット
線の電圧レベルを検出することにより、差動増幅完了を
確実に検出することができる。
同等の構造を有し同等の負荷構成を有するモニタビット
線の電圧レベルを検出することにより、差動増幅完了を
確実に検出することができる。
【０１２４】尚、本発明は前記実施形態に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、第１〜第３実施形態においては、遅延回路１（１
１）、コラム選択回数検出回路２２、およびビット線電
圧モニタ回路１３についての所定の組み合わせを例示し
たが、本発明では、この組み合わせに限定されるもので
はなく、各々を単独で使用して構成することができる。
また、例示以外の適宜の組み合わせにおいても使用する
ことができる。また、第４、第５実施形態においては、
非同期型メモリの連続アクセス動作としてページ動作
を、同期型メモリの連続アクセス動作としてバースト動
作を例にして説明したが、非同期型メモリに対してバー
スト動作機能を適用する場合や、同期型メモリに対して
ページ動作を適用する場合にも、本発明が適用可能であ
ることは言うまでもない。ここで、非同期型メモリに対
するバースト動作とは、内部カウンタ等を備えておき、
初期のコラムアドレスの入力に基づきアクセス箇所を順
次切り替えていく動作を備える場合をいう。また同期型
メモリに対するページ動作とは、リードコマンドやライ
トコマンドが連続する場合等である。
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、第１〜第３実施形態においては、遅延回路１（１
１）、コラム選択回数検出回路２２、およびビット線電
圧モニタ回路１３についての所定の組み合わせを例示し
たが、本発明では、この組み合わせに限定されるもので
はなく、各々を単独で使用して構成することができる。
また、例示以外の適宜の組み合わせにおいても使用する
ことができる。また、第４、第５実施形態においては、
非同期型メモリの連続アクセス動作としてページ動作
を、同期型メモリの連続アクセス動作としてバースト動
作を例にして説明したが、非同期型メモリに対してバー
スト動作機能を適用する場合や、同期型メモリに対して
ページ動作を適用する場合にも、本発明が適用可能であ
ることは言うまでもない。ここで、非同期型メモリに対
するバースト動作とは、内部カウンタ等を備えておき、
初期のコラムアドレスの入力に基づきアクセス箇所を順
次切り替えていく動作を備える場合をいう。また同期型
メモリに対するページ動作とは、リードコマンドやライ
トコマンドが連続する場合等である。
【０１２５】（付記１） ワード線を活性化し、複数の
メモリセルの各々を複数のビット線の各々に接続してデ
ータの増幅を開始した後、前記複数のビット線のうちの
何れかのビット線をデータ線に接続するコラム選択を、
順次行なうことにより、連続したアクセス動作を行なう
半導体記憶装置の制御方法において、前記ワード線の非
活性化は、前記複数のビット線における前記データの増
幅が完了した以後の所定タイミング以降であって、先行
の第１コラム選択の終了以後から後行の第２コラム選択
の開始前までの期間のうち、前記コラム選択が行なわれ
ていない期間に行なわれることを特徴とする半導体記憶
装置の制御方法。 （付記２） 前記所定タイミングは、前記連続アクセス
動作の活性化からの第１所定遅延時間、または前記第１
コラム選択の終了からの第２所定遅延時間の何れか一方
により計時されることを特徴とする付記１に記載の半導
体記憶装置の制御方法。 （付記３） 前記連続アクセス動作の活性化は、前記ワ
ード線の活性化または前記データの増幅開始であること
を特徴とする付記２に記載の半導体記憶装置の制御方
法。 （付記４） 前記第１コラム選択終了時が、前記データ
の増幅完了以後である場合、前記所定タイミングは、前
記第１コラム選択の終了時であることを特徴とする付記
２に記載の半導体記憶装置の制御方法。 （付記５） 初期のコラムアドレスに基づき、初期のコ
ラム選択に引き続き後続のコラム選択が、順次自動的に
行なわれていくバーストモードにおいて、前記第１コラ
ム選択は、（バースト長−１）回目以下のコラム選択で
あることを特徴とする付記１に記載の半導体記憶装置の
制御方法。 （付記６） 前記第１コラム選択は、（バースト長−
１）回目のコラム選択であることを特徴とする付記５に
記載の半導体記憶装置の制御方法。 （付記７） コラムアドレスの遷移ごとに、対応するコ
ラム選択が、順次行なわれていくページモードにおい
て、前記所定タイミングは、前記データの増幅完了のタ
イミングであることを特徴とする付記１に記載の半導体
記憶装置の制御方法。 （付記８） コラムアドレスの遷移ごとに、対応するコ
ラム選択が、順次行なわれていくページモードにおい
て、前記第１コラム選択は、前記連続アクセス動作にお
いて最初に行なわれるコラム選択であることを特徴とす
る付記１に記載の半導体記憶装置の制御方法。 （付記９） 前記所定タイミングは、前記複数のビット
線または前記複数のビット線と同等の負荷構成を有する
モニタビット線における電圧レベルの検出に基づいて決
定されることを特徴とする付記１に記載の半導体記憶装
置の制御方法。 （付記１０） 前記連続アクセス動作が、連続したデー
タ書き込み動作である場合、前記ワード線の非活性化後
のコラム選択に対するコラムアドレス群と書き込みデー
タ群とは、一時保持領域に取り込まれ、前記連続したデ
ータ書き込み動作終了後に、リフレッシュ動作用として
確保されている時間領域のうちリフレッシュ動作が行な
われない時間領域において、前記一時保持領域から前記
メモリセルに対して、追加書き込み動作が行なわれるこ
とを特徴とする付記１に記載の半導体記憶装置の制御方
法。 （付記１１） 前記追加書き込み動作は、前記コラムア
ドレス群を、順次選択することにより行なわれる連続ア
クセス動作であることを特徴とする付記１０に記載の半
導体記憶装置の制御方法。 （付記１２） 前記一時保持領域は、少なくとも２セッ
ト備えられていることを特徴とする付記１０に記載の半
導体記憶装置の制御方法。 （付記１３） 連続アクセス動作の開始要求に従い、ワ
ード線を活性化して、複数のメモリセルの各々を複数の
ビット線の各々に接続するワード線活性化ステップと、
前記複数のメモリセルから前記複数のビット線に読み出
された複数のデータを増幅するデータ増幅ステップと、
前記データ増幅ステップにおいて増幅レベルが所定レベ
ルに達した以後に、前記複数のビット線のうちの何れか
のビット線をデータ線に接続するコラム選択を行なうこ
とにより、前記連続アクセス動作を開始するデータアク
セス開始ステップと、前記データ増幅ステップにおける
増幅動作が完了した以後であって、前記データアクセス
開始ステップ中の前記コラム選択の非活性化時に、前記
ワード線を非活性化するワード線非活性化ステップと、
前記ワード線非活性化ステップの後、前記複数のビット
線のうちの何れかのビット線について、コラム選択を順
次行ない、前記連続アクセス動作を継続するデータアク
セス継続ステップと、連続アクセス動作の終了要求に従
い、前記データの増幅動作を停止し、前記複数のビット
線を初期化するプリチャージステップとを有することを
特徴とする半導体記憶装置の制御方法。 （付記１４） 前記連続アクセス動作が、連続したデー
タ書き込み動作である場合、前記データアクセス継続ス
テップにおいて書き込み要求のある、コラムアドレス群
と該コラムアドレス群に書き込むべき書き込みデータ群
とを、一時的に保持する一時保持ステップと、前記連続
アクセス動作の終了後に、リフレッシュ動作が行なわれ
ないリフレッシュ動作用時間領域において、一時的に保
持されている前記コラムアドレス群に対応する前記メモ
リセルに対して、前記書き込みデータ群を書き込む追加
書き込みステップとを有することを特徴とする付記１３
に記載の半導体記憶装置の制御方法。 （付記１５） ワード線の活性化により、複数のメモリ
セルの各々が個別に接続される複数のビット線と、前記
複数のビット線の各々が個別に選択される複数のコラム
選択部と、前記複数のコラム選択部を介して接続される
共通のデータ線とを備え、前記複数のコラム選択部のう
ちの何れかのコラム選択部を、順次選択することによ
り、連続したアクセス動作を行なう半導体記憶装置にお
いて、先行して選択される第１コラム選択部の選択終了
を検出する第１コラム選択終了検出回路と、前記データ
増幅の完了以後であって、先行の前記第１コラム選択部
の選択終了以後から後行の第２コラム選択部の選択開始
前までの期間であることを報知するタイミング報知部
と、前記タイミング報知部からの報知信号により、前記
複数のコラム選択部が何れも選択されていない状態で活
性化動作するワード線非活性化回路とを備えることを特
徴とする半導体記憶装置。 （付記１６） 前記タイミング報知部は、前記連続アク
セス動作の活性化信号またはその同期信号が入力される
第１遅延回路、または前記第１コラム選択終了検出回路
からの検出信号が入力される第２遅延回路の少なくとも
何れか一方を備えることを特徴とする付記１５に記載の
半導体記憶装置。 （付記１７） 前記連続アクセス動作の活性化信号は、
前記ワード線の活性化信号、または前記データ増幅の開
始信号であることを特徴とする付記１６に記載の半導体
記憶装置。 （付記１８） 前記検出信号の出力が前記データ増幅の
完了以後である場合、前記第１コラム選択終了検出回路
からの前記検出信号を、前記タイミング報知部の報知信
号とすることを特徴とする付記１６に記載の半導体記憶
装置。 （付記１９） 初期のコラムアドレスに基づき、初期の
コラム選択部に引き続き後続のコラム選択部が、順次自
動的に選択されていくバーストモードを備える半導体記
憶装置において、前記第１コラム選択終了検出回路は、
（バースト長−１）以下の選択回数において選択される
コラム選択部を、前記第１コラム選択部とすることを特
徴とする付記１５に記載の半導体記憶装置。 （付記２０） 前記第１コラム選択部は、（バースト長
−１）の選択回数において選択されるコラム選択部であ
ることを特徴とする付記１９に記載の半導体記憶装置。 （付記２１） コラムアドレスの遷移ごとに、対応する
コラム選択部が、順次選択されていくページモードを備
える半導体記憶装置において、前記タイミング報知部
は、前記データ増幅の完了を報知することを特徴とする
付記１５に記載の半導体記憶装置。 （付記２２） コラムアドレスの遷移ごとに、対応する
コラム選択部が、順次選択されていくページモードを備
える半導体記憶装置において、前記第１コラム選択終了
検出回路は、前記連続アクセス動作において最初に選択
されるコラム選択部を、前記第１コラム選択部とするこ
とを特徴とする付記１５に記載の半導体記憶装置。 （付記２３） 前記タイミング報知部は、前記複数のビ
ット線または前記複数のビット線と同等の負荷構成を有
するモニタビット線における電圧レベルを検出するビッ
ト線電圧モニタ部を備えることを特徴とする付記１５に
記載の半導体記憶装置。 （付記２４） 前記連続アクセス動作が連続したデータ
書き込み動作である場合に、前記ワード線の非活性化後
のコラム選択部の選択要求に対するコラムアドレス群お
よび書き込みデータ群を格納する、アドレスレジスタ群
および書き込みデータレジスタ群を備え、前記連続した
データ書き込み動作終了後に、リフレッシュ動作用とし
て確保されており、リフレッシュ動作が行なわれない時
間領域において、前記アドレスレジスタ群および前記書
き込みデータレジスタ群から、対応する前記コラムアド
レス群および前記書き込みデータ群を選択していくこと
により前記メモリセルに対して、追加書き込み動作が行
なわれることを特徴とする付記１５に記載の半導体記憶
装置。 (付記２５) 前記アドレスレジスタ群および前記書き込
みデータレジスタ群は、少なくとも２セット備えられて
いることを特徴とする付記２４に記載の半導体記憶装
置。
メモリセルの各々を複数のビット線の各々に接続してデ
ータの増幅を開始した後、前記複数のビット線のうちの
何れかのビット線をデータ線に接続するコラム選択を、
順次行なうことにより、連続したアクセス動作を行なう
半導体記憶装置の制御方法において、前記ワード線の非
活性化は、前記複数のビット線における前記データの増
幅が完了した以後の所定タイミング以降であって、先行
の第１コラム選択の終了以後から後行の第２コラム選択
の開始前までの期間のうち、前記コラム選択が行なわれ
ていない期間に行なわれることを特徴とする半導体記憶
装置の制御方法。 （付記２） 前記所定タイミングは、前記連続アクセス
動作の活性化からの第１所定遅延時間、または前記第１
コラム選択の終了からの第２所定遅延時間の何れか一方
により計時されることを特徴とする付記１に記載の半導
体記憶装置の制御方法。 （付記３） 前記連続アクセス動作の活性化は、前記ワ
ード線の活性化または前記データの増幅開始であること
を特徴とする付記２に記載の半導体記憶装置の制御方
法。 （付記４） 前記第１コラム選択終了時が、前記データ
の増幅完了以後である場合、前記所定タイミングは、前
記第１コラム選択の終了時であることを特徴とする付記
２に記載の半導体記憶装置の制御方法。 （付記５） 初期のコラムアドレスに基づき、初期のコ
ラム選択に引き続き後続のコラム選択が、順次自動的に
行なわれていくバーストモードにおいて、前記第１コラ
ム選択は、（バースト長−１）回目以下のコラム選択で
あることを特徴とする付記１に記載の半導体記憶装置の
制御方法。 （付記６） 前記第１コラム選択は、（バースト長−
１）回目のコラム選択であることを特徴とする付記５に
記載の半導体記憶装置の制御方法。 （付記７） コラムアドレスの遷移ごとに、対応するコ
ラム選択が、順次行なわれていくページモードにおい
て、前記所定タイミングは、前記データの増幅完了のタ
イミングであることを特徴とする付記１に記載の半導体
記憶装置の制御方法。 （付記８） コラムアドレスの遷移ごとに、対応するコ
ラム選択が、順次行なわれていくページモードにおい
て、前記第１コラム選択は、前記連続アクセス動作にお
いて最初に行なわれるコラム選択であることを特徴とす
る付記１に記載の半導体記憶装置の制御方法。 （付記９） 前記所定タイミングは、前記複数のビット
線または前記複数のビット線と同等の負荷構成を有する
モニタビット線における電圧レベルの検出に基づいて決
定されることを特徴とする付記１に記載の半導体記憶装
置の制御方法。 （付記１０） 前記連続アクセス動作が、連続したデー
タ書き込み動作である場合、前記ワード線の非活性化後
のコラム選択に対するコラムアドレス群と書き込みデー
タ群とは、一時保持領域に取り込まれ、前記連続したデ
ータ書き込み動作終了後に、リフレッシュ動作用として
確保されている時間領域のうちリフレッシュ動作が行な
われない時間領域において、前記一時保持領域から前記
メモリセルに対して、追加書き込み動作が行なわれるこ
とを特徴とする付記１に記載の半導体記憶装置の制御方
法。 （付記１１） 前記追加書き込み動作は、前記コラムア
ドレス群を、順次選択することにより行なわれる連続ア
クセス動作であることを特徴とする付記１０に記載の半
導体記憶装置の制御方法。 （付記１２） 前記一時保持領域は、少なくとも２セッ
ト備えられていることを特徴とする付記１０に記載の半
導体記憶装置の制御方法。 （付記１３） 連続アクセス動作の開始要求に従い、ワ
ード線を活性化して、複数のメモリセルの各々を複数の
ビット線の各々に接続するワード線活性化ステップと、
前記複数のメモリセルから前記複数のビット線に読み出
された複数のデータを増幅するデータ増幅ステップと、
前記データ増幅ステップにおいて増幅レベルが所定レベ
ルに達した以後に、前記複数のビット線のうちの何れか
のビット線をデータ線に接続するコラム選択を行なうこ
とにより、前記連続アクセス動作を開始するデータアク
セス開始ステップと、前記データ増幅ステップにおける
増幅動作が完了した以後であって、前記データアクセス
開始ステップ中の前記コラム選択の非活性化時に、前記
ワード線を非活性化するワード線非活性化ステップと、
前記ワード線非活性化ステップの後、前記複数のビット
線のうちの何れかのビット線について、コラム選択を順
次行ない、前記連続アクセス動作を継続するデータアク
セス継続ステップと、連続アクセス動作の終了要求に従
い、前記データの増幅動作を停止し、前記複数のビット
線を初期化するプリチャージステップとを有することを
特徴とする半導体記憶装置の制御方法。 （付記１４） 前記連続アクセス動作が、連続したデー
タ書き込み動作である場合、前記データアクセス継続ス
テップにおいて書き込み要求のある、コラムアドレス群
と該コラムアドレス群に書き込むべき書き込みデータ群
とを、一時的に保持する一時保持ステップと、前記連続
アクセス動作の終了後に、リフレッシュ動作が行なわれ
ないリフレッシュ動作用時間領域において、一時的に保
持されている前記コラムアドレス群に対応する前記メモ
リセルに対して、前記書き込みデータ群を書き込む追加
書き込みステップとを有することを特徴とする付記１３
に記載の半導体記憶装置の制御方法。 （付記１５） ワード線の活性化により、複数のメモリ
セルの各々が個別に接続される複数のビット線と、前記
複数のビット線の各々が個別に選択される複数のコラム
選択部と、前記複数のコラム選択部を介して接続される
共通のデータ線とを備え、前記複数のコラム選択部のう
ちの何れかのコラム選択部を、順次選択することによ
り、連続したアクセス動作を行なう半導体記憶装置にお
いて、先行して選択される第１コラム選択部の選択終了
を検出する第１コラム選択終了検出回路と、前記データ
増幅の完了以後であって、先行の前記第１コラム選択部
の選択終了以後から後行の第２コラム選択部の選択開始
前までの期間であることを報知するタイミング報知部
と、前記タイミング報知部からの報知信号により、前記
複数のコラム選択部が何れも選択されていない状態で活
性化動作するワード線非活性化回路とを備えることを特
徴とする半導体記憶装置。 （付記１６） 前記タイミング報知部は、前記連続アク
セス動作の活性化信号またはその同期信号が入力される
第１遅延回路、または前記第１コラム選択終了検出回路
からの検出信号が入力される第２遅延回路の少なくとも
何れか一方を備えることを特徴とする付記１５に記載の
半導体記憶装置。 （付記１７） 前記連続アクセス動作の活性化信号は、
前記ワード線の活性化信号、または前記データ増幅の開
始信号であることを特徴とする付記１６に記載の半導体
記憶装置。 （付記１８） 前記検出信号の出力が前記データ増幅の
完了以後である場合、前記第１コラム選択終了検出回路
からの前記検出信号を、前記タイミング報知部の報知信
号とすることを特徴とする付記１６に記載の半導体記憶
装置。 （付記１９） 初期のコラムアドレスに基づき、初期の
コラム選択部に引き続き後続のコラム選択部が、順次自
動的に選択されていくバーストモードを備える半導体記
憶装置において、前記第１コラム選択終了検出回路は、
（バースト長−１）以下の選択回数において選択される
コラム選択部を、前記第１コラム選択部とすることを特
徴とする付記１５に記載の半導体記憶装置。 （付記２０） 前記第１コラム選択部は、（バースト長
−１）の選択回数において選択されるコラム選択部であ
ることを特徴とする付記１９に記載の半導体記憶装置。 （付記２１） コラムアドレスの遷移ごとに、対応する
コラム選択部が、順次選択されていくページモードを備
える半導体記憶装置において、前記タイミング報知部
は、前記データ増幅の完了を報知することを特徴とする
付記１５に記載の半導体記憶装置。 （付記２２） コラムアドレスの遷移ごとに、対応する
コラム選択部が、順次選択されていくページモードを備
える半導体記憶装置において、前記第１コラム選択終了
検出回路は、前記連続アクセス動作において最初に選択
されるコラム選択部を、前記第１コラム選択部とするこ
とを特徴とする付記１５に記載の半導体記憶装置。 （付記２３） 前記タイミング報知部は、前記複数のビ
ット線または前記複数のビット線と同等の負荷構成を有
するモニタビット線における電圧レベルを検出するビッ
ト線電圧モニタ部を備えることを特徴とする付記１５に
記載の半導体記憶装置。 （付記２４） 前記連続アクセス動作が連続したデータ
書き込み動作である場合に、前記ワード線の非活性化後
のコラム選択部の選択要求に対するコラムアドレス群お
よび書き込みデータ群を格納する、アドレスレジスタ群
および書き込みデータレジスタ群を備え、前記連続した
データ書き込み動作終了後に、リフレッシュ動作用とし
て確保されており、リフレッシュ動作が行なわれない時
間領域において、前記アドレスレジスタ群および前記書
き込みデータレジスタ群から、対応する前記コラムアド
レス群および前記書き込みデータ群を選択していくこと
により前記メモリセルに対して、追加書き込み動作が行
なわれることを特徴とする付記１５に記載の半導体記憶
装置。 (付記２５) 前記アドレスレジスタ群および前記書き込
みデータレジスタ群は、少なくとも２セット備えられて
いることを特徴とする付記２４に記載の半導体記憶装
置。
【０１２６】ここで、付記３、または付記１７におけ
る、ワード線の活性化またはワード線の活性化信号と
は、ワード線の活性化動作またはその制御信号の他、ワ
ード線の活性化に関連する動作またはその制御信号や、
ワード線の活性化に対して所定のタイミングで行なわれ
る所定動作またはその制御信号を含んでいる。またデー
タの増幅開始またはデータ増幅の開始信号とは、センス
アンプ等の増幅回路の起動動作またはその制御信号の
他、データ増幅の開始に関連する動作またはその制御信
号や、データ増幅に開始に対して所定のタイミングで行
なわれる所定動作またはその制御信号を含んでいる。ロ
ウ系の動作について、所定のタイミングで行なわれる一
連の動作またはその制御信号を含んでいる。また、付記
６、または付記２０によれば、第１コラム選択または第
１コラム選択部の選択を、連続アクセス動作における最
終のコラム選択に対して、１つ前のコラム選択である
（バースト長−１）回目のコラム選択に設定することが
できる。最終のコラム選択以外のコラム選択については
ワード線が活性化状態にあり、書き込み動作を行なう場
合に好都合である。また、付記８、または付記２２によ
れば、連続アクセス動作における最初のコラム選択に設
定される、第１コラム選択または第１コラム選択部の選
択に基づき、半導体記憶装置の回路構成や物性条件等に
より定められる固有な最短時間でワード線の非活性化を
行なうことができる。継続する連続アクセス動作に先行
してワード線を非活性化することができ、連続アクセス
動作の長さが確定していないページモードにおいて、連
続アクセス長に関わらずプリチャージ期間の短縮を図る
ことができる。また、付記１０、または付記２４によれ
ば、連続アクセス動作が連続したデータ書き込み動作で
ある場合、ワード線の非活性化後のコラム選択に対する
書き込み動作については、アドレスと書き込みデータと
を一時的に保持しておくことができる。リフレッシュ周
期に比して、連続したデータ書き込み動作の周期は短い
ため、リフレッシュ用に確保されている時間領域のう
ち、リフレッシュ動作が行なわれない時間領域において
追加書き込みを行なうことができる。この場合、一時保
持領域、またはアドレスレジスタ群および書き込みデー
タレジスタ群について、活性化されるワード線により選
択されるメモリセル数から１を減じた数のメモリセル群
に対応するコラムアドレスと書き込みデータとを保持す
ることができる構成とすれば、何れのタイミングでワー
ド線を非活性化しても、後続の書き込み動作に対応する
コラムアドレス群および書き込みデータ群を一時保持す
ることができる。連続アクセスの長さが確定していない
書き込み動作のページモードにおいて、連続アクセス長
に関わらず、適宜のタイミングでワード線の非活性化を
行なうことができる。また、連続アクセス長が確定して
いる書き込み動作のバーストモードについても、ワード
線の非活性化のタイミングを適宜に設定することができ
る。また、付記１１によれば、追加書き込み動作を連続
動作で行なうことにより、高速に追加書き込みを行なう
ことができる。また、付記１９によれば、第１コラム選
択部の選択を、（バースト長−１）回目以下のコラム選
択終了のうち適宜な位置に設定することができる。
る、ワード線の活性化またはワード線の活性化信号と
は、ワード線の活性化動作またはその制御信号の他、ワ
ード線の活性化に関連する動作またはその制御信号や、
ワード線の活性化に対して所定のタイミングで行なわれ
る所定動作またはその制御信号を含んでいる。またデー
タの増幅開始またはデータ増幅の開始信号とは、センス
アンプ等の増幅回路の起動動作またはその制御信号の
他、データ増幅の開始に関連する動作またはその制御信
号や、データ増幅に開始に対して所定のタイミングで行
なわれる所定動作またはその制御信号を含んでいる。ロ
ウ系の動作について、所定のタイミングで行なわれる一
連の動作またはその制御信号を含んでいる。また、付記
６、または付記２０によれば、第１コラム選択または第
１コラム選択部の選択を、連続アクセス動作における最
終のコラム選択に対して、１つ前のコラム選択である
（バースト長−１）回目のコラム選択に設定することが
できる。最終のコラム選択以外のコラム選択については
ワード線が活性化状態にあり、書き込み動作を行なう場
合に好都合である。また、付記８、または付記２２によ
れば、連続アクセス動作における最初のコラム選択に設
定される、第１コラム選択または第１コラム選択部の選
択に基づき、半導体記憶装置の回路構成や物性条件等に
より定められる固有な最短時間でワード線の非活性化を
行なうことができる。継続する連続アクセス動作に先行
してワード線を非活性化することができ、連続アクセス
動作の長さが確定していないページモードにおいて、連
続アクセス長に関わらずプリチャージ期間の短縮を図る
ことができる。また、付記１０、または付記２４によれ
ば、連続アクセス動作が連続したデータ書き込み動作で
ある場合、ワード線の非活性化後のコラム選択に対する
書き込み動作については、アドレスと書き込みデータと
を一時的に保持しておくことができる。リフレッシュ周
期に比して、連続したデータ書き込み動作の周期は短い
ため、リフレッシュ用に確保されている時間領域のう
ち、リフレッシュ動作が行なわれない時間領域において
追加書き込みを行なうことができる。この場合、一時保
持領域、またはアドレスレジスタ群および書き込みデー
タレジスタ群について、活性化されるワード線により選
択されるメモリセル数から１を減じた数のメモリセル群
に対応するコラムアドレスと書き込みデータとを保持す
ることができる構成とすれば、何れのタイミングでワー
ド線を非活性化しても、後続の書き込み動作に対応する
コラムアドレス群および書き込みデータ群を一時保持す
ることができる。連続アクセスの長さが確定していない
書き込み動作のページモードにおいて、連続アクセス長
に関わらず、適宜のタイミングでワード線の非活性化を
行なうことができる。また、連続アクセス長が確定して
いる書き込み動作のバーストモードについても、ワード
線の非活性化のタイミングを適宜に設定することができ
る。また、付記１１によれば、追加書き込み動作を連続
動作で行なうことにより、高速に追加書き込みを行なう
ことができる。また、付記１９によれば、第１コラム選
択部の選択を、（バースト長−１）回目以下のコラム選
択終了のうち適宜な位置に設定することができる。
【０１２７】
【発明の効果】本発明によれば、連続アクセス動作中に
おけるコラム選択間の所定タイミングにおいて、プリチ
ャージ期間に行なわれていたワード線の非活性化を先行
して行なうことにより、メモリセルへのリストア電圧の
劣化や初期のデータアクセス時間の遅れを伴うことな
く、連続アクセス動作後のプリチャージ期間を短縮する
ことができる。
おけるコラム選択間の所定タイミングにおいて、プリチ
ャージ期間に行なわれていたワード線の非活性化を先行
して行なうことにより、メモリセルへのリストア電圧の
劣化や初期のデータアクセス時間の遅れを伴うことな
く、連続アクセス動作後のプリチャージ期間を短縮する
ことができる。
【図１】本発明の原理を説明する連続アクセス動作の動
作波形図である。
作波形図である。
【図２】第１実施形態の半導体記憶装置のデータ入出力
経路を示す回路ブロック図である。
経路を示す回路ブロック図である。
【図３】第１実施形態のプリチャージ制御部の具体例を
示す回路図である。
示す回路図である。
【図４】第１実施形態の動作波形である。
【図５】第２実施形態のプリチャージ制御部を示す回路
ブロック図である。
ブロック図である。
【図６】第３実施形態のプリチャージ制御部を示す回路
ブロック図である。
ブロック図である。
【図７】第３実施形態のビット線電圧モニタ回路を示す
回路図である。
回路図である。
【図８】非同期型メモリのページ動作を示す動作波形図
である（通常動作）。
である（通常動作）。
【図９】非同期型メモリのページライト動作におけるレ
イトライト機能を示す動作波形図である（第４実施形
態）。
イトライト機能を示す動作波形図である（第４実施形
態）。
【図１０】同期型メモリのバースト動作を示す動作波形
図である（通常動作）。
図である（通常動作）。
【図１１】同期型メモリのバーストライト動作における
レイトライト機能を示す動作波形図である（第５実施形
態）。
レイトライト機能を示す動作波形図である（第５実施形
態）。
【図１２】従来技術の半導体記憶装置のデータ入出力経
路を示す回路ブロック図である。
路を示す回路ブロック図である。
【図１３】従来技術の連続アクセス動作を示す動作波形
図である。
図である。
【図１４】従来技術におけるプリチャージ期間の短縮さ
れたデータ入出力経路を示す回路図である。
れたデータ入出力経路を示す回路図である。
【図１５】図１４の動作波形図である。
１、２、３、１００ プリチャージ
制御部 １１ 遅延回路１ １２ 遅延回路２ １３ ビット線電圧
モニタ回路 ２２ コラム選択回
数検出回路 ２４ バースト長レ
ジスタ ＢＬＲ、ＢＬＲ１ ビット線イコ
ライズ回路 ＣＬＴ コラム選択ト
リガ回路 ＤＡ 遅延回路Ａ ＤＢ 遅延回路Ｂ ＳＡＲ、ＳＡＲ１ センスアンプ
非活性化回路 ＷＬＲ、ＷＬＲ１、ＷＬＲ２、ＷＬＲ３ ワード線非活
性化回路 ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１ ビット線 ＣＬ０、ＣＬ１ コラム選択線 ＤＢ、／ＤＢ データ線 ＷＬ０、ＷＬ１ ワード線 ＢＬＰＣ ビット線イコ
ライズ解除信号 ＢＬＲＳＴＸ、ＢＬＲＳＴ ビット線イコ
ライズ信号 ＣＬＥ コラム選択ト
リガ信号 ＰＲＥ プリチャージ
信号 ＳＡＥ センスアンプ
活性化信号 ＳＡＲＳＴＸ、ＳＡＲＳＴ センスアンプ
非活性化信号 ＷＬＲＳＴＸ、ＷＬＲＳＴ ワード線非活
性信号
制御部 １１ 遅延回路１ １２ 遅延回路２ １３ ビット線電圧
モニタ回路 ２２ コラム選択回
数検出回路 ２４ バースト長レ
ジスタ ＢＬＲ、ＢＬＲ１ ビット線イコ
ライズ回路 ＣＬＴ コラム選択ト
リガ回路 ＤＡ 遅延回路Ａ ＤＢ 遅延回路Ｂ ＳＡＲ、ＳＡＲ１ センスアンプ
非活性化回路 ＷＬＲ、ＷＬＲ１、ＷＬＲ２、ＷＬＲ３ ワード線非活
性化回路 ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１ ビット線 ＣＬ０、ＣＬ１ コラム選択線 ＤＢ、／ＤＢ データ線 ＷＬ０、ＷＬ１ ワード線 ＢＬＰＣ ビット線イコ
ライズ解除信号 ＢＬＲＳＴＸ、ＢＬＲＳＴ ビット線イコ
ライズ信号 ＣＬＥ コラム選択ト
リガ信号 ＰＲＥ プリチャージ
信号 ＳＡＥ センスアンプ
活性化信号 ＳＡＲＳＴＸ、ＳＡＲＳＴ センスアンプ
非活性化信号 ＷＬＲＳＴＸ、ＷＬＲＳＴ ワード線非活
性信号
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 川本 悟
愛知県春日井市高蔵寺町二丁目1844番２
富士通ヴィエルエスアイ株式会社内
Ｆターム(参考） 5M024 AA49 BB08 BB15 BB27 BB35
CC50 CC70 DD85 GG01 HH09
JJ02 JJ48 PP01 PP02 PP03
PP07
Claims (10)
- 【請求項１】 ワード線を活性化し、複数のメモリセル
の各々を複数のビット線の各々に接続してデータの増幅
を開始した後、前記複数のビット線のうちの何れかのビ
ット線をデータ線に接続するコラム選択を、順次行なう
ことにより、連続したアクセス動作を行なう半導体記憶
装置の制御方法において、 前記ワード線の非活性化は、前記複数のビット線におけ
る前記データの増幅が完了した以後の所定タイミング以
降であって、先行の第１コラム選択の終了以後から後行
の第２コラム選択の開始前までの期間のうち、前記コラ
ム選択が行なわれていない期間に行なわれることを特徴
とする半導体記憶装置の制御方法。 - 【請求項２】 前記所定タイミングは、前記連続アクセ
ス動作の活性化からの第１所定遅延時間、または前記第
１コラム選択の終了からの第２所定遅延時間の何れか一
方により計時されることを特徴とする請求項１に記載の
半導体記憶装置の制御方法。 - 【請求項３】 前記第１コラム選択終了時が、前記デー
タの増幅完了以後である場合、 前記所定タイミングは、前記第１コラム選択の終了時で
あることを特徴とする請求項２に記載の半導体記憶装置
の制御方法。 - 【請求項４】 初期のコラムアドレスに基づき、初期の
コラム選択に引き続き後続のコラム選択が、順次自動的
に行なわれていくバーストモードにおいて、 前記第１コラム選択は、（バースト長−１）回目以下の
コラム選択であることを特徴とする請求項１に記載の半
導体記憶装置の制御方法。 - 【請求項５】 コラムアドレスの遷移ごとに、対応する
コラム選択が、順次行なわれていくページモードにおい
て、 前記所定タイミングは、前記データの増幅完了のタイミ
ングであることを特徴とする請求項１に記載の半導体記
憶装置の制御方法。 - 【請求項６】 前記所定タイミングは、前記複数のビッ
ト線または前記複数のビット線と同等の負荷構成を有す
るモニタビット線における電圧レベルの検出に基づいて
決定されることを特徴とする請求項１に記載の半導体記
憶装置の制御方法。 - 【請求項７】 ワード線の活性化により、複数のメモリ
セルの各々が個別に接続される複数のビット線と、前記
複数のビット線の各々が個別に選択される複数のコラム
選択部と、前記複数のコラム選択部を介して接続される
共通のデータ線とを備え、前記複数のコラム選択部のう
ちの何れかのコラム選択部を、順次選択することによ
り、連続したアクセス動作を行なう半導体記憶装置にお
いて、 先行して選択される第１コラム選択部の選択終了を検出
する第１コラム選択終了検出回路と、 前記データ増幅の完了以後であって、先行の前記第１コ
ラム選択部の選択終了以後から後行の第２コラム選択部
の選択開始前までの期間であることを報知するタイミン
グ報知部と、 前記タイミング報知部からの報知信号により、前記複数
のコラム選択部が何れも選択されていない状態で活性化
動作するワード線非活性化回路とを備えることを特徴と
する半導体記憶装置。 - 【請求項８】 前記タイミング報知部は、前記連続アク
セス動作の活性化信号またはその同期信号が入力される
第１遅延回路、または前記第１コラム選択終了検出回路
からの検出信号が入力される第２遅延回路の少なくとも
何れか一方を備えることを特徴とする請求項７に記載の
半導体記憶装置。 - 【請求項９】 前記検出信号の出力が前記データ増幅の
完了以後である場合、 前記第１コラム選択終了検出回路からの前記検出信号
を、前記タイミング報知部の報知信号とすることを特徴
とする請求項８に記載の半導体記憶装置。 - 【請求項１０】 前記タイミング報知部は、前記複数の
ビット線または前記複数のビット線と同等の負荷構成を
有するモニタビット線における電圧レベルを検出するビ
ット線電圧モニタ部を備えることを特徴とする請求項７
に記載の半導体記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002106344A JP4544808B2 (ja) | 2002-04-09 | 2002-04-09 | 半導体記憶装置の制御方法、および半導体記憶装置 |
| US10/299,713 US7142468B2 (en) | 2002-04-09 | 2002-11-20 | Control method of semiconductor memory device and semiconductor memory device |
| TW091133975A TW594750B (en) | 2002-04-09 | 2002-11-21 | Control method of semiconductor memory device and semiconductor memory device |
| KR1020020078649A KR100864036B1 (ko) | 2002-04-09 | 2002-12-11 | 반도체 기억 장치의 제어 방법 및 반도체 기억 장치 |
| CNB031015115A CN1258188C (zh) | 2002-04-09 | 2003-01-16 | 半导体存储器件的控制方法以及半导体存储器件 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002106344A JP4544808B2 (ja) | 2002-04-09 | 2002-04-09 | 半導体記憶装置の制御方法、および半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|
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| KR (1) | KR100864036B1 (ja) |
| CN (1) | CN1258188C (ja) |
| TW (1) | TW594750B (ja) |
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| KR100733420B1 (ko) | 2005-06-30 | 2007-06-29 | 주식회사 하이닉스반도체 | 동기식 반도체 메모리 장치 |
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| US8675418B2 (en) * | 2010-08-31 | 2014-03-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory write assist |
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| KR102151181B1 (ko) | 2014-09-05 | 2020-09-02 | 삼성전자주식회사 | 메모리 장치와 이를 포함하는 메모리 시스템 |
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-
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- 2003-01-16 CN CNB031015115A patent/CN1258188C/zh not_active Expired - Fee Related
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