KR100864036B1 - 반도체 기억 장치의 제어 방법 및 반도체 기억 장치 - Google Patents

반도체 기억 장치의 제어 방법 및 반도체 기억 장치 Download PDF

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Abstract

본 발명은 메모리 셀로의 복구 전압의 열화나 초기의 데이터 액세스 시간의 지연을 수반하는 일이 없이, 연속 액세스 동작의 종료 후에 행해지는 프리차지 기간을 단축할 수 있는 반도체 기억 장치의 제어 방법 및 반도체 기억 장치를 제공하는 것을 목적으로 한다.
활성화되어 있는 워드선(WL0)은 비트선쌍(BL0, /BL0, …, BLN, /BLN)이 풀 진폭의 전압 레벨에 이르기까지 차동 증폭된 후에 있어서, 칼럼 선택선(CL0, …, CLN)의 선택 사이의 적절한 타이밍으로 비활성화된다. 즉, 워드선의 비활성화 시간(τA)을 연속한 데이터 액세스 동작 중에 채울 수 있다. 프리차지 동작을 센스 앰프의 비활성화 시간(τB) 및 비트선쌍의 이퀄라이즈 시간(τC)만으로 완료시킬 수 있어, 프리차지 기간의 단축을 도모할 수 있다.

Description

반도체 기억 장치의 제어 방법 및 반도체 기억 장치{CONTROL METHOD OF SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 원리를 설명하는 연속 액세스 동작의 동작 파형도.
도 2는 제1 실시예의 반도체 기억 장치의 데이터 입출력 경로를 나타내는 회로 블록도.
도 3은 제1 실시예의 프리차지 제어부의 구체예를 나타내는 회로도.
도 4는 제1 실시예의 동작 파형도.
도 5는 제2 실시예의 프리차지 제어부를 나타내는 회로 블록도.
도 6은 제3 실시예의 프리차지 제어부를 나타내는 회로 블록도.
도 7은 제3 실시예의 비트선 전압 모니터 회로를 나타내는 회로도.
도 8은 비동기형 메모리의 페이지 동작을 나타내는 동작 파형도(통상 동작).
도 9는 비동기형 메모리의 페이지 기록 동작에 있어서의 레이트 기록 기능을 나타내는 동작 파형도(제4 실시예).
도 10은 동기형 메모리의 버스트 동작을 나타내는 동작 파형도(통상 동작).
도 11은 동기형 메모리의 버스트 기록 동작에 있어서의 레이트 기록 기능을 나타내는 동작 파형도(제5 실시예).
도 12는 종래 기술의 반도체 기억 장치의 데이터 입출력 경로를 나타내는 회 로 블록도.
도 13은 종래 기술의 연속 액세스 동작을 나타내는 동작 파형도.
도 14는 종래 기술에 있어서의 프리차지 기간의 단축된 데이터 입출력 경로를 나타내는 회로도.
도 15는 도 14의 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2, 3, 100 : 프리차지 제어부
11 : 지연 회로 1
12 : 지연 회로 2
13 : 비트선 전압 모니터 회로
22 : 칼럼 선택 횟수 검출 회로
24 : 버스트 길이 레지스터
BLR, BLR1 : 비트선 이퀄라이즈 회로
CLT : 칼럼 선택 트리거 회로
DA : 지연 회로 A
DB : 지연 회로 B
SAR, SAR1 : 센스 앰프 비활성화 회로
WLR, WLR1, WLR2, WLR3 : 워드선 비활성화 회로
BL0, /BL0, BL1, /BL1 : 비트선
CL0, CL1 : 칼럼 선택선
DB, /DB : 데이터선
WL0, WL1 : 워드선
BLPC : 비트선 이퀄라이즈 해제 신호
BLRSTX, BLRST : 비트선 이퀄라이즈 신호
CLE : 칼럼 선택 트리거 신호
PRE : 프리차지 신호
SAE : 센스 앰프 활성화 신호
SARSTX, SARST : 센스 앰프 비활성화 신호
WLRSTX, WLRST : 워드선 비활성 신호
본 발명은 연속된 데이터의 액세스 동작을 구비하는 반도체 기억 장치의 제어 방법 및 반도체 기억 장치에 관한 것으로, 특히 연속 액세스 동작의 종료 후에 프리차지 동작을 행할 필요가 있는 반도체 기억 장치의 제어 방법 및 반도체 기억 장치에 관한 것이다.
최근, 디지털 기술의 발전에 따라, 퍼스널 컴퓨터 외에도 디지털 카메라나 휴대 전화 등의 디지털 기기에 있어서, 화상 데이터 등의 대량의 데이터를 취급하도록 하고 있다. 화상 데이터의 재생 ·기록에는 연속된 대량의 데이터의 고속 판독 ·기록이 필요하다. 그래서, DRAM 등의 반도체 기억 장치에 있어서는, 소정의 워드선을 활성화하고, 그 워드선에 의해 선택되어 있는 메모리 셀군에 대하여 순차적으로 데이터의 액세스를 행하는 페이지 동작이나 버스트 동작 등의 고속인 연속 액세스 동작이 사용되고 있다. 여기서, 고속의 데이터 액세스를 위해서는 연속 액세스 동작 중의 액세스 동작 기간과, 연속 액세스 동작의 종료시에서의 프리차지 동작 기간과의 합인 사이클 타임을 단축할 필요가 있다.
도 12는 반도체 기억 장치에서의 데이터의 입출력 경로의 회로 블록도를 나타내고 있다. 연속하는 데이터 액세스에 있어서, 우선, 소정의 워드선(WL0, WL1, …) 중의 어느 1개의 워드선이 활성화되고, 선택된 메모리 셀군의 데이터가 각 비트선쌍(BL0, /BL0, BL1, /BL1, …)으로 차동 증폭된다. 차동 증폭의 개시 후, 연속 액세스 동작이 시작된다. 칼럼 어드레스에 따라서 칼럼 선택선(CL0, CL1, …)이 순차적으로 선택되어, 대응하는 전송 게이트(T0Z, T0X, T1Z, T1X, …)가 순차적으로 도통하여, 비트선쌍을 데이터선쌍(DB, /DB)에 접속함으로써 연속한 데이터의 액세스 동작이 행해진다. 여기서, 액세스 동작이란 판독 동작과 기록 동작의 양쪽 동작을 포함하고 있다. 선택되는 칼럼 어드레스는 외부에서 순차적으로 입력하는 구성으로 할 수도 있으며, 미리 정해진 순서로 자동적으로 설정되는 구성으로 할 수도 있다.
연속 액세스 동작의 종료에 있어서는, 선택되어 있는 워드선을 비활성화하여 메모리 셀과 비트선을 분리한 후, 다음 사이클에 대비하여 각 비트선쌍(BL0, /BL0, BL1, /BL1, …)을 같게 해 두어야 한다. 이 제어는 프리차지 제어부(100)에 의해 행해진다. 연속 액세스 동작의 종료에 있어서 프리차지 신호(PRE)가 입력되면, 워 드선 비활성화 회로(WLR)에서 워드선 비활성화 신호(WLRSTX)가 출력된다. 동시에 지연 회로 A(DA)에 의해 워드선의 비활성화 시간(지연 시간(τA))이 계시(計時)되어 신호(φDA)가 출력된다. 신호(φDA)는 센스 앰프 비활성화 회로(SAR)에 입력되어, 센스 앰프 비활성화 신호(SARSTX)가 출력된다. 또한, 지연 회로 B(DB)에 의해 센스 앰프의 비활성화 시간(지연 시간 (τB))이 계시되어 신호(φDB)가 출력된다. 신호(φDB)는 비트선 이퀄라이즈 회로(BLR)에 입력되어, 비트선 이퀄라이즈 신호(BLRSTX)가 출력된다.
연속 액세스 동작의 상태를 도 13에 나타낸다. 차동 증폭되어 있는 비트선쌍(BL0, /BL0, BL1, /BL1, …)에 대하여, 데이터선쌍(DB, /DB)은 전압이 진폭 제한되어 있고, 그 중심치로서 (1/2)VCC 전압으로 설정되어 있기 때문에, 칼럼 선택선(CL0, CL1, …)에 의해 접속할 때, 비트선에는 교란 현상(disturb phenomenon)이 발생한다. 낮은 전압 레벨의 비트선으로는 데이터선으로부터 전하가 이동하여 전압 레벨은 올라가고, 높은 전압 레벨의 비트선으로부터는 데이터선을 향해 전하가 이동하여 전압 레벨은 내려간다. 이 상태는 데이터선의 분리 후에 센스 앰프에 의해 회복된다.
프리차지 기간은 메모리 셀을 비트선으로부터 분리하기 위한 워드선의 비활성화 시간(τA), 센스 앰프의 비활성화 시간(τB) 및 비트선쌍의 이퀄라이즈 시간(τC)의 3가지의 시간 영역으로 나누어진다.
프리차지 기간의 단축에 관해서는 특허 공개 공보 평10-312684호에서 대책이 개시되어 있다. 도 14에는 회로 블록도를 나타내고, 도 15에는 데이터 판독시의 동 작 파형을 나타내고 있다.
도 14에 나타내는 특허 공개 공보 평10-312684호에 기재한 회로 블록은 제1 전송 게이트(105)의 일단에 제1 셀측 비트선(BLC)이 접속되고, 제1 전송 게이트(105)의 타단에 제1 센스 앰프측 비트선(BLS)이 접속되며, 제2 전송 게이트(115)의 일단에 제2 셀측 비트선(*BLC)이 접속되고, 제2 전송 게이트(115)의 타단에 제2 센스 앰프측 비트선(*BLS)이 접속되며, 제1 및 제2 셀측 비트선(BLC, *BLC)에 각각 워드선(WL0, WL1)에서 선택되는 메모리 셀(120, 130)이 접속되고, 제1 센스 앰프측 비트선(BLS)과 제2 센스 앰프측 비트선(*BLS) 사이에 센스 앰프(170)가 접속되어 있다.
도 15에 나타낸 바와 같이, 메모리 셀(120, 130)로부터의 데이터의 판독 동작은 제1 전송 게이트(105) 및 제2 전송 게이트(115)가 개방되어 있을 때에 센스 앰프(170)를 활성화시켜 제1 센스 앰프측 비트선(BLS)과 제2 센스 앰프측 비트선(*BLS)과의 전위차를 증폭시켜, 워드선(WL0, WL1)을 비활성화 한 후, 제1 전송 게이트(105) 및 제2 전송 게이트(115)를 폐쇄하여, 한쪽에서는 제1 및 제2 셀측 비트선(BLC, *BLC)을 비트선 리셋 전위(VSS)로 하고, 다른 쪽에서는 이것과 평행하여 제1 및 제2 센스 앰프측 비트선(BLS, *BLS) 상의 신호를 출력시킨다.
이에 따라, 데이터 판독에 있어서 제1 및 제2 센스 앰프측 비트선(BLS, *BLS)으로부터의 신호 출력에 선행하여 워드선(WL0, WL1)의 비활성화가 이미 행해지기 때문에, 프리차지 기간에 워드선(WL0, WL1)의 비활성화 동작을 행할 필요가 없다.
그러나, 도 12의 반도체 기억 장치에 있어서 프리차지 기간에 행해지는 워드선의 비활성화 동작 및 비트선쌍의 이퀄라이즈 동작은 모두 많은 시간을 필요로 하여 문제가 된다. 워드선 및 비트선에는 모두 다수의 메모리 셀이 접속되어 있고, 배선 길이도 길기 때문에, 메모리 셀에 의한 기생 용량 및 배선에 의한 배선 저항이 많아져서 전압 천이에 큰 시정수를 필요로 하기 때문이다.
즉, 장래의 대용량화 추세에 따라 워드선 및 비트선에 접속되는 메모리 셀 수는 증대하고, 이에 따라 배선 길이도 길어지는 경향이 있고, 워드선 및 비트선의 전압 천이에서의 시정수는 점점 길어질 것이라 예상된다. 고속의 연속 액세스 동작에 의해 단축된 액세스 기간에 대하여 프리차지 기간의 단축이 불충분하게 되어, 사이클 타임의 증대를 초래할 우려가 있다. 사이클 타임의 증대에 의해 데이터 액세스 속도가 제한되어 버릴 우려가 있다. 또한, 사이클 타임에서의 프리차지 기간이 차지하는 비율이 상대적으로 증가함으로써, 데이터 액세스의 점유율을 높일 수 없게 될 우려가 있다. 고속 및 고효율의 데이터 액세스 요구에 대응할 수 없게 될 우려가 있어 문제가 된다.
특허 공개 공보 평10-312684호에서는 비트선쌍(BLS, *BLS)으로부터의 신호 출력에 앞서 워드선의 비활성화를 행함으로써, 프리차지 기간에 워드선의 비활성화를 행할 필요가 없고, 프리차지 기간의 단축을 도모할 수 있다. 그러나, 이 경우, 비트선(BLS, *BLS)으로부터의 신호 출력은 워드선의 비활성화 이후가 되어 문제가 된다.
즉, 워드선의 비활성화 타이밍은 비트선쌍(BLC, *BLC)의 차동 증폭이 완료하고, 메모리 셀에 데이터를 복구한 후에 행할 필요가 있기 때문에, 원래대로라면 비트선쌍의 차동 증폭이 완료하기 전에 판독할 수 있는 최초의 데이터 판독 동작의 개시가 지연되어 버린다. 고속의 데이터 액세스 요구에 대응할 수 없을 우려가 있어 문제가 된다.
또한, 특허 공개 공보 평10-312684호는 판독 동작에 선행하여 워드선의 비활성화를 행함으로써, 프리차지 기간에서의 워드선의 비활성화를 불필요하게 하는 내용이다. 워드선을 선행하여 비활성화하기 때문에 기록 동작에는 적용할 수 없고, 기록 동작 후의 프리차지 기간의 단축에는 적용할 수 없을 우려가 있어 문제가 된다.
본 발명은 상기 종래 기술의 문제점을 해소하기 위해서 이루어진 것으로, 메모리 셀로의 복구 전압의 열화나 초기의 데이터 액세스 시간의 지연을 수반하는 일이 없이, 연속된 데이터의 판독 ·기록 동작인 연속 데이터 액세스 동작의 종료 후에 행해지는 프리차지 동작 시간을 단축할 수 있는 반도체 기억 장치의 제어 방법 및 반도체 기억 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 청구항 제1항에 따른 반도체 기억 장치의 제어 방법은 워드선을 활성화하여, 복수의 메모리 셀의 각각을 복수의 비트선의 각각에 접속하여 데이터의 증폭을 시작한 후, 복수의 비트선 중 어느 하나의 비트선을 데이터선에 접속하는 칼럼 선택을 순차적으로 행함으로써 연속된 액세스 동작을 행 할 때, 워드선의 비활성화는 복수의 비트선에서의 데이터의 증폭이 완료된 이후의 소정의 타이밍 이후로서, 선행하는 제1 칼럼 선택의 종료 이후로부터 후속하는 제2 칼럼 선택의 개시 전까지의 기간 중에서 칼럼 선택이 행해지고 있지 않은 기간에 행해지는 것을 특징으로 한다.
또한, 청구항 제7항에 따른 반도체 기억 장치는 워드선의 활성화에 의해 복수의 메모리 셀의 각각이 개별적으로 접속되는 복수의 비트선과, 이 복수의 비트선의 각각이 개별적으로 펄스 선택되는 복수의 칼럼 선택부와, 이 복수의 칼럼 선택부를 통해 접속되는 공통의 데이터선을 구비하고, 복수의 칼럼 선택부 중 어느 하나의 칼럼 선택부를 순차적으로 선택함으로써 연속된 액세스 동작을 행할 때, 선행하는 제1 칼럼 선택부의 선택 종료를 검출하는 제1 칼럼 선택 종료 검출 회로와, 데이터 증폭의 완료 이후로서, 선행하는 제1 칼럼 선택부의 선택 종료 이후로부터 후속하는 제2 칼럼 선택부의 선택 개시 전까지의 기간인 것을 통지하는 타이밍 통지부와, 이 타이밍 통지부로부터의 통지 신호에 의해 복수의 칼럼 선택부가 아무것도 선택되어 있지 않은 상태에서 활성화 동작하는 워드선 비활성 회로를 구비하는 것을 특징으로 한다.
청구항 제7항의 반도체 기억 장치에서는 제1 칼럼 선택 종료 검출 회로에 의해 검출되는 제1 칼럼 선택부를 선행하는 칼럼 선택으로서, 타이밍 통지부에 의해 복수의 비트선에서의 데이터의 증폭의 완료 이후로서, 선행하는 칼럼 선택의 종료 이후로부터 제2 칼럼 선택부에 의한 후속하는 칼럼 선택의 개시 전까지의 기간이 통지되어, 이 통지 신호에 의해 칼럼 선택이 행해지고 있지 않은 상태에 있어서 워 드선 비활성화 회로가 활성화 동작되어 워드선이 비활성화된다.
이에 따라, 워드선의 비활성화를 반도체 기억 장치에서의 연속 액세스 동작의 수행 중에 행할 수 있어, 연속 액세스 동작의 종료 후의 초기화 동작의 기간인 프리차지 기간에 행할 필요가 없다. 반도체 기억 장치의 대용량화에 따른 워드선이 복수의 메모리 셀에 접속되어 배선 길이도 길어져, 비활성화일 때의 워드선의 전압 천이의 시정수가 증대해도, 그 시정수가 프리차지 기간에 가산되는 일은 없어, 프리차지 기간의 단축을 도모할 수 있다. 따라서, 메모리 셀로의 액세스 기간인 연속 액세스 동작 기간에 대하여 프리차지 기간이 차지하는 비율을 감소시킬 수 있어, 사이클 타임의 고속화, 동작 기간에 차지하는 데이터 액세스 동작의 점유율을 향상시킬 수 있다.
또한, 워드선의 비활성화 동작은 연속 액세스 동작중에 있어서, 칼럼 선택이 행해지고 있지 않은 기간에 행해지고, 또는 칼럼 선택부가 선택되어 있지 않은 상태에서 워드선 비활성화 회로가 활성화 동작됨으로써 행해지기 때문에, 칼럼 선택 중에서 복수의 비트선이 교란 현상을 받고 있는 기간을 피하여, 칼럼 선택이 종료하여 복수의 메모리 셀로의 복구가 완료하고 있는 기간에 행할 수 있다. 복수의 메모리 셀에서의 데이터 유지 특성을 악화시키는 일이 없이, 프리차지 기간의 단축을 도모할 수 있다.
또한, 워드선의 비활성화가 행해지기 전의 활성 상태에 있어서는 교란 현상에 의해 데이터의 논리 레벨이 반전하지 않는 전압 레벨에 복수의 비트선이 증폭된 단계에서 데이터 액세스가 시작된다. 따라서, 연속 액세스 동작에 있어서의 초기의 데이터 액세스 속도를 고속으로 유지하면서, 연속 액세스 동작 중에 워드선의 비활성화 동작을 행하여, 프리차지 기간의 단축을 도모할 수 있다.
또한, 청구항 제2항에 따른 반도체 기억 장치의 제어 방법은 청구항 제1항에 기재한 반도체 기억 장치의 제어 방법에 있어서, 소정의 타이밍은 연속 액세스 동작의 활성화로부터의 제1 소정 지연 시간 또는 제1 칼럼 선택의 종료로부터의 제2 소정 지연 시간 중 어느 한쪽에 의해 계시되는 것을 특징으로 한다.
또한, 청구항 제8항에 따른 반도체 기억 장치는 청구항 제7항에 기재한 반도체 기억 장치에 있어서, 타이밍 통지부는 연속 액세스 동작의 활성화 신호나 그 동기 신호가 입력되는 제1 지연 회로 또는 제1 칼럼 선택 종료 검출 회로로부터의 검출 신호가 입력되는 제2 지연 회로 중 적어도 어느 한쪽을 구비하는 것을 특징으로 한다.
청구항 제8항의 반도체 기억 장치에서는 제1 지연 회로에 의해 연속 액세스 동작의 활성화 신호 또는 그 동기 신호로부터 지연된 타이밍, 또는 제2 지연 회로에 의해 제1 칼럼 선택 종료 검출 회로로부터 출력되는 검출 신호로부터 지연된 타이밍으로 통지 신호가 출력된다.
이에 따라, 연속 액세스 동작의 활성화로부터 복수의 비트선에 있어서의 데이터의 증폭 완료까지의 시간은 반도체 기억 장치의 회로 구성이나 물성 조건 등에 의한 고유의 시간이며, 또한, 연속 액세스 동작에 있어서의 칼럼 선택 사이의 기간은 반도체 기억 장치에 고유의 시간 또는 동작 사양에 따라서 규정되는 시간이기 때문에, 이들의 시간을 제1 소정 지연 시간 또는 제2 소정 지연 시간으로서 계시함 으로써, 복수의 비트선에 있어서의 데이터 증폭의 완료 이후의 소정의 타이밍을 계시할 수 있다. 또한, 제1 지연 회로 또는 제2 지연 회로를 구비함으로써 제1 소정 지연 시간 또는 제2 소정 지연 시간을 계시할 수 있다.
여기서, 제2 소정 지연 시간이란 제1 칼럼 선택의 종료로부터 제2 칼럼 선택의 개시 전까지의 소정 시간을 계시하는 것이지만, 제1 칼럼 선택과 제2 칼럼 선택을 인접하는 칼럼 선택으로 하여, 인접하는 칼럼 선택 기간 내의 중간 시간으로서 계시할 수도 있다.
또한, 연속 액세스 동작에 있어서의 칼럼 선택 사이의 기간에 관해서 반도체 기억 장치의 회로 구성이나 물성 조건에 의해 고유의 시간인 경우란, 예컨대, 버스트 모드의 경우이며, 동작 사양에 따라서 규정되는 시간인 경우란, 예컨대, 외부에서 입력되는 어드레스 천이나 액세스 명령에 따라서 데이터 액세스가 행해지는 페이지 모드의 경우이다.
또한, 청구항 제3항에 따른 반도체 기억 장치의 제어 방법은 청구항 제2항에 기재한 반도체 기억 장치의 제어 방법에 있어서, 제1 칼럼 선택이 데이터의 증폭 완료 이후에 종료되는 경우 소정의 타이밍은 제1 칼럼 선택이 종료되는 시점에 대응하는 것을 특징으로 한다.
또한, 청구항 제9항에 따른 반도체 기억 장치는 청구항 제8항에 기재한 반도체 기억 장치에 있어서, 검출 신호의 출력이 상기 데이터 증폭의 완료 이후인 경우 제1 칼럼 선택 종료 검출 회로로부터의 검출 신호를 타이밍 통지부의 통지 신호로 하는 것을 특징으로 한다.
청구항 제3항의 반도체 기억 장치의 제어 방법, 또는 청구항 제9항의 반도체 기억 장치에서는, 제1 칼럼 선택이 종료되는 타이밍 또는 제1 칼럼 선택 종료 검출 회로로부터 검출 신호가 출력되는 타이밍이 복수의 비트선에 있어서의 데이터 증폭의 완료 이후인 경우에 이들 타이밍을 워드선 비활성화를 위한 소정의 타이밍 또는 타이밍 통지부의 통지 신호로 한다.
이에 따라, 반도체 기억 장치의 회로 구성이나 물성 조건 또는 동작 사양 등으로부터 제1 칼럼 선택의 종료 또는 제1 칼럼 선택부의 선택 종료시에 데이터의 증폭이 완료되고 있는 경우에는, 제2 소정 지연 시간 또는 제2 지연 회로를 구비하는 일이 없이, 제1 칼럼 선택의 종료 또는 제1 칼럼 선택부의 선택 종료 시점을 소정의 타이밍으로 할 수 있다.
또한, 청구항 제4항에 따른 반도체 기억 장치의 제어 방법은 청구항 제1항에 기재한 반도체 기억 장치의 제어 방법에 있어서, 초기의 칼럼 어드레스에 기초하여 초기의 칼럼 선택에 계속해서 후속의 칼럼 선택이 순차 자동적으로 행해지는 버스트 모드에 있어서, 제1 칼럼 선택은 (버스트 길이-1)회째 이하의 칼럼 선택인 것이 바람직하다. 이에 따라, 제1 칼럼 선택부의 선택을 (버스트 길이-1)회째 이하의 칼럼 선택 종료 중 적절한 위치에 설정할 수 있다.
또한, 청구항 제5항에 따른 반도체 기억 장치의 제어 방법은 청구항 제1항에 기재한 반도체 기억 장치의 제어 방법에 있어서, 칼럼 어드레스의 천이마다 대응하는 칼럼 선택이 순차적으로 행해지는 페이지 모드에 있어서 소정의 타이밍은 데이터의 증폭 완료의 타이밍인 것을 특징으로 한다.
청구항 제5항의 반도체 기억 장치의 제어 방법에서는, 페이지 모드에 있어서 워드선 비활성화를 위한 소정의 타이밍을 복수의 비트선에 있어서의 데이터 증폭의 완료 시간으로 한다.
이에 따라, 복수의 비트선과 복수의 메모리 셀이 전기적으로 접속되어 있기 때문에, 복수의 메모리 셀로의 데이터의 복구가 완료된 시점에서 워드선을 비활성화하게 되어, 반도체 기억 장치의 회로 구성이나 물성 조건 등에 의해 정해지는 고유한 최단 시간으로 워드선의 비활성화를 행할 수 있다. 계속하는 연속 액세스 동작에 선행하여 워드선을 비활성화할 수 있어, 연속 액세스 동작의 길이가 확정되어 있지 않는 페이지 모드에 있어서, 연속 액세스 동작의 길이에 상관없이 프리차지 기간의 단축을 도모할 수 있다.
또한, 청구항 제6항에 따른 반도체 기억 장치의 제어 방법은 청구항 제1항에 기재한 반도체 기억 장치의 제어 방법에 있어서, 소정의 타이밍은 복수의 비트선 또는 복수의 비트선과 동등한 부하 구성을 갖는 모니터 비트선에 있어서의 전압 레벨의 검출에 기초하여 결정되는 것을 특징으로 한다.
또한, 청구항 제10항에 따른 반도체 기억 장치는 청구항 제7항에 기재한 반도체 기억 장치에 있어서, 타이밍 통지부는 복수의 비트선 또는 복수의 비트선과 동등한 부하 구성을 갖는 모니터 비트선에 있어서의 전압 레벨을 검출하는 비트선 전압 모니터부를 구비하는 것을 특징으로 한다.
청구항 제10항의 반도체 기억 장치에서는, 비트선 전압 모니터부에 의해 복수의 비트선 또는 복수의 비트선과 동등한 부하 구성을 갖는 모니터 비트선의 전압 레벨을 검출하고, 검출 결과에 기초하여 통지 신호가 출력된다.
이에 따라, 복수의 비트선 또는 복수의 비트선과 동등한 부하 구성을 갖는 모니터 비트선의 전압 레벨을 검출함으로써 데이터의 증폭 완료를 확실하게 검출할 수 있다.
도 1에 본 발명의 원리를 설명하는 연속 액세스 동작의 동작 파형을 나타낸다. 워드선(WL0)의 활성화에 의해 복수의 메모리 셀에 접속된 복수의 비트선의 데이터는 복수의 비트선쌍(BL0, /BL0, …, BLN, /BLN)을 쌍으로 하여, 센스 앰프(도시되지 않음)에 의해 차동 증폭이 시작되어, 최종적으로 전원 전압(VCC)과 접지 전압(VSS)에 이르기까지 차동 증폭된다. 즉, 복수의 메모리 셀에 접속되어 있는 복수의 비트선의 전압 레벨이 전원 전압(VCC) 또는 접지 전압(VSS)이 됨으로써 각각의 메모리 셀로의 복구가 완료하여 데이터 유지 특성이 유지된다.
비트선쌍(BL0, /BL0, …, BLN, /BLN)에서의 차동 증폭에 의한 전압 레벨이 소정의 전압 레벨에 도달한 단계에서, 칼럼 선택선(CL0, …, CLN)에 의해 선택되는 한 쌍의 비트선쌍과 데이터선쌍(DB와 /DB)의 접속이 시작된다. 데이터선쌍(DB, /DB)의 전압 레벨은 전압의 진폭 제한이 행해져, 진폭 제한된 전압의 중심치로서, 예컨대, (1/2)VCC의 전압 레벨로 전압치가 설정되어 있다. 그 때문에, 접속할 때는 비트선쌍의 전압 레벨이 데이터선쌍보다 전압 간섭을 받게 된다. 예컨대, 고전압 레벨의 비트선(BL0, …, BLN)은 전압이 저하하고, 저전압 레벨의 비트선(/BL0, …, /BLN)은 전압이 상승한다. 소위 교란 현상이 발생한다.
접속이 시작될 때의 비트선쌍(BL0, /BL0, …, BLN, /BLN)의 전압 레벨은 교 란 현상에 의한 전압 간섭에 대하여, 비트선 사이의 전압 관계가 반전하지 않을 정도의 증폭 레벨이면 좋고, 반드시 풀 진폭 레벨에 차동 증폭되어 있을 필요는 없다. 도 1에서는 연속 액세스 동작에 있어서의 최초의 액세스의 고속성을 도모하기 위해서, 비트선쌍(BL0, /BL0)의 차동 증폭 레벨이 소정의 전압 레벨에 도달한 시점에서 칼럼 선택선(CL0)을 펄스 구동하고 있다.
최초의 액세스 동작에 있어서, 비트선쌍(BL0, /BL0)은 교란 현상을 받지만, 칼럼 선택선(CL0)의 펄스 구동의 종료 후에도 비트선쌍(BL0, /BL0, …, BLN, /BLN)의 차동 증폭은 계속되기 때문에, 비트선쌍(BL0, /BL0)에 관해서는 교란 현상으로부터의 회복을 수반하면서, 그 밖의 비트선쌍(BL1, /BL1, …, BLN, /BLN)에 대해서는 계속 차동 증폭이 행해진다. 그 결과, 두 번째의 칼럼 선택선(CL1)의 펄스 구동 전에 비트선쌍은 풀 진폭의 전압 레벨에 이르기까지 차동 증폭된다.
이후, 순차적으로 칼럼 선택선(CL1, …, CLN)이 펄스 구동되어, 대응하는 비트선쌍(BL1, /BL1, …, BLN, /BLN)과 데이터선쌍(DB, /DB)이 접속된다. 접속시에 비트선쌍에는 교란 현상이 발생하지만, 센스 앰프가 계속 동작하고 있기 때문에 접속 후에 풀 전압 레벨로 회복한다.
활성화되어 있는 워드선(WL0)은 비트선쌍(BL0, /BL0, …, BLN, /BLN)이 풀 진폭의 전압 레벨에 이르기까지 차동 증폭된 후, 칼럼 선택선(CL0, …, CLN)의 펄스 구동 사이의 적절한 타이밍(도 1 중, 워드선(WL0)에 관해서 점선으로 표시한 천이 파형)으로 비활성화한다. 이에 따라, 워드선의 비활성화 시간(τA)을 연속한 데이터 액세스 동작 중에 채울 수 있다. 프리차지 동작을 센스 앰프의 비활성화 시간(τB) 및 비트선쌍의 이퀄라이즈 시간(τC)만으로 완료시킬 수 있어, 프리차지 기간의 단축을 도모할 수 있다.
이하, 본 발명의 반도체 기억 장치의 제어 방법 및 반도체 기억 장치에 관해서 구체화한 제1 내지 제5 실시예를 도 2 내지 도 11의 도면을 참조하면서 상세히 설명한다.
도 2는 제1 실시예의 반도체 기억 장치의 데이터 입출력 경로에 관한 회로 블록도이다. 워드선(WL0)에 의해 선택되는 메모리 셀(C00, C10)은 각각 비트선(BL0, BL1)에 접속되고, 워드선(WL1)에 의해 선택되는 메모리 셀(C01, C11)은 각각 비트선(/BL0, /BL1)에 접속된다. 워드선(WL0, WL1)은 워드선 활성화 신호(WLE)에 의해 활성화되는 워드 디코더(WD)에 의해 로우 어드레스(도시되지 않음)를 디코드하여 선택된다.
비트선(BL0, BL1, /BL0, /BL1)에 판독된 데이터는 센스 앰프 0(SA0), 센스 앰프 1(SA1)에 의해 비트선쌍(BL0, /BL0, BL1, /BL1)을 한 쌍으로 하여 차동 증폭된다. 센스 앰프 0, 1(SA0, SA1)은 센스 앰프 활성화 신호(SAE)에 의해 센스 앰프 제어 회로(SAC)를 통해 제어된다.
비트선쌍(BL0, /BL0, BL1, /BL1)은 칼럼 선택선(CL0 , CL1)에 제어되어 전송 게이트쌍(T0Z, T0X, T1Z, T1X)을 통해 데이터선쌍(DB, /DB)에 전기적으로 접속되어 데이터 액세스 동작이 행해진다.
칼럼 선택선(CL0, CL1)은 칼럼 선택 트리거 회로(CLT)로부터의 칼럼 선택 트리거 신호(CLE)에 의해, 디코드된 칼럼 어드레스(도시되지 않음)에 대응하는 칼럼 디코더 0(CD0) 또는 칼럼 디코더 1(CD1)로부터 출력된다.
데이터선쌍(DB, /DB)에 판독된 데이터는 센스 버퍼(SB)에서 증폭되어 입출력 버퍼(IOBUF)에서 출력된다. 또한, 입출력 버퍼(IOBUF)에 입력된 기록 데이터는 도시하지 않는 기록 앰프로부터 데이터선쌍(DB, /DB)을 통해 비트선쌍인 (BL0, /BL0) 또는 (BL1, /BL1)에 기록된다.
데이터 액세스의 종료시에 비트선의 초기화를 위해 비트선쌍(BL0, /BL0, BL1, /BLl)을 같게 하는 회로가 이퀄라이즈 회로 0(EQ0), 이퀄라이즈 회로 1(EQ1)이다. 이퀄라이즈 제어 회로(EQC)에 의해 제어되어 이퀄라이즈 동작을 행한다.
제1 실시예에 있어서의 프리차지 제어부(1)는 워드선의 비활성화를 행하는 워드선 비활성화 회로(WLR1), 센스 앰프의 비활성화를 행하는 센스 앰프 비활성화 회로(SAR1) 및 비트선쌍의 이퀄라이즈를 행하는 비트선 이퀄라이즈 회로(BLR1)를 구비하고 있다.
워드선 비활성화 회로(WLR1)는 센스 앰프 활성화 신호(SAE)가 입력되는 지연 회로 1(11)에 접속되어 있고, 센스 앰프 활성화 신호(SAE)에 대하여 지연 시간(τ1)이 부가되는 지연 신호(SAED1)가 제어 신호로서 입력된다. 또한, 칼럼 선택 트리거 신호(CLE)가 금지(INH) 단자에 입력된다. 워드선 비활성화 회로(WLR1)로부터는 워드선 비활성화 신호(WLRST)가 출력되고, 워드 디코더(WD)에 입력되는 동시에, 센스 앰프 비활성화 회로(SAR1) 및 비트선 이퀄라이즈 회로(BLR1)의 인에이블(EN) 단자에 입력된다.
센스 앰프 비활성화 회로(SAR1)는 프리차지 신호(PRE)에 의해 제어되어, 센 스 앰프 비활성화 신호(SARST)가 센스 앰프 제어 회로(SAC)에 출력된다. 또한, 센스 앰프 비활성화 회로(SAR1)의 프리셋(PST) 단자에는 센스 앰프 활성화 신호(SAE)가 입력된다.
비트선 이퀄라이즈 회로(BLR1)는 프리차지 신호(PRE)가 입력되는 지연 회로 B(DB)가 접속되어 있고, 프리차지 신호(PRE)에 대하여 지연 시간(τB)이 부가되는 지연 신호(φDB)가 입력되어, 비트선 이퀄라이즈 신호(BLRST)가 이퀄라이즈 제어 회로(EQC)에 출력된다. 또한, 비트선 이퀄라이즈 회로(BLR1)의 프리셋(PST) 단자에는 비트선 이퀄라이즈 해제 신호(BLPC)가 입력된다.
프리차지 기간이 종료하고, 연속한 데이터 액세스 동작이 시작될 때, 비트선 이퀄라이즈 해제 신호(BLPC)가 출력되어, 비트선 이퀄라이즈 회로(BLR1)가 프리셋된다. 비트선 이퀄라이즈 신호(BLRST)가 비활성화되어, 인에이블(EN) 단자로의 워드선 비활성화 신호(WLRST) 및 지연 신호(φDB)를 수신 가능한 상태로 천이한다.
워드선 활성화 신호(WLE)에 의한 워드선(WL0, WL1)의 선택 후, 센스 앰프 활성화 신호(SAE)가 활성화되어, 비트선쌍(BL0, /BL0, BL1, /BL1)의 차동 증폭이 시작된다. 동시에, 센스 앰프 비활성화 회로(SAR1)가 프리셋되고, 센스 앰프 비활성화 신호(SARST)가 비활성화되어, 인에이블(EN) 단자로의 워드선 비활성화 신호(WLRST) 및 프리차지 신호(PRE)의 수신 가능한 상태로 천이한다. 또한, 지연 회로 1(11)에 입력되어, 지연 시간(τ1)의 지연 신호(SAED1)의 계시가 시작된다.
여기서, 지연 시간(τ1)은 센스 앰프 활성화 신호(SAE)의 입력으로부터 비트선쌍(BL0, /BL0, BL1, /BL1)의 차동 증폭의 완료 이후의 소정의 타이밍까지의 시간 이다. 이 시간은 연속 액세스 동작에 있어서의 칼럼 선택 트리거 신호(CLE)의 비활성 기간인 펄스 구동되어 있지 않은 기간으로 설정된다. 단, 칼럼 선택 트리거 신호(CLE)의 펄스 구동 타이밍의 변동, 고속화일 때의 칼럼 선택 트리거 신호(CLE)와 워드선 비활성화 신호(WLRST)의 중요한 동작 타이밍 등에 대비하여, 칼럼 선택 트리거 신호(CLE)를 금지(INH) 신호라 하고 있다. 칼럼 선택 트리거 신호(CLE)의 펄스 구동의 종료 전에 지연 신호(SAED1)가 입력된 경우에, 칼럼 선택 트리거 신호(CLE)의 펄스 구동의 종료를 대기하여 워드선 비활성화 신호(WLRST)를 출력한다.
센스 앰프 활성화 신호(SAE)의 입력으로부터 지연 시간(τ1)이 계시되면, 지연 신호(SAED1)가 워드선 비활성화 회로(WLR1)에 출력된다. 워드선 비활성화 회로(WLR1)에서는 금지(INH) 단자에 칼럼 선택 트리거 신호(CLE)가 입력되어 있기 때문에 칼럼 선택 트리거 신호(CLE)가 활성화되지 않고, 칼럼 선택선(CL0, CL1)이 펄스 구동되어 있지 않은 상태에 있어서, 지연 신호(SAED1)의 입력에 따라 워드선 비활성화 신호(WLRST)가 출력된다. 이에 따라, 워드선(WL0, WL1)이 프리차지 기간의 개시 전에 선행하여 비활성화된다.
이 경우, 워드선 비활성화 신호(WLRST)는 래치 신호이거나, 또는 센스 앰프 비활성화 회로(SAR1) 및 비트선 이퀄라이즈 회로(BLR1)의 인에이블(EN) 단자에 입력된 후, 상태가 래치되는 것이 바람직하다. 또, 워드선 비활성화 신호(WLRST)가 래치 신호가 아닌 경우에는 워드 디코더(WD)에서도 상태를 래치해 두는 것이 바람직하다.
워드선의 비활성화 상태가 래치되면 센스 앰프 비활성화 회로(SAR1) 및 비트선 이퀄라이즈 회로(BLR1)는 프리차지 신호(PRE)의 수신 가능한 상태로 유지되게 된다. 연속 액세스 동작의 종료 후에 프리차지 동작이 시작되면 센스 앰프 비활성화 회로(SAR1)에는 프리차지 신호(PRE)가 직접 입력되어 있기 때문에, 즉시 센스 앰프 비활성화 신호(SARST)가 출력되어 센스 앰프의 비활성화가 행해진다. 한편, 비트선 이퀄라이즈 회로(BLR1)에는 프리차지 신호(PRE)가 지연 회로 B(DB)를 통해 입력되기 때문에 지연 시간(τB)의 지연 후, 비트선 이퀄라이즈 신호(BLRST)가 출력되어 비트선쌍(BL0, /BL0, BL1, /BL1)의 이퀄라이즈가 시작된다. 여기서, 지연 시간(τB)은 센스 앰프의 비활성화를 위한 시간이다. 센스 앰프가 확실하게 비활성화된 후 비트선쌍의 이퀄라이즈 동작을 행함으로써, 센스 앰프와 이퀄라이즈 회로 사이의 불필요한 관통 전류를 방지하고 있다.
도 3은 제1 실시예에 있어서의 프리차지 제어부(1)의 구체예를 나타내는 회로도이다. 센스 앰프 활성화 신호(SAE)가 입력되는 지연 회로 1(11)은 짝수단의 인버터 게이트열에 의해 구성되어 지연 시간(τ1)을 계시한다.
워드선 비활성화 회로(WLR1)에서는 지연 회로 1(11)로부터 출력되는 지연 신호(SAED1)가 NAND 게이트의 한쪽의 입력 단자에 입력된다. 다른 쪽의 입력 단자에는 금지(INH) 단자로부터 인버터 게이트를 통해 칼럼 선택 트리거 신호(CLE)가 입력된다. NAND 게이트의 출력 단자는 인버터 게이트에 접속되어 있고 인버터 게이트로부터의 출력 신호가 래치 회로에 래치되어 워드선 비활성화 신호(WLRST)가 출력된다.
센스 앰프 비활성화 회로(SAR1)에서는 NOR 게이트를 구비하고 있고, 한쪽의 입력 단자에는 인버터 게이트를 통해 프리셋(PST) 단자로부터 센스 앰프 활성화 신호(SAE)가 입력된다. 다른 쪽의 입력 단자에는 인버터 게이트의 출력 단자가 접속되어 있고, 이 인버터 게이트에는 NAND 게이트가 접속되어 있다. NAND 게이트에는 프리차지 신호(PRE)와, 인에이블(EN) 단자를 통해 워드선 비활성화 신호(WLRST)가 입력된다. NOR 게이트의 출력 단자로부터 3단의 직렬 접속된 인버터 게이트를 통해 센스 앰프 비활성화 신호(SARST)가 출력된다.
비트선 이퀄라이즈 회로(BLR1)는 센스 앰프 비활성화 회로(SAR1)와 같은 회로 구성을 갖고 있다. 센스 앰프 비활성화 회로(SAR1)에 있어서의 센스 앰프 활성화 신호(SAE) 대신에 비트선 이퀄라이즈 해제 신호(BLPC)가, 또한 프리차지 신호(PRE) 대신에 지연 신호(φDB)가 입력되는 구성이다.
도 4는 제1 실시예(도 2) 및 그 프리차지 제어부(1)의 구체예(도 3)에 관한 동작 파형을 나타내고 있다. 프리차지 신호(PRE)가 로우 레벨로 천이하여 연속 액세스 동작이 시작된다. 비트선 이퀄라이즈 회로(BLR1)는 비트선 이퀄라이즈 해제 신호(BLPC)가 하이 레벨로 천이함으로써, 로우 레벨의 비트선 이퀄라이즈 해제 신호(BLPC)에 대하여 하이 레벨로 설정되어 있던 비트선 이퀄라이즈 신호(BLRST)가 로우 레벨로 천이하여 이퀄라이즈 상태가 해제된다. 그리고, 프리차지 기간에 다시 비트선 이퀄라이즈 신호(BLRST)를 활성화하기 위해서 프리셋 상태로 세트되어, 지연 신호(φDB)의 하이 레벨 천이의 수신 가능한 상태가 된다. 그 후, 도시하지 않은 제어 회로에 의해 워드선 활성화 신호(WLE)가 하이 레벨로 천이하여, 워드 디코 더(WD)를 통해 워드선(WL0, WL1)이 활성화된다. 또한, 이 시점에서는 워드선 비활성화 신호(WLRST)는 로우 레벨이다.
워드선(WL0, WL1)이 활성화하면, 비트선(BL0, BL1)에는 메모리 셀이 접속되어 메모리 셀에 축적되어 있는 축적 전하가 분배된다. 그 후, 도시하지 않는 제어 회로에 의해 센스 앰프 활성화 신호(SAE)가 하이 레벨로 천이하여 센스 앰프가 활성화하여 비트선쌍(BL0, /BL0, BL1, /BL1)의 차동 증폭이 시작된다. 동시에 센스 앰프 비활성화 회로(SAR1)는 센스 앰프 비활성 신호(SARST)를 로우 레벨로 천이하여 센스 앰프의 비활성 상태를 해제한다. 그리고, 프리차지 기간에 다시 센스 앰프 비활성화 신호(SARST)를 활성화하기 때문에, 프리셋 상태로 세트되어, 프리차지 신호(PRE)의 하이 레벨 천이의 수신 가능한 상태가 된다.
차동 증폭 레벨이 소정의 전압 레벨에 이르기까지 증폭된 타이밍으로 최초의 칼럼 선택 트리거 신호(CLE)로서 하이 레벨의 펄스 신호가 출력된다. 디코드된 칼럼 어드레스에 기초하여 칼럼 디코더 0(CD0)으로부터 하이 레벨의 펄스 신호로서 칼럼 선택선(CL0)이 구동되어, 비트선쌍(BL0, /BL0)을 데이터선쌍(DB0, /DB0)에 접속한다. 그 동안, 비트선쌍(BL0, /BL0)은 교란 현상에 의해 전압 레벨이 감소한다.
그 후, 센스 앰프 활성화 신호(SAE)의 하이 레벨 천이로부터 지연 시간(τ1) 후에 출력되는 지연 신호(SAED1)에 의해, 워드선 비활성화 신호(WLRST)가 하이 레벨로 천이하여 워드선(WL0, WL1)의 비활성화가 행해진다. 지연 시간(τ1)의 설정은 원칙적으로 최초의 칼럼 선택선(CL0)의 펄스 구동 후에 비트선쌍의 차동 증폭이 완료된 후에, 워드선 비활성화 신호(WLRST)가 하이 레벨로 천이하도록 설정되어 있지 만, 워드선 비활성화 회로(WLR1)의 금지(INH) 단자에 입력되어 있는 칼럼 선택 트리거 신호(CLE)에 의해, 하이 레벨의 칼럼 선택 트리거 신호(CLE)가 입력되어 있는 기간은 출력되지 않는 설정으로 되어 있다. 이에 따라, 워드선 비활성화 신호(WLRST)의 하이 레벨 천이는 칼럼 선택선의 펄스 구동 후에 출력되게 되어, 워드선 비활성화시의 메모리 셀로의 복구 레벨을 충분히 확보할 수 있다.
워드선 비활성 신호(WLRST)는 센스 앰프 비활성 회로(SAR1) 및 비트선 이퀄라이즈 회로(BLR1)의 인에이블(EN) 단자를 통해 NAND 게이트 한쪽의 입력 단자에 입력된다. 그 때문에, 워드선 비활성 신호(WLRST)의 하이 레벨 천이에 의해 양쪽 회로(SAR1, BLR1)의 NAND 게이트의 다른 쪽의 입력 단자에 입력되는 프리차지 신호(PRE) 및 지연 신호(φDB)가 수신 가능한 상태가 된다.
칼럼 선택선(CL1)의 펄스 구동에 의한 비트선쌍(BL1, /BL1)으로의 액세스 동작 후에, 프리차지 기간이 시작되어 프리차지 신호(PRE)가 하이 레벨로 천이하면, 센스 앰프 비활성 회로(SAR1)로부터 센스 앰프 비활성 신호(SARST)가 출력된다. 이 시점에서는, 하이 레벨의 상태에 있는 센스 앰프 활성화 신호(SAE)가 인버터 게이트를 통해 센스 앰프 비활성 회로(SAR1)의 NOR 게이트의 한쪽의 입력 단자를 로우 레벨로 설정하고 있다. 그 때문에, 프리차지 신호(PRE)의 하이 레벨 천이에 따르는 NOR 게이트의 다른 쪽의 입력 단자의 하이 레벨 천이에 의해 센스 앰프 비활성 신호(SARST)는 하이 레벨로 천이한다. 즉, 프리차지 기간의 개시에 의한 프리차지 신호(PRE)의 하이 레벨 천이에 따라 센스 앰프가 비활성화된다.
비트선 이퀄라이즈 회로(BLR1)는 센스 앰프 비활성 회로(SAR1)와 동일한 회 로 구성을 가지고 있기 때문에, 지연 신호(φDB)의 하이 레벨 천이에 의해 비트선 이퀄라이즈 신호(BLRST)가 하이 레벨로 천이하여 비트선쌍의 이퀄라이즈 동작이 시작된다. 여기서, 비트선쌍의 이퀄라이즈 동작의 개시 신호인 지연 신호(φDB)는 프리차지 신호(PRE)에서 지연 회로 B(DB)를 통해 지연 시간(τB)의 지연이 부가된 지연 신호이다. 따라서, 비트선 이퀄라이즈 동작의 개시(BLRST의 하이 레벨 천이)는 센스 앰프의 비활성화의 개시(SARST의 하이 레벨 천이)에 대하여 지연 시간(τB)만큼만 지연한다. 이 지연 시간(τB)을 센스 앰프의 비활성화를 위한 소요 시간으로 설정해 두면, 센스 앰프의 비활성화의 완료에 이어 비트선쌍의 이퀄라이즈 동작이 행해지게 된다.
또한, 프리차지 기간에 있어서는 센스 앰프 활성화 신호(SAE)의 로우 레벨 천이도 합해져 행해진다. 센스 앰프 활성화 신호(SAE)의 로우 레벨 천이에 의해, 지연 회로 1(11)을 통해 지연 시간(τ1) 후에, 지연 신호(SAED1)가 로우 레벨로 천이한다. 이에 따라, 워드선 비활성화 신호(WLRST)가 로우 레벨로 천이하여 다음 액세스 동작에 대비한다.
도 5에 나타내는 제2 실시예의 프리차지 제어부(2)에서는 제1 실시예의 프리차지 제어부(1)(도 2)에 있어서의 워드선 비활성화 회로(WLR1) 대신에 워드선 비활성화 회로(WLR2)를 구비하고, 또 칼럼 선택 횟수 검출 회로(22)를 구비한 구성이다. 칼럼 선택 횟수 검출 회로(22)는 입력되는 칼럼 선택 트리거 신호(CLE)가 소정 횟수에 도달한 경우에 검출 신호(CLDT)를 출력한다.
또한, 검출 신호(CLDT)는 지연 시간(τ2)을 계시하는 지연 회로 2(12)를 통 해 워드선 비활성화 회로(WLR2)에 공급하는 설정으로 할 수도 있다. 이 때, 지연 회로 1(11)을 삭제하고, 센스 앰프 활성화 신호(SAE)로부터의 제어를 필요로 하지 않는 구성으로 할 수도 있다. 적어도 어느 한쪽의 지연 회로(11, 12)를 구비하고 있으면, 또는 지연 회로 2(12)를 구비하는 일이 없이 검출 신호(CLDT)에 따라서 비트선쌍에서의 차동 증폭의 완료 이후의 칼럼 선택 사이의 소정의 타이밍을 계시할 수 있다. 또한, 지연 시간(τ2)에 따르면 소정 횟수의 칼럼 선택 트리거 신호(CLE)를 검출한 경우에 출력되는 검출 신호(CLDT)에 대하여 최종의 칼럼 선택 트리거 신호(CLE)의 출력 전까지의 적절한 타이밍을 계시할 수 있다.
또한, 칼럼 선택 횟수 검출 회로(22)에서 계수되는 칼럼 선택의 횟수는 1 이상, 총 선택 횟수로부터 1을 뺀 횟수까지, 또는 버스트 길이(NBL)에 대하여 1 이상, (NBL-1) 이하의 횟수까지를 설정할 수 있다. 전자는 칼럼 어드레스의 천이에 따라서 어드레스 액세스가 행해져 대응하는 칼럼 선택선이 순차적으로 선택되는 페이지 모드에 대한 설정이며, 후자는 초기의 칼럼 어드레스에 기초하여 칼럼 선택선이 순차 자동적으로 선택되는 버스트 모드에 대한 설정이다.
여기서, 버스트 모드에 대해서는 버스트 길이 NBL의 레지스터(24)를 구비해 놓으면 버스트 길이 NBL의 레지스터(24)의 내용에 따라서 칼럼 선택 횟수 검출 회로(22)에 있어서의 최대 계수 (NBL-1)를 설정할 수 있다.
페이지 모드에 대해서는 동작 사양 등에 의해 미리 최대 연속 액세스수가 설정되어 있는 경우에 칼럼 선택 횟수 검출 회로(22)에 있어서의 최대 계수를 설정할 수 있다. 또한, 연속 액세스수가 정해지지 않은 경우에는 칼럼 선택 횟수 검출 회 로(22)에 있어서 최초의 칼럼 선택을 검출하도록 설정해 주면 대응할 수 있다.
버스트 모드의 경우에는 지연 시간(τ2)을 검출된 칼럼 선택 트리거 신호(CLE)로부터 인접하는 칼럼 선택 트리거 신호(CLE)의 개시까지의 시간에 설정해 두고, 칼럼 선택 횟수 검출 회로(22)에 있어서의 최대 계수치인 (NBL-1)회째의 칼럼 선택을 검출하는 구성으로 하는 것이 바람직하다. 이 설정에 의해 최종의 칼럼 선택인 (NBL)회째의 칼럼 선택의 개시 전에 워드선 비활성 신호(WLRST)가 출력된다.
이 설정에 있어서 기록 동작을 행할 때, (NBL)회째의 칼럼 선택시에 메모리 셀로의 기록 동작은 실행할 수 없게 된다. 이 경우에는 대응하는 칼럼 어드레스와 기록 데이터를 일시 유지용 레지스터에 저장해 두고, 연속 액세스 동작 종료 후의 리프레시 동작용 시간 영역에 추가 기록 동작으로 하여 채움으로써 대응할 수 있다. 여기서, 리프레시 동작은 리프레시 사양에 따라서 상기한 시간 영역에 있어서 행해지지만, 일반적으로 리프레시 주기는 장주기이기 때문에, 리프레시 동작용으로 확보되어 있는 시간 영역 중 실제로 리프레시 동작이 행해지는 시간 영역은 일부이며, 나머지 시간 영역은 액세스 동작도 리프레시 동작도 행해지지 않고 빈 시간 영역으로서 남겨져 있다. 이 공간 시간 영역에 추가 기록 동작을 채움으로써 기록 동작의 버스트 모드에 관해서도 워드선의 비활성화를 선행시켜, 프리차지 기간의 단축을 도모할 수 있다.
페이지 모드에 있어서 기록 동작을 행하는 경우는, 연속 액세스수가 정해지지 않기 때문에, 워드선의 비활성화 후에 선택되는 칼럼 선택선의 수도 정해지지 않게 된다. 페이지 모드에서는 한 번의 연속 액세스 동작에 있어서 워드선이 활성화될 때 차동 증폭되는 비트선쌍의 총수(N)가 미리 정해져 있고, 이 총수(N)가 선택되는 칼럼 선택선의 총수이다. 따라서, 워드선이 선행하여 비활성화된 후의 기록 동작에 대하여 (N-1) 세트의 일시 유지용 레지스터를 구비하는 구성으로 해 주면 버스트 모드의 경우와 같이 연속 액세스 동작 종료 후의 리프레시 동작용 시간 영역에 추가의 기록 동작을 행할 수 있다.
도 6에 나타내는 제3 실시예의 프리차지 제어부(3)에서는 제2 실시예의 프리차지 제어부(2)(도 5)에 있어서의 워드선 비활성화 회로(WLR2) 대신에 워드선 비활성화 회로(WLR3)를 구비하고, 또한, 제1 및 제2 실시예(도 2 및 도 5)의 지연 회로 1(11) 대신에 비트선 전압 모니터 회로(13)를 구비한 구성이다.
비트선 전압 모니터 회로(13)에는 센스 앰프 활성화 신호(SAE)와 칼럼 선택 트리거 신호(CLE)가 입력되어, 비트선 전압의 모니터 결과로서 워드선 비활성화 회로(WLR3)에 대하여 검출 신호(BLF)를 출력한다.
도 7에 비트선 전압 모니터 회로(13)의 구체예를 나타낸다. 하이 레벨의 센스 앰프 활성화 신호(SAE)에 따라서 바이어스 전류가 흐르는 비교기를 구비하고 있고, 한쪽의 입력 단자에는 저항 분압된 참조 전압(VRF)이 접속되어 있다. 다른 쪽의 입력 단자에는 모니터 비트선의 일단이 접속되어 있고, 비트선 전압(VDBL)을 검출한다.
모니터 비트선은 실비트선과 동등한 물리 구조를 갖고 있고, 동등한 부하 구조를 갖고 있다. 실비트선에 접속되어 있는 복수의 메모리 셀을 시뮬레이션하는 부 하로서 메모리 셀을 구성하는 스위치용 NMOS 트랜지스터와 동등한 NMOS 트랜지스터가 실비트선에 있어서의 접속 배치에 맞춰 접속되어 있다. 이 NMOS 트랜지스터는 실비트선에 있어서의 부하를 시뮬레이션하는 것이기 때문에 게이트 단자는 소스 단자에 접속되고 접지 전압에 바이어스되어 오프 상태가 유지되어 있다. NMOS 트랜지스터의 접속 노드 사이의 저항 성분은 모니터 비트선의 배선 저항을 명시적으로 기재한 것이다. 실비트선과 동등한 물리 구조를 구비하고 있기 때문에 동등한 저항치를 갖고 있다.
모니터 비트선의 타단에 구비되어 있는 더미 센스 앰프는 센스 앰프에 의한 실비트선의 차동 증폭을 시뮬레이션하는 회로 구성이다. 모니터 비트선으로부터 PMOS 트랜지스터를 통해 전원 전압(VCC)에 접속되는 동시에, NMOS 트랜지스터를 통해 비트선의 이퀄라이즈 전압(VEQBL)에 접속되어 있다. 더미 센스 앰프를 구성하는 PMOS/NMOS 트랜지스터는 센스 앰프를 구성하는 트랜지스터와 동등한 구동 능력을 갖고 있다. 이퀄라이즈 전압(VEQBL)은 예컨대 (1/2)VCC 전압이다. PMOS/NMOS 트랜지스터의 게이트 단자는 인버터 게이트를 통해 센스 앰프 활성화 신호(SAE)가 입력된다. 즉, 센스 앰프 활성화 신호(SAE)가 로우 레벨이며 비활성 상태에 있는 경우에는 NMOS 트랜지스터가 온하여, 모니터 비트선을 이퀄라이즈 전압(VEQBL)으로 초기화한다. 센스 앰프 활성화 신호(SAE)가 하이 레벨이 되어 활성 상태가 되면 PM0S 트랜지스터가 온하여, 모니터 비트선을 전원 전압(VCC)에 이르기까지 충전한다. 차동 증폭되는 비트선쌍 중 하이 레벨측의 비트선을 시뮬레이션하고 있다.
또한, 칼럼 선택 트리거 신호(CLE)에 의해 제어되어, 하이 레벨의 펄스 구동 기간에 온하여, 모니터 비트선을 전압(VEQDB)에 전기적으로 접속하는 NMOS 트랜지스터는 비트선이 데이터선에 접속되었을 때의 비트선으로의 교란 현상을 시뮬레이션하고 있다. 전압(VEQDB)은 진폭 제한된 데이터선의 전압 중심치이며, 예컨대, (1/2)VCC 전압이다.
비트선 전압(VDBL)이 참조 전압(VRF)을 상회하면, 비교기의 출력 단자는 로우 레벨로 천이하고, 인버터 게이트로 반전되어 하이 레벨의 검출 신호(BLF)가 출력된다. 참조 전압(VRFF)은 비트선쌍이 충분히 차동 증폭되어 메모리 셀로의 충분한 복구 전압의 재기록이 가능한 전압으로 설정되어 있다.
도 9에 나타내는 제4 실시예의 동작 파형은 본 발명을 비동기형 메모리의 페이지 동작이 기록 동작인 경우(페이지 기록 동작)에 적용한 동작 파형을 나타내고 있다. 워드선이 선행하여 비활성화된 후의 기록 동작을 리프레시용으로 확보된 시간 영역에 추가 기록하는 소위 레이트 기록 기능을 구비하는 경우이다.
제4 실시예의 설명에 앞서서, 통상의 비동기형 메모리에 있어서의 페이지 동작을 포함하는 동작 파형을 도 8에 나타낸다. 제1 동작 사이클은 페이지 기록 동작의 동작 사이클이다. /CE1의 로우 레벨 천이를 트리거로서 동작이 시작되어, 어드레스 신호(ADD)로서 로우 어드레스(AR0)를 취득, 로우계의 동작을 시작한다. 구체적으로는, 로우 어드레스(AR0)의 디코드에 의해 선택되는 워드선(WL0)을 활성화하여, 메모리 셀의 데이터를 비트선에 판독한 뒤에 센스 앰프에 의해 차동 증폭한다(WLSL).
소정의 시간 경과 후, /WE가 로우 레벨로 천이하여, 본 동작 사이클이 페이 지 기록 동작인 것이 확정된다. 동시에, 어드레스 신호(ADD)로서 칼럼 어드레스(AC0∼AC3)가 대응하는 기록 데이터(도시되지 않음)와 함께 순차적으로 전환되어 입력된다. 칼럼 어드레스(AC0∼AC3)의 전환은 외부 제어되고, 적절한 동작 주기(tPC)로 칼럼 어드레스가 전환됨으로써, 연속한 액세스 동작(이 경우, 기록 동작)이 행해진다. 소위 어드레스 액세스 동작이 행해진다. 각 칼럼 어드레스(AC0∼AC3)에 대해서는 대응하는 칼럼 선택선(CLO∼CL3)이 하이 레벨의 펄스로 활성화되어, 각 칼럼 어드레스에 대응하는 비트선쌍을 데이터선쌍에 접속함으로써, 외부에서 데이터의 기록이 행해진다(WR0∼WR3).
제2 동작 사이클은 페이지 동작으로서 판독 동작을 행하는 경우(페이지 판독 동작)이다. 페이지 기록 동작과 동등한 동작이다. /CE1의 로우 레벨 천이를 트리거로서 로우 어드레스(AR10)에 의해 선택되는 워드선(WL10)이 활성화되어(WLSL), 그 후의 /OE의 로우 레벨 천이에 따라, 칼럼 어드레스(AC10∼AC13)에 대응하는 칼럼 선택선(CLl0∼CL13)이 활성화되어, 연속한 데이터 판독이 행해진다(RD10∼RD13).
제3 동작 사이클은 통상의 단일 비트 판독 사이클이 행해지는 통상 판독 동작이다. 로우 어드레스(AR20)에 의해 선택되는 워드선(WL20)에 대하여, 칼럼 어드레스(AC20)에 대응하는 칼럼 선택선(CL20)이 활성화하여 단일 비트의 데이터의 판독이 행해진다.
도 8에 나타내는 비동기 메모리의 페이지 동작에서, 연속 액세스수는 칼럼 어드레스의 천이에 따라서 적절히 증감시킬 수 있다. 도 8에서는 4개의 칼럼 어드레스 천이에 대하여 연속 액세스 동작을 시킨 경우를 예로 들어 설명하고 있다. 페 이지 기록 동작의 사이클 시간으로서 tPW, 페이지 판독 동작의 사이클 시간으로서 tPR을 필요로 하고 있다.
제1∼제3 동작 사이클 사이에는 리프레시용 시간 영역이 확보되어 있다((I)∼(III)). 단, 리프레시 주기는 통상의 동작 사이클에 비하여 장주기인 것이 일반적이고, 예컨대, 수십 nsec에서 행해지는 액세스 동작 1000회에 대하여 한 번의 리프레시 동작이 행해진다. 그 때문에, 동작 사이클 사이의 시간 영역의 전부에 있어서 리프레시 동작이 행해지는 일은 없다. 리프레시 주기와 일치한 경우에, ((I)∼(III))시간 영역 중의 어느 하나의 시간 영역에 있어서 행해지고, 다른 시간 영역에 있어서는 대기 상태가 유지되어 있다. 리프레시 동작이 행해지는 경우에는 통상 전후의 통상 액세스 동작과는 다른 워드선(WLRef)이 활성화되기 때문에, 워드선을 전환하기 위한 프리차지 기간(tPR)을 설정해야 한다. 그 동안에 워드선의 전환과, 이에 따르는 센스 앰프의 비활성화 동작 및 비트선쌍의 이퀄라이즈 동작이 행해진다.
도 9의 제4 실시예에서는 제1 및 제2 동작 사이클을 페이지 기록 동작으로서 나타내고 있다. 상기한 통상 동작(도 8)에 있어서는 제4 칼럼 어드레스(AC3, AC13)에 관한 칼럼 선택선(CL3, CL13)의 선택 후에 워드선(WL0, WL10)이 비활성화되는데 대하여, 제4 실시예에서는 제3 칼럼 어드레스(AC2, AC12)에 의한 칼럼 선택선(CL2, CL12)의 선택 후에 비활성화된다. 제4 칼럼 어드레스(AC3, AC13)에 대한 기록을 행하는 일이 없이 프리차지 동작으로 이행할 수 있어, 페이지 기록 동작의 사이클 시간(tPW0)을 연속 액세스 동작의 동작 주기(tPC)만큼 단축할 수 있다(tPW0=tRW- tPC).
페이지 기록 동작의 동작 사이클 중에 기록을 행하지 않은 제4 칼럼 어드레스(AC3, AC13)에 관해서, 칼럼 어드레스(AC3, AC13)는 어드레스 레지스터(RGA①, RGA②)에 저장되고 이에 대응하는 기록 데이터가 기록 데이터 레지스터(RGD①, RGD②)에 저장되어, 페이지 기록 동작 종료 후의 리프레시용 시간 영역에 있어서 추가 기록이 행해진다. 또한, 추가 기록에 있어서는 활성화해야 할 워드선도 다른 것이 일반적이기 때문에, 페이지 기록 동작 중에 활성화되어 있는 로우 어드레스도 어드레스 레지스터(RGA①, RGA②)에 저장해 두는 것이 바람직하다.
여기서, 2조의 어드레스 레지스터(RGA①, RGA②)와, 2조의 기록 데이터 레지스터(RGD①, RGD②)를 구비하는 것이 바람직하다. 도 9에 나타낸 바와 같이, 페이지 기록 사이클이 2사이클 연속하여, 그 동안의 시간 영역에 리프레시 동작이 행해지는 경우가 있기 때문이다. 이 경우에는 제1 페이지 기록 동작의 동작 사이클로 일시적으로 유지되는 칼럼 어드레스 및 기록 데이터는 제2 페이지 기록 동작의 동작 사이클 이후의 시간 영역에 있어서, 추가 기록이 행해진다. 제2 페이지 기록 동작의 동작 사이클로 일시 유지된 칼럼 어드레스와 기록 데이터는, 그 후의 시간 영역에서 추가 기록될 때까지 더욱 유지해 놓아야 하고, 동시에 2 세트의 추가 기록 대상을 유지해야 할 기간이 존재하기 때문이다.
또한, 도 9에 나타낸 워드선의 비활성화 타이밍보다 더욱 선행하여 워드선이 비활성화되는 경우에는 워드선의 비활성화 후에 선택되는 칼럼 선택선의 수에 따라서 어드레스 레지스터 및 기록 데이터 레지스터를 구비하는 것이 바람직하다. 이 경우는 연속하는 페이지 기록 사이클 및 그 동안에 행해지는 리프레시 동작, 또 하나의 시간 영역에서 가능한 추가 기록 수에 따라서, 적절히 레지스터군을 구비해 주면 연속 액세스수가 정해지지 않은 페이지 기록 동작에 있어서도 본 발명을 적용할 수 있다. 예컨대, 워드선 비활성화 후에 선택되는 칼럼 선택선의 수를 5개로 한다. 연속하여 페이지 기록 동작이 행해져, 그 동안에 리프레시 동작이 행해지는 경우 10 세트의 일시 유지용 레지스터를 구비하고 있으면 레이트 기록 기능을 실현할 수 있다.
일시 유지용 레지스터를 더욱 구비하여, 또는 추가 기록 동작을 페이지 동작으로 행하는 것 등에 의해 페이지 기록 동작이 더욱 연속하는 경우에도 대응할 수 있다.
또한, 데이터의 판독 ·기록 등의 외부 액세스 동작과 리프레시 동작이 독립하여 행해지는 의사 SRAM 등의 반도체 메모리에 있어서는, 외부 액세스 동작 개시 요구 신호와 리프레시 동작 개시 요구 신호가 경합하는 경우를 생각할 수 있다. 이 경우에는 외부 액세스 동작과 리프레시 동작을 연속하는 일련의 동작으로서 하나의 동작 사이클에 통합하여 사이클 타임(tCE)을 규정하는 경우가 있다. 이 때의 리프레시 동작용 시간 영역도 실제로 리프레시 동작이 행해지지 않는 경우가 있어, 이시간 영역을 이용하여 추가 기록 동작을 실시할 수 있다.
워드선을 선행하여 비활성화함으로써 프리차지 기간을 단축할 수 있어 페이지 동작의 사이클 타임을 단축할 수 있다. 이 효과를 전술한 레이트 기록 기능을 이용함으로써 페이지 판독 동작뿐만 아니라 페이지 기록 동작에도 적용할 수 있다.
도 11에 나타내는 제5 실시예의 동작 파형은 본 발명을 동기형 메모리의 버스트 동작이 기록 동작인 경우(버스트 기록 동작)에 적용한 동작 파형을 나타내고 있다. 워드선이 선행하여 비활성화된 후의 기록 동작을 리프레시용으로 확보된 시간 영역에 추가 기록하는 소위 레이트 기록 기능을 구비하는 경우이다.
제5 실시예의 설명에 앞서서, 통상의 동기형 메모리에 있어서의 버스트 동작 파형을 도 10에 나타낸다. 제1 동작 사이클은 버스트 기록 동작이고, 제2 동작 사이클은 버스트 판독 동작이다. 도 10은 CAS 레이턴시(1)의 타이밍 차트이다. 버스트 기록 동작, 버스트 판독 동작에 대하여, 자동 프리차지 동작을 수반하는 명령(WRA 명령, RDA 명령)으로 버스트 동작을 행하는 경우이다. 버스트 길이가 8인 경우를 나타내고 있다.
클록(1)에서의 액티브 명령(ACT)에 의해 로우 어드레스(AR0, AR10)에 따라서 워드선(WL0, WL10)이 활성화되어, 메모리 셀로부터 비트선에 판독된 데이터가 센스 앰프에 의해 차동 증폭된다. 클록(3)에서 WRA 명령 및 RDA 명령이 입력되면, 동시에 입력되어 있는 칼럼 어드레스(AC0, AC10)에 기초하여 버스트 기록 동작 및 버스트 판독 동작이 시작되어, 클록마다 순차적으로 데이터의 입출력이 행해진다. 버스트 기록 동작에 있어서는 클록 3∼클록 10에 걸쳐서 데이터(WD0∼WD7)가 기록되고, 버스트 판독 동작에 있어서는 클록 4∼클록 11에 걸쳐서 데이터(RD0∼RD7)가 판독된다. 버스트 기록 사이클 및 버스트 판독 사이클은 모두 12 클록(CLK)으로 구성되어 있다.
도 11의 제5 실시예에서는 버스트 판독 동작 내에 리프레시 동작용 시간 영 역을 채우는 동작 사양을 구비함으로써 버스트 동작을 중단하지 않고 리프레시 동작을 행할 수 있고, 또한 레이트 기록 기능도 구비하는 동기형의 반도체 메모리에 관한 동작 파형이다. 도 11에 있어서의 버스트 동작 조건은 도 10의 경우와 같이, CAS 레이턴시(1), 버스트 길이(8) 및 자동 프리차지 동작을 수반하는 명령(WRA 명령, RDA 명령)에 의한 버스트 동작이다.
버스트 판독 동작 내에 리프레시용 시간 영역을 채우기 위해서 버스트 판독 동작에 있어서의 칼럼 선택선(CL10∼CL17)은 클록(CLK)에는 동기하지 않고, 이것보다 빠른 주기로 선택된다. 즉, 클록(CLK)의 타이밍에 선행하여 비트선쌍과 데이터선쌍이 전기적으로 접속되어, 데이터선쌍에 데이터가 판독되게 된다. 선행하여 판독된 데이터는 도시하지 않는 데이터 버퍼 회로 등의 일시 유지 회로에 유지되어 있고, 그 후의 판독 타이밍인 클록(CLK)에 동기하여 외부에 출력하는 사양이다.
선행하여 데이터를 판독하기 때문에 데이터 판독을 위해 차동 증폭되어 있는 비트선쌍을 외부 사양에 비하여 빠른 타이밍으로 이퀄라이즈할 수 있다. 그 때문에, 페이지 판독 사이클의 후반에 있어서 시간 영역이 확보되어(클록 CLK7∼CLK11), 이 시간 영역에 리프레시 동작을 채울 수 있다. 또한, 이 시간 영역을 버스트 기록 동작으로 기록되지 않은 칼럼 선택선(CL7)으로의 추가 기록 영역으로서 이용할 수도 있다.
또한, 버스트 판독 사이클에 있어서도, 판독 동작인 RD16과 RD17에 대응하는 칼럼 선택선(CL16, CL17) 사이에 워드선(WL10)을 비활성화하여 프리차지 기간의 단축을 도모할 수 있다.
버스트 기록 동작에서는 도 10의 경우와 같이, 클록에 동기한 타이밍으로 버스트 동작이 행해진다. 워드선을 선행하여 비활성화하기 위해서 칼럼 선택선(CL7)에 대한 기록이 되는 일이 없이 버스트 기록 동작은 종료한다. 기록되지 않은 칼럼 어드레스 및 기록 데이터는 일시 유지용 어드레스 레지스터(RGA①) 및 기록 데이터 레지스터(RGD①)에 유지된다. 이 때, 로우 어드레스도 어드레스 레지스터(RGA①)에 유지되는 것이 바람직하다. 레지스터(RGA①, RGD①)에 유지된 어드레스 및 기록 데이터는 버스트 판독 동작으로 채워져 시간 영역에 있어서 추가 기록할 수 있다.
워드선을 선행하여 비활성화함으로써 프리차지 기간을 단축할 수 있어, 버스트 동작의 사이클 타임을 단축할 수 있다. 이 효과를 전술한 레이트 기록 기능을 이용함으로써 버스트 판독 동작뿐만 아니라 버스트 기록 동작에도 적용할 수 있다.
또한, 칼럼 선택선(CL7)의 선택을 행하지 않고서 버스트 동작을 행하기 때문에 버스트 기록 사이클은 통상의 경우가 12 클록인데 비하여, 1 클록 단축되어 11 클록으로 할 수 있다. 버스트 판독 사이클에 있어서도 칼럼 선택선(CL10∼CL17)을 클록(CLK)에 선행시켜 선택할 수 있으므로, 마찬가지로 사이클 클록수를 단축할 수 있다. 버스트 동작의 단축을 도모할 수 있다.
이상 상세히 설명한 대로, 본 실시예에 따른 반도체 기억 장치의 제어 방법 및 반도체 기억 장치에서는 워드선(WL0, WL1, WL10)의 비활성화를 페이지 동작이나 버스트 동작 등의 연속 액세스 동작의 계속 중에 행할 수 있어, 연속 액세스 동작의 종료 후의 초기화 동작 기간인 프리차지 기간에 행할 필요가 없다. 반도체 기억 장치의 대용량화에 따른 워드선(WL0, WL1, WL10)이 복수의 메모리 셀에 접속되어 배선 길이도 길어지고, 비활성화할 때의 전압 천이의 시정수가 증대하더라도 워드선(WL0, WL1, WL10)의 비활성화의 시정수가 프리차지 기간에 가산되는 일은 없어, 프리차지 기간의 단축을 도모할 수 있다. 따라서, 메모리 셀로의 액세스 기간에 대하여 프리차지 기간이 차지하는 비율을 감소시킬 수 있어, 사이클 타임의 고속화, 반도체 기억 장치의 동작 기간에 차지하는 데이터 액세스 동작의 점유율을 향상시킬 수 있다.
또한, 동기형 메모리의 경우 외부 액세스 동작을 행하지 않고, 일정 시간의 NOP 사이클이 연속하는 것을 미리 알고 있는 동작 모드인 클록 서스펜드 모드나 파워 다운 모드 등의 사이에 레이트 기록 기능을 실행하는 추가 기록 사이클을 행하더라도 좋다.
또한, 워드선(WL0, WL1, WL10)의 비활성화 동작은 연속 액세스 동작 중에 있어, 칼럼 선택부인 칼럼 선택 트리거 회로(CLT)가 칼럼 선택 트리거 신호(CLE)를 출력하지 않는 상태로, 워드선 비활성화 회로(WLR1∼WLR3)가 활성화 동작됨으로써 행해진다. 칼럼 디코더 0, 1(CD0, CD1)로부터의 칼럼 선택선(CL0, CL1)도 선택되어 있지 않기 때문에, 워드선(WL0, WL1, WL10)의 비활성화 동작을 칼럼 선택 중에 복수의 비트선이 교란 현상을 받고 있는 기간을 피하여, 칼럼 선택 종료 후에 있어 복수의 메모리 셀로의 복구가 완료하고 있는 시점에서 행할 수 있다. 복수의 메모리 셀에 기억되어 있는 데이터 유지 특성을 악화시키는 일이 없이, 프리차지 기간의 단축을 도모할 수 있다.
또한, 워드선(WL0, WL1, WL10)의 비활성화가 행해지기 전의 활성 상태에 있 어, 교란 현상에 의해 데이터의 논리 레벨이 반전하지 않는 전압 레벨에 비트선(BL0, BL1, /BL0, /BL1)이 증폭된 단계에서 데이터 액세스가 시작된다. 따라서, 연속 액세스 동작에 있어서의 초기의 데이터 액세스 속도를 고속으로 유지하면서, 연속 액세스 동작 중에 워드선(WL0, WL1, WL10)의 비활성화 동작을 행함으로써 프리차지 기간의 단축을 도모할 수 있다.
또한, 연속 액세스 동작의 활성화로부터 복수의 비트선쌍에 있어서의 데이터의 차동 증폭 완료까지의 시간은 반도체 기억 장치의 회로 구성이나 물성 조건 등에 의한 고유의 시간이며, 또한, 연속 액세스 동작에 있어서의 칼럼 선택 트리거 신호(CLE) 사이의 기간은 반도체 기억 장치에 고유의 시간 또는 동작 사양에 따라서 규정되는 시간이기 때문에, 이들의 시간을 제1 소정 지연 시간인 지연 시간(τ1) 또는 제2 소정 지연 시간인 지연 시간(τ2)으로서 계시함으로써, 복수의 비트선쌍에 있어서의 차동 증폭의 완료 이후의 소정의 타이밍을 계시할 수 있다. 또한, 제1 지연 회로인 지연 회로 1(11)에 의해 지연 시간(τ1)을 계시하고, 제2 지연 회로인 지연 회로 2(12)에 의해 지연 시간(τ2)을 계시할 수 있다.
여기서, 지연 시간(τ2)이란, 제1 칼럼 선택인 선행하는 칼럼 선택 트리거 신호(CLE)의 종료로부터 제2 칼럼 선택인 후속하는 칼럼 선택 트리거 신호(CLE)의 개시 전까지의 소정 시간을 계시하는 것이다. 선행과 후행의 칼럼 선택 트리거 신호(CLE)를 인접하는 트리거 신호로 하여, 그 동안의 중간 시간을 계시할 수도 있다.
또한, 연속 액세스 동작에 있어서의 칼럼 선택 트리거 신호(CLE) 사이의 시 간에 관해서, 반도체 기억 장치의 회로 구성이나 동작 사양에 의한 고유의 시간인 경우란, 예컨대, 버스트 모드에서의 액세스 동작이며, 입출력 사양에 따라서 규정되는 시간인 경우란, 예컨대, 외부에서 입력되는 칼럼 어드레스의 천이나 액세스 명령에 따라서 데이터 액세스가 행해지는 경우이다.
또한, 워드선 활성화 신호(WLE)란, 워드선(WLO, WL1, WL1O)의 활성화 동작 또는 그 제어 신호 외, 워드선(WL0, WL1, WL10)의 활성화에 관련되는 동작 또는 그 제어 신호, 워드선(WL0, WL1, WL10)의 활성화에 대하여 소정의 타이밍에 행해지는 소정의 동작 또는 그 제어 신호를 포함한 신호이다. 또한, 데이터의 차동 증폭의 개시 신호인 센스 앰프 활성화 신호(SAE)란, 센스 앰프의 기동 동작 또는 그 제어 신호 외, 차동 증폭의 개시에 관련되는 동작 또는 그 제어 신호, 차동 증폭의 개시에 대하여 소정의 타이밍에 행해지는 소정의 동작 또는 그 제어 신호를 포함한 신호이다. 로우계의 동작에 관해서 소정의 타이밍으로 행해지는 일련의 동작 또는 그 제어 신호를 포함한 신호이다.
또한, 반도체 기억 장치의 회로 구성이나 물성 조건 또는 동작 사양 등으로부터 선행하는 칼럼 선택 트리거 신호(CLE)의 종료시에 데이터의 차동 증폭이 완료하고 있는 경우에는 지연 회로 2(12)는 구비할 필요는 없다. 선행하는 칼럼 선택 트리거 신호(CLE)의 종료 시점을 소정의 타이밍으로 할 수 있다.
또한, 버스트 동작을 행하는 반도체 기억 장치에 관해, 선행하는 칼럼 선택 트리거 신호(CLE)를 (버스트 길이-1)회째 이하의 트리거 신호 중으로부터 적절히 설정할 수 있다. 또한, 최종의 칼럼 선택 트리거 신호(CLE)의 하나 앞의 트리거 신 호(CLE)인 (버스트 길이-1)회째의 트리거 신호(CLE)로 설정할 수도 있다. 이 경우, 최종의 칼럼 선택 트리거 신호(CLE) 이외의 트리거 신호(CLE)에서는 워드선(WLO, WL1, WL10)이 활성 상태에 있어, 연속 기록 동작에도 유연하게 대응할 수 있다.
또한, 복수의 비트선(BL0, BL1, /BL0, /BL1)과 복수의 메모리 셀(C00, C10, C01, C11)이 전기적으로 접속되어 있기 때문에, 복수의 메모리 셀(C00, C10, C01, C11)로의 데이터의 복구가 완료한 시점에서 워드선(WL0, WL1)을 비활성화해 주면, 반도체 기억 장치의 회로 구성이나 물성 조건 등에 의해 정해지는 고유의 최단 시간으로 워드선(WL0, WL1)의 비활성화를 행할 수 있다. 계속되는 연속 액세스 동작에 선행하여 워드선(WL0, WL1)을 비활성화할 수 있어, 연속 액세스의 길이가 확정되어 있지 않는 페이지 동작에 있어서, 연속 액세스 길이에 상관없이 프리차지 기간의 단축을 도모할 수 있다.
또한, 최초의 칼럼 선택 트리거 신호(CLE)에 기초하여 반도체 기억 장치의 회로 구성이나 물성 조건 등에 의해 정해지는 고유의 최단 시간으로 워드선(WL0, WL1, WL10)의 비활성화를 행할 수 있다. 계속하는 연속 액세스 동작에 선행하여 워드선(WL0, WL1, WL10)을 비활성화할 수 있어, 연속 액세스의 길이가 확정되어 있지 않는 페이지 동작에 있어서, 연속 액세스 길이에 상관없이 프리차지 기간의 단축을 도모할 수 있다.
또한, 제3 실시예에 따르면, 비트선과 동등한 구조를 갖고 동등한 부하 구성을 갖는 모니터 비트선의 전압 레벨을 검출함으로써, 차동 증폭 완료를 확실하게 검출할 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것이 아니라, 본 발명의 취지를 벗어나지 않는 범위 내에서 각종 개량 및 변형이 가능한 것은 물론이다.
예컨대, 제1∼제3 실시예에 있어서는, 지연 회로 1(11), 칼럼 선택 횟수 검출 회로(22) 및 비트선 전압 모니터 회로(13)에 관한 소정의 조합을 예시했지만, 본 발명에서는 이 조합에 한정되는 것이 아니라, 각각을 단독으로 사용하여 구성할 수 있다. 또한, 예시 이외의 적절한 조합에 있어서도 사용할 수 있다.
또한, 제4 및 제5 실시예에 있어서는, 비동기형 메모리의 연속 액세스 동작으로서 페이지 동작을 동기형 메모리의 연속 액세스 동작으로서 버스트 동작을 예를 들어 설명했지만, 비동기형 메모리에 대하여 버스트 동작 기능을 적용하는 경우나, 동기형 메모리에 대하여 페이지 동작을 적용하는 경우에도 본 발명을 적용할 수 있음은 물론이다. 여기서, 비동기형 메모리에 대한 버스트 동작이란, 내부 카운터 등을 구비해 두어, 초기의 칼럼 어드레스의 입력에 기초하여 액세스 장소를 순차적으로 전환하는 동작을 구비하는 경우를 말한다. 또한, 동기형 메모리에 대한 페이지 동작이란, 판독 명령이나 기록 명령이 연속하는 경우 등이다.
(부기 1) 워드선을 활성화하여, 복수의 메모리 셀의 각각을 복수의 비트선의 각각에 접속하여 데이터의 증폭을 시작한 후, 상기 복수의 비트선 중의 어느 하나의 비트선을 데이터선에 접속하는 칼럼 선택을 순차적으로 행함으로써, 연속된 액세스 동작을 행하는 반도체 기억 장치의 제어 방법에 있어서,
상기 워드선의 비활성화는 상기 복수의 비트선에 있어서의 상기 데이터의 증폭이 완료된 이후의 소정의 타이밍 이후로, 선행하는 제1 칼럼 선택의 종료 이후로 부터 후속하는 제2 칼럼 선택의 개시 전까지의 기간 중에서 상기 칼럼 선택이 행해지고 있지 않은 기간에 행해지는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 2) 상기 소정의 타이밍은 상기 연속 액세스 동작의 활성화로부터의 제1 소정 지연 시간, 또는 상기 제1 칼럼 선택의 종료로부터의 제2 소정 지연 시간의 어느 한쪽에 의해 계시되는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치의 제어 방법.
(부기 3) 상기 연속 액세스 동작의 활성화는 상기 워드선의 활성화 또는 상기 데이터의 증폭 개시인 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치의 제어 방법.
(부기 4) 상기 제1 칼럼 선택 종료시가 상기 데이터의 증폭 완료 이후인 경우,
상기 소정의 타이밍은 상기 제1 칼럼 선택의 종료시인 것을 특징으로 하는 부기 2에 기재한 반도체 기억 장치의 제어 방법.
(부기 5) 초기의 칼럼 어드레스에 기초하여 초기의 칼럼 선택에 계속해서 후속의 칼럼 선택이 순차 자동적으로 행해지는 버스트 모드에 있어서,
상기 제1 칼럼 선택은 (버스트 길이-1)회째 이하의 칼럼 선택인 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치의 제어 방법.
(부기 6) 상기 제1 칼럼 선택은 (버스트 길이-1)회째의 칼럼 선택인 것을 특징으로 하는 부기 5에 기재한 반도체 기억 장치의 제어 방법.
(부기 7) 칼럼 어드레스의 천이마다, 대응하는 칼럼 선택이 순차적으로 행해지는 페이지 모드에 있어서,
상기 소정의 타이밍은 상기 데이터의 증폭 완료의 타이밍인 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치의 제어 방법.
(부기 8) 칼럼 어드레스의 천이마다, 대응하는 칼럼 선택이 순차적으로 행해지는 페이지 모드에 있어서,
상기 제1 칼럼 선택은 상기 연속 액세스 동작에 있어서 최초에 행해지는 칼럼 선택인 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치의 제어 방법.
(부기 9) 상기 소정의 타이밍은 상기 복수의 비트선 또는 상기 복수의 비트선과 동등한 부하 구성을 갖는 모니터 비트선에 있어서의 전압 레벨의 검출에 기초하여 결정되는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치의 제어 방법.
(부기 10) 상기 연속 액세스 동작이 연속한 데이터 기록 동작인 경우,
상기 워드선의 비활성화 후의 칼럼 선택에 대한 칼럼 어드레스군과 기록 데이터군은 일시 유지 영역에 받아들여져,
상기 연속한 데이터 기록 동작 종료 후에, 리프레시 동작용으로서 확보되어 있는 시간 영역 중 리프레시 동작이 행해지지 않는 시간 영역에 있어서, 상기 일시 유지 영역으로부터 상기 메모리 셀에 대하여, 추가 기록 동작이 행해지는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치의 제어 방법.
(부기 11) 상기 추가 기록 동작은 상기 칼럼 어드레스군을 순차적으로 선택 함으로써 행해지는 연속 액세스 동작인 것을 특징으로 하는 부기 10에 기재한 반도체 기억 장치의 제어 방법.
(부기 12) 상기 일시 유지 영역은 적어도 2 세트 구비되어 있는 것을 특징으로 하는 부기 10에 기재한 반도체 기억 장치의 제어 방법.
(부기 13) 연속 액세스 동작의 개시 요구에 따라서 워드선을 활성화하여, 복수의 메모리 셀의 각각을 복수의 비트선의 각각에 접속하는 워드선 활성화 단계와,
상기 복수의 메모리 셀로부터 상기 복수의 비트선에 판독된 복수의 데이터를 증폭하는 데이터 증폭 단계와,
상기 데이터 증폭 단계에 있어서 증폭 레벨이 소정의 레벨에 도달한 이후에, 상기 복수의 비트선 중 어느 하나의 비트선을 데이터선에 접속하는 칼럼 선택을 행함으로써, 상기 연속 액세스 동작을 시작하는 데이터 액세스 개시 단계와,
상기 데이터 증폭 단계에 있어서의 증폭 동작이 완료한 이후로, 상기 데이터 액세스 개시 단계 중 상기 칼럼 선택의 비활성화시에, 상기 워드선을 비활성화하는 워드선 비활성화 단계와,
상기 워드선 비활성화 단계 후, 상기 복수의 비트선 중 어느 하나의 비트선에 관해서, 칼럼 선택을 순차적으로 행하여, 상기 연속 액세스 동작을 계속하는 데이터 액세스 계속 단계와,
연속 액세스 동작의 종료 요구에 따라서, 상기 데이터의 증폭 동작을 정지하여, 상기 복수의 비트선을 초기화하는 프리차지 단계을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
(부기 14) 상기 연속 액세스 동작이 연속한 데이터 기록 동작인 경우,
상기 데이터 액세스 계속 단계에 있어서 기록 요구가 있는 칼럼 어드레스군과 상기 칼럼 어드레스군에 기록해야 되는 기록 데이터군을 일시적으로 유지하는 일시 유지 단계와,
상기 연속 액세스 동작의 종료 후에, 리프레시 동작이 행해지지 않는 리프레시 동작용 시간 영역에 있어서, 일시적으로 유지되어 있는 상기 칼럼 어드레스군에 대응하는 상기 메모리 셀에 대하여, 상기 기록 데이터군을 기록하는 추가 기록 단계를 포함하는 것을 특징으로 하는 부기 13에 기재한 반도체 기억 장치의 제어 방법.
(부기 15) 워드선의 활성화에 의해, 복수의 메모리 셀의 각각이 개별적으로 접속되는 복수의 비트선과, 상기 복수의 비트선의 각각이 개별적으로 선택되는 복수의 칼럼 선택부와, 상기 복수의 칼럼 선택부를 통해 접속되는 공통의 데이터선을 구비하여, 상기 복수의 칼럼 선택부 중 어느 하나의 칼럼 선택부를 순차적으로 선택함으로써, 연속된 액세스 동작을 행하는 반도체 기억 장치에 있어서,
선행하여 선택되는 제1 칼럼 선택부의 선택 종료를 검출하는 제1 칼럼 선택 종료 검출 회로와,
상기 데이터 증폭의 완료 이후로, 선행하는 상기 제1 칼럼 선택부의 선택 종료 이후로부터 후속하는 제2 칼럼 선택부의 선택 개시 전까지의 기간인 것을 통지하는 타이밍 통지부와,
상기 타이밍 통지부로부터의 통지 신호에 의해, 상기 복수의 칼럼 선택부가 아무것도 선택되어 있지 않은 상태에서 활성화 동작하는 워드선 비활성화 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
(부기 16) 상기 타이밍 통지부는 상기 연속 액세스 동작의 활성화 신호 또는 그 동기 신호가 입력되는 제1 지연 회로, 또는 상기 제1 칼럼 선택 종료 검출 회로로부터의 검출 신호가 입력되는 제2 지연 회로의 적어도 어느 한쪽을 구비하는 것을 특징으로 하는 부기 15에 기재한 반도체 기억 장치.
(부기 17) 상기 연속 액세스 동작의 활성화 신호는 상기 워드선의 활성화 신호, 또는 상기 데이터 증폭의 개시 신호인 것을 특징으로 하는 부기 16에 기재한 반도체 기억 장치.
(부기 18) 상기 검출 신호의 출력이 상기 데이터 증폭의 완료 이후인 경우,
상기 제1 칼럼 선택 종료 검출 회로로부터의 상기 검출 신호를 상기 타이밍 통지부의 통지 신호로 하는 것을 특징으로 하는 부기 16에 기재한 반도체 기억 장치.
(부기 19) 초기의 칼럼 어드레스에 기초하여 초기의 칼럼 선택부에 계속해서 후속 칼럼 선택부가 순차 자동적으로 선택되는 버스트 모드를 구비하는 반도체 기억 장치에 있어서,
상기 제1 칼럼 선택 종료 검출 회로는 (버스트 길이-1) 이하의 선택 횟수에 있어서 선택되는 칼럼 선택부를 상기 제1 칼럼 선택부로 하는 것을 특징으로 하는 부기 15에 기재한 반도체 기억 장치.
(부기 20) 상기 제1 칼럼 선택부는 (버스트 길이-1)의 선택 횟수에 있어서 선택되는 칼럼 선택부인 것을 특징으로 하는 부기 19에 기재한 반도체 기억 장치.
(부기 21) 칼럼 어드레스의 천이마다, 대응하는 칼럼 선택부가 순차적으로 선택되는 페이지 모드를 구비하는 반도체 기억 장치에 있어서,
상기 타이밍 통지부는 상기 데이터 증폭의 완료를 통지하는 것을 특징으로 하는 부기 15에 기재한 반도체 기억 장치.
(부기 22) 칼럼 어드레스의 천이마다, 대응하는 칼럼 선택부가 순차적으로 선택되는 페이지 모드를 구비하는 반도체 기억 장치에 있어서,
상기 제1 칼럼 선택 종료 검출 회로는 상기 연속 액세스 동작에 있어서 최초에 선택되는 칼럼 선택부를 상기 제1 칼럼 선택부로 하는 것을 특징으로 하는 부기 15에 기재한 반도체 기억 장치.
(부기 23) 상기 타이밍 통지부는 상기 복수의 비트선 또는 상기 복수의 비트선과 동등한 부하 구성을 갖는 모니터 비트선에 있어서의 전압 레벨을 검출하는 비트선 전압 모니터부를 구비하는 것을 특징으로 하는 부기 15에 기재한 반도체 기억 장치.
(부기 24) 상기 연속 액세스 동작이 연속한 데이터 기록 동작인 경우에,
상기 워드선의 비활성화 후의 칼럼 선택부의 선택 요구에 대한 칼럼 어드레스군 및 기록 데이터군을 저장하는 어드레스 레지스터군 및 기록 데이터 레지스터군을 구비하여,
상기 연속한 데이터 기록 동작의 종료 후에, 리프레시 동작용으로서 확보되어 있고, 리프레시 동작이 행해지지 않는 시간 영역에 있어서, 상기 어드레스 레지 스터군 및 상기 기록 데이터 레지스터군으로부터, 대응하는 상기 칼럼 어드레스군 및 상기 기록 데이터군을 선택해 감으로써 상기 메모리 셀에 대하여, 추가 기록 동작이 행해지는 것을 특징으로 하는 부기 15에 기재한 반도체 기억 장치.
(부기 25) 상기 어드레스 레지스터군 및 상기 기록 데이터 레지스터군은 적어도 2 세트 구비되어 있는 것을 특징으로 하는 부기 24에 기재한 반도체 기억 장치.
여기서, 부기 3 또는 부기 17에 있어서의 워드선의 활성화 또는 워드선의 활성화 신호란, 워드선의 활성화 동작 또는 그 제어 신호 외, 워드선의 활성화에 관련되는 동작 또는 그 제어 신호나, 워드선의 활성화에 대하여 소정의 타이밍에 행해지는 소정의 동작 또는 그 제어 신호를 포함하고 있다. 또한, 데이터의 증폭 개시 또는 데이터 증폭의 개시 신호란, 센스 앰프 등의 증폭 회로의 기동 동작 또는 그 제어 신호 외, 데이터 증폭의 개시에 관련되는 동작 또는 그 제어 신호나, 데이터 증폭의 개시에 대하여 소정의 타이밍에 행해지는 소정의 동작 또는 그 제어 신호를 포함하고 있다. 로우계의 동작에 관해서, 소정의 타이밍에 행해지는 일련의 동작 또는 그 제어 신호를 포함하고 있다.
또한, 부기 6 또는 부기 20에 따르면, 제1 칼럼 선택 또는 제1 칼럼 선택부의 선택을 연속 액세스 동작에 있어서의 최종의 칼럼 선택에 대하여, 하나 앞의 칼럼 선택인 (버스트 길이-1)회째의 칼럼 선택으로 설정할 수 있다. 최종의 칼럼 선택 이외의 칼럼 선택에 관해서는 워드선이 활성화 상태에 있어, 기록 동작을 행하는 경우에 적합하다.
또한, 부기 8 또는 부기 22에 따르면 연속 액세스 동작에 있어서의 최초의 칼럼 선택으로 설정되는 제1 칼럼 선택 또는 제1 칼럼 선택부의 선택에 기초하여, 반도체 기억 장치의 회로 구성이나 물성 조건 등에 의해 정해지는 고유의 최단 시간으로 워드선의 비활성화를 행할 수 있다. 계속하는 연속 액세스 동작에 선행하여 워드선을 비활성화할 수 있어, 연속 액세스 동작의 길이가 확정되어 있지 않는 페이지 모드에 있어서 연속 액세스 길이에 상관없이 프리차지 기간의 단축을 도모할 수 있다.
또한, 부기 10 또는 부기 24에 따르면 연속 액세스 동작이 연속한 데이터 기록 동작인 경우, 워드선의 비활성화 후의 칼럼 선택에 대한 기록 동작에 관해서는 어드레스와 기록 데이터를 일시적으로 유지해 둘 수 있다. 리프레시 주기에 비하여, 연속한 데이터 기록 동작의 주기는 짧기 때문에, 리프레시용으로 확보되어 있는 시간 영역 중, 리프레시 동작이 행해지지 않는 시간 영역에 있어서 추가 기록을 행할 수 있다.
이 경우, 일시 유지 영역 또는 어드레스 레지스터군 및 기록 데이터 레지스터군에 관해서, 활성화되는 워드선에 의해 선택되는 메모리 셀수로부터 1을 뺀 수의 메모리 셀군에 대응하는 칼럼 어드레스와 기록 데이터를 유지할 수 있는 구성으로 하면, 어떤 타이밍에 워드선을 비활성화하더라도 후속 기록 동작에 대응하는 칼럼 어드레스군 및 기록 데이터군을 일시 유지할 수 있다. 연속 액세스의 길이가 확정되어 있지 않는 기록 동작의 페이지 모드에 있어서, 연속 액세스 길이에 상관없이 적절한 타이밍에 워드선의 비활성화를 행할 수 있다. 또한, 연속 액세스 길이가 확정되어 있는 기록 동작의 버스트 모드에 관해서도 워드선의 비활성화의 타이밍을 적절히 설정할 수 있다.
또한, 부기 11에 따르면 추가 기록 동작을 연속 동작으로 행함으로써 고속으로 추가 기록을 행할 수 있다.
또한, 부기 19에 따르면 제1 칼럼 선택부의 선택을 (버스트 길이-1)회째 이하의 칼럼 선택 종료 중 적절한 위치에 설정할 수 있다.
본 발명에 따르면 연속 액세스 동작 중에 있어서의 칼럼 선택 사이의 소정의 타이밍에 있어서, 프리차지 기간에 행해지고 있던 워드선의 비활성화를 선행하여 행함으로써, 메모리 셀로의 복구 전압의 열화나 초기의 데이터 액세스 시간의 지연을 수반하는 일이 없이, 연속 액세스 동작 후의 프리차지 기간을 단축할 수 있다.

Claims (10)

  1. 워드선을 활성화하고, 복수의 메모리 셀의 각각을 복수의 비트선의 각각에 접속하여 데이터의 증폭을 시작한 후, 상기 복수의 비트선 중 어느 하나의 비트선을 데이터선에 접속하는 칼럼 선택을 순차적으로 행함으로써, 연속된 액세스 동작을 행하는 반도체 기억 장치의 제어 방법에 있어서,
    상기 워드선의 비활성화는 상기 복수의 비트선에서의 상기 데이터의 증폭이 완료된 이후의 소정의 타이밍 이후로서, 선행하는 제1 칼럼 선택의 종료 이후로부터 후속하는 제2 칼럼 선택의 개시 전까지의 기간 중에서 상기 칼럼 선택이 행해지고 있지 않은 기간에 행해지는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  2. 제1항에 있어서, 상기 소정의 타이밍은 상기 연속 액세스 동작의 활성화로부터의 제1 소정 지연 시간 또는 상기 제1 칼럼 선택의 종료로부터의 제2 소정 지연 시간 중 어느 한쪽에 의해 계시(計時)되는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  3. 제2항에 있어서, 상기 제1 칼럼 선택이 상기 데이터의 증폭 완료 이후에 종료되는 경우,
    상기 소정의 타이밍은 상기 제1 칼럼 선택이 종료되는 시점에 대응하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  4. 제1항에 있어서, 초기의 칼럼 어드레스에 기초하여, 초기의 칼럼 선택에 계속해서 후속의 칼럼 선택이 순차 자동적으로 행해져 가는 버스트 모드에 있어서,
    상기 제1 칼럼 선택은 (버스트 길이-1)회째 이하의 칼럼 선택인 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  5. 제1항에 있어서, 칼럼 어드레스의 천이마다 대응하는 칼럼 선택이 순차적으로 행해져 가는 페이지 모드에 있어서,
    상기 소정의 타이밍은 상기 데이터의 증폭 완료의 타이밍인 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  6. 제1항에 있어서, 상기 소정의 타이밍은 상기 복수의 비트선 또는 상기 복수의 비트선과 동등한 부하 구성을 갖는 모니터 비트선에서의 전압 레벨의 검출에 기초하여 결정되는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  7. 워드선의 활성화에 의해 복수의 메모리 셀의 각각이 개별적으로 접속되는 복수의 비트선과, 상기 복수의 비트선의 각각이 개별적으로 선택되는 복수의 칼럼 선택부와, 상기 복수의 칼럼 선택부를 통해 접속되는 공통의 데이터선을 구비하고, 상기 복수의 칼럼 선택부 중 어느 하나의 칼럼 선택부를 순차적으로 선택함으로써, 연속된 액세스 동작을 행하는 반도체 기억 장치에 있어서,
    선행하여 선택되는 제1 칼럼 선택부의 선택 종료를 검출하는 제1 칼럼 선택 종료 검출 회로와;
    데이터 증폭의 완료 이후로서, 선행하는 상기 제1 칼럼 선택부의 선택 종료 이후로부터 후속하는 제2 칼럼 선택부의 선택 개시 전까지의 기간인 것을 통지하는 타이밍 통지부와;
    상기 타이밍 통지부로부터의 통지 신호에 의해 상기 복수의 칼럼 선택부가 아무것도 선택되어 있지 않은 상태에서 활성화 동작하는 워드선 비활성화 회로
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 타이밍 통지부는 상기 연속 액세스 동작의 활성화 신호나 그 동기 신호가 입력되는 제1 지연 회로 또는 상기 제1 칼럼 선택 종료 검출 회로로부터의 검출 신호가 입력되는 제2 지연 회로 중 적어도 어느 한쪽을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 검출 신호의 출력이 상기 데이터 증폭의 완료 이후인 경우,
    상기 제1 칼럼 선택 종료 검출 회로로부터의 상기 검출 신호를 상기 타이밍 통지부의 통지 신호로 하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제7항에 있어서, 상기 타이밍 통지부는 상기 복수의 비트선 또는 상기 복수 의 비트선과 동등한 부하 구성을 갖는 모니터 비트선에서의 전압 레벨을 검출하는 비트선 전압 모니터부를 구비하는 것을 특징으로 하는 반도체 기억 장치.
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