JP3980417B2 - 集積回路メモリ - Google Patents
集積回路メモリ Download PDFInfo
- Publication number
- JP3980417B2 JP3980417B2 JP2002176810A JP2002176810A JP3980417B2 JP 3980417 B2 JP3980417 B2 JP 3980417B2 JP 2002176810 A JP2002176810 A JP 2002176810A JP 2002176810 A JP2002176810 A JP 2002176810A JP 3980417 B2 JP3980417 B2 JP 3980417B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- true
- voltage
- fan node
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は集積回路メモリに関し、特に、記憶内容がビットライン上に存在する小電圧信号からセンスされる集積回路メモリ、特にダイナミック・ランダム・アクセス・メモリ(DRAM)に関する。
【0002】
【従来の技術】
既存のDRAMは一般に、スタティック・ランダム・アクセス・メモリ(SRAM)または読出し専用メモリ(ROM)に比較して、アクセスが遅い。従来、DRAMは、大容量のデータを記憶するが、磁気ディスク媒体または比較ディスク媒体よりも高速なアクセスを有し、比較的安価で低消費電力のスタンドアロンの独立集積回路チップとして生産された。それに対して、SRAM及びROMは通常、DRAMよりも高速なアクセスを有するが、しばしばコストが高く、消費電力も大きい。なぜなら、これらのメモリタイプは1記憶データ・ビット当たり、より多くの素子数を要求するために、コスト及び密度を押し上げるからである。
【0003】
最近、DRAMを、論理回路若しくはリニア回路、または他の回路タイプを含む集積回路、例えば"システム・オン・チップ"の幾つかの素子の1つとして使用することに注目が集まっている。こうしたDRAM素子は、埋め込みDRAMまたは"EDRAM"と呼ばれる。埋め込みDRAMを使用する目的には、高速アクセスを有するが、SRAMよりも低コスト及び低消費電力を有する、潜在的に大容量の容易に再書込み可能な記憶を獲得することが含まれる。既存のDRAMの1つの問題は、メモリ・セルからデータを読出したり、リフレッシュすることに比べて、そのメモリ・セルに新たなデータを書込むのに時間がかかることである。この問題は、図1及び図2を参照することにより理解できる。図1は、従来のDRAMメモリ・セルが読出されているときのアクティブ信号を示す。読出し操作は、ワードライン電圧10が静止値(この場合約−0.4V)から、メモリ・セルのアクセス・トランジスタが導通するための活動値に立ち上がることで開始する。次に、メモリ・セル内のキャパシタにより蓄積される電荷が、ビットライン上のトランジスタを通じて、センス増幅器に流れ始める。センス増幅器では、小電圧差分信号11が、ビットラインBT上の電圧12と、基準ビットラインBC上の電圧14との間で発生する。尚、基準ビットラインBCは、読出されるメモリ・セルには結合されていない。センス増幅器は、小スイング、例えばビットラインBTと基準ビットラインBCとの間のアナログ信号を、メモリ・セルに記憶するために、或いはメモリ・セルからデータを転送するために、フルスイング論理レベル信号に変換する。小電圧差分信号11が出現した後、センス増幅器がセットされ、すなわち、信号SETP16を通じてトリガされ、小電圧差分信号11をフルスイング論理レベルに増幅する。この結果、ビットラン電圧12及び基準ビットライン電圧14が、それらの初期小電圧差分から、それぞれの所定の高論理レベル及び低論理レベルに、この場合、それぞれ約1.2V及び0.0Vに分けられる。メモリ・セルに蓄積される電圧が、図1に曲線18により示されている。
【0004】
それに対して、従来のDRAMでの書込み操作は、読出し操作よりも長い時間を要する。図2を参照すると、現在ロー論理レベルすなわち"0"を記憶するメモリ・セルに、ハイ論理レベルすなわち"1"を書込む操作は、"リード0モディファイ・ライト1"として知られる。この書込み操作は、"0"を含むメモリ・セルを読出し、次にメモリ・セルに反対の値"1"を記憶させることにより開始する。この初期読出しステップは、隣接ビットライン上のメモリ・セルの記憶内容が破壊されるのを防ぐために必要となる。1メモリ・セルが"0"状態から"1"を再書込みされる間、同一のワードラインによりアクセスされる他のビットライン上のメモリ・セルが読出され、それらが既に記憶する同一データにより、ライトバックすなわち書戻しされる。
【0005】
図2に示されるように、リード・モディファイ・ライト操作は読出し操作と同様に、ワードライン電圧10が静止値から活動値に立ち上がることにより開始する。次に、メモリ・セル内のキャパシタにより蓄積される電荷が、ビットライン上のトランジスタを通じて、センス増幅器に流れ始める。センス増幅器では、小電圧差分信号21が、ビットラインBT上の電圧22と、基準ビットラインBC上の電圧20との間で発生する。尚、基準ビットラインBCは、書込まれるメモリ・セルには結合されていない。小電圧差分信号21が現れた後、信号SETP16がセンス増幅器をセットし、その結果、小電圧差分信号21が、それぞれ基準ビットラインBC及びビットラインBT上で、所定のハイ論理レベル及びロー論理レベルに増幅され、これらが、メモリ・セルに記憶されるオリジナル"0"値データを反映する。
【0006】
図2に示される従来のDRAM操作では、ビットラインBT及び基準ビットラインBC上のそれぞれの電圧22、20が、センス増幅器がセットされた後にだけ、新たなレベルに強制される。センス増幅器がセットされた後、電圧20及び22はほぼ完全に、それぞれハイ論理レベル及びロー論理レベルに向けて推移する。次に、ビットライン電圧及び基準ビットライン電圧は、書込み操作により要求されるように進路を反転させ、反対のレベルに達する。書込み前の初期読出しに要する時間は、読出し操作において、メモリ・セル内の電圧24が立ち上がるのに長い時間をとらせる。図1に示される読出し操作に比較して、リード・モディファイ・ライト操作では、メモリ・セル電圧が最終値の90%に達するのに、約30%長い時間を要する。これは図1のt0−t1を、図2のt0'−t1'と比較することにより明らかである。
【0007】
従来、リード・モディファイ・ライト操作を実行するためのより長い時間は、受け入れ可能とみなされてきた。これはビットライン信号レベルを新たなレベルに余りに直ちに変化させると、書込まれるビットラインと隣接ビットラインとの間のライン間ノイズ結合により、他のメモリ・セル内のデータを潜在的に破壊し得るからである。従来、隣接ビットラインによりアクセスされるメモリ・セル内のデータを破壊するリスク無しに、メモリ・セルに新たな値を即時書込む方法が存在しなかった。
【0008】
【発明が解決しようとする課題】
従って、本発明の目的は、メモリ・セルへの書込み操作を読出し操作程度の短い時間で実行することである。
【0009】
本発明の別の目的は、隣接ビットラインによりアクセスされるメモリ・セル内のデータを破壊するリスク無しに、メモリ・セルへの書込み操作を迅速に実行することである。
【0010】
更に本発明の別の目的は、小電圧信号をビットライン及び基準ビットラインに注入し、センス増幅器をセットすることにより、信号を所定のハイ論理レベル及びロー論理レベルに増幅し、メモリ・セルに記憶するように、書込み操作を実行することである。
【0011】
【課題を解決するための手段】
従って、本発明の1態様では、データをローカル・ビットスイッチによりメモリ・セルに書込むように適応化される、メモリを含む集積回路が提供される。このローカル・ビットスイッチは、センス増幅器がセットされる前に、小電圧差分を有する第1及び第2の書込み電圧を、真のビットライン及び基準ビットラインに印加する。センス増幅器は、小電圧差分を所定のハイ電圧及び所定のロー電圧に増幅するように適応化され、真のビットラインが所定のハイ電圧及び所定のロー電圧の一方を有し、これが次にメモリ・セルに書込まれる。
【0012】
本発明のより好適な態様では、書込まれるメモリ・セル及び他のメモリ・セルが、ワードラインによりアクセスされる。現在書込まれていないこうした他のメモリ・セル上のローカル・ビットスイッチは、それらのビットラインに結合されるセンス増幅器の設定以前に、それらのメモリ・セルに結合される真のビットライン及び基準ビットラインを分離するように適応化され、それにより、書込まれていないこうしたメモリ・セルの記憶内容が、選択メモリ・セルが書込まれるときに、リフレッシュされる。
【0013】
【発明の実施の形態】
本発明は、センス増幅器をセットする前に、小電圧差分書込み信号を真のビットライン及び基準ビットライン、すなわち相補ビットラインに同時に印加し、続いて、真のビットライン及び基準ビットライン上の小電圧差分をフルスイング信号に増幅するように、センス増幅器をセットすることにより、データをメモリ・セルに書込むシステム及び方法を提供する。尚、フルスイング電圧は、真のビットライン及び基準ビットラインの一方上の所定のハイ電圧、及び他方のライン上の所定のロー電圧を指し示す。次に、メモリ・セルに、真ビットライン上に存在するハイ電圧またはロー電圧が書込まれる。
【0014】
それに対して、メモリ・セルの読出しは、次のように実行される。すなわち、ワードラインを活動化し、メモリ・セル内に記憶される電荷から、小電圧差分信号を真のビットライン及び基準ビットライン上に生成し、次に小電圧差分信号をフルスイング信号に増幅するように、センス増幅器がセットされる。尚、前述のように、フルスイング電圧は、真のビットライン及び基準ビットラインの一方上の所定のハイ電圧、及び他方のライン上の所定のロー電圧を指し示す。
【0015】
後述の実施例では、ビットスイッチを用いて、小電圧差分書込み信号が真のビットライン及び基準ビットラインに印加される。尚、書込み操作では、ビットスイッチは読出し操作の場合と異なるタイミングで制御される。図3は、メモリ・アレイに関連付けられるセンシング回路のブロック図である。図3を参照すると、各グループ50内のローカル・ビットスイッチ(好適にはNFETとして実現される)が、センス増幅器50とローカル・バッファ60との間の、真のビットライン及び基準ビットライン上の信号フローを制御する。各ローカル・バッファ60は、1つの真のファンノード及び1つの相補ファンノードを有し、これらは8対のローカル・ビットスイッチにより、8つのセンス増幅器のグループ50内の8つの真のビットラインの1つ、及び8つの基準ビットラインの1つにそれぞれ結合される。8対のローカル・ビットスイッチの各グループ内において、1対が信号LBXP<0:7>により同時にオンされ、真のビットラインとファンノードとの間、及び基準ビットラインと相補ファンノードとの間で、信号を伝搬する。
【0016】
本発明によれば、書込み操作において、センス増幅器をセットする前に、所望の極性を有する小電圧差分信号が、真のファンノード及び相補ファンノードに印加され、ローカル・ビットスイッチ対がオンされる。この結果、小電圧差分信号が真のビットライン及び基準ビットラインに印加される。次にセンス増幅器がセットされ、小電圧差分信号を所定のハイ電圧論理レベル及びロー電圧論理レベルに増幅し、これらの異なるレベルが、真のビットライン及び基準ビットラインの各々に印加される。真ビットライン上に存在するハイ論理レベルまたはロー論理レベルが、データをメモリ・セルに記憶し、次にローカル・ビットスイッチが再度オフされる。
【0017】
図4は、真のファンノードFT及び相補ファンノードFCを含むローカル・バッファ60の回路図である。ローカル・バッファ60は、小電圧差分書込み信号を真のファンノード及び相補ファンノードそれぞれFT及びFCに印加する。"0"か"1"かにより決定される信号の極性が、メモリ・セルに書込まれる。ローカル・ビットスイッチ対が、読出し操作及び書込み操作において、異なるタイミングでオン及びオフされるように、以下で詳述する図6の論理回路が、ビットスイッチ・タイミングを制御する。
【0018】
ローカル・バッファ60は、端子PDOTにおいて読出しデータ出力を、また端子PDITにおいて、書込みデータ入力を提供する。グローバル読出し信号LBREADP及び関連回路が、PDOTを通じて、信号出力を管理する。グローバル書込み信号LBWRITEPは、書込み操作の間だけアクティブとなり、小電圧差分書込み信号を真のファンノードFT及び相補ファンノードFCに印加する。信号PDIT及びLBWRITEPは、真のファンノードFT及び相補ファンノードFCの一方に、小電圧VWRITEを印加する論理回路への入力であり、これはPDITのバイナリ論理により制御される。一方、真のファンノードFT及び相補ファンノードFCの他方は、グラウンドに放電される。VWRITEは、真のビットライン及び基準ビットラインから読出されるデータを出力するために、フルスイング論理レベルとして使用されるハイ電圧及びロー電圧に関連する小電圧信号である。VWRITE電圧はグラウンドを基準とし、メモリ・セルからグループ50内のセンス増幅器に入力される真のビットラインと基準ビットラインとの間の小電圧差分信号に比較的近く、センス増幅器はこの差分信号を読出しのためにフルスイング論理レベルに増幅する。フルスイング論理レベルとして、0.0V及び1.2Vが真のビットライン及び基準ビットライン上で使用される典型的なシステムでは、約250mVのVWRITE電圧を真のビットライン及び基準ビットラインの一方に印加し、他方をグラウンドに接続することにより、小電圧差分信号が真のビットライン及び基準ビットラインに印加される。
【0019】
図5は、小電圧源VWRITEを生成及び維持するために使用される典型的な回路を示す。この回路は、2つの分圧器70及び72を含む。分圧器70は低インピーダンス分圧器であり、インバータ及び関連スイッチング論理を通じて入力されるREAD信号により制御され、書込み操作の間にだけ作用する。低インピーダンス分圧器70は、書込み操作の間に電流を供給する。分圧器72は高インピーダンスを有し、書込み操作以外において、VWRITE電圧レベルを維持するために使用される。キャパシタ74は更に、電圧レベルを維持し、必要に応じて電流を供給する支援をする。
【0020】
図4を再度参照すると、ローカル・バッファ60は、上部アレイ及び下部アレイのために、グローバル・センス増幅器セット信号、それぞれUPSETP及びLPSETPを受信し、これらはローカル・セット・センス増幅器信号USETP及びLSETPとして、それぞれ再生成される。これらのローカル・セット・センス増幅器信号は、グローバル等価信号UPSETEQP及びLESETEQPにより、それぞれリセットされる。図4から明らかなように、ローカル・セット・センス増幅器信号USETPまたはLSETPの活動化は、トランジスタ62をオフさせ、従って、真のファンノードFTまたはその相補ファンノードFCへのVWRITE電圧の印加を阻止する。
【0021】
書込みプリチャージ素子64は、読出しプリチャージ素子66とは別々に設けられ、制御される。書込み操作では、ファンノードFT及びFCが、書込みプリチャージ信号WRPRECのタイミングに従い、素子64によりプリチャージされる、すなわち、グラウンドに放電される。他方、読出し操作では、ファンノードFT及びFCが、読出しプリチャージ信号LBRESTNのタイミングに従い、読出しプリチャージ素子66により、所定のハイ電圧論理レベルにプリチャージされる。PFET素子68はファンノードFT及びFC間に相互結合され、SREADP信号により読出し操作の間にだけ活動化される。読出し操作の間、相互結合素子68が、真のファンノードFT及び相補ファンノードFC上の、所定のハイ論理レベル及びロー論理レベルの各々を再生成及び維持することを支援する。相互結合素子68は書込み操作の間にはディセーブルされる。なぜなら、ローカル・グループ50の基本センス増幅器内でのみ、信号の差異化が実行されることが望ましいからである。
【0022】
グローバル・ビットスイッチ・オン/オフ信号を生成する典型的な回路が、図6に示される。この回路は、読出し操作及び書込み操作のために、グローバル・ビットスイッチ信号の活動化のタイミングをそれぞれに制御する。再度図3を参照すると、グローバル・ビットスイッチ・オン/オフ信号BXP<0:7>は、図7に示される論理回路により生成されるローカル・ビットスイッチ信号LBXP<0:7>として、ローカル・ビットスイッチに転送される。前述のように、読出し操作では、センス増幅器がセットされるとき、ローカル・ビットスイッチ対がオンされ、ワードラインが非活動化されるとき、オフされる。それに対して、書込み操作では、ワードラインが活動化されるときに、ローカル・ビットスイッチ対がより早くオンされ、ワードラインが非活動化されるよりずっと前に、センス増幅器がセットされるときに、再度オフされる。
【0023】
図6を参照すると、8個のグローバル・ビットスイッチBXP0乃至BXP7の1つが、デコード・ゲートAへのバイナリ入力により選択される。尚、デコード・ゲートAは、適正な入力組み合わせを受信すると、ハイに遷移する。書込み操作の間、ワードラインが活動化されるとき、選択グローバル・ビットスイッチがハイに遷移し、センス増幅器がセットされるとき、再度ローに遷移する。書込み操作を通じて、READ信号はローのまま維持され、それによりゲートD出力はハイ状態のままである。ワードラインが活動化されてから("ダミー・ワードライン(WL)デコード"入力のハイへの遷移により表される)、センス増幅器がセットされるまで、ゲートBへの両方の入力はハイであり、従ってゲートB出力がローとなり、それによりゲートC出力がローとなる。その結果、ゲートEの出力がハイとなり、最終的にBXPがハイとなる。このとき、グローバル・ビットスイッチがオンする。センス増幅器セット信号が受信されると、Bゲート出力がハイになり、それによりゲートC出力がハイになり、ゲートE出力及びBXP出力が再度ローになる。
【0024】
読出し操作の間、センス増幅器がセットされるとき、選択グローバル・ビットスイッチがハイに遷移し、センス増幅器がリセットされるとき、再度ローになる。この操作では、READ信号がハイである。ワードラインが活動化されてから("ダミー・ワードライン(WL)デコード"入力により表される)、センス増幅器がセットされるまで、ゲートBへの両方の入力はハイであり、従ってゲートB出力がローとなる。ゲートC出力は、READ信号がハイであるのでハイとなり、ゲートD出力は、センス増幅器セット信号がまだローであるので、ハイとなる。従って、ゲートE出力はローとなり、その結果BXPがローとなる。センス増幅器セット信号が受信されると、ゲートBがハイに遷移するが、ゲートCはハイに留まる。なぜなら、READがハイであるからである。一方、ゲートDは、センス増幅器セット信号がハイであるので、ローに遷移する。従って、ゲートE出力がハイに遷移し、グローバル・ビットスイッチ信号BXPがハイに駆動される。センス増幅器セット信号がローに落ちるとき、BXPは再度ローに落ち、ゲートDをハイに、またゲートEをローに駆動する。
【0025】
図7は、特定のブロックすなわちセンス増幅器グループ50が、ブロック書込み信号BWにより選択されているか否かに従い、グローバル・ビットスイッチ信号をローカル・ビットスイッチ信号に転送する論理回路を示す。図3に示されるように、ブロック書込み信号BW0乃至BW255が、それぞれのグループに提供される。例えば、グループ50内で"1"と番号付けされる真のビットライン及び基準ビットライン対に対応するローカル・ビットスイッチ対は、ブロック書込み信号BW及びグローバル・ビットスイッチ信号BXP1の両方がイネーブルされるとき、ローカル・ビットスイッチ信号LBXP1によりオンされる。読出し操作の間、全てのブロック書込み信号BWはイネーブルされたままである。
【0026】
本発明によれば、書込みが行われるビットラインに隣接するビットラインによりアクセスされるメモリ・セルに記憶されるデータを破壊することなく、書込み操作が読出し操作とほぼ同じ時間で実行される。図4を参照すると、書込み操作は次の初期条件、すなわち、LSETP、USETP、SREADP、LBREEADPの全てがローで、LBRESTNがハイで開始する。書込みに備え、信号WRPRECが素子64に作用し、真のファンノードFT及び相補ファンノードFCをグラウンドに放電させる。続いて、プリチャージ、書込み入力PDIT、及び書込み制御信号LBWRITEPが、ローカル・バッファ60に提供される。PDITがハイかローかに応じて、VWRITEが低インピーダンス分圧器70(図5)から、真のファンノードFT及び相補ファンノードFCの一方に印加され、他方のファンノードはグラウンドに保持される。例えば、PDITがハイの場合、真のファンノードFTがVWRITE電圧に充電され、相補ファンノードFCはグラウンドに保持される。逆に、PDITがローの場合、相補ファンノードFCがVWRITE電圧に充電され、真のファンノードFTはグラウンドに保持される。
【0027】
やがて、グローバル・ビットスイッチ信号が図6の回路により準備される。デコードがゲートAにおいて発生する。ワードラインが活動化されるとき、ゲートBにおいてダミー・ワードライン・デコード信号が受信され、BXP<0:7>の8つの信号の内の1つのBXPがイネーブルされる。図7に示されるように、グループ50のためのブロック書込みBWがイネーブルされる度に、そのBXP、例えばBXP1がローカル・ビットスイッチ信号LBXP1として、ローカル・ビットスイッチ対に転送される。LBXP1が、"1"と番号付けされる真のビットライン及び基準ビットラインのローカル・ビットスイッチをオンし、真のビットライン及び基準ビットラインが、それぞれ真のファンノードFT及び相補ファンノードFCに接続される。
【0028】
メモリ・アレイ内で活動化されるワードラインが、そのワードラインに接続されるメモリ・セルから、真のビットライン上に電荷が移動することを可能にする。少なくとも1つの真のビットラインがその導通により、書込みのために、真のファンノードFTをメモリ・セルに接続する。導通した真のビットライン及び基準ビットライン上の電圧は、それぞれのファンノードに存在する電圧に近づく。従って、グラウンドを基準とする略VWRITEの小電圧差分書込み信号が、真のビットライン及び基準ビットライン間に印加される。次に、セット信号がグループ50のセンス増幅器をセットし、これが小電圧差分書込み信号をフルスイング論理レベルに増幅し、真のビットライン及び基準ビットライン上に、それぞれ所定のハイ電圧(例えば1.2V)及び所定のロー電圧(例えば0.0V)が印加される。セット信号はまた、グローバル・ビットスイッチ信号をディセーブルすることにより、ローカル・ビットスイッチ(図6)をオフし、それによりグループ50の基本センス増幅器をファンノードFT及びFCから分離し、小電圧差分信号がフルスイング論理レベルに増幅されることを可能にする。
【0029】
ワードラインが活動化されている間、メモリ・セルの電圧は、現在真のビットライン上に存在する所定のハイ電圧論理レベルまたはロー電圧論理レベルに近いレベルまで、立ち上がるかまたは立ち下がる。その後、ワードラインが非活動化され、それにより書込み操作が終了する。
【0030】
図8乃至図11は、全て同じ電圧スケール及び時間スケールで示されており、書込み操作の間の信号を示す。ワードライン活動化信号100、ローカル・ビットスイッチ信号102、及びセンス増幅器セット信号104のタイミングが、図8に示される。図9は、真のビットライン106、基準ビットライン108、及び真のファンノード110のそれぞれの電圧を示す。VWRITE電圧112が図10に示され、書込まれるメモリ・セルの電圧114が図11に示される。
【0031】
図3乃至図7を参照して、グループ50内で"1"と番号付けされるメモリ・セルに対する読出し操作は、次の初期状態の信号で開始する。すなわち、BWがハイ、BXP1及びLBXP1を含む全てのBXP及びLBXPがロー、LBWRITEPがロー、WRPRECがロー、LBRESTNがハイ、LBREADPがロー、及びSREADPがローである。読出し操作は、LBRESTN信号がローに遷移して、読出しプリチャージ素子66をオンし、それによりファンノードFT及びFCをVddにプリチャージすることにより開始される。READ信号はVWRITEのために、低インピーダンス分圧器70をディセーブルする。プリチャージの後、LBRESTNが再度ハイに遷移する。
【0032】
ワードラインが活動化され、グループ50内の基本センス増幅器において、小電圧差分信号が真のビットライン及び基準ビットライン間で発生する。ローカル・ビットスイッチはローのままである。なぜなら、グローバル・ビットスイッチ信号発生器(図6)の出力が、READ信号及びディセーブルされたセンス増幅器セット信号により、ディセーブルされたままであるからである。次に、センス増幅器セット信号がイネーブルされ、活動化されるワードラインに接続される各グループ50内の全てのビットラン上において、真のビットライン及び基準ビットライン間の小電圧信号が所定のハイ電圧及びロー電圧に増幅される。グループ内のローカル・ビットスイッチ対、例えばLBXP2が、グローバル・ビットスイッチBXP2のイネーブルと共に、このときオンし、真のビットライン及び基準ビットライン上の増幅された論理レベルが、真のファンノードFT及び相補ファンノードFCに転送されることを可能にする。ローカル・バッファ60の信号SREADPにより、相互結合素子68がファンノードFT及びFC上で、所定のハイ電圧論理レベル及びロー電圧論理レベルを再生成し、それらを維持する。最後に、適当なタイミングで、LBREADPがメモリ・セルから読出されたデータを、出力バスPDOT上にゲートする。
【0033】
図12乃至図14は、全て同じ電圧スケール及び時間スケールで示されており、読出し操作の間の信号を示す。ワードライン活動化信号120、ローカル・ビットスイッチ信号122、及びセンス増幅器セット信号124のタイミングが、図12に示される。図13は、真のビットライン126、基準ビットライン128、及び真のファンノード130のそれぞれの電圧を示す。また、読出されるメモリ・セルの電圧132が図14に示される。
【0034】
本発明は特定の好適な実施例に関して述べられてきたが、当業者であれば、多くの変更及び改良が本発明の範囲及び趣旨から逸れることなく可能であることが理解できよう。
【0035】
まとめとして、本発明の構成に関して以下の事項を開示する。
【0036】
(1)メモリ・アレイを有するメモリを含むタイプの集積回路であって、前記メモリ・アレイが、真のビットラインに結合されるメモリ・セルと、基準ビットラインとを含み、更に前記真のビットライン及び前記基準ビットラインに結合されるセンス増幅器を含み、前記センス増幅器が、前記真のビットラインと前記基準ビットラインとの間の小電圧差分を、前記メモリ・セルへの及び前記メモリ・セルからの転送のために、所定のハイ電圧及び所定のロー電圧に増幅するように適応化され、前記所定のハイ電圧と前記所定のロー電圧との差分が、前記小電圧差分よりも遙かに大きく、前記集積回路が、
書込み操作の間に、前記センス増幅器による増幅以前に、前記小電圧差分を有する選択された第1及び第2の書込み電圧を、それぞれ前記真のビットライン及び前記基準ビットラインに印加するように適応化される第1及び第2のビットスイッチを含み、
前記センス増幅器が前記小電圧差分を前記所定のハイ電圧及び前記所定のロー電圧に増幅し、異なる電圧を前記真のビットライン及び前記基準ビットラインの各々に印加し、データを前記メモリ・セルに書込む集積回路。
(2)読出し操作の間、前記センス増幅器による増幅以前に、前記第1及び第2のビットスイッチが、前記真のビットライン及び前記基準ビットラインを分離するように適応化される、前記(1)記載の集積回路。
(3)真のファンノード及び相補ファンノードを更に含み、前記真のファンノード及び前記相補ファンノードが、それぞれ前記第1のビットスイッチ及び前記第2のビットスイッチにより、前記真のビットライン及び前記基準ビットラインに選択的に結合されて、前記メモリ・セルから読出される、または前記メモリ・セルに書込まれるデータを記憶し、前記第1及び第2の書込み電圧が、それぞれ前記真のファンノード及び前記相補ファンノードを通じて、前記真のビットライン及び前記基準ビットラインに印加される、前記(2)記載の集積回路。
(4)書込み操作に先立ち、プリチャージ操作の間に、前記真のファンノード及び前記相補ファンノードを選択的にグラウンドに結合する1対のプリチャージ・スイッチを含む、前記(3)記載の集積回路。
(5)前記真のファンノード及び前記相補ファンノードに結合される書込み電圧回路を含み、前記書込み電圧回路が前記書込み操作の間に、固定の非ゼロ電圧を前記真のファンノード及び前記相補ファンノードの選択された方にゲートし、非選択ファンノードを接地するように適応化され、前記選択ファンノードが前記メモリ・セルに書込まれるデータの値にもとづき選択される、前記(3)記載の集積回路。
(6)前記書込み電圧回路がインターロック論理を含み、前記センス増幅器がセットされる間、前記インターロック論理が、前記固定の非ゼロ電圧が前記選択ファンノード上にゲートされるのを防止する、前記(5)記載の集積回路。
(7)前記真のファンノード及び前記相補ファンノードに接続される1対の相互結合素子を含み、前記相互結合素子が前記読出し操作の間にだけ応答して、前記真のファンノード及び前記相補ファンノードを、前記所定のハイ電圧及び前記所定のロー電圧の異なる電圧に保持する、前記(3)記載の集積回路。
(8)ビットスイッチ制御論理を含み、前記ビットスイッチ制御論理が読出し信号、ビットスイッチ・アドレス信号、センス増幅器セット信号、及び基準ワードライン信号に応答して、前記第1のビットスイッチ及び前記第2のビットスイッチを、前記書込み操作及び前記読出し操作の間に、それぞれ異なるタイミングで開閉する、前記(3)記載の集積回路。
(9)前記メモリ・セルが第1のメモリ・セルであり、前記センス増幅器が第1のセンス増幅器であり、前記真のビットラインが第1の真のビットラインであり、前記基準ビットラインが第1の基準ビットラインであり、前記メモリ・アレイが更に、第2のメモリ・セルと、前記第1及び第2のメモリ・セルに結合されるワードラインと、前記第2のメモリ・セルに結合される第2の真のビットラインと、第2の基準ビットラインと、前記第2の真のビットライン及び前記第2の基準ビットラインに結合される第2のセンス増幅器と、前記第2の真のビットライン及び前記第2の基準ビットラインにそれぞれ結合される第3及び第4のビットスイッチとを含み、書込み操作の間、前記第1のセンス増幅器による増幅以前に、前記第3及び第4のビットスイッチが、前記第2の真のビットライン及び前記第2の基準ビットラインを分離するのと同時に、前記第1及び第2のビットスイッチが前記第1及び第2の書込み電圧を、それぞれ前記第1の真のビットライン及び前記第1の基準ビットラインに印加し、それにより、前記第2のメモリ・セルに記憶される記憶データがリフレッシュされるのと同一の操作において、前記書込みデータが前記第1のメモリ・セルに書込まれる、前記(2)記載の集積回路。
(10)真のファンノード及び相補ファンノードを含み、前記真のファンノード及び前記相補ファンノードが、それぞれ前記第1のビットスイッチ及び前記第2のビットスイッチにより、前記真のビットライン及び前記基準ビットラインに選択的に結合されて、前記メモリ・セルから読出される、または前記メモリ・セルに書込まれるデータを記憶し、前記第1及び第2書込み電圧が、それぞれ前記真のファンノード及び前記相補ファンノードを通じて、前記真のビットライン及び前記基準ビットラインに印加される、前記(9)記載の集積回路。
(11)前記真のファンノード及び前記相補ファンノードを選択的にグラウンドに結合する、1対のプリチャージ・スイッチを含み、プリチャージ操作の間、前記真のファンノード及び前記相補ファンノードが接地される、前記(10)記載の集積回路。
(12)前記真のファンノード及び前記相補ファンノードに結合される書込み電圧回路を含み、前記書込み電圧回路が前記書込み操作の間に、固定の非ゼロ電圧を前記真のファンノード及び前記相補ファンノードの選択された方にゲートし、非選択ファンノードを接地するように適応化され、前記選択ファンノードが前記メモリ・セルに書込まれるデータの値にもとづき選択される、前記(11)記載の集積回路。
(13)前記書込み電圧回路がインターロック論理を含み、前記センス増幅器がセットされる間、前記インターロック論理が、前記固定の非ゼロ電圧が前記真のファンノード及び前記相補ファンノードの前記選択ファンノード上にゲートされるのを防止する、前記(12)記載の集積回路。
(14)前記真のファンノード及び前記相補ファンノードに接続される1対の相互結合素子を含み、前記相互結合素子が前記読出し操作の間にだけ応答して、前記真のファンノード及び前記相補ファンノードを、前記所定のハイ電圧及び前記所定のロー電圧の異なる電圧に保持する、前記(13)記載の集積回路。
(15)ビットスイッチ制御論理を含み、前記ビットスイッチ制御論理が読出し信号、ビットスイッチ・アドレス信号、センス増幅器セット信号、及び基準ワードライン信号に応答して、前記第1のビットスイッチ及び前記第2のビットスイッチを、前記書込み操作及び前記読出し操作の間に、それぞれ異なるタイミングで開閉する、前記(10)記載の集積回路。
(16)集積回路において、データをメモリ・アレイのメモリ・セルに書込む方法であって、前記メモリ・セルがワードラインと、該メモリ・セルに結合される真のビットラインとによりアクセスされるデータを記憶し、前記メモリ・セルが前記真のビットラインによりセンス増幅器に結合され、前記センス増幅器が前記真のビットラインと基準ビットラインとの間の小電圧信号をフルスイング信号に差異化するように適応化され、前記フルスイング信号が、前記真のビットライン及び前記基準ビットラインの一方上の所定のハイ電圧、及び前記真のビットライン及び前記基準ビットラインの他方上の所定のロー電圧であり、前記小電圧信号が前記フルスイング信号よりも遙かに小さな信号を有し、前記方法が、
前記小電圧信号が前記真のビットライン及び前記基準ビットライン上に現れるように、前記ワードラインを活動化するステップと、
前記小電圧信号を差異化するために、前記センス増幅器をセットする以前に、書込み入力に応答して、前記真のビットライン及び前記基準ビットライン上に、非ゼロの小電圧書込み信号を注入するステップと、
その後、前記センス増幅器をセットし、前記小電圧書込み信号の極性に従う値を有するデータを前記メモリ・セルに書込むステップと
を含む方法。
(17)前記ワードラインを活動化後、読出し入力に応答して、前記真のビットライン及び前記基準ビットラインを分離し、その後、前記センス増幅器をセットし、前記センス増幅器がセットされた後に、記憶データが前記真のビットライン及び前記基準ビットラインから読出される、前記(16)記載の方法。
(18)前記真のビットライン及び前記基準ビットラインを、それぞれ第1及び第2のビットスイッチにより、真のファンノード及び相補ファンノードに結合するステップを含み、前記小電圧書込み信号が、前記真のファンノード及び前記相補ファンノードから、それぞれ前記第1及び第2のビットスイッチを通じて、前記真のビットライン及び前記基準ビットラインに印加される、前記(17)記載の方法。
(19)前記データが書込まれるとき、前記ワードラインを活動化する前に、前記真のファンノード及び前記相補ファンノードをグラウンドにプリチャージするステップを含む、前記(18)記載の方法。
(20)前記センス増幅器をセット後、前記小電圧書込み信号が前記真のファンノード及び前記基準ファンノード上に注入されるのを防止するステップを含む、前記(19)記載の方法。
(21)前記真のファンノード及び前記相補ファンノードを、前記所定のハイ電圧及び前記所定のロー電圧の異なる電圧に保持するステップを含む、前記(20)記載の方法。
(22)前記メモリ・アレイが第2のメモリ・セルを含み、前記第2のメモリ・セルが前記ワードラインと、前記第2のメモリ・セルに結合される第2の真のビットラインとによりアクセスされるデータを記憶し、前記第2のメモリ・セルが、前記第2の真のビットラインにより第2のセンス増幅器に結合され、前記第2のセンス増幅器が、前記第2の真のビットラインと第2の基準ビットラインとの間の小電圧信号をフルスイング信号に差異化するように適応化され、前記フルスイング信号が、前記第2の真のビットライン及び前記第2の基準ビットラインの一方上の所定のハイ電圧、及び前記第2の真のビットライン及び前記第2の基準ビットラインの他方上の所定のロー電圧であり、前記小電圧信号が前記フルスイング信号よりも遙かに小さな信号を有し、前記方法が、
前記ワードラインを活動化後、前記第2の真のビットライン及び前記第2の基準ビットラインを分離し、その後、前記第2のセンス増幅器を前記第1のセンス増幅器と同時にセットし、前記データが前記第1のメモリ・セルに書込まれる間に、前記第2のメモリ・セルに記憶される記憶データをリフレッシュするステップを含む、前記(16)記載の方法。
【図面の簡単な説明】
【図1】読出し操作を示すタイミング図である。
【図2】リード・モディファイ・ライト操作を示すタイミング図である。
【図3】本発明の実施例に従う、メモリ・アレイに関連付けられるセンシング回路のブロック図である。
【図4】本発明の実施例に従う、真のファンノードFT及び相補ファンノードFCを含むローカル・バッファの回路図である。
【図5】本発明の実施例に従い、小電圧源VWRITEを生成及び保持するために使用される典型的な回路を示す図である。
【図6】本発明の実施例に従い、グローバル・ビットスイッチ・オン/オフ信号を生成する典型的な回路を示す図である。
【図7】本発明の実施例に従い、グローバル・ビットスイッチ信号をローカル・ビットスイッチ信号に転送する論理回路を示す図である。
【図8】本発明の書込み操作における、ワードライン活動化信号、ローカル・ビットスイッチ信号、及びセンス増幅器セット信号のタイミングを示す図である。
【図9】本発明の書込み操作における、真のビットライン、基準ビットライン、及び真のファンノードの電圧を示す図である。
【図10】本発明の書込み操作における、VWRITE電圧を示す図である。
【図11】本発明の書込み操作において、書込まれるメモリ・セルの電圧を示す図である。
【図12】本発明の読出し操作における、ワードライン活動化信号、ローカル・ビットスイッチ信号、及びセンス増幅器セット信号のタイミングを示す図である。
【図13】本発明の読出し操作における、真のビットライン、基準ビットライン、及び真のファンノードの電圧を示す図である。
【図14】本発明の読出し操作において、読出されるメモリ・セルの電圧を示す図である。
【符号の説明】
10、100、120 ワードライン電圧
11、21 差分信号
12、22 ビットライン電圧
14、20 基準ビットライン電圧
16、104、124 センス増幅器セット信号
18、24、114、132 メモリ・セル電圧
102、122 ローカル・ビットスイッチ信号
106、126 真ビットライン電圧
108、128 基準ビットライン電圧
110、130 真ファンノード電圧
112 VWRITE電圧
Claims (5)
- メモリ・アレイを有するメモリを含む集積回路であって、
前記メモリ・アレイが、真のビットラインに結合されるメモリ・セルと、基準ビットラインと、前記真のビットライン及び前記基準ビットラインに結合されるセンス増幅器を含み、
前記センス増幅器が、前記真のビットラインと前記基準ビットラインとの間の小電圧差分を、前記メモリ・セルへの及び前記メモリ・セルからの転送のために、所定のハイ電圧及び所定のロー電圧に増幅するように適応化され、前記所定のハイ電圧と前記所定のロー電圧との差分が、前記小電圧差分よりも遙かに大きく、
前記集積回路が、書込み操作の間に、前記センス増幅器による増幅以前に、前記小電圧差分を有する選択された第1及び第2の書込み電圧を、それぞれ前記真のビットライン及び前記基準ビットラインに印加するように適応化される第1及び第2のビットスイッチを含み、
前記センス増幅器が前記小電圧差分を前記所定のハイ電圧及び前記所定のロー電圧に増幅し、異なる電圧を前記真のビットライン及び前記基準ビットラインの各々に印加し、データを前記メモリ・セルに書込み、
前記集積回路はさらに、真のファンノード及び相補ファンノードを含むバッファを有し、前記書込み操作の間に、前記真のファンノード及び前記相補ファンノードが、それぞれ前記第1のビットスイッチ及び前記第2のビットスイッチにより、前記真のビットライン及び前記基準ビットラインに選択的に結合される前に、前記メモリ・セルに書込まれるデータを記憶し、前記真のビットライン及び前記基準ビットラインへの選択的な結合により、前記第1及び第2の書込み電圧が、それぞれ前記真のファンノード及び前記相補ファンノードを通じて、前記真のビットライン及び前記基準ビットラインに印加され、
前記バッファは、さらに前記真のファンノード及び前記相補ファンノードに結合される書込み電圧回路を含み、前記書込み電圧回路が前記書込み操作の間に、小電圧を前記真のファンノード及び前記相補ファンノードの選択された方に印加し、非選択ファンノードを接地するように適応化され、前記選択ファンノードが前記メモリ・セルに書込まれるデータの値に基づき選択される、集積回路。 - 読出し操作の間、前記センス増幅器による増幅以前に、前記第1及び第2のビットスイッチが、前記真のビットライン及び前記基準ビットラインを分離するように適応化される、請求項1記載の集積回路。
- 書込み操作に先立ち、プリチャージ操作の間に、前記真のファンノード及び前記相補ファンノードを選択的にグラウンドに結合する1対のプリチャージ・スイッチを含む、請求項1記載の集積回路。
- 前記書込み電圧回路がインターロック論理を含み、前記センス増幅器がセットされる間、前記インターロック論理が、前記小電圧が前記選択ファンノード上にゲートされるのを防止する、請求項1記載の集積回路。
- 前記真のファンノード及び前記相補ファンノードに接続される1対の相互結合素子を含み、前記相互結合素子が前記読出し操作の間に応答して、前記真のファンノード及び前記相補ファンノードを、前記所定のハイ電圧及び前記所定のロー電圧の異なる電圧に保持する、請求項1記載の集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/896734 | 2001-06-29 | ||
US09/896,734 US6504766B1 (en) | 2001-06-29 | 2001-06-29 | System and method for early write to memory by injecting small voltage signal |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003051189A JP2003051189A (ja) | 2003-02-21 |
JP3980417B2 true JP3980417B2 (ja) | 2007-09-26 |
Family
ID=25406741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002176810A Expired - Fee Related JP3980417B2 (ja) | 2001-06-29 | 2002-06-18 | 集積回路メモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US6504766B1 (ja) |
JP (1) | JP3980417B2 (ja) |
TW (1) | TWI237826B (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6243779B1 (en) * | 1996-11-21 | 2001-06-05 | Integrated Device Technology, Inc. | Noise reduction system and method for reducing switching noise in an interface to a large width bus |
US6816397B1 (en) * | 2003-05-29 | 2004-11-09 | International Business Machines Corporation | Bi-directional read write data structure and method for memory |
US7012826B2 (en) * | 2004-03-31 | 2006-03-14 | International Business Machines Corporation | Bitline twisting structure for memory arrays incorporating reference wordlines |
US7079427B2 (en) * | 2004-07-02 | 2006-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for a high-speed access architecture for semiconductor memory |
KR100621772B1 (ko) * | 2005-02-02 | 2006-09-14 | 삼성전자주식회사 | 반도체 메모리 장치의 리드아웃 회로 및 그의 디세이블제어방법 |
US20090073786A1 (en) * | 2007-09-14 | 2009-03-19 | United Memories, Inc. | Early write with data masking technique for integrated circuit dynamic random access memory (dram) devices and those incorporating embedded dram |
US7443714B1 (en) * | 2007-10-23 | 2008-10-28 | Juhan Kim | DRAM including segment read circuit |
KR20110057314A (ko) * | 2009-11-24 | 2011-06-01 | 삼성전자주식회사 | 비트라인 프리차지 전압 생성기, 이를 포함하는 반도체 메모리 장치 비트라인 프리차지 전압 트리밍 방법 |
US9324414B2 (en) * | 2013-07-24 | 2016-04-26 | Stmicroelectronics International N.V. | Selective dual cycle write operation for a self-timed memory |
US9935143B2 (en) * | 2015-09-30 | 2018-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
US11404127B1 (en) * | 2021-02-11 | 2022-08-02 | Sandisk Technologies Llc | Read refresh to improve power on data retention for a non-volatile memory |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS615495A (ja) | 1984-05-31 | 1986-01-11 | Toshiba Corp | 半導体記憶装置 |
US5007022A (en) | 1987-12-21 | 1991-04-09 | Texas Instruments Incorporated | Two-port two-transistor DRAM |
JPH07211068A (ja) | 1994-01-18 | 1995-08-11 | Matsushita Electric Ind Co Ltd | メモリ装置 |
JPH10111828A (ja) | 1996-09-27 | 1998-04-28 | Internatl Business Mach Corp <Ibm> | メモリシステム、データ転送方法 |
JP3712150B2 (ja) * | 1996-10-25 | 2005-11-02 | 株式会社日立製作所 | 半導体集積回路装置 |
US5923593A (en) | 1996-12-17 | 1999-07-13 | Monolithic Systems, Inc. | Multi-port DRAM cell and memory system using same |
JPH1186539A (ja) | 1997-09-04 | 1999-03-30 | Canon Inc | データ処理装置、及び方法 |
JP2978871B2 (ja) | 1998-01-30 | 1999-11-15 | 日本電気アイシーマイコンシステム株式会社 | リフレッシュ制御方式 |
US5963497A (en) | 1998-05-18 | 1999-10-05 | Silicon Aquarius, Inc. | Dynamic random access memory system with simultaneous access and refresh operations and methods for using the same |
JP4748828B2 (ja) * | 1999-06-22 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2001
- 2001-06-29 US US09/896,734 patent/US6504766B1/en not_active Expired - Fee Related
-
2002
- 2002-06-18 JP JP2002176810A patent/JP3980417B2/ja not_active Expired - Fee Related
- 2002-06-28 TW TW091114348A patent/TWI237826B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US20030002349A1 (en) | 2003-01-02 |
JP2003051189A (ja) | 2003-02-21 |
US6504766B1 (en) | 2003-01-07 |
TWI237826B (en) | 2005-08-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6552944B2 (en) | Single bitline direct sensing architecture for high speed memory device | |
JP6374136B1 (ja) | トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリおよびその読み取り方法 | |
US7505341B2 (en) | Low voltage sense amplifier and sensing method | |
US6535439B2 (en) | Full stress open digit line memory device | |
US6400629B1 (en) | System and method for early write to memory by holding bitline at fixed potential | |
JP4331484B2 (ja) | ランダムアクセスメモリ及びその読み出し、書き込み、及びリフレッシュ方法 | |
JPH0713863B2 (ja) | ダイナミック型ランダムアクセスメモリ | |
US5289431A (en) | Semiconductor memory device divided into blocks and operable to read and write data through different data lines and operation method of the same | |
US5555523A (en) | Semiconductor memory device | |
JP3980417B2 (ja) | 集積回路メモリ | |
US7336522B2 (en) | Apparatus and method to reduce undesirable effects caused by a fault in a memory device | |
JP2006324007A (ja) | Dramアレイ用ビット線プリチャージ手法 | |
JPH05159573A (ja) | ダイナミックランダムアクセスメモリ構造の感知回路 | |
KR20030080991A (ko) | 반도체 기억 장치의 제어 방법 및 반도체 기억 장치 | |
US20090021995A1 (en) | Early Write Method and Apparatus | |
US7012831B2 (en) | Semiconductor memory device | |
US20060221665A1 (en) | Semiconductor memory device for low voltage | |
US7184341B2 (en) | Method of data flow control for a high speed memory | |
US7443751B2 (en) | Programmable sense amplifier multiplexer circuit with dynamic latching mode | |
JPH0528764A (ja) | 半導体記憶装置 | |
JP2002208273A (ja) | メモリ内のメモリセルをポンピングする装置及び方法 | |
US6324090B1 (en) | Nonvolatile ferroelectric memory device | |
JP2005071589A (ja) | Pfetビットスイッチを使用するdramの直接書き込みシステムおよび方法 | |
EP1132923A1 (en) | Bit line sense circuit and method for dynamic random access memories | |
JPH08147975A (ja) | 半導体メモリ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050420 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050808 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050811 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051107 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060509 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060809 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060818 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061023 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070619 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070627 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130706 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |