JP4226686B2 - 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、高速アクセスを可能としたＤＲＡＭ等を用いた半導体メモリシステムに関する。
【０００２】
【従来の技術】
ＭＯＳ型半導体記憶装置のうちＤＲＡＭは、メモリセルが比較的簡素なため最も高集積化が進み、現在あらゆるコンピュータ機器の主記憶メモリとして利用されている。一方、昨今の急激なマイクロプロセッサ（ＭＰＵ）の性能向上に対応してメモリ性能を向上させるべく数々の高速データサイクル機能を搭載したＤＲＡＭが提案され、あるいは量産が開始され始めている。その代表例がシステムクロックと同期させて全ての入出力データをやり取りする、いわゆる同期型のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）や、同様の動作ながらクロックの両エッジをトリガとしてアクセス可能としたダブル・データ・レートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）等である。更に、プロトコルベースのコマンドにより高速にデータ転送が行えるランバスＤＲＡＭ（ＲＤＲＡＭ）（Rambus Inc. 仕様）等が開発されており、従来の非同期型のＤＲＡＭからこれら同期型ＤＲＡＭへの移行の流れは将来的には必然なものと言える。
【０００３】
このような同期型ＤＲＡＭの特徴は、最大バンド幅が非常に高速であることにある。例えば、最新のＳＤＲＡＭでの最大バンド幅としては、１００Ｍｂｐｓが達成されている。将来的なＤＤＲ−ＳＤＲＡＭでは２００Ｍｂｐｓ、Ｒ−ＤＲＡＭでは８００Ｍｂｐｓに達すると予想される。但し、このような高バンド幅が実現可能なのは、メモリ空間の限られた特定の行方向のみのバーストアクセスに限定されている。すなわち、行アドレスが変化するいわゆるランダムアクセス時の速度に関しては、従来の非同期型ＤＲＡＭとほぼ同程度の速度しか得られていない。
【０００４】
この対策として、ＤＲＡＭを主記憶に採用したコンピュータシステムにおいては、メモリの階層化が一般的な手法として採用されている。具体的には、ＤＲＡＭに比べ高速アクセスが可能なＳＲＡＭで構成されるキャッシュメモリをＭＰＵとＤＲＡＭの間に配置し、ＤＲＡＭの一部分のデータをＳＲＡＭにキャッシングしておく手法である。この場合、ＭＰＵからのメモリアクセスは高速なキャッシュメモリから行われ、キャッシュメモリにキャッシングされていないアドレス空間にアクセス命令が入った場合、即ちキャッシュミスした場合のみ、ＤＲＡＭからのアクセスを行う。この手法により、ＭＰＵとＤＲＡＭの速度性能差がある場合においても、コンピュータシステム性能は大幅に改善されている。
【０００５】
但し、キャッシュミスした場合にはＤＲＡＭからの読み出しが必要で、特にＤＲＡＭメモリ空間の同一ブロック内の別行アドレスがアクセスされた場合、ＭＰＵにとって最大の待ち時間が発生してしまう。以下、この問題をＳＤＲＡＭを例にとって、図１４を参照して説明する。
【０００６】
図１４は、ＳＤＲＡＭの読み出し動作タイミングの一例を示したものである。上述した、メモリの階層化を採用したコンピュータシステムにおいてキャッシュミスが発生し、主記憶としてＳＤＲＡＭからのアクセスの必要が生ずると、時刻ｔ１においてシステム側から現在の活性化されているアドレスに対するプリチャージを行うべく「プリチャージコマンド（Precharge ）」が発行される。これに続いて、所定の時間経過後、ＭＰＵから「アクティベートコマンド（Active）」が発行され、必要なメモリ空間に相当するバンクが活性化される。更に特定の時間経過後、「リードコマンド（Read）」が発行される。このリードコマンドから特定の時間後の時刻ｔ２から、特定のバースト長のデータがクロックに同期してＳＤＲＡＭより読み出される。ここに示したように、クロックに同期して連続に読み出される場合の最大バンド幅は非常に高いものの、キャッシュミスの場合のランダムアクセスに対する実効的なバンド幅は著しく低下している。すなわち、ほぼ時刻ｔ１からｔ２にかけてはデータが読み出されない時間、換言すればＭＰＵ側から見た場合の待ち時間が大きい事がわかる。
【０００７】
具体的には、図１４に示したＳＤＲＡＭの仕様の場合、ランダムアクセスサイクル時の最大バンド幅は、バーストサイクル時のそれの３６％程度しかない。これが今後のコンピュータシステム性能向上のためのボトルネックとなる可能性が高く、より高速なアクセスタイム並びにサイクルタイムを実現した高性能ＤＲＡＭの要求が高まりつつある。特に、現在の高性能サーバマシンを中心とするマルチＭＰＵシステムでは、高速バースト転送のみならず、高速ランダムアクセスの重要性が高い。更に、将来のリアルタイム動画再生を主目的とする民生用マルチメディアシステムにおいても、同様の高速ランダムアクセスが可能なＤＲＡＭが要求されると思われる。
【０００８】
このような要請を背景して、図１５に示したような、Enhanced Memory Systems Inc.から発表されているEnhanced ＳＤＲＡＭ（ＥＳＤＲＡＭ）や、図１６に示したような、日本電気株式会社から発表されているVirtual Channel Memory（ＶＣＭ）等が提案されている。
【０００９】
【発明が解決しようとする課題】
以上のように、ＳＤＲＡＭやＲＤＲＡＭに代表される高速データサイクルを実現したＤＲＡＭは、ランダムアクセスが必要となるアクセスのミスヒット時の待ち時間が大きく、これがシステムの性能向上のボトルネックとなっているという問題点がある。
【００１０】
また、高速アクセスタイム及び高速サイクルタイムを実現すべく、大容量のキャッシュメモリを搭載する図１５及び図１６の方法では、チップサイズに対するオーバーヘッドが高く、低コスト化が達成され難いという問題点がある。
【００１１】
この発明は、上記事情に鑑みてなされたものであり、格別の付随回路を搭載することなく、チップサイズに対するオーバーヘッドを抑制しながら、高速アクセスを可能とした半導体メモリシステム及び半導体メモリのアクセス制御方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
本発明に係る半導体メモリシステムは、複数のビット線対と複数のワード線の各交差部にメモリセルが配列されると共にビット線イコライズ回路を内蔵したメモリセルアレイ、このメモリセルアレイのメモリセル選択を行うデコーダ回路、メモリセルアレイのメモリセルデータを読み出すと共にビット線イコライズ回路を内蔵したセンスアンプ回路、及び前記センスアンプ回路と各セルアレイブロックの間に配置されて選択的に導通制御される転送ゲートを有し、前記メモリセルアレイが複数のセルアレイブロックに分割され、隣接するセルアレイブロックが前記センスアンプ回路を共有する半導体メモリと、この半導体メモリに対して連続してアクセスする際に連続してアクセスされるアドレスを監視して、前記メモリセルアレイの一つのセルアレイブロック内を連続アクセスする場合には、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御を行い、前記メモリセルアレイの離散的なセルアレイブロック間を連続アクセスする場合には、パイプライン処理により前記第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御を行い、前記メモリセルアレイの隣接するセルアレイブロック間を連続アクセスする場合には、前記転送ゲートの導通制御によって、先行してアクセスされるセルアレイブロックのビット線イコライズ動作と次にアクセスされるセルアレイブロックのワード線活性化動作が一部並進することにより前記第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御を行う制御装置とを備え、前記制御装置は、前記第３の動作モードによりアクセス制御を行うとき、各セルアレイブロック内のビット線イコライズ回路により、隣接するセルアレイブロックの一方のワード線活性化が行われている間、他方のビット線イコライズ動作を行わせ、前記セルアレイブロック内のビット線イコライズ動作が行われている間、そのセルアレイブロックとセンスアンプ列の間の転送ゲートを非導通制御することを特徴としている。
【００１５】
本発明に係る半導体メモリのアクセス方法は、複数のビット線対と複数のワード線の各交差部にメモリセルが配列されると共にビット線イコライズ回路を内蔵したメモリセルアレイ、このメモリセルアレイのメモリセル選択を行うデコーダ回路、メモリセルアレイのメモリセルデータを読み出すと共にビット線イコライズ回路を内蔵したセンスアンプ回路、及び前記センスアンプ回路と各セルアレイブロックの間に配置されて選択的に導通制御される転送ゲートを有し、前記メモリセルアレイが複数のセルアレイブロックに分割され、隣接するセルアレイブロックが前記センスアンプ回路を共有する半導体メモリをアクセス制御する方法であって、前記メモリセルアレイに対して連続してアクセスする際に連続してアクセスされるアドレスを監視して、前記メモリセルアレイの一つのセルアレイブロック内を連続アクセスする場合には、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御を行い、前記メモリセルアレイの離散的なセルアレイブロック間を連続アクセスする場合には、パイプライン処理により前記第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御を行い、前記メモリセルアレイの隣接するセルアレイブロック間を連続アクセスする場合には、前記転送ゲートの導通制御によって、先行してアクセスされるセルアレイブロックのビット線イコライズ動作と次にアクセスされるセルアレイブロックのワード線活性化動作が一部並進することにより前記第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御を行い、前記第３の動作モードによりアクセス制御を行うとき、各セルアレイブロック内のビット線イコライズ回路により、隣接するセルアレイブロックの一方のワード線活性化が行われている間、他方のビット線イコライズ動作を行わせ、前記セルアレイブロック内のビット線イコライズ動作が行われている間、そのセルアレイブロックとセンスアンプ列の間の転送ゲートを非導通制御することを特徴としている。
本発明に係る半導体メモリは、複数のビット線対と複数のワード線の各交差部にメモリセルが配列されると共にビット線イコライズ回路を内蔵したメモリセルアレイ、このメモリセルアレイのメモリセル選択を行うデコーダ回路、メモリセルアレイのメモリセルデータを読み出すと共にビット線イコライズ回路を内蔵したセンスアンプ回路、及び前記センスアンプ回路と各セルアレイブロックの間に配置されて選択的に導通制御される転送ゲートを有し、前記メモリセルアレイが複数のセルアレイブロックに分割され、隣接するセルアレイブロックが前記センスアンプ回路を共有し、前記メモリセルアレイが連続してアクセスされる際に、前記メモリセルアレイの一つのセルアレイブロック内を連続アクセスする場合には、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御され、前記メモリセルアレイの離散的なセルアレイブロック間を連続アクセスする場合には、パイプライン処理により前記第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御され、前記メモリセルアレイの隣接するセルアレイブロック間を連続アクセスする場合には、前記転送ゲートの導通制御によって、先行してアクセスされるセルアレイブロックのビット線イコライズ動作と次にアクセスされるセルアレイブロックのワード線活性化動作が一部並進することにより前記第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御され、前記第３の動作モードによりアクセス制御を行うとき、各セルアレイブロック内のビット線イコライズ回路により、隣接するセルアレイブロックの一方のワード線活性化が行われている間、他方のビット線イコライズ動作を行わせ、前記セルアレイブロック内のビット線イコライズ動作が行われている間、そのセルアレイブロックとセンスアンプ列の間の転送ゲートを非導通制御することを特徴としている。
【００１６】
この発明によると、半導体メモリのアクセス制御において、連続アクセスされるアドレスの順序に応じてサイクルタイムが異なる複数の動作モードを設定するという速度制約を導入することにより、キャッシュ部を搭載することなく、従来のＤＲＡＭ等では得られない高速アクセスが可能になる。具体的にＤＲＡＭ等においては、消費電力と速度の点から、メモリセルアレイは複数のセルアレイブロックに分割される。同一セルアレイブロック内を連続アクセスする際には、ワード線活性化とビット線プリチャージ動作を時系列的に行わなければならないから、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御を行い、独立のセルアレイブロック間を連続アクセスする際には、各セルアレイブロック毎に独立にビット線プリチャージとワード線活性化が可能であることから、第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御を行う。この様なアクセス制御を行えば、多分割された半導体メモリにおいては、確率的に同一セルアレイブロックに連続アクセスが入る場合は少ないことから、メモリシステム全体の高速化が図られる。
【００１７】
更に、共有センスアンプ回路方式を採用した場合には、転送ゲートの制御により隣接するサブセルアレイのワード線活性化とビット線プリチャージを一部オーバーラップさせることができる。このオーバーラップ動作を利用することにより、隣接するセルアレイブロック間を連続アクセスする際には、第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御を行うことができる。
【００１８】
これにより、隣接するサブセルアレイを連続アクセスする場合に、離散的なサブセルアレイの連続アクセスの場合よりは遅いが、サブセルアレイ内部を連続アクセスする場合よりは高速のサイクルタイムでのアクセスが可能になる。
【００１９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の実施例によるＳＤＲＡＭ１００の等価回路構成を示す。メモリセルアレイ１０１は、ビット線とワード線の各交差部にダイナミック型メモリセルを配列形成して構成される。アドレスバッファ１０４は、外部から供給されるアドレスＡＤＤを取り込み、取り込まれたアドレスをデコードしてメモリセルアレイ１０１のカラム及びロウ選択を行うために、カラムデコーダ１０２及びロウデコーダ１０３が設けられている。メモリセルアレイ１０１のデータ読み出し／書き込みを行うセンスアンプ回路（Ｉ／Ｏゲートを含む）１０５は、データコントロール回路１０６を介してデータバッフア１０７に接続され、データバッファ１０７により外部とのデータ入出力が行われる。
【００２０】
クロック同期によるデータ読み出し／書き込みを行うために、外部クロックＣＬＫを取り込むためのクロックバッフア１０８が設けられ、外部からの各種コマンドを取り込んでデコードするためにコマンドデコーダ１０９が設けられている。これらのクロックバッファ１０８及びコマンドデコーダ１０９は、クロックイネーブル信号ＣＫＥにより活性化される。デコードされたコマンドとクロックバッファ１０８から得られるクロックによりデータ読み出し／書き込みのための各種コントロール信号を生成するために、コントロール信号発生回路１１１が設けられている。コントロール信号発生回路１１１は、メモリセルアレイ１０２を含むコア回路部に対して、プリチャージ制御、センスアンプ活性化制御等の各種コントロール信号を生成するものである。モードレジスタ１１０は、バースト長やアクセス・レイテンシー等の各種動作モードを予め設定するためのもので、このモード設定レジスタ１１０の出力によりコントロール信号発生回路１１１が制御される。
【００２１】
図２（ａ）（ｂ）は、メモリセルアレイ１０１の構成例を示している。メモリセルアレイ１０１は図示のように、複数個（図の場合ｎ個）のセルアレイブロック２１に分けられ、各セルアレイブロック２１にそれぞれ付随して、図１のセンスアンプ回路１０５を構成するセンスアンプ列２２が配置されている。特に図２（ｂ）は、隣接するセルアレイブロック２１でセンスアンプ列２２を共有した共有センスアンプ方式を採用した場合を示している。各セルアレイブロック２１内には、複数のワード線とこれと交差する複数のビット線対が設けられ、各交差部にメモリセルが配置される。
【００２２】
図３は、図２（ｂ）の共有センスアンプ方式を採用した場合について、隣接する二つのセルアレイブロック２１ｎ，２１ｍと、これらに共有されるセンスアンプ２２ｎｍの構成を、一対のビット線について示している。セルアレイブロック２１ｎ，２１ｍには、図示のように、ワード線ＷＬにより駆動されてビット線ＢＬ，ｂＢＬとの間でデータの授受が行われる１トランジスタ／１キャパシタ構成のメモリセルＭＣが配列形成されている。左側のセルアレイブロック２１ｎ内のビット線ＢＬｎ，ｂＢＬｎと、センスアンプ２２ｎｍ内のビット線ＢＬｎｍ，ｂＢＬｎｍの間には、これらを選択的に接続するために、それぞれＮＭＯＳトランジスタＱ１，Ｑ２を介在させて、転送ゲート２３Ｌが構成されている。同様に、右側のセルアレイブロック２１ｍ内のビット線ＢＬｍ，ｂＢＬｍと、センスアンプ２２ｎｍ内のビット線ＢＬｎｍ，ｂＢＬｎｍの間には、これらを選択的に接続するために、それぞれＮＭＯＳトランジスタＱ３，Ｑ４を介在させて、転送ゲート２３Ｒが構成されている。これらの転送ゲート２３Ｌ，２３Ｒの制御により、センスアンプ２２ｎｍはセルアレイブロック２１ｎ，２１ｍのいずれかに選択的に接続されることになる。
【００２３】
センスアンプ２２ｎｍは、ＰＭＯＳトランジスタＱ１１，Ｑ１２により構成されたフリップフロップからなる、Ｈレベル側増幅用のＰＭＯＳセンスアンプＳＡ１と、ＮＭＯＳトランジスタＱ１３，Ｑ１４により構成されたフリップフロップからなる、Ｌレベル側増幅用のＮＭＯＳセンスアンプＳＡ２とを有する。具体的にＰＭＯＳセンスアンプＳＡ１を構成するＰＭＯＳトランジスタＱ１１，Ｑ１２は、ソースが共通に活性化信号ＳＡＰｎｍが与えられる信号線に接続され、ドレインがそれぞれビット線ｂＢＬｎｍ，ＢＬｎｍに接続され、ゲートがそれぞれビット線ＢＬｎｍ，ｂＢＬｎｍに接続される。同様に、ＮＭＯＳセンスアンプＳＡ２を構成するＮＭＯＳトランジスタＱ１３，Ｑ１４は、ソースが共通に活性化信号ｂＳＡＮｎｍが与えられる信号線に接続され、ドレインがそれぞれビット線ｂＢＬｎｍ，ＢＬｎｍに接続され、ゲートがそれぞれビット線ＢＬｎｍ，ｂＢＬｎｍに接続される。
【００２４】
センスアンプ２２ｎｍはまた、ビット線ＢＬｎｍ，ｂＢＬｎｍをプリチャージ電位ＶＢＬにプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ５，Ｑ６と、イコライズ用ＮＭＯＳトランジスタＱ７とからなるビット線イコライズ回路２４を有する。プリチャージ用ＮＭＯＳトランジスタＱ５，Ｑ６は、ドレインが共通にプリチャージ電位ＶＢＬが与えられる信号線に接続され、ソースがそれぞれビット線ｂＢＬｎｍ，ＢＬｎｍに接続され、ゲートがイコライズ制御信号ＥＱＬｎｍが与えられる信号線に接続される。イコライズ用ＮＭＯＳトランジスタＱ７は、ゲートをプリチャージ用ＮＭＯＳトランジスタＱ５，Ｑ６と共通にして、ビット線ｂＢＬｎｍ，ＢＬｎｍの間に介挿接続される。
【００２５】
図３に示したＳＤＲＡＭのコア回路部は、従来の汎用ＤＲＡＭに対して特殊な変更は施されていないが、共有センスアンプ方式とするために、転送ゲート２３Ｌ，２３Ｒがそれぞれ配置されている。例えば、外部アドレス入力によりセルアレイブロック２１ｎが選択的に活性化される場合には、転送ゲート２３Ｌが導通状態、転送ゲート２３Ｒが非導通状態に制御され、セルアレイブロック２１ｎに配設されたメモリセルとセンスアンプ２２ｎｍが接続される。この時、非選択状態にあるセルアレイブロック２１ｍは、転送ゲート２３Ｒによりセンスアンプ２２ｎｍから切り離されてプリチャージ状態にある。
この様に構成されたＳＤＲＡＭでのアクセス動作の実施形態を具体的に以下に説明する。
【００２６】
［実施例１］
図４及び図５は、実施例１による二つの動作モード１，２のアクセスタイミングを模式的に表している。二つの動作モード１，２は、前述したように複数個に分割されたセルアレイブロック２１のアクセス順序に依存して、ＳＤＲＡＭ１００を連続的に活性化する際の活性化の周期として定義されるサイクルタイムが異なる。図４の動作モード１は、同一のセルアレイブロック２１（例えば、図２のセルアレイブロック＜０＞）内の異なるワード線に接続されたメモリセルを連続アクセスする場合である。この場合は、ワード線活性化とビット線プリチャージの動作は時系列的に行うことが必要であるから、従来のＳＤＲＡＭとほぼ同一の速度となる。図４においては、クロックＣＬＫに同期して発行される活性化コマンドＡＣＴの周期、即ちサイクルタイムを３クロックサイクルとし、活性化コマンドＡＣＴからメモリセルデータが読み出されるまでの時間、即ちアクセスタイムを２クロックサイクルとして、バースト長１でデータを読み出す例を示している。
【００２７】
なお活性化コマンドＡＣＴとは実際には、活性化コマンド用端子がＤＲＡＭ１００にあるわけではなく、ＳＤＲＡＭ１００に取り込まれるチップセレクト信号／ＣＳその他の制御信号の予め定められた組み合わせにより定義される信号群である。この活性化コマンドＡＣＴはコマンドデコーダ１０９によりデコードされて、コントロール信号発生回路１１１に送られ、ビット線プリチャージ、ワード線活性化、センスアンプ活性化等の一連のコントロール信号が発生されることになる。
【００２８】
これに対して、図５の動作モード２は、互いに独立な、すなわち全く離散的なセルアレイブロック間、例えば図２に示したセルアレイブロック＜０＞とセルアレイブロック＜３＞との間等で連続してアクセスが行われる場合を示している。この場合、メモリセルに接続されるビット線やセンスアンプがアクセス毎に独立なため、図４に示した動作モード１のアクセスよりも高速なサイクルタイムが実現できる。即ち図５では、図４の場合と同じアクセスタイムで、サイクルタイムを１クロックサイクルとした例を示している。
【００２９】
このようにこの実施例１では、連続してアクセスされるのが同一セルアレイブロック内か或いは離散的セルアレイブロックかに応じてサイクルタイムを変化させている。この様な動作モード設定を行えば、離散的セルアレイブロックの連続アクセスの場合のサイクルタイムを小さくすることにより、従来のＳＤＲＡＭのように格別のキャッシュ部を搭載しなくとも、従来のＳＤＲＡＭ以上に高速化が実現可能となる。
【００３０】
ＳＤＲＡＭにおいては、消費電力と速度の両面から、メモリセルアレイは数十から数百のセルアレイブロックに分割されることが一般的である。例えば、現在量産化が開始された６４ＭビットＤＲＡＭにおいては、最小セルアレイブロック容量は約１Ｍ程度であるので、アレイ分割総数は６４程度になっている。このように非常に分割数が多い場合、確率的に同一セルアレイブロックに連続してアクセスが入る場合は少なく、その結果上述したような連続してアクセスされるセルアレイブロックに応じてサイクルタイムを変化させた場合、従来に比べ全体的なシステム性能が高くなる事は容易に予想される。更に、将来の高集積化によりさらにメモリセルアレイ分割が進めば、性能向上の度合いはますます高くなる。
【００３１】
［実施例２］
実施例２は、先の実施例１で説明したような連続アクセスの態様に応じてサイクルタイムを異ならせる動作を行わせるＳＤＲＡＭにおいて、特に隣接セルアレイブロック間での連続アクセスの高速化を実現したものである。この実施例２においては、図２（ｂ）に示すような、分割されるセルアレイブロック２１が隣接するもの同士でセンスアンプ列２２を共有する共有センスアンプ方式を採用した場合を前提とする。
【００３２】
実施例２の動作を説明する前に、実施例１の制御方式を採用した場合の限界を明らかにする。セルアレイブロック２１ｎに配置された何れかのメモリセルのアクセスに連続して、隣接するセルアレイブロック２１ｍに配設された何れかのメモリセルがアクセスされた場合を考える。この時、図７に示すように、先ずはじめに先行してアクセスしたセルアレイブロック２１ｎをプリチャージ状態にする。具体的には、既に選択状態にあるセルアレイブロック２１ｎに配設されたワード線ＷＬｎｉを非活性化（ＮＭＯＳメモリセルの場合はワード線を立ち下げる）し（ｔ１１）、これが完了後、ビット線イコライズ回路ＥＱＬの制御信号ＥＱＬｎｍを活性化する（ｔ１２）。これにより、ビット線対ＢＬｎ，ｂＢＬｎを電気的に短絡しプリチャージ電位ＶＢＬにリセットする。
【００３３】
この一連のプリチャージが完了した後、これに続いてアクセスされるセルアレイブロック２１ｍの活性化が開始される。具体的には、転送ゲート２３Ｌを非導通状態に制御するための制御信号ＰＨＩＴＬをＬレベルに遷移させると同時に、ビット線イコライズ回路２４の制御信号ＥＱＬｎｍもＬレベルに遷移させて、ビット線ＢＬｎ，ｂＢＬｎをプリチャージ電位ＶＢＬから切り離す（ｔ１３）。同時に、転送ゲート２３Ｒを導通状態に設定する信号ＰＨＩＴＲをＨレベルに遷移させた後、セルアレイブロック２１ｍの中の何れかのメモリセルに接続されたワード線ＷＬｍｉを活性化する（ｔ１４）。
【００３４】
以上のように、隣接するセルアレイブロックを連続的にアクセスする場合に、先行してアクセスされるセルアレイブロックのプリチャージ動作の完了を待って、次のセルアレイブロックの活性化が時系列的に行われるとすると、アクセスタイム及びサイクルタイムは、図４に示した同一セルアレイブロック内の連続アクセスの場合と同じとなるため、低速なアクセスしか実現できない。
【００３５】
このような隣接セルアレイブロック間での連続アクセスの場合に、一層の高速化を目指したのが実施例２である。図６はこの実施例２での動作モード３のタイミング図を示している。ここでは、アクセスタイムは、図４及び図５に示す動作モード１，２と同じであるが、サイクルタイムを２クロックサイクルとした動作、即ち図４に示すセルアレイブロック内での連続的アクセスよりも短いサイクルタイムを実現した例を示している。
【００３６】
この様なアクセス動作を行う場合の具体的な動作タイミングを図８に示す。共有センスアンプ方式を採用した場合に、隣接したセルアレイブロック間の連続アクセスを、同一セルアレイブロック内の連続アクセスの場合よりもサイクルタイムを高速化するため、先行してアクセスされるセルアレイブロックのプリチャージ動作と、これに続いてアクセスされるセルアレイブロックのワード線活性化動作とをオーバーラップ（インターリーブ）させることがキーポイントである。
【００３７】
図８は、図３に示す二つの隣接するセルアレイブロック２１ｎ，２１ｍが連続的にアクセスされる場合を想定している。セルアレイブロック２１ｎに対するアクセスコマンドＡＣＴが発行されると、このセルアレイブロック２１ｎとセンスアンプ２２ｎｍの間の転送ゲート２３Ｌが制御信号ＰＨＩＴＬにより非導通状態に制御される（ｔ２１）。これに続いて、セルアレイブロック２１ｍの何れかのワード線ＷＬｎｉが選択され活性化される（ｔ２２）。ワード線の活性化が完了し、セルデータがビット線ＢＬｎ，ｂＢＬｎに読み出されると、制御信号ＰＨＩＴＬ，ＰＨＩＴＲによりそれぞれ転送ゲート２３Ｌ，２３Ｒが導通状態，非導通状態に制御される（ｔ２３）。これにより、セルアレイブロック２１ｎのメモリセルからの微小データはセンスアンプ２２ｎｍに転送され、ここで検知増幅される。
【００３８】
その後、カラムアドレスに従いカラム選択信号ＣＳＬｉが活性化され、センスアンプ２２ｎｍで増幅された信号はチップ外部に読み出される（ｔ２４）。一方、この一連の動作と並進して、セルアレイブロック２１ｍの活性化コマンドＡＣＴが発行されると、セルアレイブロック２１ｎの動作に関わらず、セルアレイブロック２１ｍの中の何れかのワード線ＷＬｍｉが活性化される（ｔ２６）。これは、共有センスアンプ方式を用いていて、セルアレイブロック２１ｎがアクセスされている間、セルアレイブロック２１ｍが転送ゲート２３Ｒによりセンスアンプ２２ｎｍから切断されていることにより可能となる。
【００３９】
セルアレイブロック２１ｎから読み出されたセルデータがセンスアンプ２２ｎｍにより所定の電圧までリストアされると、セルアレイブロック２１ｎのプリチャージ動作に移行する。具体的には、メモリセルのワード線ＷＬｎｉが非活性化され（ｔ２５）、これに続いて制御信号ＥＱＬｎｍが活性化される（ｔ２６）。これにより、セルアレイブロック２１ｎのビット線ＢＬｎ，ｂＢＬｎ並びにセンスアンプ２２ｎｍのビット線ＢＬｎｍ，ｂＢＬｎｍが所定の電圧にプリチャージされる。図８の場合、このセルアレイブロック２１ｎのプリチャージ動作と、セルアレイブロック２１ｍのワード線ＷＬｍｉの活性化開始が同じタイミングである。そして、セルアレイブロック２１ｍのビット線ＢＬｍ，ｂＢＬｍにセルデータが読み出されたことを待って、制御信号ＰＨＩＴＬ，ＰＨＩＴＲを遷移させて転送ゲート２３Ｌ，２３Ｒを切り替える（ｔ２７）。
【００４０】
これにより、隣接する２つのセルアレイブロック２１ｎ，２１ｍ間のセルデータをセンスアンプ２２ｎｍで衝突させることなく、隣接セルアレイブロック間のオーバーラップ動作が可能となる。即ち、共有センスアンプ回路方式を持ち、隣接する２つのセルアレイブロック間で連続的にアクセスされる場合に、同一セルアレイブロック内の連続アクセスの場合よりも高速化することが可能となる。以上から、主としてコスト重視の観点から共有センスアンプ方式を採用した場合にも、通常の共有センスアンプ方式での速度的な制約を軽減することが可能となり、性能とコストの更なる両立が実現される。
【００４１】
この発明が適用されるＳＤＲＡＭ１００は、前述のように内部構成は従来と変わらず、アクセスの態様に応じた動作が可能である。具体的にこの様な動作モード制御は、図９に示すように、アクセス要求を出すマイクロプロセッサ２０１と、このマイクロプロセッサ２０１からのアクセス要求に応答してＳＤＲＡＭ１００をアクセスするメモリコントローラＬＳＩ２０２とを備えたメモリシステムにおいて行われる。前述した各実施例１，２の動作モード１，２，３は、マイクロプロセッサ２０１の中でソフトウェアにより決定され、各動作モードに応じてサイクルタイムの異なる活性化コマンドＡＣＴが発行されることになる。
【００４２】
図１０は、マイクロプロセッサ２０１による動作モード設定のアルゴリズムを示す。動作モード設定に際してはまず、アクセスしようとするＳＤＲＡＭのアドレスデータを監視する（Ｓ１）。ＳＤＲＡＭ内のセルアレイブロックに対するアドレス割り当ては予め判っているから、そのアドレス割り当てに基づいて、アクセスしようとするアドレスが一つのセルアレイブロックの内部を連続的にアクセスするものか否かを判定する（Ｓ２）。ＹＥＳであれば、サイクルタイムの最も長い第１の動作モード１に設定する（Ｓ４）。ＮＯであれば、更に隣接するセルアレイブロックを連続アクセスするものか否かを判定する（Ｓ３）。その判定結果がＮＯであれば、連続アクセスは離散的なセルアレイブロックに対するものであるから、サイクルタイムが最も短い動作モード２に設定し（Ｓ５）、ＹＥＳであれば、中間のサイクルタイムである動作モード３に設定する（Ｓ６）。
【００４３】
この様にしてマイクロプロセッサ２０１は、ＳＤＲＡＭアクセスの動作モードに応じて前述のように活性化コマンドＡＣＴを発行するクロックサイクルを決定することができる。
【００４４】
［実施例３］
実施例３は、先の実施例に比べて、共有センスアンプ回路方式での隣接するセルアレイブロックのアクセスのインターリーブ動作を更に深くする。その様な深いインターリーブ動作を行うためには、ＳＤＲＡＭのコア回路部の構成を変更することが必要である。図３に対してこの実施例３を適用する場合のコア回路構成を図１１に示す。図３と異なるのは、センスアンプ２２ｎｍ内にビット線イコライズ回路２４1 を設けると同時に、各セルアレイブロック２１ｎ，２１ｍ内にも、同様の構成のビット線イコライズ回路２４2 ，２４3 を配置していることである。
【００４５】
図１２はこの実施例３の動作タイミングを示した図である。この実施例３では、共有センスアンプ２２ｎｍに配置されたビット線ＢＬｎｍ，ｂＢＬｎｍのイコライズ動作と、セルアレイブロック２１ｎ，２１ｍ内のイコライズ動作とが独立に行われる。これは、隣接するセルアレイブロック２１ｎ，２１ｍ間に連続的にアクセスが発生した場合の高速化のために、出来るだけ高速に共有センスアンプ２２ｎｍのビット線対ＢＬｎｍ，ｂＢＬｎｍをイコライズし、このイコライズ動作とオーバーラップ動作しているこれに続いてアクセスされるセルアレイブロックからの読み出しのための準備を行うためである。
【００４６】
これにより、ワード線ＷＬｎｉの非活性化が完了してからの動作が前提となるビット線イコライズ動作（信号ＥＱＬｎの立ち上がりで起動される）と、次サイクルでメモリセルからの微小信号を検知増幅する必要のあるセンスアンプ２２ｎｍのビット線ＢＬｎｍ、ｂＢＬｎｍのイコライズ動作（信号ＥＱＬｎｍの立ち上がりで起動される）を独立に、かつ、ワード線ＷＬｎｉの非活性化を待たずに先行して行うことが可能となる。
【００４７】
具体的に図１２の動作を説明すれば、制御信号ＰＨＩＴＬ，ＰＨＩＴＲを遷移させて転送ゲート２３Ｌ，２３Ｒを非導通とし（ｔ２１）、ワード線ＷＬｎｉを立ち上げて、セルアレイブロック２１ｎのメモリセルデータを読み出す（ｔ２２）。そして、カラム選択信号ＣＳＬｊを立ち上げて、セルアレイブロック２１ｎから読み出したデータを外部に取り出す（ｔ２４）。ここまでの動作は先の実施例２と基本的に同様である。
【００４８】
このセルアレイブロック２１ｎでのデータ読み出しの間、セルアレイブロック２１ｍでは、イコライズ制御信号ＥＱＬｍがＨであってビット線イコライズ動作が行われており、このイコライズ動作が終了すると（ｔ３１）、制御信号ＰＨＩＴＬが立ち下がり、同時にセンスアンプ２３ｎｍのイコライズ制御信号ＥＱＬｎｍが立ち上がる（ｔ３２）。即ち、セルアレイブロック２１ｎ内のワード線ＷＬｎｉが立ち下がるタイミングｔ３４より前に、転送ゲート２３Ｌが非導通とされ、センスアンプ２２ｎｍのビット線イコライズが行われる。そしてセンスアンプ２２ｎｍのビット線イコライズを行っている間に、セルアレイブロック２１ｍの選択ワード線ＷＬｍｉが立ち上げられる（ｔ３３）。セルアレイブロック２１ｍのデータ読み出しを行っている間に、次の準備にために、セルアレイブロック２１ｎ側のビット線イコライズ動作が開始される（ｔ３５）。
【００４９】
このように、センスアンプ２２ｎｍのビット線ＢＬｎｍ、ｂＢＬｎｍの先行イコライズにより、実施例２の場合よりも、隣接するセルアレイブロックに連続してアクセスが発生した場合の高速アクセスが可能となる。一般的に複数個（例えば、１２８個、２５６個、５１２個など）のメモリセルが接続されるセルアレイブロック２１ｎ，２１ｍでのビット線対の容量は、センスアンプ２２ｎｍ内のビット線対ＢＬｎｍ、ｂＢＬｎｍの容量より数倍から十数倍大きい。このため、セルアレイブロック内でのビット線イコライズの時間は必然的に長くなる傾向にある。この実施例３のように、プリチャージ動作に入ると直ちに転送ゲートを信号ＰＨＩＴＬを遷移させて非導通状態に制御して高速にビット線イコライズを行うことにより、次サイクルでの使用の準備を行っておきたいセンスアンプ２２ｎｍのイコライズが、低速になりがちなセルアレイブロック内のビット線イコライズの影響を受け難くすることが可能となる。
【００５０】
以上説明したように、この実施例３によると、ビット線イコライズ回路２４2 ，２４3 を各セルアレイブロック２１ｎ，２１ｍにも分散的に配置し、センスアンプ２３ｎｍとセルアレイブロック間の転送ゲートをそのプリチャージ時に直ちに非導通制御とし、センスアンプ２３ｎｍのビット線対をセルアレイブロックでのビット線対にイコライズに先行させて行うことで、隣接するセルアレイブロック間に連続してアクセスが発生した場合に、高速アクセス並びに高速サイクルが実現できる。
【００５１】
この実施例では、それぞれＮＭＯＳトランジスタＱ２１〜Ｑ２３，Ｑ３１〜Ｑ３３からなるビット線イコライズ回路２４2 ，２４3 を設けているため、これらの占有面積分チップサイズが大きくなる。しかし、ビット線イコライズ回路２４2 を構成するＮＭＯＳトランジスタＱ２１〜Ｑ２３は、ＮＭＯＳトランジスタＱ１，Ｑ２と同じウェルに形成することができ、同様にビット線イコライズ回路２４3 を構成するＮＭＯＳトランジスタＱ３１〜Ｑ３３は、ＮＭＯＳトランジスタＱ３，Ｑ４と同じウェルに形成することができる。従って大幅な面積増大はない。
【００５２】
［実施例４］
実施例４は、実施例３の変形である。実施例４においても、図１１のコア回路構成が用いられる。実施例４の動作タイミングを図１３に示す。図１２の動作タイミングと異なる点は、転送ゲート２３Ｌ，２３Ｒの制御法にある。即ち、図１１のコア回路では、センスアンプ２２ｎｍのみならず、各セルアレイブロック２１ｎ，２１ｍ内にもイコライズ回路２４2 ，２４3 が配置されている。そこで図１３の動作においては、サブセルブロック２１ｎ側のイコライズ制御信号ＥＱＬｎが活性である間は、転送ゲート制御信号ＰＨＩＴＬを非活性に保つ。同様に、サブセルブロック２１ｍ側のイコライズ制御信号ＥＱＬｍが活性である間は、転送ゲート制御信号ＰＨＩＴＲを非活性に保つ。
【００５３】
このように、転送ゲート２３Ｌ，２３Ｒを通常非導通状態として、各セルアレイブロックとセンスアンプを電気的に非接続としても、ビット線イコライズ回路が活性であればビット線対が電気的にフローティング状態にはならず、ＤＲＡＭ動作に対しては支障がない。
【００５４】
この手法の採用により、転送ゲート制御信号ＰＨＩＴＬ，ＰＨＩＴＲの遷移回数を少なくする事ができ、この制御信号線の充放電に伴う消費電力を低減することが可能となる。転送ゲートの制御法以外の動作は、実施例３と同様であるので詳細な動作説明は省略する。
【００５５】
この実施例によると、無用な充放電動作を回避することにより、消費電力削減が図られる。
以上、この発明の実施例を説明したが、この発明は上述した各実施例に限定されるものではなく、その主旨を逸脱しない範囲で種々変形して実施することができる。また、特にＳＤＲＡＭを中心に説明してきたが、この発明はＳＤＲＡＭに限らず、共有センスアンプ方式を採用した通常のＤＲＡＭ、ＦＲＡＭ、ＰＲＯＭ等、他の半導体メモリに同様に適用可能である。
【００５６】
【発明の効果】
以上述べたようにこの発明によれば、従来の汎用ＤＲＡＭに対してレジスタ回路等を付加することなく、キャッシュミス時に発生するＭＰＵのウエイトサイクルを可能な限り小さくすることが可能な高速サイクルタイムのＤＲＡＭ等の半導体メモリシステムを実現できる。特に、アクセスされるメモリセルが配置されたセルアレイブロックの順番により、アクセスのサイクル時間が異なるという時間制約を導入することで、レジスタ回路等の導入が不要となる。これにより、チップサイズに対するオーバーヘッドが抑制可能となり、性能とコストを両立可能な付加価値の高いＤＲＡＭを提供できる。
【００５７】
更に、半導体メモリが共有センスアンプ回路方式を導入した構成を持つ場合に、隣接する２つのセルアレイブロック間で連続的にアクセスされる場合は、先行してアクセスされるセルアレイブロックのプリチャージ動作とこれに続いてアクセスされるセルアレイブロックのワード線活性化を並行して行うインターリーブ動作を適用することにより、アクセス時間制約を高速化することが可能となる。これにより、主としてコスト重視の観点から共有センスアンプ方式を採用した場合にも、速度的な制約を軽減することが可能となり、性能とコストの更なる両立が実現される。
【図面の簡単な説明】
【図１】この発明が適用されるＳＤＲＡＭの等価回路を示す。
【図２】同ＳＤＲＡＭのメモリセルアレイの分割構成を示す。
【図３】共有センスアンプ方式をの場合のメモリセルアレイのより具体的な構成を示す。
【図４】この発明の実施例１によるセルアレイブロック内の連続アクセスを行う場合の動作モード１のタイミング図である。
【図５】同実施例１による離散的セルアレイブロック間の連続アクセスを行う場合の動作モード２のタイミング図である。
【図６】この発明の実施例２による隣接セルアレイブロック間の連続アクセスを行う場合の動作モード３のタイミング図である。
【図７】隣接セルアレイブロック間の連続アクセスを行う場合の通常の動作タイミング図である。
【図８】実施例２による動作モード３での具体的な動作タイミング図である。
【図９】この発明が適用される半導体メモリシステムの構成を示す。
【図１０】同メモリシステムにおけるＤＲＡＭ動作モード設定のアルゴリズムを示す。
【図１１】この発明の実施例３におけるＳＤＲＡＭの要部構成を示す。
【図１２】同実施例３でのアクセス動作タイミングを示す。
【図１３】図１２の動作を変形したアクセス動作タイミングを示す。
【図１４】従来のＳＤＲＡＭの動作タイミングを示す。
【図１５】ＤＲＡＭの高速アクセス化の従来の一手法を示す。
【図１６】ＤＲＡＭの高速アクセス化の従来の他の手法を示す。
【符号の説明】
１００…ＳＤＲＡＭ、１０１…メモリセルアレイ、１０２…カラムデコーダ、１０３…ロウデコーダ、１０４…アドレスバッファ、１０５…センスアンプ・Ｉ／Ｏゲート、１０６…データコントロール回路、１０７…データバッファ、１０８…クロックバッファ、１０９…コマンドデコーダ、１１１…コントロール信号発生回路、２１…セルアレイブロック、２２…センスアンプ列、２３…転送ゲート、２４…ビット線イコライズ回路。
【発明の属する技術分野】
この発明は、高速アクセスを可能としたＤＲＡＭ等を用いた半導体メモリシステムに関する。
【０００２】
【従来の技術】
ＭＯＳ型半導体記憶装置のうちＤＲＡＭは、メモリセルが比較的簡素なため最も高集積化が進み、現在あらゆるコンピュータ機器の主記憶メモリとして利用されている。一方、昨今の急激なマイクロプロセッサ（ＭＰＵ）の性能向上に対応してメモリ性能を向上させるべく数々の高速データサイクル機能を搭載したＤＲＡＭが提案され、あるいは量産が開始され始めている。その代表例がシステムクロックと同期させて全ての入出力データをやり取りする、いわゆる同期型のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）や、同様の動作ながらクロックの両エッジをトリガとしてアクセス可能としたダブル・データ・レートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）等である。更に、プロトコルベースのコマンドにより高速にデータ転送が行えるランバスＤＲＡＭ（ＲＤＲＡＭ）（Rambus Inc. 仕様）等が開発されており、従来の非同期型のＤＲＡＭからこれら同期型ＤＲＡＭへの移行の流れは将来的には必然なものと言える。
【０００３】
このような同期型ＤＲＡＭの特徴は、最大バンド幅が非常に高速であることにある。例えば、最新のＳＤＲＡＭでの最大バンド幅としては、１００Ｍｂｐｓが達成されている。将来的なＤＤＲ−ＳＤＲＡＭでは２００Ｍｂｐｓ、Ｒ−ＤＲＡＭでは８００Ｍｂｐｓに達すると予想される。但し、このような高バンド幅が実現可能なのは、メモリ空間の限られた特定の行方向のみのバーストアクセスに限定されている。すなわち、行アドレスが変化するいわゆるランダムアクセス時の速度に関しては、従来の非同期型ＤＲＡＭとほぼ同程度の速度しか得られていない。
【０００４】
この対策として、ＤＲＡＭを主記憶に採用したコンピュータシステムにおいては、メモリの階層化が一般的な手法として採用されている。具体的には、ＤＲＡＭに比べ高速アクセスが可能なＳＲＡＭで構成されるキャッシュメモリをＭＰＵとＤＲＡＭの間に配置し、ＤＲＡＭの一部分のデータをＳＲＡＭにキャッシングしておく手法である。この場合、ＭＰＵからのメモリアクセスは高速なキャッシュメモリから行われ、キャッシュメモリにキャッシングされていないアドレス空間にアクセス命令が入った場合、即ちキャッシュミスした場合のみ、ＤＲＡＭからのアクセスを行う。この手法により、ＭＰＵとＤＲＡＭの速度性能差がある場合においても、コンピュータシステム性能は大幅に改善されている。
【０００５】
但し、キャッシュミスした場合にはＤＲＡＭからの読み出しが必要で、特にＤＲＡＭメモリ空間の同一ブロック内の別行アドレスがアクセスされた場合、ＭＰＵにとって最大の待ち時間が発生してしまう。以下、この問題をＳＤＲＡＭを例にとって、図１４を参照して説明する。
【０００６】
図１４は、ＳＤＲＡＭの読み出し動作タイミングの一例を示したものである。上述した、メモリの階層化を採用したコンピュータシステムにおいてキャッシュミスが発生し、主記憶としてＳＤＲＡＭからのアクセスの必要が生ずると、時刻ｔ１においてシステム側から現在の活性化されているアドレスに対するプリチャージを行うべく「プリチャージコマンド（Precharge ）」が発行される。これに続いて、所定の時間経過後、ＭＰＵから「アクティベートコマンド（Active）」が発行され、必要なメモリ空間に相当するバンクが活性化される。更に特定の時間経過後、「リードコマンド（Read）」が発行される。このリードコマンドから特定の時間後の時刻ｔ２から、特定のバースト長のデータがクロックに同期してＳＤＲＡＭより読み出される。ここに示したように、クロックに同期して連続に読み出される場合の最大バンド幅は非常に高いものの、キャッシュミスの場合のランダムアクセスに対する実効的なバンド幅は著しく低下している。すなわち、ほぼ時刻ｔ１からｔ２にかけてはデータが読み出されない時間、換言すればＭＰＵ側から見た場合の待ち時間が大きい事がわかる。
【０００７】
具体的には、図１４に示したＳＤＲＡＭの仕様の場合、ランダムアクセスサイクル時の最大バンド幅は、バーストサイクル時のそれの３６％程度しかない。これが今後のコンピュータシステム性能向上のためのボトルネックとなる可能性が高く、より高速なアクセスタイム並びにサイクルタイムを実現した高性能ＤＲＡＭの要求が高まりつつある。特に、現在の高性能サーバマシンを中心とするマルチＭＰＵシステムでは、高速バースト転送のみならず、高速ランダムアクセスの重要性が高い。更に、将来のリアルタイム動画再生を主目的とする民生用マルチメディアシステムにおいても、同様の高速ランダムアクセスが可能なＤＲＡＭが要求されると思われる。
【０００８】
このような要請を背景して、図１５に示したような、Enhanced Memory Systems Inc.から発表されているEnhanced ＳＤＲＡＭ（ＥＳＤＲＡＭ）や、図１６に示したような、日本電気株式会社から発表されているVirtual Channel Memory（ＶＣＭ）等が提案されている。
【０００９】
【発明が解決しようとする課題】
以上のように、ＳＤＲＡＭやＲＤＲＡＭに代表される高速データサイクルを実現したＤＲＡＭは、ランダムアクセスが必要となるアクセスのミスヒット時の待ち時間が大きく、これがシステムの性能向上のボトルネックとなっているという問題点がある。
【００１０】
また、高速アクセスタイム及び高速サイクルタイムを実現すべく、大容量のキャッシュメモリを搭載する図１５及び図１６の方法では、チップサイズに対するオーバーヘッドが高く、低コスト化が達成され難いという問題点がある。
【００１１】
この発明は、上記事情に鑑みてなされたものであり、格別の付随回路を搭載することなく、チップサイズに対するオーバーヘッドを抑制しながら、高速アクセスを可能とした半導体メモリシステム及び半導体メモリのアクセス制御方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
本発明に係る半導体メモリシステムは、複数のビット線対と複数のワード線の各交差部にメモリセルが配列されると共にビット線イコライズ回路を内蔵したメモリセルアレイ、このメモリセルアレイのメモリセル選択を行うデコーダ回路、メモリセルアレイのメモリセルデータを読み出すと共にビット線イコライズ回路を内蔵したセンスアンプ回路、及び前記センスアンプ回路と各セルアレイブロックの間に配置されて選択的に導通制御される転送ゲートを有し、前記メモリセルアレイが複数のセルアレイブロックに分割され、隣接するセルアレイブロックが前記センスアンプ回路を共有する半導体メモリと、この半導体メモリに対して連続してアクセスする際に連続してアクセスされるアドレスを監視して、前記メモリセルアレイの一つのセルアレイブロック内を連続アクセスする場合には、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御を行い、前記メモリセルアレイの離散的なセルアレイブロック間を連続アクセスする場合には、パイプライン処理により前記第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御を行い、前記メモリセルアレイの隣接するセルアレイブロック間を連続アクセスする場合には、前記転送ゲートの導通制御によって、先行してアクセスされるセルアレイブロックのビット線イコライズ動作と次にアクセスされるセルアレイブロックのワード線活性化動作が一部並進することにより前記第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御を行う制御装置とを備え、前記制御装置は、前記第３の動作モードによりアクセス制御を行うとき、各セルアレイブロック内のビット線イコライズ回路により、隣接するセルアレイブロックの一方のワード線活性化が行われている間、他方のビット線イコライズ動作を行わせ、前記セルアレイブロック内のビット線イコライズ動作が行われている間、そのセルアレイブロックとセンスアンプ列の間の転送ゲートを非導通制御することを特徴としている。
【００１５】
本発明に係る半導体メモリのアクセス方法は、複数のビット線対と複数のワード線の各交差部にメモリセルが配列されると共にビット線イコライズ回路を内蔵したメモリセルアレイ、このメモリセルアレイのメモリセル選択を行うデコーダ回路、メモリセルアレイのメモリセルデータを読み出すと共にビット線イコライズ回路を内蔵したセンスアンプ回路、及び前記センスアンプ回路と各セルアレイブロックの間に配置されて選択的に導通制御される転送ゲートを有し、前記メモリセルアレイが複数のセルアレイブロックに分割され、隣接するセルアレイブロックが前記センスアンプ回路を共有する半導体メモリをアクセス制御する方法であって、前記メモリセルアレイに対して連続してアクセスする際に連続してアクセスされるアドレスを監視して、前記メモリセルアレイの一つのセルアレイブロック内を連続アクセスする場合には、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御を行い、前記メモリセルアレイの離散的なセルアレイブロック間を連続アクセスする場合には、パイプライン処理により前記第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御を行い、前記メモリセルアレイの隣接するセルアレイブロック間を連続アクセスする場合には、前記転送ゲートの導通制御によって、先行してアクセスされるセルアレイブロックのビット線イコライズ動作と次にアクセスされるセルアレイブロックのワード線活性化動作が一部並進することにより前記第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御を行い、前記第３の動作モードによりアクセス制御を行うとき、各セルアレイブロック内のビット線イコライズ回路により、隣接するセルアレイブロックの一方のワード線活性化が行われている間、他方のビット線イコライズ動作を行わせ、前記セルアレイブロック内のビット線イコライズ動作が行われている間、そのセルアレイブロックとセンスアンプ列の間の転送ゲートを非導通制御することを特徴としている。
本発明に係る半導体メモリは、複数のビット線対と複数のワード線の各交差部にメモリセルが配列されると共にビット線イコライズ回路を内蔵したメモリセルアレイ、このメモリセルアレイのメモリセル選択を行うデコーダ回路、メモリセルアレイのメモリセルデータを読み出すと共にビット線イコライズ回路を内蔵したセンスアンプ回路、及び前記センスアンプ回路と各セルアレイブロックの間に配置されて選択的に導通制御される転送ゲートを有し、前記メモリセルアレイが複数のセルアレイブロックに分割され、隣接するセルアレイブロックが前記センスアンプ回路を共有し、前記メモリセルアレイが連続してアクセスされる際に、前記メモリセルアレイの一つのセルアレイブロック内を連続アクセスする場合には、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御され、前記メモリセルアレイの離散的なセルアレイブロック間を連続アクセスする場合には、パイプライン処理により前記第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御され、前記メモリセルアレイの隣接するセルアレイブロック間を連続アクセスする場合には、前記転送ゲートの導通制御によって、先行してアクセスされるセルアレイブロックのビット線イコライズ動作と次にアクセスされるセルアレイブロックのワード線活性化動作が一部並進することにより前記第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御され、前記第３の動作モードによりアクセス制御を行うとき、各セルアレイブロック内のビット線イコライズ回路により、隣接するセルアレイブロックの一方のワード線活性化が行われている間、他方のビット線イコライズ動作を行わせ、前記セルアレイブロック内のビット線イコライズ動作が行われている間、そのセルアレイブロックとセンスアンプ列の間の転送ゲートを非導通制御することを特徴としている。
【００１６】
この発明によると、半導体メモリのアクセス制御において、連続アクセスされるアドレスの順序に応じてサイクルタイムが異なる複数の動作モードを設定するという速度制約を導入することにより、キャッシュ部を搭載することなく、従来のＤＲＡＭ等では得られない高速アクセスが可能になる。具体的にＤＲＡＭ等においては、消費電力と速度の点から、メモリセルアレイは複数のセルアレイブロックに分割される。同一セルアレイブロック内を連続アクセスする際には、ワード線活性化とビット線プリチャージ動作を時系列的に行わなければならないから、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御を行い、独立のセルアレイブロック間を連続アクセスする際には、各セルアレイブロック毎に独立にビット線プリチャージとワード線活性化が可能であることから、第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御を行う。この様なアクセス制御を行えば、多分割された半導体メモリにおいては、確率的に同一セルアレイブロックに連続アクセスが入る場合は少ないことから、メモリシステム全体の高速化が図られる。
【００１７】
更に、共有センスアンプ回路方式を採用した場合には、転送ゲートの制御により隣接するサブセルアレイのワード線活性化とビット線プリチャージを一部オーバーラップさせることができる。このオーバーラップ動作を利用することにより、隣接するセルアレイブロック間を連続アクセスする際には、第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御を行うことができる。
【００１８】
これにより、隣接するサブセルアレイを連続アクセスする場合に、離散的なサブセルアレイの連続アクセスの場合よりは遅いが、サブセルアレイ内部を連続アクセスする場合よりは高速のサイクルタイムでのアクセスが可能になる。
【００１９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の実施例によるＳＤＲＡＭ１００の等価回路構成を示す。メモリセルアレイ１０１は、ビット線とワード線の各交差部にダイナミック型メモリセルを配列形成して構成される。アドレスバッファ１０４は、外部から供給されるアドレスＡＤＤを取り込み、取り込まれたアドレスをデコードしてメモリセルアレイ１０１のカラム及びロウ選択を行うために、カラムデコーダ１０２及びロウデコーダ１０３が設けられている。メモリセルアレイ１０１のデータ読み出し／書き込みを行うセンスアンプ回路（Ｉ／Ｏゲートを含む）１０５は、データコントロール回路１０６を介してデータバッフア１０７に接続され、データバッファ１０７により外部とのデータ入出力が行われる。
【００２０】
クロック同期によるデータ読み出し／書き込みを行うために、外部クロックＣＬＫを取り込むためのクロックバッフア１０８が設けられ、外部からの各種コマンドを取り込んでデコードするためにコマンドデコーダ１０９が設けられている。これらのクロックバッファ１０８及びコマンドデコーダ１０９は、クロックイネーブル信号ＣＫＥにより活性化される。デコードされたコマンドとクロックバッファ１０８から得られるクロックによりデータ読み出し／書き込みのための各種コントロール信号を生成するために、コントロール信号発生回路１１１が設けられている。コントロール信号発生回路１１１は、メモリセルアレイ１０２を含むコア回路部に対して、プリチャージ制御、センスアンプ活性化制御等の各種コントロール信号を生成するものである。モードレジスタ１１０は、バースト長やアクセス・レイテンシー等の各種動作モードを予め設定するためのもので、このモード設定レジスタ１１０の出力によりコントロール信号発生回路１１１が制御される。
【００２１】
図２（ａ）（ｂ）は、メモリセルアレイ１０１の構成例を示している。メモリセルアレイ１０１は図示のように、複数個（図の場合ｎ個）のセルアレイブロック２１に分けられ、各セルアレイブロック２１にそれぞれ付随して、図１のセンスアンプ回路１０５を構成するセンスアンプ列２２が配置されている。特に図２（ｂ）は、隣接するセルアレイブロック２１でセンスアンプ列２２を共有した共有センスアンプ方式を採用した場合を示している。各セルアレイブロック２１内には、複数のワード線とこれと交差する複数のビット線対が設けられ、各交差部にメモリセルが配置される。
【００２２】
図３は、図２（ｂ）の共有センスアンプ方式を採用した場合について、隣接する二つのセルアレイブロック２１ｎ，２１ｍと、これらに共有されるセンスアンプ２２ｎｍの構成を、一対のビット線について示している。セルアレイブロック２１ｎ，２１ｍには、図示のように、ワード線ＷＬにより駆動されてビット線ＢＬ，ｂＢＬとの間でデータの授受が行われる１トランジスタ／１キャパシタ構成のメモリセルＭＣが配列形成されている。左側のセルアレイブロック２１ｎ内のビット線ＢＬｎ，ｂＢＬｎと、センスアンプ２２ｎｍ内のビット線ＢＬｎｍ，ｂＢＬｎｍの間には、これらを選択的に接続するために、それぞれＮＭＯＳトランジスタＱ１，Ｑ２を介在させて、転送ゲート２３Ｌが構成されている。同様に、右側のセルアレイブロック２１ｍ内のビット線ＢＬｍ，ｂＢＬｍと、センスアンプ２２ｎｍ内のビット線ＢＬｎｍ，ｂＢＬｎｍの間には、これらを選択的に接続するために、それぞれＮＭＯＳトランジスタＱ３，Ｑ４を介在させて、転送ゲート２３Ｒが構成されている。これらの転送ゲート２３Ｌ，２３Ｒの制御により、センスアンプ２２ｎｍはセルアレイブロック２１ｎ，２１ｍのいずれかに選択的に接続されることになる。
【００２３】
センスアンプ２２ｎｍは、ＰＭＯＳトランジスタＱ１１，Ｑ１２により構成されたフリップフロップからなる、Ｈレベル側増幅用のＰＭＯＳセンスアンプＳＡ１と、ＮＭＯＳトランジスタＱ１３，Ｑ１４により構成されたフリップフロップからなる、Ｌレベル側増幅用のＮＭＯＳセンスアンプＳＡ２とを有する。具体的にＰＭＯＳセンスアンプＳＡ１を構成するＰＭＯＳトランジスタＱ１１，Ｑ１２は、ソースが共通に活性化信号ＳＡＰｎｍが与えられる信号線に接続され、ドレインがそれぞれビット線ｂＢＬｎｍ，ＢＬｎｍに接続され、ゲートがそれぞれビット線ＢＬｎｍ，ｂＢＬｎｍに接続される。同様に、ＮＭＯＳセンスアンプＳＡ２を構成するＮＭＯＳトランジスタＱ１３，Ｑ１４は、ソースが共通に活性化信号ｂＳＡＮｎｍが与えられる信号線に接続され、ドレインがそれぞれビット線ｂＢＬｎｍ，ＢＬｎｍに接続され、ゲートがそれぞれビット線ＢＬｎｍ，ｂＢＬｎｍに接続される。
【００２４】
センスアンプ２２ｎｍはまた、ビット線ＢＬｎｍ，ｂＢＬｎｍをプリチャージ電位ＶＢＬにプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ５，Ｑ６と、イコライズ用ＮＭＯＳトランジスタＱ７とからなるビット線イコライズ回路２４を有する。プリチャージ用ＮＭＯＳトランジスタＱ５，Ｑ６は、ドレインが共通にプリチャージ電位ＶＢＬが与えられる信号線に接続され、ソースがそれぞれビット線ｂＢＬｎｍ，ＢＬｎｍに接続され、ゲートがイコライズ制御信号ＥＱＬｎｍが与えられる信号線に接続される。イコライズ用ＮＭＯＳトランジスタＱ７は、ゲートをプリチャージ用ＮＭＯＳトランジスタＱ５，Ｑ６と共通にして、ビット線ｂＢＬｎｍ，ＢＬｎｍの間に介挿接続される。
【００２５】
図３に示したＳＤＲＡＭのコア回路部は、従来の汎用ＤＲＡＭに対して特殊な変更は施されていないが、共有センスアンプ方式とするために、転送ゲート２３Ｌ，２３Ｒがそれぞれ配置されている。例えば、外部アドレス入力によりセルアレイブロック２１ｎが選択的に活性化される場合には、転送ゲート２３Ｌが導通状態、転送ゲート２３Ｒが非導通状態に制御され、セルアレイブロック２１ｎに配設されたメモリセルとセンスアンプ２２ｎｍが接続される。この時、非選択状態にあるセルアレイブロック２１ｍは、転送ゲート２３Ｒによりセンスアンプ２２ｎｍから切り離されてプリチャージ状態にある。
この様に構成されたＳＤＲＡＭでのアクセス動作の実施形態を具体的に以下に説明する。
【００２６】
［実施例１］
図４及び図５は、実施例１による二つの動作モード１，２のアクセスタイミングを模式的に表している。二つの動作モード１，２は、前述したように複数個に分割されたセルアレイブロック２１のアクセス順序に依存して、ＳＤＲＡＭ１００を連続的に活性化する際の活性化の周期として定義されるサイクルタイムが異なる。図４の動作モード１は、同一のセルアレイブロック２１（例えば、図２のセルアレイブロック＜０＞）内の異なるワード線に接続されたメモリセルを連続アクセスする場合である。この場合は、ワード線活性化とビット線プリチャージの動作は時系列的に行うことが必要であるから、従来のＳＤＲＡＭとほぼ同一の速度となる。図４においては、クロックＣＬＫに同期して発行される活性化コマンドＡＣＴの周期、即ちサイクルタイムを３クロックサイクルとし、活性化コマンドＡＣＴからメモリセルデータが読み出されるまでの時間、即ちアクセスタイムを２クロックサイクルとして、バースト長１でデータを読み出す例を示している。
【００２７】
なお活性化コマンドＡＣＴとは実際には、活性化コマンド用端子がＤＲＡＭ１００にあるわけではなく、ＳＤＲＡＭ１００に取り込まれるチップセレクト信号／ＣＳその他の制御信号の予め定められた組み合わせにより定義される信号群である。この活性化コマンドＡＣＴはコマンドデコーダ１０９によりデコードされて、コントロール信号発生回路１１１に送られ、ビット線プリチャージ、ワード線活性化、センスアンプ活性化等の一連のコントロール信号が発生されることになる。
【００２８】
これに対して、図５の動作モード２は、互いに独立な、すなわち全く離散的なセルアレイブロック間、例えば図２に示したセルアレイブロック＜０＞とセルアレイブロック＜３＞との間等で連続してアクセスが行われる場合を示している。この場合、メモリセルに接続されるビット線やセンスアンプがアクセス毎に独立なため、図４に示した動作モード１のアクセスよりも高速なサイクルタイムが実現できる。即ち図５では、図４の場合と同じアクセスタイムで、サイクルタイムを１クロックサイクルとした例を示している。
【００２９】
このようにこの実施例１では、連続してアクセスされるのが同一セルアレイブロック内か或いは離散的セルアレイブロックかに応じてサイクルタイムを変化させている。この様な動作モード設定を行えば、離散的セルアレイブロックの連続アクセスの場合のサイクルタイムを小さくすることにより、従来のＳＤＲＡＭのように格別のキャッシュ部を搭載しなくとも、従来のＳＤＲＡＭ以上に高速化が実現可能となる。
【００３０】
ＳＤＲＡＭにおいては、消費電力と速度の両面から、メモリセルアレイは数十から数百のセルアレイブロックに分割されることが一般的である。例えば、現在量産化が開始された６４ＭビットＤＲＡＭにおいては、最小セルアレイブロック容量は約１Ｍ程度であるので、アレイ分割総数は６４程度になっている。このように非常に分割数が多い場合、確率的に同一セルアレイブロックに連続してアクセスが入る場合は少なく、その結果上述したような連続してアクセスされるセルアレイブロックに応じてサイクルタイムを変化させた場合、従来に比べ全体的なシステム性能が高くなる事は容易に予想される。更に、将来の高集積化によりさらにメモリセルアレイ分割が進めば、性能向上の度合いはますます高くなる。
【００３１】
［実施例２］
実施例２は、先の実施例１で説明したような連続アクセスの態様に応じてサイクルタイムを異ならせる動作を行わせるＳＤＲＡＭにおいて、特に隣接セルアレイブロック間での連続アクセスの高速化を実現したものである。この実施例２においては、図２（ｂ）に示すような、分割されるセルアレイブロック２１が隣接するもの同士でセンスアンプ列２２を共有する共有センスアンプ方式を採用した場合を前提とする。
【００３２】
実施例２の動作を説明する前に、実施例１の制御方式を採用した場合の限界を明らかにする。セルアレイブロック２１ｎに配置された何れかのメモリセルのアクセスに連続して、隣接するセルアレイブロック２１ｍに配設された何れかのメモリセルがアクセスされた場合を考える。この時、図７に示すように、先ずはじめに先行してアクセスしたセルアレイブロック２１ｎをプリチャージ状態にする。具体的には、既に選択状態にあるセルアレイブロック２１ｎに配設されたワード線ＷＬｎｉを非活性化（ＮＭＯＳメモリセルの場合はワード線を立ち下げる）し（ｔ１１）、これが完了後、ビット線イコライズ回路ＥＱＬの制御信号ＥＱＬｎｍを活性化する（ｔ１２）。これにより、ビット線対ＢＬｎ，ｂＢＬｎを電気的に短絡しプリチャージ電位ＶＢＬにリセットする。
【００３３】
この一連のプリチャージが完了した後、これに続いてアクセスされるセルアレイブロック２１ｍの活性化が開始される。具体的には、転送ゲート２３Ｌを非導通状態に制御するための制御信号ＰＨＩＴＬをＬレベルに遷移させると同時に、ビット線イコライズ回路２４の制御信号ＥＱＬｎｍもＬレベルに遷移させて、ビット線ＢＬｎ，ｂＢＬｎをプリチャージ電位ＶＢＬから切り離す（ｔ１３）。同時に、転送ゲート２３Ｒを導通状態に設定する信号ＰＨＩＴＲをＨレベルに遷移させた後、セルアレイブロック２１ｍの中の何れかのメモリセルに接続されたワード線ＷＬｍｉを活性化する（ｔ１４）。
【００３４】
以上のように、隣接するセルアレイブロックを連続的にアクセスする場合に、先行してアクセスされるセルアレイブロックのプリチャージ動作の完了を待って、次のセルアレイブロックの活性化が時系列的に行われるとすると、アクセスタイム及びサイクルタイムは、図４に示した同一セルアレイブロック内の連続アクセスの場合と同じとなるため、低速なアクセスしか実現できない。
【００３５】
このような隣接セルアレイブロック間での連続アクセスの場合に、一層の高速化を目指したのが実施例２である。図６はこの実施例２での動作モード３のタイミング図を示している。ここでは、アクセスタイムは、図４及び図５に示す動作モード１，２と同じであるが、サイクルタイムを２クロックサイクルとした動作、即ち図４に示すセルアレイブロック内での連続的アクセスよりも短いサイクルタイムを実現した例を示している。
【００３６】
この様なアクセス動作を行う場合の具体的な動作タイミングを図８に示す。共有センスアンプ方式を採用した場合に、隣接したセルアレイブロック間の連続アクセスを、同一セルアレイブロック内の連続アクセスの場合よりもサイクルタイムを高速化するため、先行してアクセスされるセルアレイブロックのプリチャージ動作と、これに続いてアクセスされるセルアレイブロックのワード線活性化動作とをオーバーラップ（インターリーブ）させることがキーポイントである。
【００３７】
図８は、図３に示す二つの隣接するセルアレイブロック２１ｎ，２１ｍが連続的にアクセスされる場合を想定している。セルアレイブロック２１ｎに対するアクセスコマンドＡＣＴが発行されると、このセルアレイブロック２１ｎとセンスアンプ２２ｎｍの間の転送ゲート２３Ｌが制御信号ＰＨＩＴＬにより非導通状態に制御される（ｔ２１）。これに続いて、セルアレイブロック２１ｍの何れかのワード線ＷＬｎｉが選択され活性化される（ｔ２２）。ワード線の活性化が完了し、セルデータがビット線ＢＬｎ，ｂＢＬｎに読み出されると、制御信号ＰＨＩＴＬ，ＰＨＩＴＲによりそれぞれ転送ゲート２３Ｌ，２３Ｒが導通状態，非導通状態に制御される（ｔ２３）。これにより、セルアレイブロック２１ｎのメモリセルからの微小データはセンスアンプ２２ｎｍに転送され、ここで検知増幅される。
【００３８】
その後、カラムアドレスに従いカラム選択信号ＣＳＬｉが活性化され、センスアンプ２２ｎｍで増幅された信号はチップ外部に読み出される（ｔ２４）。一方、この一連の動作と並進して、セルアレイブロック２１ｍの活性化コマンドＡＣＴが発行されると、セルアレイブロック２１ｎの動作に関わらず、セルアレイブロック２１ｍの中の何れかのワード線ＷＬｍｉが活性化される（ｔ２６）。これは、共有センスアンプ方式を用いていて、セルアレイブロック２１ｎがアクセスされている間、セルアレイブロック２１ｍが転送ゲート２３Ｒによりセンスアンプ２２ｎｍから切断されていることにより可能となる。
【００３９】
セルアレイブロック２１ｎから読み出されたセルデータがセンスアンプ２２ｎｍにより所定の電圧までリストアされると、セルアレイブロック２１ｎのプリチャージ動作に移行する。具体的には、メモリセルのワード線ＷＬｎｉが非活性化され（ｔ２５）、これに続いて制御信号ＥＱＬｎｍが活性化される（ｔ２６）。これにより、セルアレイブロック２１ｎのビット線ＢＬｎ，ｂＢＬｎ並びにセンスアンプ２２ｎｍのビット線ＢＬｎｍ，ｂＢＬｎｍが所定の電圧にプリチャージされる。図８の場合、このセルアレイブロック２１ｎのプリチャージ動作と、セルアレイブロック２１ｍのワード線ＷＬｍｉの活性化開始が同じタイミングである。そして、セルアレイブロック２１ｍのビット線ＢＬｍ，ｂＢＬｍにセルデータが読み出されたことを待って、制御信号ＰＨＩＴＬ，ＰＨＩＴＲを遷移させて転送ゲート２３Ｌ，２３Ｒを切り替える（ｔ２７）。
【００４０】
これにより、隣接する２つのセルアレイブロック２１ｎ，２１ｍ間のセルデータをセンスアンプ２２ｎｍで衝突させることなく、隣接セルアレイブロック間のオーバーラップ動作が可能となる。即ち、共有センスアンプ回路方式を持ち、隣接する２つのセルアレイブロック間で連続的にアクセスされる場合に、同一セルアレイブロック内の連続アクセスの場合よりも高速化することが可能となる。以上から、主としてコスト重視の観点から共有センスアンプ方式を採用した場合にも、通常の共有センスアンプ方式での速度的な制約を軽減することが可能となり、性能とコストの更なる両立が実現される。
【００４１】
この発明が適用されるＳＤＲＡＭ１００は、前述のように内部構成は従来と変わらず、アクセスの態様に応じた動作が可能である。具体的にこの様な動作モード制御は、図９に示すように、アクセス要求を出すマイクロプロセッサ２０１と、このマイクロプロセッサ２０１からのアクセス要求に応答してＳＤＲＡＭ１００をアクセスするメモリコントローラＬＳＩ２０２とを備えたメモリシステムにおいて行われる。前述した各実施例１，２の動作モード１，２，３は、マイクロプロセッサ２０１の中でソフトウェアにより決定され、各動作モードに応じてサイクルタイムの異なる活性化コマンドＡＣＴが発行されることになる。
【００４２】
図１０は、マイクロプロセッサ２０１による動作モード設定のアルゴリズムを示す。動作モード設定に際してはまず、アクセスしようとするＳＤＲＡＭのアドレスデータを監視する（Ｓ１）。ＳＤＲＡＭ内のセルアレイブロックに対するアドレス割り当ては予め判っているから、そのアドレス割り当てに基づいて、アクセスしようとするアドレスが一つのセルアレイブロックの内部を連続的にアクセスするものか否かを判定する（Ｓ２）。ＹＥＳであれば、サイクルタイムの最も長い第１の動作モード１に設定する（Ｓ４）。ＮＯであれば、更に隣接するセルアレイブロックを連続アクセスするものか否かを判定する（Ｓ３）。その判定結果がＮＯであれば、連続アクセスは離散的なセルアレイブロックに対するものであるから、サイクルタイムが最も短い動作モード２に設定し（Ｓ５）、ＹＥＳであれば、中間のサイクルタイムである動作モード３に設定する（Ｓ６）。
【００４３】
この様にしてマイクロプロセッサ２０１は、ＳＤＲＡＭアクセスの動作モードに応じて前述のように活性化コマンドＡＣＴを発行するクロックサイクルを決定することができる。
【００４４】
［実施例３］
実施例３は、先の実施例に比べて、共有センスアンプ回路方式での隣接するセルアレイブロックのアクセスのインターリーブ動作を更に深くする。その様な深いインターリーブ動作を行うためには、ＳＤＲＡＭのコア回路部の構成を変更することが必要である。図３に対してこの実施例３を適用する場合のコア回路構成を図１１に示す。図３と異なるのは、センスアンプ２２ｎｍ内にビット線イコライズ回路２４1 を設けると同時に、各セルアレイブロック２１ｎ，２１ｍ内にも、同様の構成のビット線イコライズ回路２４2 ，２４3 を配置していることである。
【００４５】
図１２はこの実施例３の動作タイミングを示した図である。この実施例３では、共有センスアンプ２２ｎｍに配置されたビット線ＢＬｎｍ，ｂＢＬｎｍのイコライズ動作と、セルアレイブロック２１ｎ，２１ｍ内のイコライズ動作とが独立に行われる。これは、隣接するセルアレイブロック２１ｎ，２１ｍ間に連続的にアクセスが発生した場合の高速化のために、出来るだけ高速に共有センスアンプ２２ｎｍのビット線対ＢＬｎｍ，ｂＢＬｎｍをイコライズし、このイコライズ動作とオーバーラップ動作しているこれに続いてアクセスされるセルアレイブロックからの読み出しのための準備を行うためである。
【００４６】
これにより、ワード線ＷＬｎｉの非活性化が完了してからの動作が前提となるビット線イコライズ動作（信号ＥＱＬｎの立ち上がりで起動される）と、次サイクルでメモリセルからの微小信号を検知増幅する必要のあるセンスアンプ２２ｎｍのビット線ＢＬｎｍ、ｂＢＬｎｍのイコライズ動作（信号ＥＱＬｎｍの立ち上がりで起動される）を独立に、かつ、ワード線ＷＬｎｉの非活性化を待たずに先行して行うことが可能となる。
【００４７】
具体的に図１２の動作を説明すれば、制御信号ＰＨＩＴＬ，ＰＨＩＴＲを遷移させて転送ゲート２３Ｌ，２３Ｒを非導通とし（ｔ２１）、ワード線ＷＬｎｉを立ち上げて、セルアレイブロック２１ｎのメモリセルデータを読み出す（ｔ２２）。そして、カラム選択信号ＣＳＬｊを立ち上げて、セルアレイブロック２１ｎから読み出したデータを外部に取り出す（ｔ２４）。ここまでの動作は先の実施例２と基本的に同様である。
【００４８】
このセルアレイブロック２１ｎでのデータ読み出しの間、セルアレイブロック２１ｍでは、イコライズ制御信号ＥＱＬｍがＨであってビット線イコライズ動作が行われており、このイコライズ動作が終了すると（ｔ３１）、制御信号ＰＨＩＴＬが立ち下がり、同時にセンスアンプ２３ｎｍのイコライズ制御信号ＥＱＬｎｍが立ち上がる（ｔ３２）。即ち、セルアレイブロック２１ｎ内のワード線ＷＬｎｉが立ち下がるタイミングｔ３４より前に、転送ゲート２３Ｌが非導通とされ、センスアンプ２２ｎｍのビット線イコライズが行われる。そしてセンスアンプ２２ｎｍのビット線イコライズを行っている間に、セルアレイブロック２１ｍの選択ワード線ＷＬｍｉが立ち上げられる（ｔ３３）。セルアレイブロック２１ｍのデータ読み出しを行っている間に、次の準備にために、セルアレイブロック２１ｎ側のビット線イコライズ動作が開始される（ｔ３５）。
【００４９】
このように、センスアンプ２２ｎｍのビット線ＢＬｎｍ、ｂＢＬｎｍの先行イコライズにより、実施例２の場合よりも、隣接するセルアレイブロックに連続してアクセスが発生した場合の高速アクセスが可能となる。一般的に複数個（例えば、１２８個、２５６個、５１２個など）のメモリセルが接続されるセルアレイブロック２１ｎ，２１ｍでのビット線対の容量は、センスアンプ２２ｎｍ内のビット線対ＢＬｎｍ、ｂＢＬｎｍの容量より数倍から十数倍大きい。このため、セルアレイブロック内でのビット線イコライズの時間は必然的に長くなる傾向にある。この実施例３のように、プリチャージ動作に入ると直ちに転送ゲートを信号ＰＨＩＴＬを遷移させて非導通状態に制御して高速にビット線イコライズを行うことにより、次サイクルでの使用の準備を行っておきたいセンスアンプ２２ｎｍのイコライズが、低速になりがちなセルアレイブロック内のビット線イコライズの影響を受け難くすることが可能となる。
【００５０】
以上説明したように、この実施例３によると、ビット線イコライズ回路２４2 ，２４3 を各セルアレイブロック２１ｎ，２１ｍにも分散的に配置し、センスアンプ２３ｎｍとセルアレイブロック間の転送ゲートをそのプリチャージ時に直ちに非導通制御とし、センスアンプ２３ｎｍのビット線対をセルアレイブロックでのビット線対にイコライズに先行させて行うことで、隣接するセルアレイブロック間に連続してアクセスが発生した場合に、高速アクセス並びに高速サイクルが実現できる。
【００５１】
この実施例では、それぞれＮＭＯＳトランジスタＱ２１〜Ｑ２３，Ｑ３１〜Ｑ３３からなるビット線イコライズ回路２４2 ，２４3 を設けているため、これらの占有面積分チップサイズが大きくなる。しかし、ビット線イコライズ回路２４2 を構成するＮＭＯＳトランジスタＱ２１〜Ｑ２３は、ＮＭＯＳトランジスタＱ１，Ｑ２と同じウェルに形成することができ、同様にビット線イコライズ回路２４3 を構成するＮＭＯＳトランジスタＱ３１〜Ｑ３３は、ＮＭＯＳトランジスタＱ３，Ｑ４と同じウェルに形成することができる。従って大幅な面積増大はない。
【００５２】
［実施例４］
実施例４は、実施例３の変形である。実施例４においても、図１１のコア回路構成が用いられる。実施例４の動作タイミングを図１３に示す。図１２の動作タイミングと異なる点は、転送ゲート２３Ｌ，２３Ｒの制御法にある。即ち、図１１のコア回路では、センスアンプ２２ｎｍのみならず、各セルアレイブロック２１ｎ，２１ｍ内にもイコライズ回路２４2 ，２４3 が配置されている。そこで図１３の動作においては、サブセルブロック２１ｎ側のイコライズ制御信号ＥＱＬｎが活性である間は、転送ゲート制御信号ＰＨＩＴＬを非活性に保つ。同様に、サブセルブロック２１ｍ側のイコライズ制御信号ＥＱＬｍが活性である間は、転送ゲート制御信号ＰＨＩＴＲを非活性に保つ。
【００５３】
このように、転送ゲート２３Ｌ，２３Ｒを通常非導通状態として、各セルアレイブロックとセンスアンプを電気的に非接続としても、ビット線イコライズ回路が活性であればビット線対が電気的にフローティング状態にはならず、ＤＲＡＭ動作に対しては支障がない。
【００５４】
この手法の採用により、転送ゲート制御信号ＰＨＩＴＬ，ＰＨＩＴＲの遷移回数を少なくする事ができ、この制御信号線の充放電に伴う消費電力を低減することが可能となる。転送ゲートの制御法以外の動作は、実施例３と同様であるので詳細な動作説明は省略する。
【００５５】
この実施例によると、無用な充放電動作を回避することにより、消費電力削減が図られる。
以上、この発明の実施例を説明したが、この発明は上述した各実施例に限定されるものではなく、その主旨を逸脱しない範囲で種々変形して実施することができる。また、特にＳＤＲＡＭを中心に説明してきたが、この発明はＳＤＲＡＭに限らず、共有センスアンプ方式を採用した通常のＤＲＡＭ、ＦＲＡＭ、ＰＲＯＭ等、他の半導体メモリに同様に適用可能である。
【００５６】
【発明の効果】
以上述べたようにこの発明によれば、従来の汎用ＤＲＡＭに対してレジスタ回路等を付加することなく、キャッシュミス時に発生するＭＰＵのウエイトサイクルを可能な限り小さくすることが可能な高速サイクルタイムのＤＲＡＭ等の半導体メモリシステムを実現できる。特に、アクセスされるメモリセルが配置されたセルアレイブロックの順番により、アクセスのサイクル時間が異なるという時間制約を導入することで、レジスタ回路等の導入が不要となる。これにより、チップサイズに対するオーバーヘッドが抑制可能となり、性能とコストを両立可能な付加価値の高いＤＲＡＭを提供できる。
【００５７】
更に、半導体メモリが共有センスアンプ回路方式を導入した構成を持つ場合に、隣接する２つのセルアレイブロック間で連続的にアクセスされる場合は、先行してアクセスされるセルアレイブロックのプリチャージ動作とこれに続いてアクセスされるセルアレイブロックのワード線活性化を並行して行うインターリーブ動作を適用することにより、アクセス時間制約を高速化することが可能となる。これにより、主としてコスト重視の観点から共有センスアンプ方式を採用した場合にも、速度的な制約を軽減することが可能となり、性能とコストの更なる両立が実現される。
【図面の簡単な説明】
【図１】この発明が適用されるＳＤＲＡＭの等価回路を示す。
【図２】同ＳＤＲＡＭのメモリセルアレイの分割構成を示す。
【図３】共有センスアンプ方式をの場合のメモリセルアレイのより具体的な構成を示す。
【図４】この発明の実施例１によるセルアレイブロック内の連続アクセスを行う場合の動作モード１のタイミング図である。
【図５】同実施例１による離散的セルアレイブロック間の連続アクセスを行う場合の動作モード２のタイミング図である。
【図６】この発明の実施例２による隣接セルアレイブロック間の連続アクセスを行う場合の動作モード３のタイミング図である。
【図７】隣接セルアレイブロック間の連続アクセスを行う場合の通常の動作タイミング図である。
【図８】実施例２による動作モード３での具体的な動作タイミング図である。
【図９】この発明が適用される半導体メモリシステムの構成を示す。
【図１０】同メモリシステムにおけるＤＲＡＭ動作モード設定のアルゴリズムを示す。
【図１１】この発明の実施例３におけるＳＤＲＡＭの要部構成を示す。
【図１２】同実施例３でのアクセス動作タイミングを示す。
【図１３】図１２の動作を変形したアクセス動作タイミングを示す。
【図１４】従来のＳＤＲＡＭの動作タイミングを示す。
【図１５】ＤＲＡＭの高速アクセス化の従来の一手法を示す。
【図１６】ＤＲＡＭの高速アクセス化の従来の他の手法を示す。
【符号の説明】
１００…ＳＤＲＡＭ、１０１…メモリセルアレイ、１０２…カラムデコーダ、１０３…ロウデコーダ、１０４…アドレスバッファ、１０５…センスアンプ・Ｉ／Ｏゲート、１０６…データコントロール回路、１０７…データバッファ、１０８…クロックバッファ、１０９…コマンドデコーダ、１１１…コントロール信号発生回路、２１…セルアレイブロック、２２…センスアンプ列、２３…転送ゲート、２４…ビット線イコライズ回路。
Claims (3)
- 複数のビット線対と複数のワード線の各交差部にメモリセルが配列されると共にビット線イコライズ回路を内蔵したメモリセルアレイ、このメモリセルアレイのメモリセル選択を行うデコーダ回路、メモリセルアレイのメモリセルデータを読み出すと共にビット線イコライズ回路を内蔵したセンスアンプ回路、及び前記センスアンプ回路と各セルアレイブロックの間に配置されて選択的に導通制御される転送ゲートを有し、前記メモリセルアレイが複数のセルアレイブロックに分割され、隣接するセルアレイブロックが前記センスアンプ回路を共有する半導体メモリと、
この半導体メモリに対して連続してアクセスする際に連続してアクセスされるアドレスを監視して、前記メモリセルアレイの一つのセルアレイブロック内を連続アクセスする場合には、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御を行い、前記メモリセルアレイの離散的なセルアレイブロック間を連続アクセスする場合には、パイプライン処理により前記第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御を行い、前記メモリセルアレイの隣接するセルアレイブロック間を連続アクセスする場合には、前記転送ゲートの導通制御によって、先行してアクセスされるセルアレイブロックのビット線イコライズ動作と次にアクセスされるセルアレイブロックのワード線活性化動作が一部並進することにより前記第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御を行う制御装置と、
を備え、
前記制御装置は、前記第３の動作モードによりアクセス制御を行うとき、各セルアレイブロック内のビット線イコライズ回路により、隣接するセルアレイブロックの一方のワード線活性化が行われている間、他方のビット線イコライズ動作を行わせ、前記セルアレイブロック内のビット線イコライズ動作が行われている間、そのセルアレイブロックとセンスアンプ列の間の転送ゲートを非導通制御する
ことを特徴とする半導体メモリシステム。 - 複数のビット線対と複数のワード線の各交差部にメモリセルが配列されると共にビット線イコライズ回路を内蔵したメモリセルアレイ、このメモリセルアレイのメモリセル選択を行うデコーダ回路、メモリセルアレイのメモリセルデータを読み出すと共にビット線イコライズ回路を内蔵したセンスアンプ回路、及び前記センスアンプ回路と各セルアレイブロックの間に配置されて選択的に導通制御される転送ゲートを有し、前記メモリセルアレイが複数のセルアレイブロックに分割され、隣接するセルアレイブロックが前記センスアンプ回路を共有する半導体メモリをアクセス制御する方法であって、
前記メモリセルアレイに対して連続してアクセスする際に連続してアクセスされるアドレスを監視して、前記メモリセルアレイの一つのセルアレイブロック内を連続アクセスする場合には、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御を行い、前記メモリセルアレイの離散的なセルアレイブロック間を連続アクセスする場合には、パイプライン処理により前記第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御を行い、前記メモリセルアレイの隣接するセルアレイブロック間を連続アクセスする場合には、前記転送ゲートの導通制御によって、先行してアクセスされるセルアレイブロックのビット線イコライズ動作と次にアクセスされるセルアレイブロックのワード線活性化動作が一部並進することにより前記第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御を行い、
前記第３の動作モードによりアクセス制御を行うとき、各セルアレイブロック内のビット線イコライズ回路により、隣接するセルアレイブロックの一方のワード線活性化が行われている間、他方のビット線イコライズ動作を行わせ、前記セルアレイブロック内のビット線イコライズ動作が行われている間、そのセルアレイブロックとセンスアンプ列の間の 転送ゲートを非導通制御する
ことを特徴とする半導体メモリのアクセス制御方法。 - 複数のビット線対と複数のワード線の各交差部にメモリセルが配列されると共にビット線イコライズ回路を内蔵したメモリセルアレイ、このメモリセルアレイのメモリセル選択を行うデコーダ回路、メモリセルアレイのメモリセルデータを読み出すと共にビット線イコライズ回路を内蔵したセンスアンプ回路、及び前記センスアンプ回路と各セルアレイブロックの間に配置されて選択的に導通制御される転送ゲートを有し、前記メモリセルアレイが複数のセルアレイブロックに分割され、隣接するセルアレイブロックが前記センスアンプ回路を共有し、
前記メモリセルアレイが連続してアクセスされる際に、前記メモリセルアレイの一つのセルアレイブロック内を連続アクセスする場合には、第１のサイクルタイムを持つ第１の動作モードによりアクセス制御され、前記メモリセルアレイの離散的なセルアレイブロック間を連続アクセスする場合には、パイプライン処理により前記第１のサイクルタイムより短い第２のサイクルタイムを持つ第２の動作モードによりアクセス制御され、前記メモリセルアレイの隣接するセルアレイブロック間を連続アクセスする場合には、前記転送ゲートの導通制御によって、先行してアクセスされるセルアレイブロックのビット線イコライズ動作と次にアクセスされるセルアレイブロックのワード線活性化動作が一部並進することにより前記第１の動作モードと第２の動作モードの中間の第３のサイクルタイムを持つ第３の動作モードによりアクセス制御され、
前記第３の動作モードによりアクセス制御を行うとき、各セルアレイブロック内のビット線イコライズ回路により、隣接するセルアレイブロックの一方のワード線活性化が行われている間、他方のビット線イコライズ動作を行わせ、前記セルアレイブロック内のビット線イコライズ動作が行われている間、そのセルアレイブロックとセンスアンプ列の間の転送ゲートを非導通制御する
ことを特徴とする半導体メモリ。
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