DE19956829A1

DE19956829A1 - Speichereinrichtung für Prozessorsysteme

Info

Publication number: DE19956829A1
Application number: DE19956829A
Authority: DE
Inventors: Annie Stoess; Johann Schachtner; Wolfgang Ziemann
Original assignee: Siemens AG
Current assignee: Fujitsu Technology Solutions GmbH
Priority date: 1999-11-25
Filing date: 1999-11-25
Publication date: 2001-06-07
Also published as: WO2001038988A1; EP1244972A1; KR20020059793A

Abstract

Zur weiteren Leistungssteigerung von Prozessorsystemen mit Virtual Channels (CH) als Zwischenspeicher zwischen dem Prozessorsystem und einem zum Prozessorsystem gehörenden Speicherfeld (MCA) wird vorgeschlagen, die als Zwischenspeicher vorgesehenen Virtual Channels (CH) wie eine Cachespeichereinrichtung zu verwalten.

Description

Die Erfindung betrifft eine Speichereinrichtung für Prozes sorsysteme gemäß dem Oberbegriff des Anspruchs 1.

Im Bereich von Speichereinrichtungen für Prozessorsysteme un ter Verwendung von dynamischen Speicherbausteinen findet wie in allen Bereichen der Computer-Technologie ein ständiger Entwicklungsfortschritt statt. Eine der jüngsten Entwicklun gen auf diesem Gebiet ist die Einführung sogenannter Virtual Channel SDRAMs (VC SDRAM) durch die Firma NEC. Die virtuellen Kanäle sind als Zwischenspeicherglieder verwendet. Sie sind zwischen dem Prozessorsystem und einem Speicherfeld des Pro zessorsystems angeordnet. Eine Verwaltung der virtuellen Ka näle sorgt für deren richtige Handhabung. Die virtuellen Ka näle sind als RAM-Bausteine bereitgestellt. Die RAM-Bausteine enthalten mehrere (virtuelle) Kanäle mit jeweils mehreren Hundert Bytes Speicherkapazität. Der Sinn dieser Kanäle ist eine Verkürzung der Latenzzeit bei stattfindenden Speicherzu griffen auf das Speicherfeld des Prozessorsystems.

Im Internet ist unter der Internetadresse:
http://www.cambridge.arm.com/CoInfo/PressRel/29Jul98a/ ein Artikel zum oben angesprochenen Sachverhalt mit dem Titel "NEC and ARM to Co-Develop a Memory Controller to Support Virtual Channel SDRAM with System-on-Silicon Chips" veröf fentlicht.

Auf einer weiteren Internetseite mit der Internetadresse:
http://www.necel.com/home.nsf/HTMLPages/VCM ist eine andere Information zum oben angesprochenen Sachverhalt mit dem Ti tel: "Virtual Channel Memory (abgekürzt VCM) veröffentlicht. Diese Internetseite enthält außerdem einen Link auf eine wei tere Internetseite mit der Internetadresse:
http://www.necel.com/home.nsf/Createpage?OpenAgent+Pro ducts+Channel+Memory+(VCM)&&&&&&&, auf der un ter dem Titel "Memory DRAMs" VCM-Produkte angesprochen sind. Zu den jeweiligen VCM-Produkten gibt es jeweils weitere Links. Unter anderem gibt es Links zu einem zugehörigen "Data Sheet (7/99)(567K)" und zu einem zugehörigen "Product Brief(1998)(25K)". Die Data Sheets zu den jeweiligen VCM-Pro dukten sind jeweils gleich. Die Product Briefs zu den jewei ligen VCM-Produkten sind ebenfalls jeweils gleich. Die ein zelnen VCM-Produkte sind mit µPD4565161, µPD4565821 und µPD4565421 bezeichnet. Den Data Sheet und den Product Briefs sind vertiefende Informationen zu den Virtual Channels zu entnehmen.

Danach dienen die Virtual Channels zur Leistungssteigerung eines Prozessorsystems. Die Virtual Channels vermindern die Zugriffszeiten auf Daten, die aus dem Speicherfeld des Pro zessorsystems zu holen bzw. in dieses hinein zu bringen sind. Die von solchen Transaktionen betroffenen Daten werden in den virtuellen Kanälen zwischen den Ein-/Ausgabepositionen des Prozessorsystems und des Speicherfelds zwischengespeichert. Damit wird der Weg zum Speicherfeld über andere freie virtu elle Kanäle für das Prozessorsystem frei und es können so Systemstaus, die dadurch hervorgerufen werden, dass die Ab läufe zum Speicherfeld hin langsam sind, zum Prozessorsystem hin aber schnell, vermieden werden.

Ein Nachteil der Virtual Channels ist, dass sie nur als ein fache Puffer verwendet sind. Das heißt, die von einer Trans aktion betroffene Daten werden in den Virtual Channels zwi schengespeichert, zu einem späteren Zeitpunkt abgeholt und nochmals später überschrieben. Die einzelnen Virtual Channels haben eine relativ große Speicherkapazität, so dass neben den eigentlichen Wunschdaten oft auch noch benachbart gespei cherte Daten mitgespeichert werden. Der Grund dafür ist, dass jeweils ganze Zeilen gespeichert werden. Die einfache Puffe rung in den Virtual Channels kümmert sich aber nicht um die zusätzlich gespeicherten Informationen. Oft werden aber bei eine kurze Zeit später stattfindenden Transaktionen gerade diese Informationen benötigt. Es werden dann diese Informa tionen erneut zwischengespeichert, obwohl sie schon aktuell irgendwo in den Virtual Channels gespeichert sind. Eine tat sächlich mögliche Leistungssteigerung des Prozessorsystems wird dadurch nicht erreicht.

Aufgabe der Erfindung ist es, eine Speichereinrichtung der eingangs genannten Art so zu verbessern, dass eine weitere Leistungssteigerung des Prozessorsystems erreicht wird.

Diese Aufgabe wird erfindungsgemäß durch eine Speicherein richtung gelöst, die die Merkmale des Anspruchs 1 aufweist.

Danach werden bei zwischen dem Prozessorsystem und dem zuge hörigen Speicherfeld stattfindenden Transaktionen stets alle in den Virtual Channels gespeicherten Informationen beachtet. Auf diese Weise werden langsame Speicherfeldzugriffe vermie den, wenn die benötigten Informationen bereits und immer noch aktuell in den Virtual Channels gespeichert sind. Die Leis tungsfähigkeit des Prozessorsystems wird dadurch weiter ge steigert.

Erreicht wird die Leistungssteigerung des Prozessorsystems dadurch, dass die Virtual Channels nicht mehr wie einfache Puffer verwendet sind, sondern wie ein allgemein bekannter Cachespeicher. Cachespeicher haben den Vorteil, dass ihre Verwaltung stets den Überblick über den aktuell gültigen Speicherinhalt hat und gültige Informationen bei Bedarf so fort weiterreichen kann und nicht nochmal auf das Speicher feld des Prozessorsystems zurückgreift. Außerdem kümmert sich die Verwaltung des Cachespeichers selbständig um die Aktuali sierung des Speicherfelds des Prozessorsystems bzw. des Spei cherinhalts des Cachespeichers.

Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von Unteransprüchen.

Danach weist die Verwaltung der Virtual Channels eine Tag- Komponente auf, mit deren Hilfe der Status des Speicherin halts der Virtual Channels der Verwaltung bekannt gemacht ist.

Außerdem gilt, je länger gespeicherte aktuelle Daten in einem Cachespeicher vorgehalten werden, um so größer ist die Wahr scheinlichkeit, dass benötigte Informationen noch im schnel len Zwischenspeicher sind und ein Rückgriff auf das langsame Speicherfeld unnötig ist. Ein möglicher Überschreibungsmecha nismus wäre in diesem Zusammenhang das sogenannte LRU-Prinzip (Least Recently Used), nach dem am längsten nicht benutzte Informationen als erstes überschrieben werden. Dieser Mechanismus kann durch weitere Mechanismen ergänzt sein.

Die Cachespeicher-Funktionalität hat den Vorteil, dass benö tigte Informationen immer erst im Cachespeicher oder im Spei cher mit Cachespeicher-Funktionalität gesucht werden können, weil dort Klarheit über den Status des Speicherinhalts gege ben ist und schnell in entsprechender Weise auf Anforderungen reagiert werden kann, falls benötigte Informationen doch nicht oder nicht mehr zum Speicherinhalt gehören. Der geringe Zeitverlust in diesem Fall wird überdeckt vom Zeitgewinn, der erzielt wird, wenn benötigte Informationen aus dem Speicher inhalt des schnellen Zwischenspeichers genommen werden kön nen.

Nachfolgend wird die Erfindung anhand einer Zeichnung näher erläutert.

Die einzige Figur zeigt ein Ausführungsbeispiel einer Spei chereinrichtung gemäß der Erfindung. Zu sehen ist ein Spei cherfeld MCA (Memory Cell Array), das ein Speicherfeld eines in der Zeichnung nicht näher dargestellten Prozessorsystems ist. Das Speicherfeld MCA ist mit mehreren Virtual Channels (virtuelle Kanäle) CH verbunden, die weiter mit einer Ein gangsleitung DATA für Datentransfers in und aus dem nicht nä her dargestellten Prozessorsystem verbunden sind.

Im Ausführungsbeispiel werden die Virtual Channels CH von 8 SDRAM-Bausteinen mit je 64 Mbit Speicherkapazität bereitge stellt. Jeder SDRAM-Baustein hat 16 Virtual Channels CH, wo mit 16 vollassoziative Blöcke zu je 1 Kbyte bereitgestellt sind. Durch die große Blockgräße ist es möglich, im Prozes sorsystem einen sogenannten Prefetch-Mechanismus zu reali sieren. Die Latenzzeit bei einem Hit in einem Virtual Channel CH ist gering und die Bandbreite an einem betreffenden Memory Cell Array MCA wird reduziert.

Im Ausführungsbeispiel sind die Virtual Channels CH als Store-In-Cache genutzt, das heißt, die Daten werden jeweils zunächst nur in die Virtual Channels CH geschrieben und nicht gleich in das Speicherfeld MCA. Bei Datenzugriffen wird umge kehrt zuerst in den Virtual Channels CH nachgesehen, bevor dann nötigenfalls die Daten aus dem Speicherfeld MCA geholt werden.

Eine Steuereinheit MCU (Memory Control Unit) steuert die Ab läufe bei Zugriffen auf die Virtual Channels CH und das Spei cherfeld MCA in Abhängigkeit von Steuersignalen REQUEST und Adresssignalen ADR. Die Steuerung erfolgt im Detail in der Weise, dass die Virtual Channels CH zusammen wie ein Cachespeicher betrieben sind. Hierzu ist eine zusätzliche Channel-Verwaltung CV mit der MCU verbunden. Die zusätzliche Channel-Verwaltung CV beinhaltet TAG-Informationen TAG für die Channels. Sie steuert außerdem einen Ersetzungsalgorith mus der Daten in den Virtual Channels CH, beispielsweise nach dem sogenannten LRU-Prinzip. Weiter ist sie für die Maßnahmen zur HIT-Erkennung und -Verarbeitung zuständig und steuert die notwendigen Maßnahmen, wenn modifizierte Dateninhalte vorhan den sind.

Claims

1. Speichereinrichtung für Prozessorsysteme, aufweisend vir tuelle Kanäle als Zwischenspeicherglied zwischen einem Prozessorsystem und einem Speicherfeld des Prozessorsys tems sowie aufweisend eine Verwaltung für die virtuellen Kanäle, dadurch gekennzeichnet, dass die Verwal tung der virtuellen Kanäle (CH) Komponenten (MCU, CV) aufweist, durch die den virtuellen Kanälen (CH) die Funk tionalität von Cachespeichern zueigen ist.

2. Speichereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, dass die den virtuellen Kanälen (CH) die Funktionalität von Cachespeichern zuordnenden Kompo nenten (z. B. CV) eine Tag-Komponente (TAG) umfassen, durch die anderen den virtuellen Kanälen (CH) die Funk tionalität von Cachespeichern zuordnenden Komponenten (z. B. MCU) zu jeweiligen aktuellen Zeitpunkten mitgeteilt ist, welche Informationen in welchen virtuellen Kanälen und an welcher genauen Position innerhalb eines virtuellen Kanals jeweils aktuell gültig gespeichert sind.

3. Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die den virtuellen Kanälen (CH) die Funktionalität von Cachespeichern zuordnenden Kompo nenten (HCU; CV) in der Weise realisiert sind, dass, die in den virtuellen Kanälen (CH) gespeicherten Informatio nen entsprechend einer Nutzungshäufigkeit um so länger in den virtuellen Kanälen (CH) gespeichert sind, je größer die Nutzungshäufigkeit ist, bevor sie von Überschreibvor gängen betroffen sind.

4. Speichereinrichtung nach einem der vorherigen Ansprüche, dadurch gekennzeichnet, dass die den virtuellen Kanälen (CH) die Funktionalität von Cachespeichern zuord nenden Komponenten (HCU; CV) in der Weise realisiert sind, dass aus dem Speicherfeld (MCA) eines Prozessorsys tems in das Prozessorsystem überzuführende Informationen zunächst in den virtuellen Kanälen gesucht sind.