JPH1074392A - 半導体記憶装置及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 レイアウト面積を大幅に増大させること無
く、ライト時間短縮を図るための技術を提供することに
ある。 【解決手段】 書込みデータに応じて、所定のプリチャ
ージレベル状態から電荷を引抜くための電荷引抜き回路
（５１，５２）を第１相補コモン線（ＣＯＭ１，ＣＯＭ
１＊、及びＣＯＭ２，ＣＯＭ２＊）毎に設けることで、
電荷引抜き回路５０の負荷軽減を図り、それにより、書
込みデータに応じたコモン線電荷引抜きの高速化を図
る。また、書込みデータに応じて、所定のプリチャージ
レベル状態に維持するためのプルアップ回路（６０）を
第２相補コモン線（ＤＢ，ＤＢ＊）に設けるとこで、構
成素子数の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれにおけるライト系の改良技術に関し、例え
ばシンクロナス・ダイナミック・ランダム・アクセス・
メモリ（「ＳＤＲＡＭ」と略記する）に適用して有効な
技術に関する。

【０００２】

【従来の技術】半導体記憶装置の一例とされるＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）は、昭
和５９年１１月３０日に株式会社オーム社から発行され
た「ＬＳＩハンドブック（第４８６頁〜）」にも記載さ
れているように、アドレスバッファ、デコーダ、センス
増幅器などの周辺回路には内部クロックに同期動作する
ダイナミック型の回路が用いられる。ＤＲＡＭでは、１
〜３相の外部クロックが必要とされ、これらのクロック
に基づいて内部クロックを発生させて内部回路の動作制
御が行われる。そのようなＤＲＡＭにおいては、ランダ
ムアクセスが主体であり、アクセス毎にロウアドレス、
カラムアドレスの読み込みを順次行うことにより、メモ
リセルが選択される。

【０００３】通常のＤＲＡＭはシステムに搭載された状
態で、システムクロックに非同期で、リードライト動作
が行われるが、それに対して、システムクロックに同期
して動作される半導体記憶装置として、ＳＤＲＡＭがあ
る。このＳＤＲＡＭは、システムクロックに同期してデ
ータ、アドレス、制御信号を入出力できるため、ＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）と同
様の大容量メモリをＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）に匹敵する高速動作させることが
可能であり、また、選択された１本のワード線に対して
幾つのデータをアクセスするかをバースト長によって指
定し、内蔵カラムアドレスカウンタで順次カラム系の選
択状態を切換えていって複数個のデータを連続的にリー
ド又はライトすることができる。

【０００４】

【発明が解決しようとする課題】メモリセルアレイのマ
ット分割数の増加とともに、ライトバッファの構成及び
配置が重要となる。

【０００５】マット分割された半導体記憶装置において
ライト時間を短縮するには、メモリマット毎に専用のラ
イトバッファを配置し、この専用のライトバッファによ
り、対応するメモリマットへのデータ書込みを行うのが
望ましい。しかしながら、メモリマット毎にライトバッ
ファを配置する方式では、マット分割数が多い場合には
その分ライトバッファの数が増えてしまうためにレイア
ウト面積が増加してしまう。これは半導体チップのサイ
ズ縮小を阻害する原因の一つとされる。

【０００６】それに対して、複数のメモリマット間で単
一のライトバッファを共有する方式がある。この方式で
は、ライトバッファをメモリマット毎に配置する場合に
比べてライトバッファの数が大幅に低減されることから
レイアウト面積の点で非常に有利となる。しかし、その
場合には単一のライトバッファの負荷が非常に大きくな
ってしまうために、ライト時間がどうしても長くなって
しまう。

【０００７】本発明の目的は、マット分割数が多い場合
でもレイアウト面積を大幅に増大させること無く、ライ
ト時間短縮を図るための技術を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、それぞれ複数の相補ビット線を
含む複数のメモリマット（ＭＡＴ１，ＭＡＴ２）と、こ
のメモリマットに対応して配置された第１相補コモン線
（ＣＯＭ１，ＣＯＭ１＊、及びＣＯＭ２，ＣＯＭ２＊）
と、上記複数の相補ビット線を、対応する第１相補コモ
ン線に選択的に結合可能な第１選択回路（１１，１２、
及び１３，１４）と、上記複数の第１相補コモン線によ
って共有される第２相補コモン線（ＤＢ，ＤＢ＊）と、
上記第１相補コモン線をマット選択信号に基づいて選択
的に上記第２相補コモン線に結合可能な第２選択回路
（２０，２１、及び２７，２８）とを有して半導体記憶
装置（３２）が構成されるとき、書込みデータに応じ
て、所定のプリチャージレベル状態から電荷を引抜くた
めの電荷引抜き回路（５１，５２）を上記第１相補コモ
ン線毎に配置し、書込みデータに応じて、所定のプリチ
ャージレベル状態に維持するためのプルアップ回路（６
０）を上記第２相補コモン線に配置する。

【００１１】メモリの書込み動作の速度は、コモン線の
電荷引抜き速度で決定され、コモン線の電荷引抜きが速
いほど高速に書込むことができるから、書込みデータに
応じて、所定のプリチャージレベル状態から電荷を引抜
くための電荷引抜き回路を上記第１相補コモン線毎に設
けることで、この電荷引抜き回路の負荷軽減を図り、そ
れにより、書込みデータに応じたコモン線電荷引抜きの
高速化を達成する。この場合、コモン線のプリチャージ
回路を複数のメモリマット間で共有してもメモリの書込
み動作にはあまり影響しないので、複数のメモリマット
間で共有することとしてレイアウト面積の増大を抑え
る。

【００１２】このとき、マット選択信号と書込みデータ
との論理積を得て、上記電荷引抜き回路の動作制御信号
を形成するための論理ゲート（１５，１６、及び２２，
２３）を、上記電荷引抜き回路に対応して配置すること
ができる。

【００１３】

【発明の実施の形態】図４には本発明にかかるデータ処
理装置の一例であるコンピュータシステムが示される。

【００１４】このコンピュータシステムは、システムバ
スＢＵＳを介して、ＣＰＵ（中央処理装置）３１、ＳＤ
ＲＡＭ３２、ＳＲＡＭ３３、ＲＯＭ（リード・オンリ・
メモリ）３４、周辺装置制御部３５、表示制御部３６な
どが、互いに信号のやり取り可能に結合され、予め定め
られたプログラムに従って所定のデータ処理を行う。上
記ＣＰＵ３１は、本システムの論理的中核とされ、主と
して、アドレス指定、情報の読み出しと書き込み、デー
タの演算、命令のシーケンス、割り込の受付け、記憶装
置と入出力装置との情報交換の起動等の機能を有し、演
算制御部や、バス制御部、メモリアクセス制御部などか
ら構成される。上記ＳＤＲＡＭ３２や、ＳＲＡＭ３３、
及びＲＯＭ３４は内部記憶装置として位置付けられてい
る。ＳＤＲＡＭ３２は、ＣＰＵ３０での計算や制御にお
ける作業領域として利用される。ＳＲＡＭ３３はキャッ
シュメモリなどとして機能する。ＲＯＭ３４には読出し
専用のプログラムが格納される。周辺装置制御部３５に
よって、ハードディスクなどの外部憶装置３８の動作制
御や、キーボード３９などからの情報入力制御が行われ
る。また、上記表示制御部３６によってＣＲＴディスプ
レイ４０への情報表示制御が行われる。この表示制御部
３６には描画処理のための半導体チップや画像メモリな
どが含まれる。

【００１５】図２には上記ＳＤＲＡＭ３２の構成例が示
される。

【００１６】同図に示されるＳＤＲＡＭ３２は、特に制
限されないが、公知の半導体集積回路製造技術によって
単結晶シリコン基板のような一つの半導体基板に形成さ
れる。このＳＤＲＡＭ３２は、メモリバンクＡを構成す
るメモリアレイ２００ＡとメモリバンクＢを構成するメ
モリアレイ２００Ｂを備える。それぞれのメモリアレイ
２００Ａ，２００Ｂは、マトリクス配置されたダイナミ
ック型のメモリセルを備え、同一列に配置されたメモリ
セルの選択端子は列毎のワード線（図示せず）に結合さ
れ、同一行に配置されたメモリセルのデータ入出力端子
は行毎に相補ビット線（図示せず）に結合される。

【００１７】上記メモリアレイ２００Ａの図示しないワ
ード線は、ロウデコーダ２０１Ａによるロウアドレス信
号のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補ビット線
は、センスアンプ及びカラム選択回路２０２Ａに結合さ
れる。センスアンプ及びカラム選択回路２０２Ａにおけ
るセンスアンプは、メモリセルからのデータ読み出しに
よってそれぞれの相補ビット線に現れる微小電位差を検
出して増幅する増幅回路である。それにおけるカラム選
択回路は、相補ビット線を各別に選択して相補共通デー
タ線２０４に導通させるためのスイッチ回路である。カ
ラム選択回路はカラムデコーダ２０３Ａによるカラムア
ドレス信号のデコード結果に従って選択動作される。メ
モリアレイ２００Ｂ側にも同様にロウデコーダ２０１
Ｂ，センスアンプ及びカラム選択回路２０２Ｂ，カラム
デコーダ２０３Ｂが設けられる。上記相補共通データ線
２０４は入力バッファ２１０の出力端子及び出力バッフ
ァ２１１の入力端子に接続される。入力バッファ２１０
の入力端子及び出力バッファ２１１の出力端子は１６ビ
ットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続さ
れる。

【００１８】アドレス入力端子Ａ０〜Ａ１１から供給さ
れるロウアドレス信号とカラムアドレス信号はカラムア
ドレスバッファ２０５とロウアドレスバッファ２０６に
アドレスマルチプレクス形式で取り込まれる。カラムア
ドレスバッファ２０５の出力はカラムアドレスカウンタ
２０７のプリセットデータとして供給され、カラムアド
レスカウンタ２０７は、動作モードに応じて、上記プリ
セットデータとしてのカラムアドレス信号、又はそのカ
ラムアドレス信号を初期値として順次インクリメントし
た値を、カラムデコーダ２０３Ａ，２０３Ｂに向けて出
力する。

【００１９】メモリアレイ２００Ａ，２００Ｂがダイナ
ミック型メモリセルを含んでおり、記憶状態の維持のた
めに所定時間間隔でリフレッシュ動作を行う必要がある
ため、そのようなリフレッシュ動作のためにリフレッシ
ュ用アドレスを生成可能なリフレッシュカウンタ２０８
が設けられている。

【００２０】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ＊（＊はローアクティブ又
は信号反転を示す）、カラムアドレスストローブ信号Ｃ
ＡＳ＊、ロウアドレスストローブ信号ＲＡＳ＊、及びラ
イトイネーブル信号ＷＥ＊などの外部制御信号の組合わ
せによって与えられるコマンドをデコードすることによ
り動作モード信号を生成するためのコマンドデコード回
路や、内部タイミング信号を形成するタイミング制御回
路、及び動作モード情報やテストモード情報の保持のた
めのモードレジスタを備える。

【００２１】また、上記クロック信号ＣＬＫ、クロック
イネーブル信号ＣＫＥや、チップセレクト信号ＣＳ＊、
カラムアドレスストローブ信号ＣＡＳ＊、ロウアドレス
ストローブ信号ＲＡＳ＊、及びライトイネーブル信号Ｗ
Ｅ＊などの外部制御信号などの各種制御信号は、ＣＰＵ
３１からシステムバスＢＵＳを介して伝達される。クロ
ック信号ＣＬＫはＳＤＲＡＭ３２のマスタクロックとさ
れ、その他の外部入力信号は当該クロック信号ＣＬＫの
立ち上がりエッジに同期して有意とされる。チップセレ
クト信号ＣＳ＊はそのローレベルによってコマンド入力
サイクルの開始を指示する。チップセレクト信号がハイ
レベルのとき（チップ非選択状態）、その他の信号入力
は意味を持たない。ただし、メモリバンクの選択状態や
バースト動作などの内部動作はチップ非選択状態への変
化によって影響されない。ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊
の各信号は、コマンドサイクルを定義するときに有意の
信号とされる。クロックイネーブル信号ＣＫＥは次のク
ロック信号の有効性を指示する信号であり、当該信号Ｃ
ＫＥがハイレベルであれば次のクロック信号ＣＬＫの立
ち上がりエッジが有効とされ、ローレベルのときは無効
とされる。さらに、図示はしないが読み出しモードにお
いて出力バッファ２１１に対するアウトプットイネーブ
ルの制御を行う外部制御信号もコントローラ２１２に供
給され、その信号が例えばハイレベルのときは出力バッ
ファ２１１は高出力インピーダンス状態にされる。

【００２２】また、上記アドレス入力端子Ａ１１からの
信号入力は、上記ロウアドレスストローブ・バンクアク
ティブコマンドサイクルにおいてバンク選択信号とみな
される。すなわち、アドレス入力端子Ａ１１からの入力
信号がローレベルの時はメモリバンクＡが選択され、ハ
イレベルの時はメモリバンクＢが選択される。

【００２３】プリチャージコマンドサイクルにおいて、
アドレス入力端子Ａ１０からの入力信号は相補ビット線
などに対するプリチャージ動作の態様を指示し、そのハ
イレベルはプリチャージの対象が双方のメモリバンクで
あることを指示し、そのローレベルは、Ａ１０で指示さ
れている一方のメモリバンクがプリチャージ対象である
ことを指示する。

【００２４】上記カラムアドレス信号は、クロック信号
ＣＬＫの立ち上がりエッジに同期するリードコマンドサ
イクル又はライトコマンドサイクルにおけるＡ０〜Ａ７
の論理レベルによって定義される。そして、このように
して定義されたカラムアドレスはバーストアクセスのス
タートアドレスとされる。

【００２５】図３には上記コントローラ２１２における
モードレジスタ３００の構成例が示される。

【００２６】特に制限されないが、モードレジスタ３０
０は、動作モードレジスタ３００Ａ、及びテストモード
レジスタ３００Ｂを含み、モードセット信号がローレベ
ルにアサートされることによって、情報のセット（保
持）が可能とされる。特に制限されないが、動作モード
レジスタ３００Ａ、テストモードレジスタ３００Ｂはい
ずれも１２ビット構成とされる。７番目の信号Ａ７はイ
ネーブルビットとされ、このイネーブルビットの状態に
よって、動作モードレジスタ３００Ａへの設定と、テス
トモードレジスタ３００Ｂへの設定が選択される。例え
ば、チップセレクト信号ＣＳ＊、ロウアドレスストロー
ブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ
＊、ライトイネーブル信号ＷＥ＊、及び信号Ａ７の全て
がローレベルの場合、動作モードレジスタ３００Ａへの
設定が可能とされる。このとき、テストモードレジスタ
３００Ｂはリセットされる。また、チップセレクト信号
ＣＳ＊、ロウアドレスストローブ信号ＲＡＳ＊、カラム
アドレスストローブ信号ＣＡＳ＊、ライトイネーブル信
号ＷＥ＊がローレベルとされ、信号Ａ７がハイレベルの
場合、テストモードレジスタ３００Ｂへの設定が可能と
される。

【００２７】動作モードレジスタ３００Ａにおいて、特
に制限されないが、ビット０〜６までが動作モード設定
エリアとされる。動作モード設定エリアに設定される動
作モード情報としては、バースト長（ＢＬ）、バースト
タイプ（ＢＴ）、及びカラムアドレスストローブ信号Ｃ
ＡＳ＊がアサートされてから何サイクル目にデータ出力
が行われるかを示すＣＡＳレイテンシ（ＣＬ）などが含
まれる。特に制限されないが、バースト長は最大８種類
とされ、バーストタイプは最大２種類とされ、ＣＡＳレ
イテンシは最大８種類とされる。バースト長は、ビット
０〜２にセットされ、バーストタイプはビット３に設定
され、ＣＡＳレイテンシはビット４〜６にセットされ
る。セットされた動作モード情報はタイミング制御回路
３２０に伝達される。このタイミング制御回路３２０
は、上記動作モードレジスタ３００Ａにセットされた動
作モード情報に基づいて、このＳＤＲＡＭ３２の各部の
動作制御を行う。

【００２８】図１には、メモリアレイ２００Ａ、センス
アンプ及びカラム選択回路２０２Ａ付近の詳細な構成例
が示される。

【００２９】メモリアレイ２００Ａは、複数のメモリマ
ットＭＡＴ１，ＭＡＴ２，…を含む。複数のメモリマッ
トＭＡＴ１，ＭＡＴ２，…は基本的に同一構成とされ
る。一つのメモリマットＭＡＴ１についての構成が代表
的に示されるように、複数のワード線ＷＬと、それに交
差するように配置された複数の相補ビット線ＢＬ，ＢＬ
＊と、上記ワード線と相補ビット線との交差点に配置さ
れたダイナミック型メモリセルＭＣと、相補ビット線Ｂ
Ｌ，ＢＬ＊の信号レベルを増幅するためのセンスアンプ
ＳＡとを含む。相補ビット線は、カラムアドレスをデコ
ードするカラムアドレスデコーダの出力信号（カラム選
択信号ＹＳ１）に基づいて動作制御されるカラム選択ス
イッチ１１，１２を介して第１相補コモン線ＣＯＭ１，
ＣＯＭ１＊に選択的に接続されるようになっている。図
示されないが、相補ビット線ＢＬ，ＢＬ＊はＶｃｃ／２
レベルにプリチャージされるようになっている。

【００３０】上記第１相補コモン線ＣＯＭ１，ＣＯＭ１
＊には第１相補コモン線ＣＯＭ１，ＣＯＭ１＊のレベル
引抜き用ｎチャンネル型ＭＯＳトランジスタ１８，１９
から成る電荷引抜き回路５１が設けられている。ｎチャ
ンネル型ＭＯＳトランジスタ１８，１９は、２入力アン
ドゲート１５，１６の出力信号によって動作制御され
る。２入力アンドゲート１５，１６の一方の入力端子に
は、メモリマットＭＡＴ１を選択するためにアドレスの
一部を利用して形成されるマットセレクト信号ＭＳ１が
入力され、他方の入力端子には相補レベルの書込みデー
タＤＡＴ，ＤＡＴ＊が入力される。書込みデータＤＡ
Ｔ，ＤＡＴ＊は上記入力バッファ２１０（図２参照）を
介して外部から取込まれたものである。

【００３１】また、第１相補コモン線ＣＯＭ１，ＣＯＭ
１＊は、ｐチャンネル型ＭＯＳトランジスタ２０，２１
を介して第２相補コモン線ＤＢ，ＤＢ＊に選択的に結合
される。上記ｐチャンネル型ＭＯＳトランジスタ２０，
２１は上記マットセレクト信号ＭＳ１をインバータ１７
で反転した信号によって動作制御される。

【００３２】メモリマットＭＡＴ２においても上記メモ
リマットＭＡＴ１と同様に構成され、複数の相補ビット
線がカラム選択スイッチ１３，１４を介して第１相補コ
モン線ＣＯＭ２，ＣＯＭ２＊に選択的に接続されるよう
になっている。

【００３３】上記コモンデータＣＯＭ２，ＣＯＭ２＊に
は第１相補コモン線ＣＯＭ２，ＣＯＭ２＊のレベル引抜
き用ｎチャンネル型ＭＯＳトランジスタ２５，２６から
成る電荷引抜き回路５２が設けられている。ｎチャンネ
ル型ＭＯＳトランジスタ２５，２６は、２入力ナンドゲ
ート２２，２３の出力信号によって動作制御される。２
入力ナンドゲート２２，２３の一方の入力端子には、メ
モリマットＭＡＴ２を選択するためにアドレスの一部を
利用して形成されるマットセレクト信号ＭＳ２が入力さ
れ、他方の入力端子には相補レベルの書込みデータＤＡ
Ｔ，ＤＡＴ＊が入力される。

【００３４】また、第１相補コモン線ＣＯＭ２，ＣＯＭ
２＊は、ｐチャンネル型ＭＯＳトランジスタ２７，２８
を介して第２相補コモン線ＤＢ，ＤＢ＊に選択的に結合
される。上記ｐチャンネル型ＭＯＳトランジスタ２７，
２８は上記マットセレクト信号ＭＳ２をインバータ２４
で反転した信号によって動作制御される。

【００３５】上記第２相補コモン線ＤＢ，ＤＢ＊には、
書込みデータＤＡ，ＤＡ＊に基づいて第１相補コモン線
ＣＯＭ１，ＣＯＭ１＊、及び第２相補コモン線ＤＢ，Ｄ
Ｂ＊を高電位側電源Ｖｃｃレベルにプルアップするため
のプルアップ回路６０が設けられる。このプルアップ回
路６０は、第２相補コモン線ＤＢ，ＤＢ＊に設けられる
が、第１相補コモン線ＣＯＭ１，ＣＯＭ１＊、ＣＯＭ
２，ＣＯＭ２＊など、各コモンデータ線には、そのよう
なプルアップ回路は設けられない。

【００３６】上記プルアップ回路６０は、第２相補コモ
ン線ＤＢ，ＤＢ＊を橋絡するように、ｐチャンネル型Ｍ
ＯＳトランジスタ２９，３０が直列接続されて成る。ｐ
チャンネル型ＭＯＳトランジスタ２９のゲート電極には
書込みデータＤＡＴ＊が入力され、ｐチャンネル型ＭＯ
Ｓトランジスタ３０のゲート電極には書込みデータＤＡ
Ｔが入力されるようになっている。ｐチャンネル型ＭＯ
Ｓトランジスタ２９，３０の直列接続箇所は高電位側電
源Ｖｃｃに結合される。

【００３７】また、上記第２相補コモン線ＤＢ，ＤＢ＊
には、メモリセルから読出され、第２相補コモン線Ｄ
Ｂ，ＤＢ＊に伝達されたデータを増幅するためのメイン
アンプ（ＭＡ）３１が設けられている。このメインアン
プ３１の出力信号は、図２に示される出力バッファ２１
１を介して外部出力される。

【００３８】上記のように構成されたＳＤＲＡＭ３２の
ライト動作を説明する。

【００３９】図５には主要部の動作タイミングが示され
る。

【００４０】例えばマットセレクト信号ＭＳ１がハイレ
ベルにアサートされると、インバータ１７の出力論理が
ローレベルとされるので、ｐチャンネル型ＭＯＳトラン
ジスタ２０，２１がオンされて、第１相補コモン線ＣＯ
Ｍ１，ＣＯＭ１＊が第２相補コモン線ＤＢ，ＤＢ＊に選
択的に結合される。また、マットセレクト信号ＭＳ１が
ハイレベルにアサートされている期間においては、アン
ドゲート１５，１６を介して書込みデータＤＡＴ，ＤＡ
Ｔ＊を第１相補コモン線ＣＯＭ１，ＣＯＭ１＊に伝達す
ることができる。書込みデータＤＡＴ，ＤＡＴ＊が第１
相補コモン線ＣＯＭ１，ＣＯＭ１＊に伝達され、その状
態で、生成されたカラム選択信号ＹＳ１によりカラム選
択スイッチ１１，１２がオンされると、上記第１相補コ
モン線ＣＯＭ１，ＣＯＭ１＊の書込みデータが、上記カ
ラム選択スイッチ１１，１２を介して、それに対応する
相補ビット線ＢＬ，ＢＬ＊へ伝達され、ワード選択に対
応するメモリセルに書込まれる。

【００４１】データ書込みの場合、書込みデータＤＡ
Ｔ，ＤＡＴ＊の論理状態によって第１相補コモン線ＣＯ
Ｍ１，ＣＯＭ１＊のいずれかの電荷が低電位側電源Ｖｓ
ｓ側に引抜かれる。例えばＤＡＴがハイレベル、ＤＡＴ
＊がローレベルの場合、アンドゲート１５の出力論理が
ハイレベルとされてｎチャンネル型ＭＯＳトランジスタ
１８がオンされることで、第１相補コモン線ＣＯＭ１の
電荷が低電位側電源Ｖｓｓ側に引抜かれるが、アンドゲ
ート１６の出力論理はローレベルでｎチャンネル型ＭＯ
Ｓトランジスタ１９がオフ状態とされるから、第１相補
コモン線ＣＯＭ１＊の電荷引抜きは行われない。そし
て、ＤＡＴ＊がローレベルの場合には、プルアップ回路
６０を形成するｐチャンネル型ＭＯＳトランジスタ２９
がオンされて、第２相補コモン線ＤＢ＊に高電位側電源
Ｖｃｃが供給される。そしてこのとき、ｐチャンネル型
ＭＯＳトランジスタ２１がオンされているため、上記高
電位側電源Ｖｃｃによるプルアップは第２相補コモン線
ＤＢ＊のみならず、第１相補コモン線ＣＯＭ１＊も同時
に行われる。

【００４２】また、マットセレクト信号ＭＳ１がハイレ
ベルにアサートされた状態で、ＤＡＴがローレベル、Ｄ
ＡＴ＊がハイレベルの場合には、アンドゲート１６の出
力論理がハイレベルとされてｎチャンネル型ＭＯＳトラ
ンジスタ１９がオンされることで、第１相補コモン線Ｃ
ＯＭ１＊の電荷が低電位側電源Ｖｓｓ側に引抜かれる
が、アンドゲート１５の出力論理はローレベルでｎチャ
ンネル型ＭＯＳトランジスタ１８がオフ状態とされるか
ら、第１相補コモン線ＣＯＭ１の電荷引抜きは行われな
い。そして、ＤＡＴがローレベルの場合には、プルアッ
プ回路６０を形成するｐチャンネル型ＭＯＳトランジス
タ３０がオンされて、第２相補コモン線ＤＢに高電位側
電源Ｖｃｃが供給される。そしてこのとき、ｐチャンネ
ル型ＭＯＳトランジスタ２０がオンされているため、上
記高電位側電源Ｖｃｃによるプルアップは第２相補コモ
ン線ＤＢのみならず、第１相補コモン線ＣＯＭ１も同時
に行われる。

【００４３】以上、マットセレクト信号ＭＳ１がハイレ
ベルにアサートされた場合について説明したが、マット
セレクト信号ＭＳ２がハイレベルにアサートされた場合
にも上記の場合と同様に動作する。

【００４４】上記の例によれば、以下の作用効果を得る
ことができる。

【００４５】データ書込みのためのライトバッファを、
コモン線電荷引抜きのための電荷引抜き回路５１，５２
と、コモン線のプリチャージのためのプリチャージ回路
６０とに分割して配置することにより、マット分割数が
多い場合でもレイアウト面積を大幅に増大させること無
く、メモリセルからの読出し信号量確保やライト時間短
縮を図る。

【００４６】すなわち、書込みデータに応じて、所定の
プリチャージレベル状態から電荷を引抜くための電荷引
抜き回路５１，５２を上記第１相補コモン線（ＣＯＭ
１，ＣＯＭ１＊、及びＣＯＭ２，ＣＯＭ２＊）毎に設け
たことにより、電荷引抜き回路を複数のメモリマット間
で共有する場合に比べて、ライト時間の短縮を図ること
ができる。これは、メモリの書込み動作の速度が、コモ
ン線の電荷引抜き速度で決定され、コモン線の電荷引抜
きが速いほど高速に書込むことができるから、書込みデ
ータに応じて、所定のプリチャージレベル状態から電荷
を引抜くための電荷引抜き回路５１，５２を上記第１相
補コモン線ＣＯＭ１，ＣＯＭ１＊、及びＣＯＭ２，ＣＯ
Ｍ２＊毎に設けることで、この電荷引抜き回路５１，５
２の負荷が軽くなるためである。

【００４７】そして、プルアップ回路６０は、既に高電
位側電源Ｖｃｃレベルにプリチャージ済みのコモン線の
プリチャージ状態を、データ書込みの際に維持するだけ
であるから、そこに流れる電流量も少なく、それがメモ
リマットの近くに配置されるか否かはメモリの書込み速
度に大きく影響しない。そのため、プルアップ回路６０
については、チップ占有面積の低減を優先して第２相補
コモン線ＤＢ，ＤＢ＊に設け、この複数のメモリマット
ＭＡＴ１，ＭＡＴ２間でプルアップ回路６０を共有する
ことにより、それを第１相補コモン線毎に配置する場合
に比べて、構成素子数の低減を図ることができる。その
ように構成素子数の低減を図ることで、ライトバッファ
（５１，５２，６０）のレイアウト面積の低減を図るこ
とができる。

【００４８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４９】例えば、第１相補コモン線（ＣＯＭ１，Ｃ
ＯＭ１＊、及びＣＯＭ２，ＣＯＭ２＊）の電荷を引抜く
ことで書込みを行う場合について説明したが、コモン線
を低電位側電源Ｖｓｓレベルにしておき、書込みデータ
に応じてコモン線をハイレベルにチャージする方式を採
用する場合でも、本発明を適用することができる。

【００５０】また、高電位側電源Ｖｃｃより若干低いレ
ベルでビット線や相補コモン線をプリチャージする場合
もあり、そのような場合においても本発明を適用するこ
とができる。

【００５１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＤＲ
ＡＭに適用した場合について説明したが、本発明はそれ
に限定されるものではなく、外部クロックに非同期で動
作される通常のＤＲＡＭや各種半導体記憶装置に広くて
適用することができる。また、メモリＬＳＩのみなら
ず、シングルチップマイクロコンピュータなどに内蔵さ
れる半導体記憶装置にも適用することができる。

【００５２】本発明は、少なくとも複数のメモリマット
を備えることを条件に適用することができる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５４】すなわち、書込みデータに応じて、所定の
プリチャージレベル状態から電荷を引抜くための電荷引
抜き回路を上記第１相補コモン線毎に設けることで、電
荷引抜き回路の負荷軽減を図ることができ、それによ
り、書込みデータに応じたコモン線電荷引抜きを高速に
行うことができるので、ライト時間の短縮を図ることが
できる。

【００５５】プルアップ回路については、チップ占有面
積の低減を優先して第２相補コモン線に設け、この複数
のメモリマット間でプルアップ回路を共有することによ
り、それを第１相補コモン線毎に配置する場合に比べ
て、構成素子数の低減を図ることができる。

【００５６】それによって、マット分割数が多い場合で
もレイアウト面積を大幅に増大させること無く、ライト
時間短縮を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかるＳＤＲＡＭにおける主要部の構
成例回路図である。

【図２】上記ＳＤＲＡＭの全体的な構成例ブロック図で
ある。

【図３】上記ＳＤＲＡＭにおけるモードレジスタの説明
図である。

【図４】上記ＳＤＲＡＭを含むコンピュータシステムの
構成例ブロック図である。

【図５】上記ＳＤＲＡＭの主要部動作タイミング図であ
る。

【符号の説明】

２００Ａ，２００Ｂ メモリアレイ ２１０ 入力バッファ ２１１ 出力バッファ ２０２Ａ，２０２Ｂ センスアンプ及びカラム選択回路 ＣＯＭ１，ＣＯＭ１＊ 第１相補コモン線 ＣＯＭ２，ＣＯＭ２＊ 第１相補コモン線 ＤＢ，ＤＢ＊ 第２相補コモン線 ＭＡＴ１，ＭＡＴ２ メモリマット ５１，５２ 電荷引抜き回路 ６０ プリチャージ回路 １５，１６，２２，２３ アンドゲート １７，２４ インバータ １８，１９，２５，２６ ｎチャンネル型ＭＯＳトラン
ジスタ ２０，２１，２７，２８，２９，３０ ｐチャンネル型
ＭＯＳトランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 それぞれ複数の相補ビット線を含んで成
   る複数のメモリマットと、 上記メモリマットに対応して複数配置された第１相補コ
   モン線と、 上記複数の相補ビット線を、対応する上記第１相補コモ
   ン線に選択的に結合可能な第１選択回路と、 上記複数の第１相補コモン線によって共有される第２相
   補コモン線と、 上記第１相補コモン線をマット選択信号に基づいて選択
   的に上記第２相補コモン線に結合可能な第２選択回路
   と、 書込みデータを上記メモリマットに書込むためのライト
   バッファとを有する半導体記憶装置において、 上記ライトバッファは、上記第１相補コモン線毎に設け
   られ、書込みデータに応じて所定のプリチャージレベル
   状態から電荷を引抜くための電荷引抜き回路と、 上記第２相補コモン線に設けられ、上記書込みデータに
   応じて所定のプリチャージレベル状態を維持するための
   プルアップ回路とに分割して配置されたことを特徴とす
   る半導体記憶装置。
2. 【請求項２】 マット選択信号と書込みデータとの論理
   積を得て、上記電荷引抜き回路の動作制御信号を形成す
   るための論理ゲートが、上記電荷引抜き回路に対応して
   配置された請求項１記載の半導体記憶装置。
3. 【請求項３】 選択的に活性化可能な複数のメモリバン
   クを有し、上記複数のメモリバンクのそれぞれが上記複
   数のメモリマットを含む請求項１又は２記載の半導体記
   憶装置。
4. 【請求項４】 請求項１乃至３のいずれか１項記載の半
   導体記憶装置と、それをアクセス可能な中央処理装置と
   を含んで成るデータ処理装置。